JPH09128323A - 情報処理装置および情報処理装置の制御方法 - Google Patents
情報処理装置および情報処理装置の制御方法Info
- Publication number
- JPH09128323A JPH09128323A JP8024522A JP2452296A JPH09128323A JP H09128323 A JPH09128323 A JP H09128323A JP 8024522 A JP8024522 A JP 8024522A JP 2452296 A JP2452296 A JP 2452296A JP H09128323 A JPH09128323 A JP H09128323A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- processing unit
- unit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 簡易な構成で小型化が可能であり、さらに、
消費電力を低減できる小型・携帯用情報処理装置に適し
たバス機構を提供する。 【解決手段】 ＣＰＵ１のバスと、Ｉ／Ｏコントローラ
１１やバス変換ユニット７用のバスを同一のバスで実現
し、コントローラユニット２１からＢＯＦＦを発行し、
ＣＰＵ１からアドレスバス３１およびデータバス３２を
開放可能とする。開放されたアドレスバス３１を用いて
アドレスおよびデータのマルチプレクスされたＩバス４
０を構成しＩ／Ｏコントローラ１１等に対する入出力処
理を行う。データバス３２は、その間、ビデオリフレッ
シュ用のデータを転送する。また、ＣＰＵ１は低消費電
力状態にする。これによって、十分なパフォーマンスを
維持でき、小型化が可能で低消費電力のバス機構を実現
できる。
消費電力を低減できる小型・携帯用情報処理装置に適し
たバス機構を提供する。 【解決手段】 ＣＰＵ１のバスと、Ｉ／Ｏコントローラ
１１やバス変換ユニット７用のバスを同一のバスで実現
し、コントローラユニット２１からＢＯＦＦを発行し、
ＣＰＵ１からアドレスバス３１およびデータバス３２を
開放可能とする。開放されたアドレスバス３１を用いて
アドレスおよびデータのマルチプレクスされたＩバス４
０を構成しＩ／Ｏコントローラ１１等に対する入出力処
理を行う。データバス３２は、その間、ビデオリフレッ
シュ用のデータを転送する。また、ＣＰＵ１は低消費電
力状態にする。これによって、十分なパフォーマンスを
維持でき、小型化が可能で低消費電力のバス機構を実現
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に関
し、特に、携帯用の情報処理装置に適したバスを含めた
ハードウェア構成、およびその制御方法に関するもので
ある。
し、特に、携帯用の情報処理装置に適したバスを含めた
ハードウェア構成、およびその制御方法に関するもので
ある。
【０００２】
【従来の技術】パーソナルコンピュータなどの情報処理
装置は、ＦＤＤ、プリンタ、キーボード等の基本的な端
末に加え、近年、規格化されたインタフェースを備えた
機能拡張カードであるＰＣＭＣＩＡ（Personal Compute
r Memory Card Internationl Association）、モデム、
サウンド用端末なども付加され、高機能化が進んでい
る。さらに、コンピュータを構成するＩＣにおいても、
高機能化され、処理速度が向上している。このため、近
年のコンピュータは、ＣＰＵにおける処理の高速化に対
応し、周辺機器等に対する拡張性を確保するなどのた
め、図１９のようなハードウェア構成が採用されてい
る。すなわち、ＣＰＵ１は、システムメモリ３、メモリ
コントローラ５、およびバス変換ユニット７がＣＰＵバ
スとも称されるローカルバス９によって接続されてい
る。そして、Ｉ／Ｏコントローラ１１、ビデオコントロ
ーラ１３、バッテリーの管理等を行うワンチップマイコ
ン１５、ＢＩＯＳＲＯＭ１７等のメモリーなどの周辺機
器はＩＳＡ（Industrial Standard Architectrue) バス
などの拡張バス１９に接続され、これらの周辺機器との
信号の授受は、バス変換ユニット７をいったん介し、バ
ス変換ユニット７から拡張バス１９を経由して行われ
る。
装置は、ＦＤＤ、プリンタ、キーボード等の基本的な端
末に加え、近年、規格化されたインタフェースを備えた
機能拡張カードであるＰＣＭＣＩＡ（Personal Compute
r Memory Card Internationl Association）、モデム、
サウンド用端末なども付加され、高機能化が進んでい
る。さらに、コンピュータを構成するＩＣにおいても、
高機能化され、処理速度が向上している。このため、近
年のコンピュータは、ＣＰＵにおける処理の高速化に対
応し、周辺機器等に対する拡張性を確保するなどのた
め、図１９のようなハードウェア構成が採用されてい
る。すなわち、ＣＰＵ１は、システムメモリ３、メモリ
コントローラ５、およびバス変換ユニット７がＣＰＵバ
スとも称されるローカルバス９によって接続されてい
る。そして、Ｉ／Ｏコントローラ１１、ビデオコントロ
ーラ１３、バッテリーの管理等を行うワンチップマイコ
ン１５、ＢＩＯＳＲＯＭ１７等のメモリーなどの周辺機
器はＩＳＡ（Industrial Standard Architectrue) バス
などの拡張バス１９に接続され、これらの周辺機器との
信号の授受は、バス変換ユニット７をいったん介し、バ
ス変換ユニット７から拡張バス１９を経由して行われ
る。
【０００３】ローカルバス１１と拡張バス１９を備えた
システムは、ＣＰＵ１に対してはローカルバスを用いて
周波数の高いクロック信号に基づき高速処理が行え、一
方、拡張バス１９を用いてＣＰＵ１の処理期間および速
度とはある程度関係なくＦＤＤなどの入出力機器に合わ
せた速度で処理を行うことができる。従って、処理の高
速化と、システムの拡張性という面で優れたシステムで
ある。
システムは、ＣＰＵ１に対してはローカルバスを用いて
周波数の高いクロック信号に基づき高速処理が行え、一
方、拡張バス１９を用いてＣＰＵ１の処理期間および速
度とはある程度関係なくＦＤＤなどの入出力機器に合わ
せた速度で処理を行うことができる。従って、処理の高
速化と、システムの拡張性という面で優れたシステムで
ある。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなシステムを携帯用の小型コンピューターに採用する
にはいくつかの改善すべき問題がある。その１つは、近
年のコンピュータは数多くの機能を備えているため制御
信号が多くなり、周辺ＩＣのピン数を増加させ、その結
果、コストアップに繋がることである。特に、低電圧化
と高速化のためＩＣ内部のデザインルールが細密化する
とチップ面積が小さくなり、同一ゲート数では用意でき
るピン数が減少する。このようなピン数の制限のため、
ＩＣに無駄なゲートを増やすことが多くなり、その結
果、ＩＣのコストアップとＩＣで消費される電力の増大
を招くことになる。
うなシステムを携帯用の小型コンピューターに採用する
にはいくつかの改善すべき問題がある。その１つは、近
年のコンピュータは数多くの機能を備えているため制御
信号が多くなり、周辺ＩＣのピン数を増加させ、その結
果、コストアップに繋がることである。特に、低電圧化
と高速化のためＩＣ内部のデザインルールが細密化する
とチップ面積が小さくなり、同一ゲート数では用意でき
るピン数が減少する。このようなピン数の制限のため、
ＩＣに無駄なゲートを増やすことが多くなり、その結
果、ＩＣのコストアップとＩＣで消費される電力の増大
を招くことになる。
【０００５】例えば、上記のシステムのバス変換ユニッ
ト７などでは、アドレスやデータの交換に必要なインタ
フェース用に多くのピン数が必要となり、チップのコア
は小さくなってもインタフェース用に多くの面積が要求
され、チップを小型化することは難しい。また、これら
のチップに配線するためにＴＡＢ実装などの実装面積を
低減可能な技術が用いられているが、ピン数が多ければ
実装に必要な面積も大きくなり、実装するための費用も
高くなる。小型・携帯用のコンピュータをさらに小型化
するためには、ＩＣ等のチップを小型化することが望ま
しく、また、実装に必要な面積を小さくできることが望
ましい。従って、このような小型・携帯用のコンピュー
タにおいてはインタフェースの量をできるだけ少なくす
ることが重要である。
ト７などでは、アドレスやデータの交換に必要なインタ
フェース用に多くのピン数が必要となり、チップのコア
は小さくなってもインタフェース用に多くの面積が要求
され、チップを小型化することは難しい。また、これら
のチップに配線するためにＴＡＢ実装などの実装面積を
低減可能な技術が用いられているが、ピン数が多ければ
実装に必要な面積も大きくなり、実装するための費用も
高くなる。小型・携帯用のコンピュータをさらに小型化
するためには、ＩＣ等のチップを小型化することが望ま
しく、また、実装に必要な面積を小さくできることが望
ましい。従って、このような小型・携帯用のコンピュー
タにおいてはインタフェースの量をできるだけ少なくす
ることが重要である。
【０００６】改善すべき他の問題として消費電力を低減
することがある。携帯用のコンピュータに搭載可能な電
源容量は限られているので、できるかぎり消費電力が小
さいことが望ましい。インタフェースの数が多くなれ
ば、駆動用のゲートも増加しそれらに費やされる電力が
増えるので、インタフェースの数はできるだけ少ないこ
とが望ましい。また、チップの数が少ないほうが消費電
力および小型化という点で優れている。さらに、信号線
の数が少ない方が駆動電流が減るので電力消費を削減で
きる。
することがある。携帯用のコンピュータに搭載可能な電
源容量は限られているので、できるかぎり消費電力が小
さいことが望ましい。インタフェースの数が多くなれ
ば、駆動用のゲートも増加しそれらに費やされる電力が
増えるので、インタフェースの数はできるだけ少ないこ
とが望ましい。また、チップの数が少ないほうが消費電
力および小型化という点で優れている。さらに、信号線
の数が少ない方が駆動電流が減るので電力消費を削減で
きる。
【０００７】ＩＳＡ、ＰＣＩ（Peripheral Component I
nterconnec）等の拡張バスは、拡張性を重視して設計さ
れおり、クロック同期である。このため、周辺ＩＣの低
消費電力化が難しく、また、クロック信号を維持するた
めに所定以上の電圧が必要となる。これらの点で消費電
力を低減する上でのネックとなっている。さらに、バス
に沿ってクロック信号が常に供給されるため、ＥＭＩ上
の問題や、高密度実装においては信号同士のクロストー
クいう問題もあり、これらは小型の携帯用機器において
解決することが望ましい問題である。
nterconnec）等の拡張バスは、拡張性を重視して設計さ
れおり、クロック同期である。このため、周辺ＩＣの低
消費電力化が難しく、また、クロック信号を維持するた
めに所定以上の電圧が必要となる。これらの点で消費電
力を低減する上でのネックとなっている。さらに、バス
に沿ってクロック信号が常に供給されるため、ＥＭＩ上
の問題や、高密度実装においては信号同士のクロストー
クいう問題もあり、これらは小型の携帯用機器において
解決することが望ましい問題である。
【０００８】一方、小型、携帯用のコンピュータといっ
てもＣＰＵ等のパフォーマンスが極端に低下することは
好ましくなく、また、画像の品質が劣化したり、応答性
が低下することも好ましくない。例えば、ＣＰＵとその
他の汎用的に用いられているデバイスとは、バス幅、ク
ロック、駆動電圧が異なるので、これらをそのままＣＰ
Ｕバスに直結してバスに係る構成の簡易化を図ることは
不可能である。また、ビデオメモリを用いた画面リフレ
ッシュなどの定期的に発生するジョブを処理できないと
いう問題もある。さらに、接続するＩＣが増加するとバ
スを駆動するために消費される電力が増えるので、消費
電力は増加傾向となる。また、ＢＩＯＳＲＯＭのような
メモリーでは、許容電流容量が制限されるので、バスに
対し直に接続できない場合もある。
てもＣＰＵ等のパフォーマンスが極端に低下することは
好ましくなく、また、画像の品質が劣化したり、応答性
が低下することも好ましくない。例えば、ＣＰＵとその
他の汎用的に用いられているデバイスとは、バス幅、ク
ロック、駆動電圧が異なるので、これらをそのままＣＰ
Ｕバスに直結してバスに係る構成の簡易化を図ることは
不可能である。また、ビデオメモリを用いた画面リフレ
ッシュなどの定期的に発生するジョブを処理できないと
いう問題もある。さらに、接続するＩＣが増加するとバ
スを駆動するために消費される電力が増えるので、消費
電力は増加傾向となる。また、ＢＩＯＳＲＯＭのような
メモリーでは、許容電流容量が制限されるので、バスに
対し直に接続できない場合もある。
【０００９】ＣＰＵとその周辺回路も含めた特殊なＩＣ
を開発し、これらの問題を解決することも考えられる
が、ＩＣの開発に多大な時間と費用を費やすこととな
り、その一方で、他の機種の汎用性が無くなり、機能ア
ップも簡単に行えなくなる。
を開発し、これらの問題を解決することも考えられる
が、ＩＣの開発に多大な時間と費用を費やすこととな
り、その一方で、他の機種の汎用性が無くなり、機能ア
ップも簡単に行えなくなる。
【００１０】本発明においては、これらの問題を解決あ
るいは改善した小型で携帯用に適した情報処理装置を提
供することを目的としている。本発明においては、コン
ピュータ内で用いられている複数のバスを統合し、これ
らのバスに接続されているインタフェースの量を削減す
ることを目的としている。そして、携帯用の小型のコン
ピュータに適したバスを採用することによって、チップ
の小型化および実装面積の低減を実現し、消費電力を低
減可能とすることを目的としている。また、ＥＭＩやク
ロストークなどの問題も解決可能な情報処理装置を提供
することも本発明の目的の１つである。小型、低消費電
力の情報処理装置であり、所定のパフォーマンスが得ら
れ、画面リフレッシュなども通常通り行える情報処理装
置を提供することを本発明の目的としている。
るいは改善した小型で携帯用に適した情報処理装置を提
供することを目的としている。本発明においては、コン
ピュータ内で用いられている複数のバスを統合し、これ
らのバスに接続されているインタフェースの量を削減す
ることを目的としている。そして、携帯用の小型のコン
ピュータに適したバスを採用することによって、チップ
の小型化および実装面積の低減を実現し、消費電力を低
減可能とすることを目的としている。また、ＥＭＩやク
ロストークなどの問題も解決可能な情報処理装置を提供
することも本発明の目的の１つである。小型、低消費電
力の情報処理装置であり、所定のパフォーマンスが得ら
れ、画面リフレッシュなども通常通り行える情報処理装
置を提供することを本発明の目的としている。
【００１１】
【課題を解決するための手段】本発明の情報処理装置に
おいては、ＣＰＵ用のバスとＩ／Ｏコントローラやバス
変換ユニットなどの周辺機器用あるいはＩＳＡなどの拡
張機器用のバスを共通のバスで実現し、この共用のバス
を使用するタイミングを制御している。これによってチ
ップに必要なインタフェースの量を削減し、十分な性能
を維持しながら小型化および低消費電力化を図ってい
る。すなわち、図１および図２のクレーム対応図に示す
ように、本発明の情報処理装置は、ＣＰＵ、第１の処理
部および第２の処理部または記憶部が共通のバスにより
接続された情報処理装置であって、ＣＰＵは処理サイク
ルの発生中にＣＰＵを共通のバスから開放可能なバス開
放手段を備えており、第１の処理部は、ＣＰＵから第２
の処理部または記憶部に対する入出力命令が出るとバス
開放手段に対しバス開放を指示するＣＰＵインタフェー
ス手段と、第１の処理部がマスターとなって共通のバス
を使用して前記第２の処理部または記憶部に対し入出力
命令に従った処理を行う第１のバス管理手段とを備えて
いることを特徴としている。従って、本発明の情報処理
装置の共通のバスは、ＣＰＵがマスターとなった第１の
機能と、第１の処理部がマスターとなった第２の機能を
備えている。
おいては、ＣＰＵ用のバスとＩ／Ｏコントローラやバス
変換ユニットなどの周辺機器用あるいはＩＳＡなどの拡
張機器用のバスを共通のバスで実現し、この共用のバス
を使用するタイミングを制御している。これによってチ
ップに必要なインタフェースの量を削減し、十分な性能
を維持しながら小型化および低消費電力化を図ってい
る。すなわち、図１および図２のクレーム対応図に示す
ように、本発明の情報処理装置は、ＣＰＵ、第１の処理
部および第２の処理部または記憶部が共通のバスにより
接続された情報処理装置であって、ＣＰＵは処理サイク
ルの発生中にＣＰＵを共通のバスから開放可能なバス開
放手段を備えており、第１の処理部は、ＣＰＵから第２
の処理部または記憶部に対する入出力命令が出るとバス
開放手段に対しバス開放を指示するＣＰＵインタフェー
ス手段と、第１の処理部がマスターとなって共通のバス
を使用して前記第２の処理部または記憶部に対し入出力
命令に従った処理を行う第１のバス管理手段とを備えて
いることを特徴としている。従って、本発明の情報処理
装置の共通のバスは、ＣＰＵがマスターとなった第１の
機能と、第１の処理部がマスターとなった第２の機能を
備えている。
【００１２】第１の処理部が例えばメモリーコントロー
ラである場合、ＣＰＵからＩ／Ｏコントローラ等の周辺
機器への入出力命令が出ると、共通のバスはＣＰＵから
開放され、メモリーコントローラをマスターとした別の
バス（本明細書においては内部バスあるいはＩバスと称
する）として機能する。そして、メモリーコントローラ
がＣＰＵの入出力命令と実質的に同一な命令を内部バス
を介して周辺機器に送り、その処理を行う。
ラである場合、ＣＰＵからＩ／Ｏコントローラ等の周辺
機器への入出力命令が出ると、共通のバスはＣＰＵから
開放され、メモリーコントローラをマスターとした別の
バス（本明細書においては内部バスあるいはＩバスと称
する）として機能する。そして、メモリーコントローラ
がＣＰＵの入出力命令と実質的に同一な命令を内部バス
を介して周辺機器に送り、その処理を行う。
【００１３】サイクル中にＣＰＵからバスを開放する手
段としては、アドレス・ホールド要求入力（ＡＨＯＬ
Ｄ）を用いることも可能である。しかし、アドレスバス
と同様にデータバスも開放し、入出力命令の結果をＣＰ
Ｕに返せるように入出力命令を再度出力するバックオフ
入力（ＢＯＦＦ）を用いてバス開放を指示することが望
ましい。
段としては、アドレス・ホールド要求入力（ＡＨＯＬ
Ｄ）を用いることも可能である。しかし、アドレスバス
と同様にデータバスも開放し、入出力命令の結果をＣＰ
Ｕに返せるように入出力命令を再度出力するバックオフ
入力（ＢＯＦＦ）を用いてバス開放を指示することが望
ましい。
【００１４】また、第１の処理部と第２の処理部をアド
レスバスおよびデータバスのいずれか一方のバスを内部
バスとして用いて接続し、この内部バスはアドレスおよ
びデータがマルチプレクスされたバスすることが望まし
い。これによって、他方のバスを用いて他の処理部の間
でデータ交換が可能となる。第１および第２の処理部が
メモリーコントローラとＩ／Ｏコントローラであれば、
アドレスを優先するためアドレスバスを用いて接続する
ことが望ましい。また、データバスには、メモリーとそ
のコントローラを接続することが望ましい。例えば、ビ
デオメモリとビデオコントローラがデータバスによって
接続されていれば画面リフレッシュ用のデータ転送に使
用でき、メモリーとメモリーコントローラをデータバス
によって接続しておくことにより、メモリーリフレッシ
ュが行える。さらに、ＤＭＡコントローラを接続してお
くことにより複数のメモリー間でデータ転送が行えるな
ど、アドレスバスを用いた処理と、データバスを用いた
処理を並列に行うことができる。
レスバスおよびデータバスのいずれか一方のバスを内部
バスとして用いて接続し、この内部バスはアドレスおよ
びデータがマルチプレクスされたバスすることが望まし
い。これによって、他方のバスを用いて他の処理部の間
でデータ交換が可能となる。第１および第２の処理部が
メモリーコントローラとＩ／Ｏコントローラであれば、
アドレスを優先するためアドレスバスを用いて接続する
ことが望ましい。また、データバスには、メモリーとそ
のコントローラを接続することが望ましい。例えば、ビ
デオメモリとビデオコントローラがデータバスによって
接続されていれば画面リフレッシュ用のデータ転送に使
用でき、メモリーとメモリーコントローラをデータバス
によって接続しておくことにより、メモリーリフレッシ
ュが行える。さらに、ＤＭＡコントローラを接続してお
くことにより複数のメモリー間でデータ転送が行えるな
ど、アドレスバスを用いた処理と、データバスを用いた
処理を並列に行うことができる。
【００１５】アドレスバスを内部バスとして用いる際
に、クロック信号とアドレスラッチイネーブル（ＡＬ
Ｅ）信号を用いてアドレスとデータをマルチプレクスし
ても良いが、第１の処理部から内部バスのアドレスおよ
びデータの有効性とアクセスのタイミングを指示する独
立したサイクル信号を発生すれば、内部バスに沿ってク
ロック信号を供給する必要はなくなる。このサイクル信
号は少なくとも２サイクルの信号となるが、クロック信
号と異なりＥＭＩやクロストークの原因とはならない。
また、クロック信号を用いなくて良いので、バスや周辺
機器（周辺ＩＣ）を低消費電力状態にする制御を容易に
行えるようになる。
に、クロック信号とアドレスラッチイネーブル（ＡＬ
Ｅ）信号を用いてアドレスとデータをマルチプレクスし
ても良いが、第１の処理部から内部バスのアドレスおよ
びデータの有効性とアクセスのタイミングを指示する独
立したサイクル信号を発生すれば、内部バスに沿ってク
ロック信号を供給する必要はなくなる。このサイクル信
号は少なくとも２サイクルの信号となるが、クロック信
号と異なりＥＭＩやクロストークの原因とはならない。
また、クロック信号を用いなくて良いので、バスや周辺
機器（周辺ＩＣ）を低消費電力状態にする制御を容易に
行えるようになる。
【００１６】また、共通のバスがＣＰＵから開放された
後に、内部バスに印加される電圧を下げることが可能と
なる。これによって、インタフェースを操作するゲート
やバスによって消費される電力を低減できる。また、Ｂ
ＯＦＦによってＣＰＵがスタンバイモードに移行し、さ
らに、内部クロックを停止するなどの手段によってバス
開放中にＣＰＵが消費する電力を削減できる。ＣＰＵへ
供給されるクロックを停止し、あるいはクロックの周波
数を下げることによってＣＰＵの消費電力をいっそう削
減することも可能である。
後に、内部バスに印加される電圧を下げることが可能と
なる。これによって、インタフェースを操作するゲート
やバスによって消費される電力を低減できる。また、Ｂ
ＯＦＦによってＣＰＵがスタンバイモードに移行し、さ
らに、内部クロックを停止するなどの手段によってバス
開放中にＣＰＵが消費する電力を削減できる。ＣＰＵへ
供給されるクロックを停止し、あるいはクロックの周波
数を下げることによってＣＰＵの消費電力をいっそう削
減することも可能である。
【００１７】また、Ｉ／Ｏコントローラなどの第２の処
理部はバスが開放された段階でクロックの供給を開始し
ても良く、これによって、周辺機器で消費される電力の
低減を図ることもできる。
理部はバスが開放された段階でクロックの供給を開始し
ても良く、これによって、周辺機器で消費される電力の
低減を図ることもできる。
【００１８】バスを開放することによって、メモリーコ
ントローラなどの第１の処理部は第２の処理部に対しマ
スターとなって入出力を行う一方で、内部バスを介して
得たデータをＣＰＵに合わせて加工し、ＣＰＵから再度
出力された入出力命令に対してＣＰＵへ出力することが
できる。従って、ＢＩＯＳＲＯＭ等からデータを得るな
どのアドレス変換等の加工が必要な場合にも、バスを開
放し、内部バスを使用した処理を利用することができ
る。
ントローラなどの第１の処理部は第２の処理部に対しマ
スターとなって入出力を行う一方で、内部バスを介して
得たデータをＣＰＵに合わせて加工し、ＣＰＵから再度
出力された入出力命令に対してＣＰＵへ出力することが
できる。従って、ＢＩＯＳＲＯＭ等からデータを得るな
どのアドレス変換等の加工が必要な場合にも、バスを開
放し、内部バスを使用した処理を利用することができ
る。
【００１９】この共通のバスには、図１に示すように、
ＩＳＡバスなどの拡張バスに接続される入出力装置等の
第３の処理部を接続することも可能である。そして、Ｃ
ＰＵから第３の処理部に対し入出力命令がでると、ＣＰ
Ｕからバスを開放し、この共通のバスを第３の処理部に
アクセスするための制御方式に従った、内部バスを管理
する第１のバス管理手段と異なる第２のバス管理手段を
用いて制御すれば良い。このように、共通のバスに、第
１および第２の機能に加え、第３の機能を付加すること
ができる。従って、さらにインタフェースの量を削減で
き、小型化と省電力化を図ることができる。
ＩＳＡバスなどの拡張バスに接続される入出力装置等の
第３の処理部を接続することも可能である。そして、Ｃ
ＰＵから第３の処理部に対し入出力命令がでると、ＣＰ
Ｕからバスを開放し、この共通のバスを第３の処理部に
アクセスするための制御方式に従った、内部バスを管理
する第１のバス管理手段と異なる第２のバス管理手段を
用いて制御すれば良い。このように、共通のバスに、第
１および第２の機能に加え、第３の機能を付加すること
ができる。従って、さらにインタフェースの量を削減で
き、小型化と省電力化を図ることができる。
【００２０】ＣＰＵから出力される入出力処理の開始情
報であるアドレス情報などを共通のバスを介して第２の
処理部に入力すると、このアドレス情報が自己の管理範
囲に有るか否かを第２の処理部が選択できる。そして、
この選択信号によって、第１の処理部が第１のバス管理
手段を用いて第２の処理部に接続する第１の接続方式で
共通のバスを制御するか、あるいは、第２のバス管理手
段を用いて第３の処理部に接続する第２の接続方式で共
通のバスを制御するかを選択する。
報であるアドレス情報などを共通のバスを介して第２の
処理部に入力すると、このアドレス情報が自己の管理範
囲に有るか否かを第２の処理部が選択できる。そして、
この選択信号によって、第１の処理部が第１のバス管理
手段を用いて第２の処理部に接続する第１の接続方式で
共通のバスを制御するか、あるいは、第２のバス管理手
段を用いて第３の処理部に接続する第２の接続方式で共
通のバスを制御するかを選択する。
【００２１】第２および第３の処理部に接続する共通の
バスとして、アドレスバスを採用することが可能であ
り、第３の処理部が拡張バスに接続される入出力装置で
ある場合は、アドレスバスを第２のアドレスバスと第２
のデータバスとして用いることができる。
バスとして、アドレスバスを採用することが可能であ
り、第３の処理部が拡張バスに接続される入出力装置で
ある場合は、アドレスバスを第２のアドレスバスと第２
のデータバスとして用いることができる。
【００２２】さらに、共通のバスに接続される第２の処
理部は、１つまたは複数のＰＣＭＣＩＡインタフェース
等の機能拡張用のインタフェースであっても良い。さら
に、これらのインタフェースとの間で交換されるアドレ
スおよびデータを内部バスと同様にサイクル信号を用い
てマルチプレクスしても良く、あるいは、拡張バスと同
様にセパレートしても良い。
理部は、１つまたは複数のＰＣＭＣＩＡインタフェース
等の機能拡張用のインタフェースであっても良い。さら
に、これらのインタフェースとの間で交換されるアドレ
スおよびデータを内部バスと同様にサイクル信号を用い
てマルチプレクスしても良く、あるいは、拡張バスと同
様にセパレートしても良い。
【００２３】また、図２に示すように、ＰＣＭＣＩＡイ
ンタフェース等の第３の処理部またはそのインタフェー
スを共通のバスに接続し、第２の処理部がマスターとな
って共通のバスを用いることも可能である。
ンタフェース等の第３の処理部またはそのインタフェー
スを共通のバスに接続し、第２の処理部がマスターとな
って共通のバスを用いることも可能である。
【００２４】
【発明の実施の形態】以下の実施例に基づき本発明をさ
らに説明する。
らに説明する。
【００２５】＜実施例１＞ 〔概略構成〕図３に、図２のクレーム対応図に係る本発
明の実施例として携帯用コンピュータ２０の概略構成を
示してある。本例ではインテル社製のマイクロプロセッ
サ８０４８６ＤＸ２をＣＰＵとして採用し、ＩＢＭ社Ｐ
Ｃ／ＡＴアーキテクチャに基づく基本機能を備えたコン
ピュータ２０を用いて示してある。また、メモリーコン
トローラとビデオコントローラはコントローラユニット
として同一のチップ２１によって実現されており、この
コントローラユニット２１とＣＰＵ１がアドレスバス３
１、データバス３２、バックオフ（ＢＯＦＦ）信号線３
３、さらに、ＣＰＵステータス信号線３４などによって
接続されている。本例のコンピュータ２０は、キーボー
ド、マウスなどのポインティングデバイス、あるいはバ
ッテリーの制御および管理を行うワンチップマイコン１
５、メインメモリ（システムメモリ）３およびビデオメ
モリ１２が一体となったメモリユニット２２、ＢＩＯＳ
ＲＯＭ１７、入出力制御を行うＩ／Ｏコントローラ１
１、ＩＳＡバスやＰＣＩバスなどの拡張バスとのインタ
フェースをとるバス変換ユニット７を備えている。この
他に、拡張メモリユニットをメモリユニット２２とは別
に設けるなど、図示されていない拡張機能や拡張デバイ
スを設けることはもちろん可能である。
明の実施例として携帯用コンピュータ２０の概略構成を
示してある。本例ではインテル社製のマイクロプロセッ
サ８０４８６ＤＸ２をＣＰＵとして採用し、ＩＢＭ社Ｐ
Ｃ／ＡＴアーキテクチャに基づく基本機能を備えたコン
ピュータ２０を用いて示してある。また、メモリーコン
トローラとビデオコントローラはコントローラユニット
として同一のチップ２１によって実現されており、この
コントローラユニット２１とＣＰＵ１がアドレスバス３
１、データバス３２、バックオフ（ＢＯＦＦ）信号線３
３、さらに、ＣＰＵステータス信号線３４などによって
接続されている。本例のコンピュータ２０は、キーボー
ド、マウスなどのポインティングデバイス、あるいはバ
ッテリーの制御および管理を行うワンチップマイコン１
５、メインメモリ（システムメモリ）３およびビデオメ
モリ１２が一体となったメモリユニット２２、ＢＩＯＳ
ＲＯＭ１７、入出力制御を行うＩ／Ｏコントローラ１
１、ＩＳＡバスやＰＣＩバスなどの拡張バスとのインタ
フェースをとるバス変換ユニット７を備えている。この
他に、拡張メモリユニットをメモリユニット２２とは別
に設けるなど、図示されていない拡張機能や拡張デバイ
スを設けることはもちろん可能である。
【００２６】本例では、さらに、Ｉ／Ｏコントローラ１
１に２つのＰＣＭＣＩＡインタフェース１０ａ、１０
ｂ、内蔵モデム、ＲＳ−２３２Ｃポートなどの入出力イ
ンタフェースが接続されている。バス変換ユニット７に
は、ＩＳＡバス等の規格の拡張スロット、ＦＤＤ、プリ
ンタ、さらにＨＤＤなどのためのＩＤＥインタフェース
などが接続されている。
１に２つのＰＣＭＣＩＡインタフェース１０ａ、１０
ｂ、内蔵モデム、ＲＳ−２３２Ｃポートなどの入出力イ
ンタフェースが接続されている。バス変換ユニット７に
は、ＩＳＡバス等の規格の拡張スロット、ＦＤＤ、プリ
ンタ、さらにＨＤＤなどのためのＩＤＥインタフェース
などが接続されている。
【００２７】これらのユニットのうち、アドレスバス３
１には、ワンチップマイコン１５、ＢＩＯＳＲＯＭ１
７、Ｉ／Ｏコントローラ１１、ＰＣＭＣＩＡインタフェ
ース１０ａおよび１０ｂ、さらに、バス変換ユニット７
が接続されている。本例のコンピュータでは、このアド
レスバス３１を用いて内部バス（Ｉバス）４０が構成さ
れている。また、データバス３２には、ワンチップマイ
コン１５、メモリユニット２２およびＢＩＯＳＲＯＭ１
７が接続されている。ＢＯＦＦ信号線３３およびＣＰＵ
ステータス信号線３４は、Ｉ／Ｏコントローラ１１およ
びバス変換ユニット７にも接続されている。さらに、コ
ントローラユニット２１とＩ／Ｏコントローラ１１およ
びバス変換ユニット７の間には、アドレスバス３１に沿
ってコントロール信号線３５が設けられている。また、
Ｉ／Ｏコントーラ１１からはバス変換ユニット７にアド
レスバス３１に沿ってアクセス（ＩＣＥＮ）信号線３６
が設けられ、コントローラユニット２１に向かってバス
開放要求（ＢＯＰＥＮ）信号線３７が設けられている。
１には、ワンチップマイコン１５、ＢＩＯＳＲＯＭ１
７、Ｉ／Ｏコントローラ１１、ＰＣＭＣＩＡインタフェ
ース１０ａおよび１０ｂ、さらに、バス変換ユニット７
が接続されている。本例のコンピュータでは、このアド
レスバス３１を用いて内部バス（Ｉバス）４０が構成さ
れている。また、データバス３２には、ワンチップマイ
コン１５、メモリユニット２２およびＢＩＯＳＲＯＭ１
７が接続されている。ＢＯＦＦ信号線３３およびＣＰＵ
ステータス信号線３４は、Ｉ／Ｏコントローラ１１およ
びバス変換ユニット７にも接続されている。さらに、コ
ントローラユニット２１とＩ／Ｏコントローラ１１およ
びバス変換ユニット７の間には、アドレスバス３１に沿
ってコントロール信号線３５が設けられている。また、
Ｉ／Ｏコントーラ１１からはバス変換ユニット７にアド
レスバス３１に沿ってアクセス（ＩＣＥＮ）信号線３６
が設けられ、コントローラユニット２１に向かってバス
開放要求（ＢＯＰＥＮ）信号線３７が設けられている。
【００２８】これらの他に、コントローラユニット２１
には、ディスプレイ１４が接続されており、メモリーユ
ニット２２との間には制御信号線２３とメモリアドレス
線２４が設けられている。また、コントローラユニット
２１とＢＩＯＳＲＯＭ１７の間にも制御信号線２９が設
けられている。
には、ディスプレイ１４が接続されており、メモリーユ
ニット２２との間には制御信号線２３とメモリアドレス
線２４が設けられている。また、コントローラユニット
２１とＢＩＯＳＲＯＭ１７の間にも制御信号線２９が設
けられている。
【００２９】〔制御用の信号について〕バックオフ信号
線３３によってコントローラユニット２１からＣＰＵ１
に供給されるバックオフ信号ＢＯＦＦは、この信号がア
クティブになると次のクロックでＣＰＵをバス制御から
開放する機能を備えている。本例のＣＰＵとして採用し
ているインテル社製８０４８６マイクロプロセッサのＢ
ＯＦＦ入力はサイクル途中であってもバスをフロートに
する機能を備えており、その詳細な機能はインテル社発
行のIntelDX4 Processor Data Book(Order Number24194
4-001) 8-31 ページなどに記載されている。本例のコン
ピュータにおいて、ＢＯＦＦがアクティブになると、Ｃ
ＰＵ１が処理サイクル中であってもアドレスバス３１お
よびデータバス３２のインタフェースは全てハイインピ
ーダンス状態となり、これらのバス３１および３２はＣ
ＰＵ１から完全に開放され、ＣＰＵ１のバスサイクルは
完了していなくても中断する。そして、ＢＯＦＦがディ
セーブルになると、中断していたバスサイクルが再開さ
れ、再度同じ入出力命令を出力したのち、バスサイクル
は通常通り継続する。ＣＰＵ内部の実行エンジンにとっ
ては、ＢＯＦＦは元のサイクルに数ウェート・ステート
を挿入するのと同じ効果を持ち、ＢＯＦＦが発行（アサ
ート）された間にＣＰＵに返されたデータは無視され、
ＢＯＦＦはＲＤＹやＢＲＤＹより高い優先順位を備えて
いる。同じクロックでＢＯＦＦとＲＤＹが返された場合
はＢＯＦＦが影響し、バスのアイドル中にＢＯＦＦが発
行された場合は、次のクロックでＣＰＵはバスをフロー
トにする。ＢＯＦＦはアクティブ・ローであり、チップ
を正常動作させるためには通常、セットアップ時間とホ
ールド時間を満足する必要がある。
線３３によってコントローラユニット２１からＣＰＵ１
に供給されるバックオフ信号ＢＯＦＦは、この信号がア
クティブになると次のクロックでＣＰＵをバス制御から
開放する機能を備えている。本例のＣＰＵとして採用し
ているインテル社製８０４８６マイクロプロセッサのＢ
ＯＦＦ入力はサイクル途中であってもバスをフロートに
する機能を備えており、その詳細な機能はインテル社発
行のIntelDX4 Processor Data Book(Order Number24194
4-001) 8-31 ページなどに記載されている。本例のコン
ピュータにおいて、ＢＯＦＦがアクティブになると、Ｃ
ＰＵ１が処理サイクル中であってもアドレスバス３１お
よびデータバス３２のインタフェースは全てハイインピ
ーダンス状態となり、これらのバス３１および３２はＣ
ＰＵ１から完全に開放され、ＣＰＵ１のバスサイクルは
完了していなくても中断する。そして、ＢＯＦＦがディ
セーブルになると、中断していたバスサイクルが再開さ
れ、再度同じ入出力命令を出力したのち、バスサイクル
は通常通り継続する。ＣＰＵ内部の実行エンジンにとっ
ては、ＢＯＦＦは元のサイクルに数ウェート・ステート
を挿入するのと同じ効果を持ち、ＢＯＦＦが発行（アサ
ート）された間にＣＰＵに返されたデータは無視され、
ＢＯＦＦはＲＤＹやＢＲＤＹより高い優先順位を備えて
いる。同じクロックでＢＯＦＦとＲＤＹが返された場合
はＢＯＦＦが影響し、バスのアイドル中にＢＯＦＦが発
行された場合は、次のクロックでＣＰＵはバスをフロー
トにする。ＢＯＦＦはアクティブ・ローであり、チップ
を正常動作させるためには通常、セットアップ時間とホ
ールド時間を満足する必要がある。
【００３０】ＣＰＵはクロック毎にＢＯＦＦ端子をサン
プルするので、ＢＯＦＦが発行されるとただちに（次の
クロックで）アドレス、データおよびステータスの各端
子をフロートにし、ＢＯＦＦが発行されたときに実行中
のバス・サイクルはアボートされ、ＣＰＵに返されたデ
ータは無視される。ＢＯＦＦを発行するデバイスは、Ｃ
ＰＵのバスがハイインピーダンス状態にある間はどのよ
うなサイクルでも実行できる。このＢＯＦＦ入力は、デ
ータ書き込み時の効率がより高いライトバック方式のキ
ャッシュメモリーを用いる場合に利用できる入力であ
り、ＣＰＵの多くに搭載されている。本例のコンピュー
タ２０においては、このＢＯＦＦを用いてＣＰＵ１から
アドレスバス３１およびデータバス３２を開放してい
る。
プルするので、ＢＯＦＦが発行されるとただちに（次の
クロックで）アドレス、データおよびステータスの各端
子をフロートにし、ＢＯＦＦが発行されたときに実行中
のバス・サイクルはアボートされ、ＣＰＵに返されたデ
ータは無視される。ＢＯＦＦを発行するデバイスは、Ｃ
ＰＵのバスがハイインピーダンス状態にある間はどのよ
うなサイクルでも実行できる。このＢＯＦＦ入力は、デ
ータ書き込み時の効率がより高いライトバック方式のキ
ャッシュメモリーを用いる場合に利用できる入力であ
り、ＣＰＵの多くに搭載されている。本例のコンピュー
タ２０においては、このＢＯＦＦを用いてＣＰＵ１から
アドレスバス３１およびデータバス３２を開放してい
る。
【００３１】なお、バス・ホールド要求入力信号ＨＯＬ
ＤによってもバスをＣＰＵ１から開放することができる
が、この信号はバスサイクルの完了後の信号ＨＯＬＤＡ
を待ってからバス開放を行うので、本例のコンピュータ
においてバス開放を指示する信号としては適していな
い。また、アドレス・ホールド要求信号ＡＨＯＬＤによ
ってもバスをＣＰＵ１から開放できる。この信号によっ
てＣＰＵ１のアドレスバス３１のドライブが停止される
ので、本例のＩバス４０を構成する信号として使用する
ことができる。しかしながら、データバス３２も開放
し、入出力命令が再出力される点でＢＯＦＦの方が本例
のＩバス４０を構成する信号として適している。さら
に、ＢＯＦＦによってＣＰＵ１のバスインタフェースが
ハイインピーダンスとなるので、ＣＰＵ１は省電力状態
となり、この点でもＢＯＦＦがＣＰＵ１からバスの開放
を指示する信号として適している。
ＤによってもバスをＣＰＵ１から開放することができる
が、この信号はバスサイクルの完了後の信号ＨＯＬＤＡ
を待ってからバス開放を行うので、本例のコンピュータ
においてバス開放を指示する信号としては適していな
い。また、アドレス・ホールド要求信号ＡＨＯＬＤによ
ってもバスをＣＰＵ１から開放できる。この信号によっ
てＣＰＵ１のアドレスバス３１のドライブが停止される
ので、本例のＩバス４０を構成する信号として使用する
ことができる。しかしながら、データバス３２も開放
し、入出力命令が再出力される点でＢＯＦＦの方が本例
のＩバス４０を構成する信号として適している。さら
に、ＢＯＦＦによってＣＰＵ１のバスインタフェースが
ハイインピーダンスとなるので、ＣＰＵ１は省電力状態
となり、この点でもＢＯＦＦがＣＰＵ１からバスの開放
を指示する信号として適している。
【００３２】さらに、本例のコンピュータ２０において
は、ＢＯＦＦをＣＰＵ１のみならず、Ｉバス４０と共に
Ｉ／Ｏコントローラ１１およびバス変換ユニット７にも
提供し、ＢＯＦＦがディセーブルの時にこれらのユニッ
トの消費電力を低減できるようにしている。これらにつ
いては後でさらに詳しく説明する。
は、ＢＯＦＦをＣＰＵ１のみならず、Ｉバス４０と共に
Ｉ／Ｏコントローラ１１およびバス変換ユニット７にも
提供し、ＢＯＦＦがディセーブルの時にこれらのユニッ
トの消費電力を低減できるようにしている。これらにつ
いては後でさらに詳しく説明する。
【００３３】ＣＰＵのステータス信号線３４からは、リ
ードかライトかを示すステータス信号ＩＷＲと、メモリ
サイクルかＩＯサイクルかを示すステータス信号ＩＭＩ
Ｏが供給される。これらのステータス信号ＩＷＲ、ＩＭ
ＩＯはＣＰＵ１の出力したステータス信号ＷＲおよびＭ
ＩＯをそのままＩバス用の信号として共用し、Ｉバス４
０と共にＩ／Ｏコントローラ１１およびバス変換ユニッ
ト７にも提供している。
ードかライトかを示すステータス信号ＩＷＲと、メモリ
サイクルかＩＯサイクルかを示すステータス信号ＩＭＩ
Ｏが供給される。これらのステータス信号ＩＷＲ、ＩＭ
ＩＯはＣＰＵ１の出力したステータス信号ＷＲおよびＭ
ＩＯをそのままＩバス用の信号として共用し、Ｉバス４
０と共にＩ／Ｏコントローラ１１およびバス変換ユニッ
ト７にも提供している。
【００３４】コントロール信号線３５によって、サイク
ル信号ＩＢＥＮ、レディー信号ＩＲＤＹおよび割り込み
要求信号ＩＮＴＡが提供される。本例のコンピュータで
は、ＩＢＥＮは２サイクルで１セットのサイクル信号で
あり、１サイクル目でＩバスとして用いられているアド
レスバス３１にアドレス信号を出力し、２サイクル目で
Ｉバスにデータ信号を出力する。このＩＢＥＮは、アド
レス信号およびデータ信号の有効性とこれらの信号にア
クセスするタイミングを指示する機能を備えており、２
サイクル目のパルスはＩ／Ｏコントローラ１１等から出
力されたＩＲＤＹでターミネイトされ、ディセーブルと
なる。このＩＢＥＮによって、Ｉバスとして用いられる
ときはアドレスバス３１が、アドレス信号およびデータ
信号がマルチプレクスされたバスとして使用可能とな
る。
ル信号ＩＢＥＮ、レディー信号ＩＲＤＹおよび割り込み
要求信号ＩＮＴＡが提供される。本例のコンピュータで
は、ＩＢＥＮは２サイクルで１セットのサイクル信号で
あり、１サイクル目でＩバスとして用いられているアド
レスバス３１にアドレス信号を出力し、２サイクル目で
Ｉバスにデータ信号を出力する。このＩＢＥＮは、アド
レス信号およびデータ信号の有効性とこれらの信号にア
クセスするタイミングを指示する機能を備えており、２
サイクル目のパルスはＩ／Ｏコントローラ１１等から出
力されたＩＲＤＹでターミネイトされ、ディセーブルと
なる。このＩＢＥＮによって、Ｉバスとして用いられる
ときはアドレスバス３１が、アドレス信号およびデータ
信号がマルチプレクスされたバスとして使用可能とな
る。
【００３５】信号をマルチプレクスしたバスとしてアド
レスラッチイネーブル信号ＡＬＥを用いたバスがあり、
本例のコンピュータ２０のＩバスとして採用することも
可能である。しかしながら、ＡＬＥはクロック信号と共
に使用され、アドレス信号およびデータ信号の有効性を
示しているので、ＰＣＩバス等と同様にＩバスに沿って
クロック信号を供給する必要がある。これに対し、本例
のＩＢＥＮは、それ自身でアドレス信号およびデータ信
号の有効性とアクセスするタイミングを指示するサイク
ル信号であり、クロック信号を必要としない。従って、
Ｉバスに沿ってクロック信号を供給する必要はない。こ
のため、バスに沿ってコンピュータの基板上をクロック
信号が走り回ることはなく、クロストークを防止でき、
ＥＭＩ上の問題も防げる。従って、実装密度を高くで
き、また、ハウジングを小型化できるので小型・携帯形
の本例のコンピュータには適している。さらに、クロッ
ク信号を供給しなくて良いので消費電力を削減でき、さ
らに、Ｉ／Ｏコントローラ等のＩバスに接続されている
ＩＣをクロック信号によって常時駆動させる必要はない
のでこの点でも消費電力を削減できる。
レスラッチイネーブル信号ＡＬＥを用いたバスがあり、
本例のコンピュータ２０のＩバスとして採用することも
可能である。しかしながら、ＡＬＥはクロック信号と共
に使用され、アドレス信号およびデータ信号の有効性を
示しているので、ＰＣＩバス等と同様にＩバスに沿って
クロック信号を供給する必要がある。これに対し、本例
のＩＢＥＮは、それ自身でアドレス信号およびデータ信
号の有効性とアクセスするタイミングを指示するサイク
ル信号であり、クロック信号を必要としない。従って、
Ｉバスに沿ってクロック信号を供給する必要はない。こ
のため、バスに沿ってコンピュータの基板上をクロック
信号が走り回ることはなく、クロストークを防止でき、
ＥＭＩ上の問題も防げる。従って、実装密度を高くで
き、また、ハウジングを小型化できるので小型・携帯形
の本例のコンピュータには適している。さらに、クロッ
ク信号を供給しなくて良いので消費電力を削減でき、さ
らに、Ｉ／Ｏコントローラ等のＩバスに接続されている
ＩＣをクロック信号によって常時駆動させる必要はない
のでこの点でも消費電力を削減できる。
【００３６】コントロール信号線３５によって提供され
るＩＲＤＹは、Ｉバスに接続された各々のコントローラ
からのレディー信号であり、上述したように、本信号に
よってＩＢＥＮはディセーブルになる。そして、ＩＢＥ
Ｎがディセーブルになるまで、Ｉバスに接続された各コ
ントローラはデータを保持する。ＩＮＴＡは、外部割り
込みに対しＣＰＵから出力されたアクノリッジコマンド
を、コントローラユニット２１がデコードし、割込コン
トローラを備えたＩ／Ｏコントローラ１１に出力する信
号である。
るＩＲＤＹは、Ｉバスに接続された各々のコントローラ
からのレディー信号であり、上述したように、本信号に
よってＩＢＥＮはディセーブルになる。そして、ＩＢＥ
Ｎがディセーブルになるまで、Ｉバスに接続された各コ
ントローラはデータを保持する。ＩＮＴＡは、外部割り
込みに対しＣＰＵから出力されたアクノリッジコマンド
を、コントローラユニット２１がデコードし、割込コン
トローラを備えたＩ／Ｏコントローラ１１に出力する信
号である。
【００３７】Ｉ／Ｏコントローラのアクセス信号線３６
によって供給されるアクセス信号ＩＣＥＮは、Ｉバスの
アドレス信号をデコードすることによってＩ／Ｏコント
ローラがバス変換ユニット７に対し出力する信号であ
る。これによって、ＩＳＡあるいはＰＣＩバスに変換す
るバス変換ユニット７はサイクルの発生を停止し、Ｉバ
スのドライブを停止することによってＩバスを開放す
る。メモリーマップ、Ｉ／Ｏマップを予め決めておけ
ば、ＩＣＥＮを省くことも可能である。
によって供給されるアクセス信号ＩＣＥＮは、Ｉバスの
アドレス信号をデコードすることによってＩ／Ｏコント
ローラがバス変換ユニット７に対し出力する信号であ
る。これによって、ＩＳＡあるいはＰＣＩバスに変換す
るバス変換ユニット７はサイクルの発生を停止し、Ｉバ
スのドライブを停止することによってＩバスを開放す
る。メモリーマップ、Ｉ／Ｏマップを予め決めておけ
ば、ＩＣＥＮを省くことも可能である。
【００３８】Ｉ／Ｏコントローラ１１からコントローラ
ユニット２１にバス開放要求信号線３７によって供給さ
れるバス開放要求信号ＢＯＰＥＮは、Ｉバス４０の制御
をＩ／Ｏコントローラ１１に移行するものであり、これ
によって、コントローラユニット２１はサイクルの発生
を停止し、Ｉバスのドライブを停止することによってＩ
バスを開放する。従って、Ｉ／Ｏコントローラ１１は、
Ｉバス４０を用いて機能拡張用のＰＣＭＣＩＡインタフ
ェース１０ａおよび１０ｂに対しアドレスデータを出力
することができる。すなわち、Ｉバス用のインタフェー
スをＰＣＭＣＩＡインタフェースへのアドレス出力用の
インタフェースとして用いることができる。このため、
本例においては、Ｉ／Ｏコントローラ１１の出力ピンの
内、ＰＣＭＣＩＡインタフェース１０ａおよび１０ｂの
アドレス信号に係る出力ピン、例えば２スロットで５２
本程度の出力ピンを省略することができる。
ユニット２１にバス開放要求信号線３７によって供給さ
れるバス開放要求信号ＢＯＰＥＮは、Ｉバス４０の制御
をＩ／Ｏコントローラ１１に移行するものであり、これ
によって、コントローラユニット２１はサイクルの発生
を停止し、Ｉバスのドライブを停止することによってＩ
バスを開放する。従って、Ｉ／Ｏコントローラ１１は、
Ｉバス４０を用いて機能拡張用のＰＣＭＣＩＡインタフ
ェース１０ａおよび１０ｂに対しアドレスデータを出力
することができる。すなわち、Ｉバス用のインタフェー
スをＰＣＭＣＩＡインタフェースへのアドレス出力用の
インタフェースとして用いることができる。このため、
本例においては、Ｉ／Ｏコントローラ１１の出力ピンの
内、ＰＣＭＣＩＡインタフェース１０ａおよび１０ｂの
アドレス信号に係る出力ピン、例えば２スロットで５２
本程度の出力ピンを省略することができる。
【００３９】〔コントローラユニットの構成〕図４に、
本例のＣＰＵ１およびコントローラユニット２１の概略
構成例を示してある。ＣＰＵ１は、論理演算等を行うコ
ア５１と入出力等を行う周辺部５２から構成されてお
り、周辺部５２はアドレスバス３１およびデータバス３
２の駆動部５３を備えている。また、ＢＯＦＦ入力によ
って駆動部５３をハイインピーダンスにしてそれぞれの
バス３１および３２を開放するバス制御部５４を備えて
いる。
本例のＣＰＵ１およびコントローラユニット２１の概略
構成例を示してある。ＣＰＵ１は、論理演算等を行うコ
ア５１と入出力等を行う周辺部５２から構成されてお
り、周辺部５２はアドレスバス３１およびデータバス３
２の駆動部５３を備えている。また、ＢＯＦＦ入力によ
って駆動部５３をハイインピーダンスにしてそれぞれの
バス３１および３２を開放するバス制御部５４を備えて
いる。
【００４０】本例のコントローラユニット２１にはＣＰ
Ｕ１とのインタフェースを制御するＣＰＵインタフェー
スコントローラ７１、Ｉバスの制御を行う内部バスコン
トローラ７４、ビデオの制御を行うビデオコントローラ
７３さらにメモリーの制御を行うメモリーコントローラ
７１が搭載されている。ＣＰＵインタフェースコントロ
ーラ７１は、ＣＰＵ１からＩ／Ｏコントローラ等への入
出力命令が出るとＢＯＦＦを発行しＣＰＵ１を制御する
ＣＰＵ管理部６３と、アドレスバス３１およびデータバ
ス３２を駆動するインタフェース部６２などを備えてい
る。ＣＰＵ管理部６３は、ＢＯＦＦを発行する機能に加
え、バス開放中にＣＰＵ１の内部クロックを停止する信
号ＳＴＰＣＬＫを出力し、あるいは、ＣＰＵ１へのクロ
ック供給そのものを停止する、もしくはクロック周波数
を低周波数に切り換えるクロック制御信号を出力する機
能を備えている。ＣＰＵ管理部６３は、さらに、アドレ
スバス３１の制御がＣＰＵに戻された際にＣＰＵ１に対
しＣＰＵ制御信号線３８を介してレディー信号ＣＲＤＹ
を提供する機能、Ｉバスのサイクル中に得られたデータ
をＢＯＦＦがディセーブルになった後に再出力された入
出力命令に対して出力する機能などを備えている。
Ｕ１とのインタフェースを制御するＣＰＵインタフェー
スコントローラ７１、Ｉバスの制御を行う内部バスコン
トローラ７４、ビデオの制御を行うビデオコントローラ
７３さらにメモリーの制御を行うメモリーコントローラ
７１が搭載されている。ＣＰＵインタフェースコントロ
ーラ７１は、ＣＰＵ１からＩ／Ｏコントローラ等への入
出力命令が出るとＢＯＦＦを発行しＣＰＵ１を制御する
ＣＰＵ管理部６３と、アドレスバス３１およびデータバ
ス３２を駆動するインタフェース部６２などを備えてい
る。ＣＰＵ管理部６３は、ＢＯＦＦを発行する機能に加
え、バス開放中にＣＰＵ１の内部クロックを停止する信
号ＳＴＰＣＬＫを出力し、あるいは、ＣＰＵ１へのクロ
ック供給そのものを停止する、もしくはクロック周波数
を低周波数に切り換えるクロック制御信号を出力する機
能を備えている。ＣＰＵ管理部６３は、さらに、アドレ
スバス３１の制御がＣＰＵに戻された際にＣＰＵ１に対
しＣＰＵ制御信号線３８を介してレディー信号ＣＲＤＹ
を提供する機能、Ｉバスのサイクル中に得られたデータ
をＢＯＦＦがディセーブルになった後に再出力された入
出力命令に対して出力する機能などを備えている。
【００４１】一方、本例のＣＰＵ１とのインタフェース
を行うインタフェース部６２はバスの駆動電圧を変更で
きるようになっている。ＣＰＵ１に接続されたローカル
バスとしてアドレスバス３１およびデータバス３２が用
いられるときは、ＣＰＵ１の駆動電圧に合わせた耐電
圧、例えば３．３Ｖ耐電圧の素子をアドレスバスおよび
データバスのインタフェース用のゲートに採用すれば問
題なくＣＰＵ１の信号を受けることができる。一方、Ｃ
ＰＵ１からバスが開放されてＩバスとして使用される場
合は、それより低い、例えば２．０Ｖあるいは１．８Ｖ
でバスインタフェース用のゲートを駆動する。
を行うインタフェース部６２はバスの駆動電圧を変更で
きるようになっている。ＣＰＵ１に接続されたローカル
バスとしてアドレスバス３１およびデータバス３２が用
いられるときは、ＣＰＵ１の駆動電圧に合わせた耐電
圧、例えば３．３Ｖ耐電圧の素子をアドレスバスおよび
データバスのインタフェース用のゲートに採用すれば問
題なくＣＰＵ１の信号を受けることができる。一方、Ｃ
ＰＵ１からバスが開放されてＩバスとして使用される場
合は、それより低い、例えば２．０Ｖあるいは１．８Ｖ
でバスインタフェース用のゲートを駆動する。
【００４２】近年のデバイス技術の進歩により、ゲート
遅延が少ない状態で作動電圧を下げられるようになり、
コアの消費電力は低減されている。これに対し、周辺部
の電圧はメモリやＣＰＵの規格上、以前として高いまま
であり下げることができない。しかしながら、本例では
アドレスバス３１をＩバスとして用いるときは、ＣＰＵ
からアドレスバス３１が開放されているのでアドレスバ
ス３１の電圧をＩ／Ｏコントローラやバス変換ユニット
とのインタフェース上問題ない程度まで低下させ、消費
電力を低減できるようにしている。Ｉ／Ｏコントローラ
１１やバス変換ユニット７のバスの駆動部については、
耐圧をＣＰＵの規格と合致させ、実際に駆動される電圧
を下げれば良く、安全上の問題の発生や信頼性を損なう
ことなく消費電力の低減が可能となる。
遅延が少ない状態で作動電圧を下げられるようになり、
コアの消費電力は低減されている。これに対し、周辺部
の電圧はメモリやＣＰＵの規格上、以前として高いまま
であり下げることができない。しかしながら、本例では
アドレスバス３１をＩバスとして用いるときは、ＣＰＵ
からアドレスバス３１が開放されているのでアドレスバ
ス３１の電圧をＩ／Ｏコントローラやバス変換ユニット
とのインタフェース上問題ない程度まで低下させ、消費
電力を低減できるようにしている。Ｉ／Ｏコントローラ
１１やバス変換ユニット７のバスの駆動部については、
耐圧をＣＰＵの規格と合致させ、実際に駆動される電圧
を下げれば良く、安全上の問題の発生や信頼性を損なう
ことなく消費電力の低減が可能となる。
【００４３】本例のコントローラユニット２１の内部バ
スコントローラ７４は、ＩバスのマスターとなってＣＰ
Ｕの入出力命令と実質的には同じ命令をＩバスを経由し
てＩ／Ｏコントローラへ供給し入出力処理を行うＩバス
管理部６１と、データなどをラッチするラッチ部７０を
備えている。この内部バスコントローラ７４は、Ｉバス
を制御する機能として、Ｉバスにアドレス信号およびデ
ータ信号をマルチプレクスして出力する機能や上述した
バス制御線３５によって供給される各信号ＩＢＥＮ、Ｉ
ＲＤＹ、ＩＮＴＡを生成し、受信する機能を備えてい
る。さらに、Ｉバスに関する機能として、Ｉ／Ｏコント
ローラからのＢＯＰＥＮに対してＣＰＵインタフェース
コントローラ７１のインタフェース部６２、特に、アド
レスバス３１を駆動する部分の動作を停止させ、Ｉバス
をＩ／Ｏコントローラ１１に開放する機能も備えてい
る。
スコントローラ７４は、ＩバスのマスターとなってＣＰ
Ｕの入出力命令と実質的には同じ命令をＩバスを経由し
てＩ／Ｏコントローラへ供給し入出力処理を行うＩバス
管理部６１と、データなどをラッチするラッチ部７０を
備えている。この内部バスコントローラ７４は、Ｉバス
を制御する機能として、Ｉバスにアドレス信号およびデ
ータ信号をマルチプレクスして出力する機能や上述した
バス制御線３５によって供給される各信号ＩＢＥＮ、Ｉ
ＲＤＹ、ＩＮＴＡを生成し、受信する機能を備えてい
る。さらに、Ｉバスに関する機能として、Ｉ／Ｏコント
ローラからのＢＯＰＥＮに対してＣＰＵインタフェース
コントローラ７１のインタフェース部６２、特に、アド
レスバス３１を駆動する部分の動作を停止させ、Ｉバス
をＩ／Ｏコントローラ１１に開放する機能も備えてい
る。
【００４４】さらに、Ｉバス管理部６１は、Ｉバスに接
続されたコントローラの入出力形態とＣＰＵの入出力形
態が異なる場合は、アドレスあるいはデータの加工ある
いは変換も行う。例えば、ＣＰＵ１が３２ビット単位で
入出力を行い、Ｉバスに接続されたＩ／Ｏコントローラ
等が１６ビット単位で入出力を行うのであれば、Ｉバス
管理部６１は、これに合わせてアドレス変換やデータの
分離あるいは結合を行う。このために、内部バスコント
ローラ７４には、ＣＰＵ１の入出力命令に係るアドレス
やデータを一時的に保持するラッチ部７０を設けてあ
り、ＣＰＵ１の入出力命令に対して、実質的に同じ処理
を行うためにＩバスを用いて１回あるいは複数回の処理
を行う。
続されたコントローラの入出力形態とＣＰＵの入出力形
態が異なる場合は、アドレスあるいはデータの加工ある
いは変換も行う。例えば、ＣＰＵ１が３２ビット単位で
入出力を行い、Ｉバスに接続されたＩ／Ｏコントローラ
等が１６ビット単位で入出力を行うのであれば、Ｉバス
管理部６１は、これに合わせてアドレス変換やデータの
分離あるいは結合を行う。このために、内部バスコント
ローラ７４には、ＣＰＵ１の入出力命令に係るアドレス
やデータを一時的に保持するラッチ部７０を設けてあ
り、ＣＰＵ１の入出力命令に対して、実質的に同じ処理
を行うためにＩバスを用いて１回あるいは複数回の処理
を行う。
【００４５】本例のコントローラユニット２１は、メモ
リコントローラ７２に加えビデオコントローラ７３も搭
載されている。また、システムメモリ３の制御を行う機
能と、ビデオメモリ１２の制御を行う機能も備えてい
る。本例のメモリーコントローラ７２は、システムメモ
リ制御部６４、バンク切替えを行いながらビデオ情報を
記憶するＶＧＡ（Video Graphics Array）制御部６５お
よびＣＰＵ１の描画コマンドに従って描画するアクセラ
レータ制御部６６を備えており、これらがメモリ制御部
６７を通してシステムメモリ３およびビデオメモリ１２
の制御を行う。本例では、システムメモリ３とビデオメ
モリ１２が同一のメモリユニット２２として実現されて
いる。従って、ＣＰＵ１がシステムメモリ３にアクセス
するときは、システムメモリ制御部６４によってシステ
ムメモリ内のメモリアドレスが生成される。そして、メ
モリ制御部６７からそのメモリアドレスがメモリアドレ
スバス２４を介してメモリユニット２２に提供され、ロ
ウアドレスストローブ信号ＲＡＳやカラムアドレススト
ローブ信号ＣＡＳ等の制御信号が制御信号線２３を介し
てメモリユニット２２に供給される。そして、ＣＰＵ１
からデータバス３２を介してデータがメモリユニット２
２に供給されシステムメモリに書き込まれる。
リコントローラ７２に加えビデオコントローラ７３も搭
載されている。また、システムメモリ３の制御を行う機
能と、ビデオメモリ１２の制御を行う機能も備えてい
る。本例のメモリーコントローラ７２は、システムメモ
リ制御部６４、バンク切替えを行いながらビデオ情報を
記憶するＶＧＡ（Video Graphics Array）制御部６５お
よびＣＰＵ１の描画コマンドに従って描画するアクセラ
レータ制御部６６を備えており、これらがメモリ制御部
６７を通してシステムメモリ３およびビデオメモリ１２
の制御を行う。本例では、システムメモリ３とビデオメ
モリ１２が同一のメモリユニット２２として実現されて
いる。従って、ＣＰＵ１がシステムメモリ３にアクセス
するときは、システムメモリ制御部６４によってシステ
ムメモリ内のメモリアドレスが生成される。そして、メ
モリ制御部６７からそのメモリアドレスがメモリアドレ
スバス２４を介してメモリユニット２２に提供され、ロ
ウアドレスストローブ信号ＲＡＳやカラムアドレススト
ローブ信号ＣＡＳ等の制御信号が制御信号線２３を介し
てメモリユニット２２に供給される。そして、ＣＰＵ１
からデータバス３２を介してデータがメモリユニット２
２に供給されシステムメモリに書き込まれる。
【００４６】ＶＧＡモードにおいては、ＣＰＵ側のアド
レスでＶＲＡＭに割り当てられた６４ｋのアドレスに複
数のビットプレーンを割り当て、これらのビットプレー
ンのメモリ上のアドレスをバンク切替えしながらＣＰＵ
の出力したピクセルデータを記憶するモード（詳しく
は、ＣＱ出版社発行のブートストラップ第５巻１０〜１
３頁、図４．７および２．８などに解説されている）で
あり、ＶＧＡ制御部６５が、アダプタに適合した所定の
バンクのメモリアドレスを生成し、これに合わせてＣＰ
Ｕがデータを書き込む。
レスでＶＲＡＭに割り当てられた６４ｋのアドレスに複
数のビットプレーンを割り当て、これらのビットプレー
ンのメモリ上のアドレスをバンク切替えしながらＣＰＵ
の出力したピクセルデータを記憶するモード（詳しく
は、ＣＱ出版社発行のブートストラップ第５巻１０〜１
３頁、図４．７および２．８などに解説されている）で
あり、ＶＧＡ制御部６５が、アダプタに適合した所定の
バンクのメモリアドレスを生成し、これに合わせてＣＰ
Ｕがデータを書き込む。
【００４７】一方、ＣＰＵ１がアクセラレータ制御部６
６を介して描画を行うときは、ＣＰＵ１からアクセラレ
ータを用いた描画に関するコマンドが出力されると、Ｃ
ＰＵ管理部６３からＢＯＦＦが発行され、アドレスバス
３１およびデータバス３２がＣＰＵから開放される。そ
して、アクセラレータ制御部６３から描画コマンドに基
づいて計算あるいは処理された描画データがデータバス
３２を介してメモリユニット２２に供給される。同時
に、アクセラレータ制御部６３からメモリ制御部６７を
介してビデオメモリ１２の所定のメモリアドレスがメモ
リユニット２２に供給され、ビデオメモリ１２にアクセ
ラレータ制御部６３からの描画データが書き込まれる。
この間、ＣＰＵ１はバスから開放されているので、低消
費電力の状態とすることができる。
６を介して描画を行うときは、ＣＰＵ１からアクセラレ
ータを用いた描画に関するコマンドが出力されると、Ｃ
ＰＵ管理部６３からＢＯＦＦが発行され、アドレスバス
３１およびデータバス３２がＣＰＵから開放される。そ
して、アクセラレータ制御部６３から描画コマンドに基
づいて計算あるいは処理された描画データがデータバス
３２を介してメモリユニット２２に供給される。同時
に、アクセラレータ制御部６３からメモリ制御部６７を
介してビデオメモリ１２の所定のメモリアドレスがメモ
リユニット２２に供給され、ビデオメモリ１２にアクセ
ラレータ制御部６３からの描画データが書き込まれる。
この間、ＣＰＵ１はバスから開放されているので、低消
費電力の状態とすることができる。
【００４８】本例のコントローラユニット２１に搭載さ
れた、ビデオコントローラ７３は、ディスプレイ１４に
対する画面リフレッシュを行う。そのため、ビデオコン
トローラ７３は、モニター制御部６８とリフレッシュバ
ッファ６９を備えている。コントローラユニット２１に
おいては、ＣＰＵからアドレスバスが開放され、Ｉバス
として使用できる状態になると、データバス３２を用い
てメモリユニット２２から画面リフレッシュ用のデータ
をモニター制御部６８を介してリフレッシュバッファ６
９に受け入れる。モニター制御部６８は、ＶＧＡ制御部
６５あるいはアクセラレータ制御部６６を用いてメモリ
アドレスを発生させビデオメモリ１２からリフレッシュ
用のデータを取得する。そして、所定の時間毎にリフレ
ッシュバッファ６９のデータをディスプレイ１４に送り
画面リフレッシュを行う。また、リフレッシュバッファ
６９にデータをストアする必要が生じた場合は、ＣＰＵ
管理部６３からＢＯＦＦを発行し、ＣＰＵ１をバスから
開放したのち、データバス３２を用いてリフレッシュ用
のデータをメモリユニット２２から取得する。
れた、ビデオコントローラ７３は、ディスプレイ１４に
対する画面リフレッシュを行う。そのため、ビデオコン
トローラ７３は、モニター制御部６８とリフレッシュバ
ッファ６９を備えている。コントローラユニット２１に
おいては、ＣＰＵからアドレスバスが開放され、Ｉバス
として使用できる状態になると、データバス３２を用い
てメモリユニット２２から画面リフレッシュ用のデータ
をモニター制御部６８を介してリフレッシュバッファ６
９に受け入れる。モニター制御部６８は、ＶＧＡ制御部
６５あるいはアクセラレータ制御部６６を用いてメモリ
アドレスを発生させビデオメモリ１２からリフレッシュ
用のデータを取得する。そして、所定の時間毎にリフレ
ッシュバッファ６９のデータをディスプレイ１４に送り
画面リフレッシュを行う。また、リフレッシュバッファ
６９にデータをストアする必要が生じた場合は、ＣＰＵ
管理部６３からＢＯＦＦを発行し、ＣＰＵ１をバスから
開放したのち、データバス３２を用いてリフレッシュ用
のデータをメモリユニット２２から取得する。
【００４９】本例のコンピュータ２０においては、シス
テムメモリ３とビデオメモリ１２を同一のメモリユニッ
ト２２に設け、さらにこのメモリユニット２２をＣＰＵ
１に繋がったバスに接続している。従って、ビデオメモ
リに関するハードウェア構成が簡略化され、インタフェ
ースを削減することができる。このため、携帯用などの
小型のコンピュータに好適なシステムを実現できる。さ
らに、画面リフレッシュ用のデータを、コントローラユ
ニットがＩバスを用いて入出力処理を行っている間に、
データバスを介して取得できるようにしてある。従っ
て、画面リフレッシュ用のデータを取得するために、Ｃ
ＰＵを停止したり、入出力処理を停止する機会が非常に
少なくなり、処理能力の低下を防ぐことができる。ま
た、画面リフレッシュ用のデータを取得する間やビデオ
メモリに描画する間はＣＰＵをバスから開放し、低消費
電力化することが可能となる。
テムメモリ３とビデオメモリ１２を同一のメモリユニッ
ト２２に設け、さらにこのメモリユニット２２をＣＰＵ
１に繋がったバスに接続している。従って、ビデオメモ
リに関するハードウェア構成が簡略化され、インタフェ
ースを削減することができる。このため、携帯用などの
小型のコンピュータに好適なシステムを実現できる。さ
らに、画面リフレッシュ用のデータを、コントローラユ
ニットがＩバスを用いて入出力処理を行っている間に、
データバスを介して取得できるようにしてある。従っ
て、画面リフレッシュ用のデータを取得するために、Ｃ
ＰＵを停止したり、入出力処理を停止する機会が非常に
少なくなり、処理能力の低下を防ぐことができる。ま
た、画面リフレッシュ用のデータを取得する間やビデオ
メモリに描画する間はＣＰＵをバスから開放し、低消費
電力化することが可能となる。
【００５０】〔ＣＰＵに供給されるクロックの制御につ
いて〕図５に、本例のＣＰＵ１に供給されるクロックの
制御に関する構成を示してある。本例のＣＰＵ１は、ス
タンバイモードによって省電力化できると共に、周辺部
５２にコア５１に対するクロック（内部クロック）の供
給を停止する回路５５を備えている。さらに、本例のＣ
ＰＵ１は、周辺部５２も含めてクロックの供給を停止可
能な回路５６も備えている。コントローラユニット２１
からＢＯＦＦが発行されると、ＣＰＵのバス駆動部５３
はハイインピーダンス状態となり周辺部５２の一部の消
費電力が削減される。同時に、スタンバイモードに移行
し、コア５１の消費電力も減少する。さらに、コントロ
ーラユニット２１のＣＰＵ管理部は、ＳＴＰＣＬＫを出
力し内部クロック停止回路５５によってＣＰＵ１の内部
クロックを停止する。あるいは、別のクロック停止信号
を出力してクロック停止回路５６を用いてＣＰＵ１に対
するクロック供給そのものを停止しても良い。また、ク
ロック停止回路５６の代わりに、分周手段などを備えた
クロックの周波数を低下する回路を設け、ＣＰＵ１に低
速のクロックを供給するようにしても良い。これらの回
路によって、ＣＰＵ１からバスが開放されている間、す
なわち、Ｉバスを用いて入出力処理が行われている間な
どはＣＰＵ１を低消費電力状態にすることができ、コン
ピューターの消費電力を大幅に低減することが可能とな
る。
いて〕図５に、本例のＣＰＵ１に供給されるクロックの
制御に関する構成を示してある。本例のＣＰＵ１は、ス
タンバイモードによって省電力化できると共に、周辺部
５２にコア５１に対するクロック（内部クロック）の供
給を停止する回路５５を備えている。さらに、本例のＣ
ＰＵ１は、周辺部５２も含めてクロックの供給を停止可
能な回路５６も備えている。コントローラユニット２１
からＢＯＦＦが発行されると、ＣＰＵのバス駆動部５３
はハイインピーダンス状態となり周辺部５２の一部の消
費電力が削減される。同時に、スタンバイモードに移行
し、コア５１の消費電力も減少する。さらに、コントロ
ーラユニット２１のＣＰＵ管理部は、ＳＴＰＣＬＫを出
力し内部クロック停止回路５５によってＣＰＵ１の内部
クロックを停止する。あるいは、別のクロック停止信号
を出力してクロック停止回路５６を用いてＣＰＵ１に対
するクロック供給そのものを停止しても良い。また、ク
ロック停止回路５６の代わりに、分周手段などを備えた
クロックの周波数を低下する回路を設け、ＣＰＵ１に低
速のクロックを供給するようにしても良い。これらの回
路によって、ＣＰＵ１からバスが開放されている間、す
なわち、Ｉバスを用いて入出力処理が行われている間な
どはＣＰＵ１を低消費電力状態にすることができ、コン
ピューターの消費電力を大幅に低減することが可能とな
る。
【００５１】同様のクロックを停止する回路は、Ｉ／Ｏ
コントローラ１１およびバス変換ユニット７にも設けら
れている。これらの回路は、バスが開放されていない
間、すなわち、ＣＰＵ１がバスを用いている間はＩ／Ｏ
コントローラ１１、バス変換ユニット７およびこれらに
接続された入出力装置であって非同期なアクションが発
生しない機器へのクロックの供給を停止し、電力の浪費
を防止できるようにしている。もちろん、クロックを停
止する代わりに低速のクロックを供給するようにしても
良い。
コントローラ１１およびバス変換ユニット７にも設けら
れている。これらの回路は、バスが開放されていない
間、すなわち、ＣＰＵ１がバスを用いている間はＩ／Ｏ
コントローラ１１、バス変換ユニット７およびこれらに
接続された入出力装置であって非同期なアクションが発
生しない機器へのクロックの供給を停止し、電力の浪費
を防止できるようにしている。もちろん、クロックを停
止する代わりに低速のクロックを供給するようにしても
良い。
【００５２】〔Ｉバスの使用時の動作〕図６ないし図１
０に、本例のコンピュータのＩバスに関する動作をタイ
ミングチャートを用いて示してある。図６は、ＣＰＵ１
からＩ／Ｏコントローラ１１に対するライト命令が出力
された場合を示してある。
０に、本例のコンピュータのＩバスに関する動作をタイ
ミングチャートを用いて示してある。図６は、ＣＰＵ１
からＩ／Ｏコントローラ１１に対するライト命令が出力
された場合を示してある。
【００５３】まず、時刻ｔ１に、アドレスストローブ信
号ＡＤＳが出力されアドレスバス３１にアドレス信号が
表れるとコントローラユニット２１のＩバス管理部６１
はアドレスからＩ／Ｏコントローラ１１に対する入出力
命令であることを判別し、このアドレスをラッチ部７０
にラッチする。時刻ｔ２にデータバス３２にデータ信号
が表れるとＩバス管理部６１はこのデータもラッチす
る。アドレスおよびデータがラッチ部７０にラッチされ
ると時刻ｔ３にコントローラユニット２１のＣＰＵ管理
部６３がＢＯＦＦを発行する。これによって、時刻ｔ４
に、ＣＰＵ１のバスインタフェース５３はハイインピー
ダンス状態となり、アドレスバス３１およびデータバス
３２が開放される。同時にＣＰＵ１はスタンバイモード
に移行し低消費電力状態になる。開放されたアドレスバ
ス３１はＩバスとして用いられ、データバス３２はビデ
オリフレッシュ用のデータを転送するバスとして用いら
れる。
号ＡＤＳが出力されアドレスバス３１にアドレス信号が
表れるとコントローラユニット２１のＩバス管理部６１
はアドレスからＩ／Ｏコントローラ１１に対する入出力
命令であることを判別し、このアドレスをラッチ部７０
にラッチする。時刻ｔ２にデータバス３２にデータ信号
が表れるとＩバス管理部６１はこのデータもラッチす
る。アドレスおよびデータがラッチ部７０にラッチされ
ると時刻ｔ３にコントローラユニット２１のＣＰＵ管理
部６３がＢＯＦＦを発行する。これによって、時刻ｔ４
に、ＣＰＵ１のバスインタフェース５３はハイインピー
ダンス状態となり、アドレスバス３１およびデータバス
３２が開放される。同時にＣＰＵ１はスタンバイモード
に移行し低消費電力状態になる。開放されたアドレスバ
ス３１はＩバスとして用いられ、データバス３２はビデ
オリフレッシュ用のデータを転送するバスとして用いら
れる。
【００５４】時刻ｔ３に発行されたＢＯＦＦによって、
時刻ｔ４にＩ／ＯコントローラのＩＯＳＴＰＣＬＫがデ
ィセーブルされ、クロック信号ＣＬＫが立ち上がり、Ｉ
／Ｏコントローラ１１がレディー状態となる。バス変換
ユニット７においても同様である。これらのコントロー
ラにおいて作動が安定させるために数クロック事前にク
ロックの供給を開始する必要があれば、時刻ｔ４と時刻
ｔ５の間隔を調整することができる。
時刻ｔ４にＩ／ＯコントローラのＩＯＳＴＰＣＬＫがデ
ィセーブルされ、クロック信号ＣＬＫが立ち上がり、Ｉ
／Ｏコントローラ１１がレディー状態となる。バス変換
ユニット７においても同様である。これらのコントロー
ラにおいて作動が安定させるために数クロック事前にク
ロックの供給を開始する必要があれば、時刻ｔ４と時刻
ｔ５の間隔を調整することができる。
【００５５】時刻ｔ５にＩバス管理部６１によってＩＢ
ＥＮのサイクルが開始され、第１回目のパルスが出力さ
れる。これと共にＩバス（アドレスバス３１）にアドレ
ス信号が出力される。本例においては、ＣＰＵ１から３
２ビットの入出力命令が出力され、これをコントローラ
ユニット２１が１６ビットの入出力命令に加工してＩ／
Ｏコントローラ１１に出力する例を示してある。従っ
て、ＩＢＥＮは２セット分出力される。ＩＢＥＮのサイ
クルに伴ってコントローラユニットのバスインタフェー
ス部６２が動作するときは、動作電圧がＣＰＵ用の高レ
ベル（例えば３．３Ｖ）から低レベルの例えば、２．０
Ｖあるいは１．８Ｖまで低下される。これによって、バ
スおよびバスインタフェースを駆動するために消費され
る電力が低減され、コントローラユニット２１のみなら
ず、Ｉ／Ｏコントローラ１１等で消費される電力が低減
される。特に、近年、ＩＣのコアの消費電力の低減は目
ざましく、これに加えて、本例のシステムのようにバス
の駆動電圧を落とすことによってＩＣの周辺部の消費電
力も低減することが可能となるので、コンピュータ全体
の消費電力を大幅に低減できる。
ＥＮのサイクルが開始され、第１回目のパルスが出力さ
れる。これと共にＩバス（アドレスバス３１）にアドレ
ス信号が出力される。本例においては、ＣＰＵ１から３
２ビットの入出力命令が出力され、これをコントローラ
ユニット２１が１６ビットの入出力命令に加工してＩ／
Ｏコントローラ１１に出力する例を示してある。従っ
て、ＩＢＥＮは２セット分出力される。ＩＢＥＮのサイ
クルに伴ってコントローラユニットのバスインタフェー
ス部６２が動作するときは、動作電圧がＣＰＵ用の高レ
ベル（例えば３．３Ｖ）から低レベルの例えば、２．０
Ｖあるいは１．８Ｖまで低下される。これによって、バ
スおよびバスインタフェースを駆動するために消費され
る電力が低減され、コントローラユニット２１のみなら
ず、Ｉ／Ｏコントローラ１１等で消費される電力が低減
される。特に、近年、ＩＣのコアの消費電力の低減は目
ざましく、これに加えて、本例のシステムのようにバス
の駆動電圧を落とすことによってＩＣの周辺部の消費電
力も低減することが可能となるので、コンピュータ全体
の消費電力を大幅に低減できる。
【００５６】時刻ｔ５にＩバスの使用が開始されると共
に、モニター制御部６８は、データバス３２を介してメ
モリユニット２２から画面リフレッシュ（ビデオリフレ
ッシュ）用のデータを取得し、リフレッシュバッファ６
９に格納する。Ｉバス４０を用いた入出力命令の処理
と、データバス３２を用いたビデオリフレッシュ用のデ
ータを取得する処理は並列に行われる。
に、モニター制御部６８は、データバス３２を介してメ
モリユニット２２から画面リフレッシュ（ビデオリフレ
ッシュ）用のデータを取得し、リフレッシュバッファ６
９に格納する。Ｉバス４０を用いた入出力命令の処理
と、データバス３２を用いたビデオリフレッシュ用のデ
ータを取得する処理は並列に行われる。
【００５７】本例のコンピュータでは、ＢＯＦＦにより
省電力モードになるので、ＣＰＵは外部割り込みの１つ
であるＳＴＰＣＬＫは受け付けない。しかしながら、図
７に示すように、省電力モードにＳＴＰＣＬＫあるいは
これと同等の入力を受け付けるマイクロプロセッサーを
採用することも勿論可能であり、その場合は、時刻ｔ６
にＣＰＵ１に対するＳＴＰＣＬＫを出力し、前述の内部
クロックの停止回路５５によってＣＰＵのコア５１に対
するクロックの供給を停止することも可能である。これ
によってＣＰＵ１はストップグラントステートとなり、
さらに消費電力が低減される。ＳＴＰＣＬＫの代わりに
ＣＰＵ１に対する全てのクロックの供給を停止する回路
５６を動作させる信号を出力し、ＣＰＵをストップクロ
ックステートとしてコアのみならず周辺部の消費電力を
低減しても良い。あるいは、クロックの周波数を低下し
て消費電力を低減してももちろん良い。
省電力モードになるので、ＣＰＵは外部割り込みの１つ
であるＳＴＰＣＬＫは受け付けない。しかしながら、図
７に示すように、省電力モードにＳＴＰＣＬＫあるいは
これと同等の入力を受け付けるマイクロプロセッサーを
採用することも勿論可能であり、その場合は、時刻ｔ６
にＣＰＵ１に対するＳＴＰＣＬＫを出力し、前述の内部
クロックの停止回路５５によってＣＰＵのコア５１に対
するクロックの供給を停止することも可能である。これ
によってＣＰＵ１はストップグラントステートとなり、
さらに消費電力が低減される。ＳＴＰＣＬＫの代わりに
ＣＰＵ１に対する全てのクロックの供給を停止する回路
５６を動作させる信号を出力し、ＣＰＵをストップクロ
ックステートとしてコアのみならず周辺部の消費電力を
低減しても良い。あるいは、クロックの周波数を低下し
て消費電力を低減してももちろん良い。
【００５８】図６に戻って、時刻ｔ７にＩＢＥＮの２つ
めのパルスが出力され、Ｉバスにはデータが表れる。Ｉ
ＢＥＮの１つめのパルスによってＩバスに表れたアドレ
スを取得したＩ／Ｏコントローラ１１は、アドレスをデ
コードし、バス変換ユニット７をバスから開放するＩＣ
ＥＮを出力する。そして、Ｉ／Ｏコントローラ１１がＩ
ＢＥＮの２つめのパルスに従ってＩバスに表れたデータ
を取得する。このように、本例のＩバスは、データの有
効性とアクセスのタイミングを示す信号であるＩＢＥＮ
と共にアドレスおよびデータを出力している。従って、
Ｉ／Ｏコントローラやバス変換ユニットは、ＩＢＥＮに
基づいてＩバスのアドレスおよびデータを取得すること
ができ、クロック信号を必要としていない。このため、
Ｉバスに沿ってクロック信号を供給する必要がないの
で、ＥＭＩ上の問題や、クロック信号とのクロストーク
といった問題は発生せず、高密度実装される小型の情報
処理装置などに適している。
めのパルスが出力され、Ｉバスにはデータが表れる。Ｉ
ＢＥＮの１つめのパルスによってＩバスに表れたアドレ
スを取得したＩ／Ｏコントローラ１１は、アドレスをデ
コードし、バス変換ユニット７をバスから開放するＩＣ
ＥＮを出力する。そして、Ｉ／Ｏコントローラ１１がＩ
ＢＥＮの２つめのパルスに従ってＩバスに表れたデータ
を取得する。このように、本例のＩバスは、データの有
効性とアクセスのタイミングを示す信号であるＩＢＥＮ
と共にアドレスおよびデータを出力している。従って、
Ｉ／Ｏコントローラやバス変換ユニットは、ＩＢＥＮに
基づいてＩバスのアドレスおよびデータを取得すること
ができ、クロック信号を必要としていない。このため、
Ｉバスに沿ってクロック信号を供給する必要がないの
で、ＥＭＩ上の問題や、クロック信号とのクロストーク
といった問題は発生せず、高密度実装される小型の情報
処理装置などに適している。
【００５９】時刻ｔ８にＩ／Ｏコントローラ１１からＩ
ＲＤＹが出力されると、時刻ｔ９にＩＢＥＮの２回目の
パルスがディセーブルになって１セット目のアドレスお
よびデータのサイクルは終了する。同時にＩＣＥＮもデ
ィセーブルになる。これに続いて、時刻ｔ１０から２セ
ット目のＩＢＥＮが出力され、２セット目のアドレスお
よびデータがＩバスを経由して出力される。これら２セ
ットの入出力命令の処理が終了すると、再びＩＲＤＹが
出力され、時刻ｔ１１にＩＢＥＮがディセーブルとな
り、ＣＰＵ１が時刻ｔ１に出力した入出力命令と実質的
に同じ入出力命令がＩバスを介してＩ／Ｏコントローラ
１１に出力され、処理を終了する。
ＲＤＹが出力されると、時刻ｔ９にＩＢＥＮの２回目の
パルスがディセーブルになって１セット目のアドレスお
よびデータのサイクルは終了する。同時にＩＣＥＮもデ
ィセーブルになる。これに続いて、時刻ｔ１０から２セ
ット目のＩＢＥＮが出力され、２セット目のアドレスお
よびデータがＩバスを経由して出力される。これら２セ
ットの入出力命令の処理が終了すると、再びＩＲＤＹが
出力され、時刻ｔ１１にＩＢＥＮがディセーブルとな
り、ＣＰＵ１が時刻ｔ１に出力した入出力命令と実質的
に同じ入出力命令がＩバスを介してＩ／Ｏコントローラ
１１に出力され、処理を終了する。
【００６０】時刻ｔ１２にコントローラユニット２１の
ＣＰＵ管理部６３においてＢＯＦＦがディセーブルされ
る。これと同時にあるいは、これに先立ってデータバス
３２を用いたビデオリフレッシュ用のデータの転送は終
了している。ビデオリフレッシュ用のデータの転送サイ
クルが終了していない場合は、Ｉバスを用いた入出力命
令の処理が終了していてもＣＰＵ管理部６３は、ＢＯＦ
Ｆを維持し、バスを開放した状態に維持する。アドレス
バス３１およびデータバス３２を用いた上記の処理サイ
クルが終了すると、時刻ｔ１２にＢＯＦＦがディセーブ
ルされ、時刻ｔ１３にＣＰＵ１にバスが復帰する。
ＣＰＵ管理部６３においてＢＯＦＦがディセーブルされ
る。これと同時にあるいは、これに先立ってデータバス
３２を用いたビデオリフレッシュ用のデータの転送は終
了している。ビデオリフレッシュ用のデータの転送サイ
クルが終了していない場合は、Ｉバスを用いた入出力命
令の処理が終了していてもＣＰＵ管理部６３は、ＢＯＦ
Ｆを維持し、バスを開放した状態に維持する。アドレス
バス３１およびデータバス３２を用いた上記の処理サイ
クルが終了すると、時刻ｔ１２にＢＯＦＦがディセーブ
ルされ、時刻ｔ１３にＣＰＵ１にバスが復帰する。
【００６１】図７に示したような、ＢＯＦＦ後もＳＴＰ
ＣＬＫを受け付けるＣＰＵの場合は、時刻ｔ１２にＢＯ
ＦＦがディセーブルされると共に、時刻ｔ１３にＣＰＵ
１に対するＳＴＰＣＬＫをディセーブルし、ＣＰＵ１に
クロックが再供給する。ＢＯＦＦよりも先にＳＴＰＣＬ
Ｋをディセーブルし、ＣＰＵ１を復帰状態にしてからＢ
ＯＦＦをディセーブルしてももちろん良い。
ＣＬＫを受け付けるＣＰＵの場合は、時刻ｔ１２にＢＯ
ＦＦがディセーブルされると共に、時刻ｔ１３にＣＰＵ
１に対するＳＴＰＣＬＫをディセーブルし、ＣＰＵ１に
クロックが再供給する。ＢＯＦＦよりも先にＳＴＰＣＬ
Ｋをディセーブルし、ＣＰＵ１を復帰状態にしてからＢ
ＯＦＦをディセーブルしてももちろん良い。
【００６２】時刻ｔ１３には、Ｉ／Ｏコントローラおよ
びバス変換ユニットに対するＩＯＳＴＰＣＬＫが出力さ
れ、これらのユニットおよびこれに接続された入出力機
器のうち支障のないものについてはクロックの供給が停
止され、消費電力の低減が図られる。クロックの供給を
停止しても支障のないデバイスとしては、ＰＣＭＣＩＡ
コントローラ、シリアルＩ／Ｏコントローラ、パラレル
Ｉ／Ｏコントローラ、フロッピーディスクコントロー
ラ、ＩＤＥコントローラなどがあり、タイマーデバイス
を除けばいずれかのタイミングでクロックの供給を停止
することが可能である。
びバス変換ユニットに対するＩＯＳＴＰＣＬＫが出力さ
れ、これらのユニットおよびこれに接続された入出力機
器のうち支障のないものについてはクロックの供給が停
止され、消費電力の低減が図られる。クロックの供給を
停止しても支障のないデバイスとしては、ＰＣＭＣＩＡ
コントローラ、シリアルＩ／Ｏコントローラ、パラレル
Ｉ／Ｏコントローラ、フロッピーディスクコントロー
ラ、ＩＤＥコントローラなどがあり、タイマーデバイス
を除けばいずれかのタイミングでクロックの供給を停止
することが可能である。
【００６３】ＢＯＦＦがディセーブルされた後、ＣＰＵ
１から時刻ｔ１４に時刻ｔ１と同じＡＤＳおよびアドレ
ス信号が再度出力され、時刻ｔ１５に時刻ｔ２と同じデ
ータ信号が再度出力される。これに対し、時刻ｔ１６に
コントローラユニット２１はＣＲＤＹを返しＣＰＵ１の
入出力命令のサイクルは終了する。そして、次の命令サ
イクルが開始される。時刻ｔ１６のＣＲＤＹは、時刻ｔ
１４からの入出力命令に対する実際の処理を伴わないダ
ミー信号であるが、その入出力命令に対する実際の処理
はＢＯＦＦを発行している間にＩバスを用いて実行され
ている。
１から時刻ｔ１４に時刻ｔ１と同じＡＤＳおよびアドレ
ス信号が再度出力され、時刻ｔ１５に時刻ｔ２と同じデ
ータ信号が再度出力される。これに対し、時刻ｔ１６に
コントローラユニット２１はＣＲＤＹを返しＣＰＵ１の
入出力命令のサイクルは終了する。そして、次の命令サ
イクルが開始される。時刻ｔ１６のＣＲＤＹは、時刻ｔ
１４からの入出力命令に対する実際の処理を伴わないダ
ミー信号であるが、その入出力命令に対する実際の処理
はＢＯＦＦを発行している間にＩバスを用いて実行され
ている。
【００６４】なお、本例はＣＰＵからＩ／Ｏコントロー
ラなどに対しライト命令が入出力命令として出されたケ
ースを示してあるが、リード命令が出された場合もほぼ
同様の処理が行われる。そして、コントローラユニット
は、ＣＲＤＹと共にＩバスを介して取得したデータをデ
ータバスに出力する。この際、必要であれば、Ｉ／Ｏコ
ントローラ等を介して取得した１６ビットのデータを３
２ビットのデータに加工するなどの処理が行われる。
ラなどに対しライト命令が入出力命令として出されたケ
ースを示してあるが、リード命令が出された場合もほぼ
同様の処理が行われる。そして、コントローラユニット
は、ＣＲＤＹと共にＩバスを介して取得したデータをデ
ータバスに出力する。この際、必要であれば、Ｉ／Ｏコ
ントローラ等を介して取得した１６ビットのデータを３
２ビットのデータに加工するなどの処理が行われる。
【００６５】本例のコンピュータにおいては、ＣＰＵと
コントローラユニットおよびメモリーユニットを接続す
るバスを、コントローラユニットとＩ／Ｏコントローラ
およびバス変換ユニットなどを接続するバスとしても用
いており、ＢＯＦＦによってＣＰＵからバスを開放しバ
スの用途の切替えができるようにしている。さらに、ア
ドレスバスをアドレスおよびデータがマルチプレクスさ
れたバスとして用いているので、バスに係る構成が簡略
化され、インタフェースの量を削減してＩＣチップの小
型化を図ることができる。また、バスを開放している
間、ＣＰＵは省電力モードとなり低消費電力化を図れる
と共に、バスの駆動電圧を下げてさらに消費電力の低下
を促している。さらに、図１９に示した拡張バスに相当
するＣＰＵとＩ／Ｏコントローラ等の周辺機器を接続す
るためのバスは不要となり、コンピュータの構成を簡素
化でき、より小型化することが可能となる。
コントローラユニットおよびメモリーユニットを接続す
るバスを、コントローラユニットとＩ／Ｏコントローラ
およびバス変換ユニットなどを接続するバスとしても用
いており、ＢＯＦＦによってＣＰＵからバスを開放しバ
スの用途の切替えができるようにしている。さらに、ア
ドレスバスをアドレスおよびデータがマルチプレクスさ
れたバスとして用いているので、バスに係る構成が簡略
化され、インタフェースの量を削減してＩＣチップの小
型化を図ることができる。また、バスを開放している
間、ＣＰＵは省電力モードとなり低消費電力化を図れる
と共に、バスの駆動電圧を下げてさらに消費電力の低下
を促している。さらに、図１９に示した拡張バスに相当
するＣＰＵとＩ／Ｏコントローラ等の周辺機器を接続す
るためのバスは不要となり、コンピュータの構成を簡素
化でき、より小型化することが可能となる。
【００６６】ＣＰＵと周辺機器でバスを共用することに
よって、周辺機器に対する入出力命令の処理を行ってい
る間、ＣＰＵは停止状態となるが、近年のＣＰＵの処理
速度が大幅に向上しており、携帯用の小型情報処理装置
としては問題ないパフォーマンスを維持できる。また、
従来の情報処理装置では、バス変換ユニットを介してＩ
／Ｏユニット等にアクセスしていたが、本例のシステム
では、Ｉ／Ｏユニット等に直接アクセスすることが可能
である。従って、バッファ等が不要となり、機器の小型
化を図れると共に、アクセススピードが速くなるので、
この面ではパフォーマンスの向上が図れる。また、入出
力処理と同時に、データバスを用いてビデオリフレッシ
ュ用のデータを取得する処理が行えるようになっている
ので、バスを共用することによるパフォーマンスの低下
は少ない。さらに、本例の装置に加えて、データバスを
用いたメモリーのリフレッシュや、ＤＭＡコントローラ
などをデータバスに接続してビデオメモリーを含むメモ
リー間のデータ転送を行うなどの処理もＩバスを用いた
入出力処理と並列して行える。このため、装置全体とし
てのパフォーマンスを向上することが可能となる。
よって、周辺機器に対する入出力命令の処理を行ってい
る間、ＣＰＵは停止状態となるが、近年のＣＰＵの処理
速度が大幅に向上しており、携帯用の小型情報処理装置
としては問題ないパフォーマンスを維持できる。また、
従来の情報処理装置では、バス変換ユニットを介してＩ
／Ｏユニット等にアクセスしていたが、本例のシステム
では、Ｉ／Ｏユニット等に直接アクセスすることが可能
である。従って、バッファ等が不要となり、機器の小型
化を図れると共に、アクセススピードが速くなるので、
この面ではパフォーマンスの向上が図れる。また、入出
力処理と同時に、データバスを用いてビデオリフレッシ
ュ用のデータを取得する処理が行えるようになっている
ので、バスを共用することによるパフォーマンスの低下
は少ない。さらに、本例の装置に加えて、データバスを
用いたメモリーのリフレッシュや、ＤＭＡコントローラ
などをデータバスに接続してビデオメモリーを含むメモ
リー間のデータ転送を行うなどの処理もＩバスを用いた
入出力処理と並列して行える。このため、装置全体とし
てのパフォーマンスを向上することが可能となる。
【００６７】このように、本発明に係る情報処理装置
は、従来の拡張性や高機能化を目指したバスとは異な
り、ＩＣチップおよびコンピュータの小型化を図れ、消
費電力を低減可能な小型、携帯用の情報処理装置に適し
たバスを備えている。その一方で、特殊なＣＰＵ等を使
用する必要はなく、互換性があり、機能の拡充を容易に
行える構成を維持し、低価格化および高機能化を可能と
している。
は、従来の拡張性や高機能化を目指したバスとは異な
り、ＩＣチップおよびコンピュータの小型化を図れ、消
費電力を低減可能な小型、携帯用の情報処理装置に適し
たバスを備えている。その一方で、特殊なＣＰＵ等を使
用する必要はなく、互換性があり、機能の拡充を容易に
行える構成を維持し、低価格化および高機能化を可能と
している。
【００６８】図８に、ＣＰＵ１からＢＩＯＳＲＯＭに対
し入力命令が出力されたケースを示してある。時刻ｔ２
１にＣＰＵ１からアドレスが出力されると、コントロー
ラユニットのＩバス管理部６１はＢＩＯＳＲＯＭに対す
る読出命令であることをデコードし、時刻ｔ２２にＣＰ
Ｕ管理部６３がＢＯＦＦを発行する。これによって時刻
ｔ２３にアドレスバス３１およびデータバス３２がＣＰ
Ｕ１から開放され、ＣＰＵ１は低電力消費モードにな
る。
し入力命令が出力されたケースを示してある。時刻ｔ２
１にＣＰＵ１からアドレスが出力されると、コントロー
ラユニットのＩバス管理部６１はＢＩＯＳＲＯＭに対す
る読出命令であることをデコードし、時刻ｔ２２にＣＰ
Ｕ管理部６３がＢＯＦＦを発行する。これによって時刻
ｔ２３にアドレスバス３１およびデータバス３２がＣＰ
Ｕ１から開放され、ＣＰＵ１は低電力消費モードにな
る。
【００６９】本例のＣＰＵ１が３２ビット単位で入出力
を行うのに対し、ＢＩＯＳＲＯＭなどのフラッシュＰＲ
ＯＭ、ＭＳＫＲＯＭなどのメモリーユニットは８ビット
単位でデータが読み出される。従って、Ｉバス管理部６
１は、ＣＰＵ１の出力したアドレスをいったんラッチ部
７０にラッチし、そのアドレスに対応するＢＩＯＳＲＯ
Ｍのアドレスを生成する。そして、アドレスバス３１お
よびデータバス３２を介してＢＩＯＳＲＯＭ８から８ビ
ット毎のデータを４回に分けて取得する。時刻ｔ２３に
チップイネーブルＢＲＣＳが出力されるとアドレスバス
３１に１回目のアドレスを出力し、時刻ｔ２４にＢＲＯ
Ｅが出力されると１回目のデータＡを取得する。同様の
サイクルを４回繰り返し、２回目のデータＢ、３回目の
データＣおよび４回目のデータＤを取得する。
を行うのに対し、ＢＩＯＳＲＯＭなどのフラッシュＰＲ
ＯＭ、ＭＳＫＲＯＭなどのメモリーユニットは８ビット
単位でデータが読み出される。従って、Ｉバス管理部６
１は、ＣＰＵ１の出力したアドレスをいったんラッチ部
７０にラッチし、そのアドレスに対応するＢＩＯＳＲＯ
Ｍのアドレスを生成する。そして、アドレスバス３１お
よびデータバス３２を介してＢＩＯＳＲＯＭ８から８ビ
ット毎のデータを４回に分けて取得する。時刻ｔ２３に
チップイネーブルＢＲＣＳが出力されるとアドレスバス
３１に１回目のアドレスを出力し、時刻ｔ２４にＢＲＯ
Ｅが出力されると１回目のデータＡを取得する。同様の
サイクルを４回繰り返し、２回目のデータＢ、３回目の
データＣおよび４回目のデータＤを取得する。
【００７０】この間、図７に示した例と同様にＣＰＵ１
に対しＳＴＰＣＬＫを出力し、内部クロックを停止する
ことによってＣＰＵ１の消費電力をさらに低減するも可
能である。また、Ｉ／Ｏコントローラ等の周辺機器に対
しては、ＩＯＳＴＰＣＬＫが出力された状態であり、こ
れらの機器における消費電力も低減されている。
に対しＳＴＰＣＬＫを出力し、内部クロックを停止する
ことによってＣＰＵ１の消費電力をさらに低減するも可
能である。また、Ｉ／Ｏコントローラ等の周辺機器に対
しては、ＩＯＳＴＰＣＬＫが出力された状態であり、こ
れらの機器における消費電力も低減されている。
【００７１】時刻ｔ２６に４回目のデータの取得が終了
すると、ＣＰＵ管理部６３はＢＯＦＦをディセーブルす
る。これによって、時刻ｔ２７にＣＰＵ１が動作を開始
し、バスがＣＰＵ１に対し復帰する。時刻ｔ２８に、時
刻ｔ２１と同一の入出力命令がＣＰＵ１から出される。
コントローラユニット２１は時刻ｔ２９に８ビットのデ
ータＡ〜Ｄを３２ビットのデータに加工したものをデー
タバス３２に出力し、ＣＲＤＹを返す。ＣＰＵ１は、時
刻ｔ３０にデータバス３２に表れた３２ビットのデータ
を取得し、ＢＩＯＳＲＯＭに対するリードサイクルの１
つが終了する。この後、次のリードサイクルあるいは処
理サイクルが開始される。
すると、ＣＰＵ管理部６３はＢＯＦＦをディセーブルす
る。これによって、時刻ｔ２７にＣＰＵ１が動作を開始
し、バスがＣＰＵ１に対し復帰する。時刻ｔ２８に、時
刻ｔ２１と同一の入出力命令がＣＰＵ１から出される。
コントローラユニット２１は時刻ｔ２９に８ビットのデ
ータＡ〜Ｄを３２ビットのデータに加工したものをデー
タバス３２に出力し、ＣＲＤＹを返す。ＣＰＵ１は、時
刻ｔ３０にデータバス３２に表れた３２ビットのデータ
を取得し、ＢＩＯＳＲＯＭに対するリードサイクルの１
つが終了する。この後、次のリードサイクルあるいは処
理サイクルが開始される。
【００７２】本例のコンピュータにおいては、ＢＩＯＳ
ＲＯＭや他のメモリ素子のようにＣＰＵとデータ形式や
アドレスが一致しない場合であっても、バスが開放され
ている間にデータ形式やアドレスを変換してＣＰＵ１に
供給することができる。従って、ＣＰＵ１の接続された
バスにＢＩＯＳＲＯＭ等のデータ形式やアドレスの異な
るユニットを接続して使用することができる。なお、３
２ビット同士のアクセスであっても、アドレスを変換す
る必要がある場合には、上記と同様のプロセスによって
アドレスだけの変換を行うことも可能である。従って、
アドレス変換の不要なときはＣＰＵがダイレクトにメモ
リーをリードし、アドレス変換が必要なときはＢＯＦＦ
によってバスを開放してアドレス変換を行うといったオ
ペレーションも可能となる。また、データ形式は３２ビ
ットあるいは８ビットに限定されるものではなく、６４
ビット、１６ビット等、どのような形式であってももち
ろん良い。
ＲＯＭや他のメモリ素子のようにＣＰＵとデータ形式や
アドレスが一致しない場合であっても、バスが開放され
ている間にデータ形式やアドレスを変換してＣＰＵ１に
供給することができる。従って、ＣＰＵ１の接続された
バスにＢＩＯＳＲＯＭ等のデータ形式やアドレスの異な
るユニットを接続して使用することができる。なお、３
２ビット同士のアクセスであっても、アドレスを変換す
る必要がある場合には、上記と同様のプロセスによって
アドレスだけの変換を行うことも可能である。従って、
アドレス変換の不要なときはＣＰＵがダイレクトにメモ
リーをリードし、アドレス変換が必要なときはＢＯＦＦ
によってバスを開放してアドレス変換を行うといったオ
ペレーションも可能となる。また、データ形式は３２ビ
ットあるいは８ビットに限定されるものではなく、６４
ビット、１６ビット等、どのような形式であってももち
ろん良い。
【００７３】さらに、本例のコンピュータにおいては、
ＢＩＯＳＲＯＭ１７に接続されるデータバス３２、特に
データバスのＤ０〜Ｄ７には、ＢＩＯＳＲＯＭの他にコ
ントローラユニット２１、ワインチップマイコン１５、
メモリユニット２２が接続されているだけである。他の
ユニット、例えばＩ／Ｏコントローラ等は、アドレスバ
スを用いたＩバスによってデータの授受が行われるの
で、データバスには接続されていない。従って、ＢＩＯ
ＳＲＯＭに接続されたデータバスの駆動電流をフラッシ
ュＲＯＭに許容されている範囲内に納めることができ
る。従来は、駆動電流を許容値以下に抑えるために専用
のバッファ１８を設けたり、あるいは拡張ユニット側に
バッファを設けるなどの構成を採用していた。これに対
し、本例においてはバッファを削除できるので、ＢＩＯ
ＳＲＯＭ回りの構成が簡略化され、また、アクセススピ
ードの向上を図ることができる。すなわち、ＢＩＯＳＲ
ＯＭのデータはＢＩＯＳＲＯＭでデータ線を駆動して出
力されるので、データ線を駆動するだけのドライブ能力
がＢＩＯＳＲＯＭ側に要求される。しかしながら、ＢＩ
ＯＳＲＯＭの駆動能力は限られている。従って、Ｉバス
（アドレスバス）に接続してデータを出力しようとする
と、アドレスバスにはＩ／Ｏコントローラ、ワンチップ
マイコンなどが接続されているので、バッファをかまし
てＩバスを駆動する必要がある。これに対し、本例のよ
うにデータバスにＢＩＯＳＲＯＭの出力を接続しておけ
ば、データバスにはメモリーとメモリーコントローラが
接続されているだけなので、バッファを介さずにＢＩＯ
ＳＲＯＭだけでデータバスを駆動することができ、簡単
な構成でＢＩＯＳＲＯＭへのアクセススピードを向上で
きる。
ＢＩＯＳＲＯＭ１７に接続されるデータバス３２、特に
データバスのＤ０〜Ｄ７には、ＢＩＯＳＲＯＭの他にコ
ントローラユニット２１、ワインチップマイコン１５、
メモリユニット２２が接続されているだけである。他の
ユニット、例えばＩ／Ｏコントローラ等は、アドレスバ
スを用いたＩバスによってデータの授受が行われるの
で、データバスには接続されていない。従って、ＢＩＯ
ＳＲＯＭに接続されたデータバスの駆動電流をフラッシ
ュＲＯＭに許容されている範囲内に納めることができ
る。従来は、駆動電流を許容値以下に抑えるために専用
のバッファ１８を設けたり、あるいは拡張ユニット側に
バッファを設けるなどの構成を採用していた。これに対
し、本例においてはバッファを削除できるので、ＢＩＯ
ＳＲＯＭ回りの構成が簡略化され、また、アクセススピ
ードの向上を図ることができる。すなわち、ＢＩＯＳＲ
ＯＭのデータはＢＩＯＳＲＯＭでデータ線を駆動して出
力されるので、データ線を駆動するだけのドライブ能力
がＢＩＯＳＲＯＭ側に要求される。しかしながら、ＢＩ
ＯＳＲＯＭの駆動能力は限られている。従って、Ｉバス
（アドレスバス）に接続してデータを出力しようとする
と、アドレスバスにはＩ／Ｏコントローラ、ワンチップ
マイコンなどが接続されているので、バッファをかまし
てＩバスを駆動する必要がある。これに対し、本例のよ
うにデータバスにＢＩＯＳＲＯＭの出力を接続しておけ
ば、データバスにはメモリーとメモリーコントローラが
接続されているだけなので、バッファを介さずにＢＩＯ
ＳＲＯＭだけでデータバスを駆動することができ、簡単
な構成でＢＩＯＳＲＯＭへのアクセススピードを向上で
きる。
【００７４】また、本例のように８ビット単位などの少
ないビット単位でアクセスする場合、ＢＩＯＳＲＯＭ１
７等のメモリーユニットをデータバスに接続しなくても
良く、Ｉバスの一部を用いてアクセスすることももちろ
ん可能である。この場合、メモリーユニットにアクセス
する時はＣＰＵのバスを開放するプロセスが必要とな
る。
ないビット単位でアクセスする場合、ＢＩＯＳＲＯＭ１
７等のメモリーユニットをデータバスに接続しなくても
良く、Ｉバスの一部を用いてアクセスすることももちろ
ん可能である。この場合、メモリーユニットにアクセス
する時はＣＰＵのバスを開放するプロセスが必要とな
る。
【００７５】図９に、Ｉ／Ｏコントローラ１１からバス
開放要求ＢＯＰＥＮが出力された時の処理を示してあ
る。まず、時刻ｔ３１にＣＰＵ１からＩ／Ｏコントロー
ラ１１に対する入出力命令がでると、コントローラユニ
ット２１がこれをデコードし、時刻ｔ３２にＢＯＦＦを
発行する。これによって、アドレスバス３１およびデー
タバス３２がＣＰＵ１から開放され、ＣＰＵ１は低電力
消費状態となる。さらに、時刻ｔ３３にＩＢＥＮのサイ
クルが開始され、アドレスバス３１をＩバスとしてＩ／
Ｏコントローラ１１に対するアドレスＩＡとデータＩＤ
が出力される。これらのＩＡおよびＩＤは、コントロー
ラユニット２１から電圧が低い状態で送られる。また、
データバス３２はメモリユニット２２からモニター制御
部６８に対しビデオリフレッシュ用のビデオデータが転
送されるために使用される。
開放要求ＢＯＰＥＮが出力された時の処理を示してあ
る。まず、時刻ｔ３１にＣＰＵ１からＩ／Ｏコントロー
ラ１１に対する入出力命令がでると、コントローラユニ
ット２１がこれをデコードし、時刻ｔ３２にＢＯＦＦを
発行する。これによって、アドレスバス３１およびデー
タバス３２がＣＰＵ１から開放され、ＣＰＵ１は低電力
消費状態となる。さらに、時刻ｔ３３にＩＢＥＮのサイ
クルが開始され、アドレスバス３１をＩバスとしてＩ／
Ｏコントローラ１１に対するアドレスＩＡとデータＩＤ
が出力される。これらのＩＡおよびＩＤは、コントロー
ラユニット２１から電圧が低い状態で送られる。また、
データバス３２はメモリユニット２２からモニター制御
部６８に対しビデオリフレッシュ用のビデオデータが転
送されるために使用される。
【００７６】Ｉ／Ｏコントローラ１１は、取得したアド
レスＩＡをデコードし、ＰＣＭＣＩＡに対する入出力命
令であると時刻ｔ３４にバス開放要求ＢＯＰＥＮをコン
トローラユニット２１に出力する。これによってコント
ローラユニット２１のバスインタフェース部６２は、駆
動停止状態となりＩバスを開放する。従って、Ｉ／Ｏコ
ントローラ１１がマスターとなってＩバスを制御する。
レスＩＡをデコードし、ＰＣＭＣＩＡに対する入出力命
令であると時刻ｔ３４にバス開放要求ＢＯＰＥＮをコン
トローラユニット２１に出力する。これによってコント
ローラユニット２１のバスインタフェース部６２は、駆
動停止状態となりＩバスを開放する。従って、Ｉ／Ｏコ
ントローラ１１がマスターとなってＩバスを制御する。
【００７７】Ｉ／Ｏコントローラ１１は、Ｉバスに対し
ＰＣＭＣＩＡ１０ａまたは１０ｂに対するアドレス信号
ＰＡを出力し、時刻ｔ３５にリードイネーブルＲＤまた
はライトイネーブルＷＲを出力する。これによって、Ｐ
ＣＭＣＩＡインタフェース１０ａまたは１０ｂに接続さ
れたＰＣＭＣＩＡユニットはアドレスＰＡを取得する。
また、ＰＣＭＣＩＡインタフェース１０ａおよび１０ｂ
には、Ｉ／Ｏコントローラ１１からのデータがＰＣＭＣ
ＩＡ用のデータバス４５を介して送られ、さらに、ＰＣ
ＭＣＩＡインタフェース１０ａおよび１０ｂにコントロ
ール信号（ＰＣＭＣＩＡＲＤｏｒＷＲ）が制御線４６を
介して送られているので、インタフェースに接続された
ＰＣＭＣＩＡユニットは取得したアドレスに基づいてデ
ータのリードあるいはライトを行う。また、Ｉ／Ｏコン
トローラ１１には、ＰＣＭＣＩＡユニットのアドレスお
よびデータ用のそれぞれのバッファ（不図示）が用意さ
れており、これらを経由してＩバスとの入出力が行われ
る。
ＰＣＭＣＩＡ１０ａまたは１０ｂに対するアドレス信号
ＰＡを出力し、時刻ｔ３５にリードイネーブルＲＤまた
はライトイネーブルＷＲを出力する。これによって、Ｐ
ＣＭＣＩＡインタフェース１０ａまたは１０ｂに接続さ
れたＰＣＭＣＩＡユニットはアドレスＰＡを取得する。
また、ＰＣＭＣＩＡインタフェース１０ａおよび１０ｂ
には、Ｉ／Ｏコントローラ１１からのデータがＰＣＭＣ
ＩＡ用のデータバス４５を介して送られ、さらに、ＰＣ
ＭＣＩＡインタフェース１０ａおよび１０ｂにコントロ
ール信号（ＰＣＭＣＩＡＲＤｏｒＷＲ）が制御線４６を
介して送られているので、インタフェースに接続された
ＰＣＭＣＩＡユニットは取得したアドレスに基づいてデ
ータのリードあるいはライトを行う。また、Ｉ／Ｏコン
トローラ１１には、ＰＣＭＣＩＡユニットのアドレスお
よびデータ用のそれぞれのバッファ（不図示）が用意さ
れており、これらを経由してＩバスとの入出力が行われ
る。
【００７８】ＰＣＭＣＩＡに対する処理が終了すると、
時刻ｔ３６にＢＯＰＥＮがディセーブルされ、Ｉバスの
制御がコントローラユニット２１に戻る。これに続い
て、Ｉ／Ｏコントローラ１１からＩＲＤＹが出力され、
ＩＢＥＮがディセーブルとなり、Ｉバスを用いた処理が
終了する。これによって、コントローラユニット２１の
ＣＰＵ管理部６３はＢＯＦＦをディセーブルし、アドレ
スバス３１およびデータバス３２をＣＰＵ１に対し復帰
させる。ＣＰＵ１は、上記のプロセスと同様に時刻ｔ３
８に時刻ｔ３１と同じ入出力命令を出力する。
時刻ｔ３６にＢＯＰＥＮがディセーブルされ、Ｉバスの
制御がコントローラユニット２１に戻る。これに続い
て、Ｉ／Ｏコントローラ１１からＩＲＤＹが出力され、
ＩＢＥＮがディセーブルとなり、Ｉバスを用いた処理が
終了する。これによって、コントローラユニット２１の
ＣＰＵ管理部６３はＢＯＦＦをディセーブルし、アドレ
スバス３１およびデータバス３２をＣＰＵ１に対し復帰
させる。ＣＰＵ１は、上記のプロセスと同様に時刻ｔ３
８に時刻ｔ３１と同じ入出力命令を出力する。
【００７９】このように、本例のコンピュータにおいて
は、ＩバスをＩ／Ｏコントローラに対して開放できるよ
うになっており、ＩバスをＰＣＭＣＩＡ用のアドレスバ
スとして兼用できるようになっている。従って、Ｉ／Ｏ
コントローラにはＰＣＭＣＩＡインタフェースのアドレ
ス線用の出力端を設ける必要はなく、接続ピンの数量を
低減することができる。ＰＣＭＣＩＡインタフェースを
２スロット備えた本例のコンピュータにおいては、例え
ば、ピン数を計５２本削減することが可能となる。な
お、本例においてはＰＣＭＣＩＡインタフェースを例と
して説明してあるが、Ｉ／Ｏコントローラに限らず、バ
ス変換ユニットに接続された拡張インタフェースのアド
レス線等としてＩバスを用いることももちろん可能であ
る。
は、ＩバスをＩ／Ｏコントローラに対して開放できるよ
うになっており、ＩバスをＰＣＭＣＩＡ用のアドレスバ
スとして兼用できるようになっている。従って、Ｉ／Ｏ
コントローラにはＰＣＭＣＩＡインタフェースのアドレ
ス線用の出力端を設ける必要はなく、接続ピンの数量を
低減することができる。ＰＣＭＣＩＡインタフェースを
２スロット備えた本例のコンピュータにおいては、例え
ば、ピン数を計５２本削減することが可能となる。な
お、本例においてはＰＣＭＣＩＡインタフェースを例と
して説明してあるが、Ｉ／Ｏコントローラに限らず、バ
ス変換ユニットに接続された拡張インタフェースのアド
レス線等としてＩバスを用いることももちろん可能であ
る。
【００８０】図１０に、コントローラユニット２１のア
クセラレータ６６を用いて描画を行う際の動作を示して
ある。コンピュータの立ち上げ初期には、ＶＧＡを用い
てディスプレイ用のデータがシステムメモリに出力され
るが、グラフィカルユーザーインタフェース（ＧＵＩ）
を用いたソフトウェアに移行すると、アクセラレータを
用いて描画を行いＣＰＵの負荷を低減するようにしてい
る。
クセラレータ６６を用いて描画を行う際の動作を示して
ある。コンピュータの立ち上げ初期には、ＶＧＡを用い
てディスプレイ用のデータがシステムメモリに出力され
るが、グラフィカルユーザーインタフェース（ＧＵＩ）
を用いたソフトウェアに移行すると、アクセラレータを
用いて描画を行いＣＰＵの負荷を低減するようにしてい
る。
【００８１】時刻ｔ４１にアドレスバス３１およびデー
タバス３２を介してコントローラユニットのアクセラレ
ータ制御部６６にアクセラレータ用のコマンドが出力さ
れる。コントローラユニットのＣＰＵ管理部６３はＣＰ
Ｕ１のアドレスをデコードし、アクセラレータに対する
コマンドであることをデコードすると、時刻ｔ４２に時
刻ｔ４２にＣＲＤＹを返えすと共にＳＴＰＣＬＫを出力
する。本例においては、ＣＰＵ１の命令がアクセラレー
タに対するコマンドであるため、次のサイクルでバスを
開放すればＣＰＵ１の命令に対する処理は終了するので
コントローラユニットはすぐにＣＲＤＹを返すようにし
ている。また、ＳＴＰＣＬＫによってＣＰＵ１は、時刻
ｔ４３にＳＴＰＣＬＫステータスを発行する。そして、
これに対するＣＲＤＹが出力された次のクロックでＣＰ
Ｕ１がストップグラントステート（ＳＴＰＧＮＴステー
ト）に移行し、内部クロックを停止する。ストップクロ
ックに関する一連の制御の詳細については、インテル社
発行のIntelDX4 ProcessorData Book(Order Number2419
44-001)7-14から7-21ページなどに記載されている。
タバス３２を介してコントローラユニットのアクセラレ
ータ制御部６６にアクセラレータ用のコマンドが出力さ
れる。コントローラユニットのＣＰＵ管理部６３はＣＰ
Ｕ１のアドレスをデコードし、アクセラレータに対する
コマンドであることをデコードすると、時刻ｔ４２に時
刻ｔ４２にＣＲＤＹを返えすと共にＳＴＰＣＬＫを出力
する。本例においては、ＣＰＵ１の命令がアクセラレー
タに対するコマンドであるため、次のサイクルでバスを
開放すればＣＰＵ１の命令に対する処理は終了するので
コントローラユニットはすぐにＣＲＤＹを返すようにし
ている。また、ＳＴＰＣＬＫによってＣＰＵ１は、時刻
ｔ４３にＳＴＰＣＬＫステータスを発行する。そして、
これに対するＣＲＤＹが出力された次のクロックでＣＰ
Ｕ１がストップグラントステート（ＳＴＰＧＮＴステー
ト）に移行し、内部クロックを停止する。ストップクロ
ックに関する一連の制御の詳細については、インテル社
発行のIntelDX4 ProcessorData Book(Order Number2419
44-001)7-14から7-21ページなどに記載されている。
【００８２】ＣＰＵ１がＳＴＰＧＮＴステートに移行し
た直後の時刻ｔ４４にはＢＯＦＦがＣＰＵ管理部６３か
ら発行され、アドレスバス３１およびデータバス３２が
ＣＰＵ１から開放される。アクセラレータ制御部６６
は、ラッチしたＣＰＵからのコマンドに基づきビットブ
ロック転送などの描画動作を行う。従って、ＲＡＳある
いはＣＡＳなどの制御信号が制御信号線２３によってメ
モリユニット２２に出力される。また、アクセラレータ
制御部６６からメモリ制御部６７を介してビデオメモリ
１２のメモリアドレスがメモリアドレスバス２４を介し
てメモリユニット２２に提供される。描画コマンドによ
ってアクセラレータ６６で生成されたビデオデータは、
データバス３２を介してコントローラユニット２１から
メモリユニット２２に供給され、メモリアドレスバス２
４から供給されたビデオメモリ１２のメモリアドレスに
書き込まれる。
た直後の時刻ｔ４４にはＢＯＦＦがＣＰＵ管理部６３か
ら発行され、アドレスバス３１およびデータバス３２が
ＣＰＵ１から開放される。アクセラレータ制御部６６
は、ラッチしたＣＰＵからのコマンドに基づきビットブ
ロック転送などの描画動作を行う。従って、ＲＡＳある
いはＣＡＳなどの制御信号が制御信号線２３によってメ
モリユニット２２に出力される。また、アクセラレータ
制御部６６からメモリ制御部６７を介してビデオメモリ
１２のメモリアドレスがメモリアドレスバス２４を介し
てメモリユニット２２に提供される。描画コマンドによ
ってアクセラレータ６６で生成されたビデオデータは、
データバス３２を介してコントローラユニット２１から
メモリユニット２２に供給され、メモリアドレスバス２
４から供給されたビデオメモリ１２のメモリアドレスに
書き込まれる。
【００８３】一方、ＣＰＵに対してはＳＴＰＧＮＴステ
ートに移行し、内部クロックが停止された後、時刻ｔ４
５にＣＰＵに対するクロックを全て停止する信号が出力
される。これによって、クロックの発停を管理する回路
５６がクロックの供給を全て停止する。従って、ＣＰＵ
はクロックストップステート（ＳＴＰＣＬＫステート）
に移行し、さらに消費電力の低減が図られる。アクセラ
レータ６６によって生成された描画データがデータバス
を用いて転送される。その転送処理が終了する時間は予
め判明しているので、それより数クロック前の時刻ｔ４
６に、クロックの供給を停止していた信号がディセーブ
ルされＣＰＵ１に対するクロックの供給が開始される。
ートに移行し、内部クロックが停止された後、時刻ｔ４
５にＣＰＵに対するクロックを全て停止する信号が出力
される。これによって、クロックの発停を管理する回路
５６がクロックの供給を全て停止する。従って、ＣＰＵ
はクロックストップステート（ＳＴＰＣＬＫステート）
に移行し、さらに消費電力の低減が図られる。アクセラ
レータ６６によって生成された描画データがデータバス
を用いて転送される。その転送処理が終了する時間は予
め判明しているので、それより数クロック前の時刻ｔ４
６に、クロックの供給を停止していた信号がディセーブ
ルされＣＰＵ１に対するクロックの供給が開始される。
【００８４】時刻ｔ４７に描画データの転送が終了する
と、ＣＰＵ管理部６３はＢＯＦＦをディセーブルし、ア
ドレスバス３１およびデータバス３２がＣＰＵに対して
復帰する。ＣＰＵ１は、バスが復帰する数クロック前に
クロック信号の供給が開始されており、機能の回復が図
られている。ＣＰＵの機能が復帰すると、時刻ｔ４８に
ＳＴＰＣＬＫもディセーブルされ、ＣＰＵは通常状態に
戻り、次のサイクルを開始する。
と、ＣＰＵ管理部６３はＢＯＦＦをディセーブルし、ア
ドレスバス３１およびデータバス３２がＣＰＵに対して
復帰する。ＣＰＵ１は、バスが復帰する数クロック前に
クロック信号の供給が開始されており、機能の回復が図
られている。ＣＰＵの機能が復帰すると、時刻ｔ４８に
ＳＴＰＣＬＫもディセーブルされ、ＣＰＵは通常状態に
戻り、次のサイクルを開始する。
【００８５】なお、ＳＴＰＣＬＫ中にバスを開放するた
めには、ＢＯＦＦの代わりにＣＰＵアップグレード用の
ＵＰピンなどを利用することも可能である。
めには、ＢＯＦＦの代わりにＣＰＵアップグレード用の
ＵＰピンなどを利用することも可能である。
【００８６】このように、本例のコンピュータはビデオ
メモリがシステムメモリと同一のメモリユニット内に構
成され、さらに、このメモリユニットがＣＰＵと同じバ
スに接続されている。従って、ビデオメモリを含めたハ
ードウェア構成は非常に簡略化されており、インタフェ
ースの量も少なく、コンパクトに実装できる。従って、
小型携帯用機器に適したハードウェア構成である。さら
に、アクセラレータを用いてＣＰＵからのコマンドに基
づき描画できるようにしている。アクセラレータを用い
ないＶＧＡモードにおいては、ＣＰＵが全ての描画デー
タをメモリに出力する必要があり、ＣＰＵの負荷が大き
く描画速度の向上は難しい。これに対し、本例のコンピ
ュータでは、描画専用のアクセラレータによって画像デ
ータを出力しているので、処理速度が早い。そして、ア
クセラレータが出力している間は、ＣＰＵを停止するこ
とができるので、消費電力を低減することが可能とな
る。従って、本例のコンピュータは、描画に関するパフ
ォーマンスを其ほど低下させずに、簡易な構成で消費電
力の低減を図ることが可能となり、小型、携帯用の情報
処理装置に適している。
メモリがシステムメモリと同一のメモリユニット内に構
成され、さらに、このメモリユニットがＣＰＵと同じバ
スに接続されている。従って、ビデオメモリを含めたハ
ードウェア構成は非常に簡略化されており、インタフェ
ースの量も少なく、コンパクトに実装できる。従って、
小型携帯用機器に適したハードウェア構成である。さら
に、アクセラレータを用いてＣＰＵからのコマンドに基
づき描画できるようにしている。アクセラレータを用い
ないＶＧＡモードにおいては、ＣＰＵが全ての描画デー
タをメモリに出力する必要があり、ＣＰＵの負荷が大き
く描画速度の向上は難しい。これに対し、本例のコンピ
ュータでは、描画専用のアクセラレータによって画像デ
ータを出力しているので、処理速度が早い。そして、ア
クセラレータが出力している間は、ＣＰＵを停止するこ
とができるので、消費電力を低減することが可能とな
る。従って、本例のコンピュータは、描画に関するパフ
ォーマンスを其ほど低下させずに、簡易な構成で消費電
力の低減を図ることが可能となり、小型、携帯用の情報
処理装置に適している。
【００８７】＜実施例２＞図１１に、図１のクレーム対
応図に係る本発明の実施例として携帯用コンピュータの
異なる例を示してある。本例もＣＰＵ１としてインテル
社製のマイクロプロセッサ８０４８６ＤＸ２を採用し、
ＩＢＭ社ＰＣ／ＡＴアーキテクチャに基づく基本機能を
備えたコンピュータを例として説明してあり、上述した
実施例１と共通する部分については同じ符号を付して説
明を省略する。
応図に係る本発明の実施例として携帯用コンピュータの
異なる例を示してある。本例もＣＰＵ１としてインテル
社製のマイクロプロセッサ８０４８６ＤＸ２を採用し、
ＩＢＭ社ＰＣ／ＡＴアーキテクチャに基づく基本機能を
備えたコンピュータを例として説明してあり、上述した
実施例１と共通する部分については同じ符号を付して説
明を省略する。
【００８８】本例のコンピュータ２０は、コントローラ
ユニット２１と、Ｉ／Ｏコントローラ１１と、さらにＣ
ＰＵ１を含めた３つのチップから主に構成されており、
いっそうの小型化が図られている。さらに、アドレスバ
ス３１には、ＩＳＡバスを介して入出力が行われるハー
ドディスクユニット（ＨＤＤ）８０やコンパクトディス
クユニット（ＣＤ−ＲＯＭ）８１などのＩＳＡデバイス
が接続されており、拡張スロット８３用のバッファ８２
も接続されている。そして、本例のコンピュータ２０
は、ＣＰＵ１のアドレスバス３１を実施例１と同様にＩ
バス４０として活用すると共に、ＩＳＡバス４３として
共用できるようになっている。
ユニット２１と、Ｉ／Ｏコントローラ１１と、さらにＣ
ＰＵ１を含めた３つのチップから主に構成されており、
いっそうの小型化が図られている。さらに、アドレスバ
ス３１には、ＩＳＡバスを介して入出力が行われるハー
ドディスクユニット（ＨＤＤ）８０やコンパクトディス
クユニット（ＣＤ−ＲＯＭ）８１などのＩＳＡデバイス
が接続されており、拡張スロット８３用のバッファ８２
も接続されている。そして、本例のコンピュータ２０
は、ＣＰＵ１のアドレスバス３１を実施例１と同様にＩ
バス４０として活用すると共に、ＩＳＡバス４３として
共用できるようになっている。
【００８９】本例のコンピュータ２０では、ＩＳＡバス
４３の制御もコントローラユニット２１で行われるよう
になっており、このため、コントローラユニット２１に
はＣＰＵインタフェースコントローラ７１、メモリコン
トローラ７２、ビデオコントローラ７３および内部コン
トローラ７４に加え、ＤＭＡコントローラとしての機能
も備えたＩＳＡバスコントローラ７５を設けてある。本
例のコントローラユニット２１は、ＣＰＵインタフェー
スコントローラ７１によってＢＯＦＦがＣＰＵ１に発行
されアドレスバス３１がＣＰＵ１から開放されると、Ｃ
ＰＵ１の出力したアドレスを判断する。そして、ＩＳＡ
デバイスに入出力が行われるときは、このＩＳＡバスコ
ントローラ７５にアドレスバス３１の制御が引き継が
れ、アドレスバス３１がＩＳＡバス４３として機能す
る。このため、ＩＳＡバスコントローラ７５と各ＩＳＡ
デバイス８０および８１がＩＳＡバス４３を制御する各
信号を伝達する信号線８４によって接続されている。こ
の信号線８４を介して、リードイネーブルおよびライト
イネーブルを示す信号ＩＯＲＤおよびＩＯＷＲ、さら
に、ＩＳＡバスコントローラ７５にＤＭＡコントローラ
としてサービスを要求するＤＭＡ要求信号（ＤＲＱ）、
ＤＭＡ要求に対するアクノレッジ信号（ＤＡＫ）などが
ＩＳＡバスコントローラ７５と各ＩＳＡデバイス８１お
よび８０とやり取りされる。
４３の制御もコントローラユニット２１で行われるよう
になっており、このため、コントローラユニット２１に
はＣＰＵインタフェースコントローラ７１、メモリコン
トローラ７２、ビデオコントローラ７３および内部コン
トローラ７４に加え、ＤＭＡコントローラとしての機能
も備えたＩＳＡバスコントローラ７５を設けてある。本
例のコントローラユニット２１は、ＣＰＵインタフェー
スコントローラ７１によってＢＯＦＦがＣＰＵ１に発行
されアドレスバス３１がＣＰＵ１から開放されると、Ｃ
ＰＵ１の出力したアドレスを判断する。そして、ＩＳＡ
デバイスに入出力が行われるときは、このＩＳＡバスコ
ントローラ７５にアドレスバス３１の制御が引き継が
れ、アドレスバス３１がＩＳＡバス４３として機能す
る。このため、ＩＳＡバスコントローラ７５と各ＩＳＡ
デバイス８０および８１がＩＳＡバス４３を制御する各
信号を伝達する信号線８４によって接続されている。こ
の信号線８４を介して、リードイネーブルおよびライト
イネーブルを示す信号ＩＯＲＤおよびＩＯＷＲ、さら
に、ＩＳＡバスコントローラ７５にＤＭＡコントローラ
としてサービスを要求するＤＭＡ要求信号（ＤＲＱ）、
ＤＭＡ要求に対するアクノレッジ信号（ＤＡＫ）などが
ＩＳＡバスコントローラ７５と各ＩＳＡデバイス８１お
よび８０とやり取りされる。
【００９０】図１２に示すように、ＣＰＵ１のアドレス
バス３１には、表中の第１コラム４１ａにあるように３
２本の信号線が用意されている。表中のＢＲＤＹ、ＫＥ
Ｎはコントロール信号であるが、ここではアドレスバス
３１に含まれているとして説明する。従って、第２コラ
ム４１ｂに示したように、１６ビットのＩＳＡバス４３
の各信号の全てをアドレスバス３１に割りつけることが
可能である。すなわち、アドレスバス３１にＩＳＡバス
４０を構成する第２のアドレスバスと第２のデータバス
の機能を重畳することが可能である。そこで、本発明に
おいては、アドレスバス３１をＣＰＵ１から開放するこ
とによって、アドレスバス３１をＩＳＡバス４３として
実際に使用できるようにしている。本例では、ＩＳＡバ
スがＩ／Ｏアクセスのみに対応するように構成してあ
り、そのため、アドレスバスが１０本のアドレスで構成
されている。また、第３コラム４１ｃおよび第４コラム
４１ｄには、アドレスバス３１がＩバス４０として用い
られる際の使用状況を示してある。第３コラム４１ｃ
は、Ｉバス４０にマルチプレクスされて最初にラッチさ
れるアドレス情報を示し、第４コラム４１ｄは、その後
にラッチされるデータ情報を示してある。
バス３１には、表中の第１コラム４１ａにあるように３
２本の信号線が用意されている。表中のＢＲＤＹ、ＫＥ
Ｎはコントロール信号であるが、ここではアドレスバス
３１に含まれているとして説明する。従って、第２コラ
ム４１ｂに示したように、１６ビットのＩＳＡバス４３
の各信号の全てをアドレスバス３１に割りつけることが
可能である。すなわち、アドレスバス３１にＩＳＡバス
４０を構成する第２のアドレスバスと第２のデータバス
の機能を重畳することが可能である。そこで、本発明に
おいては、アドレスバス３１をＣＰＵ１から開放するこ
とによって、アドレスバス３１をＩＳＡバス４３として
実際に使用できるようにしている。本例では、ＩＳＡバ
スがＩ／Ｏアクセスのみに対応するように構成してあ
り、そのため、アドレスバスが１０本のアドレスで構成
されている。また、第３コラム４１ｃおよび第４コラム
４１ｄには、アドレスバス３１がＩバス４０として用い
られる際の使用状況を示してある。第３コラム４１ｃ
は、Ｉバス４０にマルチプレクスされて最初にラッチさ
れるアドレス情報を示し、第４コラム４１ｄは、その後
にラッチされるデータ情報を示してある。
【００９１】さらに、本例のコンピュータ２０において
は、ＣＰＵ１から入出力処理のために出力されたアドレ
スによってＩバス４０とＩＳＡバス４３の機能を選択し
て用いている。このために、Ｉ／Ｏコントローラ１１か
ら出力されるレディー信号ＩＲＤＹをデバイスセレクシ
ョン信号として兼用している。入出力処理の開始時に発
行されるデバイスセレクション信号と、入出力処理の完
了を示すレディー信号が同時に発行させることはないの
で、コントローラユニット２１において識別するタイミ
ングを設定することによって確実にそれぞれの信号とし
ての機能を発揮させることが可能である。さらに、２つ
の信号を兼用させることによって、信号線の数を削減
し、コントローラユニット２１およびＩ／Ｏコントロー
ラ１１の各チップに必要とされる電極の数を削減するこ
とが可能となる。
は、ＣＰＵ１から入出力処理のために出力されたアドレ
スによってＩバス４０とＩＳＡバス４３の機能を選択し
て用いている。このために、Ｉ／Ｏコントローラ１１か
ら出力されるレディー信号ＩＲＤＹをデバイスセレクシ
ョン信号として兼用している。入出力処理の開始時に発
行されるデバイスセレクション信号と、入出力処理の完
了を示すレディー信号が同時に発行させることはないの
で、コントローラユニット２１において識別するタイミ
ングを設定することによって確実にそれぞれの信号とし
ての機能を発揮させることが可能である。さらに、２つ
の信号を兼用させることによって、信号線の数を削減
し、コントローラユニット２１およびＩ／Ｏコントロー
ラ１１の各チップに必要とされる電極の数を削減するこ
とが可能となる。
【００９２】また、本例のＩ／Ｏコントローラ２１は、
Ｉバス４０とのインタフェースを行い、さらに、ＣＰＵ
１から出力されたアドレスをデコードする機能を備えた
インタフェースコントローラ７６と、Ｉバス４０の制御
を行う内部バスコントローラ７７と、Ｉ／Ｏコントロー
ラ２１に接続された２つのＰＣＭＣＩＡスロット１０ａ
および１０ｂの制御を行うＰＣＭＣＩＡコントローラ７
８、および、内蔵モデム、ＲＳ−２３２Ｃなどのシリア
ルポートなどの制御を行うデバイスコントローラ７９を
搭載している。
Ｉバス４０とのインタフェースを行い、さらに、ＣＰＵ
１から出力されたアドレスをデコードする機能を備えた
インタフェースコントローラ７６と、Ｉバス４０の制御
を行う内部バスコントローラ７７と、Ｉ／Ｏコントロー
ラ２１に接続された２つのＰＣＭＣＩＡスロット１０ａ
および１０ｂの制御を行うＰＣＭＣＩＡコントローラ７
８、および、内蔵モデム、ＲＳ−２３２Ｃなどのシリア
ルポートなどの制御を行うデバイスコントローラ７９を
搭載している。
【００９３】図１３ないし１４に、本例のコンピュータ
における入出力動作の概要を示してある。図１３は、本
例のコンピュータにおいて、Ｉバス４０を用いてＰＣＭ
ＣＩＡカードなどのデバイスからデータをリードするサ
イクルを示してある。まず、時刻ｔ５１にＣＰＵ１から
入出力処理のサイクルを開始するＡＤＳが出力される。
コントローラユニット２１のＣＰＵインタフェースコン
トローラ７１は、アドレスをデコードし、コントローラ
ユニット２１のメモリー空間およびＩ／Ｏ空間のアドレ
スであるか否かを判断する。そして、これらの空間のア
ドレスでない場合は、ＢＯＦＦを発行する。本例におい
ては、ＣＰＵ１から出力されたアドレスがＩ／Ｏリード
を示すアドレスであり、コントローラユニット２１は、
時刻ｔ５２にＢＯＦＦを発行して、次のクロック信号に
よって時刻ｔ５３にアドレスバス３１およびデータバス
３２、信号線３８などをハイインピーダンスにする。こ
れによって、アドレスバス３１およびデータバス３２は
ＣＰＵ１から開放され、ＣＰＵ１は低消費電力の状態に
移行する。
における入出力動作の概要を示してある。図１３は、本
例のコンピュータにおいて、Ｉバス４０を用いてＰＣＭ
ＣＩＡカードなどのデバイスからデータをリードするサ
イクルを示してある。まず、時刻ｔ５１にＣＰＵ１から
入出力処理のサイクルを開始するＡＤＳが出力される。
コントローラユニット２１のＣＰＵインタフェースコン
トローラ７１は、アドレスをデコードし、コントローラ
ユニット２１のメモリー空間およびＩ／Ｏ空間のアドレ
スであるか否かを判断する。そして、これらの空間のア
ドレスでない場合は、ＢＯＦＦを発行する。本例におい
ては、ＣＰＵ１から出力されたアドレスがＩ／Ｏリード
を示すアドレスであり、コントローラユニット２１は、
時刻ｔ５２にＢＯＦＦを発行して、次のクロック信号に
よって時刻ｔ５３にアドレスバス３１およびデータバス
３２、信号線３８などをハイインピーダンスにする。こ
れによって、アドレスバス３１およびデータバス３２は
ＣＰＵ１から開放され、ＣＰＵ１は低消費電力の状態に
移行する。
【００９４】一方、ＣＰＵ１から出力されたアドレス
は、アドレスバス３１に接続されたＩ／Ｏコントローラ
１１にも入力されており、Ｉ／Ｏコントローラのインタ
フェースコントローラ７７がこれをデコードする。そし
て、出力されたアドレスが、Ｉ／Ｏコントローラ１１に
よって制御されるデバイスへの入出力命令であると判断
すると、ＩＲＤＹをデバイスセレクト信号として用いて
発行し高レベルにする。コントローラユニット２１は、
Ｔ２サイクルの終わりである時刻ｔ５３にＩＲＤＹを識
別し、ＩＲＤＹが高レベル（ＩＲＤＹバーが低レベル）
のときはＩ／Ｏコントローラ１１に接続するため、開放
されたデータバス３１をＩバス４０として運用する。こ
のため、本例においては、内部バスコントローラ７４が
選択され、時刻ｔ５３からデータバスがＩバス４０とし
て用いられる。
は、アドレスバス３１に接続されたＩ／Ｏコントローラ
１１にも入力されており、Ｉ／Ｏコントローラのインタ
フェースコントローラ７７がこれをデコードする。そし
て、出力されたアドレスが、Ｉ／Ｏコントローラ１１に
よって制御されるデバイスへの入出力命令であると判断
すると、ＩＲＤＹをデバイスセレクト信号として用いて
発行し高レベルにする。コントローラユニット２１は、
Ｔ２サイクルの終わりである時刻ｔ５３にＩＲＤＹを識
別し、ＩＲＤＹが高レベル（ＩＲＤＹバーが低レベル）
のときはＩ／Ｏコントローラ１１に接続するため、開放
されたデータバス３１をＩバス４０として運用する。こ
のため、本例においては、内部バスコントローラ７４が
選択され、時刻ｔ５３からデータバスがＩバス４０とし
て用いられる。
【００９５】時刻ｔ５４からＩバス４０にアドレスおよ
びデータが順番に供給され、サイクル信号であるＩＢＥ
ＮによってＩ／Ｏコントローラ１１にラッチされる。そ
して、データがＩ／Ｏコントローラ１１からＩバス４０
に出力されると、ＩＲＤＹが発行され、レディー信号と
しての機能を果たす。そして、時刻ｔ５６に、３２ビッ
トのデータを構成するための２回目のデータがリードさ
れ、Ｉバス４０を介したリード処理を完了する。この
間、ＣＰＵ１から開放されたデータバス３２を用いてビ
デオリフレッシュ用のデータがメモリーユニット２２内
のビデオメモリ１２からコントローラユニットのビデオ
コントローラ７３に送られる。このように、本例のコン
ピュータでは、Ｉバス４０を用いて入出力処理を行って
いる間に、ビデオリフレッシュを行うことができる。な
お、Ｉバス４０を用いたこれらの処理の詳細は、上述し
た実施例１と同様なので詳しい説明を省略する。
びデータが順番に供給され、サイクル信号であるＩＢＥ
ＮによってＩ／Ｏコントローラ１１にラッチされる。そ
して、データがＩ／Ｏコントローラ１１からＩバス４０
に出力されると、ＩＲＤＹが発行され、レディー信号と
しての機能を果たす。そして、時刻ｔ５６に、３２ビッ
トのデータを構成するための２回目のデータがリードさ
れ、Ｉバス４０を介したリード処理を完了する。この
間、ＣＰＵ１から開放されたデータバス３２を用いてビ
デオリフレッシュ用のデータがメモリーユニット２２内
のビデオメモリ１２からコントローラユニットのビデオ
コントローラ７３に送られる。このように、本例のコン
ピュータでは、Ｉバス４０を用いて入出力処理を行って
いる間に、ビデオリフレッシュを行うことができる。な
お、Ｉバス４０を用いたこれらの処理の詳細は、上述し
た実施例１と同様なので詳しい説明を省略する。
【００９６】Ｉバス４０を用いたリード処理が終了する
と、時刻ｔ５７にＢＯＦＦが解除され、次のクロック信
号によって時刻ｔ５８にアドレスバス３１およびデータ
バス３２がＣＰＵ１に復帰する。そして、ＣＰＵ１が通
常の動作状態に戻り、時刻ｔ５９に時刻ｔ５１と同じＡ
ＤＳを出力する。これに呼応して時刻ｔ６０にＩバスを
介して読み取ったデータをコントローラユニット２１が
データバス３２に再度出力し、ＣＲＤＹを発行する。従
って、ＣＰＵ１は所望のデータを読み取り、処理を行
う。このようなステップによって、本例のコンピュータ
２０におけるＩバス４０を用いた入出力サイクルが完了
する。
と、時刻ｔ５７にＢＯＦＦが解除され、次のクロック信
号によって時刻ｔ５８にアドレスバス３１およびデータ
バス３２がＣＰＵ１に復帰する。そして、ＣＰＵ１が通
常の動作状態に戻り、時刻ｔ５９に時刻ｔ５１と同じＡ
ＤＳを出力する。これに呼応して時刻ｔ６０にＩバスを
介して読み取ったデータをコントローラユニット２１が
データバス３２に再度出力し、ＣＲＤＹを発行する。従
って、ＣＰＵ１は所望のデータを読み取り、処理を行
う。このようなステップによって、本例のコンピュータ
２０におけるＩバス４０を用いた入出力サイクルが完了
する。
【００９７】図１４に、本例のコンピュータにおけるＩ
ＳＡデバイスに対するリードサイクルを示してある。時
刻ｔ６１にＡＤＳが発行されると、コントローラユニッ
ト２１はアドレスをデコードする。そして、メモリーあ
るいは入出力装置に対する入出力処理であると時刻ｔ６
２にＢＯＦＦを発行し、ＣＰＵ１からアドレスバス３１
およびデータバス３２を開放し、ＣＰＵ１を省電力消費
状態にする。Ｉ／Ｏコントローラ１１は、アドレスバス
３１を介して入力されたアドレスをデコードし、このケ
ースではＩＳＡデバイスのアドレスが出力されているの
で、自己の管理するデバイスに該当せず、ＩＲＤＹは発
行せず低レベル（ＩＲＤＹバーを高レベル）のまま維持
する。
ＳＡデバイスに対するリードサイクルを示してある。時
刻ｔ６１にＡＤＳが発行されると、コントローラユニッ
ト２１はアドレスをデコードする。そして、メモリーあ
るいは入出力装置に対する入出力処理であると時刻ｔ６
２にＢＯＦＦを発行し、ＣＰＵ１からアドレスバス３１
およびデータバス３２を開放し、ＣＰＵ１を省電力消費
状態にする。Ｉ／Ｏコントローラ１１は、アドレスバス
３１を介して入力されたアドレスをデコードし、このケ
ースではＩＳＡデバイスのアドレスが出力されているの
で、自己の管理するデバイスに該当せず、ＩＲＤＹは発
行せず低レベル（ＩＲＤＹバーを高レベル）のまま維持
する。
【００９８】Ｔ２サイクルの終わりである時刻ｔ６３
に、コントローラユニット２１はＩＲＤＹを認識し、Ｉ
ＲＤＹが発行されていないので、アドレスバス３１の制
御をＩＳＡバスコントローラ７５に引き渡す。これによ
って、アドレスバス３１は、時刻ｔ６３からＩＳＡバス
４３として機能する。アドレスバス３１がＩＳＡバス４
３として用いられるようになると、時刻ｔ６４に、コン
トローラユニット２１にラッチされていたアドレスがＩ
ＳＡアドレスに変換されてＩＳＡバス４３に出力され
る。さらに、時刻ｔ６５にＩＯＲＤが発行され、ＩＳＡ
バス４３を介してＩＳＡデバイス、例えばＨＤＤ８０と
のリード処理が行われる。
に、コントローラユニット２１はＩＲＤＹを認識し、Ｉ
ＲＤＹが発行されていないので、アドレスバス３１の制
御をＩＳＡバスコントローラ７５に引き渡す。これによ
って、アドレスバス３１は、時刻ｔ６３からＩＳＡバス
４３として機能する。アドレスバス３１がＩＳＡバス４
３として用いられるようになると、時刻ｔ６４に、コン
トローラユニット２１にラッチされていたアドレスがＩ
ＳＡアドレスに変換されてＩＳＡバス４３に出力され
る。さらに、時刻ｔ６５にＩＯＲＤが発行され、ＩＳＡ
バス４３を介してＩＳＡデバイス、例えばＨＤＤ８０と
のリード処理が行われる。
【００９９】図８に示すように、ＣＰＵからのアドレス
をコントローラユニット２１はＣＰＵ信号のＡ２〜Ａ２
６、Ａ３１およびＢＥ０〜ＢＥ３を用いて受け取り、Ｉ
ＯＩＳＡバスのＳＡ０〜ＳＡ１０およびＳＢＨＥＮに変
換して出力する。そのため、インテル社発行のIntelDX4
Processor Data Book(Order Number241944-001)の８−
５頁、テーブル８．５および図８．５に示すような方法
でＢＥ０〜３を８、１６ビットバス用の信号であるＳＡ
０（表中のＢＬＥ）、ＳＡ１（表中のＡ１）およびＳＢ
ＨＥＮ（表中のＢＨＥ）に変換している。すなわち、Ｂ
Ｅ０〜ＢＥ２は、外部メモリーへの読みだしまたは書き
込みサイクルにおいてどのバイトを有効にドライブする
かを決めるビットであり、図８のＣＰＵ信号４１ａのＢ
Ｅ３はＤ２４〜Ｄ３１を、ＢＥ２はＤ１６〜Ｄ２３を、
ＢＥ１はＤ８〜Ｄ１５を、そしてＢＥ０はＤ０〜Ｄ７が
有効であることを示している。従って、コントローラユ
ニット２１においては、これらの信号ＢＥ０〜ＢＥ３を
上記の公知のテーブル８．５および図８．５に示された
ロジックに従って、ＩＯＩＳＡバス４１ｂのＳＤ７〜Ｓ
Ｄ０が有効であることを示す信号ＳＡ０、ＳＤ１５〜Ｓ
Ｄ８が有効であることを示す信号ＳＢＨＥＮ、および偶
数ワードあるいは奇数ワードを示すＳＡ１に変換してい
る。なお、ＩＯＩＳＡバス４１ｂのＩＯＣＨＲＤＹ、Ｉ
ＯＣＳ１６Ｎ、ＡＬＥおよびＡＥＮは共に公知のＩＳＡ
の制御信号であり、ＩＯＣＨＲＤＹは遅いメモリーやＩ
／Ｏデバイスにアクセスする際にサイクルを長くするた
めの制御信号であり、ＩＯＣＳ１６Ｎはデータ転送が１
６ビットメモリーサイクルであることを示す信号であ
る。また、ＡＬＥはラッチするための制御信号であり、
ＡＥＮはＤＭＡ転送を行うための制御信号である。これ
らの制御信号の詳細については、例えば、ＣＱ出版社発
行のブートストラップ第４巻６４〜７０頁などに解説さ
れている。
をコントローラユニット２１はＣＰＵ信号のＡ２〜Ａ２
６、Ａ３１およびＢＥ０〜ＢＥ３を用いて受け取り、Ｉ
ＯＩＳＡバスのＳＡ０〜ＳＡ１０およびＳＢＨＥＮに変
換して出力する。そのため、インテル社発行のIntelDX4
Processor Data Book(Order Number241944-001)の８−
５頁、テーブル８．５および図８．５に示すような方法
でＢＥ０〜３を８、１６ビットバス用の信号であるＳＡ
０（表中のＢＬＥ）、ＳＡ１（表中のＡ１）およびＳＢ
ＨＥＮ（表中のＢＨＥ）に変換している。すなわち、Ｂ
Ｅ０〜ＢＥ２は、外部メモリーへの読みだしまたは書き
込みサイクルにおいてどのバイトを有効にドライブする
かを決めるビットであり、図８のＣＰＵ信号４１ａのＢ
Ｅ３はＤ２４〜Ｄ３１を、ＢＥ２はＤ１６〜Ｄ２３を、
ＢＥ１はＤ８〜Ｄ１５を、そしてＢＥ０はＤ０〜Ｄ７が
有効であることを示している。従って、コントローラユ
ニット２１においては、これらの信号ＢＥ０〜ＢＥ３を
上記の公知のテーブル８．５および図８．５に示された
ロジックに従って、ＩＯＩＳＡバス４１ｂのＳＤ７〜Ｓ
Ｄ０が有効であることを示す信号ＳＡ０、ＳＤ１５〜Ｓ
Ｄ８が有効であることを示す信号ＳＢＨＥＮ、および偶
数ワードあるいは奇数ワードを示すＳＡ１に変換してい
る。なお、ＩＯＩＳＡバス４１ｂのＩＯＣＨＲＤＹ、Ｉ
ＯＣＳ１６Ｎ、ＡＬＥおよびＡＥＮは共に公知のＩＳＡ
の制御信号であり、ＩＯＣＨＲＤＹは遅いメモリーやＩ
／Ｏデバイスにアクセスする際にサイクルを長くするた
めの制御信号であり、ＩＯＣＳ１６Ｎはデータ転送が１
６ビットメモリーサイクルであることを示す信号であ
る。また、ＡＬＥはラッチするための制御信号であり、
ＡＥＮはＤＭＡ転送を行うための制御信号である。これ
らの制御信号の詳細については、例えば、ＣＱ出版社発
行のブートストラップ第４巻６４〜７０頁などに解説さ
れている。
【０１００】ＩＳＡバス４３を介してコントローラユニ
ット２１がＨＤＤ８０から所定のアドレスに対応するデ
ータを取得すると、時刻ｔ６６にＩＯＲＤが解除され、
ＩＳＡバスを用いた入出力処理を終了する。この間、Ｉ
バスを使用している間と同様に、ＣＰＵ１から開放され
たデータバス３２はビデオリフレッシュのために用いら
れる。時刻ｔ６７にＢＯＦＦが解除されると、次のクロ
ック信号によって時刻ｔ６８にＣＰＵ１にアドレスバス
３１およびデータバス３２が復帰し、アドレスバス３１
はＩＳＡバスからＣＰＵバスに戻る。そして、時刻ｔ６
９に、時刻ｔ６１と同じＡＤＳがＣＰＵ１から繰り返し
て出力され、これに呼応して時刻ｔ７０にコントローラ
ユニット２１からＩＳＡバス４３を介して、コントロー
ラユニット２１に取得していたリードデータがデータバ
ス３２に出力される。同時に、ＣＲＤＹも発行され、こ
れによってＣＰＵ１はＨＤＤ８０からのデータを読み取
りＩＳＡデバイスに対するリードサイクルを終了する。
そして、ＣＰＵ１は、次の処理に入り、次のサイクルの
ＡＤＳを出力する。
ット２１がＨＤＤ８０から所定のアドレスに対応するデ
ータを取得すると、時刻ｔ６６にＩＯＲＤが解除され、
ＩＳＡバスを用いた入出力処理を終了する。この間、Ｉ
バスを使用している間と同様に、ＣＰＵ１から開放され
たデータバス３２はビデオリフレッシュのために用いら
れる。時刻ｔ６７にＢＯＦＦが解除されると、次のクロ
ック信号によって時刻ｔ６８にＣＰＵ１にアドレスバス
３１およびデータバス３２が復帰し、アドレスバス３１
はＩＳＡバスからＣＰＵバスに戻る。そして、時刻ｔ６
９に、時刻ｔ６１と同じＡＤＳがＣＰＵ１から繰り返し
て出力され、これに呼応して時刻ｔ７０にコントローラ
ユニット２１からＩＳＡバス４３を介して、コントロー
ラユニット２１に取得していたリードデータがデータバ
ス３２に出力される。同時に、ＣＲＤＹも発行され、こ
れによってＣＰＵ１はＨＤＤ８０からのデータを読み取
りＩＳＡデバイスに対するリードサイクルを終了する。
そして、ＣＰＵ１は、次の処理に入り、次のサイクルの
ＡＤＳを出力する。
【０１０１】図１５に、ＩＳＡデバイスに対するライト
サイクルを示してある。まず、時刻ｔ７１にＡＤＳが出
力されると、コントローラユニット２１がアドレスをデ
コードし、ライトサイクルと判断すると時刻ｔ７２にＢ
ＯＦＦを発行し、ＣＰＵ１を省電力モードにしてアドレ
スバス３１およびデータバス３２を開放する。さらに、
コントローラユニット２１はＢＯＦＦと同時に時刻ｔ７
２にＣＲＤＹを発行し、ＣＰＵ１のライトサイクルを終
了させる。ＢＯＦＦは、ＣＰＵのサイクル途中でバスを
開放し処理を中断することが可能であるが、ライトサイ
クルの場合は、実施例１に示したようにサイクルが再開
されると再度出力されるＡＤＳに対し、ダミーのＣＲＤ
Ｙを返す必要がある。そこで、本例においては、まず、
ＣＲＤＹを返してＣＰＵのサイクルを終了させ、次にＢ
ＯＦＦを認識させてバスを開放するようにしている。こ
れによって、バスをＣＰＵ１に復帰させたときに同一の
ＡＤＳの出力と是に対するダミーのＣＲＤＹを出力する
工程を省略できるので、処理速度の向上を図れる。
サイクルを示してある。まず、時刻ｔ７１にＡＤＳが出
力されると、コントローラユニット２１がアドレスをデ
コードし、ライトサイクルと判断すると時刻ｔ７２にＢ
ＯＦＦを発行し、ＣＰＵ１を省電力モードにしてアドレ
スバス３１およびデータバス３２を開放する。さらに、
コントローラユニット２１はＢＯＦＦと同時に時刻ｔ７
２にＣＲＤＹを発行し、ＣＰＵ１のライトサイクルを終
了させる。ＢＯＦＦは、ＣＰＵのサイクル途中でバスを
開放し処理を中断することが可能であるが、ライトサイ
クルの場合は、実施例１に示したようにサイクルが再開
されると再度出力されるＡＤＳに対し、ダミーのＣＲＤ
Ｙを返す必要がある。そこで、本例においては、まず、
ＣＲＤＹを返してＣＰＵのサイクルを終了させ、次にＢ
ＯＦＦを認識させてバスを開放するようにしている。こ
れによって、バスをＣＰＵ１に復帰させたときに同一の
ＡＤＳの出力と是に対するダミーのＣＲＤＹを出力する
工程を省略できるので、処理速度の向上を図れる。
【０１０２】本例のライトサイクルにおいても、ＣＰＵ
１から出力されたアドレスはＩ／Ｏコントローラ１１に
入力されており、Ｉ／Ｏコントローラ１１はアドレスが
ＩＳＡデバイスを示すためＩＲＤＹを発行しない。従っ
て、コントローラユニット２１は、Ｔ２サイクルの終わ
りである時刻ｔ７３にＩＲＤＹが発行されていないこと
を認識し、ＩＳＡバスコントローラ７５を選択してＣＰ
Ｕ１から開放されたアドレスバス３１をＩＳＡバス４３
として機能させる。また、コントローラユニット２１
は、時刻ｔ７２にデータバスに出力されたライトデータ
をラッチしておき、ＩＳＡバスに機能が移ったアドレス
バスに再度、そのライトデータを出力できるようにして
いる。
１から出力されたアドレスはＩ／Ｏコントローラ１１に
入力されており、Ｉ／Ｏコントローラ１１はアドレスが
ＩＳＡデバイスを示すためＩＲＤＹを発行しない。従っ
て、コントローラユニット２１は、Ｔ２サイクルの終わ
りである時刻ｔ７３にＩＲＤＹが発行されていないこと
を認識し、ＩＳＡバスコントローラ７５を選択してＣＰ
Ｕ１から開放されたアドレスバス３１をＩＳＡバス４３
として機能させる。また、コントローラユニット２１
は、時刻ｔ７２にデータバスに出力されたライトデータ
をラッチしておき、ＩＳＡバスに機能が移ったアドレス
バスに再度、そのライトデータを出力できるようにして
いる。
【０１０３】時刻ｔ７４に、ＩＳＡバス４３にコントロ
ーラユニット２１からＩＳＡアドレスおよびＩＳＡデー
タが出力され、時刻ｔ７５にＩＯＷＲが出力されると、
ＨＤＤ８０がライト用のアドレスおよびデータをラッチ
し、時刻ｔ７６にＩＳＡバス４３を用いた入出力処理が
終了する。次に、時刻ｔ７７にＢＯＦＦを解除し、ＣＰ
Ｕ１にアドレスバス３１およびデータバス３２を復帰さ
せ、ＩＳＡデバイスに対する本装置のライトサイクルを
完了する。なお、このライトサイクルにおいても、デー
タバス３２はビデオリフレッシュのために使用可能であ
り、処理の効率化が図られている。
ーラユニット２１からＩＳＡアドレスおよびＩＳＡデー
タが出力され、時刻ｔ７５にＩＯＷＲが出力されると、
ＨＤＤ８０がライト用のアドレスおよびデータをラッチ
し、時刻ｔ７６にＩＳＡバス４３を用いた入出力処理が
終了する。次に、時刻ｔ７７にＢＯＦＦを解除し、ＣＰ
Ｕ１にアドレスバス３１およびデータバス３２を復帰さ
せ、ＩＳＡデバイスに対する本装置のライトサイクルを
完了する。なお、このライトサイクルにおいても、デー
タバス３２はビデオリフレッシュのために使用可能であ
り、処理の効率化が図られている。
【０１０４】図１６に、アドレス・ホールド信号（ＡＨ
ＯＬＤ）をＢＯＦＦの代わりに用いた例を示してある。
ＡＨＯＬＤがＣＰＵ１に入力されると、ＣＰＵ１はアド
レスバス３１のドライブだけを停止する。そして、ＡＨ
ＯＬＤが発行されている間は、アドレスバスがハイイン
ピーダンス状態（フロート）にされる。従って、データ
バス３２はＣＰＵ１に制御されたままであり、開放され
ない。そして、ＡＨＯＬＤが解除されると、ＣＰＵ１は
同じアドレスをアドレスバスに出力する。
ＯＬＤ）をＢＯＦＦの代わりに用いた例を示してある。
ＡＨＯＬＤがＣＰＵ１に入力されると、ＣＰＵ１はアド
レスバス３１のドライブだけを停止する。そして、ＡＨ
ＯＬＤが発行されている間は、アドレスバスがハイイン
ピーダンス状態（フロート）にされる。従って、データ
バス３２はＣＰＵ１に制御されたままであり、開放され
ない。そして、ＡＨＯＬＤが解除されると、ＣＰＵ１は
同じアドレスをアドレスバスに出力する。
【０１０５】まず、時刻ｔ８１にＩＳＡデバイスに対す
るリード命令がＣＰＵ１から出力されると、コントロー
ラユニット２１はアドレスをデコードし時刻ｔ８２にＡ
ＨＯＬＤを発行する。同時に、Ｉ／Ｏコントローラ１１
のＩＲＤＹを識別し、ＩＲＤＹが発行されていない、す
なわち、低レベルの場合はＣＰＵ１から開放されたアド
レスバス３１の制御をＩＳＡバスコントローラ７５に引
き渡す。ＡＨＯＬＤが発行された次のクロック信号で、
時刻ｔ８３にアドレスバス３１がＣＰＵ１から開放さ
れ、ＩＳＡバス４３として用いられる。本例においては
ＡＨＯＬＤが用いられているので、ＣＰＵ１からデータ
バス３２は開放されず、データバス３２を用いたビデオ
リフレッシュは行われない。
るリード命令がＣＰＵ１から出力されると、コントロー
ラユニット２１はアドレスをデコードし時刻ｔ８２にＡ
ＨＯＬＤを発行する。同時に、Ｉ／Ｏコントローラ１１
のＩＲＤＹを識別し、ＩＲＤＹが発行されていない、す
なわち、低レベルの場合はＣＰＵ１から開放されたアド
レスバス３１の制御をＩＳＡバスコントローラ７５に引
き渡す。ＡＨＯＬＤが発行された次のクロック信号で、
時刻ｔ８３にアドレスバス３１がＣＰＵ１から開放さ
れ、ＩＳＡバス４３として用いられる。本例においては
ＡＨＯＬＤが用いられているので、ＣＰＵ１からデータ
バス３２は開放されず、データバス３２を用いたビデオ
リフレッシュは行われない。
【０１０６】時刻ｔ８３にＩＳＡバス４３が機能を開始
すると、コントローラユニット２１がラッチしていたア
ドレスをＩＳＡバス４３内の第２のアドレス線に出力
し、時刻ｔ８４にＩＯＲＤを発行してＨＤＤ８０に対す
るリード処理を開始する。ＨＤＤ８０からリードされた
データは、ＩＳＡバス４３内の第２のデータバスを介し
てコントローラユニット２１に取得される。そして、時
刻ｔ８５にＩＯＲＤを解除してＩＳＡバス４３を用いた
リード処理を終了する。コントローラユニット２１は、
ＨＤＤからデータを取得すると、そのデータを時刻ｔ８
６にデータバス３２に対し出力し、ＣＲＤＹを発行す
る。次に、時刻ｔ８７にＡＨＯＬＤを解除して、時刻ｔ
８８にＣＰＵ１の動作を復帰させるとともにアドレスバ
ス３１の制御もＣＰＵ１に引き渡す。ＣＰＵ１が動作を
復帰した時点で、ＣＲＤＹが発行されているので、ＣＰ
Ｕ１は即時にデータバスに出力されたＨＤＤのデータを
読み取り、次の処理を開始する。
すると、コントローラユニット２１がラッチしていたア
ドレスをＩＳＡバス４３内の第２のアドレス線に出力
し、時刻ｔ８４にＩＯＲＤを発行してＨＤＤ８０に対す
るリード処理を開始する。ＨＤＤ８０からリードされた
データは、ＩＳＡバス４３内の第２のデータバスを介し
てコントローラユニット２１に取得される。そして、時
刻ｔ８５にＩＯＲＤを解除してＩＳＡバス４３を用いた
リード処理を終了する。コントローラユニット２１は、
ＨＤＤからデータを取得すると、そのデータを時刻ｔ８
６にデータバス３２に対し出力し、ＣＲＤＹを発行す
る。次に、時刻ｔ８７にＡＨＯＬＤを解除して、時刻ｔ
８８にＣＰＵ１の動作を復帰させるとともにアドレスバ
ス３１の制御もＣＰＵ１に引き渡す。ＣＰＵ１が動作を
復帰した時点で、ＣＲＤＹが発行されているので、ＣＰ
Ｕ１は即時にデータバスに出力されたＨＤＤのデータを
読み取り、次の処理を開始する。
【０１０７】このようなステップによって、ＡＨＯＬＤ
によって切り換えられたＩＳＡバスによるリードサイク
ルが完了する。ライトサイクルも同様に行え、さらに、
Ｉバスを用いたサイクルも同様に行える。このように、
本例においては、ＡＨＯＬＤを用いてもアドレスバス３
１をＩバス４０およびＩＳＡバス４３として共用するこ
とができる。しかしながら、データバスを用いたビデオ
リフレッシュを行うことはできないので、コンピュータ
における処理を効率良く進めるためには、ＢＯＦＦの方
が適していると言える。
によって切り換えられたＩＳＡバスによるリードサイク
ルが完了する。ライトサイクルも同様に行え、さらに、
Ｉバスを用いたサイクルも同様に行える。このように、
本例においては、ＡＨＯＬＤを用いてもアドレスバス３
１をＩバス４０およびＩＳＡバス４３として共用するこ
とができる。しかしながら、データバスを用いたビデオ
リフレッシュを行うことはできないので、コンピュータ
における処理を効率良く進めるためには、ＢＯＦＦの方
が適していると言える。
【０１０８】このように、本例のコンピュータ２０は、
ＣＰＵ１のアドレスバス３１にＩバス４０の機能に加え
てＩＳＡバス４３としての機能を付加しており、１つの
バスをＣＰＵバス、Ｉ／Ｏバスおよび拡張バスの計３つ
のバスとして兼用することができる。従って、各チップ
に必要とされるインタフェースを削減でき、チップの用
意する電極の数を大幅に低減できる。このため、コンピ
ュータを小型化・軽量化でき、さらに、駆動すべきイン
タフェースの数が減るので消費電力も低減できる。
ＣＰＵ１のアドレスバス３１にＩバス４０の機能に加え
てＩＳＡバス４３としての機能を付加しており、１つの
バスをＣＰＵバス、Ｉ／Ｏバスおよび拡張バスの計３つ
のバスとして兼用することができる。従って、各チップ
に必要とされるインタフェースを削減でき、チップの用
意する電極の数を大幅に低減できる。このため、コンピ
ュータを小型化・軽量化でき、さらに、駆動すべきイン
タフェースの数が減るので消費電力も低減できる。
【０１０９】さらに、本例のコンピュータは、Ｉバスと
ＩＳＡバスとの選択をＩ／Ｏコントローラのレディー信
号であるＩＲＤＹを用いて行っており、これによって、
インタフェースの数をさらに削減している。ＩＲＤＹに
よるＩバス或いはＩＳＡバスを選択するルールを纏める
と以下のようになる。
ＩＳＡバスとの選択をＩ／Ｏコントローラのレディー信
号であるＩＲＤＹを用いて行っており、これによって、
インタフェースの数をさらに削減している。ＩＲＤＹに
よるＩバス或いはＩＳＡバスを選択するルールを纏める
と以下のようになる。
【０１１０】第１に、ＩバスもＩＳＡバスも使用しない
場合は、ＣＰＵ１から出力されたアドレスがコントロー
ラユニット２１内のＩ／Ｏ空間、メモリー空間に一致し
た場合である。この場合は、コントローラユニット２１
がコントローラユニット内にメモリーを備えていれば、
そのシステムメモリー、ＶＩＤＥＯメモリー、さらに、
Ｉ／Ｏレジスタを制御する。従って、ＩＳＡバスおよび
Ｉバスは使用されず、ＢＯＦＦは発行されない。コント
ローラユニット２１のＩ／Ｏ空間には、１チップマイコ
ンを制御するコントロール部、ＩＤＥコントロール部な
どの上記に説明した以外にコントローラユニット２１に
搭載されており、コントローラユニットから直に制御信
号が出力されるデバイスも含まれる。
場合は、ＣＰＵ１から出力されたアドレスがコントロー
ラユニット２１内のＩ／Ｏ空間、メモリー空間に一致し
た場合である。この場合は、コントローラユニット２１
がコントローラユニット内にメモリーを備えていれば、
そのシステムメモリー、ＶＩＤＥＯメモリー、さらに、
Ｉ／Ｏレジスタを制御する。従って、ＩＳＡバスおよび
Ｉバスは使用されず、ＢＯＦＦは発行されない。コント
ローラユニット２１のＩ／Ｏ空間には、１チップマイコ
ンを制御するコントロール部、ＩＤＥコントロール部な
どの上記に説明した以外にコントローラユニット２１に
搭載されており、コントローラユニットから直に制御信
号が出力されるデバイスも含まれる。
【０１１１】第２に、Ｉバスを使用する場合は、上記に
該当しないメモリ空間およびＩ／Ｏ空間で、バス判別を
行うとき、すなわち、上記ではＴ２サイクルの終了時点
でＩＲＤＹが発行されて高レベル（ＩＲＤＹバーが低レ
ベル）の場合であり、このためＩ／Ｏコントローラ１１
がＩＲＤＹ上にアドレスのデコード信号を出力する。コ
ントローラユニットは、このＩＲＤＹに加え、ＣＰＵか
ら出力されたＷＲ（ライト／リード）、ＤＣ（データ／
コード）、ＭＩＯ（メモリーＩ／Ｏ）などの各ステータ
ス信号をデコードして最終的に内部バス（Ｉバス）サイ
クルをスタートさせる。本例では、ＩＳＡバスはＩ／Ｏ
アクセスのみが可能となっているので、メモリーアクセ
スでコントローラユニット内のメモリー空間に一致しな
い場合でＩ／Ｏコントローラが扱える空間であるとき
は、全てのメモリーアクセスはＩバスを機能させて行わ
れる。また、Ｉ／Ｏコントローラ内でも該当するメモリ
デバイスがない場合は、Ｉ／ＯコントローラからＦＦの
ダミーデータと共にＩＲＤＹがサイクルを完了するレデ
ィー信号として出力される。
該当しないメモリ空間およびＩ／Ｏ空間で、バス判別を
行うとき、すなわち、上記ではＴ２サイクルの終了時点
でＩＲＤＹが発行されて高レベル（ＩＲＤＹバーが低レ
ベル）の場合であり、このためＩ／Ｏコントローラ１１
がＩＲＤＹ上にアドレスのデコード信号を出力する。コ
ントローラユニットは、このＩＲＤＹに加え、ＣＰＵか
ら出力されたＷＲ（ライト／リード）、ＤＣ（データ／
コード）、ＭＩＯ（メモリーＩ／Ｏ）などの各ステータ
ス信号をデコードして最終的に内部バス（Ｉバス）サイ
クルをスタートさせる。本例では、ＩＳＡバスはＩ／Ｏ
アクセスのみが可能となっているので、メモリーアクセ
スでコントローラユニット内のメモリー空間に一致しな
い場合でＩ／Ｏコントローラが扱える空間であるとき
は、全てのメモリーアクセスはＩバスを機能させて行わ
れる。また、Ｉ／Ｏコントローラ内でも該当するメモリ
デバイスがない場合は、Ｉ／ＯコントローラからＦＦの
ダミーデータと共にＩＲＤＹがサイクルを完了するレデ
ィー信号として出力される。
【０１１２】なお、本例ではＩバス上にＩ／Ｏコントロ
ーラが接続されているだけであるが、他のデバイスを接
続してももちろん良く、この場合は各デバイスから出力
されるＩＲＤＹをオープンドレイン構造の信号としてワ
イヤードオアすれば良い。
ーラが接続されているだけであるが、他のデバイスを接
続してももちろん良く、この場合は各デバイスから出力
されるＩＲＤＹをオープンドレイン構造の信号としてワ
イヤードオアすれば良い。
【０１１３】第３に、ＩＳＡバスを使用する場合は、コ
ントローラユニットに該当しないＩ／Ｏ空間でＩＲＤＹ
がバスを判別する時点で発行されていない、すなわち、
ＩＲＤＹが低レベル（ＩＲＤＹバーが高レベル）の場合
である。このような条件でコントローラユニットはアド
レスバス３１をＩＳＡバスとして使用する。ＤＭＡ時に
もＤＭＡコントローラがＩＳＡバスコントローラに含ま
れておりＩＳＡバスと同様にＤＲＱおよびＤＡＫで制御
を行う。なお、本例ではＩＳＡバスコントローラ内にＤ
ＭＡコントローラを設置してあるが、Ｉ／Ｏコントロー
ラやＩバス上の他のデバイス上にＤＭＡコントローラを
設置してももちろん良い。また、ＩＳＡバスには、ＩＤ
Ｅコントロールデバイスや、１チップマイコン、さらに
バッファを介してＳＩＯコントロールされたＦＤＤ、サ
ウンドＩＣなどを接続することが可能である。さらに、
ＣＰＵのアドレスバスのみではなくデータバスも合わせ
て拡張バスとして共用することも可能であり、ＩＳＡバ
スの機能のみではなく、ＰＣＩバスなどの他の拡張バス
の機能を持たせることも可能である。
ントローラユニットに該当しないＩ／Ｏ空間でＩＲＤＹ
がバスを判別する時点で発行されていない、すなわち、
ＩＲＤＹが低レベル（ＩＲＤＹバーが高レベル）の場合
である。このような条件でコントローラユニットはアド
レスバス３１をＩＳＡバスとして使用する。ＤＭＡ時に
もＤＭＡコントローラがＩＳＡバスコントローラに含ま
れておりＩＳＡバスと同様にＤＲＱおよびＤＡＫで制御
を行う。なお、本例ではＩＳＡバスコントローラ内にＤ
ＭＡコントローラを設置してあるが、Ｉ／Ｏコントロー
ラやＩバス上の他のデバイス上にＤＭＡコントローラを
設置してももちろん良い。また、ＩＳＡバスには、ＩＤ
Ｅコントロールデバイスや、１チップマイコン、さらに
バッファを介してＳＩＯコントロールされたＦＤＤ、サ
ウンドＩＣなどを接続することが可能である。さらに、
ＣＰＵのアドレスバスのみではなくデータバスも合わせ
て拡張バスとして共用することも可能であり、ＩＳＡバ
スの機能のみではなく、ＰＣＩバスなどの他の拡張バス
の機能を持たせることも可能である。
【０１１４】＜実施例３＞図１７に本発明に係る携帯用
コンピュータの異なる例を示してある。本例もＣＰＵ１
としてインテル社製のマイクロプロセッサ８０４８６Ｄ
Ｘ２を採用し、ＩＢＭ社ＰＣ／ＡＴアーキテクチャに基
づく基本機能を備えたコンピュータを例として説明して
あり、上述した実施例１および実施例２と共通する部分
については同じ符号を付して説明を省略する。
コンピュータの異なる例を示してある。本例もＣＰＵ１
としてインテル社製のマイクロプロセッサ８０４８６Ｄ
Ｘ２を採用し、ＩＢＭ社ＰＣ／ＡＴアーキテクチャに基
づく基本機能を備えたコンピュータを例として説明して
あり、上述した実施例１および実施例２と共通する部分
については同じ符号を付して説明を省略する。
【０１１５】本例のコンピュータ２０は、コントローラ
ユニット２１と、ＣＰＵ１の主に２つのチップから構成
されており、いっそうの小型化が図られている。また、
実施例２と同様にＨＤＤ８０あるいはＣＤ−ＲＯＭ８１
といったＩＳＡデバイスがＣＰＵ１のアドレスバス３１
に接続されており、このアドレスバス３１をＩＳＡバス
４３として共用できるようになっている。本例のコンピ
ュータ２０においては、上記のように２チップ構成であ
り、コントローラユニット２１がＩ／Ｏコントローラと
しての機能も備えている。このため、コントローラユニ
ット２１にＰＣＭＣＩＡコントローラ７８が搭載されて
おり、さらに、内蔵モデムなどの制御を行うデバイスコ
ントローラ７９も搭載されている。従って、コントロー
ラユニット２１を介してＩ／Ｏコントローラに接続され
ていた入出力装置に対する入出力処理が可能であり、本
例のアドレスバス３１には、Ｉバスとしての機能が付加
されていない。このように、本例のコントローラユニッ
ト２１は、ＣＰＵとのインタフェースを制御するインタ
フェースコントローラ７１と、メモリーユニット２２の
制御を行うメモリーコントローラ７２と、ＬＣＤ１４な
どのディスプレイを制御するビデオコントローラ７３
と、ＩＳＡバスを制御するＩＳＡバスコントローラ７５
と、ＰＣＭＣＩＡインタフェースを制御するＰＣＭＣＩ
Ａコントローラ７８およびＩ／Ｏデバイスを制御するデ
バイスコントローラ７９を備えており、１チップでＣＰ
Ｕ１に対する入出力を全て制御できるようになってい
る。
ユニット２１と、ＣＰＵ１の主に２つのチップから構成
されており、いっそうの小型化が図られている。また、
実施例２と同様にＨＤＤ８０あるいはＣＤ−ＲＯＭ８１
といったＩＳＡデバイスがＣＰＵ１のアドレスバス３１
に接続されており、このアドレスバス３１をＩＳＡバス
４３として共用できるようになっている。本例のコンピ
ュータ２０においては、上記のように２チップ構成であ
り、コントローラユニット２１がＩ／Ｏコントローラと
しての機能も備えている。このため、コントローラユニ
ット２１にＰＣＭＣＩＡコントローラ７８が搭載されて
おり、さらに、内蔵モデムなどの制御を行うデバイスコ
ントローラ７９も搭載されている。従って、コントロー
ラユニット２１を介してＩ／Ｏコントローラに接続され
ていた入出力装置に対する入出力処理が可能であり、本
例のアドレスバス３１には、Ｉバスとしての機能が付加
されていない。このように、本例のコントローラユニッ
ト２１は、ＣＰＵとのインタフェースを制御するインタ
フェースコントローラ７１と、メモリーユニット２２の
制御を行うメモリーコントローラ７２と、ＬＣＤ１４な
どのディスプレイを制御するビデオコントローラ７３
と、ＩＳＡバスを制御するＩＳＡバスコントローラ７５
と、ＰＣＭＣＩＡインタフェースを制御するＰＣＭＣＩ
Ａコントローラ７８およびＩ／Ｏデバイスを制御するデ
バイスコントローラ７９を備えており、１チップでＣＰ
Ｕ１に対する入出力を全て制御できるようになってい
る。
【０１１６】また、本例のコンピュータ２０は、２つの
ＰＣＭＣＩＡインタフェース１０ａおよび１０ｂを備え
ており、これらとＣＰＵ１のアドレスバス３１を共用し
てアドレスおよびデータが交換できるようになってい
る。小型の携帯用情報処理装置においても、電話とのコ
ミュニケーション、ＣＤ−ＲＯＭ、ＦＤＤなどの外部記
憶装置とのデータ交換を行うための汎用の拡張手段とし
てＰＣＭＣＩＡスロットが装着される。このＰＣＭＣＩ
Ａは、システムの電源を入れたままカードを抜き差しで
きるように、カードの挿入を検出して信号線をハイイン
ピーダンス状態にして、信号線を出力したままでは起き
る可能性のあるラッチアップを防止している。また、シ
ステムが動作しているときにシステムの内部バスとＰＣ
ＭＣＩＡ用のバスが接続されるとシステムに異常が発生
する可能性がある。このような事態に対処できるように
ＰＣＭＣＩＡのスロットをサポートしようとするとスロ
ットの数に対応した多くの信号線が必要となる。すなわ
ち、ＰＣＭＣＩＡのスロット毎にバッファが必要とな
り、このバッファにアドレスおよびデータの信号線が入
出力の数だけ必要となるので、それぞれのＰＣＭＣＩＡ
用のバッファに対しアドレスおよびデータの信号線を全
て供給する必要がある。
ＰＣＭＣＩＡインタフェース１０ａおよび１０ｂを備え
ており、これらとＣＰＵ１のアドレスバス３１を共用し
てアドレスおよびデータが交換できるようになってい
る。小型の携帯用情報処理装置においても、電話とのコ
ミュニケーション、ＣＤ−ＲＯＭ、ＦＤＤなどの外部記
憶装置とのデータ交換を行うための汎用の拡張手段とし
てＰＣＭＣＩＡスロットが装着される。このＰＣＭＣＩ
Ａは、システムの電源を入れたままカードを抜き差しで
きるように、カードの挿入を検出して信号線をハイイン
ピーダンス状態にして、信号線を出力したままでは起き
る可能性のあるラッチアップを防止している。また、シ
ステムが動作しているときにシステムの内部バスとＰＣ
ＭＣＩＡ用のバスが接続されるとシステムに異常が発生
する可能性がある。このような事態に対処できるように
ＰＣＭＣＩＡのスロットをサポートしようとするとスロ
ットの数に対応した多くの信号線が必要となる。すなわ
ち、ＰＣＭＣＩＡのスロット毎にバッファが必要とな
り、このバッファにアドレスおよびデータの信号線が入
出力の数だけ必要となるので、それぞれのＰＣＭＣＩＡ
用のバッファに対しアドレスおよびデータの信号線を全
て供給する必要がある。
【０１１７】本例のようにＣＰＵとコントローラユニッ
トの２チップ構成の小型でハンディーなコンピュータに
おいては、コスト削減や実装面積の縮小が図られてお
り、ＰＣＭＣＩＡに対する多くの信号線をコントローラ
ユニットから直にサポートするのはコスト増、実装面積
の増大に繋がる。そのために数多くの電極をチップに配
置する必要がある。そこで、本例では、ＣＰＵ１のアド
レスバス３１をＰＣＭＣＩＡ用のバスとして共用するこ
とにより、コントローラユニット２１にＰＣＭＣＩＡ用
として専用に設けられるインタフェースの数を削減し、
多機能で小型のコントローラユニットを実現すると共
に、省電力化を図っている。
トの２チップ構成の小型でハンディーなコンピュータに
おいては、コスト削減や実装面積の縮小が図られてお
り、ＰＣＭＣＩＡに対する多くの信号線をコントローラ
ユニットから直にサポートするのはコスト増、実装面積
の増大に繋がる。そのために数多くの電極をチップに配
置する必要がある。そこで、本例では、ＣＰＵ１のアド
レスバス３１をＰＣＭＣＩＡ用のバスとして共用するこ
とにより、コントローラユニット２１にＰＣＭＣＩＡ用
として専用に設けられるインタフェースの数を削減し、
多機能で小型のコントローラユニットを実現すると共
に、省電力化を図っている。
【０１１８】本例のコンピュータ２０においては、各Ｐ
ＣＭＣＩＡスロット１０ａおよび１０ｂに対し、アドレ
スをラッチする外付けバッファ９１ａおよび９１ｂと、
データをラッチする外付けバッファ９２ａおよび９２ｂ
をそれぞれ設けてあり、これらの４つのバッファ９１
ａ、９２ａ、９１ｂおよび９２ｂをアドレスバス３１に
接続してある。さらに、これらのバッファ９１ａ、９２
ａ、９１ｂおよび９２ｂにはコントローラユニットのＰ
ＣＭＣＩＡコントローラ７８から制御線９３ａおよび９
３ｂを介してラッチ信号が供給されている。本例におい
ては、後述するようにラッチ信号としてＩＢＥＮと同様
にサイクル信号を用いているが、クロック同期したラッ
チ信号を用いることも可能である。
ＣＭＣＩＡスロット１０ａおよび１０ｂに対し、アドレ
スをラッチする外付けバッファ９１ａおよび９１ｂと、
データをラッチする外付けバッファ９２ａおよび９２ｂ
をそれぞれ設けてあり、これらの４つのバッファ９１
ａ、９２ａ、９１ｂおよび９２ｂをアドレスバス３１に
接続してある。さらに、これらのバッファ９１ａ、９２
ａ、９１ｂおよび９２ｂにはコントローラユニットのＰ
ＣＭＣＩＡコントローラ７８から制御線９３ａおよび９
３ｂを介してラッチ信号が供給されている。本例におい
ては、後述するようにラッチ信号としてＩＢＥＮと同様
にサイクル信号を用いているが、クロック同期したラッ
チ信号を用いることも可能である。
【０１１９】図１８に、本例のコンピュータ２０におい
て、一方のＰＣＭＣＩＡインタフェース１０ａに対する
リードサイクルを示してある。時刻ｔ９１にＡＤＳが発
行されると、コントローラユニット２１はアドレスをデ
コードし、ＰＣＭＣＩＡに対する入出力処理であると判
別すると、時刻ｔ９２にＢＯＦＦを発行する。次のクロ
ック信号によって時刻ｔ９３にＣＰＵ１からアドレスバ
ス３１およびデータバス３２が開放され、ＣＰＵ１は低
消費電力モードに移行する。
て、一方のＰＣＭＣＩＡインタフェース１０ａに対する
リードサイクルを示してある。時刻ｔ９１にＡＤＳが発
行されると、コントローラユニット２１はアドレスをデ
コードし、ＰＣＭＣＩＡに対する入出力処理であると判
別すると、時刻ｔ９２にＢＯＦＦを発行する。次のクロ
ック信号によって時刻ｔ９３にＣＰＵ１からアドレスバ
ス３１およびデータバス３２が開放され、ＣＰＵ１は低
消費電力モードに移行する。
【０１２０】これによって、アドレスバス３１の制御
は、ＰＣＭＣＩＡコントローラ７８に引き継がれ、ＰＣ
ＭＣＩＡ用のバス４８として機能する。ＰＣＭＣＩＡコ
ントローラ７８は、ラッチしていたアドレスをＰＣＭＣ
ＩＡバス４８に出力する。そして、ラッチ信号を外付け
バッファ９１ａおよび９２ａに出力する。さらに、ＰＣ
ＭＣＩＡインタフェース１０ａおよび１０ｂには、ライ
トおよびリードを示すコントロール信号が信号線４６を
介してＰＣＭＣＩＡコントローラ７８からそれぞれのＰ
ＣＭＣＩＡスロット１０ａおよび１０ｂに供給される。
このコントロール信号がリードの場合は、外付けバッフ
ァ９１ａが最初のラッチ信号によって時刻ｔ９４にＰＣ
ＭＣＩＡバス４８に表れたアドレスを取得する。次に、
外付けバッファ９２ａは、次のラッチ信号によって時刻
ｔ９５にＰＣＭＣＩＡインタフェースに表れたリードデ
ータをラッチし、ＰＣＭＣＩＡバス４８に出力する。こ
れによって、コントローラユニット２１はリードデータ
を取得し、ＰＣＭＣＩＡバスを用いたリード処理は終了
する。次に、時刻ｔ９６にＢＯＦＦを解除し、次のクロ
ック信号である時刻ｔ９７にアドレスバス３１およびデ
ータバス３２をＣＰＵ１に戻し、ＣＰＵ１を通常の動作
モードに復帰させる。なお、上述した例と同様に、ＢＯ
ＦＦによってＣＰＵ１から開放されたデータバス３２を
用いてビデオリフレッシュが行われる。時刻ｔ９８にＣ
ＰＵ１からリードサイクルのＡＤＳが再び出力され、こ
れに呼応して時刻ｔ９９にコントローラユニット２１か
ら取得していたリードデータがデータバス３２に出力さ
れる。ＣＰＵ１は、同時に発行されたＣＲＤＹによって
データを読み取り、一連のリードサイクルを完了する。
は、ＰＣＭＣＩＡコントローラ７８に引き継がれ、ＰＣ
ＭＣＩＡ用のバス４８として機能する。ＰＣＭＣＩＡコ
ントローラ７８は、ラッチしていたアドレスをＰＣＭＣ
ＩＡバス４８に出力する。そして、ラッチ信号を外付け
バッファ９１ａおよび９２ａに出力する。さらに、ＰＣ
ＭＣＩＡインタフェース１０ａおよび１０ｂには、ライ
トおよびリードを示すコントロール信号が信号線４６を
介してＰＣＭＣＩＡコントローラ７８からそれぞれのＰ
ＣＭＣＩＡスロット１０ａおよび１０ｂに供給される。
このコントロール信号がリードの場合は、外付けバッフ
ァ９１ａが最初のラッチ信号によって時刻ｔ９４にＰＣ
ＭＣＩＡバス４８に表れたアドレスを取得する。次に、
外付けバッファ９２ａは、次のラッチ信号によって時刻
ｔ９５にＰＣＭＣＩＡインタフェースに表れたリードデ
ータをラッチし、ＰＣＭＣＩＡバス４８に出力する。こ
れによって、コントローラユニット２１はリードデータ
を取得し、ＰＣＭＣＩＡバスを用いたリード処理は終了
する。次に、時刻ｔ９６にＢＯＦＦを解除し、次のクロ
ック信号である時刻ｔ９７にアドレスバス３１およびデ
ータバス３２をＣＰＵ１に戻し、ＣＰＵ１を通常の動作
モードに復帰させる。なお、上述した例と同様に、ＢＯ
ＦＦによってＣＰＵ１から開放されたデータバス３２を
用いてビデオリフレッシュが行われる。時刻ｔ９８にＣ
ＰＵ１からリードサイクルのＡＤＳが再び出力され、こ
れに呼応して時刻ｔ９９にコントローラユニット２１か
ら取得していたリードデータがデータバス３２に出力さ
れる。ＣＰＵ１は、同時に発行されたＣＲＤＹによって
データを読み取り、一連のリードサイクルを完了する。
【０１２１】このように、本例のコンピュータ２０にお
いては、ＣＰＵ１のアドレスバス３１をＰＣＭＣＩＡ用
のバス４８として兼用しており、コントローラユニット
２１のインタフェースを増加することなく２つのＰＣＭ
ＣＩＡインタフェース１０ａおよび１０ｂを活用できる
ようにしている。そして、インタフェース１０ａおよび
１０ｂによってカードの出し入れを検出し、バッファ９
１および９２の信号をハイインピーダンスにすることに
よってシステムの電源を入れたままカードを抜き差しで
きるように、カードの挿入を検出して信号線をハイイン
ピーダンス状態にして、上記にて説明したような、信号
線を出力したままでは起きる可能性のあるラッチアップ
や、システムが動作しているときにシステムの内部バス
とＰＣＭＣＩＡ用のバスが接続されるとシステムに異常
が発生する可能性を未然に防止している。
いては、ＣＰＵ１のアドレスバス３１をＰＣＭＣＩＡ用
のバス４８として兼用しており、コントローラユニット
２１のインタフェースを増加することなく２つのＰＣＭ
ＣＩＡインタフェース１０ａおよび１０ｂを活用できる
ようにしている。そして、インタフェース１０ａおよび
１０ｂによってカードの出し入れを検出し、バッファ９
１および９２の信号をハイインピーダンスにすることに
よってシステムの電源を入れたままカードを抜き差しで
きるように、カードの挿入を検出して信号線をハイイン
ピーダンス状態にして、上記にて説明したような、信号
線を出力したままでは起きる可能性のあるラッチアップ
や、システムが動作しているときにシステムの内部バス
とＰＣＭＣＩＡ用のバスが接続されるとシステムに異常
が発生する可能性を未然に防止している。
【０１２２】また、本例のコンピュータ２０は、ＣＰＵ
のアドレスバス３１が上記の実施例２と同様にＩＳＡバ
ス４３としても利用できるようになっている。アドレス
バス３１をＩＳＡバス４３として共用する動作について
は上記実施例と同様につき、ここでは詳しい説明を省略
する。
のアドレスバス３１が上記の実施例２と同様にＩＳＡバ
ス４３としても利用できるようになっている。アドレス
バス３１をＩＳＡバス４３として共用する動作について
は上記実施例と同様につき、ここでは詳しい説明を省略
する。
【０１２３】なお、もう一方のＰＣＭＣＩＡインタフェ
ース１０ｂに対するリードサイクルも同様に行われ、Ａ
ＤＳが発行されると、コントローラユニット２１はアド
レスをデコードし、ＰＣＭＣＩＡに対する入出力処理で
あると判別するとＢＯＦＦを発行する。ＣＰＵ１から開
放されたアドレスバス３１の制御は、ＰＣＭＣＩＡコン
トローラ７８に引き継がれ、ＰＣＭＣＩＡ用のバス４８
として機能する。ＰＣＭＣＩＡコントローラ７８は、ア
ドレスをＰＣＭＣＩＡバス４８に出力し、ラッチ信号を
外付け９１ｂおよび９２ｂに出力する。そして、ＰＣＭ
ＣＩＡインタフェース１０ｂにおいて、信号線４６を介
して供給されたコントロール信号によってリード処理が
行われ、外付けバッファ９２ｂからＰＣＭＣＩＡバス４
８に出力され、コントローラユニット２１がリードデー
タを取得する。ライトサイクルにおいては、ＰＣＭＣＩ
Ａコントローラ７８から書き込みを指示するコントロー
ル信号が信号線４６を介してＰＣＭＣＩＡスロット１０
ｂに供給され、ＰＣＭＣＩＡバス４８を介して外付けバ
ッファ９２ｂにラッチされていたデータがＰＣＭＣＩＡ
スロット１０ｂに差し込まれているカードデバイスに書
き込まれる。
ース１０ｂに対するリードサイクルも同様に行われ、Ａ
ＤＳが発行されると、コントローラユニット２１はアド
レスをデコードし、ＰＣＭＣＩＡに対する入出力処理で
あると判別するとＢＯＦＦを発行する。ＣＰＵ１から開
放されたアドレスバス３１の制御は、ＰＣＭＣＩＡコン
トローラ７８に引き継がれ、ＰＣＭＣＩＡ用のバス４８
として機能する。ＰＣＭＣＩＡコントローラ７８は、ア
ドレスをＰＣＭＣＩＡバス４８に出力し、ラッチ信号を
外付け９１ｂおよび９２ｂに出力する。そして、ＰＣＭ
ＣＩＡインタフェース１０ｂにおいて、信号線４６を介
して供給されたコントロール信号によってリード処理が
行われ、外付けバッファ９２ｂからＰＣＭＣＩＡバス４
８に出力され、コントローラユニット２１がリードデー
タを取得する。ライトサイクルにおいては、ＰＣＭＣＩ
Ａコントローラ７８から書き込みを指示するコントロー
ル信号が信号線４６を介してＰＣＭＣＩＡスロット１０
ｂに供給され、ＰＣＭＣＩＡバス４８を介して外付けバ
ッファ９２ｂにラッチされていたデータがＰＣＭＣＩＡ
スロット１０ｂに差し込まれているカードデバイスに書
き込まれる。
【０１２４】以上の実施例に説明したように、本発明に
係るコンピュータは、ＣＰＵ１のアドレスバス３１がＩ
バス４０、ＩＳＡバス４３、さらにＰＣＭＣＩＡ用のバ
ス４８として兼用できるようになっており、インタフェ
ースの量を大幅に削減することができる。従って、チッ
プに必要とされる電極の数も少なくてすみ、機能の集約
されたチップを小型にでき、コンピュータの大幅な小型
化を図れる。さらに、インタフェースが削減されたた
め、これらの駆動するための消費電力も削減される。そ
して、バスを切り換えている間は、ＣＰＵ１において消
費される電力も削減されているので、バッテリーなどの
限られた電源によって長時間稼働可能な本格的に携帯用
として利用できるコンピュータを実現できる。また、ビ
デオリフレッシュをバス切り換え中に同時に行うなど、
パフォーマンスの向上が図られており、本発明により高
性能で小型・省電力の携帯に適したコンピュータを提供
できる。
係るコンピュータは、ＣＰＵ１のアドレスバス３１がＩ
バス４０、ＩＳＡバス４３、さらにＰＣＭＣＩＡ用のバ
ス４８として兼用できるようになっており、インタフェ
ースの量を大幅に削減することができる。従って、チッ
プに必要とされる電極の数も少なくてすみ、機能の集約
されたチップを小型にでき、コンピュータの大幅な小型
化を図れる。さらに、インタフェースが削減されたた
め、これらの駆動するための消費電力も削減される。そ
して、バスを切り換えている間は、ＣＰＵ１において消
費される電力も削減されているので、バッテリーなどの
限られた電源によって長時間稼働可能な本格的に携帯用
として利用できるコンピュータを実現できる。また、ビ
デオリフレッシュをバス切り換え中に同時に行うなど、
パフォーマンスの向上が図られており、本発明により高
性能で小型・省電力の携帯に適したコンピュータを提供
できる。
【０１２５】なお、上記では、インテル社製のＣＰＵを
用いたコンピュータを例として説明しているが、これに
限定されないことはもちろんである。例えば、ＩＢＭ社
製のＣＰＵであるPowerPC を用いたコンピュータにおい
ては上記のＢＯＦＦによる制御はアドレスリトライ信号
ＡＲＴＲＹおよびデータリトライ信号ＤＲＴＲＹの組み
合わせによって行うことができる。これらの信号はアド
レスのレディー信号であるアドレスアクノリッジ信号Ａ
ＡＣＫおよびデータのレディー信号であるトランスファ
ーアクノリッジＴＡを出力した次のクロックに同期して
それぞれ出力可能である。そして、PowerPC はＡＡＣＫ
あるいはＴＡといったレディー信号を受けてから次のク
ロックでＡＲＴＲＹあるいはＤＲＴＲＹの無いことを確
認してから次のサイクルに移る。また、PowerPC はＤＲ
ＴＲＹを受け付けるとバスを駆動しない。従って、Powe
rPC をＣＰＵとして用いたコンピュータにおいては、Ｃ
ＰＵが入出力命令、例えば、ライト命令を出力すると、
いったんアドレスおよびデータを受け取った後、アドレ
スバスビジー信号ＡＢＢを出力しバスをＣＰＵに与えな
い。あるいはＣＰＵのバス要求信号ＢＲに対しバスグラ
ント信号ＢＧを出力しないことでバスをＣＰＵに与えず
にコントローラユニット（メモリコントローラ）がマス
ターとなってバスを制御すれば良い。また、入出力命令
がリード命令の場合は、サイクル終了後、ＤＲＴＲＹを
ＣＰＵに出力し、その間に各デバイスとアクセスしてデ
ータを揃え、ＤＲＴＲＹをディセーブルすると共にその
データをＣＰＵに供給すれば良い。
用いたコンピュータを例として説明しているが、これに
限定されないことはもちろんである。例えば、ＩＢＭ社
製のＣＰＵであるPowerPC を用いたコンピュータにおい
ては上記のＢＯＦＦによる制御はアドレスリトライ信号
ＡＲＴＲＹおよびデータリトライ信号ＤＲＴＲＹの組み
合わせによって行うことができる。これらの信号はアド
レスのレディー信号であるアドレスアクノリッジ信号Ａ
ＡＣＫおよびデータのレディー信号であるトランスファ
ーアクノリッジＴＡを出力した次のクロックに同期して
それぞれ出力可能である。そして、PowerPC はＡＡＣＫ
あるいはＴＡといったレディー信号を受けてから次のク
ロックでＡＲＴＲＹあるいはＤＲＴＲＹの無いことを確
認してから次のサイクルに移る。また、PowerPC はＤＲ
ＴＲＹを受け付けるとバスを駆動しない。従って、Powe
rPC をＣＰＵとして用いたコンピュータにおいては、Ｃ
ＰＵが入出力命令、例えば、ライト命令を出力すると、
いったんアドレスおよびデータを受け取った後、アドレ
スバスビジー信号ＡＢＢを出力しバスをＣＰＵに与えな
い。あるいはＣＰＵのバス要求信号ＢＲに対しバスグラ
ント信号ＢＧを出力しないことでバスをＣＰＵに与えず
にコントローラユニット（メモリコントローラ）がマス
ターとなってバスを制御すれば良い。また、入出力命令
がリード命令の場合は、サイクル終了後、ＤＲＴＲＹを
ＣＰＵに出力し、その間に各デバイスとアクセスしてデ
ータを揃え、ＤＲＴＲＹをディセーブルすると共にその
データをＣＰＵに供給すれば良い。
【０１２６】
【発明の効果】以上に説明したように、本発明の情報処
理装置においては、ＣＰＵ用のバスをＩ／Ｏコントロー
ラなどに接続された内部バス（Ｉバス）、ＩＳＡバスな
どの拡張バス、さらに、ＰＣＭＣＩＡ用のバスなどとし
て共用できるようにしている。そして、ＢＯＦＦなどの
ＣＰＵからバスを開放する手段を用いてこの共用のバス
を使用するタイミングを分離している。従って、ＣＰ
Ｕ、メモリコントローラ、Ｉ／Ｏコントローラ、システ
ムメモリ、ビデオメモリ、ＢＩＯＳＲＯＭ、さらに、Ｉ
ＳＡデバイスなどを接続するバスのハードウェア構成を
非常に簡略化することができ、これに係るインタフェー
スの量を大幅に削減することができる。このため、ＩＣ
チップの小型化を図れ、高密度実装も簡単に行えるよう
になり、小型の情報処理装置を安価に提供することがで
きる。また、ＣＰＵから開放されたバスを、さらに、Ｉ
／Ｏコントローラ等に対して２段階あるいはさらに多段
階に開放することが可能であり、これによって、さらに
情報処理装置の小型化が図れる。
理装置においては、ＣＰＵ用のバスをＩ／Ｏコントロー
ラなどに接続された内部バス（Ｉバス）、ＩＳＡバスな
どの拡張バス、さらに、ＰＣＭＣＩＡ用のバスなどとし
て共用できるようにしている。そして、ＢＯＦＦなどの
ＣＰＵからバスを開放する手段を用いてこの共用のバス
を使用するタイミングを分離している。従って、ＣＰ
Ｕ、メモリコントローラ、Ｉ／Ｏコントローラ、システ
ムメモリ、ビデオメモリ、ＢＩＯＳＲＯＭ、さらに、Ｉ
ＳＡデバイスなどを接続するバスのハードウェア構成を
非常に簡略化することができ、これに係るインタフェー
スの量を大幅に削減することができる。このため、ＩＣ
チップの小型化を図れ、高密度実装も簡単に行えるよう
になり、小型の情報処理装置を安価に提供することがで
きる。また、ＣＰＵから開放されたバスを、さらに、Ｉ
／Ｏコントローラ等に対して２段階あるいはさらに多段
階に開放することが可能であり、これによって、さらに
情報処理装置の小型化が図れる。
【０１２７】さらに、バスを開放している間はＣＰＵを
低消費電力の状態にし、あるいは、Ｉ／Ｏコントローラ
等がバスに接続されていない間はクロックの供給を停止
するなどの方法によって情報処理装置の消費電力の低減
が図れている。さらに、バスを切り換えて使用する際
に、規格や動作の安定上の問題のない場合はバスを駆動
する電圧を下げるようにしているので、さらに消費電力
の低減が可能となる。
低消費電力の状態にし、あるいは、Ｉ／Ｏコントローラ
等がバスに接続されていない間はクロックの供給を停止
するなどの方法によって情報処理装置の消費電力の低減
が図れている。さらに、バスを切り換えて使用する際
に、規格や動作の安定上の問題のない場合はバスを駆動
する電圧を下げるようにしているので、さらに消費電力
の低減が可能となる。
【０１２８】また、ＣＰＵから開放された共用のバス
は、例えばアドレスバスをアドレスおよびデータのマル
チプレクスされた内部バスとして用い、他のデータバス
をビデオリフレッシュなどのために同時に用いれるよう
にしてある。このため、情報処理装置として十分なパフ
ォーマンスを維持することができる。マルチプレクスさ
れたバスはサイクル信号によってデータの有効性および
タイミングを指示できるようにしてあるので、クロック
信号は不要であり、ＥＭＩやクロストークといった問題
を回避することができる。さらに、本発明の情報処理装
置は、バスがＣＰＵから開放されることを利用し、入出
力データの加工等も行えるようにしてあるなど上述した
ように多種多様な機能を実現でき、多くの効果を備えた
情報処理装置である。このように、本発明の情報処理装
置は、小型化および低消費電力化が可能であり、さら
に、十分な性能を確保できるものであり、小型、軽量化
が進む携帯用の情報処理装置として好適なものである。
は、例えばアドレスバスをアドレスおよびデータのマル
チプレクスされた内部バスとして用い、他のデータバス
をビデオリフレッシュなどのために同時に用いれるよう
にしてある。このため、情報処理装置として十分なパフ
ォーマンスを維持することができる。マルチプレクスさ
れたバスはサイクル信号によってデータの有効性および
タイミングを指示できるようにしてあるので、クロック
信号は不要であり、ＥＭＩやクロストークといった問題
を回避することができる。さらに、本発明の情報処理装
置は、バスがＣＰＵから開放されることを利用し、入出
力データの加工等も行えるようにしてあるなど上述した
ように多種多様な機能を実現でき、多くの効果を備えた
情報処理装置である。このように、本発明の情報処理装
置は、小型化および低消費電力化が可能であり、さら
に、十分な性能を確保できるものであり、小型、軽量化
が進む携帯用の情報処理装置として好適なものである。
【図１】本発明のクレーム対応図である。
【図２】本発明の図１と異なるクレーム対応図である。
【図３】本発明の実施例１に係る情報処理装置の概略構
成を示すブロック図である。
成を示すブロック図である。
【図４】図３に示す情報処理装置のコントローラユニッ
トおよびその周辺の構成を更に詳しく示すブロック図で
ある。
トおよびその周辺の構成を更に詳しく示すブロック図で
ある。
【図５】図３に示す情報処理装置のＣＰＵの構成をさら
に詳しく示すブロック図である。
に詳しく示すブロック図である。
【図６】図３に示す情報処理装置において、Ｉ／Ｏコン
トローラに対し入出力命令（ライト命令）を行う際の動
作を示すタイミングチャートである。
トローラに対し入出力命令（ライト命令）を行う際の動
作を示すタイミングチャートである。
【図７】省電力状態においてＳＴＰＣＬＫを受け入れる
ＣＰＵを用いた本発明に係る情報処理装置において、Ｉ
／Ｏコントローラに対し入出力命令（ライト命令）を行
う際の動作を示すタイミングチャートである。
ＣＰＵを用いた本発明に係る情報処理装置において、Ｉ
／Ｏコントローラに対し入出力命令（ライト命令）を行
う際の動作を示すタイミングチャートである。
【図８】図３に示す情報処理装置において、ＢＩＯＳＲ
ＯＭに対しリード命令を行う際の動作を示すタイミング
チャートである。
ＯＭに対しリード命令を行う際の動作を示すタイミング
チャートである。
【図９】図３に示す情報処理装置において、Ｉ／Ｏコン
トローラにＩバスを開放する際の動作を示すタイミング
チャートである。
トローラにＩバスを開放する際の動作を示すタイミング
チャートである。
【図１０】図３に示す情報処理装置において、アクセラ
レータを用いて描画を行う際の動作を示すタイミングチ
ャートである。
レータを用いて描画を行う際の動作を示すタイミングチ
ャートである。
【図１１】本発明の実施例２に係る情報処理装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図１２】図１１に示す情報処理装置において、ＣＰＵ
のアドレスバス、ＩＳＡバス、Ｉバスとしての信号配置
を示す図である。
のアドレスバス、ＩＳＡバス、Ｉバスとしての信号配置
を示す図である。
【図１３】図１１に示す情報処理装置のＩバスを用いた
リードサイクルを示すタイミングチャートである。
リードサイクルを示すタイミングチャートである。
【図１４】図１１に示す情報処理装置のＩＳＡバスを用
いたリードサイクルを示すタイミングチャートである。
いたリードサイクルを示すタイミングチャートである。
【図１５】図１１に示す情報処理装置のＩＳＡバスを用
いたライトサイクルを示すタイミングチャートである。
いたライトサイクルを示すタイミングチャートである。
【図１６】図１１に示す情報処理装置のＡＨＯＬＤを用
いたリードサイクルを示す図である。
いたリードサイクルを示す図である。
【図１７】本発明の実施例３に係る情報処理装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図１８】図１７に示す情報処理装置のＰＣＭＣＩＡバ
スを用いたリードサイクルを示すタイミングチャートで
ある。
スを用いたリードサイクルを示すタイミングチャートで
ある。
【図１９】従来の情報処理装置の概略構成を示すブロッ
ク図である。
ク図である。
１・・ＣＰＵ ３・・システムメモリ（メインメモリ） ５・・メモリコントローラ ７・・バス変換ユニット ９・・ＣＰＵバス １１・・Ｉ／Ｏコントローラ １２・・ビデオメモリ １３・・ビデオコントローラ １４・・ディスプレイ １５・・ワンチップマイコン １７・・ＢＩＯＳＲＯＭ １８・・ＢＩＯＳＲＯＭ用のバッファ ２０・・情報処理装置 ２１・・コントローラユニット（メモリコントローラ＆
ビデオコントローラ） ２２・・メモリユニット ３１・・アドレスバス ３２・・データバス ３３・・バックオフ信号線 ３４・・ステータス信号線 ３５・・Ｉバス制御信号線 ３６・・ＩＣＥＮ信号線 ３８・・ＣＰＵに対する制御信号線 ４０・・Ｉバス（内部バス） ４３・・ＩＳＡバス ４８・・ＰＣＭＣＩＡ用バス ５４・・ＣＰＵのバス制御部 ６１・・コントローラユニットの管理部 ６３・・ＣＰＵ管理部 ６４・・システムメモリ制御部 ６５・・ＶＧＡ制御部 ６６・・アクセラレータ制御部 ６７・・メモリ制御部 ６８・・モニター制御部 ６９・・リフレッシュバッファ ７０・・ラッチ部 ７１・・ＣＰＵインタフェースコントローラ ７２・・メモリーコントローラ ７３・・ビデオコントローラ ７４・・内部バスコントローラ ７５・・ＩＳＡバスコントローラ ７６・・インタフェースコントローラ ７７・・内部バスコントローラ ７８・・ＰＣＭＣＩＡコントローラ ７９・・デバイスコントローラ ８０・・ＨＤＤ ８１・・ＣＤ−ＲＯＭ ８２・・ＩＳＡ拡張用バッファ ８３・・拡張スロット ９１、９２・・ＰＣＭＣＩＡ用外付けバッファ
ビデオコントローラ） ２２・・メモリユニット ３１・・アドレスバス ３２・・データバス ３３・・バックオフ信号線 ３４・・ステータス信号線 ３５・・Ｉバス制御信号線 ３６・・ＩＣＥＮ信号線 ３８・・ＣＰＵに対する制御信号線 ４０・・Ｉバス（内部バス） ４３・・ＩＳＡバス ４８・・ＰＣＭＣＩＡ用バス ５４・・ＣＰＵのバス制御部 ６１・・コントローラユニットの管理部 ６３・・ＣＰＵ管理部 ６４・・システムメモリ制御部 ６５・・ＶＧＡ制御部 ６６・・アクセラレータ制御部 ６７・・メモリ制御部 ６８・・モニター制御部 ６９・・リフレッシュバッファ ７０・・ラッチ部 ７１・・ＣＰＵインタフェースコントローラ ７２・・メモリーコントローラ ７３・・ビデオコントローラ ７４・・内部バスコントローラ ７５・・ＩＳＡバスコントローラ ７６・・インタフェースコントローラ ７７・・内部バスコントローラ ７８・・ＰＣＭＣＩＡコントローラ ７９・・デバイスコントローラ ８０・・ＨＤＤ ８１・・ＣＤ−ＲＯＭ ８２・・ＩＳＡ拡張用バッファ ８３・・拡張スロット ９１、９２・・ＰＣＭＣＩＡ用外付けバッファ
Claims (40)
- 【請求項１】 ＣＰＵ、第１の処理部および第２の処理
部または記憶部が共通のバスにより接続された情報処理
装置であって、 前記ＣＰＵは処理サイクルの発生中に前記ＣＰＵを前記
共通のバスから開放可能なバス開放手段を備えており、 前記第１の処理部は、前記ＣＰＵから前記第２の処理部
または記憶部に対する入出力命令が出ると前記バス開放
手段に対しバス開放を指示するＣＰＵインタフェース手
段と、前記第１の処理部がマスターとなって前記共通の
バスを使用して前記第２の処理部または記憶部に対し前
記入出力命令に従った処理を行う第１のバス管理手段と
を備えていることを特徴とする情報処理装置。 - 【請求項２】 請求項１において、前記共通のバスは、
前記ＣＰＵがマスターとなった第１の機能と、前記第１
の処理部がマスターとなった第２の機能とを備えている
ことを特徴とする情報処理装置。 - 【請求項３】 請求項１において、前記共通のバスに第
３の処理部が接続されており、 前記ＣＰＵインタフェース手段は、前記ＣＰＵから前記
第３の処理部に対する入出力命令が出ると前記バス開放
手段に対しバス開放を指示し、 前記第１の処理部は、前記共通のバスを使用して前記第
３の処理部に対し前記入出力命令に従った処理を行う第
２のバス管理手段を備えていることを特徴とする情報処
理装置。 - 【請求項４】 請求項３において、前記共通のバスは、
前記ＣＰＵがマスターとなった第１の機能と、前記第１
の処理部がマスターとなって前記第１のバス管理手段に
よって前記第２の処理部または記憶部に対し入出力処理
を行う第２の機能と、前記第１の処理部がマスターとな
って前記第２のバス管理手段によって前記第３の処理部
に対し前記第２の機能と異なる方式の入出力処理を行う
第３の機能とを備えていることを特徴とする情報処理装
置。 - 【請求項５】 請求項３において、前記入出力命令の開
始情報が前記第２の処理部に前記共通のバスを介して入
力されており、前記第２の処理部が自己の選択の有無を
示す選択信号を出力し、前記第１の処理部が前記選択信
号によって前記第１のバス管理手段および前記第２のバ
ス管理手段のいずれかを選択することを特徴とする情報
処理装置。 - 【請求項６】 請求項５において、前記第１の処理部お
よび前記第２の処理部は、前記選択信号を伝達する伝達
手段によって接続されており、この伝達手段を介して前
記第２の処理部における前記入出力処理の完了を示すレ
ディー信号が伝達されることを特徴とする情報処理装
置。 - 【請求項７】 請求項３において、前記第３の処理部は
機能拡張用インタフェースあるいはこの機能拡張用イン
タフェースを介して接続される処理装置であることを特
徴とする情報処理装置。 - 【請求項８】 請求項１において、前記共通のバスに第
３の処理部またはそのインタフェースが接続されてお
り、 前記第２の処理部は、前記第１の処理部に対して前記共
通のバスの開放を指示し、前記第２の処理部がマスター
となって前記共通のバスを介して前記第３の処理部また
はそのインタフェースにアドレスおよびデータの少なく
ともいずれかを出力する第２のバス管理手段を備えてい
ることを特徴とする情報処理装置。 - 【請求項９】 請求項８において、前記第２の処理部は
入出力コントローラであり、前記第３の処理部は機能拡
張用インタフェースまたはこの機能拡張用インタフェー
スを介して接続される処理装置であることを特徴とする
情報処理装置。 - 【請求項１０】 請求項１において、前記ＣＰＵは前記
バス開放手段によって前記共通のバスが復帰すると前記
入出力命令を再度出力することを備えていることを特徴
とする情報処理装置。 - 【請求項１１】 請求項１０において、前記ＣＰＵイン
タフェース手段は前記ＣＰＵのバックオフ入力を用いて
バス開放を指示することを特徴とする情報処理装置。 - 【請求項１２】 請求項１において、前記第１の処理部
はメモリーコントローラであることを特徴とする情報処
理装置。 - 【請求項１３】 請求項１において、前記共通のバスは
アドレスバスおよびデータバスを備えており、前記第１
の処理部と前記第２の処理部は前記アドレスバスおよび
データバスのいずれか一方のバスを内部バスとして用
い、この内部バスはアドレスおよびデータがマルチプレ
クスされたバスであることを特徴とする情報処理装置。 - 【請求項１４】 請求項１３において、前記第１のバス
管理手段は、前記内部バスのアドレスおよびデータの有
効性とアクセスのタイミングを指示する独立したサイク
ル信号を発生することを特徴とする情報処理装置。 - 【請求項１５】 請求項１４において、前記サイクル信
号は少なくとも２サイクルの信号であることを特徴とす
る情報処理装置。 - 【請求項１６】 請求項１３において、前記第１の処理
部は、前記ＣＰＵインタフェース手段によってバス開放
を指示すると前記内部バスに印加する電圧を低減する手
段を備えていることを特徴とする情報処理装置。 - 【請求項１７】 請求項１３において、前記アドレスバ
スが前記内部バスとして用いられることを特徴とする情
報処理装置。 - 【請求項１８】 請求項１７において、少なくとも１つ
のメモリーと、このメモリーを制御可能なコントローラ
とを有し、前記データバスに前記メモリーおよびコント
ローラが接続されていることを特徴とする情報処理装
置。 - 【請求項１９】 請求項１８において、前記メモリーが
ビデオメモリーであり、前記コントローラがビデオコン
トローラであり、前記データバスを介してビデオリフレ
ッシュが可能であることを特徴とする情報処理装置。 - 【請求項２０】 請求項１８において、前記コントロー
ラはメモリーコントローラであり、前記データバスを介
してメモリーリフレッシュが可能であることを特徴とす
る情報処理装置。 - 【請求項２１】 請求項１８において、前記コントロー
ラはＤＭＡコントローラであり、前記データバスを介し
てＤＭＡサイクルが実行可能であることを特徴とする情
報処理装置。 - 【請求項２２】 請求項１３において、前記共通のバス
に第３の処理部が接続されており、前記第１の処理部と
前記第３の処理部は前記アドレスバスおよびデータバス
のいずれか一方のバスを拡張バスとして用いて接続さ
れ、この拡張バスは第２のアドレスバスと第２のデータ
バスを備えていることを特徴とする情報処理装置。 - 【請求項２３】 請求項２２において、前記アドレスバ
スが前記拡張バスとして用いられることを特徴とする情
報処理装置。 - 【請求項２４】 請求項１において、前記共通のバスは
アドレスバスおよびデータバスを備えており、前記第１
の処理部と前記第２の処理部は前記アドレスバスおよび
データバスのいずれか一方のバスを拡張バスとして用
い、この拡張バスは第２のアドレスバスと第２のデータ
バスを備えていることを特徴とする情報処理装置。 - 【請求項２５】 請求項１において、前記ＣＰＵは、前
記バス開放手段によって前記共通のバスが開放されると
省電力化する機能を備えていることを特徴とする情報処
理装置。 - 【請求項２６】 請求項２５において、前記ＣＰＵは、
前記バス開放手段によって前記共通のバスが開放される
と内部クロックを停止する機能を備えていることを特徴
とする情報処理装置。 - 【請求項２７】 請求項１において、前記ＣＰＵへ供給
されるクロックの制御手段を有しており、このクロック
制御手段は、前記共通のバスが開放されると前記クロッ
クを停止する機能および前記共通のバスが開放されると
該クロックの周波数を下げる機能の少なくともいずれか
を備えていることを特徴とする情報処理装置。 - 【請求項２８】 請求項１において、前記共通のバスの
開放および復帰に伴い前記第２の処理部へのクロックの
供給を開始および停止する手段を有することを特徴とす
る情報処理装置。 - 【請求項２９】 請求項１において、前記第１のバス管
理手段は、前記第２の処理部または記憶部のアドレスお
よびデータの少なくともいずれか一方を変換する手段を
備えていることを特徴とする情報処理装置。 - 【請求項３０】 請求項１において、前記第１のバス管
理手段は、前記入出力命令のアドレスおよびデータの少
なくともいずれか一方をラッチするラッチ手段を備えて
おり、前記第２の処理部または記憶部との間で前記ラッ
チ手段の情報に基づき少なくとも１回のサイクルの処理
を実行することを特徴とする情報処理装置。 - 【請求項３１】 請求項３０において、前記ＣＰＵは前
記バス開放手段によって前記共通のバスが復帰すると前
記入出力命令を再度出力し、 前記第１の処理部は、再度出力された前記入出力命令に
対し処理を行わずにレディー信号を返すことを特徴とす
る情報処理装置。 - 【請求項３２】 請求項３０において、前記ＣＰＵは前
記バス開放手段によって前記共通のバスが復帰すると前
記入出力命令を再度出力し、 前記第１の処理部は、該第１の処理部がマスターとなっ
て行った前記処理によって得たデータをＣＰＵの入力形
式に合わせて加工し、再度出力された前記入出力命令に
対し出力することを特徴とする情報処理装置。 - 【請求項３３】 ＣＰＵと第１の処理部が第１のバスに
よって接続され、前記第１の処理部と第２の処理部また
は記憶部が第２のバスにより接続された情報処理装置で
あって、 前記第２のバスは少なくともアドレスおよびデータがマ
ルチプレクスされたバスであり、 前記第１の処理部は、前記一方のバスのアドレスおよび
データの有効性とアクセスのタイミングを指示する独立
した少なくとも２サイクルのサイクル信号を発生する手
段を備えていることを特徴とする情報処理装置。 - 【請求項３４】 ＣＰＵ、第１の処理部および第２の処
理部または記憶部が共通のバスにより接続された情報処
理装置の制御方法であって、 前記ＣＰＵは処理サイクルの発生中に前記ＣＰＵを前記
バスから開放可能なバス開放手段を備えており、 前記ＣＰＵから前記第２の処理部または記憶部に対する
入出力命令が出ると前記バス開放手段に対しバス開放を
指示する第１のステップと、 前記第１の処理部がマスターとなって前記バスを使用し
て前記第２の処理部または記憶部に対し前記入出力命令
に従った処理を行う第２のステップとを有することを特
徴とする情報処理装置の制御方法。 - 【請求項３５】 請求項３４において、前記共通のバス
が開放されると、前記共通のバスに印加する電圧を下げ
ることを特徴とする情報処理装置の制御方法。 - 【請求項３６】 請求項３４において、前記第１のステ
ップに先立って、前記第１の処理部が前記入出力命令の
アドレスおよびデータの少なくともいずれか一方をラッ
チするステップを有し、 前記第２のステップにおいて、前記第２の処理部または
記憶部との間でラッチした情報に基づき少なくとも１回
のサイクルの処理を実行することを特徴とする情報処理
装置の制御方法。 - 【請求項３７】 請求項３６において、前記第２のステ
ップに続いて、前記共通のバスを復帰する第３のステッ
プと、 前記ＣＰＵから再度出力された前記入出力命令に対しレ
ディー信号を返し、前記入出力命令がリード命令のとき
は前記処理で得たデータを前記ＣＰＵの入力形式に合わ
せて加工して出力する第４のステップとを有することを
特徴とする情報処理装置の制御方法。 - 【請求項３８】 請求項３４において、前記共通のバス
に第３の処理部が接続されており、 前記ＣＰＵから前記第３の処理部に対する入出力命令が
出ると前記第１のステップを行い、その後、共通のバス
を使用して前記第３の処理部に対し前記入出力命令に従
った処理を行う第５のステップを有することを特徴とす
る情報処理装置の制御方法。 - 【請求項３９】 請求項３８において、前記入出力命令
の少なくとも開始情報が前記第２の処理部に前記共通の
バスを介して入力されており、 前記第５のステップに先立って、前記第２の処理部が前
記開始情報によって自己の選択の有無を判断する第６の
ステップを有し、 前記第５のステップにおいて、前記第１の処理部は前記
第２の処理部の判断に従って、前記共通のバスを前記第
２の処理部に接続する第１の制御方式および、前記第３
の処理部に接続する第２の制御方式のいずれかで共通の
バスの制御することを特徴とする情報処理装置。 - 【請求項４０】 請求項３４において、前記共通のバス
に第３の処理部またはそのインタフェースが接続されて
おり、 前記ＣＰＵから前記第３の処理部に対する入出力命令が
でると前記第１のステップを行い、その後、前記第２の
処理部が前記第１の処理部に対して前記共通のバスの開
放を指示するステップと、 前記第２の処理部がマスターとなって前記共通のバスの
少なくとも１部を介して前記第３の処理部またはそのイ
ンタフェースにアドレスおよびデータの少なくともいず
れかを出力するステップとを有することを特徴とする情
報処理装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024522A JPH09128323A (ja) | 1995-08-31 | 1996-02-09 | 情報処理装置および情報処理装置の制御方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-224328 | 1995-08-31 | ||
| JP22432895 | 1995-08-31 | ||
| JP8024522A JPH09128323A (ja) | 1995-08-31 | 1996-02-09 | 情報処理装置および情報処理装置の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128323A true JPH09128323A (ja) | 1997-05-16 |
Family
ID=26362057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8024522A Pending JPH09128323A (ja) | 1995-08-31 | 1996-02-09 | 情報処理装置および情報処理装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009237888A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | データ処理装置、画像符号化復号装置及びデータ処理システム |
| JP2010009612A (ja) * | 2001-01-31 | 2010-01-14 | Renesas Technology Corp | データ処理システム |
-
1996
- 1996-02-09 JP JP8024522A patent/JPH09128323A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010009612A (ja) * | 2001-01-31 | 2010-01-14 | Renesas Technology Corp | データ処理システム |
| JP2010146579A (ja) * | 2001-01-31 | 2010-07-01 | Renesas Technology Corp | シングルチップデータプロセッサ及び半導体集積回路 |
| US7975077B2 (en) | 2001-01-31 | 2011-07-05 | Renesas Electronics Corporation | Data processing system and data processor |
| JP2011154685A (ja) * | 2001-01-31 | 2011-08-11 | Renesas Electronics Corp | データ処理システム |
| US8244926B2 (en) | 2001-01-31 | 2012-08-14 | Renesas Electronics Corporation | Data processing system and data processor |
| US8595388B2 (en) | 2001-01-31 | 2013-11-26 | Renesas Electronics Corporation | Data processing system and data processor |
| US8812750B2 (en) | 2001-01-31 | 2014-08-19 | Renesas Electronics Corporation | Data processing system and data processor |
| US9069911B2 (en) | 2001-01-31 | 2015-06-30 | Renesas Electronics Corporation | Data processing system and data processor |
| JP2009237888A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | データ処理装置、画像符号化復号装置及びデータ処理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5941968A (en) | Computer system for concurrent data transferring between graphic controller and unified system memory and between CPU and expansion bus device | |
| US8266369B2 (en) | Flash memory interface | |
| US5978866A (en) | Distributed pre-fetch buffer for multiple DMA channel device | |
| US5859988A (en) | Triple-port bus bridge | |
| JP2835184B2 (ja) | 情報処理装置、デバイス制御方法、およびｉｃカード | |
| US6449677B1 (en) | Method and apparatus for multiplexing and demultiplexing addresses of registered peripheral interconnect apparatus | |
| JPH07504773A (ja) | マルチ幅のメモリ・サブシステムをサポートするためのシステム並びに方法 | |
| US5678064A (en) | Local bus-ISA bridge for supporting PIO and third party DMA data transfers to IDE drives | |
| KR100679370B1 (ko) | 메모리 소자에서의 워드 순서지정 방법 | |
| US5734914A (en) | Computer system capable of shifting voltage level of data signal between processor and system memory | |
| US7327370B2 (en) | Memory controller hub interface | |
| US6763448B1 (en) | Microcomputer and microcomputer system | |
| JP3188840B2 (ja) | コンピュータ・システムに用いられる周辺装置及びその制御方法 | |
| JP2004503859A (ja) | メモリコントローラハブ | |
| US6079024A (en) | Bus interface unit having selectively enabled buffers | |
| US6266723B1 (en) | Method and system for optimizing of peripheral component interconnect PCI bus transfers | |
| KR100684553B1 (ko) | 듀얼 포트 메모리와 결합되는 마이크로 프로세서 | |
| US20030217218A1 (en) | Interface for devices having different data bus widths and data transfer method using the interface | |
| JPH09128323A (ja) | 情報処理装置および情報処理装置の制御方法 | |
| KR960001023B1 (ko) | 이기종 버스시스템에서의 버스 공유방법 및 버스 스와핑장치 | |
| US6665748B1 (en) | Specialized PCMCIA host adapter for use with low cost microprocessors | |
| US7694004B2 (en) | Bit-granular writes of control registers | |
| JP3402049B2 (ja) | 情報処理装置および情報処理装置の制御方法 | |
| JPH0969073A (ja) | 情報処理装置およびその制御方法 | |
| US20020169917A1 (en) | Peripheral device with shared bus interface and operating method thereof |