JPH09128269A - Abnormality display system - Google Patents
Abnormality display systemInfo
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- JPH09128269A JPH09128269A JP7284205A JP28420595A JPH09128269A JP H09128269 A JPH09128269 A JP H09128269A JP 7284205 A JP7284205 A JP 7284205A JP 28420595 A JP28420595 A JP 28420595A JP H09128269 A JPH09128269 A JP H09128269A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ユニットの異常を
表示する異常表示システムに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an abnormality display system for displaying an abnormality of a unit.
【０００２】[0002]
【従来の技術】従来、バスに接続された複数のユニット
の異常を表示するシステムは、図５に示すように、ＣＰ
Ｕユニットの異常検出部および状態監視部がインタフェ
ースユニットや入出力ユニットなどのユニットを一括し
て管理し、動作状態、故障状態、エラー要因などを表示
１、表示２などの７セグメントＬＥＤにコード化してそ
れぞれあるいは切り替えて表示していた。2. Description of the Related Art Conventionally, a system for displaying abnormalities in a plurality of units connected to a bus is shown in FIG.
The U unit's abnormality detection unit and status monitoring unit collectively manage units such as interface units and input / output units, and code operating status, failure status, error factors, etc. into 7-segment LEDs such as display 1 and display 2. It was displayed individually or switched.
【０００３】図５は、従来例の説明図を示す。図５にお
いて、ＣＰＵユニットは、ベースボードを介して接続さ
れた複数のインタフェースユニットや入出力ユニットな
どを一括管理するものであって、ここでは、インタフェ
ースユニットや入出力ユニットの異常状態を監視し、そ
の状態を表示１、表示２に表示する異常検出部および状
態監視部などから構成されるものである。FIG. 5 shows an explanatory view of a conventional example. In FIG. 5, the CPU unit collectively manages a plurality of interface units and input / output units connected via the base board. Here, the abnormal state of the interface units and input / output units is monitored, It is composed of an abnormality detection unit and a state monitoring unit for displaying the state on the display 1 and the display 2.
【０００４】切替えスイッチは、表示１、表示２に表示
する内容を切り替えるものであって、例えば表示１、表
示２にユニットの異常状態が表示されているときにその
異常発生箇所（アドレスなど）に切り替えて表示したり
などするものである。The changeover switch is used to switch the contents displayed on the display 1 and the display 2. For example, when the abnormal state of the unit is displayed on the display 1 and the display 2, the abnormal place (address or the like) is displayed. It is switched and displayed.
【０００５】外部機器又は回線は、インタフェースユニ
ットに接続されたものである。外部機器は、入出力機器
に接続されたものである。The external device or line is connected to the interface unit. The external device is connected to the input / output device.
【０００６】[0006]
【発明が解決しようとする課題】上述した図５に示す従
来のシステムは、ＣＰＵユニットが他のユニットの異常
状態を一括管理してＬＥＤなどに表示していていたた
め、一括管理するＣＰＵユニット自身に異常が発生した
場合、当該ＣＰＵユニットの異常状態を他のユニットが
監視して表示したり、更に当該他のユニット内の異常発
生や接続された外部機器などの異常発生を監視して表示
し得ないという問題があった。In the conventional system shown in FIG. 5 described above, since the CPU unit collectively manages the abnormal states of other units and displays them on the LED or the like, the CPU unit itself that collectively manages them. When an abnormality occurs, another unit may monitor and display the abnormal state of the CPU unit, or may further monitor and display the abnormality occurrence in the other unit or the external device connected. There was a problem of not having.
【０００７】本発明は、これらの問題を解決するため、
マスタユニット内のみならずスレーブユニット内にも外
部異常検出部および内部異常検出部をそれぞれ設け、相
互に監視して各ユニットがそれぞれ内部異常表示および
外部異常表示し、複数のユニットのうち異常ユニットを
簡易に特定可能にし保守性の向上を図ることを目的とし
ている。[0007] The present invention solves these problems,
An external abnormality detection unit and an internal abnormality detection unit are provided not only in the master unit but also in the slave unit, and they monitor each other to display an internal abnormality display and an external abnormality display. The purpose is to easily identify and improve maintainability.
【０００８】[0008]
【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、マスタユ
ニット１は、複数のスレーブユニット２を制御するもの
であって、ステータスレジスタ１１、内部異常検出部１
３、および外部異常検出部１４などから構成されるもの
である。Means for solving the problem will be described with reference to FIG. In FIG. 1, a master unit 1 controls a plurality of slave units 2 and includes a status register 11 and an internal abnormality detection unit 1.
3 and the external abnormality detection unit 14 and the like.
【０００９】ステータスレジスタ１１は、状態を設定し
て保存するものである。内部異常検出部１３は、マスタ
ユニット１の内部の異常を検出するものである。The status register 11 sets and saves a state. The internal abnormality detection unit 13 detects an abnormality inside the master unit 1.
【００１０】外部異常検出部１４は、マスタユニット１
の外部に接続されたスレーブユニット２の異常を検出す
るものである。スレーブユニット２は、各種処理を行う
ものであって、タイマ２０、ステータスレジスタ２１、
内部異常検出部２３、および外部異常検出部２４などか
ら構成されるものである。The external abnormality detector 14 is the master unit 1
The abnormality of the slave unit 2 connected to the outside is detected. The slave unit 2 performs various processes, and includes a timer 20, a status register 21,
The internal abnormality detection unit 23 and the external abnormality detection unit 24 are included.
【００１１】ステータスレジスタ２１は、状態を設定し
て保存するものである。内部異常検出部２３は、スレー
ブユニット２の内部の異常を検出するものである。The status register 21 sets and saves a state. The internal abnormality detecting unit 23 detects an abnormality inside the slave unit 2.
【００１２】外部異常検出部２４は、スレーブユニット
２の外部に接続されたマスタユニット１や装置の異常を
検出するものである。次に、動作を説明する。The external abnormality detecting section 24 detects an abnormality in the master unit 1 or the device connected to the outside of the slave unit 2. Next, the operation will be described.
【００１３】マスタユニット１が接続された複数のスレ
ーブユニット２を制御および外部異常検出部１４が所定
時間毎にスレーブユニット２のタイマ２０をリセット
し、スレーブユニット２の外部異常検出部２４がマスタ
ユニット１からタイマ２０が所定時間経過してもリセッ
トされなかったときにマスタユニット異常を表示および
内部異常検出部２４が自ユニット内で異常が発生したと
きに内部異常表示するようにしている。The external abnormality detecting section 14 for controlling the plurality of slave units 2 to which the master unit 1 is connected resets the timer 20 of the slave unit 2 every predetermined time, and the external abnormality detecting section 24 of the slave unit 2 causes the external abnormality detecting section 24 to operate. The master unit abnormality is displayed when the timer 20 is not reset within a predetermined time from 1 and the internal abnormality detection unit 24 displays the internal abnormality when the abnormality occurs in its own unit.
【００１４】この際、スレーブユニット２の外部異常検
出部２４が接続された装置３の異常を検出したときに第
２の外部異常表示するようにしている。また、マスタユ
ニット１およびスレーブユニット２内にステータスレジ
スタ１１、２１をそれぞれ設け、異常発生時に内部異常
情報および外部異常情報をそれぞれセットして保存し、
必要に応じてその情報を表示するようにしている。At this time, when the external abnormality detecting section 24 of the slave unit 2 detects an abnormality of the connected device 3, the second external abnormality is displayed. Further, status registers 11 and 21 are provided in the master unit 1 and the slave unit 2, respectively, and when an abnormality occurs, internal abnormality information and external abnormality information are set and stored, respectively.
The information is displayed as needed.
【００１５】従って、マスタユニット１内のみならずス
レーブユニット２内にも外部異常検出部１４、２４およ
び内部異常検出部１３、２３をそれぞれ設け、相互に監
視して各ユニットがそれぞれ内部異常表示および外部異
常表示することにより、複数のユニットのうち異常ユニ
ットを簡易に特定でき保守性の向上を図ることが可能と
なる。Accordingly, not only the master unit 1 but also the slave unit 2 are provided with the external abnormality detecting units 14 and 24 and the internal abnormality detecting units 13 and 23, which are mutually monitored and each unit displays an internal abnormality. By displaying the external abnormality, it is possible to easily identify the abnormal unit among the plurality of units and improve the maintainability.
【００１６】[0016]
【発明の実施の形態】次に、図１から図４を用いて本発
明の実施の形態および動作を順次詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments and operations of the present invention will be sequentially described in detail with reference to FIGS.
【００１７】図１は、本発明の１実施例構成図を示す。
図１において、メモリ１２は、データなどを格納するも
のである。表示１は、内部異常表示するものである。FIG. 1 shows a block diagram of an embodiment of the present invention.
In FIG. 1, the memory 12 stores data and the like. Display 1 is for displaying an internal abnormality.
【００１８】表示２は、外部異常表示するものである。
タイマ２０は、時間を計測するものである。メモリ２２
は、データなどを格納するものである。The display 2 is an external abnormality display.
The timer 20 measures time. Memory 22
Stores data and the like.
【００１９】外部機器、又は回線３は、スレーブユニッ
ト２に接続された装置の例である。ベースボード４は、
マスタユニット１および複数のスレーブユニット２を相
互に接続するためのものである。The external device or the line 3 is an example of a device connected to the slave unit 2. The base board 4 is
This is for connecting the master unit 1 and the plurality of slave units 2 to each other.
【００２０】図２は、本発明のステータスレジスタ例を
示す。図２の（ａ）は、マスタユニット内のステータス
レジスタを示す。このマスタユニット１内のステータス
レジスタ１１は、マスタユニット１で検出した外部異常
情報、内部異常情報をセットして保存するものであっ
て、ここでは、図示の下記の情報をセットして保存する
ものである。FIG. 2 shows an example of the status register of the present invention. FIG. 2A shows the status register in the master unit. The status register 11 in the master unit 1 sets and saves external abnormality information and internal abnormality information detected by the master unit 1, and here, sets and saves the following information shown in the figure. Is.
【００２１】 ・内部状態ビット ・０：正常 ・１：異常 ・外部状態ビット ・０：正常 ・１：スレーブユニット異常 ・運用状態ビット ・０：初期化中 ・１：運用中 ・その他 図２の（ｂ）は、スレーブユニット内のステータスレジ
スタを示す。このスレーブユニット２内のステータスレ
ジスタ２１は、スレーブユニット２で検出した外部異常
情報、内部異常情報をセットして保存するものであっ
て、ここでは、図示の下記の情報をセットして保存する
ものである。・ Internal status bit ・ 0: Normal ・ 1: Abnormal ・ External status bit ・ 0: Normal ・ 1: Slave unit abnormal ・ Operation status bit ・ 0: Initializing ・ 1: Operating ・ Others b) shows a status register in the slave unit. The status register 21 in the slave unit 2 sets and saves the external abnormality information and the internal abnormality information detected by the slave unit 2, and here sets and saves the following information shown in the figure. Is.
【００２２】 ・内部状態ビット ・０：正常 ・１：異常 ・外部状態ビット ・００：データ異常 ・０１：マスタユニット異常 ・運用状態ビット ・０：初期化中 ・１：運用中 ・その他 次に、図３のフローチャートに示す順序に従い、図１の
スレーブユニット側の内部異常／外部異常の検出につい
て詳細に説明する。・ Internal status bit ・ 0: Normal ・ 1: Abnormal ・ External status bit ・ 00: Data abnormal ・ 01: Master unit abnormal ・ Operating status bit ・ 0: Initializing ・ 1: Operating ・ Other The detection of the internal abnormality / external abnormality on the slave unit side of FIG. 1 will be described in detail according to the order shown in the flowchart of FIG.
【００２３】図３は、本発明のスレーブユニット側の内
部異常／外部異常の検出フローチャートを示す。ここで
は、マスタユニット１およびスレーブユニット２は、図
１のそれぞれに対応するものである。FIG. 3 shows a flowchart for detecting an internal abnormality / external abnormality on the slave unit side according to the present invention. Here, the master unit 1 and the slave unit 2 correspond to each of FIG.
【００２４】図３において、Ｓ１は、マスタユニット１
がユニットリセットを行う。これは、電源投入時に、マ
スタユニット１がユニットリセットを行い、システムを
初期化する。In FIG. 3, S1 is the master unit 1
Resets the unit. When the power is turned on, the master unit 1 resets the unit and initializes the system.
【００２５】Ｓ２は、初期化を行う。これは、マスタユ
ニット１がＳ１３でスレーブユニット２のタイマのリセ
ットを行うように通知する。Ｓ３は、一定時間経過か判
別する。ＹＥＳの場合には、Ｓ４でタイマのリセット起
動し、スレーブユニット２にタイマ２０のリセットを行
う。一方、ＮＯの場合には、一定時間経過するまで待
つ。In step S2, initialization is performed. This notifies the master unit 1 to reset the timer of the slave unit 2 in S13. In S3, it is determined whether or not a fixed time has elapsed. In the case of YES, the timer is reset and activated in S4, and the slave unit 2 is reset with the timer 20. On the other hand, in the case of NO, the process waits until a fixed time has elapsed.
【００２６】以上のＳ１からＳ４によって、マスタユニ
ット１は、一定時間経過毎に各スレーブユニット２のタ
イマ２０をリセットし、マスタユニット１１が正常状態
にある旨をスレーブユニット２に通知するようにする。
ここで、マスタユニット１が正常に動作しなくなって異
常となると、タイマ２０がリセットされなくなり、タイ
ムオーバーしてスレーブユニット２がマスタユニット１
の異常と判定するものである（Ｓ１５のＹＥＳ、Ｓ１８
ないしＳ２０を用いて後述する）。Through the above steps S1 to S4, the master unit 1 resets the timer 20 of each slave unit 2 at every elapse of a certain time, and notifies the slave unit 2 that the master unit 11 is in the normal state. .
Here, when the master unit 1 does not operate normally and becomes abnormal, the timer 20 is not reset and the slave unit 2 becomes the master unit 1 after the time is over.
Is determined to be abnormal (YES in S15, S18
Through S20 will be described later).
【００２７】Ｓ１１は、スレーブユニット２がユニット
リセットを行う。これは、電源投入時に、スレーブユニ
ット２がユニットリセットを行い、システムを初期化す
る。Ｓ１２は、タイマスタートする。これは、スレーブ
ユニット２のタイマ２０を起動してスタートさせる。In S11, the slave unit 2 resets the unit. When the power is turned on, the slave unit 2 resets the unit and initializes the system. In S12, the timer is started. This activates and starts the timer 20 of the slave unit 2.
【００２８】Ｓ１３は、マスタユニット１からタイマリ
セットされる。Ｓ１４は、タイマスタートする。これ
は、Ｓ１３のタイマリセットに対応して、タイマ２０が
再スタートする。In step S13, the master unit 1 resets the timer. In S14, the timer is started. This means that the timer 20 is restarted in response to the timer reset in S13.
【００２９】Ｓ１５は、タイマが一定値を越えたか判別
する。ＹＥＳの場合には、Ｓ１３でタイマ２０がリセッ
トされた後、計数して一定値を越えたと判明したので、
Ｓ１８ないしＳ２０の処理を行う。一方、ＮＯの場合に
は、タイマ２０が一定値を越えていないので、Ｓ１６で
タイマの継続を行い、Ｓ１７でマスタユニット１からの
リセット通知に対応してリセットを行い、Ｓ１４以降を
繰り返す。In step S15, it is determined whether the timer has exceeded a certain value. In the case of YES, the timer 20 is reset in S13, and after counting, it is found that the value exceeds the certain value.
The processing of S18 to S20 is performed. On the other hand, in the case of NO, since the timer 20 has not exceeded the fixed value, the timer is continued in S16, reset in response to the reset notification from the master unit 1 in S17, and S14 and subsequent steps are repeated.
【００３０】Ｓ１８は、Ｓ１５のＹＥＳでタイマ２０が
一定値を越えたと判明したので、マスタユニット１の異
常と判定し、Ｓ１９でステータスレジスタ２１にマスタ
レジスタ１の異常のビットをセットして保存し、Ｓ２０
で外部異常表示（マスタユニット異常表示）を行う。In S18, since it is determined that the timer 20 has exceeded the predetermined value in YES in S15, it is determined that the master unit 1 is abnormal, and in S19, the error bit of the master register 1 is set in the status register 21 and saved. , S20
External error display (master unit error display).
【００３１】以上のＳ１１からＳ２０によって、スレー
ブユニット２はタイマが一定時間経過してもマスタユニ
ット１からリセットされなくタイムオーバしたとき（Ｓ
１５のＹＥＳ）、マスタユニット１の異常と判定し、ス
テータスレジスタ２０のマスタユニット１の異常とセッ
トした後にマスタユニット異常表示（外部異常表示）を
行うことにより、スレーブユニット２の外部異常表示が
され、マスタユニット１の異常が発生したことを外部か
ら簡易に特定することが可能となる。By the above steps S11 to S20, when the slave unit 2 does not reset from the master unit 1 and times out (S)
15), the master unit 1 is judged to be abnormal, the master unit 1 error is set in the status register 20, and then the master unit error display (external error display) is performed to display the external error display of the slave unit 2. Thus, it is possible to easily specify from the outside that an abnormality has occurred in the master unit 1.
【００３２】図３のＳ２１は、スレーブユニット２がＤ
ＭＡ処理を行う。これは、図１のマスタユニット１がデ
ータをメモリにセットしてスレーブユニット２に通知
し、この通知に対応してスレーブユニット２がメモリか
らデータをＤＭＡ転送によって自身のメモリに取り込む
処理を行う。In S21 of FIG. 3, the slave unit 2 is set to D.
MA processing is performed. This is because the master unit 1 of FIG. 1 sets data in the memory and notifies the slave unit 2 that the slave unit 2 takes data from the memory and transfers it to its own memory by DMA transfer.
【００３３】Ｓ２２は、ＤＭＡ転送中にエラー発生か判
別する。ＹＥＳの場合には、Ｓ２３でユニット内部異常
と判定（スレーブユニット２の内部異常と判定）し、Ｓ
２４でステータスレジスタ２１にセットし、Ｓ２５で内
部異常表示する。一方、ＮＯの場合には、Ｓ２１に戻り
繰り返す。In step S22, it is determined whether an error has occurred during the DMA transfer. In the case of YES, it is determined in S23 that there is an internal abnormality of the unit (determined as an internal abnormality of the slave unit 2), and S
The status register 21 is set at 24, and an internal abnormality is displayed at S25. On the other hand, if NO, the process returns to S21 and is repeated.
【００３４】以上のＳ２１からＳ２５によって、スレー
ブユニット２がＤＭＡ処理を行っている最中にエラー発
生が検出された場合に、内部異常と判定し、ステータス
レジスタ２１にセットおよび内部異常表示することによ
り、スレーブユニット２の内部異常表示がされ、スレー
ブユニット２の異常が発生したことを外部から簡易に特
定することが可能となる。If an error is detected while the slave unit 2 is performing the DMA processing in S21 to S25, it is determined that an internal error has occurred, and the status register 21 is set and the internal error is displayed. The internal abnormality of the slave unit 2 is displayed, and it is possible to easily specify from the outside that the abnormality of the slave unit 2 has occurred.
【００３５】図３のＳ３１は、スレーブユニット２が外
部データの受信処理を行う。これは、図１のスレーブユ
ニット２が外部機器、または回線３からデータの受信処
理を行う。In step S31 of FIG. 3, the slave unit 2 receives external data. In this case, the slave unit 2 of FIG. 1 receives data from an external device or the line 3.
【００３６】Ｓ３２は、テーブルと比較する。これは、
Ｓ３１で受信したデータと、予めテーブルに設定してお
いたデータとを比較する。Ｓ３３は、一致か判別する。
これは、受信したデータが予めテーブルに設定したデー
タと一致か（あるいは所定の範囲内か）を判別し、正し
いデータであるか判別する。ＹＥＳの場合には、Ｓ３１
に戻り繰り返す。一方、ＮＯの場合には、異常と判明し
たので、Ｓ３４で外部機器、又は回線の異常と判定し、
Ｓ３５でステータスレジスタ２１にセットし、Ｓ３６で
外部異常表示する。In S32, the table is compared. this is,
The data received in S31 is compared with the data set in the table in advance. In S33, it is determined whether they match.
This determines whether the received data matches the data set in the table in advance (or is within a predetermined range), and determines whether the data is correct. If YES, S31
Return to and repeat. On the other hand, in the case of NO, since it is determined to be abnormal, it is determined in S34 that there is an abnormality in the external device or the line,
The status register 21 is set in S35, and the external abnormality is displayed in S36.
【００３７】以上のＳ３１からＳ３６によって、スレー
ブユニット２が外部データ受信処理を行っている最中に
テーブル比較して不一致（あるいは範囲外）と検出され
た場合に、外部異常（第２の外部異常）と判定し、ステ
ータスレジスタ２１にセットおよび外部異常表示（第２
の外部異常表示）することにより、スレーブユニット２
の外部異常表示（第２の外部異常表示、即ち図１のスレ
ーブユニット２内に図示外の表示３が表示）がされ、ス
レーブユニット２に接続された装置の異常が発生したこ
とを外部から簡易に特定することが可能となる。In the above steps S31 to S36, when the slave unit 2 compares the tables during the external data reception process and it is detected that they do not match (or out of the range), an external abnormality (second external abnormality) is detected. ), Set in the status register 21 and display an external error (second
External error display of the slave unit 2
External abnormality display (second external abnormality display, that is, display 3 not shown in the slave unit 2 in FIG. 1) is displayed, and it is possible to easily notify from the outside that an abnormality has occurred in the device connected to the slave unit 2. Can be specified.
【００３８】次に、図４のフローチャートに示す順序に
従い、図１のマスタユニット側の内部異常／外部異常の
検出について詳細に説明する。図４は、本発明のマスタ
ユニット側の内部異常／外部異常の検出フローチャート
を示す。ここでは、マスタユニット１およびスレーブユ
ニット２は、図１のそれぞれに対応するものである。Next, the detection of the internal abnormality / external abnormality on the master unit side of FIG. 1 will be described in detail according to the order shown in the flowchart of FIG. FIG. 4 shows a flowchart for detecting an internal abnormality / external abnormality on the master unit side according to the present invention. Here, the master unit 1 and the slave unit 2 correspond to each of FIG.
【００３９】図４において、Ｓ４１は、マスタユニット
１がデータセットを行う。これは、マスタユニット１が
メモリにＤＭＡ転送するためのデータをセットする。Ｓ
４２は、ＤＭＡ起動する。In FIG. 4, in S41, the master unit 1 sets data. This sets the data for the master unit 1 to perform the DMA transfer in the memory. S
42 starts DMA.
【００４０】Ｓ６１は、Ｓ４２のＤＭＡ起動に対応し
て、スレーブユニット２のＤＭＡ起動される。Ｓ６２
は、ＤＭＡ処理する。これは、Ｓ６１で起動されたスレ
ーブユニット２がメモリからデータをＤＭＡ転送によっ
て自身のメモリに格納して取り込む。In S61, the slave unit 2 is DMA-activated in response to the DMA activation in S42. S62
Performs DMA processing. This is because the slave unit 2 activated in S61 stores and fetches the data from the memory in its own memory by DMA transfer.
【００４１】Ｓ６３は、ＤＭＡ処理の終了通知する。Ｓ
４３は、ＤＭＡ終了する。Ｓ４４は、正常終了か判別す
る。ＹＥＳの場合には、Ｓ５０に進む。一方、ＮＯの場
合には、ＤＭＡ処理中にエラーが発生したと判明したの
で、Ｓ４５でリトライが所定数以下か判別し、ＹＥＳの
ときにＳ４６でリトライしＳ４１以降を繰り返し、ＮＯ
のときにＳ４７ないしＳ４９の処理を行う。A step S63 notifies the end of the DMA processing. S
43 ends the DMA. In S44, it is determined whether the process has ended normally. In the case of YES, the processing proceeds to S50. On the other hand, in the case of NO, it is determined that an error has occurred during the DMA processing, so it is determined in S45 whether the number of retries is less than or equal to a predetermined number.
At this time, the processing of S47 to S49 is performed.
【００４２】Ｓ４７は、Ｓ４６のＮＯでリトライが所定
数以上となり異常と判明したのでスレーブユニット２の
異常と判定する。Ｓ４８は、ステータスレジスタのセッ
トする。In S47, since the number of retries exceeds the predetermined number and it is determined that there is an abnormality in NO in S46, it is determined that the slave unit 2 is abnormal. S48 sets the status register.
【００４３】Ｓ４９は、外部異常表示する。以上のＳ４
１からＳ４９によって、マスタユニット１とスレーブユ
ニット２との間でＤＭＡ転送して異常終了が所定数を越
えた場合（Ｓ４５のＮＯの場合）に、スレーブユニット
２の異常と判定し、ステータスレジスタ１１にセットす
ると共に外部異常表示することにより、スレーブユニッ
ト２に異常発生したことを簡易に特定することが可能と
なる。In step S49, the external abnormality is displayed. Above S4
From 1 to S49, if DMA transfer is performed between the master unit 1 and the slave unit 2 and the abnormal termination exceeds a predetermined number (NO in S45), it is determined that the slave unit 2 is abnormal, and the status register 11 It is possible to easily specify that an abnormality has occurred in the slave unit 2 by setting to and the external abnormality display.
【００４４】図４のＳ５０は、内部メモリのパリティエ
ラー発生か判別する。ＹＥＳの場合には、Ｓ５１でユニ
ット内部の異常と判定し、Ｓ５２でステータステジスタ
１１のセットを行い、Ｓ５３で内部異常表示する。一
方、Ｓ５０のＮＯの場合には、内部メモリのパリティエ
ラーが発生しなかったので、他の処理に進む。In S50 of FIG. 4, it is determined whether or not a parity error has occurred in the internal memory. In the case of YES, it is determined in S51 that there is an abnormality inside the unit, the status tester 11 is set in S52, and the internal abnormality is displayed in S53. On the other hand, in the case of NO in S50, since no parity error has occurred in the internal memory, the process proceeds to another process.
【００４５】以上のＳ５０からＳ５３によって、マスタ
ユニット１の内部処理でエラーが発生したときに、マス
タユニット１の異常と判定し、ステータスレジスタ１１
にセットすると共に内部異常表示することにより、マス
タユニット１に内部異常が発生したことを簡易に特定す
ることが可能となる。When an error occurs in the internal processing of the master unit 1 in S50 to S53, it is determined that the master unit 1 is abnormal, and the status register 11
It is possible to easily specify that an internal abnormality has occurred in the master unit 1 by setting the internal abnormality and displaying the internal abnormality.
【００４６】[0046]
【発明の効果】以上説明したように、本発明によれば、
マスタユニット１内のみならずスレーブユニット２内に
も外部異常検出部１４、２４および内部異常検出部１
３、２３をそれぞれ設け、相互に監視して各ユニットが
それぞれ内部異常表示および外部異常表示する構成を採
用しているため、複数のユニットのうち異常ユニットを
簡易に特定でき保守性の向上を図ることができる。特
に、スレーブユニット２の外部異常表示を見て、マスタ
ユニット１の異常を簡易に特定したり、マスタユニット
１が異常状態で動作しなくても更にスレーブユニット２
の第２の外部異常表示を見て当該スレーブユニット２に
接続された外部機器又は回線３に異常が発生したことを
簡易に特定することが可能となる。As described above, according to the present invention,
Not only in the master unit 1 but also in the slave unit 2, the external abnormality detection units 14 and 24 and the internal abnormality detection unit 1
Since 3 and 23 are provided and the respective units monitor each other to display the internal abnormality and the external abnormality, respectively, the abnormal unit can be easily specified from a plurality of units and the maintainability is improved. be able to. Especially, by observing the external abnormality display of the slave unit 2, the abnormality of the master unit 1 can be easily specified, or even if the master unit 1 does not operate in the abnormal state, the slave unit 2
It is possible to easily specify that an abnormality has occurred in the external device or the line 3 connected to the slave unit 2 by observing the second external abnormality display of.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の１実施例構成図である。FIG. 1 is a configuration diagram of one embodiment of the present invention.
【図２】本発明のステータスレジスタ例である。FIG. 2 is an example of a status register of the present invention.
【図３】本発明のスレーブユニット側の内部異常／外部
異常の検出フローチャートである。FIG. 3 is a flowchart for detecting an internal abnormality / external abnormality on the slave unit side according to the present invention.
【図４】本発明のマスタユニット側の内部異常／外部異
常の検出フローチャートである。FIG. 4 is a flowchart for detecting an internal abnormality / external abnormality on the master unit side according to the present invention.
【図５】従来例の説明図である。FIG. 5 is an explanatory diagram of a conventional example.
１：マスタユニット １１、２１：ステータスレジスタ １２、２２：メモリ １３、２３：内部異常検出部 １４、２４：外部異常検出部 ２：スレーブユニット ２０：タイマ ３：外部機器、又は回線 ４：ベースボード 1: Master unit 11, 21: Status register 12, 22: Memory 13, 23: Internal error detection unit 14, 24: External error detection unit 2: Slave unit 20: Timer 3: External device or line 4: Base board
Claims (3)
ムにおいて、 接続された複数のスレーブユニットを制御および所定時
間毎にスレーブユニットのタイマをリセットするマスタ
ユニットと、 上記マスタユニットから内部に持つ上記タイマが所定時
間経過してもリセットされなかったときに当該マスタユ
ニット異常を表示するスレーブユニットとを備えたこと
を特徴とする異常表示システム。1. An abnormality display system for displaying an abnormality of a unit, comprising: a master unit for controlling a plurality of connected slave units and resetting a timer of the slave unit at every predetermined time; and a timer internally provided from the master unit. An abnormality display system, comprising: a slave unit that displays the abnormality of the master unit when the reset has not been made after a predetermined time.
ットに接続された装置の異常を検出したときに第２の外
部異常表示することを特徴とする請求項１記載の異常表
示システム。2. The abnormality display system according to claim 1, wherein when the slave unit detects an abnormality in a device connected to the slave unit, a second external abnormality display is displayed.
ト内にステータスレジスタをそれぞれ設け、異常発生時
に内部異常情報および外部異常情報をそれぞれセットし
て保存し、必要に応じてその情報を表示することを特徴
とする請求項１あるいは請求項２記載の異常表示システ
ム。3. A status register is provided in each of the master unit and the slave unit, internal abnormality information and external abnormality information are set and stored when an abnormality occurs, and the information is displayed as needed. The abnormality display system according to claim 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284205A JPH09128269A (en) | 1995-10-31 | 1995-10-31 | Abnormality display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284205A JPH09128269A (en) | 1995-10-31 | 1995-10-31 | Abnormality display system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128269A true JPH09128269A (en) | 1997-05-16 |
Family
ID=17675528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7284205A Pending JPH09128269A (en) | 1995-10-31 | 1995-10-31 | Abnormality display system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128269A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002136676A (en) * | 2000-10-31 | 2002-05-14 | Takeya Co Ltd | Game machine |
| KR100518478B1 (en) * | 1997-06-23 | 2005-10-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | Slave DSP reboots stalled master CPU |
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| JP2020087245A (en) * | 2018-11-30 | 2020-06-04 | 株式会社リコー | Error display system, error display method, and information processing device |
-
1995
- 1995-10-31 JP JP7284205A patent/JPH09128269A/en active Pending
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