JPH09128269A - Abnormality display system - Google Patents
Abnormality display systemInfo
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- JPH09128269A JPH09128269A JP7284205A JP28420595A JPH09128269A JP H09128269 A JPH09128269 A JP H09128269A JP 7284205 A JP7284205 A JP 7284205A JP 28420595 A JP28420595 A JP 28420595A JP H09128269 A JPH09128269 A JP H09128269A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ユニットの異常を
表示する異常表示システムに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an abnormality display system for displaying an abnormality of a unit.
【0002】[0002]
【従来の技術】従来、バスに接続された複数のユニット
の異常を表示するシステムは、図5に示すように、CP
Uユニットの異常検出部および状態監視部がインタフェ
ースユニットや入出力ユニットなどのユニットを一括し
て管理し、動作状態、故障状態、エラー要因などを表示
1、表示2などの7セグメントLEDにコード化してそ
れぞれあるいは切り替えて表示していた。2. Description of the Related Art Conventionally, a system for displaying abnormalities in a plurality of units connected to a bus is shown in FIG.
The U unit's abnormality detection unit and status monitoring unit collectively manage units such as interface units and input / output units, and code operating status, failure status, error factors, etc. into 7-segment LEDs such as display 1 and display 2. It was displayed individually or switched.
【0003】図5は、従来例の説明図を示す。図5にお
いて、CPUユニットは、ベースボードを介して接続さ
れた複数のインタフェースユニットや入出力ユニットな
どを一括管理するものであって、ここでは、インタフェ
ースユニットや入出力ユニットの異常状態を監視し、そ
の状態を表示1、表示2に表示する異常検出部および状
態監視部などから構成されるものである。FIG. 5 shows an explanatory view of a conventional example. In FIG. 5, the CPU unit collectively manages a plurality of interface units and input / output units connected via the base board. Here, the abnormal state of the interface units and input / output units is monitored, It is composed of an abnormality detection unit and a state monitoring unit for displaying the state on the display 1 and the display 2.
【0004】切替えスイッチは、表示1、表示2に表示
する内容を切り替えるものであって、例えば表示1、表
示2にユニットの異常状態が表示されているときにその
異常発生箇所(アドレスなど)に切り替えて表示したり
などするものである。The changeover switch is used to switch the contents displayed on the display 1 and the display 2. For example, when the abnormal state of the unit is displayed on the display 1 and the display 2, the abnormal place (address or the like) is displayed. It is switched and displayed.
【0005】外部機器又は回線は、インタフェースユニ
ットに接続されたものである。外部機器は、入出力機器
に接続されたものである。The external device or line is connected to the interface unit. The external device is connected to the input / output device.
【0006】[0006]
【発明が解決しようとする課題】上述した図5に示す従
来のシステムは、CPUユニットが他のユニットの異常
状態を一括管理してLEDなどに表示していていたた
め、一括管理するCPUユニット自身に異常が発生した
場合、当該CPUユニットの異常状態を他のユニットが
監視して表示したり、更に当該他のユニット内の異常発
生や接続された外部機器などの異常発生を監視して表示
し得ないという問題があった。In the conventional system shown in FIG. 5 described above, since the CPU unit collectively manages the abnormal states of other units and displays them on the LED or the like, the CPU unit itself that collectively manages them. When an abnormality occurs, another unit may monitor and display the abnormal state of the CPU unit, or may further monitor and display the abnormality occurrence in the other unit or the external device connected. There was a problem of not having.
【0007】本発明は、これらの問題を解決するため、
マスタユニット内のみならずスレーブユニット内にも外
部異常検出部および内部異常検出部をそれぞれ設け、相
互に監視して各ユニットがそれぞれ内部異常表示および
外部異常表示し、複数のユニットのうち異常ユニットを
簡易に特定可能にし保守性の向上を図ることを目的とし
ている。[0007] The present invention solves these problems,
An external abnormality detection unit and an internal abnormality detection unit are provided not only in the master unit but also in the slave unit, and they monitor each other to display an internal abnormality display and an external abnormality display. The purpose is to easily identify and improve maintainability.
【0008】[0008]
【課題を解決するための手段】図1を参照して課題を解
決するための手段を説明する。図1において、マスタユ
ニット1は、複数のスレーブユニット2を制御するもの
であって、ステータスレジスタ11、内部異常検出部1
3、および外部異常検出部14などから構成されるもの
である。Means for solving the problem will be described with reference to FIG. In FIG. 1, a master unit 1 controls a plurality of slave units 2 and includes a status register 11 and an internal abnormality detection unit 1.
3 and the external abnormality detection unit 14 and the like.
【0009】ステータスレジスタ11は、状態を設定し
て保存するものである。内部異常検出部13は、マスタ
ユニット1の内部の異常を検出するものである。The status register 11 sets and saves a state. The internal abnormality detection unit 13 detects an abnormality inside the master unit 1.
【0010】外部異常検出部14は、マスタユニット1
の外部に接続されたスレーブユニット2の異常を検出す
るものである。スレーブユニット2は、各種処理を行う
ものであって、タイマ20、ステータスレジスタ21、
内部異常検出部23、および外部異常検出部24などか
ら構成されるものである。The external abnormality detector 14 is the master unit 1
The abnormality of the slave unit 2 connected to the outside is detected. The slave unit 2 performs various processes, and includes a timer 20, a status register 21,
The internal abnormality detection unit 23 and the external abnormality detection unit 24 are included.
【0011】ステータスレジスタ21は、状態を設定し
て保存するものである。内部異常検出部23は、スレー
ブユニット2の内部の異常を検出するものである。The status register 21 sets and saves a state. The internal abnormality detecting unit 23 detects an abnormality inside the slave unit 2.
【0012】外部異常検出部24は、スレーブユニット
2の外部に接続されたマスタユニット1や装置の異常を
検出するものである。次に、動作を説明する。The external abnormality detecting section 24 detects an abnormality in the master unit 1 or the device connected to the outside of the slave unit 2. Next, the operation will be described.
【0013】マスタユニット1が接続された複数のスレ
ーブユニット2を制御および外部異常検出部14が所定
時間毎にスレーブユニット2のタイマ20をリセット
し、スレーブユニット2の外部異常検出部24がマスタ
ユニット1からタイマ20が所定時間経過してもリセッ
トされなかったときにマスタユニット異常を表示および
内部異常検出部24が自ユニット内で異常が発生したと
きに内部異常表示するようにしている。The external abnormality detecting section 14 for controlling the plurality of slave units 2 to which the master unit 1 is connected resets the timer 20 of the slave unit 2 every predetermined time, and the external abnormality detecting section 24 of the slave unit 2 causes the external abnormality detecting section 24 to operate. The master unit abnormality is displayed when the timer 20 is not reset within a predetermined time from 1 and the internal abnormality detection unit 24 displays the internal abnormality when the abnormality occurs in its own unit.
【0014】この際、スレーブユニット2の外部異常検
出部24が接続された装置3の異常を検出したときに第
2の外部異常表示するようにしている。また、マスタユ
ニット1およびスレーブユニット2内にステータスレジ
スタ11、21をそれぞれ設け、異常発生時に内部異常
情報および外部異常情報をそれぞれセットして保存し、
必要に応じてその情報を表示するようにしている。At this time, when the external abnormality detecting section 24 of the slave unit 2 detects an abnormality of the connected device 3, the second external abnormality is displayed. Further, status registers 11 and 21 are provided in the master unit 1 and the slave unit 2, respectively, and when an abnormality occurs, internal abnormality information and external abnormality information are set and stored, respectively.
The information is displayed as needed.
【0015】従って、マスタユニット1内のみならずス
レーブユニット2内にも外部異常検出部14、24およ
び内部異常検出部13、23をそれぞれ設け、相互に監
視して各ユニットがそれぞれ内部異常表示および外部異
常表示することにより、複数のユニットのうち異常ユニ
ットを簡易に特定でき保守性の向上を図ることが可能と
なる。Accordingly, not only the master unit 1 but also the slave unit 2 are provided with the external abnormality detecting units 14 and 24 and the internal abnormality detecting units 13 and 23, which are mutually monitored and each unit displays an internal abnormality. By displaying the external abnormality, it is possible to easily identify the abnormal unit among the plurality of units and improve the maintainability.
【0016】[0016]
【発明の実施の形態】次に、図1から図4を用いて本発
明の実施の形態および動作を順次詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments and operations of the present invention will be sequentially described in detail with reference to FIGS.
【0017】図1は、本発明の1実施例構成図を示す。
図1において、メモリ12は、データなどを格納するも
のである。表示1は、内部異常表示するものである。FIG. 1 shows a block diagram of an embodiment of the present invention.
In FIG. 1, the memory 12 stores data and the like. Display 1 is for displaying an internal abnormality.
【0018】表示2は、外部異常表示するものである。
タイマ20は、時間を計測するものである。メモリ22
は、データなどを格納するものである。The display 2 is an external abnormality display.
The timer 20 measures time. Memory 22
Stores data and the like.
【0019】外部機器、又は回線3は、スレーブユニッ
ト2に接続された装置の例である。ベースボード4は、
マスタユニット1および複数のスレーブユニット2を相
互に接続するためのものである。The external device or the line 3 is an example of a device connected to the slave unit 2. The base board 4 is
This is for connecting the master unit 1 and the plurality of slave units 2 to each other.
【0020】図2は、本発明のステータスレジスタ例を
示す。図2の(a)は、マスタユニット内のステータス
レジスタを示す。このマスタユニット1内のステータス
レジスタ11は、マスタユニット1で検出した外部異常
情報、内部異常情報をセットして保存するものであっ
て、ここでは、図示の下記の情報をセットして保存する
ものである。FIG. 2 shows an example of the status register of the present invention. FIG. 2A shows the status register in the master unit. The status register 11 in the master unit 1 sets and saves external abnormality information and internal abnormality information detected by the master unit 1, and here, sets and saves the following information shown in the figure. Is.
【0021】 ・内部状態ビット ・0:正常 ・1:異常 ・外部状態ビット ・0:正常 ・1:スレーブユニット異常 ・運用状態ビット ・0:初期化中 ・1:運用中 ・その他 図2の(b)は、スレーブユニット内のステータスレジ
スタを示す。このスレーブユニット2内のステータスレ
ジスタ21は、スレーブユニット2で検出した外部異常
情報、内部異常情報をセットして保存するものであっ
て、ここでは、図示の下記の情報をセットして保存する
ものである。・ Internal status bit ・ 0: Normal ・ 1: Abnormal ・ External status bit ・ 0: Normal ・ 1: Slave unit abnormal ・ Operation status bit ・ 0: Initializing ・ 1: Operating ・ Others b) shows a status register in the slave unit. The status register 21 in the slave unit 2 sets and saves the external abnormality information and the internal abnormality information detected by the slave unit 2, and here sets and saves the following information shown in the figure. Is.
【0022】 ・内部状態ビット ・0:正常 ・1:異常 ・外部状態ビット ・00:データ異常 ・01:マスタユニット異常 ・運用状態ビット ・0:初期化中 ・1:運用中 ・その他 次に、図3のフローチャートに示す順序に従い、図1の
スレーブユニット側の内部異常/外部異常の検出につい
て詳細に説明する。・ Internal status bit ・ 0: Normal ・ 1: Abnormal ・ External status bit ・ 00: Data abnormal ・ 01: Master unit abnormal ・ Operating status bit ・ 0: Initializing ・ 1: Operating ・ Other The detection of the internal abnormality / external abnormality on the slave unit side of FIG. 1 will be described in detail according to the order shown in the flowchart of FIG.
【0023】図3は、本発明のスレーブユニット側の内
部異常/外部異常の検出フローチャートを示す。ここで
は、マスタユニット1およびスレーブユニット2は、図
1のそれぞれに対応するものである。FIG. 3 shows a flowchart for detecting an internal abnormality / external abnormality on the slave unit side according to the present invention. Here, the master unit 1 and the slave unit 2 correspond to each of FIG.
【0024】図3において、S1は、マスタユニット1
がユニットリセットを行う。これは、電源投入時に、マ
スタユニット1がユニットリセットを行い、システムを
初期化する。In FIG. 3, S1 is the master unit 1
Resets the unit. When the power is turned on, the master unit 1 resets the unit and initializes the system.
【0025】S2は、初期化を行う。これは、マスタユ
ニット1がS13でスレーブユニット2のタイマのリセ
ットを行うように通知する。S3は、一定時間経過か判
別する。YESの場合には、S4でタイマのリセット起
動し、スレーブユニット2にタイマ20のリセットを行
う。一方、NOの場合には、一定時間経過するまで待
つ。In step S2, initialization is performed. This notifies the master unit 1 to reset the timer of the slave unit 2 in S13. In S3, it is determined whether or not a fixed time has elapsed. In the case of YES, the timer is reset and activated in S4, and the slave unit 2 is reset with the timer 20. On the other hand, in the case of NO, the process waits until a fixed time has elapsed.
【0026】以上のS1からS4によって、マスタユニ
ット1は、一定時間経過毎に各スレーブユニット2のタ
イマ20をリセットし、マスタユニット11が正常状態
にある旨をスレーブユニット2に通知するようにする。
ここで、マスタユニット1が正常に動作しなくなって異
常となると、タイマ20がリセットされなくなり、タイ
ムオーバーしてスレーブユニット2がマスタユニット1
の異常と判定するものである(S15のYES、S18
ないしS20を用いて後述する)。Through the above steps S1 to S4, the master unit 1 resets the timer 20 of each slave unit 2 at every elapse of a certain time, and notifies the slave unit 2 that the master unit 11 is in the normal state. .
Here, when the master unit 1 does not operate normally and becomes abnormal, the timer 20 is not reset and the slave unit 2 becomes the master unit 1 after the time is over.
Is determined to be abnormal (YES in S15, S18
Through S20 will be described later).
【0027】S11は、スレーブユニット2がユニット
リセットを行う。これは、電源投入時に、スレーブユニ
ット2がユニットリセットを行い、システムを初期化す
る。S12は、タイマスタートする。これは、スレーブ
ユニット2のタイマ20を起動してスタートさせる。In S11, the slave unit 2 resets the unit. When the power is turned on, the slave unit 2 resets the unit and initializes the system. In S12, the timer is started. This activates and starts the timer 20 of the slave unit 2.
【0028】S13は、マスタユニット1からタイマリ
セットされる。S14は、タイマスタートする。これ
は、S13のタイマリセットに対応して、タイマ20が
再スタートする。In step S13, the master unit 1 resets the timer. In S14, the timer is started. This means that the timer 20 is restarted in response to the timer reset in S13.
【0029】S15は、タイマが一定値を越えたか判別
する。YESの場合には、S13でタイマ20がリセッ
トされた後、計数して一定値を越えたと判明したので、
S18ないしS20の処理を行う。一方、NOの場合に
は、タイマ20が一定値を越えていないので、S16で
タイマの継続を行い、S17でマスタユニット1からの
リセット通知に対応してリセットを行い、S14以降を
繰り返す。In step S15, it is determined whether the timer has exceeded a certain value. In the case of YES, the timer 20 is reset in S13, and after counting, it is found that the value exceeds the certain value.
The processing of S18 to S20 is performed. On the other hand, in the case of NO, since the timer 20 has not exceeded the fixed value, the timer is continued in S16, reset in response to the reset notification from the master unit 1 in S17, and S14 and subsequent steps are repeated.
【0030】S18は、S15のYESでタイマ20が
一定値を越えたと判明したので、マスタユニット1の異
常と判定し、S19でステータスレジスタ21にマスタ
レジスタ1の異常のビットをセットして保存し、S20
で外部異常表示(マスタユニット異常表示)を行う。In S18, since it is determined that the timer 20 has exceeded the predetermined value in YES in S15, it is determined that the master unit 1 is abnormal, and in S19, the error bit of the master register 1 is set in the status register 21 and saved. , S20
External error display (master unit error display).
【0031】以上のS11からS20によって、スレー
ブユニット2はタイマが一定時間経過してもマスタユニ
ット1からリセットされなくタイムオーバしたとき(S
15のYES)、マスタユニット1の異常と判定し、ス
テータスレジスタ20のマスタユニット1の異常とセッ
トした後にマスタユニット異常表示(外部異常表示)を
行うことにより、スレーブユニット2の外部異常表示が
され、マスタユニット1の異常が発生したことを外部か
ら簡易に特定することが可能となる。By the above steps S11 to S20, when the slave unit 2 does not reset from the master unit 1 and times out (S)
15), the master unit 1 is judged to be abnormal, the master unit 1 error is set in the status register 20, and then the master unit error display (external error display) is performed to display the external error display of the slave unit 2. Thus, it is possible to easily specify from the outside that an abnormality has occurred in the master unit 1.
【0032】図3のS21は、スレーブユニット2がD
MA処理を行う。これは、図1のマスタユニット1がデ
ータをメモリにセットしてスレーブユニット2に通知
し、この通知に対応してスレーブユニット2がメモリか
らデータをDMA転送によって自身のメモリに取り込む
処理を行う。In S21 of FIG. 3, the slave unit 2 is set to D.
MA processing is performed. This is because the master unit 1 of FIG. 1 sets data in the memory and notifies the slave unit 2 that the slave unit 2 takes data from the memory and transfers it to its own memory by DMA transfer.
【0033】S22は、DMA転送中にエラー発生か判
別する。YESの場合には、S23でユニット内部異常
と判定(スレーブユニット2の内部異常と判定)し、S
24でステータスレジスタ21にセットし、S25で内
部異常表示する。一方、NOの場合には、S21に戻り
繰り返す。In step S22, it is determined whether an error has occurred during the DMA transfer. In the case of YES, it is determined in S23 that there is an internal abnormality of the unit (determined as an internal abnormality of the slave unit 2), and S
The status register 21 is set at 24, and an internal abnormality is displayed at S25. On the other hand, if NO, the process returns to S21 and is repeated.
【0034】以上のS21からS25によって、スレー
ブユニット2がDMA処理を行っている最中にエラー発
生が検出された場合に、内部異常と判定し、ステータス
レジスタ21にセットおよび内部異常表示することによ
り、スレーブユニット2の内部異常表示がされ、スレー
ブユニット2の異常が発生したことを外部から簡易に特
定することが可能となる。If an error is detected while the slave unit 2 is performing the DMA processing in S21 to S25, it is determined that an internal error has occurred, and the status register 21 is set and the internal error is displayed. The internal abnormality of the slave unit 2 is displayed, and it is possible to easily specify from the outside that the abnormality of the slave unit 2 has occurred.
【0035】図3のS31は、スレーブユニット2が外
部データの受信処理を行う。これは、図1のスレーブユ
ニット2が外部機器、または回線3からデータの受信処
理を行う。In step S31 of FIG. 3, the slave unit 2 receives external data. In this case, the slave unit 2 of FIG. 1 receives data from an external device or the line 3.
【0036】S32は、テーブルと比較する。これは、
S31で受信したデータと、予めテーブルに設定してお
いたデータとを比較する。S33は、一致か判別する。
これは、受信したデータが予めテーブルに設定したデー
タと一致か(あるいは所定の範囲内か)を判別し、正し
いデータであるか判別する。YESの場合には、S31
に戻り繰り返す。一方、NOの場合には、異常と判明し
たので、S34で外部機器、又は回線の異常と判定し、
S35でステータスレジスタ21にセットし、S36で
外部異常表示する。In S32, the table is compared. this is,
The data received in S31 is compared with the data set in the table in advance. In S33, it is determined whether they match.
This determines whether the received data matches the data set in the table in advance (or is within a predetermined range), and determines whether the data is correct. If YES, S31
Return to and repeat. On the other hand, in the case of NO, since it is determined to be abnormal, it is determined in S34 that there is an abnormality in the external device or the line,
The status register 21 is set in S35, and the external abnormality is displayed in S36.
【0037】以上のS31からS36によって、スレー
ブユニット2が外部データ受信処理を行っている最中に
テーブル比較して不一致(あるいは範囲外)と検出され
た場合に、外部異常(第2の外部異常)と判定し、ステ
ータスレジスタ21にセットおよび外部異常表示(第2
の外部異常表示)することにより、スレーブユニット2
の外部異常表示(第2の外部異常表示、即ち図1のスレ
ーブユニット2内に図示外の表示3が表示)がされ、ス
レーブユニット2に接続された装置の異常が発生したこ
とを外部から簡易に特定することが可能となる。In the above steps S31 to S36, when the slave unit 2 compares the tables during the external data reception process and it is detected that they do not match (or out of the range), an external abnormality (second external abnormality) is detected. ), Set in the status register 21 and display an external error (second
External error display of the slave unit 2
External abnormality display (second external abnormality display, that is, display 3 not shown in the slave unit 2 in FIG. 1) is displayed, and it is possible to easily notify from the outside that an abnormality has occurred in the device connected to the slave unit 2. Can be specified.
【0038】次に、図4のフローチャートに示す順序に
従い、図1のマスタユニット側の内部異常/外部異常の
検出について詳細に説明する。図4は、本発明のマスタ
ユニット側の内部異常/外部異常の検出フローチャート
を示す。ここでは、マスタユニット1およびスレーブユ
ニット2は、図1のそれぞれに対応するものである。Next, the detection of the internal abnormality / external abnormality on the master unit side of FIG. 1 will be described in detail according to the order shown in the flowchart of FIG. FIG. 4 shows a flowchart for detecting an internal abnormality / external abnormality on the master unit side according to the present invention. Here, the master unit 1 and the slave unit 2 correspond to each of FIG.
【0039】図4において、S41は、マスタユニット
1がデータセットを行う。これは、マスタユニット1が
メモリにDMA転送するためのデータをセットする。S
42は、DMA起動する。In FIG. 4, in S41, the master unit 1 sets data. This sets the data for the master unit 1 to perform the DMA transfer in the memory. S
42 starts DMA.
【0040】S61は、S42のDMA起動に対応し
て、スレーブユニット2のDMA起動される。S62
は、DMA処理する。これは、S61で起動されたスレ
ーブユニット2がメモリからデータをDMA転送によっ
て自身のメモリに格納して取り込む。In S61, the slave unit 2 is DMA-activated in response to the DMA activation in S42. S62
Performs DMA processing. This is because the slave unit 2 activated in S61 stores and fetches the data from the memory in its own memory by DMA transfer.
【0041】S63は、DMA処理の終了通知する。S
43は、DMA終了する。S44は、正常終了か判別す
る。YESの場合には、S50に進む。一方、NOの場
合には、DMA処理中にエラーが発生したと判明したの
で、S45でリトライが所定数以下か判別し、YESの
ときにS46でリトライしS41以降を繰り返し、NO
のときにS47ないしS49の処理を行う。A step S63 notifies the end of the DMA processing. S
43 ends the DMA. In S44, it is determined whether the process has ended normally. In the case of YES, the processing proceeds to S50. On the other hand, in the case of NO, it is determined that an error has occurred during the DMA processing, so it is determined in S45 whether the number of retries is less than or equal to a predetermined number.
At this time, the processing of S47 to S49 is performed.
【0042】S47は、S46のNOでリトライが所定
数以上となり異常と判明したのでスレーブユニット2の
異常と判定する。S48は、ステータスレジスタのセッ
トする。In S47, since the number of retries exceeds the predetermined number and it is determined that there is an abnormality in NO in S46, it is determined that the slave unit 2 is abnormal. S48 sets the status register.
【0043】S49は、外部異常表示する。以上のS4
1からS49によって、マスタユニット1とスレーブユ
ニット2との間でDMA転送して異常終了が所定数を越
えた場合(S45のNOの場合)に、スレーブユニット
2の異常と判定し、ステータスレジスタ11にセットす
ると共に外部異常表示することにより、スレーブユニッ
ト2に異常発生したことを簡易に特定することが可能と
なる。In step S49, the external abnormality is displayed. Above S4
From 1 to S49, if DMA transfer is performed between the master unit 1 and the slave unit 2 and the abnormal termination exceeds a predetermined number (NO in S45), it is determined that the slave unit 2 is abnormal, and the status register 11 It is possible to easily specify that an abnormality has occurred in the slave unit 2 by setting to and the external abnormality display.
【0044】図4のS50は、内部メモリのパリティエ
ラー発生か判別する。YESの場合には、S51でユニ
ット内部の異常と判定し、S52でステータステジスタ
11のセットを行い、S53で内部異常表示する。一
方、S50のNOの場合には、内部メモリのパリティエ
ラーが発生しなかったので、他の処理に進む。In S50 of FIG. 4, it is determined whether or not a parity error has occurred in the internal memory. In the case of YES, it is determined in S51 that there is an abnormality inside the unit, the status tester 11 is set in S52, and the internal abnormality is displayed in S53. On the other hand, in the case of NO in S50, since no parity error has occurred in the internal memory, the process proceeds to another process.
【0045】以上のS50からS53によって、マスタ
ユニット1の内部処理でエラーが発生したときに、マス
タユニット1の異常と判定し、ステータスレジスタ11
にセットすると共に内部異常表示することにより、マス
タユニット1に内部異常が発生したことを簡易に特定す
ることが可能となる。When an error occurs in the internal processing of the master unit 1 in S50 to S53, it is determined that the master unit 1 is abnormal, and the status register 11
It is possible to easily specify that an internal abnormality has occurred in the master unit 1 by setting the internal abnormality and displaying the internal abnormality.
【0046】[0046]
【発明の効果】以上説明したように、本発明によれば、
マスタユニット1内のみならずスレーブユニット2内に
も外部異常検出部14、24および内部異常検出部1
3、23をそれぞれ設け、相互に監視して各ユニットが
それぞれ内部異常表示および外部異常表示する構成を採
用しているため、複数のユニットのうち異常ユニットを
簡易に特定でき保守性の向上を図ることができる。特
に、スレーブユニット2の外部異常表示を見て、マスタ
ユニット1の異常を簡易に特定したり、マスタユニット
1が異常状態で動作しなくても更にスレーブユニット2
の第2の外部異常表示を見て当該スレーブユニット2に
接続された外部機器又は回線3に異常が発生したことを
簡易に特定することが可能となる。As described above, according to the present invention,
Not only in the master unit 1 but also in the slave unit 2, the external abnormality detection units 14 and 24 and the internal abnormality detection unit 1
Since 3 and 23 are provided and the respective units monitor each other to display the internal abnormality and the external abnormality, respectively, the abnormal unit can be easily specified from a plurality of units and the maintainability is improved. be able to. Especially, by observing the external abnormality display of the slave unit 2, the abnormality of the master unit 1 can be easily specified, or even if the master unit 1 does not operate in the abnormal state, the slave unit 2
It is possible to easily specify that an abnormality has occurred in the external device or the line 3 connected to the slave unit 2 by observing the second external abnormality display of.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明の1実施例構成図である。FIG. 1 is a configuration diagram of one embodiment of the present invention.
【図2】本発明のステータスレジスタ例である。FIG. 2 is an example of a status register of the present invention.
【図3】本発明のスレーブユニット側の内部異常/外部
異常の検出フローチャートである。FIG. 3 is a flowchart for detecting an internal abnormality / external abnormality on the slave unit side according to the present invention.
【図4】本発明のマスタユニット側の内部異常/外部異
常の検出フローチャートである。FIG. 4 is a flowchart for detecting an internal abnormality / external abnormality on the master unit side according to the present invention.
【図5】従来例の説明図である。FIG. 5 is an explanatory diagram of a conventional example.
1:マスタユニット 11、21:ステータスレジスタ 12、22:メモリ 13、23:内部異常検出部 14、24:外部異常検出部 2:スレーブユニット 20:タイマ 3:外部機器、又は回線 4:ベースボード 1: Master unit 11, 21: Status register 12, 22: Memory 13, 23: Internal error detection unit 14, 24: External error detection unit 2: Slave unit 20: Timer 3: External device or line 4: Base board
Claims (3)
ムにおいて、 接続された複数のスレーブユニットを制御および所定時
間毎にスレーブユニットのタイマをリセットするマスタ
ユニットと、 上記マスタユニットから内部に持つ上記タイマが所定時
間経過してもリセットされなかったときに当該マスタユ
ニット異常を表示するスレーブユニットとを備えたこと
を特徴とする異常表示システム。1. An abnormality display system for displaying an abnormality of a unit, comprising: a master unit for controlling a plurality of connected slave units and resetting a timer of the slave unit at every predetermined time; and a timer internally provided from the master unit. An abnormality display system, comprising: a slave unit that displays the abnormality of the master unit when the reset has not been made after a predetermined time.
ットに接続された装置の異常を検出したときに第2の外
部異常表示することを特徴とする請求項1記載の異常表
示システム。2. The abnormality display system according to claim 1, wherein when the slave unit detects an abnormality in a device connected to the slave unit, a second external abnormality display is displayed.
ト内にステータスレジスタをそれぞれ設け、異常発生時
に内部異常情報および外部異常情報をそれぞれセットし
て保存し、必要に応じてその情報を表示することを特徴
とする請求項1あるいは請求項2記載の異常表示システ
ム。3. A status register is provided in each of the master unit and the slave unit, internal abnormality information and external abnormality information are set and stored when an abnormality occurs, and the information is displayed as needed. The abnormality display system according to claim 1 or 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7284205A JPH09128269A (en) | 1995-10-31 | 1995-10-31 | Abnormality display system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7284205A JPH09128269A (en) | 1995-10-31 | 1995-10-31 | Abnormality display system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09128269A true JPH09128269A (en) | 1997-05-16 |
Family
ID=17675528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7284205A Pending JPH09128269A (en) | 1995-10-31 | 1995-10-31 | Abnormality display system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09128269A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1995
- 1995-10-31 JP JP7284205A patent/JPH09128269A/en active Pending
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