JPH09121049A - Semiconductor device - Google Patents
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- JPH09121049A JPH09121049A JP7277688A JP27768895A JPH09121049A JP H09121049 A JPH09121049 A JP H09121049A JP 7277688 A JP7277688 A JP 7277688A JP 27768895 A JP27768895 A JP 27768895A JP H09121049 A JPH09121049 A JP H09121049A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、動作速度の向上と
低消費電力を実現できるＭＯＳトランジスタを備える半
導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device equipped with a MOS transistor capable of improving operating speed and reducing power consumption.
【０００２】[0002]
【従来の技術】近年、ＭＯＳトランジスタが微細化され
てゲート長が短くなり、それに伴うショートチャネル効
果が問題となり、パンチスルー、あるいはゲート長のば
らつきによるしきい値電圧の変動というロールオフ等を
抑制することが求められている。2. Description of the Related Art In recent years, MOS transistors have been miniaturized and their gate lengths have become shorter, resulting in a problem of a short channel effect, and punch-through or roll-off such as threshold voltage fluctuations due to variations in gate lengths has been suppressed. Is required to do.
【０００３】従来、このようなパンチスルーやロールオ
フを低減させる技術として、しきい値を調整する不純物
拡散層以外に、ソース・ドレイン拡散層と接し、ソース
・ドレイン層より深い接合深さの深層不純物拡散層が採
用されてきたが、この深層不純物拡散層でも不十分にな
ってきているため、深層不純物拡散層に加えて主に次の
２つの方法が採用されている。Conventionally, as a technique for reducing such punch-through and roll-off, a deep layer which is in contact with the source / drain diffusion layer and is deeper than the source / drain layer in addition to the impurity diffusion layer for adjusting the threshold value is used. Although the impurity diffusion layer has been adopted, since the deep impurity diffusion layer has become insufficient, the following two methods are mainly used in addition to the deep impurity diffusion layer.
【０００４】一つは、図４（Ａ）に示すように、ソース
・ドレイン１２にＬＤＤ構造１１と、基板１０と同じ導
電形で、ソース・ドレイン拡散層１１と接し、ソース・
ドレイン層１２より深い接合深さの深層不純物拡散層１
４とを採用すると共に、、しきい値調整用不純物拡散層
１３を設けることにより、耐パンチスルーの向上、ロー
ルオフの低減、しきい値の調整を行う技術である。First, as shown in FIG. 4A, the source / drain 12 has the LDD structure 11 and the source / drain diffusion layer 11 of the same conductivity type as that of the substrate 10 and in contact with the source / drain diffusion layer 11.
Deep impurity diffusion layer 1 having a junction depth deeper than the drain layer 12
No. 4 is adopted and the impurity diffusion layer 13 for adjusting the threshold value is provided, punch resistance is improved, roll-off is reduced, and the threshold value is adjusted.
【０００５】しかしながら、この方法では、ロールオフ
を十分に抑制することができないという問題がある。ま
た、もう一つは、図４（Ｂ）示すように、ソース・ドレ
イン領域１２及びＬＤＤ領域１１を完全に基板と同じ導
電形の不純物拡散層で構成されるポケット１５で包んで
しまうポケット構造とする方法がある。However, this method has a problem that the roll-off cannot be sufficiently suppressed. Another is a pocket structure in which the source / drain region 12 and the LDD region 11 are completely covered with a pocket 15 composed of an impurity diffusion layer having the same conductivity type as the substrate, as shown in FIG. 4B. There is a way to do it.
【０００６】しかしながら、このポケット構造は、ポケ
ットが比較的濃度の高い不純物拡散層であるので、ソー
ス・ドレイン領域との間で発生する接合容量のため、動
作速度を低下させると共に、消費電力を増大させてしま
うという問題がある。本発明は、上記事情に鑑みなされ
たもので、微細化に伴うショートチャネル効果を抑制し
ながら、動作速度の向上と消費電力の低減を達成できる
半導体装置を提供することを目的とする。However, in this pocket structure, since the pocket is an impurity diffusion layer having a relatively high concentration, the junction capacitance generated between the source and drain regions lowers the operating speed and increases the power consumption. There is a problem of letting it go. The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device that can improve the operating speed and reduce the power consumption while suppressing the short channel effect due to miniaturization.
【０００７】[0007]
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体装置を提供する。 （１）チャネルがソース・ドレインより低濃度の不純物
拡散領域を介してソース・ドレインと接続するＬＤＤ構
造を有するＭＯＳトランジスタを備えた半導体装置にお
いて、基板と同じ導電形の不純物拡散領域が、ＬＤＤ構
造の接合深さと同一又はこれより浅い接合深さで、ＬＤ
Ｄ構造の先端部と接合しているポケット構造を有するこ
とを特長とする半導体装置。 （２）ＭＯＳトランジスタのしきい値電圧制御のための
不純物拡散層を有する上記（１）記載の半導体装置。 （３）基板と同じ導電形で、ソース・ドレイン拡散層と
接し、ソース・ドレイン層より深い接合深さの深層不純
物拡散層を有する上記（１）記載の半導体装置。 （４）基板と同じ導電形で、ソース・ドレイン拡散層と
接し、ソース・ドレイン層より深い接合深さの深層不純
物拡散層を有する上記（２）記載の半導体装置。In order to achieve the above object, the present invention provides the following semiconductor device. (1) In a semiconductor device including a MOS transistor having a LDD structure in which a channel is connected to a source / drain through an impurity diffusion region whose concentration is lower than that of the source / drain, the impurity diffusion region having the same conductivity type as the substrate has an LDD structure. LD with a junction depth equal to or shallower than that of
A semiconductor device having a pocket structure that is joined to the tip of a D structure. (2) The semiconductor device according to (1), which has an impurity diffusion layer for controlling the threshold voltage of the MOS transistor. (3) The semiconductor device according to (1) above, which has a deep impurity diffusion layer that has the same conductivity type as the substrate and is in contact with the source / drain diffusion layer and has a junction depth deeper than the source / drain layer. (4) The semiconductor device according to (2) above, which has a deep impurity diffusion layer that has the same conductivity type as the substrate and is in contact with the source / drain diffusion layer and has a junction depth deeper than the source / drain layer.
【０００８】本発明の半導体装置は、微細なＭＯＳトラ
ンジスタにおけるショートチャネル効果を抑制するため
に、従来のＬＤＤ構造に加えて、ポケット構造を採用す
るものであるが、このポケットの接合深さをＬＤＤと同
じかこれより浅くした構造である。The semiconductor device of the present invention adopts a pocket structure in addition to the conventional LDD structure in order to suppress the short channel effect in a fine MOS transistor. The junction depth of this pocket is LDD. It is the same as or shallower than this.
【０００９】このため、ポケットとソースドレインとの
接合容量を最小限とすることができ、この容量低減によ
り、動作速度の向上と低消費電力の達成が可能である。
また、上記ポケット構造に加えて、しきい値調整用不純
物拡散層と上記深層不純物拡散層の一方又は両方を採用
することにより、上記ポケット構造と相まってショート
チャネル効果をより効果的に抑制することができる。Therefore, the junction capacitance between the pocket and the source / drain can be minimized, and this capacitance reduction can improve the operating speed and achieve low power consumption.
Further, in addition to the pocket structure, by adopting one or both of the threshold adjustment impurity diffusion layer and the deep impurity diffusion layer, the short channel effect can be more effectively suppressed in combination with the pocket structure. it can.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明する。なお、以下の例においては、Ｎ形
ＭＯＳトランジスタについて説明しているが、導電形を
逆にすることにより、Ｐ形ＭＯＳトランジスタにも適用
できる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below. In the following example, the N-type MOS transistor is described, but it can be applied to the P-type MOS transistor by reversing the conductivity type.
【００１１】図１は、本発明の半導体装置のＭＯＳトラ
ンジスタの一例を製造する工程を示すフローチャートで
ある。この実施形態は、しきい値制御用不純物拡散層と
深層不純物拡散層とを形成する例を示すものである。ま
ず、図１（１）に示すように、基板１０にゲート絶縁膜
２１を例えば５ｎｍの厚さ（０．１８μｍデザイン）に
形成した後、イオン注入などによりしきい値制御用不純
物拡散層１３を、例えば１０〜２０ｋｅＶ、１〜２×１
０12／ｃｍ2の条件で形成する。また、深層不純物拡散
層１４を、例えば３０〜７０ｋｅＶ、１〜１０×１０12
／ｃｍ2 の条件で形成する。FIG. 1 is a flow chart showing steps of manufacturing an example of a MOS transistor of a semiconductor device of the present invention. This embodiment shows an example of forming a threshold control impurity diffusion layer and a deep impurity diffusion layer. First, as shown in FIG. 1A, a gate insulating film 21 having a thickness of, for example, 5 nm (0.18 μm design) is formed on a substrate 10, and then an impurity diffusion layer 13 for threshold control is formed by ion implantation or the like. , 10 to 20 keV, 1 to 2 × 1
It is formed under the condition of 0 12 / cm 2 . In addition, the deep impurity diffusion layer 14 is, for example, 30 to 70 keV, 1 to 10 × 10 12.
/ Cm 2 conditions.
【００１２】次に、図１（２）に示すように、導電層の
堆積、パターニングにより、ゲート電極３１を形成した
後、ゲート電極３１をマスクとしてＬＤＤ用のｎ- 拡散
層をイオン注入などで形成する。この場合、このｎ- 不
純物拡散層の接合深さは０．０５ｎｍ（０．１８μｍデ
ザイン）程度である。そして、基板１０と同じ導電形の
Ｐ形不純物拡散領域、即ちポケット１６を、ＬＤＤ構造
の接合深さと同一又はこれより浅い接合深さで、ＬＤＤ
構造１１の先端部と接合するように形成する。従って、
ＬＤＤの接合深さが０．０５ｎｍであれば、ポケットの
接合深さは０．０５ｎｍ以下である。このポケットは、
同図に示すように、例えば約４０度程度の傾斜角度で斜
めイオン注入を行うことにより形成することができる。Next, as shown in FIG. 1B, after forming a gate electrode 31 by depositing and patterning a conductive layer, the n - diffusion layer for LDD is ion-implanted using the gate electrode 31 as a mask. Form. In this case, the junction depth of this n − impurity diffusion layer is about 0.05 nm (0.18 μm design). Then, the P-type impurity diffusion region of the same conductivity type as the substrate 10, that is, the pocket 16 is formed at the LDD structure with a junction depth equal to or shallower than that of the LDD structure.
It is formed so as to be joined to the tip of the structure 11. Therefore,
If the LDD junction depth is 0.05 nm, the pocket junction depth is 0.05 nm or less. This pocket is
As shown in the figure, it can be formed by performing oblique ion implantation at an inclination angle of, for example, about 40 degrees.
【００１３】ポケット領域１６のイオン注入条件を最適
化することにより、ロールオフを最小限とすることがで
きる。その様子を図３に示す。このグラフの横軸は、ポ
ケット領域へのイオン注入量であり、縦軸は、ゲート長
０．１８μｍのときのＶth値からゲート長０．２２μｍ
のときのＶthを引いた値であり、ロールオフのレベルを
示す値である。なお、このグラフはシュミレーションに
よって得られた値である。The roll-off can be minimized by optimizing the ion implantation conditions for the pocket region 16. This is shown in FIG. The horizontal axis of this graph is the ion implantation amount into the pocket region, and the vertical axis is the gate length of 0.22 μm from the V th value when the gate length is 0.18 μm.
It is a value obtained by subtracting V th at the time of, and is a value indicating the roll-off level. This graph is a value obtained by simulation.
【００１４】グラフ中、は、ＢＦ2 を用い、しきい値
調整用不純物拡散層２０ｋｅＶ、深層不純物拡散層を２
１０ｋｅＶ、ポケット領域を１５０ｋｅＶ、アニールを
ＲＴＡ（Rapid Thermal Anneal）で行った場合、は、
ＢＦ2 を用い、しきい値調整用不純物拡散層２０ｋｅ
Ｖ、深層不純物拡散層を２１０ｋｅＶ、ポケット領域を
１００ｋｅＶ、アニールをＲＴＡで行った場合である。In the graph, BF 2 is used, the threshold adjustment impurity diffusion layer is 20 keV, and the deep impurity diffusion layer is 2
When 10 keV, the pocket region is 150 keV, and the annealing is performed by RTA (Rapid Thermal Anneal),
BF 2 is used, and a threshold adjustment impurity diffusion layer 20 ke
This is the case where V, the deep impurity diffusion layer is 210 keV, the pocket region is 100 keV, and the annealing is performed by RTA.
【００１５】このグラフによれば、しきい値調整用、深
層拡散層、ポケット領域へのイオン注入条件を最適化す
ることにより、ロールオフ値をゼロにすることができる
ことが認められる。ポケット領域のイオン注入条件は、
上記しきい値調整用不純物拡散層１３及び深層不純物拡
散層１４のイオン注入条件であれば、例えば不純物イオ
ンがＢの場合は３０〜５０ｋｅＶ、２〜５×１０12ｃｍ
-2、不純物イオンがＢＦ2 の場合、１２０〜２００ｋｅ
Ｖ、１〜２×１０13ｃｍ-2の条件を採用することが好ま
しい。From this graph, it is recognized that the roll-off value can be made zero by optimizing the ion implantation conditions for adjusting the threshold value, the deep diffusion layer, and the pocket region. Ion implantation conditions for the pocket area are
Under the ion implantation conditions of the threshold adjustment impurity diffusion layer 13 and the deep impurity diffusion layer 14, for example, when the impurity ion is B, 30 to 50 keV, 2 to 5 × 10 12 cm.
-2 , 120 to 200 ke if the impurity ion is BF 2.
It is preferable to adopt the conditions of V and 1 to 2 × 10 13 cm −2 .
【００１６】次に、絶縁層を堆積した後、エッチバック
することにより、ゲート電極３１の側部にサイドウオー
ル２２を形成した後、イオン注入などによりソース・ド
レイン領域１２を形成して、図１（３）に示すような本
発明の半導体装置を得ることができる。Next, after depositing an insulating layer, the sidewalls 22 are formed on the side portions of the gate electrode 31 by etching back, and then the source / drain regions 12 are formed by ion implantation or the like. The semiconductor device of the present invention as shown in (3) can be obtained.
【００１７】なお、ゲート電極は、ポリサイド構造とす
ると共に、高性能化のためにソース・ドレイン拡散層を
サリサイド化してもよい。この場合、用いる金属として
は、チタン、コバルト、ニッケルなどを挙げることがで
きる。本実施形態のＭＯＳトランジスタは、比較的高濃
度のポケット領域がＬＤＤ領域と接合しているだけであ
り、また、ソース・ドレイン領域と接合する深層不純物
拡散層は比較的濃度が低いので、ここでの接合容量増加
はあまりない。従って、各不純物領域の濃度を最適化す
ることにより、ロールオフの最小化、接合容量の最小化
ができ、その結果、ＭＯＳトランジスタの高速化、低消
費電力化が達成できる。The gate electrode may have a polycide structure, and the source / drain diffusion layers may be salicided for higher performance. In this case, examples of the metal used include titanium, cobalt, nickel and the like. In the MOS transistor of the present embodiment, the relatively high concentration pocket region is only joined to the LDD region, and the deep impurity diffusion layer joined to the source / drain regions is relatively low concentration. There is not much increase in junction capacity. Therefore, by optimizing the concentration of each impurity region, roll-off can be minimized and junction capacitance can be minimized. As a result, the MOS transistor can operate at high speed and have low power consumption.
【００１８】[0018]
【発明の効果】本発明の半導体装置は、ショートチャネ
ル効果を抑制できると共に、接合容量の低減により、高
速化、低消費電力化の達成が可能である。The semiconductor device of the present invention can suppress the short channel effect and can achieve high speed and low power consumption by reducing the junction capacitance.
【図１】（１）〜（３）は、本発明の半導体装置の製造
工程を示すフローチャートである。1 (1) to (3) are flowcharts showing a manufacturing process of a semiconductor device of the present invention.
【図２】ロールオフに対するポケット領域のイオン注入
条件の影響を示すシュミレーションを示すグラフであ
る。FIG. 2 is a graph showing a simulation showing an influence of ion implantation conditions of a pocket region on roll-off.
【図３】（Ａ）、（Ｂ）は、従来のＭＯＳトランジスタ
の構造の一例を示すそれぞれ断面図である。3A and 3B are cross-sectional views showing an example of the structure of a conventional MOS transistor.
１０ 基板 １１ ＬＤＤ １２ ソース・ドレイン １３ しきい値調整用不純物拡散層 １４ 深層不純物拡散層 １６ ポケット領域 ２１ ゲート絶縁膜 ３１ ゲート電極 Reference Signs List 10 substrate 11 LDD 12 source / drain 13 threshold adjustment impurity diffusion layer 14 deep impurity diffusion layer 16 pocket region 21 gate insulating film 31 gate electrode
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Continued on the front page (51) Int.Cl. 6 Identification code Agency reference number FI Technical indication H01L 27/092
Claims (4)
不純物拡散領域を介してソース・ドレインと接続するＬ
ＤＤ構造を有するＭＯＳトランジスタを備えた半導体装
置において、 基板と同じ導電形の不純物拡散領域が、ＬＤＤ構造の接
合深さと同一又はこれより浅い接合深さで、ＬＤＤ構造
の先端部と接合しているポケット構造を有することを特
長とする半導体装置。1. An L connecting a channel to a source / drain through an impurity diffusion region having a lower concentration than that of the source / drain.
In a semiconductor device including a MOS transistor having a DD structure, an impurity diffusion region having the same conductivity type as that of a substrate is joined to the tip of the LDD structure at a junction depth equal to or shallower than the junction depth of the LDD structure. A semiconductor device characterized by having a pocket structure.
ための不純物拡散層を有する請求項１記載の半導体装
置。2. The semiconductor device according to claim 1, further comprising an impurity diffusion layer for controlling the threshold voltage of the MOS transistor.
散層と接し、ソース・ドレイン層より深い接合深さの深
層不純物拡散層を有する請求項１記載の半導体装置。3. The semiconductor device according to claim 1, further comprising a deep impurity diffusion layer which has the same conductivity type as the substrate and is in contact with the source / drain diffusion layer and has a junction depth deeper than the source / drain layer.
散層と接し、ソース・ドレイン層より深い接合深さの深
層不純物拡散層を有する請求項２記載の半導体装置。4. The semiconductor device according to claim 2, further comprising a deep impurity diffusion layer which has the same conductivity type as the substrate and is in contact with the source / drain diffusion layer and has a junction depth deeper than the source / drain layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277688A JPH09121049A (en) | 1995-10-25 | 1995-10-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277688A JPH09121049A (en) | 1995-10-25 | 1995-10-25 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09121049A true JPH09121049A (en) | 1997-05-06 |
Family
ID=17586924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7277688A Pending JPH09121049A (en) | 1995-10-25 | 1995-10-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09121049A (en) |
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-
1995
- 1995-10-25 JP JP7277688A patent/JPH09121049A/en active Pending
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