JPH09120963A - 半導体デバイス用の平坦化最終パッシベーション - Google Patents
半導体デバイス用の平坦化最終パッシベーションInfo
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- 238000002161 passivation Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 22
- 230000004888 barrier function Effects 0.000 claims abstract description 18
- 230000008569 process Effects 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000011521 glass Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 7
- 238000001465 metallisation Methods 0.000 abstract description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 7
- 239000011248 coating agent Substances 0.000 abstract description 6
- 238000000576 coating method Methods 0.000 abstract description 6
- 239000004642 Polyimide Substances 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 229920001721 polyimide Polymers 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 56
- 239000000463 material Substances 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000000356 contaminant Substances 0.000 description 3
- 239000002355 dual-layer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910001413 alkali metal ion Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910001428 transition metal ion Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
-
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【課題】 半導体デバイスの表面上に形成された導線を
有する半導体デバイス用の最終パッシベーション構造を
提供する。 【解決手段】 この構造は、その表面を覆い、導線も覆
う平坦化層と、平坦化層を覆う拡散バリヤとを含む。あ
るいは、平坦化層が導線を部分的に覆うことも可能であ
る。
有する半導体デバイス用の最終パッシベーション構造を
提供する。 【解決手段】 この構造は、その表面を覆い、導線も覆
う平坦化層と、平坦化層を覆う拡散バリヤとを含む。あ
るいは、平坦化層が導線を部分的に覆うことも可能であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス用
の構造の不動態化に関し、より具体的には２重層最終パ
ッシベーションに関する。
の構造の不動態化に関し、より具体的には２重層最終パ
ッシベーションに関する。
【０００２】
【従来の技術】半導体デバイスの製造では、完成品チッ
プが適切に機能するように、湿度、腐食、汚染物質、な
らびに追加アセンブリによるストレスなど、環境要因か
ら完成品チップを保護する必要がある。完成品チップ上
に保護層を形成するプロセスは、最終（または２次、あ
るいはハード）パッシベーションと呼ばれている。
プが適切に機能するように、湿度、腐食、汚染物質、な
らびに追加アセンブリによるストレスなど、環境要因か
ら完成品チップを保護する必要がある。完成品チップ上
に保護層を形成するプロセスは、最終（または２次、あ
るいはハード）パッシベーションと呼ばれている。
【０００３】先行技術では、金属およびセラミックの気
密パッケージを含む、様々な最終パッシベーション手段
を試みてきた。より最近では、Williams他に付与された
米国特許第４０９１４０７号に記載されているように、
半導体でバース上に直接付着された２重層構造が使用さ
れている。Williamsの教示によれば、ガラスからなる第
１の層と、任意でそれに続く非ドープの二酸化ケイ素か
らなる第２のキャッピング層と、最後に好ましくはＳｉ
wＮxＨyＯzという形態の低温付着窒化物からなる第３の
層とを使用する。この場合、ｗ、ｘ、ｙ、ｚはゼロ以外
の整数である。
密パッケージを含む、様々な最終パッシベーション手段
を試みてきた。より最近では、Williams他に付与された
米国特許第４０９１４０７号に記載されているように、
半導体でバース上に直接付着された２重層構造が使用さ
れている。Williamsの教示によれば、ガラスからなる第
１の層と、任意でそれに続く非ドープの二酸化ケイ素か
らなる第２のキャッピング層と、最後に好ましくはＳｉ
wＮxＨyＯzという形態の低温付着窒化物からなる第３の
層とを使用する。この場合、ｗ、ｘ、ｙ、ｚはゼロ以外
の整数である。
【０００４】Williamsのケースならびに従来の方法で
は、最終パッシベーション層（複数も可）が最後の層の
メタライゼーション（ＬＬＭ）内のワイヤ（または線）
上でコンフォーマル（すなわち、均一な厚さ）になって
いる。最新の半導体デバイスの微細構成は主にＬＬＭに
よって規定されるので、最終パッシベーションは、垂直
立上りが通常は少なくとも１μｍである階段状構造を覆
わなければならない。さらに、回路密度が増すにつれ、
先端チップ設計ではＬＬＭの線間間隔を非常に狭くする
ことが必要になる。狭い間隔と急勾配の微細構成を組み
合わせると、最終パッシベーション層の深刻な被覆問題
が防止される。
は、最終パッシベーション層（複数も可）が最後の層の
メタライゼーション（ＬＬＭ）内のワイヤ（または線）
上でコンフォーマル（すなわち、均一な厚さ）になって
いる。最新の半導体デバイスの微細構成は主にＬＬＭに
よって規定されるので、最終パッシベーションは、垂直
立上りが通常は少なくとも１μｍである階段状構造を覆
わなければならない。さらに、回路密度が増すにつれ、
先端チップ設計ではＬＬＭの線間間隔を非常に狭くする
ことが必要になる。狭い間隔と急勾配の微細構成を組み
合わせると、最終パッシベーション層の深刻な被覆問題
が防止される。
【０００５】図１は、このような２通りの被覆問題を示
している。一方は、基板１００上の密接な間隔のＬＬＭ
１０２間にある層１０１内にボイド１０３が存在するこ
とである。もう一方は、１０５に示す垂直側壁領域の基
礎部分で層１０１が薄くなっていることである。このよ
うに薄くなっていることは重要であり、層１０１は非側
壁領域に比べ、位置１０５で４０％薄くなっていること
が分かっている。このような被覆問題の結果、チップの
最終パッシベーションの不良またはその他の悪影響の原
因になるような構造欠陥が発生する。
している。一方は、基板１００上の密接な間隔のＬＬＭ
１０２間にある層１０１内にボイド１０３が存在するこ
とである。もう一方は、１０５に示す垂直側壁領域の基
礎部分で層１０１が薄くなっていることである。このよ
うに薄くなっていることは重要であり、層１０１は非側
壁領域に比べ、位置１０５で４０％薄くなっていること
が分かっている。このような被覆問題の結果、チップの
最終パッシベーションの不良またはその他の悪影響の原
因になるような構造欠陥が発生する。
【０００６】コンフォーマルな最終パッシベーション層
で窒化ケイ素などの材料を使用する場合、被覆問題に加
え、別の問題が発生する。窒化ケイ素は約７．０という
高い誘電率（ε）を有するので、図１の層１０７が示す
ように、レベル内キャパシタンスの高さは狭いＬＬＭ線
間間隔の一部を充填する窒化ケイ素に関係する。ただ
し、ポリイミドなどの追加層（図示せず）を層１０７の
上に形成できることに留意されたい。
で窒化ケイ素などの材料を使用する場合、被覆問題に加
え、別の問題が発生する。窒化ケイ素は約７．０という
高い誘電率（ε）を有するので、図１の層１０７が示す
ように、レベル内キャパシタンスの高さは狭いＬＬＭ線
間間隔の一部を充填する窒化ケイ素に関係する。ただ
し、ポリイミドなどの追加層（図示せず）を層１０７の
上に形成できることに留意されたい。
【０００７】したがって、最後のレベルのメタライゼー
ションのレベル内キャパシタンスが低く、完全なチップ
被覆を提供するパッシベーション構造の必要性が依然と
して残っている。
ションのレベル内キャパシタンスが低く、完全なチップ
被覆を提供するパッシベーション構造の必要性が依然と
して残っている。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
一目的は、均一な厚さでチップを完全に覆うパッシベー
ション構造を提供することにある。
一目的は、均一な厚さでチップを完全に覆うパッシベー
ション構造を提供することにある。
【０００９】本発明の他の目的は、レベル内キャパシタ
ンスが低いパッシベーション構造を提供することにあ
る。
ンスが低いパッシベーション構造を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記およびその他の目的
により、半導体デバイスの表面上に形成された導線を有
する半導体デバイス用として、表面を覆い、導線も覆う
平坦化層と、平坦化層を覆う拡散バリヤとを含む、最終
パッシベーション構造が提供される。あるいは、平坦化
層が導線を部分的に覆うことも可能である。
により、半導体デバイスの表面上に形成された導線を有
する半導体デバイス用として、表面を覆い、導線も覆う
平坦化層と、平坦化層を覆う拡散バリヤとを含む、最終
パッシベーション構造が提供される。あるいは、平坦化
層が導線を部分的に覆うことも可能である。
【００１１】上記およびその他の特徴、態様、利点は、
以下に示す本発明の詳細な説明によって容易に明らかに
なり、より十分に理解されるだろう。
以下に示す本発明の詳細な説明によって容易に明らかに
なり、より十分に理解されるだろう。
【００１２】
【発明の実施の形態】次に添付図面、より具体的には図
２を参照すると、同図には２重層パッシベーションが示
されている。最後のレベルのメタライゼーション（ＬＬ
Ｍ）内の導線１０２は半導体チップ１００から突出して
いる。ただし、チップ１００は導線１０２の下のより多
くのレベルのメタライゼーションおよび絶縁層（すなわ
ち、より多くの回路）と、たとえば、ポリイミドなどの
層１０８上の追加層（図示せず）とを収容可能であるこ
とに留意されたい。
２を参照すると、同図には２重層パッシベーションが示
されている。最後のレベルのメタライゼーション（ＬＬ
Ｍ）内の導線１０２は半導体チップ１００から突出して
いる。ただし、チップ１００は導線１０２の下のより多
くのレベルのメタライゼーションおよび絶縁層（すなわ
ち、より多くの回路）と、たとえば、ポリイミドなどの
層１０８上の追加層（図示せず）とを収容可能であるこ
とに留意されたい。
【００１３】平坦化（すなわち、「平板化」または「平
滑」）表面１０６を形成するために、チップ１００の表
面上と導線１０２の上にも層１０４を付着させる。層１
０４は、局部的に自己平坦化材料である材料または平坦
化プロセスで付着させた層である。自己平坦化材料の例
としては、ＦＬＡＲＥ、スピンオン・ガラスＴ−１３お
よびＴ−１４、スピンオン・ガラスＸＴ−１５を含むシ
ルセスキオキサン・クラスの材料（すべてAllied Signa
l社製）、流動性酸化物（ＦＯｘ、Dow Corning社製）、
無機スピンオン・ガラス・パーヒドロシラザン（CCIC社
製）を含み、かつこれらに限定されない。このような自
己平坦化材料は、たとえば、スピンオン・プロセスによ
って付着することができる。
滑」）表面１０６を形成するために、チップ１００の表
面上と導線１０２の上にも層１０４を付着させる。層１
０４は、局部的に自己平坦化材料である材料または平坦
化プロセスで付着させた層である。自己平坦化材料の例
としては、ＦＬＡＲＥ、スピンオン・ガラスＴ−１３お
よびＴ−１４、スピンオン・ガラスＸＴ−１５を含むシ
ルセスキオキサン・クラスの材料（すべてAllied Signa
l社製）、流動性酸化物（ＦＯｘ、Dow Corning社製）、
無機スピンオン・ガラス・パーヒドロシラザン（CCIC社
製）を含み、かつこれらに限定されない。このような自
己平坦化材料は、たとえば、スピンオン・プロセスによ
って付着することができる。
【００１４】局部的または全体的な平坦化をもたらす非
自己平坦化材料のための平坦化プロセスは、当技術分野
では周知であり、たとえば、スピンオンにリフローまた
はエッチバックを加えたもの、リフロー酸化物、高圧リ
フローなどがある。スピンオンとリフローとの組合せで
は、選択した材料をウェハ上にスピンオンし、熱処理し
て材料を溶融またはリフローする。あるいは、スピン・
コーティングの後に反応性イオン・エッチングなどを行
って、エッチバック・プロセスで所望の厚さに戻すこと
ができる。一例では、プラズマ強化化学的気相成長（Ｐ
ＥＣＶＤ）によって付着したＳｉＯ2などの酸化物材料
のギャップを充填するためにスピンオン・ガラス（ＳＯ
Ｇ）を使用し、次にＳｉＯ2と同じ高さまでＳＯＧをエ
ッチバックするために反応性イオン・エッチング（ＲＩ
Ｅ）を使用する。平面を達成するためにＳＯＧとＳｉＯ
2がほぼ同じ速度でエッチングされるように注意する必
要がある。いわゆるリフロー酸化物プロセスでは、高温
または高圧のいずれか一方あるいは両方を使用して平坦
化を達成するために、酸化物を付着させ、リフローす
る。
自己平坦化材料のための平坦化プロセスは、当技術分野
では周知であり、たとえば、スピンオンにリフローまた
はエッチバックを加えたもの、リフロー酸化物、高圧リ
フローなどがある。スピンオンとリフローとの組合せで
は、選択した材料をウェハ上にスピンオンし、熱処理し
て材料を溶融またはリフローする。あるいは、スピン・
コーティングの後に反応性イオン・エッチングなどを行
って、エッチバック・プロセスで所望の厚さに戻すこと
ができる。一例では、プラズマ強化化学的気相成長（Ｐ
ＥＣＶＤ）によって付着したＳｉＯ2などの酸化物材料
のギャップを充填するためにスピンオン・ガラス（ＳＯ
Ｇ）を使用し、次にＳｉＯ2と同じ高さまでＳＯＧをエ
ッチバックするために反応性イオン・エッチング（ＲＩ
Ｅ）を使用する。平面を達成するためにＳＯＧとＳｉＯ
2がほぼ同じ速度でエッチングされるように注意する必
要がある。いわゆるリフロー酸化物プロセスでは、高温
または高圧のいずれか一方あるいは両方を使用して平坦
化を達成するために、酸化物を付着させ、リフローす
る。
【００１５】層１０４を形成するためのすべての代替材
料および方法のうち、理論的には、スピンオン、ＣＶ
Ｄ、ＰＥＣＶＤ、または高密度プラズマ平坦化プロセス
によって付着させたＳｉＯ2が本発明に適している。Ｓ
ｉＯ2が理論上適している理由は、（１）現在の半導体
プロセスとの互換性があり、（２）費用効果が高く、
（３）誘電率が比較的低いからである。ＣＶＤまたはＰ
ＥＣＶＤを使用して付着させたＳｉＯ2などの材料は、
窒化ケイ素（約７．０のε）に比べ、誘電率がかなり低
い（存在する原料物質、水分、ドーピング要素などに応
じて３．７〜４．５のε）。一般に、線１０２間の誘電
率がより高い材料（窒化ケイ素など）を誘電率が低い材
料（二酸化ケイ素またはポリマーなど）に置き換える
と、レベル内キャパシタンスの望ましい低減が得られ
る。
料および方法のうち、理論的には、スピンオン、ＣＶ
Ｄ、ＰＥＣＶＤ、または高密度プラズマ平坦化プロセス
によって付着させたＳｉＯ2が本発明に適している。Ｓ
ｉＯ2が理論上適している理由は、（１）現在の半導体
プロセスとの互換性があり、（２）費用効果が高く、
（３）誘電率が比較的低いからである。ＣＶＤまたはＰ
ＥＣＶＤを使用して付着させたＳｉＯ2などの材料は、
窒化ケイ素（約７．０のε）に比べ、誘電率がかなり低
い（存在する原料物質、水分、ドーピング要素などに応
じて３．７〜４．５のε）。一般に、線１０２間の誘電
率がより高い材料（窒化ケイ素など）を誘電率が低い材
料（二酸化ケイ素またはポリマーなど）に置き換える
と、レベル内キャパシタンスの望ましい低減が得られ
る。
【００１６】平坦化層１０４が形成されると、従来の手
段によって平坦化または平滑表面１０６上に拡散バリヤ
層１０８が付着される。層１０８は、窒化ケイ素である
ことが好ましく、金属汚染物質（アルカリまたは遷移金
属イオンなど）や湿度に対する優れた拡散バリヤ機能に
ついてはＳｉＮxＨzまたはＳｉＮxＯyＨz（この場合、
ｘ、ｙ、ｚは０より大きい）であることが最も好まし
い。しかし、汚染物質による浸透に対するバリヤとして
機能する層であれば、どのような層でも十分である。
段によって平坦化または平滑表面１０６上に拡散バリヤ
層１０８が付着される。層１０８は、窒化ケイ素である
ことが好ましく、金属汚染物質（アルカリまたは遷移金
属イオンなど）や湿度に対する優れた拡散バリヤ機能に
ついてはＳｉＮxＨzまたはＳｉＮxＯyＨz（この場合、
ｘ、ｙ、ｚは０より大きい）であることが最も好まし
い。しかし、汚染物質による浸透に対するバリヤとして
機能する層であれば、どのような層でも十分である。
【００１７】層１０４の平坦化表面１０６により、層１
０８は均一な厚さにすることができ、それでもチップを
完全に被覆することができる。均一な厚さは、完成品デ
バイスに優れたパッシベーションならびに機械的安定度
をもたらす。その結果得られるチップは、パッシベーシ
ョン層の亀裂に対する抵抗力が高くなり、動作中のチッ
プの信頼性が増していると思われる。また、レベル内キ
ャパシタンスの低下によって、動作パフォーマンスが高
まると思われる。
０８は均一な厚さにすることができ、それでもチップを
完全に被覆することができる。均一な厚さは、完成品デ
バイスに優れたパッシベーションならびに機械的安定度
をもたらす。その結果得られるチップは、パッシベーシ
ョン層の亀裂に対する抵抗力が高くなり、動作中のチッ
プの信頼性が増していると思われる。また、レベル内キ
ャパシタンスの低下によって、動作パフォーマンスが高
まると思われる。
【００１８】図３は、２重層パッシベーション構造の代
替実施例を示している。この場合、層１０４は、図２の
構造に比べて薄くなっているが、導線１０２を完全に覆
っているわけではない。これは、層１０６が線１０２に
達するようにエッチングしなければならない唯一のパッ
シベーション層なので、バイア形成中には望ましい場合
がある。層１０８が低くなり、線１０２間を部分的に充
填するので、エッチングの単純さの点で譲歩してもレベ
ル内キャパシタンスの増加によって補償される。もう１
つの関心事は、ギャップの形成を回避するために線１０
２間に層１０４が十分付着されるようにすることであ
る。
替実施例を示している。この場合、層１０４は、図２の
構造に比べて薄くなっているが、導線１０２を完全に覆
っているわけではない。これは、層１０６が線１０２に
達するようにエッチングしなければならない唯一のパッ
シベーション層なので、バイア形成中には望ましい場合
がある。層１０８が低くなり、線１０２間を部分的に充
填するので、エッチングの単純さの点で譲歩してもレベ
ル内キャパシタンスの増加によって補償される。もう１
つの関心事は、ギャップの形成を回避するために線１０
２間に層１０４が十分付着されるようにすることであ
る。
【００１９】要約すると、最後の層のメタライゼーショ
ンのレベル内キャパシタンスが低く、完全なチップ被覆
をもたらすパッシベーション層について説明してきた。
ンのレベル内キャパシタンスが低く、完全なチップ被覆
をもたらすパッシベーション層について説明してきた。
【００２０】具体的な実施例に関して本発明を説明して
きたが、上記の説明を考慮すると、数多くの代替態様、
変更態様、変形態様が当業者に明らかになることは明白
である。したがって、本発明は、本発明の範囲および精
神ならびに特許請求の範囲の範囲内に含まれるこのよう
な代替態様、変更態様、変形態様をすべて包含するもの
である。
きたが、上記の説明を考慮すると、数多くの代替態様、
変更態様、変形態様が当業者に明らかになることは明白
である。したがって、本発明は、本発明の範囲および精
神ならびに特許請求の範囲の範囲内に含まれるこのよう
な代替態様、変更態様、変形態様をすべて包含するもの
である。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２２】（１）半導体デバイスの表面上に形成され
た導線を有する半導体デバイス用の最終パッシベーショ
ン構造において、前記デバイスの表面を覆い、前記導線
も覆う平坦化層と、平坦化層を覆う拡散バリヤとを含む
最終パッシベーション構造。 （２）平坦化層が自己平坦化層であることを特徴とす
る、上記（１）に記載の構造。 （３）自己平坦化層がスピンオン・ガラスであることを
特徴とする、上記（２）に記載の構造。 （４）平坦化層が、平坦化プロセスによって形成される
非自己平坦化層であることを特徴とする、上記（１）に
記載の構造。 （５）非自己平坦化層が低誘電率の誘電フィルムである
ことを特徴とする、上記（４）に記載の構造。 （６）非自己平坦化層が二酸化ケイ素であることを特徴
とする、上記（５）に記載の構造。 （７）平坦化プロセスが化学的気相成長であることを特
徴とする、上記（４）に記載の構造。 （８）平坦化プロセスがプラズマＣＶＤであることを特
徴とする、上記（４）に記載の構造。 （９）拡散バリヤがＳｉＮxＨzであり、ｘおよびｚがゼ
ロより大きいことを特徴とする、上記（１）に記載の構
造。 （１０）半導体デバイスの表面上に形成された導線を有
する半導体デバイス用の最終パッシベーション構造にお
いて、導線が平坦化層から突出するように、前記デバイ
スの表面を覆う平坦化層と、平坦化層を覆い、導線も覆
う拡散バリヤとを含む最終パッシベーション構造。 （１１）半導体デバイスの表面上に形成された導線を有
する半導体デバイス用の最終パッシベーションを形成す
る方法において、前記デバイスの表面を覆い、導線も覆
う平坦化層を形成するステップと、平坦化層を覆う拡散
バリヤを形成するステップとを含む方法。 （１２）半導体デバイスの表面上に形成された導線を有
する半導体デバイス用の最終パッシベーションを形成す
る方法において、導線が平坦化層から突出するように、
前記デバイスの表面を覆う平坦化層を形成するステップ
と、平坦化層を覆い、導線も覆う拡散バリヤを形成する
ステップとを含む方法。
た導線を有する半導体デバイス用の最終パッシベーショ
ン構造において、前記デバイスの表面を覆い、前記導線
も覆う平坦化層と、平坦化層を覆う拡散バリヤとを含む
最終パッシベーション構造。 （２）平坦化層が自己平坦化層であることを特徴とす
る、上記（１）に記載の構造。 （３）自己平坦化層がスピンオン・ガラスであることを
特徴とする、上記（２）に記載の構造。 （４）平坦化層が、平坦化プロセスによって形成される
非自己平坦化層であることを特徴とする、上記（１）に
記載の構造。 （５）非自己平坦化層が低誘電率の誘電フィルムである
ことを特徴とする、上記（４）に記載の構造。 （６）非自己平坦化層が二酸化ケイ素であることを特徴
とする、上記（５）に記載の構造。 （７）平坦化プロセスが化学的気相成長であることを特
徴とする、上記（４）に記載の構造。 （８）平坦化プロセスがプラズマＣＶＤであることを特
徴とする、上記（４）に記載の構造。 （９）拡散バリヤがＳｉＮxＨzであり、ｘおよびｚがゼ
ロより大きいことを特徴とする、上記（１）に記載の構
造。 （１０）半導体デバイスの表面上に形成された導線を有
する半導体デバイス用の最終パッシベーション構造にお
いて、導線が平坦化層から突出するように、前記デバイ
スの表面を覆う平坦化層と、平坦化層を覆い、導線も覆
う拡散バリヤとを含む最終パッシベーション構造。 （１１）半導体デバイスの表面上に形成された導線を有
する半導体デバイス用の最終パッシベーションを形成す
る方法において、前記デバイスの表面を覆い、導線も覆
う平坦化層を形成するステップと、平坦化層を覆う拡散
バリヤを形成するステップとを含む方法。 （１２）半導体デバイスの表面上に形成された導線を有
する半導体デバイス用の最終パッシベーションを形成す
る方法において、導線が平坦化層から突出するように、
前記デバイスの表面を覆う平坦化層を形成するステップ
と、平坦化層を覆い、導線も覆う拡散バリヤを形成する
ステップとを含む方法。
【図１】従来技術の最終パッシベーション構造の断面図
である。
である。
【図２】本発明による２重層最終パッシベーション構造
の断面図である。
の断面図である。
【図３】本発明による代替２重層最終パッシベーション
構造の断面図である。
構造の断面図である。
１００ チップ １０２ 導線 １０４ 層 １０６ 表面 １０８ 層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 593062337 シーメンス・アクチエンゲゼルシャフト ドイツ国ミュンヘン80333、ヴィッテルス バッハープラッツ２ (72)発明者 ジェームズ・ガードナー・リャン アメリカ合衆国06470 コネチカット州ニ ュータウン ボッグズ・ヒル・ロード 100 (72)発明者 アレクサンダー・ミトワルスキ アメリカ合衆国12603 ニューヨーク州ポ ーキープシー プレザント・レーン 13 (72)発明者 オクムラ・カツヤ アメリカ合衆国12603 ニューヨーク州ポ ーキープシー アージャント・ドライブ ２
Claims (12)
- 【請求項１】半導体デバイスの表面上に形成された導線
を有する半導体デバイス用の最終パッシベーション構造
において、 前記デバイスの表面を覆い、前記導線も覆う平坦化層
と、 平坦化層を覆う拡散バリヤとを含む最終パッシベーショ
ン構造。 - 【請求項２】平坦化層が自己平坦化層であることを特徴
とする、請求項１に記載の構造。 - 【請求項３】自己平坦化層がスピンオン・ガラスである
ことを特徴とする、請求項２に記載の構造。 - 【請求項４】平坦化層が、平坦化プロセスによって形成
される非自己平坦化層であることを特徴とする、請求項
１に記載の構造。 - 【請求項５】非自己平坦化層が低誘電率の誘電フィルム
であることを特徴とする、請求項４に記載の構造。 - 【請求項６】非自己平坦化層が二酸化ケイ素であること
を特徴とする、請求項５に記載の構造。 - 【請求項７】平坦化プロセスが化学的気相成長であるこ
とを特徴とする、請求項４に記載の構造。 - 【請求項８】平坦化プロセスがプラズマＣＶＤであるこ
とを特徴とする、請求項４に記載の構造。 - 【請求項９】拡散バリヤがＳｉＮxＨzであり、ｘおよび
ｚがゼロより大きいことを特徴とする、請求項１に記載
の構造。 - 【請求項１０】半導体デバイスの表面上に形成された導
線を有する半導体デバイス用の最終パッシベーション構
造において、 導線が平坦化層から突出するように、前記デバイスの表
面を覆う平坦化層と、 平坦化層を覆い、導線も覆う拡散バリヤとを含む最終パ
ッシベーション構造。 - 【請求項１１】半導体デバイスの表面上に形成された導
線を有する半導体デバイス用の最終パッシベーションを
形成する方法において、 前記デバイスの表面を覆い、導線も覆う平坦化層を形成
するステップと、 平坦化層を覆う拡散バリヤを形成するステップとを含む
方法。 - 【請求項１２】半導体デバイスの表面上に形成された導
線を有する半導体デバイス用の最終パッシベーションを
形成する方法において、 導線が平坦化層から突出するように、前記デバイスの表
面を覆う平坦化層を形成するステップと、 平坦化層を覆い、導線も覆う拡散バリヤを形成するステ
ップとを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/518209 | 1995-08-23 | ||
| US08/518,209 US6376911B1 (en) | 1995-08-23 | 1995-08-23 | Planarized final passivation for semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120963A true JPH09120963A (ja) | 1997-05-06 |
Family
ID=24063021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8214876A Pending JPH09120963A (ja) | 1995-08-23 | 1996-08-14 | 半導体デバイス用の平坦化最終パッシベーション |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6376911B1 (ja) |
| EP (1) | EP0759635A3 (ja) |
| JP (1) | JPH09120963A (ja) |
| KR (1) | KR100327721B1 (ja) |
| TW (1) | TW568350U (ja) |
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- 1996-08-07 TW TW090200219U patent/TW568350U/zh not_active IP Right Cessation
- 1996-08-14 JP JP8214876A patent/JPH09120963A/ja active Pending
- 1996-08-22 KR KR1019960034832A patent/KR100327721B1/ko not_active IP Right Cessation
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| EP0759635A2 (en) | 1997-02-26 |
| KR970013071A (ko) | 1997-03-29 |
| TW568350U (en) | 2003-12-21 |
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