JPH09120690A - Flash eeprom memory system and its usage method - Google Patents

Flash eeprom memory system and its usage method

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JPH09120690A
JPH09120690A JP8171806A JP17180696A JPH09120690A JP H09120690 A JPH09120690 A JP H09120690A JP 8171806 A JP8171806 A JP 8171806A JP 17180696 A JP17180696 A JP 17180696A JP H09120690 A JPH09120690 A JP H09120690A
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cell
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addressed
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Abstract

PROBLEM TO BE SOLVED: To lengthen the lifetime of a memory. SOLUTION: This device has a field-effect transistor with a floating gate 19, and a memory array, in which the level of threshold voltage is set at a certain given level when there is no charge in the floating gate 19 and is varied by charges held by the floating gate 19, is used as the device. When the state of an addressed cell is changed at that time, effective threshold voltage corresponding to the state of detectable each cell exceeding 2 and exceeding 2 results from the quantity of the positive charges of the floating gate 19, and the quantity of charges on the floating gate 19 of the addressed cell is altered until the threshold voltage of the addressed cell is equalized approximately to one of a plurality of the above-mentioned threshold levels. Accordingly, the state, in which the addressed cell can be detected, is set.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】TECHNICAL FIELD OF THE INVENTION

（産業上の利用分野)この発明は一般的には電気的にプ
ログラム可能なリードオンリーメモリ（Ｅｐｒｏｍ）半
導体と、電気的に消去可能でプログラム可能なリードオ
ンリーメモリ（ＥＥｐｒｏｍ）、さらに詳しく言えばそ
れを利用する技術に関する。This invention relates generally to electrically programmable read only memory (Eprom) semiconductors and electrically erasable programmable programmable read only memories (EEprom). Related to the technology of using.

【０００２】[0002]

【従来の技術】[Prior art]

（発明の背景）電気的にプログラム可能なリードオンリ
ーメモリ（Ｅｐｒｏｍ）は、フィールドイフェクトトラ
ンジスタ構造で、半導体基板領域のチャンネルから絶縁
されてソースとドレイン領域間に設けられているフロー
ティング導通ゲート（無接続）を用いている。コントロ
ールゲートはフローティングゲートの上に設けられてお
り、それから絶縁されている。そのトランジスタのしき
い値電圧特性はそのフローティングゲート上に引き留め
られる電荷の量によってコントロールされる。すなわ
ち、そのソースとドレイン領域間の導通を許容するため
に、トランジスタがターンオンされる前にそのコントロ
ールゲートに加えられなくてはならない電圧、すなわち
その電圧がしきい値電圧、その最小の電圧（しきい値電
圧）である。トランジスタは、その基板のチャンネル領
域の薄い誘電体のゲートを通してフローティングゲート
に電子を加速することによって、２つの状態のうちの１
つをプログラムすることができる。BACKGROUND OF THE INVENTION An electrically programmable read-only memory (Eprom) is a field effect transistor structure that has a floating conduction gate (not connected) that is insulated from a channel in a semiconductor substrate region and provided between a source and a drain region. ) Is used. The control gate is provided above the floating gate and is insulated from it. The threshold voltage characteristic of the transistor is controlled by the amount of charge that is retained on the floating gate. That is, to allow conduction between its source and drain regions, the voltage that must be applied to its control gate before the transistor is turned on, that is, its voltage is the threshold voltage, its minimum voltage ( Threshold voltage). A transistor is one of two states by accelerating electrons to a floating gate through a thin dielectric gate in the channel region of its substrate.
Can be programmed.

【０００３】メモリセルのトランジスタの状態は、その
トランジスタのソースとドレインとコントロールゲート
に動作電圧を与えることによって読むことができ、それ
から制御ゲート電圧が選択された時にソースとドレイン
間を流れる電流を検出することによりその装置がオンに
プログラムされているか、またはオフにプログラムされ
ているかを知ることができる。Ｅｐｒｏｍセルの二次元
アレイの中の特定の１つのセルを読み出しのためにアド
レスするためには、そのセルがアドレスされるべきセル
が含まれている列のソースとドレイン線間にソースとド
レイン電圧を与えること、およびアドレスされるべきセ
ルが含まれている行列のコントロールゲートにコントロ
ール電圧を与えることによりなされる。The state of a memory cell transistor can be read by applying an operating voltage to the source and drain of the transistor and the control gate, and then detecting the current flowing between the source and drain when the control gate voltage is selected. Can tell if the device is programmed on or off. To address a particular one cell in a two-dimensional array of Eprom cells for reading, the source and drain voltages are applied across the source and drain lines of the column containing the cell to which the cell is to be addressed. , And by applying a control voltage to the control gate of the matrix containing the cell to be addressed.

【０００４】そのようなメモリセルの例として三重ポリ
シリコン、チャンネル分離形電気的消去可能でかつプロ
グラム可能なリードオンリーメモリ（Ｅｐｒｏｍ）があ
る。フローティングとコントロールゲートがチャンネル
の近接部分上に延びているので、これはスピリットチャ
ンネル装置と言われている。これにより、トランジスタ
構造は直列の２つのトランジスタとして働き、その１つ
はフローティングゲート上の電荷レベルに応答する可変
しきいチャンネルを持ち、他の１つはそのフローティン
グゲートの電荷には影響されないで、むしろ通常のフィ
ールドイフェクトトランジスタと同様にそのコントロー
ルゲートに印加される電圧に応答して働く。An example of such a memory cell is triple polysilicon, a channel-separated electrically erasable and programmable read-only memory (Eprom). This is referred to as a spirit channel device because the floating and control gates extend over adjacent portions of the channel. This allows the transistor structure to act as two transistors in series, one with a variable threshold channel responsive to the charge level on the floating gate, the other unaffected by the charge on the floating gate, Rather, it works in response to a voltage applied to its control gate, similar to a normal field effect transistor.

【０００５】そのようなメモリセルは三重ポリシリコン
といわれている。なぜらなそれは、ポリシリコン材料の
三重の導電層をもっているからである。フローティング
とコントロールゲートに加えるにさらに消去ゲートが含
まれている。消去ゲートは各メモリセルトランジスタの
フローティングゲート表面に近接して通過しているが、
それらからは薄いトンネル誘電体（トンネル効果を持
つ）によって絶縁されている。セルのフローティングゲ
ートから電荷が消去ゲートにすべてのトランジスタに適
当な電圧が印加されたときに除去される。セルの全体の
アレイまたは特別のセルのグループが同時に消去される
とき、（すなわちフラッシュによって）ときに、そのよ
うなＥｐｒｏｍのセルをフラッシュＥｐｒｏｍアレイと
いう。Such a memory cell is called triple polysilicon. This is because it has triple conductive layers of polysilicon material. In addition to the floating and control gates, an erase gate is also included. The erase gate passes near the floating gate surface of each memory cell transistor,
It is insulated from them by a thin tunnel dielectric (which has the effect of tunneling). Charge is removed from the floating gate of the cell when the appropriate voltage is applied to all the transistors at the erase gate. A cell of such an Eprom is called a flash Eprom array when the entire array of cells or a particular group of cells are simultaneously erased (ie by flash).

【０００６】ＥＥｐｒｏｍは有効寿命が有限であるとい
うことが知られるに到った。性能が劣化する前に、その
ような装置において、プログラムと消去ができる回数は
有限である。その特徴は特定の構造に依存するものであ
るが、10,000回を越える使用サイクルの後にそのプログ
ラム可能性は減少する。そのような装置が、100,000 回
を越える使用サイクルの後には、もはやそのような装置
はプログラムすることもできないし、適性に消去するこ
ともできなくなる。これは、プログラミングまたは消去
のためにフローティングゲートに移送され、または取り
去られる電荷が誘電体内に捕らわれる結果によるものと
信じられている。It has become known that EEprom has a finite useful life. There is a finite number of times that such a device can be programmed and erased before performance is degraded. Its characteristics depend on the particular structure, but its programmability diminishes after more than 10,000 cycles of use. After such a device has been used for more than 100,000 cycles, it can no longer be programmed or properly erased. It is believed that this is a result of trapped charges in the dielectric that are transferred to or removed from the floating gate for programming or erasing.

【０００７】[0007]

【発明が解決しようとする課題】本発明の目的は、増大
した蓄積容量と寿命をもつＥＥｐｒｏｍアレイを提供す
ることにある。さらに、１つのＥＥｐｒｏｍが耐えるこ
とができるプログラムと消去の回数を増加するための技
術を提供することである。本発明のさらに他の目的は、
与えられたサイズのＥｐｒｏｍまたはＥＥｐｒｏｍのア
レイの中に蓄積される情報の量を増加する技術を提供す
ることにある。本発明のさらに他の目的は、磁気ディス
ク記憶装置を置き換えることができる固体メモリとして
使用することができるＥＥｐｒｏｍの半導体チップを提
供することにある。It is an object of the present invention to provide an EEprom array with increased storage capacity and lifetime. Further, it is to provide a technique for increasing the number of programming and erasing times that one EEprom can withstand. Still another object of the present invention is to provide
It is to provide a technique for increasing the amount of information stored in an Eprom or array of EEproms of a given size. Still another object of the present invention is to provide an EEprom semiconductor chip that can be used as a solid-state memory that can replace a magnetic disk storage device.

【０００８】[0008]

【課題を解決するための手段】いろいろな目的は、本発
明の種々の観点から達成できる。ここにおいて、簡潔に
一般的に説明すれば、各々のＥｐｒｏｍまたはＥＥｐｒ
ｏｍメモリセルそのプログラムされた電荷を、３または
それ以上のレンジに分割することによって、１以上のデ
ータを記憶することができる。各々のセルはこれによ
り、３つのレンジのうちの１つにプログラムされること
ができる。もし、４つのレンジが用いられるとすると、
２ビットのデータが１つのセルに蓄積される。もし、４
つのレンジが指定されたならば、３ビットが蓄積され
る。というようにして、順次行われる。そのような多段
階の記憶ができる現実的な構成を許容する情報プログラ
ムとセンシング技術が提供される。Various objects can be achieved from various aspects of the present invention. Here, in brief and general terms, each Eprom or EEpr
om memory cells One or more data can be stored by dividing the programmed charge into three or more ranges. Each cell can thereby be programmed into one of three ranges. If four ranges are used,
2-bit data is stored in one cell. If 4
If one range is specified, then 3 bits are stored. In this way, it is sequentially performed. An information program and a sensing technique that allow a realistic configuration capable of such multi-stage storage are provided.

【０００９】さらに、情報を消去するアルゴリズムであ
って、消去用のトンネル誘電体に与えられる電気的なス
トレスを有効に除去するものが提供され、その結果、プ
ログラムと消去のサイクルにより高い耐久性を与え、そ
して、メモリの寿命を増加させることができる。In addition, an algorithm for erasing information is provided that effectively removes the electrical stress applied to the erasing tunnel dielectric, resulting in higher endurance for the program and erase cycles. Can be given, and the life of the memory can be increased.

【００１０】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムの使用方法は、 （１） 状態を変化させることができ、読むためにアド
レス可能である電気的に変更可能であるメモリセルで、
個々のメモリセルはフローティングゲートをもつ電界効
果トランジスタを含み、しきい値電圧レベルを持ち、そ
のレベルはフローティングゲートに電荷が存在しないと
きにある与えられたレベルをもつが、前記フローティン
グゲートによって保持される電荷により可変的であるメ
モリアレイのために、前記アレイの前記アドレスされた
セルの状態を変更する方法において：２を超える検出可
能な個々のセルの状態に対応する実効的な２を超えるし
きい値電圧を確立するステップであり、ここにおいて少
なくとも２つの前記実効しきい値レベルは前記フローテ
イングゲートの正電荷の量に由来するものであるステッ
プと、およびアドレスされたセルのしきい値電圧が前記
複数のしきい値レベルの１つに略等しくなるまでアドレ
スされたセルのフローテイングゲートの上の電荷量を変
化させることによりアドレスされたセルの検出できる状
態をセットするステップとを含んで構成されている。 （２） 前記（１）記載の方法において、前記検出する
ことができる状態のセットは、アドレスされたセルのフ
ローティングゲートに負の電荷を加えることによってア
ドレスされたセルの実効的なしきい値の電圧レベルを変
化させる工程を含んで構成されている。 （３） 前記（１）記載の方法において、前記アドレス
されたセルの検出することができる状態をセットする前
に、アドレスされたセルの実効的なしきい値の電圧をプ
リセットする工程を付加的に含んで構成されている。 （４） 前記（１）記載の方法において、前記アドレス
されたセルの検出することができる状態をセットする前
に、セルのグループのフローテイングゲートの電荷を変
化させることによりアドレスされたアレイに含まれるセ
ルのグループの実効的なしきい値電圧をプリセットレベ
ルにプリセットする工程を含んで構成されている。 （５） 前記（４）記載の方法において、前記セルのグ
ループのプリセッティングは、前記複数の実効しきい値
電圧レベルの範囲外のあるプリセット実効しきい値電圧
レベルにプリセットするステップを含んで構成されてい
る。 （６） 前記（４）記載の方法において、セルのグルー
プのプリセッティングは、前記フローティングゲートの
負の電荷を除去することにより、前記複数の実効しきい
値レベルの最低のものよりも低いあるレベルに前記セル
のグループの現在の前記実効しきい値電圧レベルを確立
するステップと、および前記アドレスされたセルの検出
可能な状態のセットは、前記アドレスされたセルのフロ
ーティングゲートに負の電荷を加算するステップを含ん
で構成されている。 （７） 前記（４）記載の方法において、前記アドレス
されたセルの検出可能な状態をセットした後で、前記ア
ドレスされたセルがセットされた状態を読むステップを
付加的に含んで構成されている。 （８） 前記（７）記載の方法において、前記アドレス
されたセルがセットされた状態の読み取りは、前記アド
レスされたセルを介して電流を流し、そして同時に前記
電流のレベルとまたはそれ以上の参照電流レベルとを比
較することにように構成されている。 （９） 前記（１）記載の方法において、前記アドレス
されたセルの検出可能な状態をセットした後で、前記ア
ドレスされたセルに電流を流し同時に前記電流をそれ以
上の参照電流レベルと比較することによって行うステッ
プを付加的に含んで構成されている。 （１０） 前記（９）記載の方法において、前記電流の
レベルは複数の参照電圧レベルであって、前記複数の実
効しきい値レベルよりも１つだけ少ないものと前記電流
を比較するステップを含んで構成されている。 （１１） 前記（１）〜（１１）記載の方法の任意の１
つの方法において、複数の実効しきい値電圧レベルを確
立するステップは、前記フローティングゲート上の正電
荷から発生する前記しきい値レベルの大部分を確立する
ステップを含んで構成されている。 （１２） 前記（１）〜（１１）記載のいずれかの方法
において、複数の実効的なしきい値電圧レベルを確立す
るステップは少なくとも４つのそのようなしきい値電圧
レベルを確立するステップを含んで構成されている。 （１３） 前記（１）〜（１１）記載のいずれかの方法
において、前記個々のセルの前記与えられたしきい値レ
ベルは少なくとも３ボルトに設定されている。 （１４） 前記（３）〜（５）記載のいずれかの方法に
おいて、前記セルのグループがプリセットされる回数の
総計の数を加算するステップを含んで構成されている。 （１５） 前記（３）〜（５）記載のいずれかの方法に
おいて、前記セルのグループが使用不能になったとき
に、前記アレイ中の補助的なセルのブロックに置き換え
るブロックを含んで構成されている。 （１６） 前記（１）かまたは（３）記載のいずれかの
方法において、前記アドレスされたセルが破壊されてい
る場合に対応して、前記アレイ中の補助的な良いセルに
置き換えるステップを含んで構成されている。 （１７） 状態を変化させることができ、読むためにア
ドレス可能である電気的に変更可能であるメモリセル
で、個々のメモリセルはフローティングゲートをもつ電
界効果トランジスタを含み、しきい値電圧レベルを持
ち、そのレベルはフローティングゲートに電荷が存在し
ないときにある与えられたレベルをもつが、前記フロー
ティングゲートの電荷によって保持される電荷により可
変的であるメモリアレイのために、前記アレイの前記ア
ドレスされたセルの状態を変更する方法において：２を
超える検出可能な個々の状態の複数に対応する２を超え
る実効しきい値電圧を確立するステップと、前記複数の
実効しきい値電圧レベルの１つに実質的に等しくなるま
で、前記アドレスされたセルの実効しきい値電圧になる
まで前記アドレスされたセルのフローティングゲート上
の電荷の量を変更することによって、前記複数の状態の
１つに前記アドレスされたセルの検出可能なセルをセッ
トするステップと、および前記アドレスされたセルに電
気的に質問し、かつ２を超える参照レベルの数とアドレ
スされたセルの電気的なパラメータのレベルを比較する
ことによりアドレスされたセルがセットされた状態を読
むステップを含んで構成されている。 （１８） 前記（１７）記載の方法において、複数の実
効しきい値電圧レベルを確立するステップは少なくとも
４個のそのようなしきい値電圧レベルを確立するステッ
プを含んで構成されている。 （１９） 前記（１８）記載の方法において、個々のセ
ルに与えられたしきい値レベルは少なくとも３ボルトに
確立されている。 （２０） 前記（１７）記載の方法において、アドレス
されたセルがセットされた状態を読むステップは、前記
複数の状態よりも１つだけ少ない参照レベルの数と、電
気的パラメータレベルを同時に比較するステップを含ん
で構成されている。The method of using the flash EEprom memory system according to the present invention is as follows: (1) An electrically changeable memory cell whose state can be changed and which is addressable for reading,
Each memory cell includes a field effect transistor having a floating gate, which has a threshold voltage level, which level has a given level when no charge is present on the floating gate, but is held by said floating gate. In a method of changing the state of the addressed cells of the array for a memory array that is variable by the charge that is charged: more than 2 effective, corresponding to more than 2 detectable individual cell states. Establishing a threshold voltage, wherein the at least two effective threshold levels result from the amount of positive charge on the floating gate, and the threshold voltage of the addressed cell. Of the addressed cells until is approximately equal to one of the threshold levels. It is configured to include a step of setting a detectable state of the addressed cell by changing the amount of charge on the over Te Ing gate. (2) In the method of (1) above, the set of detectable states is the effective threshold voltage of the addressed cell by applying a negative charge to the floating gate of the addressed cell. It is configured to include a step of changing the level. (3) In the method described in (1) above, an additional step of presetting an effective threshold voltage of the addressed cell is added before the detectable state of the addressed cell is set. It is configured to include. (4) The method of (1) above, wherein the array of addressed cells is included by changing the charge of the floating gate of the group of cells prior to setting the detectable state of the addressed cells. Comprising the step of presetting the effective threshold voltage of the group of cells to be preset to a preset level. (5) In the method described in (4) above, the presetting of the group of cells includes a step of presetting to a preset effective threshold voltage level outside a range of the plurality of effective threshold voltage levels. Has been done. (6) In the method described in (4) above, the presetting of the group of cells is carried out by removing a negative charge of the floating gate to a certain level lower than the lowest one of the plurality of effective threshold levels. Establishing a current effective threshold voltage level for the group of cells, and setting a detectable state of the addressed cell adds a negative charge to the floating gate of the addressed cell. It is configured to include a step of performing. (7) The method according to (4) above, further comprising a step of reading the set state of the addressed cell after setting the detectable state of the addressed cell. There is. (8) In the method described in (7) above, the reading of the state in which the addressed cell is set causes a current to flow through the addressed cell, and at the same time refers to the level of the current and / or a reference level higher than that. It is configured to compare with a current level. (9) In the method described in (1) above, after setting the detectable state of the addressed cell, a current is passed through the addressed cell and the current is simultaneously compared with a higher reference current level. It is configured to additionally include the steps to be performed. (10) In the method described in (9) above, including a step of comparing the current with a plurality of reference voltage levels, which are one less than the plurality of effective threshold levels. It is composed of. (11) Any one of the methods described in (1) to (11) above
In one method, establishing a plurality of effective threshold voltage levels comprises establishing a majority of the threshold levels resulting from positive charge on the floating gate. (12) In the method of any of (1)-(11) above, establishing a plurality of effective threshold voltage levels includes establishing at least four such threshold voltage levels. It is configured. (13) In the method according to any one of (1) to (11), the given threshold level of the individual cells is set to at least 3 volts. (14) The method according to any one of (3) to (5) above, which is configured to include a step of adding the total number of times the group of cells is preset. (15) The method according to any one of (3) to (5) above, further comprising a block that replaces a block of auxiliary cells in the array when the group of cells becomes unavailable. ing. (16) In the method according to any one of (1) and (3) above, including a step of replacing the addressed cell with an auxiliary good cell in the array in response to the destruction. It is composed of. (17) An electrically changeable memory cell whose state can be changed and which is addressable for reading, each memory cell including a field effect transistor having a floating gate and having a threshold voltage level. For a memory array whose level has a given level when there is no charge on the floating gate, but which is variable by the charge held by the charge on the floating gate, the address of the array is A method of changing the state of a cell, the method comprising: establishing an effective threshold voltage greater than two corresponding to a plurality of individual detectable states greater than two, and one of the plurality of effective threshold voltage levels. To the effective threshold voltage of the addressed cell until substantially equal to Setting a detectable cell of the addressed cell to one of the plurality of states by changing the amount of charge on the floating gate of the cell, and electrically interrogating the addressed cell. And reading the set state of the addressed cell by comparing the number of reference levels above 2 and the level of the electrical parameter of the addressed cell. (18) In the method of (17) above, the step of establishing a plurality of effective threshold voltage levels comprises the step of establishing at least four such threshold voltage levels. (19) In the method described in (18), the threshold level applied to each cell is established to be at least 3 volts. (20) In the method described in (17) above, the step of reading a state in which an addressed cell is set compares the number of reference levels, which is one less than the plurality of states, with the electrical parameter level at the same time. It is composed of steps.

【００１１】また、本発明によるフラッシュＥＥｐｒｏ
ｍメモリシステムは、 （２１） 複数の電気的に消去しプログラムすることが
できるリードオンリメモリセルのアレイで、個々のセル
は半導体基板にソースとドレインがチャンネルで分離さ
れて形成され、フローティングゲートがチャンネル領域
から絶縁されその上に少なくとも部分的に形成されてお
り、そしてコントロールゲートはフローティングゲート
から絶縁されその上に伸びており、前記トランジスタは
自然なしきい値電圧とそのフローティングゲート上の制
御できる電荷のレベルに対応する電圧との組み合わせに
由来する実効的なしきい値レベルを持つもので、前記自
然のしきい値電圧は前記フローティングゲートが零に等
しい電荷をもつものに対応するものにおいて、前記アレ
イ中の記憶状態を消去し、プログラムし、そして読み出
すシステムであって：選択された１またはグループの複
数のメモリセルをアドレスするために前記アレイに動作
的に接続される手段と、アドレスされたセルまたはグル
ープのセルの実効しきい値電圧を各々アドレスされたフ
ローティングゲートの電荷を変更することにより基底レ
ベルに駆動するために、前記アレイに動作的に接続され
る消去手段と、前記アレイに動作的に接続されるプログ
ラム手段で、１つのアドレスされたセルのフローティン
グゲート上の電荷を変更するために、２を越える複数の
実効しきい値電圧レベルの１つに実質的に前記実効しき
い値電圧レベルが等しくなるまで変更し、前記しきい値
レベルは２を超える検出可能なレベルに対応し、ここに
おいて前記複数の実効しきい値電圧レベルの少なくとも
２つは正であるフローティングゲート上の制御可能なレ
ベルに由来するプログラム手段と、アドレスされたセル
中を流れる電流の量を決定するために、前記アレイに動
作的に接続される読み取り手段で、これにおいてアドレ
スされたセルの状態がそこを流れる測定された電流レベ
ルによって決定される読み取り手段を含んで構成されて
いる。 （２２） 前記（２１）によるメモリシステムにおい
て、前記プログラム手段はその実効しきい値電圧は少な
くとも４つのしきい値電圧レベルの１つに実質的に等し
くなるまでアドレスされたセルのフローティングゲート
上の電荷を変更するための手段であり、これにより前記
アレイの個々のセルは４又はそれ以上の状態にプログラ
ム可能である。 （２３） 前記（２１）によるメモリシステムで、前記
自然のしきい値電圧レベルは少なくとも３ボルトであ
る。 （２４） 前記（２１）によるメモリシステムで、前記
消去手段の応答する手段は前記アドレスされたセルまた
はセルのグループの実効しきい値電圧の基底レベルに駆
動し、前記アドレスされたセルまたはセルのグループが
消去された回数の数を前記アレイ中にランニングカウン
トとして蓄積し、１つだけ上昇させる。 （２５） 複数の電気的に消去およびプログラム可能な
リードオンリイメモリセルのアレイにおいて、セルは半
導体基板上に形成されソースとドレインがチャンネル領
域により分離され、フローティングゲートの少なくとも
その一部がチャンネル領域の上にそれから絶縁されて形
成されており、そして１つのコントールゲートがフロー
ティングゲートから絶縁されてその上に形成されてお
り、前記トランジスタは自然なしきい値電圧とそのフロ
ーティングゲート上の制御できる電荷のレベルに対応す
る電圧との組み合わせに由来する実効的なしきい値レベ
ルを持つもので、前記自然のしきい値電圧は前記フロー
ティングゲートが零に等しい電荷をもつものに対応する
ものにおいて、前記アレイ中の記憶状態を消去し、プロ
グラムし、そして読み出すシステムであって：選択され
た１またはグループの複数のメモリセルをアドレスする
ために前記アレイに動作的に接続される手段と、前記ア
レイに動作的に接続されている消去手段と、アドレスさ
れたセルまたはセルのグループの実効的なしきい値電圧
を前記個々のアドレスされたセルのフローティングゲー
ト上の電荷を変更することによりアドレスされたセルま
たはセルのグループの実効的しきい値電圧を基底レベル
に駆動するための前記アレイに動作的に接続されている
消去手段と、前記アレイに動作的に接続されるプログラ
ム手段で、１つのアドレスされたセルのフローティング
ゲート上の電荷を変更するために、２を越える複数の実
効しきい値電圧レベルの１つに実質的に前記実効しきい
値電圧レベルが等しくなるまで変更し、前記しきい値レ
ベルは２を超える検出可能なレベルに対応するプログラ
ム手段と、２またはそれ以上の異なった参照電流レベル
を提供する複数の参照源と、アドレスされたセルを通じ
て流れる電流の量を決定するために前記アレイに動作的
に接続されている手段と、およびアドレスされたセルに
流れる電流の量を前記参照電流レベルと瞬時に比較する
ことによりアドレスされたセルの状態を迅速に読む２ま
たはそれ以上のセンス増幅器を持つ手段を含んで構成さ
れている。 （２６） 前記（２５）記載のメモリシステムにおい
て、前記プログラム手段内の前記複数の実効しきい値電
圧レベルの少なくとも２つは前記フローティングゲート
上の正の電荷に由来するものである。 （２７） 前記（２５）記載のメモリシステムにおい
て、前記プログラム手段内の複数の前記実効しきい値電
圧レベルの大多数は前記フローティングゲート上の正味
の正の電荷に由来するものである。 （２８） 前記（２５）記載のメモリシステムにおい
て、前記プログラム手段は、アドレスされたセルのフロ
ーティングゲートの電荷をその実効しきい値電圧が少な
くとも４つの実効しきい値電圧レベルの１つと実質的に
等しくなるまで変更する手段を含み、ここにおいて前記
アレイの個々のセルは４またはそれ以上の状態にプログ
ラム可能である。 （２９） 前記（２８）記載のメモリシステムにおい
て、前記複数の参照源は３またはそれ以上の異なる電流
レベルを提供する。The flash EEpro according to the present invention
An m memory system is (21) an array of a plurality of electrically erasable and programmable read-only memory cells, each cell being formed on a semiconductor substrate with a source and a drain separated by a channel and a floating gate. Insulated from the channel region and at least partially formed thereon, and a control gate insulated from and extending above the floating gate, the transistor having a natural threshold voltage and a controllable charge on the floating gate. Of the array having an effective threshold level resulting from a combination with a voltage corresponding to the level of, the natural threshold voltage corresponding to the floating gate having a charge equal to zero. Erase, program, and read memory states inside And a means operatively connected to the array for addressing a selected one or a group of memory cells and an effective threshold voltage of the addressed cell or group of cells, respectively. An erase means operatively connected to the array and a program means operatively connected to the array for driving the ground level by changing the charge of the addressed floating gate are addressed as one. To change the charge on the floating gate of the cell, the threshold voltage level being changed to one of a plurality of effective threshold voltage levels in excess of two until the effective threshold voltage level is substantially equal. The level corresponds to more than two detectable levels, wherein at least two of the plurality of effective threshold voltage levels are positive. Programmable means from a controllable level on the floating gate, and read means operatively connected to the array for determining the amount of current flowing through the addressed cell, the cell addressed therein. The state of s is determined by the reading means determined by the measured current level flowing therethrough. (22) In the memory system according to (21), the programming means is on the floating gate of the addressed cell until its effective threshold voltage is substantially equal to one of at least four threshold voltage levels. A means for altering the charge by which individual cells of the array are programmable to four or more states. (23) In the memory system according to (21), the natural threshold voltage level is at least 3 volts. (24) In the memory system according to (21), the responsive means of the erasing means drives to a base level of an effective threshold voltage of the addressed cell or group of cells, and The number of times the group has been erased is stored as a running count in the array and incremented by one. (25) In an array of a plurality of electrically erasable and programmable read-only memory cells, the cells are formed on a semiconductor substrate, a source and a drain are separated by a channel region, and at least a part of the floating gate is a channel region. Formed above and insulated from it, and one control gate formed above and insulated from the floating gate, the transistor having a natural threshold voltage and controllable charge level on the floating gate. At an effective threshold level resulting from a combination with a voltage corresponding to, the natural threshold voltage corresponding to the floating gate having a charge equal to zero. Erase memory, program, and read A system for issuing: a means operably connected to the array for addressing a selected one or a group of memory cells, an erase means operably connected to the array, The effective threshold voltage of an addressed cell or group of cells by changing the charge on the floating gates of the individually addressed cells to a ground level of the effective threshold voltage of the addressed cell or group of cells. Erasing means operatively connected to the array for driving the array and programming means operatively connected to the array to modify the charge on the floating gate of one addressed cell, Changing to one of a plurality of effective threshold voltage levels above 2 until said effective threshold voltage level is substantially equal, The threshold levels determine the amount of current flowing through the addressed cells, programming means corresponding to more than two detectable levels, a plurality of reference sources providing two or more different reference current levels. Means for operatively connecting to the array for reading the state of the addressed cell by instantaneously comparing the amount of current flowing through the addressed cell with the reference current level, or 2 It is configured to include means having the above sense amplifier. (26) In the memory system according to (25), at least two of the plurality of effective threshold voltage levels in the program means are derived from positive charges on the floating gate. (27) In the memory system described in (25), the majority of the plurality of effective threshold voltage levels in the program means are derived from a net positive charge on the floating gate. (28) In the memory system described in (25), the program means substantially charges the floating gate of the addressed cell with an effective threshold voltage of one of at least four effective threshold voltage levels. It includes means for changing to equality, where individual cells of the array are programmable to four or more states. (29) In the memory system according to (28), the plurality of reference sources provide three or more different current levels.

【００１２】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムとその使用方法は、 （３０） 電気的に変更可能なメモリセルのアレイはセ
ルのブロックに分割されており、それは前記ブロック内
の個々のセルにアドレスしてその内容を読みかつ変更さ
せる手段をもち、前記メモリセルは個々にフローティン
グゲートをもつ電界効果トランジスタをもち、しきい値
電圧レベルをもち、前記レベルは前記フローティングゲ
ートに正味の電荷がないときに与えられるレベルである
が前記レベルは前記フローティングゲートに保持される
正味の電荷により可変であるものであるメモリセルのア
レイのための前記アレイを操作する方法において：２を
超えるしきい値の電圧レベルを複数設立するステップで
あり、前記レベルは個々のセルの検出可能な複数の状態
に対応するものであるステップと、前記ブロック内の少
なくとも１つのセルの実効しきい値レベルを複数のレベ
ルの１つにセットするステップで、前記アドレスされた
少なくとも１つのフローティングゲートの電荷の量を、
前記アドレスされた少なくとも１つのセルの実効しきい
値電圧が前記実効しきい値電圧の複数のうちの１つに達
するまで、変更するものであり、これにより、前記少な
くとも１つのアドレスされたセルの状態は前記複数の状
態の１つにセットされるステップと、および前記セルの
ブロックの個々の１つの内のセルが前記複数の状態の内
の１つにセットされた全回数に等しくなるまでカウント
を蓄積するステップを含んで構成されている。 （３１） 前記（３０）記載の方法において、個々のブ
ロックのカンウトを蓄積するステップは、前記個々のブ
ロックの中に前記カンウトを蓄積するものである。 （３２） 前記（３０）記載の方法において、さらに前
記方法は少なくとも１つの補助的メモリブロックを提供
するステップと、およびセットされた数を越える個々の
ブロックの１つの前記カウントがあるセットされた数を
越えたことに応答して、前記ブロックの個々の１つの代
わりに前記補助的なブロックを使うステップを含んで構
成されている。 （３３） 前記（３０）による方法において、複数の補
助的なメモリセルを提供するステップおよび、少なくと
もあるアドレスされたメモリセルが不良であることに対
応して少なくともある補助的セルを前記アドレスされた
セルの少なくとも１つに代替するステップを含んで構成
されている。 （３４） 前記（３０）〜（３３）記載のいずれかによ
る方法であって、実効しきい値電圧の複数を確立するス
テップは少なくとも４個のそのようなしきい値の確立す
るステップを含んで構成されている。 （３５） 電気的に変更可能なメモリセルで複数の明確
なセルのブロックに分離されており、前記ブロック中の
個々のセルにアクセスしてそれらの状態を読みかつ変更
する手段をもつシステムにおいて、それぞれのセルはフ
ローティングゲートをもつ電界効果トランジスタトを含
み、各セルは１つのしきい値電圧レベルをもつがそのレ
ベルは前記フローティングゲートによる保持される正味
の電荷にしたがって可変であるセルで、前記メモリシス
テムを動作させる方法は以下のステップから構成され
る： （a)２を超えるメモリセルのしきい値の電圧レベルであ
り、そのレベルは２を超える個々に検出可能なメモリセ
ルの状態に対応するレベル、および（b)１つの規定メモ
リセルしきい値電圧レベルを確立するステップと、前記
メモリセルのブロック内で任意の不良のセルの替わりに
補助的なセルを提供するステップと、前記セルのブロッ
クの少なくとも１つの内の前記メモリセルのフローティ
ングゲート上の電荷の量を、前記実効基底しきい値レベ
ルの方向に瞬時的に変更することにより、その効果的な
しきい値の電圧をプリセットする変更ステップと、少な
くともセルのブロックの１つの内の前記メモリセルの少
なくとも１つのフローティングゲート上の電荷の量を、
その効果的なしきい値の電圧を複数の効果的なしきい値
電圧のレベルの方向に移動させるために、これにより少
なくとも１つのメモリセルを複数の検出可能な状態の１
つにセットする変更ステップと、セルのブロックの少な
くとも１つの内の任意のセルのアドレスを、前記レベル
は望まれた効果的なしきい値の電圧レベルに変化させず
に発生するステップと、そして、ここにおいて、前記セ
ッテイングステップは、前記のようにしてアドレスされ
た前記セルの任意の１つを前記補助的セルの少なくとも
任意の１つで代替することを含んで構成されている。 （３６） 前記（３５）による方法において、前記方法
は、さらに、個々のセルのブロックがプリセットされた
数の総計のカウントを分けて蓄積するステップを含んで
構成されている。 （３７） 前記（３５）による方法において、前記プリ
セットステップは、前記セルのブロックの少なくとも１
つの内のメモリフランジのフローティングゲート上の電
荷の量を変更することを、少なくとも１つのブロック内
のＮ番目のセル以外の有効しきい値レベルが前記実効基
底レベルに達するまで続け、ここにおいて、前記アドレ
スを発生させるステップは、前記セルのＮ番目のアドレ
スを発生させることを含んで構成されている。 （３８） 前記（３５）〜（３７）記載のいずれかにお
いて、前記複数の効果的なしきい値の電圧レベルを確立
するステップは少なくとも４個のそのようなしきい値の
電圧を確立するステップを含んで構成されている。 （３９） 電気的に変更可能なメモリセルのアレイで前
記アレイはセルのブロックに分けられ、その状態を読
み、変化させるためにアレイはブロック内で個々のセル
にアドレスする手段をもち、前記メモリセルは別々にフ
ローティングゲートをもつ電界効果トランジスタを含
み、しきい値電圧レベルを持ち、前記レベルは前記フロ
ーティングゲートに保持される正味の電荷が存在しない
レベルに対応するが、前記フローティングゲートの正味
の電荷により可変であり、前記アレイを動作させるステ
ップは以下のステップを含む：２を越える個々のセルの
検出可能な複数の状態に対応する２を越える複数の実効
的しきい値電圧レベルを確立するステップと、複数のセ
ルの各々に効果的しきい値電圧レベルをセットするステ
ップで、前記セルは複数のレベルの１つに前記ブロック
の内の１つのセルにアドレスされ、前記複数の各々のフ
ローティングゲート上の電荷の量を、前記セルの実効し
きい値が前記複数の実効しきい値電圧レベルの１つに実
質的に等しくなるまで変化させ、セットするステップ
で、ここにおいて、前記複数の状態の１つに前記複数の
アドレスされたセルの状態がセットされるものであるス
テップと、前記１つのブロック以外の少なくとも１つの
ブロックを補助的ブロックとして任命するステップと、
および前記１つのブロックにセルの補助的なブロックを
差し替えるステップにおいて、セルの補助的なブロック
内の複数のセルはその実効的なしきい値電圧レベルを前
記複数のレベルの１つにセットするためにアドレス可能
となる、差し替えステップとを含んで構成されている。 （４０） 前記（３９）記載の方法において、前記方法
はさらに、個々のセルのブロックをモニタするステップ
を含み、そして前記のセルのブロックの１つが忍耐の限
界に達したことを検出したことに対応して、前記補助的
セルの置き換えステップを開始するステップを含んで構
成されている。 （４１） 電気的に変更可能なメモリセルアレイで、前
記セルはセルの明確なブロックに分けられており、そし
て前記セルはそれらの状態を読み、変化させるためブロ
ック内の個々のセルにアクセスするための手段を持ち、
前記メモリセルは別々にフローティングゲートをもつ電
界効果トランジスタをもち、前記セルはしきい値電圧を
もち、前記レベルは前記フローティングゲートに正味の
電荷がないときに与えられるレベルであるアレイで、前
記アレイを動作させる方法は以下のステップを含む：２
を超える効果的なしきい値の電圧レベルの複数を確立
し、前記レベルは２を超える個々のセルの複数の検出す
ることができる状態に対応するステップと、前記ブロッ
クの１つの中の複数のメモリセルの各々の効果的なしき
い値レベルを、有効なしきい値電圧レベルの複数のうち
の１つに前記有効しきい値電圧が等しくなるまで前記セ
ルの各々のフローティングゲート上の電荷の量を変更す
ることによりセットし、これにより、複数のセルの状態
は個々に前記複数の状態の１つにセットされるステップ
と、エラー補正の計画の手伝いでメモリセルの複数の状
態を読むステップと、を含んで構成されている。 （４２） セルのブロックに分割され電気的に変更可能
なメモリセルのアレイで前記ブロック中の個々のセルを
読み、またはその状態を変更するためにアドレスする手
段をもち、前記メモリセルは個々にフローティングゲー
トをもつ電界効果トランジスタを含み、前記フローティ
ングゲートに正味の電荷が存在しないときに与えられる
しきい値電圧レベルをもつが、前記しきい値電圧は前記
フローティングゲートにより保持される正味の電荷によ
って変更されるものであるアレイのために前記アレイを
動作させる方法において：複数の実行しきい値の電圧の
レベルで２を越えるもので、個々のセルの２を越える複
数の検出可能なプログラムされた検出可能なレベルに対
応するものを確立するステップと、前記ブロック内のア
ドレスされた少なくとも１つのセルの実行しきい値レベ
ルを前記アドレスされたセルのフローティングゲートの
電荷の量を前記アドレスされたセルの実行しきい値電圧
が前記複数の実行しきい値電圧の１つに実質的に等しく
なるまで変更して、スタートレベルから複数のしきい値
電圧の内の１つにセットするステップであって、前記ア
ドレスされたセルの状態を前記複数のプログラムされた
状態の１つにセットする実行しきい値電圧セットするス
テップにおいて：前記アドレスされたセルの実行しきい
値電圧をスターティングレベルから前記複数のしきい値
電圧レベルの１つの方に移動させるのに十分な予め定め
られた時間、前記アドレスされたセルに一定の電圧を印
加するステップと、その後に前記アドレスされたセルの
電気的パラメータを、前記アドレスされたセルの実行し
きい値が複数のしきい値電圧レベルの内の１つに達した
か否かを決定するために読み取るステップと、および前
記アドレスされたセルの実行しきい値電圧の複数のしき
い値電圧の前記１つにセットされたことが検出されるま
で電圧印加と読み取りを繰り返すステップとを含んで構
成されている。 （４３） 前記（４２）記載の方法において、前記電圧
印加ステップは、前記与えられた電圧と前記予め定めら
れた時間を、前記アドレスされたセルの前記実行しきい
値電圧が前記複数の実効しきい値電圧中の隣接する２つ
の間の半分より小さく変更されるようにするステップを
含んで構成されている。 （４４） 前記（４２）記載の方法において、読み取り
のステップは、前記アドレスされたセルを電気的に質問
し、同時に前記アドレスされたセルの電気的パラメータ
の結果のレベルを２またはそれ以上の参照レベルと同時
に比較するステップを含んで構成されている。 （４５） 前記（４２）記載の方法において、さらに、
前記ブロックの１つの内の少なくともアドレスされた１
つの実効しきい値レベルをセットする前に、前記少なく
とも１つのブロック内のセルの実効しきい値電圧を以下
のステップであるプリセットレベルにリセットするステ
ップを含み:前記少なくとも１つのブロック内のセル
に、与えられた電圧を、前記少なくとも１つのブロック
中のセルに前記実効しきい値電圧に移動させるのに十分
な予め定められた時間、前記プリセットレベルの方向に
印加し、その後に前記少なくとも１つのブロック内の前
記セルの前記電気的パラメータを、前記少なくとも１つ
のブロック内の前記個々のセルの実効しきい値電圧が前
記プリセットレベルに達したか否かを決定するために読
み取るステップと、および前記少なくとも１つのブロッ
ク内のセルに電圧を印加してその状態を読み取るステッ
プを、前記少なくとも１つのブロック内のセルの前記実
行しきい値電圧が前記プリセットレベルに達したか否か
が検出されるまで繰り返すステップとを含んで構成され
ている。 （４６） 前記（４５）記載の方法において、前記プリ
セットレベルは、前記複数のプリセットレベルで前記個
々のセルの検出可能なプログラムされた状態の１つに対
応するものに実質的に等しく構成されている。 （４７） 前記（４５）記載の方法において、前記少な
くとも１つのブロック内のセルに前記与えられた電圧が
印加され、前記電圧印加と読み取りのステップが繰り返
されてているときにそれらのしきい値電圧が上昇してい
る間、継続するように構成されている。 （４８） 前記（４５）記載の方法において、前記少な
くとも１つのブロック内のセルの前記電気的パラメータ
を読むステップは、前記少なくとも１つのブロック内の
セルを電気的に質問し、前記少なくとも１つのブロック
内のセルの個々の前記電気的パラメータの得られた結果
を２またはそれ以上の複数の参照レベルと同時に比較す
るように構成されている。 （４９） 前記（４２）〜（４８）記載のいずれかの方
法において、前記複数の実効しきい値レベルの内、少な
くとも２つは、前記個々のセルのフローティングゲート
上の正味の正電荷によるものであるように構成されてい
る。 （５０） 前記（４２）〜（４８）記載のいずれかの方
法において、前記個々のセルの与えられたしきい値レベ
ルは少なくとも３ボルトである。 （５１） 前記（４２）〜（４８）記載のいずれかの方
法において、前記少なくとも１つのアドレスされたセル
の前記実効しきい値電圧レベルがセットされている間の
前記電圧印加と読み取りの繰り返しは、前記電圧印加と
読み取りステップの繰り返しのプリセット最大数が、前
記アドレスされたセットの前記実効しきい値電圧レベル
を前記複数のしきい値電圧レベルの複数のもののうちの
１つにセットされないセッティングの間に起きた後に終
了させられる。 （５２） 前記（４２）〜（４８）記載のいずれかの方
法において、前記電圧印加と読み取りの繰り返しは、前
記少なくとも１つのブロック内のセルの実効しきい値電
圧レベルのリセット中に、前記少なくとも１つのブロッ
ク内の個々のセルの幾つかの前記実効しきい値電圧レベ
ルのリセットなしにリセットする期間に電圧印加と読み
取りの繰り返しのプリセット最大数が発生したあとで終
了させられる。 （５３） 前記（４２）〜（４８）記載のいずれかの方
法において、少なくとも１つのアドレスされたセルが欠
陥になったことに応答して、前記アレイ中の補助的な良
いセルを代替するステップをさらに含んで構成されてい
る。 （５４） 前記（４２）〜（４８）記載のいずれかの方
法において、少なくとも１つのアドレスされたセルが欠
陥になったことに応答して、前記アレイ中の少なくとも
１つの補助セルのブロックを代替するステップをさらに
含んで構成されている。 （５５） 前記（４２）〜（４８）記載のいずれかの方
法において、少なくともセルの１つのブロックがセット
された全回数を蓄積することを付加的に含んで構成され
ている。A flash EEprom memory system and method of using the same according to the present invention includes: (30) An array of electrically modifiable memory cells is divided into blocks of cells which address individual cells within said block. Means for reading and modifying its contents, said memory cell having field effect transistors each having a floating gate, having a threshold voltage level, said level being provided when there is no net charge on said floating gate. In a method of operating the array for an array of memory cells at a given level, the level being variable by the net charge held on the floating gate: a threshold voltage level greater than 2. Is the step of establishing multiple Corresponding to a plurality of states and setting the effective threshold level of at least one cell in the block to one of a plurality of levels, the charge of the at least one floating gate being addressed. The amount of
Changing the effective threshold voltage of the at least one addressed cell until one of the plurality of effective threshold voltages is reached, whereby the effective threshold voltage of the at least one addressed cell is changed. The state is set to one of the plurality of states, and counting until the cells in each one of the block of cells is equal to the total number of times set to one of the plurality of states Is stored. (31) In the method described in (30) above, the step of accumulating the counts of the individual blocks is a step of accumulating the counts in the individual blocks. (32) The method of (30) above, further comprising the step of providing at least one auxiliary memory block, and a set number with one said count of individual blocks exceeding the set number. In response to exceeding each of the blocks, substituting the auxiliary block for each individual one of the blocks. (33) In the method according to (30) above, providing at least a plurality of auxiliary memory cells, and at least some auxiliary cells are addressed in response to at least some addressed memory cells being defective. It comprises a step of substituting at least one of the cells. (34) A method according to any of (30)-(33) above, wherein the step of establishing a plurality of effective threshold voltages comprises the step of establishing at least 4 such thresholds. Has been done. (35) In a system in which electrically modifiable memory cells are separated into a plurality of distinct blocks of cells and having means for accessing individual cells in said block to read and modify their states, Each cell includes a field effect transistor having a floating gate, each cell having a threshold voltage level, the level being variable according to the net charge held by the floating gate, A method of operating a memory system consists of the following steps: (a) A threshold voltage level of memory cells above 2, which level corresponds to a state of individually detectable memory cells above 2. And (b) establishing one specified memory cell threshold voltage level; Providing an auxiliary cell in place of any defective cell within the memory cell, the amount of charge on the floating gate of the memory cell in at least one of the blocks of cells being determined by the effective base threshold. An altering step of presetting its effective threshold voltage by instantaneously altering in the direction of the level and the amount of charge on at least one floating gate of said memory cell in at least one of the blocks of cells. To
This moves at least one memory cell into a plurality of detectable states to move the effective threshold voltage in the direction of a plurality of effective threshold voltage levels.
And changing the address of any cell in at least one of the blocks of cells without changing the level to a desired effective threshold voltage level, and Here, the setting step includes substituting any one of the cells addressed as described above with at least one of the auxiliary cells. (36) In the method according to (35), the method further includes the step of separately storing a total number of preset numbers of blocks of individual cells. (37) In the method according to (35) above, the presetting step includes at least one of the blocks of the cell.
Continuing to change the amount of charge on the floating gates of the memory flanges in one of the two until the effective threshold level other than the Nth cell in at least one block reaches the effective base level, where: The step of generating an address comprises generating the Nth address of the cell. (38) In any one of (35) to (37) above, establishing the plurality of effective threshold voltage levels includes establishing at least four such threshold voltages. It is composed of. (39) An array of electrically modifiable memory cells, the array being divided into blocks of cells, the array having means for addressing individual cells within the block to read and change its state. The cell separately comprises a field effect transistor having a floating gate, having a threshold voltage level, said level corresponding to a level at which there is no net charge held on said floating gate, but the net of said floating gate. The steps of operating the array, which are variable by charge, include the following steps: Establishing more than two effective threshold voltage levels corresponding to more than two detectable states of individual cells. The step of setting an effective threshold voltage level in each of the plurality of cells, The amount of charge on each of the plurality of floating gates addressed to one cell of the block to one of the levels of the effective threshold voltage of the plurality of effective threshold voltage levels. Changing and setting until substantially equal to one, wherein the states of the plurality of addressed cells are set to one of the plurality of states; Appointing at least one block other than the block as an auxiliary block,
And replacing the sub-block of cells with the one block, the plurality of cells in the sub-block of cells are configured to set their effective threshold voltage level to one of the plurality of levels. The replacement step is made addressable. (40) The method of (39) above, further comprising the step of monitoring a block of individual cells and detecting that one of the blocks of cells has reached a patience limit. Correspondingly, it comprises the step of initiating the step of replacing said auxiliary cell. (41) In an electrically modifiable memory cell array, the cells are divided into distinct blocks of cells, and the cells access individual cells within the block to read and change their states. Have the means of
The memory cell having a field effect transistor having a separate floating gate, the cell having a threshold voltage, the level being a level provided when there is no net charge on the floating gate; The method of operating the includes the following steps: 2
Establishing a plurality of effective threshold voltage levels greater than, said levels corresponding to a plurality of detectable states of more than two individual cells, and a plurality of memories in one of said blocks. Changing the effective threshold level of each of the cells to one of a plurality of effective threshold voltage levels, changing the amount of charge on the floating gate of each of the cells until the effective threshold voltage is equal. And thereby setting the states of the plurality of cells individually to one of the plurality of states, and reading the plurality of states of the memory cell to aid in error correction planning. It is configured to include. (42) With an array of electrically modifiable memory cells divided into blocks of cells, each memory cell having means for reading or addressing to modify its state, said memory cells being individually A field effect transistor having a floating gate, having a threshold voltage level provided when there is no net charge on the floating gate, the threshold voltage being determined by the net charge held by the floating gate. In a method of operating said array for an array to be modified: more than two at multiple execution threshold voltage levels and more than two detectable programmable over individual cells. Establishing the one corresponding to the detectable level, and Also, the execution threshold level of one cell is substantially equal to the amount of charge on the floating gate of the addressed cell, and the execution threshold voltage of the addressed cell is substantially equal to one of the plurality of execution threshold voltages. Changing from a start level to one of a plurality of threshold voltages, the state of the addressed cell being set to one of the plurality of programmed states. In the step of setting the execution threshold voltage of the addressed cell, the predetermined execution voltage of the addressed cell is sufficient to move from the starting level to one of the plurality of threshold voltage levels. Applying a constant voltage to the addressed cell for a period of time, and then changing the electrical parameters of the addressed cell to the addressed cell. Reading to determine whether the execution threshold of the cell has reached one of a plurality of threshold voltage levels, and a plurality of execution threshold voltages of the addressed cell. The step of repeating voltage application and reading is detected until it is detected that the one of the threshold voltages is set. (43) In the method described in (42) above, the voltage applying step may be performed by setting the applied voltage and the predetermined time such that the execution threshold voltage of the addressed cell is equal to the plurality of effective voltages. It includes the step of causing a change of less than half between two adjacent ones in the threshold voltage. (44) In the method described in (42) above, the step of reading electrically queries the addressed cell and at the same time refers to the resulting level of the electrical parameter of the addressed cell by two or more. It consists of steps to compare with levels simultaneously. (45) In the method described in (42) above,
At least one addressed in one of said blocks
Resetting the effective threshold voltage of cells in said at least one block to a preset level, which is the following step, prior to setting one effective threshold level: to cells in said at least one block. , Applying a given voltage to the cells in the at least one block in the direction of the preset level for a predetermined time sufficient to move to the effective threshold voltage, after which the at least one Reading the electrical parameter of the cells in the block to determine if the effective threshold voltage of the individual cells in the at least one block has reached the preset level; and Applying a voltage to a cell in at least one block to read its state, said at least Repeating until the running threshold voltage of cells within a block has reached the preset level. (46) In the method of (45) above, the preset level is configured to be substantially equal to one of the plurality of preset levels corresponding to one of the detectable programmed states of the individual cells. There is. (47) In the method described in (45), the threshold voltage is applied to the cells in the at least one block when the applied voltage is applied and the voltage applying and reading steps are repeated. It is configured to continue while the voltage is rising. (48) In the method described in (45), the step of reading the electrical parameter of the cell in the at least one block electrically queries the cell in the at least one block, It is configured to simultaneously compare the obtained results of the individual electrical parameters of the cells in the two or more reference levels simultaneously. (49) In the method according to any one of (42) to (48), at least two of the plurality of effective threshold levels are due to a net positive charge on the floating gates of the individual cells. Is configured to be. (50) In any one of the methods (42) to (48), the given threshold level of the individual cells is at least 3 volts. (51) In the method according to any one of (42) to (48), repeating the voltage application and the reading while the effective threshold voltage level of the at least one addressed cell is set. , A preset maximum number of repetitions of the voltage application and reading steps of the setting that does not set the effective threshold voltage level of the addressed set to one of the plurality of threshold voltage levels. It is finished after getting up in the meantime. (52) In the method according to any of (42) to (48), the voltage application and the reading are repeated at least during the resetting of the effective threshold voltage level of cells in the at least one block. It is terminated after a preset maximum number of voltage application and read iterations has occurred during a reset period without resetting the effective threshold voltage levels of some of the individual cells in a block. (53) A method according to any one of (42) to (48) above, wherein in response to at least one addressed cell becoming defective, substituting a good auxiliary cell in the array. Is further included. (54) In the method according to any one of (42) to (48), the block of at least one auxiliary cell in the array is replaced in response to a defect of at least one addressed cell. It further comprises a step of performing. (55) In the method according to any one of (42) to (48), the method further includes accumulating the total number of times at least one block of the cell has been set.

【００１３】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムの欠点管理エラー補正コードの実施形態は、 (Ａ1) 集積回路メモリシステムは不揮発性のフローテ
ィングゲートメモリセルを含み、個々のセルはそれらの
状態をプログラムし、読み取りのためにアドレス可能で
ある集積回路メモリシステムを動作させる方法は、以下
のステップを含む：複数の明確に区別されたメモリセル
のブロックを提供するステップで、前記個々のブロック
のセルは一緒に消去することができるものであるステッ
プと、少なくとも１つのブロック内のメモリセルの消去
動作を実行するステップと、前記消去動作が行われた後
で、前記少なくとも１つのブロック内で消去されていな
いセルが存在しているか否かを決定し、もしそうならば
そのような消去されていないセルの数を決定するステッ
プと、消去されていないセルの数と許容できる数とを比
較するステップで、前記許容できる数は実質的にセルの
最大数であり、前記セルのデータがもし悪ければエラー
補正の計画によって訂正することができる比較するステ
ップと、もし１つのブロック内の消去されないセルの数
が許容される数よりも少なければ、消去された少なくと
も１つのブロックのメモリを新しいデータで再度プログ
ラムするステップと、もし１つのブロック内の消去され
ないセルの数が許容される数よりも多ければ、消去され
ないセルを他の補助的メモリで置き換えるステップと、
から構成されている。 (Ａ2) 前記 (Ａ1)記載の方法において、前記置き換え
のステップは、少なくとも１つのブロック内の消されな
いセルのアドレスの位置を決定し、前記アドレス位置を
記憶し、そしてそれに補助的な良いセルを置き変えるス
テップを含んで構成されている。 (Ａ3) 前記 (Ａ1)による方法で、少なくともあるブロ
ック内で消去されないセルの数が許容された数よりかな
り大きい他の数を越えれば、フラグを立てるステップを
さらに含んで構成されている。 (Ａ4) 前記 (Ａ1)記載の方法において、消去動作は次
のように実行される：少なくともあるブロックにアドレ
スするステップと、そこにメモリセルの消去サイクルを
開始するステップと、その消去サイクルの間に少なくと
もあるブロック以内でのメモリセルの状態を決定するス
テップと、および少なくとも１つのブロックの全てのメ
モリセルが消去されるべきだと決定されたとき、または
予め定められた条件に達したときに、少なくとも前記１
つのブロックの全てのセルが消去される前に、前記消去
サイクルを終了するステップとを含んで構成されてい
る。 (Ａ5) 前記 (Ａ4)による方法において、前記予め定め
られた条件は、１つのブロック中の総てのメモリセルが
予め定められた数またはより少ない数を残して消去され
たという条件に達するという条件を含んで構成されてい
る。 (Ａ6) 集積回路メモリシステムは不揮発性のフローテ
ィングゲートメモリセルのアレイを含み、個々のセルは
それらの状態をプログラムと読み出しのためにアドレス
可能であり、前記メモリシステムを操作する方法におい
て：メモリセルの複数の区別可能なブロックを提供し、
そこにおいて個々のブロックのセルはある基底状態を形
成するために一緒に消去可能であり、ここにおいて、１
つまたはそれ以上の消されたブロック内のメモリセルは
引き続いて再プログラムされるブロックを提供するステ
ップと、複数のブロックの１つにアドレスし、そこでメ
モリセルの消去サイクルを開始するステップと、消去サ
イクルの間に少なくともあるブロック内でそのメモリセ
ルの状態を決定するステップと、少なくともあるブロッ
クのすべてのメモリセル基底状態に消去されるべきであ
ると決定されたとき、または、少なくともあるブロック
のすべてのセルが消去される前に予め定義された条件に
達したときに消去サイクルを終了するステップと、も
し、少なくともあるブロックのすべてのセルが消去され
る前に消去サイクルが終了させられれば、前記少なくと
もあるブロック内の消去されていないメモリセルの数が
許容された数、すなわちデータが誤っていたときに誤差
修正計画により修正可能なセルの最大数よりも少ないか
多いかを決定するステップと、少なくともあるブロック
以内で消去されないセルの数が許容される数より少なけ
れば、新しいデータで、少なくとも１つの消去されたブ
ロック内のメモリセルを再プログラムするステップと、
少なくともあるブロック内で消去されないセルの数が許
容されている数よりも大きいときに、他の補助的なメモ
リセルを消去されていないメモリセルの代わりに使うス
テップとを含んで構成されている。 (Ａ7) 前記 (Ａ5)記載の方法において、前記代替ステ
ップは、少なくともあるブロック内で消さないセルのア
ドレス位置を決定するステップを含んで構成されてい
る。 (Ａ8) 前記 (Ａ5)による方法において、前記消去サイ
クルの予め定められた条件はある条件に達することであ
り、その条件は少なくとも１つのブロック内のメモリセ
ルの許容される数またはそれ以下である場合を除き前記
少なくとも１つのブロック内のメモリセルの総てが消去
されることを含んで構成されている。 (Ａ9) 前記 (Ａ5)記載の方法において、前記消去サイ
クルは、消去パルスの間で決定された状態で、複数の消
去パルスを少なくとも１つのブロック内の前記メモリセ
ルに印加するステップを含んで構成されている。 (Ａ10) 前記 (Ａ9)記載の方法において、前記消去サイ
クルの予め定められた条件は、前記消去サイクルの間に
ある与えられた消去パルスの数に達するステップを含ん
で構成されている。 (Ａ11) 前記 (Ａ9)記載の方法において、前記複数の消
去パルスは前記消去サイクル中に振幅が増大するもので
あり、前記予め定められた条件は消去パルスの振幅が予
め定められた最大レベルに到達するステップを含んで構
成されている。An embodiment of a fault management error correction code for a flash EEprom memory system according to the present invention is: (A1) The integrated circuit memory system includes non-volatile floating gate memory cells, each cell programming their state, A method of operating an integrated circuit memory system that is addressable for reading includes the following steps: providing a plurality of distinct blocks of memory cells, the cells of the individual blocks together. Erasable, performing an erase operation on the memory cells in the at least one block, and unerased cells in the at least one block after the erase operation is performed Determines whether or not exists, and if so, removes such In the steps of determining the number of non-erased cells and comparing the number of non-erased cells with the acceptable number, the acceptable number is substantially the maximum number of cells and the data in the cell is A comparing step that can be corrected by an error correction scheme, and if the number of non-erased cells in a block is less than the allowed number, the memory of at least one erased block is replaced with new data. Reprogramming, and replacing the non-erased cells with another auxiliary memory if the number of non-erased cells in a block is more than allowed.
It is composed of (A2) In the method described in (A1), the step of replacing determines the address location of an unerased cell in at least one block, stores the address location, and assigns a good secondary cell to it. It is composed of the steps of replacing. (A3) The method according to (A1) above further comprises the step of setting a flag if the number of unerased cells in at least one block exceeds another number considerably larger than the allowed number. (A4) In the method described in (A1) above, the erase operation is performed as follows: addressing at least a block, initiating an erase cycle of a memory cell therein, and during the erase cycle. Determining the state of the memory cells within at least some blocks in the block, and when it is determined that all memory cells in at least one block should be erased, or when a predetermined condition is reached. , At least 1
Terminating the erase cycle before all cells of one block are erased. (A5) In the method according to (A4), the predetermined condition reaches a condition that all the memory cells in one block are erased leaving a predetermined number or a smaller number. It is configured to include conditions. (A6) An integrated circuit memory system includes an array of non-volatile floating gate memory cells, each cell of which is capable of addressing its state for programming and reading, in a method of operating said memory system: memory cell Provides multiple distinct blocks of
There the cells of the individual blocks can be erased together to form some ground state, where 1
Memory cells in one or more erased blocks are subsequently provided with a block to be reprogrammed, addressing one of the plurality of blocks and initiating an erase cycle of the memory cells therewith; Determining the state of that memory cell in at least a block during a cycle, and at least when it is determined that all memory cells in a block should be erased to the ground state, or at least in all of a block Terminating the erase cycle when a predefined condition is reached before all cells in the block are erased, at least if the erase cycle is terminated before all cells in a block are erased. At least the number of unerased memory cells in a block is A step of determining whether the error correction plan is less than or more than the maximum number of cells that can be corrected when the data is incorrect, and if the number of cells not erased within at least a block is less than the allowed number, Reprogramming the memory cells in the at least one erased block with new data;
At least when the number of non-erased cells in a block is greater than the allowed number, then using other auxiliary memory cells in place of the non-erased memory cells. (A7) In the method described in (A5), the substituting step includes a step of determining an address position of a cell which is not erased in at least a block. (A8) In the method according to (A5), the predetermined condition of the erase cycle is that a certain condition is reached, and the condition is the allowable number of memory cells in at least one block or less. Except in the case, all the memory cells in the at least one block are erased. (A9) In the method described in (A5), the erase cycle includes a step of applying a plurality of erase pulses to the memory cells in at least one block in a state determined between erase pulses. Has been done. (A10) In the method described in (A9), the predetermined condition of the erase cycle includes a step of reaching a given number of erase pulses during the erase cycle. (A11) In the method described in (A9), the plurality of erase pulses increase in amplitude during the erase cycle, and the predetermined condition is that the amplitude of the erase pulse is a predetermined maximum level. It consists of steps to reach.

【００１４】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムの消去のアルゴリズムの実施形態は、 (Ｂ1) 電気的に消去およびプログラム可能なリードオ
ンリメモリの行および列のアレイ中のアドレスされたセ
ルのブロックを、目標とする消去電荷レベルに消去する
方法で、個々のセルはしきい値電圧をもつ電界効果トラ
ンジスタを持ち、前記電圧はそのフローティングゲート
で電荷のレベル制御することによって変更することがで
きるものにおいて、前記方法は以下のステップを含み:
アドレスされたセルのブロックのセルに適合する制御さ
れた電圧を、それらの個々の電荷レベルを変更するのに
十分な時間、目標とする消去電荷レベルに向かって印加
するステップと、その後に、アドレスされたセルのブロ
ック中の少なくとも複数のセルのフローティングゲート
上の電荷のレベルを読むステップと;前記複数のセルの
いくつかに関連して複数の条件の１つが発生したかを決
定するステップと、複数のセルの少なくともいくつかに
複数の条件の１つが発生したか否かが決定されるまで、
前記のステップを必要なだけ繰り返すステップと、その
後に、アドレスされたセルのブロックのセルのフローテ
ィングゲートおよび電荷のレベルを読むステップと、そ
の後に、アドレスされたセルのブロック中、前記セルは
目標とする消去電荷レベルに到達しないセルＮの数を決
定するステップと、およびその後に、セルＮの数と消去
されていないセルの受容することができる数Ｘと比較す
るステップとを含んで構成されている。 (Ｂ2) 前記 (Ｂ1)による方法において、前記複数のセ
ルの少なくともいくつかは、アドレスされたセルのブロ
ックの中のすべてのセルよりは実質的に少ないものから
成り立っているものである。 (Ｂ3) 前記 (Ｂ1)記載の方法において、複数の条件の
１つが、前記複数のセルに関連して発生したことが確か
められた後で、アドレスされたセルの前記ブロックに対
して消去パルスを印加するステップをさらに含んで構成
されている。 (Ｂ4) 前記 (Ｂ1)による方法において、前記比較のス
テップで、セルＮの数が、許容できる数Ｘを越える消去
レベルに達しなかったことが確認されたことに対応し
て、さらに、(a）前記消去レベルに達していないセルの
アドレス位置を、もし前記消去レベルに達していないセ
ルの数が、前記許容できる数より高い第２のセル数より
少ないか等しいときに、発生するステップか、(b) 前記
消去されたレベルに到達しなかったセルＮの数が前記セ
ルの２番目の数を超えていれば忍耐の限度フラグを発生
させるステップのいずれかを含む方法。 (Ｂ5) 前記 (Ｂ1)による方法において、前記複数の条
件は、セルのアドレスされたブロックの消去目的電圧レ
ベルに達していないセルＮの数が、許容できる数と等し
いかまたは少ないという条件を含んで構成されている。 (Ｂ6) 電気的に消去可能でありプログラム可能なリー
ドオンリメモリ（ＥＥＰＲＯＭ）のセルのアレイのアド
レスされたセルのブロックからメモリ状態を消去する方
法で、前記セルはセルにそれらの状態をプログラムし、
読み、消去するためにセルにアドレスするための手段を
持ち、それぞれのセルは効果的なしきい値の電圧を得る
ためにフローティングゲートの電荷のレベルを制御して
変更できる自然のしきい値の電圧をもつ電界効果トラン
ジスタをもち、前記自然のしきい値の電圧はそのフロー
ティングゲートの電荷のレベルが零に等しいときのそれ
に対応するものである方法において、以下のステップを
含む:消去電圧レベルに向かうが、消去しきい値レベル
に完全に達するには不十分な電圧をそれらの個々のしき
い値電圧を変更するのに十分な予め定められた期間およ
び電圧を前記アドレスされたセルにパルスを印加するス
テップと、その後に、それらの効果的なしきい値の電圧
を確保するために、選ばれた数のセルを通る電流を読む
ステップと、パルス印加および読み取りのステップを複
数回繰り返し、以下の条件の任意の１つが発生して後に
前記パルス印加および読みとりのステップを終了するス
テップと:アドレスされたセルのブロックの選ばれた数
の各々の効果的なしきい値の電圧が消去されたしきい値
レベルに到達したか；前記パルス印加ステップがプリセ
ットした最大の数に到達したか；または、パルスのため
の予め定められた最大の電圧が、最も最近のパルス印加
ステップに到達したか；選ばれた数の多数のセルＮの完
全に消去されないで残った数が、受容することができる
消去されないセルの数に等しいか少ない。 (Ｂ7) 前記 (Ｂ6)による方法で、前回のパルス印加ス
テップのそれよりも前記予め定められた電圧はあるイン
クリメントだけ上昇させられる。 (Ｂ8) 前記 (Ｂ6)による方法において、前記複数の条
件の内の１つが発生したことが最初に検出された後で、
前記アドレスされたセルにさらに消去パルスを印加する
ステップをさらに含んで構成されている。 (Ｂ9) 前記 (Ｂ6)による方法において、セルの選ばれ
た数は、アドレスされたセルの全体の数より明らかに少
ないものである。An embodiment of an algorithm for erasing a flash EEprom memory system according to the present invention includes: (B1) targeting a block of addressed cells in an array of electrically erasable and programmable read only memory rows and columns. In the method of erasing to an erase charge level, each cell has a field effect transistor with a threshold voltage, said voltage being changeable by controlling the charge level at its floating gate, The method includes the following steps:
Applying a controlled voltage compatible with the cells of the block of addressed cells towards a target erase charge level for a time sufficient to change their respective charge levels, and thereafter addressing Reading the level of charge on the floating gates of at least a plurality of cells in the block of stored cells; determining whether one of a plurality of conditions has occurred associated with some of the plurality of cells; Until it is determined whether one of the plurality of conditions occurs in at least some of the plurality of cells,
Repeating the above steps as many times as necessary, followed by reading the floating gates and charge levels of the cells of the block of addressed cells, and then during the block of addressed cells, the cells are targeted. Determining the number of cells N that have not reached the erase charge level to be erased, and thereafter comparing the number of cells N with an acceptable number X of unerased cells. There is. (B2) In the method according to (B1) above, at least some of the plurality of cells are made up of substantially less than all cells in the block of addressed cells. (B3) In the method of (B1) above, an erase pulse is applied to the block of addressed cells after it has been determined that one of a plurality of conditions occurred in association with the plurality of cells. The method further includes the step of applying. (B4) In the method according to (B1), in addition to the fact that it is confirmed in the comparison step that the number of cells N has not reached an erase level exceeding an allowable number X, ) Generating the address location of the cells not reaching the erase level when the number of cells not reaching the erase level is less than or equal to a second number of cells higher than the acceptable number; (b) A method including any of the steps of generating a patience limit flag if the number of cells N that have not reached the erased level exceeds the second number of cells. (B5) In the method according to (B1), the plurality of conditions include a condition that the number of cells N that have not reached an erase target voltage level of an addressed block of cells is equal to or less than an allowable number. It is composed of. (B6) A method of erasing memory states from a block of addressed cells of an array of electrically erasable and programmable read only memory (EEPROM) cells, the cells programming the states into the cells. ,
A natural threshold voltage that has a means for addressing the cells for reading and erasing, and each cell can control and change the floating gate charge level to obtain an effective threshold voltage. In a method having a field-effect transistor with a voltage corresponding to that when the level of charge on its floating gate is equal to zero, the natural threshold voltage comprises: Pulse the addressed cells with a predetermined period and voltage sufficient to change their individual threshold voltages, but not enough to reach the erase threshold level. Pulse, followed by reading the current through a selected number of cells to ensure their effective threshold voltage. The steps of applying and reading are repeated a plurality of times, after which any one of the following conditions occurs, after which the step of applying and reading the pulse is terminated: the effect of each of a selected number of blocks of addressed cells. The threshold voltage has reached an erased threshold level; the pulse applying step has reached a preset maximum number; or a predetermined maximum voltage for the pulse is the most A recent pulsing step has been reached; the number of selected cells, N, left unerased completely is equal to or less than the number of unerasable cells that can be accepted. (B7) By the method according to (B6), the predetermined voltage is raised by a certain increment from that of the previous pulse applying step. (B8) In the method according to (B6) above, after first detecting that one of the plurality of conditions has occurred,
The method further comprises the step of applying an erase pulse to the addressed cell. (B9) In the method according to (B6) above, the selected number of cells is clearly less than the total number of addressed cells.

【００１５】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムは、 （ア） トランジスタチャンネルの導通を変調すること
ができるフローティングゲート電極上の実電荷によって
規定されるメモリ状態をもつフラッシュ電気的に消去と
プログラム可能なリードオンリーメモリセルにおいて、
電子消去によって除去されるまでは不確定な貯蔵のため
の前記フローティングゲートに２以上の与えられた量の
電荷の中の１つを導入するための手段により、異なるの
明確なメモリ状態が与えられ前記与えられた量は前記明
確な記憶状態に対応することを特徴とする。 （イ） 前記フローティングゲートは前記トランジスタ
のチャンネルのある一部のチャンネルの導通を変調する
ものである。 （ウ） 個々のセルにプログラムのために読みおよび消
去、その状態を消去するために、アドレスする手段をも
つ電気的に消去とプログラム可能なリードオンリーメモ
リセルのアレイで、各セルは電界効果トランジスタをも
ち、そのトランジスタは自然のしきい値電圧をもってお
り、そのしきい値電圧は有効なある１つのしきい値電圧
を選択するためにフローティングゲートにあるレベルの
電荷を与えることによって変更可能であり、前記自然の
しきい値電圧はフローティングゲートの電荷が０の状態
に対応するものであり、アドレスされたアレイ中のセル
をメモリ状態をプログラムするための方法であって、以
下の工程を含む 複数の有効なしきい値電圧を確定する工程で、その複数
のレベルは２を越えるものであり、それは２を越える検
出可能な個々のセルの状態に対応するものである そのしきい値電圧をベースレベルに引き下げることによ
ってセルを消去する工程 そのベースレベルは複数の検出可能なセルの状態、その
状態はフローティングゲートのチャージを増加すること
によって決められるものの最低のものよりも、より低い
ものである。 セルをその複数の状態にプログラムする工程 そのプログラムはその実効的しきい値電圧が前記複数の
有効なしきい値電圧と実質的に等しくなるまでそのフロ
ーティングゲートに負の電荷を付加することによって行
われる。 （エ） 前記（ウ）記載の方法において、複数の有効な
しきい値電圧を確立する工程 少なくともそのような４つの電圧レベルを確立するもの
を含み、ここにおいて、セルは少なくとも２ビットの情
報を蓄積することが可能となる。 （オ） 前記（エ）記載の方法において、前記しきい値
電圧レベルを確立する工程 前記セルトランジスタの前記自然のしきい値電圧よりも
低い電圧の少なくとも２つの電圧を選択する工程を含む
ものである。 （カ） 前記（ウ）記載の方法において、前記セルを前
記複数のしきい値電圧レベルの１つにプログラムする工
程 短いプログラミングパルスによってそのセルにパルスを
送る工程と、前記プログラミングパルスが印加された後
に、そこを流れる電流の読み取りを交互に行い、それを
その電流のレベルが前記複数の有効しきい値電圧の希望
する１つになるまでそれを続けるものであり、前記短い
プログラムパルスは２つのしきい値電圧の差の半分のし
きい値電圧を変更するのには不十分な程度に短いプログ
ラムパルスである。 （キ） 前記（ウ）記載の方法において、前記セルを消
去する工程は、前記セルを消去パルスによりパルスし、
そこを流れる電流を読み、それを希望するベースしきい
値電圧に達するまで続け、前記各消去パルスの大きさと
持続時間は、最初の消去パルスは前記セルを完全に消去
するのには不十分であり、そして引き続く消去パルスは
その大きさが定められた分だけ前記セルが完全に消去さ
れるまで上昇させられるものである。 （ク） 前記（キ）記載の方法において、前記セルが完
全にベースしきい値レベルに消去された後にカウンタを
１加算して、前記セルが消去された回数をモニタする付
加的な工程を含むものである。 （ケ） 前記（キ）記載の方法において、前記セルを消
去する工程は、消去パルスが予め決められたパルスの数
を越えるときには、消去パルスの発生を中止する工程を
含むものである。 （コ） 個々のセルにプログラムのために読みおよび、
その状態を消去するために、アドレスする手段をもつ電
気的に消去とプログラム可能なリードオンリーメモリセ
ルのアレイで、各セルは電界効果トランジスタをもち、
そのトランジスタは自然のしきい値電圧をもっており、
そのしきい値電圧は有効なある１つのしきい値電圧を選
択するためにフローティングゲートにあるレベルの電荷
を与えることによって変更可能であり、前記自然のしき
い値電圧はフローティングゲートの電荷が０の状態に対
応するものであり、第１と第２のメモリ状態は第１と第
２の有効なしきい値レベルにそれぞれ対応するものであ
って、アレイのアドレスされたセルを前記第１または第
２の状態にプログラムするための方法であって、次の工
程を含む。前記アドレスされたセルを予め定められた時
間と電圧でパルスし、そのフローティングゲートの電荷
を変更し、そのしきい値電圧を変えるのであるが、その
しきい値電圧は前記第１と第２の有効しきい値電圧の１
／２を変化させるのには不十分なものである その後、前記セルを流れる電流を読み、前記自己しきい
値電圧が新しく希望する第１または第２の状態に達した
かいなかを決定するために読む パルス発生を繰り返し、かつ、前記アドレスされたセル
が前記希望する第１または第２のメモリ状態に達っする
まで繰り返して、達したときにそのセルのアドレスされ
たセルのプログラミングが完了となる （サ） プログラムと読みとそられの状態の消去のため
にセルにアドレスする手段をもつ電気的に消去およびプ
ログラム可能なリードオンリーメモリセルの複数のそれ
らのセルのアレイで、各セルは有効なしきい値電圧を得
るためにフローティングゲート上の電荷のレベルを制御
することにより可変である自然のしきい値電圧をもつ電
界効果トランジスタをもっており、前記自然のしきい値
電圧はフローティングゲートの電荷が０であるときに対
応するそのようなアレイのためのアドレスされたアレイ
のセルのグループのメモリ状態を消去するための方法で
あって、以下の工程を含む 前記アドレスされたセルを予め定められた時間と電圧
で、前記しきい値電圧を変更することができるが、完全
に前記セルを消去できないレベルでパルスする工程 その後に前記アドレスされたセルに流れる電流をそれら
の変更されたしきい値レベルを確認するために読む工程 前記パルスをする工程 読み出す工程を複数回繰り返し、パルスをする工程の繰
り返しごとに電圧を最後のパルスの工程より一定量だけ
増大させる繰り返し工程をもつ。 （シ） 前記（サ）記載のメモリ消去方法において、前
記セルが消去された全回数と等しいカウントを蓄積する
付加的な工程を含む。 （ス） 前記（サ）記載のメモリ消去方法において、前
記パルス印加と読みの工程の繰り返しは、以下の条件の
いずれかが最初に発生した時点において終了されるもの
である アドレスされたセルの各々のしきい値がそれぞれ消去さ
れた状態に達すること予め定められた数の消去パルスが
印加されたこと 予め決められた消去パルスの最大電圧に達したこと または、アドレスされたセルの中で完全に消去されない
ものが予め決められた容認できる消去されない数を下回
ったとき。 （セ） 電気的に消去、プログラム可能なリードオンリ
ーメモリセルであって、各セルはチャンネル分離形の電
界効果トランジスタを含み、そのトランジスタは半導体
基板の中にチャンネル領域によって分離されるソースと
ドレイン領域、前記ドレインに近接したチャンネル領域
から絶縁されてその上に位置させられるフローティング
ゲート、前記フローティングゲートから絶縁されその上
に設けられているコントロールゲート、前記ソースに近
接するチャンネルの他の部分をもつトランジスタであっ
て、そのトランジスタは有効なしきい値電圧を得るため
にフローティングゲートの電荷のレベルをコントロール
によって変更できる自然のしきい値電圧をもつ第１の部
分をもち、そしてそこにおいて前記自然のしきい値電圧
はフローティングゲートの電荷が０に等しいときに対応
するものであり、前記第１のトランジスタ部分のコンダ
クタンスはコントロールゲートの電圧とフローティング
ゲートの電荷のレベルによって決定されるものであり、
そして、前記トランジスタは第２の部分を前記第１の部
分に対して直列にもっており、それは前記コントロール
ゲートの電荷によって決定される導電性をもち、前記ア
レイの中のセルの記憶状態を消去し、プログラムし、読
み出すシステムは、次の構成を含むものである 前記アレイをアドレシングのために選ばれた１つのまた
はグループのメモリセルを接続する手段 前記アレイを消去のために接続する手段 前記アドレスされたセルまたはセルのグループの有効し
きい値電圧を各セルのフローティングゲート上の電荷を
正の方向に移動させることにより、ベースレベルにする
ものである アドレスされたセルのフローティングゲートに負の電荷
を付加するために前記アレイに接続されたプログラム手
段 それは２以上の有効しきい値電圧の１つに対応するま
で、実質的に行われ、これによりアレイの各セルが２以
上の状態の１つに対応する状態にプログラムされる アドレスされたセルに流れる電流の量を決定するため
に、前記アレイに接続される読み出し手段 そこには有効なしきい値電圧レベルに対応する数に対応
する個々の電流を検出する手段が設けられており、これ
によりアドレスされたセルの測定された電流レベルのそ
の状態を決定する。 （ソ） 前記（コ）に従うメモリアレイの消去，プログ
ラム，読み取りシステムにおいて前記メモリセルのアレ
イは、メモリセルの行のコントロールゲート間に共通接
続をもち、そして前記プログラム手段は前記行のセルの
共通接続に前記第１の高い背の電圧を印加する手段と、
前記第２の高い電圧を、前記行に含まれ彼らに望まれる
特殊なプログラムされるべき有効電圧レベルに達しない
メモリセルのドレインに印加する手段をもつ。 （タ） 電気的に消去およびプログラムできるリードオ
ンリーメモリシステムであって、次の構成を含む 半導体基板は、複数の記憶セルのアレイを行および列に
含み、各セルはトランジスタを含み、そのトランジスタ
は次のものを含む ソース領域とドレイン領域とその間に設けられたチャン
ネル領域をもつ フローティングゲートをもち、その電荷は前記ソースと
ドレイン間の導通のレベルに影響を与える コントロールゲートはその電圧により前記ソースとドレ
イン間の導通レベルに影響を与える 列手段 セルのソースとドレインに印加される電圧を制御するた
めに前記蓄積セルトランジスタのアドレスされた列に接
続可能である。 列手段 前記セルトランジスタのアドレスされた行に接続可能で
あって、前記セルのコントロールゲートの電圧をコント
ロールする プログラム手段 特定のセルのアドレスに応答して行手段と列手段にアド
レスされたセルに電圧を印加してそのフローティングゲ
ートの電荷を上昇させることにより、アドレスされたセ
ルトランジスタのコンダクタンスを減少させる 前記列手段 応答可能な読み取り手段であって、アドレスされた列の
ソースとドレイン接続上に電圧を印加し、さらに列手段
にも電圧を印加し、アドレスされた行のコントロールゲ
ートの電圧レベルを上昇させることにより、アドレスさ
れたセルのドレインとソース間に流れる電流のレベルを
検出することによりその状態を決定する 前記アレイの蓄積セルに接続される消去手段 前記複数の蓄積セルトランジスタのフローティングゲー
トから前記電荷を除去する 前記システムにおいて以下の改良が含まれる 前記読み取り手段はアドレスされたセルの２つの電流レ
ンジの間を区別する手段を含み、これにより各セルが対
応する２以上の状態をもつ 前記プログラム手段は、前記読み取り手段に対応する手
段をもち、前記行手段と前記列手段にアドレスされたセ
ルに対してプログラム電圧を供給し、アドレスされたセ
ルに流れる読み取り電流が２つの電流レンジのいずれか
になるまで前記フローティングゲートの電荷を増加させ
る。 （チ） 前記（タ）記載の改良されたメモリシステム
は、前記複数の蓄積トランジスタセルが消去された回数
をカウントし、蓄積する手段を含む。 （ツ） 前記（タ）記載の改良されたメモリシステムに
おいて、前記読み取り手段は付加的に少なくとも１つの
検知増幅器をもち、その検知増幅器はアドレスされたセ
ルのドレインに接続可能であり、これにより２以上の参
照レベルが前記作動検知増幅器より与えられ、これによ
って２以上のプログラム可能なコンダクタンスレベルが
各アドレスされたセルに与えられる。 （テ） 前記（タ）記載の改良されたメモリシステムに
おいて、前記消去手段は、前記行手段と列手段に選択さ
れる改良された手段をもち、消去電圧と短い消去パルス
を与え、それからセル電流を読み取る繰り返しサイクル
をもち、初期の消去電圧はそのセルを完全に消去できる
レベルには不足に選び、少しずつパルスからパルスの量
を増大していって前記パルスは前記セル電流が増加して
希望するレベルになるまで増加され、これにより、完全
にセルが消去される。 （ト） 前記（テ）記載の改良されたメモリシステムに
おいて、前記消去手段は前記消去サイクルを下記の条件
のいずれか１つの最初の発生まで続行する 各アドレスされたセルのしきい値が完全に消去され
たベースレベルに達したこと、または 予め定められた数の消去パルスが供給されたこと、
または 予め定められている消去パルスの最大電圧に到達し
たこと、または アドレスされたセルの中で完全に消去されないセル
の数が予め決められた消去されないが、受け入れられる
数を下回ったこと。 （ナ） 前記（タ）記載の改良されたメモリシステムに
おいて、前記トランジスタのフローティングゲートは、
前記ソースとドレイン領域間のチャンネルの第１の部分
のコンダクタンスレベルに影響を与え、そしてソースと
ドレイン領域のチャンネルの第２の部分のコンダクタン
スのレベルはコントロールゲートの電圧によって決定さ
れる。さらに、他の付加的な目的とか、この発明の利
点、好適な実施例とともに添付された図面を参照して説
明される。The flash EEprom memory system according to the present invention comprises: (a) a flash electrically erasable and programmable read having a memory state defined by the actual charge on the floating gate electrode capable of modulating the conduction of the transistor channel. In the only memory cell,
Means for introducing one of more than a given amount of charge into the floating gate for indefinite storage until removed by electronic erase provides a distinct and distinct memory state. It is characterized in that the given quantity corresponds to the definite memory status. (A) The floating gate modulates the conduction of some of the channels of the transistor. (C) An array of electrically erasable and programmable read-only memory cells with means for addressing in order to read and erase individual cells for programming and to erase their state, each cell being a field effect transistor. , The transistor has a natural threshold voltage, which can be modified by applying a level of charge to the floating gate to select one valid threshold voltage. , The natural threshold voltage corresponds to a state of zero charge on the floating gate, and is a method for programming memory states of cells in an addressed array, the method comprising the steps of: In the process of determining the effective threshold voltage of a plurality of levels, the levels of which are more than 2, and the detection of which is greater than 2. Erasing a cell by lowering its threshold voltage to a base level, which corresponds to the state of each active cell whose base level is the state of multiple detectable cells, which state is the charge of the floating gate. Is lower than the lowest of those determined by increasing. Programming the cell into its plurality of states The programming is accomplished by adding a negative charge to its floating gate until its effective threshold voltage is substantially equal to the plurality of effective threshold voltages. . (D) In the method described in (c) above, the step of establishing a plurality of effective threshold voltages includes at least establishing four such voltage levels, wherein the cell stores at least two bits of information. It becomes possible to do. (E) In the method described in (d) above, the step of establishing the threshold voltage level includes the step of selecting at least two voltages lower than the natural threshold voltage of the cell transistor. (F) In the method described in (c) above, the step of programming the cell to one of the plurality of threshold voltage levels, the step of sending a pulse to the cell by a short programming pulse, and the programming pulse being applied. Later, it alternates readings of the current flowing through it and continues until the level of that current is at the desired one of the effective threshold voltages, the short program pulse being two The program pulse is short enough to change the threshold voltage which is half the threshold voltage difference. (G) In the method described in (c) above, the step of erasing the cell comprises pulsing the cell with an erase pulse,
The current flowing through it is read and continued until it reaches the desired base threshold voltage, the magnitude and duration of each erase pulse being such that the first erase pulse is not sufficient to completely erase the cell. And the subsequent erase pulse is raised by a defined amount until the cell is completely erased. (H) The method according to (G) above, further comprising the step of adding 1 to a counter after the cell is completely erased to the base threshold level to monitor the number of times the cell is erased. It is a waste. (X) In the method described in (X), the step of erasing the cell includes the step of stopping the generation of the erase pulse when the number of erase pulses exceeds a predetermined number. (Co) Read and program individual cells for
To erase its state, an array of electrically erasable and programmable read only memory cells with addressing means, each cell having a field effect transistor,
The transistor has a natural threshold voltage,
The threshold voltage can be modified by applying a level of charge to the floating gate to select one valid threshold voltage, the natural threshold voltage being equal to zero charge on the floating gate. The first and second memory states correspond to the first and second valid threshold levels, respectively, and address the cells of the array to the first or first A method for programming the two states, comprising the steps of: The addressed cell is pulsed at a predetermined time and voltage to change the charge on its floating gate and change its threshold voltage, the threshold voltage of which is the first and second. 1 of effective threshold voltage
½ is not sufficient to change the current then flowing through the cell to determine if the self-threshold voltage has reached a new desired first or second state. The pulse generation is repeated, and until the addressed cell reaches the desired first or second memory state, the programming of the addressed cell of that cell is completed. An array of electrically erasable and programmable read-only memory cells having means for addressing the cells for programming and reading and erasing the states, each cell being valid Effect transistor with a natural threshold voltage that is variable by controlling the level of charge on the floating gate to obtain a uniform threshold voltage And the natural threshold voltage is a method for erasing the memory state of a group of addressed array cells for such an array corresponding to when the floating gate charge is zero. And including the steps of: pulsing the addressed cell at a predetermined time and voltage for changing the threshold voltage, but completely pulsing the cell at a level that cannot be erased. Reading the current flowing through the addressed cells to identify their altered threshold levels.Pulsing the pulse.Retrieving the pulse multiple times, with each repetition of the pulsing the voltage of the last pulse. It has a repetitive process of increasing the process by a fixed amount. (Vi) The memory erasing method described in (v) above includes an additional step of accumulating a count equal to the total number of times the cell has been erased. (S) In the memory erasing method described in (S), the repetition of the pulse applying and reading steps is terminated when any one of the following conditions occurs first for each addressed cell. The threshold voltage of each has reached the erased state, the predetermined number of erase pulses have been applied, the maximum voltage of the predetermined erase pulse has been reached, or the When the non-erasables fall below a predetermined acceptable non-erasable number. (C) An electrically erasable and programmable read-only memory cell, each cell including a channel isolation field effect transistor, the transistor being a source and drain region separated by a channel region in a semiconductor substrate. A transistor having a floating gate insulated from the channel region adjacent to the drain and located thereon, a control gate insulated from the floating gate and provided on the floating gate, and another portion of the channel adjacent to the source Where the transistor has a first portion with a natural threshold voltage by which the level of charge on the floating gate can be modified by control to obtain an effective threshold voltage, where the natural threshold is Value voltage is floating Corresponding to the case where the charge of the gate is equal to 0, and the conductance of the first transistor portion is determined by the voltage of the control gate and the level of the charge of the floating gate.
The transistor then has a second portion in series with the first portion, which has a conductivity determined by the charge on the control gate to erase the storage state of cells in the array. , A system for programming and reading includes the following arrangements: means for connecting one or a group of memory cells selected for addressing the array means for connecting the array for erasing the addressed cell Or move the effective threshold voltage of a group of cells to the base level by moving the charge on the floating gate of each cell in the positive direction to add a negative charge to the floating gate of the addressed cell. Programming means connected to said array for one of two or more effective threshold voltages Substantially until the corresponding, whereby each cell of the array is programmed to a state corresponding to one of two or more states to determine the amount of current flowing through the addressed cell. Connected read-out means are provided for detecting individual currents corresponding to a number corresponding to the effective threshold voltage level, by means of which the state of the measured current level of the addressed cell is determined. decide. (B) In the memory array erasing, programming, and reading system according to (b), the array of memory cells has a common connection between the control gates of the rows of memory cells, and the programming means is common to the cells of the rows. Means for applying said first high back voltage to the connection;
Means are provided for applying the second high voltage to the drains of the memory cells contained in the row that do not reach the desired effective effective voltage level to be programmed therein. (A) A read-only electrically erasable and programmable memory system including the following structure: a semiconductor substrate including an array of storage cells in rows and columns, each cell including a transistor, the transistor being It has a floating gate with a source region and a drain region and a channel region provided between them, the charge of which affects the level of conduction between the source and the drain. Column Means Affecting Conduction Level Between Drains Can be Connected to Addressed Columns of the Storage Cell Transistors to Control Voltage Applied to Source and Drain of Cells. Column Means Programmable Means Connectable to Addressed Rows of the Cell Transistors to Control the Voltage of the Control Gate of the Cells Voltage Means to Cells Addressed to Row Means and Column Means in Response to Addresses of Specific Cells Reduce the conductance of the addressed cell transistor by applying a voltage to the floating cell to increase the charge on its floating gate. The state is detected by detecting the level of the current flowing between the drain and the source of the addressed cell by applying a voltage to the column means and further increasing the voltage level of the control gate of the addressed row. Erasing means connected to the storage cells of the array The following improvements are included in the system for removing the charge from the floating gates of a plurality of storage cell transistors: the read means includes means for distinguishing between the two current ranges of the addressed cell, whereby each cell is The programming means having corresponding two or more states has a means corresponding to the reading means, supplies a programming voltage to the cells addressed to the row means and the column means, and flows to the addressed cells. The charge on the floating gate is increased until the read current is in one of two current ranges. (H) The improved memory system described in (t) above includes means for counting and storing the number of times the plurality of storage transistor cells have been erased. (T) In the improved memory system according to (T), the read means additionally has at least one sense amplifier, which sense amplifier is connectable to the drain of the addressed cell. The above reference levels are provided by the actuation sense amplifiers, thereby providing two or more programmable conductance levels to each addressed cell. (T) In the improved memory system according to (T), the erase means has an improved means selected for the row means and the column means, applies an erase voltage and a short erase pulse, and then outputs a cell current. With a repeated cycle of reading, the initial erase voltage is chosen to be insufficient enough to completely erase the cell, and the amount of pulse is gradually increased from pulse to pulse, and the pulse is desired because the cell current increases. Is increased to the level that causes the cell to be completely erased. (G) In the improved memory system according to (g) above, the erase means continues the erase cycle until the first occurrence of one of the following conditions. Reaching the erased base level, or supplying a predetermined number of erase pulses,
Or a predetermined maximum erase pulse voltage has been reached, or the number of addressed cells that are not completely erased is less than a predetermined, non-erased, acceptable number. (N) In the improved memory system according to (T), the floating gate of the transistor is
The conductance level of the first portion of the channel between the source and drain regions is affected, and the conductance level of the second portion of the channel between the source and drain regions is determined by the voltage on the control gate. Further, other additional objects, advantages of the present invention, and preferred embodiments will be described with reference to the accompanying drawings.

【００１６】[0016]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

（実施例についての記述）図１を参照すると、チャンネ
ル分離形ＥｐｒｏｍまたはＥＥｐｒｏｍセルの構造が示
されており、この構造は本発明による改良されたメモリ
アレイとその動作に適するものである。半導体基板１１
はソース領域１３とドレイン１５をもっており、通常こ
れらはイオン打ち込みによって形成される。ソースとド
レインの間にはチャンネル領域１７が設けられている。
チャンネル領域でＬ１が付されている部分の上にフロー
ティングゲート１９が設けられており、それは基板から
薄いゲート酸化物２１により分離されている。チャンネ
ル領域のＬ２が付されている上の部分にコントロールゲ
ート２３が形成されており、基板１１から薄いゲート酸
化物層２５により分離されている。コントロール２３も
また、フローティングゲート１９から酸化物層２７によ
り電気的に分離されている。セル内に蓄積されるべきも
のである希望する状態に対応するようにフローティング
ゲート１９上の電荷の量がプログラムされる。もし、こ
の電荷のレベルがある決められたしきい値を越えていれ
ば、このセルは１つの状態にある、とみなされる。も
し、そのしきい値以下であれば、それは他の状態にある
と定義される。希望する電荷のレベルは、適当な電圧の
組合せをソースとドレインと基板とコントロールゲート
に定められた一定の期間加えることにより電子を基板１
１からフローティングゲート１９に移動させることによ
って希望する電荷がプログラムされる。フローティング
ゲートは、１つのメモリセルの中に閉じ込められてお
り、そして、そのゲートはその構造のすべての他の部分
から電気的に分離されている。これに対して、コントロ
ールゲート２３は多くのセルの上に横切って延びてお
り、共通のワード線としての機能を果たしている。以後
言及されるように、チャンネル分離形は２つの電界効果
トランジスタを直列に接続したものと同じ機能を提供す
るものであり、その１つはフローティングゲート１９を
そのコントロールゲートとし、他のものはコントロール
ゲート２３をそのコントロールゲートとするものであ
る。DESCRIPTION OF THE PREFERRED EMBODIMENT Referring to FIG. 1, the structure of a channel-separated Eprom or EEprom cell is shown, which structure is suitable for the improved memory array and its operation according to the present invention. Semiconductor substrate 11
Has a source region 13 and a drain 15, which are usually formed by ion implantation. A channel region 17 is provided between the source and the drain.
A floating gate 19 is provided above the portion of the channel region labeled L1 and is separated from the substrate by a thin gate oxide 21. A control gate 23 is formed in the upper portion of the channel region labeled L2 and is separated from the substrate 11 by a thin gate oxide layer 25. Control 23 is also electrically isolated from floating gate 19 by oxide layer 27. The amount of charge on floating gate 19 is programmed to correspond to the desired state to be stored in the cell. If the level of this charge exceeds a certain threshold, the cell is considered to be in one state. If it is below that threshold, it is defined to be in another state. The desired charge level can be obtained by applying electrons to the substrate 1 by applying an appropriate voltage combination to the source, drain, substrate and control gate for a fixed period of time.
The desired charge is programmed by moving from 1 to floating gate 19. The floating gate is confined in one memory cell, and the gate is electrically isolated from all other parts of the structure. In contrast, control gate 23 extends across many cells and serves as a common word line. As will be referred to hereinafter, the channel-separated type provides the same function as two field-effect transistors connected in series, one of which has its floating gate 19 as its control gate and the other of which controls. The gate 23 is used as the control gate.

【００１７】図１に示されている原始的なチャンネル分
離形のＥｐｒｏｍまたはＥＥｐｒｏｍは、図示されてい
ない消去ゲートが付加されることによってフラッシュＥ
Ｅｐｒｏｍ装置になる。消去ゲートは分離された電極で
あって、前記フローティングゲート２７のそばに位置さ
せられており、それからトンネル誘電体によって分離さ
れている。適当な電圧がソースとドレインと基板とコン
トロールゲートと消去ゲートに印加されたときに、フロ
ーティングゲート上の電荷の量は減少させられる。１つ
の消去ゲートが多くのメモリセルの上に延びているの
で、全体のアレイでないとしても、それらは同時に消去
される。ある従来技術のフラッシュＥＥｐｒｏｍセルに
おいては、フローティングゲートの下に設けられている
ソースまたはドレイン拡散領域が消去電極として用いら
れて、一方他のセルにおいては、消去電極は、コントロ
ールゲートとしての層と同じ層、または分離された導電
層に設けられている。The primitive channel-separated Eprom or EEprom shown in FIG. 1 has a flash E by adding an erase gate (not shown).
Become an Eprom device. The erase gate is a separate electrode, located beside the floating gate 27 and is then separated by a tunnel dielectric. The amount of charge on the floating gate is reduced when the appropriate voltages are applied to the source, drain, substrate, control gate and erase gate. Since one erase gate extends over many memory cells, they are erased at the same time, if not the entire array. In one prior art flash EEprom cell, the source or drain diffusion region underneath the floating gate is used as the erase electrode, while in other cells the erase electrode is the same layer as the control gate. It is provided in a layer or a separated conductive layer.

【００１８】〔他状態記憶〕チャンネル分離形フラッシ
ュＥＥｐｒｏｍ装置は、図２に示されているように、２
つのトランジスタＴ１とＴ２を直列にしたものから構成
される合成トランジスタとみることができる。トランジ
スタＴ１はフローティングゲートトランジスタであっ
て、有効チャンネルの長さＬ１をもち、可変しきい値電
圧ＶT1をもつトランジスタである。トランジスタＴ２は
固定された（エンハンスメント）しきい値電圧ＶT2をも
ち、有効チャンネルの長さＬ２をもつトランジスタであ
る。合成トランジスタのＥｐｒｏｍのプログラム特性を
図３の曲線（ａ）に示す。プログラムされたしきい値電
圧Ｖtxは、プログラム条件が与えられているときに時間
ｔの関数として描かれている。これらのプログラム条件
は典型的に言えば、ＶCG＝１２Ｖ，ＶD ＝９Ｖ，ＶS ＝
ＶBB＝０Ｖである。ＶCGまたはＶD のいずれかが０Ｖで
あるときには、プログラムは起きない（プログラムされ
ていない、消去されていない）装置は、ＶT1は＋1.５Ｖ
で、ＶT2は＋1.０Ｖをもつ。略１００ミリセコンドのプ
ログラムの後で、前記装置はしきい値電圧Ｖtx≧＋6.０
Ｖに達する。これは、オフ（“０”）状態を示す。なぜ
ならば、複合装置はＶCG＝＋0.５Ｖでは導通しないから
である。従来の装置では、いわゆる“インテリジェント
プログラミング”アルゴリズムを用いていた。これによ
り代表的にはそれぞれ１００ミリセコンドから１ミリセ
コンド持続するプログラミングパルスが与えられ、引き
続いて検知（読み）動作がなされる。パルスはその装置
が全くオフ状態になったということが検出されるまで与
え続けられ、それから３発の余分なプログラミングパル
スが供給されて、確実なプログラム可能性をもっている
かということが確かめられる。先行技術のチャンネル分
離形のフラッシュＥＥｐｒｏｍ装置では、十分な電圧Ｖ
ERASE と十分な期間をもつ１つのパルスで消去を行い、
ＶT1が ＶT2（図３のカーブ（ｂ））以下の電圧に消去
されたかどうかを確かめる。フローティングゲートトラ
ンジスタはディプリーションモード動作（図３の線
（ｃ））に消去されるまで、消去を続けるのであるが、
直列トランジスタＴ２の存在がこのディプリーションし
きい値電圧を不明確にしている。したがって、
（“１”）状態に消去された状態はしきい値電圧Ｖtx＝
ＶT2＝＋1.０Ｖによって代表される。メモリの記憶貯蔵
“ウィンドウ”はΔＶ＝Ｖtx（“０”）−Ｖ
tx（“１”）＝6.０−1.０＝5.０Ｖにより与えられる。
しかしながら、真の記憶貯蔵ウィンドウはトランジスタ
Ｔ１のＶtxの全スウィングによって代表されるべきであ
る。例えば、もし、トランジスタＴ１がディプリーショ
ンしきい値電圧ＶT1＝−3.０Ｖに消去されたとすると、
その結果、真のウィンドウはΔＶ＝6.０Ｖ−（−3.０）
＝9.０Ｖで与えられるべきである。先行技術のフラッシ
ュＥＥｐｒｏｍ装置では、この真の記憶ウィンドウを利
用しているものは、ひとつもない。事実、先行技術のそ
れらは、（図３でハッチングがほどこされた領域Ｄとし
て示されている領域）での装置の動作、ここでは、ＶT1
はＶT2よりもより低くなっている領域をみんな無視して
いる。[Other State Storage] The channel-separated flash EEprom device has two states as shown in FIG.
It can be regarded as a composite transistor composed of two transistors T1 and T2 connected in series. Transistor T1 is a floating gate transistor having an effective channel length L1 and a variable threshold voltage V T1 . Transistor T2 is a transistor having a fixed (enhancement) threshold voltage V T2 and an effective channel length L2. The Eprom programming characteristic of the composite transistor is shown by the curve (a) in FIG. The programmed threshold voltage V tx is plotted as a function of time t given the programming conditions. These programming conditions are typically V CG = 12V, V D = 9V, V S =
V BB = 0V. When either V CG or V D is 0V, programming does not occur (unprogrammed, not erased) devices have V T1 of + 1.5V.
Therefore, V T2 has + 1.0V. After programming for approximately 100 milliseconds, the device has a threshold voltage V tx ≧ + 6.0.
Reach V. This indicates an off (“0”) state. This is because the composite device does not conduct at V CG = + 0.5V. Conventional devices used so-called "intelligent programming" algorithms. This typically provides programming pulses each lasting 100 to 1 millisecond, followed by a sensing (reading) operation. The pulses are applied continuously until it is detected that the device has been turned off altogether, then three extra programming pulses are provided to ensure that it has positive programmability. In the prior art channel-separated flash EEprom device, a sufficient voltage V
Erase with one pulse with ERASE and a sufficient period,
See if V T1 has been erased to a voltage below V T2 (curve (b) in FIG. 3). The floating gate transistor continues to be erased until it is erased by depletion mode operation (line (c) in FIG. 3).
The presence of the series transistor T2 makes this depletion threshold voltage unclear. Therefore,
The threshold voltage V tx = erased state (“1”)
It is represented by V T2 = + 1.0V. The memory storage “window” is ΔV = V tx (“0”) − V
It is given by tx (“1”) = 6.0−1.0 = 5.0V.
However, the true memory storage window should be represented by the total swing of V tx of transistor T1. For example, if transistor T1 is erased to a depletion threshold voltage V T1 = -3.0 V,
As a result, the true window is ΔV = 6.0V-(-3.0)
= 9.0V should be provided. None of the prior art flash EEprom devices utilized this true storage window. In fact, those of the prior art show that the operation of the device in the region (shown as hatched region D in FIG. 3), here V T1
Ignores all regions below V T2 .

【００１９】本発明は、この全記憶ウィンドウの特徴を
利用した計画を最初に提案するものである。これは、よ
り広い記憶ウィンドウを用いることにより、２つのバイ
ナリー状態より以上の貯蔵を可能にし、その結果として
１つのセルあたりに１ビット以上の記憶を可能にするも
のである。例えば、１つのセルに２ではなく、４を貯蔵
することが可能であり、この状態は以下のしきい値電圧
をもつものである。 状態“３”： −ＶT1＝−3.０Ｖ，ＶT2＝＋1.０Ｖ （最も導通している状態）＝１，１とする。 状態“２”： −ＶT1＝−5.０Ｖ，ＶT2＝＋1.０Ｖ （中間の導通）＝１，０とする。 状態“１”： −ＶT1＝＋2.０Ｖ，ＶT2＝＋1.０Ｖ （低い導通）＝０，１とする。 状態“０”： −ＶT1＝−4.５Ｖ，ＶT2＝＋1.０Ｖ （不導通）＝０，０とする。 この４つの状態のいずれかを検知するために、コントロ
ールゲートはＶCG＝＋5.０Ｖに上昇させられる。そし
て、ソースドレイン電流ＩDSが複合装置を介して検知さ
れる。すべての４つのしきい値状態に対して、ＶT2＝＋
1.０Ｖであるから、トランジスタＴ２は単に直列抵抗と
してふるまう。合成トランジスタの４つの状態に対応す
る導通電流ＩDSについて、図４にＶCGの関数として示し
てある。電流検出増幅器は、これら４つの導通状態間を
容易に区別することができる。現実問題として可能性の
ある状態の数は、検知増幅器の雑音の感度と、温度が上
昇したときの期待される時間経過による電荷の損失によ
って、影響を受ける。１つのセルあたりの３ビットの貯
蔵のためには８つの識別できる導通状態が必要であり、
１つのセルに４ビットの貯蔵をするためには１６の識別
できる導通状態が必要となる。多状態記憶セルについて
は、すでにＲＯＭ（リードオンリーメモリ）とＤＲＡＭ
（ダイナミックランダムアクセスメモリ）に関連して提
案されてきている。ＲＯＭにおいては、異なったチャン
ネルイオン打ち込みをすることにより、２つ以上の恒久
的なしきい値電圧を形成することにより、いくつかの固
定的な導通状態の１つをもつことができる。先行技術で
ある多段階ＤＲＡＭセルが提案されているが、ここにお
いては、アレイの各セルは物理的には他のセルと全く同
一である。しかしながら、各セルのキャパシタに貯蔵さ
れる電荷は量子化されており、その結果としていつくか
の異なった読み出し信号レベルを得るものである。その
ような先行技術の多段階ＤＲＡＭの貯蔵については、ア
イイーイーイーのジャーナル ソリッドステイト サー
キット(IEEE Journal of Solid-State Circuits)，1988
年第27頁にエム．ホリグチ（M.Horiguchi)等の論文とし
て「セルの貯蔵を１６レベル用いることによる大容量半
導体ファイルメモリ」（“An Experimental Large-Capa
citySemiconductor File Memory Using 16-Levels/Cell
Storage”）、第２の多段階ＤＲＡＭの例はアイイーイ
ーイーのカスタム集積回路会議において、1988年の 5月
のP4.4.1にティー. フルヤマ(T. Furuyama) 等による
「マクロセルまたは論理記憶 用途のための１セルあた
り２ビットの記憶をするＤＲＡＭについての実験」
（“An Experimental 2-Bit/Cell Storage DRAM for Ma
crocell or Mem-ory-on-Logic Applications”）に記述
されている。The present invention first proposes a plan that takes advantage of this full storage window feature. This allows more than two binary states of storage by using a wider storage window, and consequently more than one bit per cell. For example, it is possible to store 4 instead of 2 in one cell, this state having the following threshold voltage: State “3”: −V T1 = −3.0 V, V T2 = + 1.0 V (most conductive state) = 1,1. State “2”: −V T1 = −5.0 V, V T2 = + 1.0 V (intermediate conduction) = 1,0. State “1”: −V T1 = + 2.0 V, V T2 = + 1.0 V (low conduction) = 0,1. State “0”: −V T1 = −4.5 V, V T2 = + 1.0 V (non-conduction) = 0,0. To detect any of these four states, the control gate is raised to V CG = + 5.0V. Then, the source / drain current IDS is sensed through the composite device. V T2 = + for all four threshold states
Since it is 1.0 V, the transistor T2 simply behaves as a series resistance. The conduction current I DS corresponding to the four states of the composite transistor is shown in FIG. 4 as a function of V CG . The current sense amplifier can easily distinguish between these four conduction states. The number of possible states in practice is affected by the noise sensitivity of the sense amplifier and the loss of charge over the expected time when the temperature rises. Eight distinct conduction states are needed for storage of 3 bits per cell,
Sixteen distinct conduction states are required to store four bits in one cell. For multi-state memory cells, already read-only memory (ROM) and DRAM
It has been proposed in connection with (Dynamic Random Access Memory). In ROM, it is possible to have one of several fixed conducting states by forming two or more permanent threshold voltages by making different channel implants. Prior art multi-stage DRAM cells have been proposed in which each cell of the array is physically identical to the other cells. However, the charge stored in the capacitor of each cell is quantized, resulting in several different read signal levels. For storage of such prior art multi-stage DRAMs, see IEEE Journal of Solid-State Circuits, 1988.
Page 27 of the year. As a paper by M. Horiguchi et al., "A large-capacity semiconductor file memory by using 16 levels of cell storage"("An Experimental Large-Capa
citySemiconductor File Memory Using 16-Levels / Cell
Storage ”), a second example of a multi-stage DRAM, at TEE Furuyama et al. Experiment for DRAM that stores 2 bits per cell for
(“An Experimental 2-Bit / Cell Storage DRAM for Ma
crocell or Mem-ory-on-Logic Applications ”).

【００２０】Ｅｐｒｏｍにおいて多段階記憶を有効に利
用するためには、その装置のプログラムのアルゴリズム
がいくつかの導通状態のいずれかもプログラムを許容す
ることが必要となる。まず始めに、“３”の状態（この
実施例では−0.３Ｖ）よりもより負の電圧ＶT1までに消
去できる必要がある。それから装置は、短いプログラム
パルス（典型的には持続時間が１から１０ミリセコンド
のパルス）でプログラムされる。プログラム条件は、１
つのパルスがその装置のしきい値を引き続く２つの状態
間のしきい値の差の２分の１を越えるような影響を移動
させないことである。その装置は、その導通電流ＩDSと
参照電源ＩREF のｉ（ｉ＝０，１，２，３）は希望する
導通状態に対応する（４つの状態に対応するためには、
４つの参照レベルが必要である）と電流比較することに
より、検出される。プログラミングパルスは、検出電流
（図４の実線）が希望する４つの情況に対応する参照電
流より僅かの下の値になるまで持続させられる（図４に
おける破線）。この点をよりよく図解するために各プロ
グラミングパルスは直線的に２００ミリボルトでＶtxに
立ち上がる。そしてさらに、この装置は最初にＶT1＝−
3.２Ｖにより消去されていると仮定する。そうすると必
要とされるプログラミング／センシングパルス次のとお
りである。 状態“３”に対して（ＶT1＝−3.０Ｖ） パルスの数＝（3.２−3.０）／．２＝１ 状態“２”に対して（ＶT1＝−0.５Ｖ） パルスの数＝（3.２−0.５）／．２＝１４ 状態“１”に対して（ＶT1＝＋2.０Ｖ） パルスの数＝（3.２−（−2.０))／．２＝２６状態
“０”に対して（ＶT1＝＋4.５Ｖ） パルスの数＝（3.２−（−4.５))／．２＝３９ 現実の問題としてＶtxは時間に対して直線ではない。そ
のことは図３の曲線（ａ）に示されている。その結果、
状態“１”または“０”に指示されているよりもより多
くのパルスが必要となる。もし、２ミリ秒がプログラミ
ングパルスの幅であり、0.１ミリ秒が検出のために必要
な時間だとするならば、その装置を４状態のいずれかに
プログラムするのに必要な最大時間は概ね３９×２＋３
９×0.１＝８1.９ミリ秒となる。これは先行技術による
装置“インテリジェント プログラミング アルゴリズ
ム”によって要求される時間よりも短い時間である。事
実、新しいプログラミングのアルゴリズムにおいては注
意深く計測された１群の電子のみがプログラムの期間に
注入される。このアプローチのさらに他の利点は、読み
取りのときの検知はプログラムのときのセンシングと同
じセンシングである。そして、同じ参照電流源が両方の
プログラミングと読み取りの操作に使用できるのであ
る。このことは、アレイ中のすべてのメモリが同じ参照
レベルによってプログラムおよびセンスができるという
ことである。これは、非常に大きなメモリのアレイにお
いてさえも優れた追跡を提供する。大形のメモリシステ
ムは、典型的には、誤り検出と修正の手順を内蔵してお
り、それらはフラッシュに対して悪い反応を示すセルの
ようなハードウェア上の僅かな数の欠陥に対して耐えれ
るように設計されている。この理由において、セルがプ
ログラムされてそれが希望するしきい値まで達せずにメ
モリセルが誤動作しているという表示があるときにさえ
も、ある一定量の最大数のプログラムサイクルが実行さ
れた後に、プログラミングとセンシングのサイクルのア
ルゴリズムが自動的に停止させられることができる。In order to make effective use of multi-stage storage in Eprom, it is necessary that the algorithm of the program of the device allows the program to be in any of several conduction states. First of all, it is necessary to be able to erase up to the voltage V T1 which is more negative than the state of “3” (-0.3 V in this embodiment). The device is then programmed with a short program pulse, typically a pulse of duration 1 to 10 milliseconds. Program condition is 1
One pulse does not move the effect over the threshold of the device by more than half the difference in threshold between two subsequent states. The device is such that its conduction current I DS and i of the reference power supply I REF (i = 0, 1, 2, 3) correspond to the desired conduction states (in order to correspond to the four states,
4 reference levels are required) and are detected by current comparison. The programming pulse is sustained (dashed line in FIG. 4) until the sensed current (solid line in FIG. 4) is just below the reference current corresponding to the four desired situations. To better illustrate this point, each programming pulse rises linearly to V tx at 200 millivolts. And, further, this device initially has V T1 = −
Assume erased by 3.2V. Then the required programming / sensing pulses are: For state "3" (V T1 = -3.0 V) Number of pulses = (3.2-3.0) /. 2 = 1 For state “2” (V T1 = −0.5 V) Number of pulses = (3.2−0.5) /. 2 = 14 for state "1" (V T1 = + 2.0 V) Number of pulses = (3.2-(− 2.0)) /. 2 = 26 for state “0” (V T1 = + 4.5 V) Number of pulses = (3.2 − (− 4.5)) /. 2 = 39 As a matter of fact, V tx is not a straight line with respect to time. This is shown in curve (a) of FIG. as a result,
More pulses are needed than indicated by the state "1" or "0". If 2ms is the width of the programming pulse and 0.1ms is the time required for detection, then the maximum time required to program the device to any of the four states is About 39 × 2 + 3
9 × 0.1 = 81.9 milliseconds. This is less than the time required by prior art devices "intelligent programming algorithms". In fact, in the new programming algorithms, only a carefully measured set of electrons is injected during the program. Yet another advantage of this approach is that sensing on reading is the same sensing as programming. And the same reference current source can be used for both programming and reading operations. This means that all memories in the array can be programmed and sensed with the same reference level. This provides excellent tracking even on very large memory arrays. Large memory systems typically have built-in error detection and correction procedures that protect against a small number of defects in the hardware, such as cells that react badly to flash. Designed to withstand. For this reason, even after a certain amount of maximum number of program cycles has been performed, even when there is an indication that the memory cell is malfunctioning without it reaching the desired threshold, it has been programmed. , Programming and sensing cycle algorithms can be stopped automatically.

【００２１】しかし、ＥＥｐｒｏｍトランジスタのアレ
イに関連して多条帯の貯蔵の概念のいくつかが存在して
いる。そのような回路の例が図６に示されている。この
回路において、メモリセルの１つのアレイは、デコード
されたワードラインとデコードされたビットラインをも
っており、それぞれは、行と列のセルのコントロールゲ
ートとドレインにそれぞれ接続されている。各ビットラ
インは読み，プログラムまたは消去の時間の間に通常1.
０Ｖから2.０Ｖの間電圧に予めチャージされている。４
段階の蓄積のために、４つの検出増幅器がそれぞれ固有
の参照レベルでＩREF０，ＩREF １，ＩREF ２，ＩREF
３をそれぞれのビットラインの解読された出力のための
参照電圧をもっている。読み出しの期間において、フラ
ッシュＥＥｐｒｏｍトランジスタを流れる電流はこれら
の４つの参照レベルと同時に（平列的に）比較される。
この動作は同様にして、４つの連続する読みの期間（つ
まり、１つの検出増幅器をもち、それぞれ異なった参照
がそれぞれのサイクルに適用されるようにすることによ
り実行できるものである。もし、読み出しのために付加
的な時間が要求されても問題にならないときは有用であ
る。）についても行われる。データ出力は４つの検出増
幅器を介して４つのＤｉバッファ（Ｄ０，Ｄ１，Ｄ２と
Ｄ３）から供給される。プログラムの間４つのデータ入
力Ｉｉ（Ｉ０，Ｉ１，Ｉ２とＩ３）は比較回路に提供さ
れ、比較回路にはまた前記４つのセンサアンプの出力が
アクセスされたセルのために供給されている。もし、Ｄ
ｉとＩｉが一致したならば、そのときには前記セルは正
しい状態にあり、プログラミングは不必要である。しか
しながら、もし、すべての４つのＤｉがすべての４つの
Ｉｉと一致しないときは、比較器の出力はプログラムコ
ントロール回路を付勢する。この回路はビットライン
（ＶＰＢＬ）とワードライン（ＶＰＷＬ）のプログラム
パルス発生器を制御する。１つの短いプログラミングパ
ルスが選択されたワードラインと選択されたビットライ
ンの両方に供給される。これはＤｉとＩｉとが一致した
かどうかを決定するための第２の読みのサイクルによっ
て従わされる。このシーケンスは多重プログラムと読み
出しのパルス、それが一致するまで繰り返される（また
は初めの段階において、一致がみられないで、その後、
予めセットした最大数のパルスに達したときにもとめら
れる）。そのような多段階プログラミングのアルゴリズ
ムの結果、各セルは４つの導通状態に前記参照導通状態
ＩREF ，ｉに直接に関連してプログラムされる。事実、
同じ検知増幅器がプログラムと読みのパルス発生器に用
いられ、そしてそれが検出期間（通常の読み取りの期
間）にも用いられる。これが、参照レベル（図４の破
線）とプログラムされた導通レベル（図４の実線）との
間に大きなメモリのアレイ中でかつ、非常に広い動作温
度範囲内において優れた追跡を許容される。加うるに、
注意深く測られた電子がフローティングゲートにプログ
ラミングの期間または消去の期間に注入されたり、それ
に取り除かれたりするのであるから、装置は、最小の量
の耐えられるストレスを受けることになる。事実、４つ
の参照レベルと４つの検知増幅器が、セルを４つのうち
の１つを導通状態に導くために用いられているが、単に
３つの検知増幅器と３つの参照レベルが４つの蓄積条の
中の１つの正しい状態を検出するために必要である。例
えば図４において、ＩREF （“２”）は導通状態“３”
と“２”との間で正しく差別され、ＩREF （“１”）は
導通状態“２”と“１”との間で正しく差別でき、そし
て、ＩREF （“０”）は導通状態“１”と“０”との間
で正しく差別される。図６の回路の現実的な構成におい
て、参照レベルＩREF ，ｉ（ｉ＝０，１，２）はその期
間にそれらを対応するより低いものとより高いセルの導
通状態を検知するために、それらの中心点により近づけ
るように移動させてもよい。図６の回路で用いられたと
同じ原理が２段階の蓄積または１セルについて４段階以
上の状態をとるものにも適用されることに注意された
い。もちろん、図６に示された以外の回路についても同
様に可能である。例えば、導通レベルのセンシングでは
なく、むしろ電圧レベルのセンシングにも同様に利用で
きる。However, there are some of the concepts of multi-strip storage associated with arrays of EEprom transistors. An example of such a circuit is shown in FIG. In this circuit, one array of memory cells has a decoded word line and a decoded bit line, each connected to the control gates and drains of the row and column cells, respectively. Each bit line is normally 1. during the read, program or erase time.
Pre-charged to a voltage between 0V and 2.0V. 4
Due to the accumulation of stages, the four sense amplifiers each have their own reference level, I REF 0, I REF 1, I REF 2, I REF.
3 has a reference voltage for the decoded output of each bit line. During a read, the current through the flash EEprom transistor is compared (in parallel) with these four reference levels at the same time.
This operation can likewise be carried out by having four consecutive read periods (i.e. with one sense amplifier and a different reference applied to each cycle). This is useful when additional time is required because of no problem.). The data output is provided by four Di buffers (D0, D1, D2 and D3) via four sense amplifiers. During programming, four data inputs Ii (I0, I1, I2 and I3) are provided to the comparison circuit, which is also provided with the outputs of the four sensor amplifiers for the accessed cell. If D
If i and Ii match, then the cell is in the correct state and no programming is required. However, if all four Di do not match all four Ii, the comparator output will activate the program control circuit. This circuit controls the bit line (VPBL) and word line (VPWL) program pulse generators. One short programming pulse is applied to both the selected word line and the selected bit line. This is followed by a second read cycle to determine if Di and Ii match. This sequence is repeated for multiple program and read pulses, until they match (or no match at the beginning, then
It is determined when the preset maximum number of pulses is reached). As a result of such a multi-step programming algorithm, each cell is programmed into four conduction states directly related to the reference conduction state I REF , i. fact,
The same sense amplifier is used for the program and read pulse generator, and it is also used for the detection period (normal reading period). This allows good tracking in large memory arrays between the reference level (dashed line in FIG. 4) and the programmed conduction level (solid line in FIG. 4) and within a very wide operating temperature range. In addition,
The device will experience a minimal amount of tolerable stress as carefully measured electrons are injected into or removed from the floating gate during programming or erasing. In fact, four reference levels and four sense amplifiers are used to bring the cell to the conducting state of one of the four, but only three sense amplifiers and three reference levels are needed for the four storage strips. It is necessary to detect one of the correct states in. For example, in FIG. 4, I REF (“2”) is in the conductive state “3”.
And "2" are correctly discriminated, I REF ("1") can be correctly discriminated between conducting states "2" and "1", and I REF ("0") is conducting state " It is correctly discriminated between "1" and "0". In a realistic configuration of the circuit of FIG. 6, the reference levels I REF , i (i = 0,1,2) are to detect the conduction states of the corresponding lower and higher cells during that period. You may move so that it may come closer to those center points. Note that the same principles used in the circuit of FIG. 6 apply to two stages of storage or more than four states per cell. Of course, other circuits than those shown in FIG. 6 are also possible. For example, rather than conducting level sensing, it could be used for voltage level sensing as well.

【００２２】〔電荷保持力についての改善〕前述した例
において、状態“３”と“２”はフローティングゲート
における正の電荷の結果によるものであるのに対し、状
態“１”と“０”はフローティングゲート上の負の電荷
（電子）によるものである。この装置の寿命（１２５℃
で１０年のように規定することができる）の間に正しい
導通状態を適性に検知するためには、この電荷がフロー
ティングゲートから略前記ＶT2において２００ミリボル
トのシフトと等価以上にリークしないことが必要であ
る。この条件は、貯蔵された電子について、この実施例
またはすべての先行する技術におけるＥｐｒｏｍとかフ
ラッシュＥＥｐｒｏｍについて容易に適用できるもので
ある。装置の物理学的な配慮からいって前記フローティ
ングゲートに捕捉されたホールの保持力は捕捉された電
子の保持力よりも明確に優れているべきである。これ
は、捕捉されたホールは電子がフローティングゲートへ
電子が注入された場合のみ、中性化されるからである。
前述のような注入が存在しないかぎりにおいて、シリコ
ンと二酸化シリコンの界面における電界障壁である約5.
０エレクトロンボルトに打ち勝つことはホールにとって
は、ほとんど不可能である（捕捉されたエレクトロンの
電界障壁は3.１Ｖである）。したがって、この装置の保
持力を改良することは、導通状態で捕捉されたホールが
関連する領域を用いることによって改善することができ
る。例えば、前記状態“１”において、ＶT1は＋2.０Ｖ
であり、それは捕捉された電子に関連するものであり、
処女装置においてはＶT1は1.５Ｖである。しかしなが
ら、処女装置において、そのＶT1をより高いしきい値電
圧、例えば、ＶT1＝＋3.０Ｖ（図５ａにおいてチャンネ
ル領域５６０ａのｐタイプのドーピング濃度を増すこと
により）を上昇させるならば、同じ状態“１”はＶT1＝
＋2.０Ｖとなり、捕捉されたホールにより行われること
になる。このＶT1の値はよりよい保持力を与えることに
なるであろう。もちろん、参照レベルをほとんどの、ま
たはすべての状態が処女装置のＶT1よりもより低いＶT1
の値をもつように参照電圧をセットすることも可能であ
る。[Improving Charge Retention] In the above-mentioned example, the states “3” and “2” are the result of the positive charge in the floating gate, whereas the states “1” and “0” are the states. This is due to the negative charges (electrons) on the floating gate. Life of this device (125 ℃
In order to properly detect the correct conduction state during 10 years), this charge must not leak from the floating gate more than equivalent to a shift of 200 millivolts at about V T2 above. is necessary. This condition is readily applicable to the stored electrons, Eprom or flash EEprom in this embodiment or in all prior art. Due to the physical considerations of the device, the retention of holes trapped in the floating gate should be distinctly better than the retention of trapped electrons. This is because the trapped holes are neutralized only when electrons are injected into the floating gate.
It is a field barrier at the silicon-silicon dioxide interface of about 5.
It is almost impossible for holes to overcome 0 electron volt (the field barrier of trapped electrons is 3.1V). Therefore, improving the holding power of this device can be improved by using the area associated with holes trapped in the conductive state. For example, in the state “1”, V T1 is +2.0 V
Which is related to the trapped electrons,
In the virgin device, V T1 is 1.5V. However, in the virgin device, if one raises its V T1 to a higher threshold voltage, for example V T1 = + 3.0 V (by increasing the p-type doping concentration of the channel region 560a in FIG. 5a), then the same State "1" is V T1 =
It will be + 2.0V, which will be done by the trapped holes. This value of V T1 will give better retention. Of course, the reference level little, or less more than V T1 of the virgin device all states V T1
It is also possible to set the reference voltage to have a value of.

【００２３】〔改良された持久力のための情報の消去〕
フラッシュＥＥｐｒｏｍ装置の耐久性はそれらの書込
み，消去のサイクルの与えられた数に対する抵抗する能
力である。先行技術としてのフラッシュＥＥｐｒｏｍ装
置の耐久力を制限する物理的な現象は、装置の活性誘電
体フィルム中に電子が捕捉されることである。プログラ
ミングの間中に使用された誘電体素子は熱電子チャンネ
ル注入の間中注入された電子の一部を捕捉する。消去の
期間においてトンネル消去誘電体は同様にトンネル電子
のあるものを捕捉する。捕捉された電子は引き続く書き
消しサイクルにおいて、印加された電界に抗するので、
しきい値電圧の減少、Ｖtxのシフトの原因となる。これ
は、“０”と“１”の状態の間の電圧の窓の次第に閉じ
ていく様（図５参照）として観察されることができる。
略１×１０4 プログラム消去サイクルを越えると、窓の
閉じる具合が検出回路の誤動作を発生させる程度にな
る。もし、このサイクルが次第に続けられていくと、装
置は誘電体の損傷，腐敗によって、危機的な崩壊現象を
経験することになる。これは、典型的には１×１０6 と
１×１０7 サイクルの間に発生する。そしてそれは、こ
の装置の不純物によるブレイクダウンとして知られてい
る。先行技術としてのメモリ素子においては、窓の閉じ
方が略１×１０4 サイクルが現実的な限界となってい
た。与えられた消去電圧ＶERASE において、前記装置を
十分に消去するのに必要な時間は、当初の１００ミリ秒
（すなわち、処女装置において）から１×１０4 回行っ
た装置においては１０秒に達する。そのような先行技術
のフラッシュＥＥｐｒｏｍ装置における品質の劣化が１
×１０4 回以上使用した後に十分な消去を許容するため
には、極めて十分に長い消去パルス時間を規定しなけれ
ばならなかった。しかしながら、このことは、処女装置
においては過剰の消去であり、その結果として不必要な
過剰な歪みを受けることになっていた。先行技術におけ
る装置にける第２の問題は、消去パルスの期間中におい
て、前記トンネル誘電体が不必要に高い尖頭ストレスに
曝されることであった。これは、予め状態“０”（ＶT1
＝＋4.５Ｖまたはそれ以上高い）にプログラムされた装
置において発生している。この装置は大きな負の電荷Ｑ
をもっている。ＶERASE が印加されると、前記トンネル
誘電体はＶERASE と同様にＱからの影響による尖頭電界
に瞬間的に曝されることになる。この尖頭電界は、トン
ネル消去の過程において電荷Ｑが０に変化するときに次
第に減少していく。それにもかかわらず、永久的な、か
つ累積的な損傷がこの消去の過程において加えられる。
これにより、早期の装置の崩壊がもたらされる。このス
トレス過剰と窓の閉じることの２つの問題を克服するた
めに、新しい消去のアルゴリズムが開示された。それ
は、先行するフラッシュＥＥｐｒｏｍのいずれにも適用
できるものなのである。そのような新しい消去のアルゴ
リズムがなかったら、多状態の装置を実現することは図
５の曲線（ｂ）から導通状態がＶT1がＶT2よりもより負
であるならば、１×１０4 から１×１０5 の書込み／消
去サイクルにおいて消滅させられるであろう。[Erasure of Information for Improved Endurance]
The endurance of flash EEprom devices is their ability to withstand a given number of write and erase cycles. A physical phenomenon that limits the durability of prior art flash EEprom devices is the trapping of electrons in the active dielectric film of the device. The dielectric element used during programming traps some of the injected electrons during thermionic channel injection. During erase, the tunnel erase dielectric also traps some of the tunnel electrons. Since the trapped electrons resist the applied electric field in the subsequent erase cycle,
This causes a decrease in the threshold voltage and a shift in V tx . This can be observed as the window of voltage between the “0” and “1” states gradually closing (see FIG. 5).
When the program erase cycle of approximately 1 × 10 4 is exceeded, the degree to which the window is closed causes the detection circuit to malfunction. If this cycle is continued, the device will experience a critical collapse phenomenon due to damage and decay of the dielectric. This typically occurs between 1 × 10 6 and 1 × 10 7 cycles. And it is known as the breakdown due to impurities in this device. In the memory device as the prior art, the practical limit of how to close the window is 1 × 10 4 cycles. For a given erase voltage V ERASE , the time required to fully erase the device reaches 100 seconds from the initial 100 milliseconds (ie, in the virgin device) to 10 seconds in the device which has been performed 1 × 10 4 times. . One such quality degradation in prior art flash EEprom devices is
In order to allow sufficient erasing after using × 10 4 times or more, an extremely long erasing pulse time had to be defined. However, this was an excessive erasure in the virgin device, resulting in unnecessary excessive distortion. A second problem with prior art devices was that the tunnel dielectric was exposed to unnecessarily high peak stress during the erase pulse. This is the state "0" (V T1
= + 4.5V or higher). This device has a large negative charge Q
Have. When V ERASE is applied, the tunnel dielectric will be momentarily exposed to a peak electric field due to the effect of Q as with V ERASE . This peak electric field gradually decreases when the charge Q changes to 0 in the process of tunnel erasing. Nevertheless, permanent and cumulative damage is added in the process of this erasure.
This results in premature device collapse. To overcome these two problems of overstress and window closing, a new erasure algorithm was disclosed. It is applicable to any of the preceding flash EEproms. Without such a new erasure algorithm, implementing a multi-state device would be from curve (b) of FIG. 5 from 1 × 10 4 if the conduction state is V T1 is more negative than V T2. It will be erased in 1 × 10 5 write / erase cycles.

【００２４】図７は新しい消去のアルゴリズムの主たる
ステップを示したものである。ｍ×ｎのメモリセルのブ
ロックアレイが、フラッシュ消去により状態“３”（こ
れは最も高い導電状態で最も低いＶT1の状態である）に
完全に消去されたと仮定する。あるパラメータは消去の
アルゴリズムに関連して設定されるものである。それら
は図７にリストされており、Ｖ1 は最初の消去パルスの
消去電圧である。Ｖ1 は処女装置を状態“３”に１秒の
消去パルスによって消去するに要求される消去電圧か
ら、たぶん５Ｖばかりより低い。ｔは処女装置を状態
“３”に完全に消去するのに要求される時間の略１／１
０に選ばれる。典型的に、Ｖ1 は１０Ｖから２０Ｖの間
にあり、一方ｔは１０から１００ミリ秒の間にある。こ
のアルゴリズムは、このシステムが耐えられるある小さ
い数Ｘの悪いビットを仮定している（一例としてのエラ
ー検出と修正の過程においてこのシステムレベルが決定
される。全くエラーの検出と補正がなければ、その場合
にはＸ＝０である）。これらは、ショートされていると
か、非常に漏れの多いトンネル誘電体であって、それが
十分に長い消去パルスを印加しても消去されないという
ビッツである。過度な消去を防止するために、消去パル
スの全個数は全ブロックの消去サイクルにおいて予めプ
リセットされたｎmax に制限することができる。ΔＶは
電圧であって、それにより引き続く消去パルスが増強さ
せられるのである。典型的には、ΔＶは0.２５Ｖから1.
０Ｖの間にある。一例として、もし、Ｖ1 ＝１5.０Ｖで
ΔＶ＝1.０Ｖであるならば、その結果、第７番目の消去
パルスは、ＶERASE ＝２1.０Ｖの大きさで持続時間はｔ
である。１つのセルが完全に消去されたものとみなされ
る。つまり、それは読みのコンダクタンスがＩ"3" より
も大きくなったときである。各ブロックによって経験さ
せられた完全消去サイクルの回数Ｓはそのシステムレベ
ルにおいては大変重要な情報である。もし、各ブロック
について、Ｓが知られているならば、前記Ｓが１×１０
6 （または他のセットされた数字）のプログラム消去サ
イクルに達したならば、それらの素子は自動的に新しい
補助的なブロックと交換することができる。Ｓは、当初
０にセットされており、そして、各完全なブロック消去
の多数のパルスサイクルごとに順次繰り上げられてい
く。Ｓの値は、各回ごとに、例えば２０ビット（２20は
略１×１０6 に相当する）を各ブロックに用意しておい
て蓄積することができる。その方法により各ブロックは
それ自身の耐久の記録を保持することができる。これに
代替して、前記Ｓはチップから離れたシステムの中に保
存することもできる。FIG. 7 shows the main steps of the new erasure algorithm. Assume that a block array of m × n memory cells has been completely erased by flash erase to state “3”, which is the highest conductive state and lowest V T1 state. Certain parameters are set in relation to the erasure algorithm. They are listed in FIG. 7, where V 1 is the erase voltage of the first erase pulse. V 1 is probably less than 5V from the erase voltage required to erase the virgin device to state "3" with an erase pulse of 1 second. t is approximately 1/1 of the time required to completely erase the virgin device to state "3"
Selected as 0. Typically, V 1 is between 10V and 20V, while t is between 10 and 100 milliseconds. This algorithm assumes some small number X of bad bits that the system can tolerate (this system level is determined in the process of error detection and correction as an example. If there is no error detection and correction, In that case X = 0). These are the bits that are shorted or very leaky tunnel dielectrics that are not erased by the application of a sufficiently long erase pulse. To prevent excessive erase, the total number of erase pulses can be limited to a preset n max in the erase cycle of all blocks. ΔV is a voltage by which subsequent erase pulses are enhanced. Typically, ΔV is 0.25V to 1.
It is between 0V. As an example, if V 1 = 15.0V and ΔV = 1.0V, then the seventh erase pulse has a magnitude of V ERASE = 21.0V and a duration of t.
It is. One cell is considered completely erased. That is, it is when the read conductance becomes larger than I "3" . The number S of complete erase cycles experienced by each block is very important information at the system level. If S is known for each block, then S is 1 × 10
When the 6 (or other set number) program erase cycle is reached, those devices can be automatically replaced with new auxiliary blocks. S is initially set to 0, and is sequentially incremented with every multiple block cycle of each complete block erase. As the value of S, for example, 20 bits (2 20 corresponds to approximately 1 × 10 6 ) can be prepared and stored in each block for each time. That way, each block can keep its own record of endurance. Alternatively, the S can be stored in a system separate from the chip.

【００２５】新しいアルゴリズムの完全消去のサイクル
のシーケンスは、次のとおりである（図７参照）。 1. Ｓを読め。この値はレジスタファイルに蓄積するこ
とができる。（このステップは、もしＳがこの装置の動
作寿命の中でその制限に達しないものと期待されている
ときには省略することができる）。 １ａ．最初の消去パルスＶERASE ＝Ｖ1 ＋ｎΔＶ，ｎ＝
０，パルス持続時間＝ｔを印加せよ。このパルス（およ
び次の数個の連続するパルス）はすべてのメモリセルを
消去するのに十分であるが、それはプログラムされたセ
ルの電荷Ｑを減少させることになり、それは比較的に低
い消去フィールドストレスである。すなわち、それは１
つの“条件作り”のパルスに相当するものである。 １ｂ．アレイの中のまばらなパターンを読め。対角線の
読みパターンは、例えば、ｍ＋ｎ個（ｍ×ｎによる完全
な読みよりはむしろ）のセルを読むことになり、そし
て、少なくとも各行からの１つのセル、そして各列から
の１つのセルを取り出したことになる。状態“３”まで
に完全に消去されていないセルの数ＮとＸを比較する。 １ｃ．もし、Ｎがｘ（十分に消去されていないアレイ）
よりも大きければ、第２の消去パルスを第１のパルスよ
りもΔＶだけ大きく、同じ持続時間ｔをもつ第２の消去
パルスを印加する。対角線のセルを読め、カウントＮ。
この消去のサイクルにおいて、パルス／読み／加算の消
去パルスはＮ≦Ｘまたは消去パルスの数ｎがｎmax を越
えるまで消去パルスが連続させられる。この２つの条件
のうちの最初の１つが最終の消去パルスにつながる。 ２ａ．最後の消去パルスが、アレイが完全に、そして十
分に消去されたことを確認するために印加される。この
ＶERASE の大きさは前のパルスよりもΔＶだけの端数だ
け大きくなる。持続時間は１ｔから５ｔの間にすること
ができる。 ２ｂ．１００％のアレイが読まれる。完全に消去されて
いないセルの数Ｎが数えられる。もしＮがＸに等しい
か、または、より小さいときは、消去のためのパルス発
生はこの時点において完成させられる。 ２ｃ．もしＮがＸより大きければ、そのときには消去さ
れていないビットＮの存在のアドレスが発生させられ
る。それは、このシステムレベルにおいて予備のよいビ
ット交換するためである。もし、ＮがかなりＸより大き
い場合（もし、Ｎが全セルの５％にあたる場合）、その
ような場合にはフラグを立てて、ユーザーにこのアレイ
はその忍耐の限界に達し、生命の終わりになったことを
示す。 ２ｄ．消去のためのパルスは終了させられる。 ３ａ．Ｓが１つ加えられる。そして、新しいＳが将来の
参考のために保存される。このステップはオプションで
ある。新しいＳは新しく消去されたブロックの中に書き
込まれるか、またはチップから分離されているレジスタ
ファイルに貯蔵される。 ３ｂ．消去サイクルが終了させられる。完全なサイクル
は１０から２０の消去パルスで、だいたい１秒間で消去
されることが期待されている。The sequence of the complete erase cycle of the new algorithm is as follows (see FIG. 7). 1. Read S. This value can be stored in the register file. (This step can be omitted if S is expected not to reach its limit during the operating life of this device). 1a. First erase pulse V ERASE = V 1 + nΔV, n =
Apply 0, pulse duration = t. This pulse (and the next few consecutive pulses) is sufficient to erase all memory cells, but it will reduce the charge Q of the programmed cell, which is a relatively low erase field. It's stress. Ie it is 1
It is equivalent to one "condition making" pulse. 1b. Read the sparse patterns in the array. A diagonal reading pattern would, for example, read m + n cells (rather than a complete reading by m × n), and take at least one cell from each row and one cell from each column. It will be. Compare the number N and X of cells that have not been completely erased by state "3". 1c. If N is x (array not fully erased)
If it is larger than the second erase pulse, the second erase pulse is applied by ΔV larger than the first pulse and the second erase pulse having the same duration t is applied. You can read the diagonal cells and count N.
In this erase cycle, the erase pulse of pulse / read / add is continued until N ≦ X or the number n of erase pulses exceeds n max . The first of these two conditions leads to the final erase pulse. 2a. A final erase pulse is applied to confirm that the array has been completely and fully erased. The magnitude of this V ERASE is larger than the previous pulse by a fraction of ΔV. The duration can be between 1t and 5t. 2b. 100% of the array is read. The number N of cells that have not been completely erased is counted. If N is less than or equal to X, erasing pulsing is completed at this point. 2c. If N is greater than X, then the address of the existence of the non-erased bit N is generated. It is for good spare bit swapping at this system level. If N is significantly greater than X (if N is 5% of the total cells), flag it in such a case and let the user reach its patience limit at the end of life. Indicates that it has become. 2d. The erase pulse is terminated. 3a. One S is added. The new S is then saved for future reference. This step is optional. The new S is either written into the newly erased block or stored in a register file separate from the chip. 3b. The erase cycle is terminated. A complete cycle is 10 to 20 erase pulses, expected to be erased in about 1 second.

【００２６】新しいアルゴリズムは以下のような特徴を
もっている。 （ａ）アレイ中のどのようなセルも尖頭的な電界のスト
レスを受けない。時間ＶERASE までには、比較的高い電
圧といかなる電荷Ｑも前記フローティングゲートからす
でに前の低い電圧消去によって除去されている。 （ｂ）全消去時間は従来技術の固定的ＶERASE パルスを
用いるものに比べてかなりより短かくなっている。処女
装置にあっては、必要な消去時間は最小のパルスであ
る。１×１０4 サイクル以上に耐えた装置でも、誘電体
捕捉電荷に打ち勝つためにΔＶの数倍の電圧増加を要求
されない。そし て、誘電体に捕捉された電荷は、その
全消去時間を数１００ミリ秒増加させるにすぎない。 （ｃ）消去側で窓が狭くなるということ（図５の曲線
（ｂ）参照）を無限（その装置が突然の破壊によりだめ
になるまで）に避けることができる。なぜらなば、装置
が消去された適性な状態“３”になるまでＶERASE は単
に増大させられるからである。新しい消去のアルゴリズ
ムは全記憶窓を保存することができる。The new algorithm has the following features. (A) No cells in the array are subject to peak electric field stress. By time V ERASE , the relatively high voltage and any charge Q has already been removed from the floating gate by the previous low voltage erase. (B) The total erase time is much shorter than that of the prior art using a fixed V ERASE pulse. In a virgin device, the erase time required is a minimum pulse. Even a device capable of withstanding 1 × 10 4 cycles or more is not required to increase the voltage by several times ΔV in order to overcome the dielectric trapped charges. And the charge trapped in the dielectric only increases its total erase time by a few hundred milliseconds. (C) The narrowing of the window on the erase side (see curve (b) in FIG. 5) can be avoided infinitely (until the device is spoiled by sudden destruction). This is because V ERASE is simply increased until the device is in the erased proper state "3". The new erasure algorithm can save the whole storage window.

【００２７】図８は本発明によるフラッシュＥＥｐｒｏ
ｍ装置の４つの導通状態をプログラム消去回数の数の関
数として示したものである。すべての４つの状態は、常
にプログラムまたは消去によって参照導通状態を固定す
ることが完成されるから、いずれの状態においても、少
なくとも１×１０6 サイクルまでに窓が狭められるとい
うことはない。フラッシュＥＥｐｒｏｍメモリチップに
おいて、新しい消去プログラムを効果的に実行するため
にチップ上に（または別の制御チップの上に）必要な電
圧Ｖ1と電圧の増加分ΔＶからｎΔＶを発生する電圧増
加装置、Ｎをカウントし貯蔵されている値Ｘと比較する
係数回路、不良ビットの位置のアドレスを蓄積するレジ
スタ、および前述した消去シーケンスを実行するための
命令を含む制御およびシーケンス回路を提供することが
できる。この発明の実施例として詳述されたものは、好
ましい実施例であり、当業者はこれに関連して多くの変
形を理解することができるであろう。そこで、本発明
は、ここに記載された特許請求の範囲の全範囲内の保護
を受ける資格を有するものである。FIG. 8 shows a flash EEpro according to the present invention.
4 shows the four conduction states of the m device as a function of the number of program erase times. All four states, always is possible to fix the reference conduction states by the program or erase is complete, in any state, not that at least 1 × 10 6 cycles window until is narrowed. In a flash EEprom memory chip, a voltage increasing device for generating a voltage V 1 required on the chip (or on another control chip) to effectively execute a new erase program and an increment ΔV to nΔV of the voltage increase, A control and sequence circuit can be provided that includes a coefficient circuit that counts N and compares it to a stored value X, a register that stores the address of the location of the bad bit, and instructions for executing the erase sequence described above. . What has been described in detail as an embodiment of the present invention is a preferred embodiment, and those skilled in the art will appreciate many variations in this connection. Accordingly, the invention is entitled to protection within the full scope of the claims set forth herein.

【図面の簡単な説明】[Brief description of the drawings]

【図１】チャンネル分離形ＥｐｒｏｍまたはＥＥｐｒｏ
ｍの実施例の断面図である。FIG. 1 Channel-separated Eprom or EEpro
3 is a cross-sectional view of an example of m.

【図２】チャンネル分離形のＥｐｒｏｍトランジスタを
形成する具体的なトランジスタ表現を示す略図である。FIG. 2 is a schematic diagram showing a specific transistor representation for forming a channel-separated Eprom transistor.

【図３】チャンネル分離形のフラッシュＥＥｐｒｏｍ装
置のプログラムと消去の特性を示す図である。FIG. 3 is a diagram showing programming and erasing characteristics of a channel-separated type flash EEprom apparatus.

【図４】本発明によるチャンネル分離形のフラッシュＥ
Ｅｐｒｏｍ装置の４つの導通状態を示す図である。FIG. 4 shows a channel-separated flash E according to the invention.
It is a figure which shows four conduction states of an Eprom apparatus.

【図５】従来のフラッシュＥＥｐｒｏｍ装置のプログラ
ム消去サイクルの寿命特性を示す図である。FIG. 5 is a diagram showing life characteristics of a program erase cycle of a conventional flash EEprom device.

【図６】回路図と多段階記憶装置において要求されるプ
ログラム書込み電圧パルスを示す図である。FIG. 6 is a circuit diagram and a diagram showing a program write voltage pulse required in a multi-stage memory device.

【図７】最小のストレスで消去することができる新しい
アルゴリズムにおける基本的な状態を示す略図である。FIG. 7 is a schematic diagram showing the basic state of a new algorithm that can be erased with minimal stress.

【図８】多段階のプログラムと消去時のストレスを減少
するための情報アルゴリズムを用いたチャンネル分離形
のフラッシュＥＥｐｒｏｍ装置のプログラム消去サイク
ルの寿命特性を示す図である。FIG. 8 is a diagram showing a life cycle characteristic of a program / erase cycle of a flash EEprom device of a channel separation type using an information algorithm for reducing stress in multi-step program and erase.

【符号の説明】[Explanation of symbols]

１１…基板 １３…ソース領域 １５…ドレーン領域 １７…チャンネル領域 １９…フローティングゲート ２１…ゲート酸化物 ２３…コントロールゲート 11 ... Substrate 13 ... Source region 15 ... Drain region 17 ... Channel region 19 ... Floating gate 21 ... Gate oxide 23 ... Control gate

Claims (55)

【特許請求の範囲】[Claims] 【請求項１】 状態を変化させることができ、読むため
にアドレス可能である電気的に変更可能であるメモリセ
ルで、個々のメモリセルはフローティングゲートをもつ
電界効果トランジスタを含みしきい値電圧レベルを持
ち、そのレベルはフローティングゲートに電荷が存在し
ないときにある与えられたレベルをもつが、前記フロー
ティングゲートによって保持される電荷により可変的で
あるメモリアレイのために、前記アレイの前記アドレス
されたセルの状態を変更する方法において：２を超える
検出可能な個々のセルの状態に対応する実効的な２を超
えるしきい値電圧を確立するステップであり、ここにお
いて少なくとも２つの前記実効しきい値レベルは前記フ
ローテイングゲートの正電荷の量に由来するものである
ステップと、およびアドレスされたセルのしきい値電圧
が前記複数のしきい値レベルの１つに略等しくなるまで
アドレスされたセルのフローテイングゲートの上の電荷
量を変化させることによりアドレスされたセルの検出で
きる状態をセットするステップとを含む方法。1. An electrically changeable memory cell that is state changeable and addressable for reading, each memory cell including a field effect transistor having a floating gate. For a memory array whose level has a given level when no charge is present on the floating gate, but which is variable by the charge held by the floating gate. In a method of changing a state of a cell: establishing an effective threshold voltage above 2 corresponding to more than 2 detectable individual cell states, wherein at least two of said effective threshold voltages are established. The level is derived from the amount of positive charge on the floating gate, and Addressed cells can be detected by changing the amount of charge on the floating gate of the addressed cell until the threshold voltage of the addressed cell is approximately equal to one of the plurality of threshold levels. Setting a state. 【請求項２】 請求項１記載の方法において、前記検出
することができる状態のセットは、アドレスされたセル
のフローティングゲートに負の電荷を加えることによっ
てアドレスされたセルの実効的なしきい値の電圧レベル
を変化させる工程を含む方法。2. The method of claim 1, wherein the set of detectable states is the effective threshold of an addressed cell by applying a negative charge to the floating gate of the addressed cell. A method comprising changing a voltage level. 【請求項３】 請求項１記載の方法において、前記アド
レスされたセルの検出することができる状態をセットす
る前に、アドレスされたセルの実効的なしきい値の電圧
をプリセットする工程を付加的に含む方法。3. The method of claim 1, further comprising the step of presetting the effective threshold voltage of the addressed cell prior to setting the detectable state of the addressed cell. Method included in. 【請求項４】 請求項１記載の方法において、前記アド
レスされたセルの検出することができる状態をセットす
る前に、セルのグループのフローテイングゲートの電荷
を変化させることによりアドレスされたアレイに含まれ
るセルのグループの実効的なしきい値電圧をプリセット
レベルにプリセットする工程を含む方法。4. The method of claim 1, wherein the array addressed is altered by changing the charge of the floating gate of the group of cells prior to setting the detectable state of the addressed cells. A method comprising presetting an effective threshold voltage of a group of included cells to a preset level. 【請求項５】 請求項４記載の方法において、前記セル
のグループのプリセッティングは、前記複数の実効しき
い値電圧レベルの範囲外のあるプリセット実効しきい値
電圧レベルにプリセットするステップを含む方法。5. The method of claim 4, wherein presetting the group of cells comprises presetting to a preset effective threshold voltage level outside the plurality of effective threshold voltage levels. . 【請求項６】 請求項４記載の方法において、セルのグ
ループのプリセッティングは、前記フローティングゲー
トの負の電荷を除去することにより、前記複数の実効し
きい値レベルの最低のものよりも低いあるレベルに前記
セルのグループの現在の前記実効しきい値電圧レベルを
確立するステップと、および前記アドレスされたセルの
検出可能な状態のセットは前記アドレスされたセルのフ
ローティングゲートに負の電荷を加算するステップを含
む方法。6. The method of claim 4, wherein the presetting of the group of cells is lower than the lowest of the plurality of effective threshold levels by removing the negative charge of the floating gate. Establishing to the level the current effective threshold voltage level of the group of cells, and setting the detectable state of the addressed cell adds a negative charge to the floating gate of the addressed cell. A method including the steps of: 【請求項７】 請求項４記載の方法において、前記アド
レスされたセルの検出可能な状態をセットした後で、前
記アドレスされたセルがセットされた状態を読むステッ
プを付加的に含む方法。7. The method of claim 4, additionally comprising the step of reading the set state of the addressed cell after setting the detectable state of the addressed cell. 【請求項８】 請求項７記載の方法において、前記アド
レスされたセルがセットされた状態の読み取りは、前記
アドレスされたセルを介して電流を流し、そして同時に
前記電流のレベルとまたはそれ以上の参照電流レベルと
を比較することによって行う方法。8. The method of claim 7, wherein reading the addressed cell in a set state causes a current to flow through the addressed cell, and at the same time at or above the level of the current. Method by comparing with reference current level. 【請求項９】 請求項１記載の方法において、前記アド
レスされたセルの検出可能な状態をセットした後で、前
記アドレスされたセルに電流を流し同時に前記電流をそ
れ以上の参照電流レベルと比較することによって行うス
テップを付加的に含む方法。9. The method of claim 1, wherein after setting the detectable state of the addressed cell, a current is passed through the addressed cell while the current is compared to a higher reference current level. The method additionally comprising the steps of: 【請求項１０】 請求項９記載の方法において、前記電
流のレベルは複数の参照電圧レベルであって、前記複数
の実効しきい値レベルよりも１つだけ少ないものと前記
電流を比較するステップを含む方法。10. The method of claim 9, wherein the current level is compared to a plurality of reference voltage levels that are one less than the plurality of effective threshold levels. How to include. 【請求項１１】 請求項１〜１１記載の方法の任意の１
つの方法において、複数の実効しきい値電圧レベルを確
立するステップは、前記フローティングゲート上の正電
荷から発生する前記しきい値レベルの大部分を確立する
ステップを含む方法。11. Any one of the methods of claims 1-11.
In one method, establishing a plurality of effective threshold voltage levels comprises establishing a majority of the threshold levels resulting from positive charges on the floating gate. 【請求項１２】 請求項１〜１１記載のいずれかの方法
において、複数の実効的なしきい値電圧レベルを確立す
るステップは少なくとも４つのそのようなしきい値電圧
レベルを確立するステップを含む方法。12. The method of any of claims 1-11, wherein establishing a plurality of effective threshold voltage levels comprises establishing at least four such threshold voltage levels. 【請求項１３】 請求項１〜１１記載のいずれかの方法
において、前記個々のセルの前記与えられたしきい値レ
ベルは少なくとも３ボルトに設定されている方法。13. A method according to any of claims 1 to 11, wherein the given threshold level of the individual cells is set to at least 3 volts. 【請求項１４】 請求項３〜５記載のいずれかの方法に
おいて、前記セルのグループがプリセットされる回数の
総計の数を加算するステップを含む方法。14. A method according to any one of claims 3 to 5, comprising adding the total number of times the group of cells is preset. 【請求項１５】 請求項３〜５記載のいずれかの方法に
おいて、前記セルのグループが使用不能になったとき
に、前記アレイ中の補助的なセルのブロックに置き換え
るブロックを含む方法。15. The method of any of claims 3-5, including a block that replaces a block of auxiliary cells in the array when the group of cells becomes unavailable. 【請求項１６】 請求項１かまたは３記載のいずれかの
方法において、前記アドレスされたセルが破壊されてい
る場合に対応して、前記アレイ中の補助的な良いセルに
置き換えるステップを含む方法。16. A method according to claim 1 or claim 3 including the step of replacing the addressed cell with an auxiliary good cell in the array in case the cell is destroyed. . 【請求項１７】 状態を変化させることができ、読むた
めにアドレス可能である電気的に変更可能であるメモリ
セルで、個々のメモリセルはフローティングゲートをも
つ電界効果トランジスタを含み、しきい値電圧レベルを
持ち、そのレベルはフローティングゲートに電荷が存在
しないときにある与えられたレベルをもつが、前記フロ
ーティングゲートの電荷によって保持される電荷により
可変的であるメモリアレイのために、前記アレイの前記
アドレスされたセルの状態を変更する方法において：２
を超える検出可能な個々の状態の複数に対応する２を超
える実効しきい値電圧を確立するステップと、 前記複数の実効しきい値電圧レベルの１つに実質的に等
しくなるまで、前記アドレスされたセルの実効しきい値
電圧になるまで前記アドレスされたセルのフローティン
グゲート上の電荷の量を変更することによって、前記複
数の状態の１つに前記アドレスされたセルの検出可能な
セルをセットするステップと、および前記アドレスされ
たセルに電気的に質問し、かつ２を超える参照レベルの
数とアドレスされたセルの電気的なパラメータのレベル
を比較することによりアドレスされたセルがセットされ
た状態を読むステップを含む方法。17. An electrically changeable memory cell that is changeable in state and addressable for reading, each memory cell including a field effect transistor having a floating gate and a threshold voltage. For a memory array having a level, the level having a given level when no charge is present on the floating gate, but variable by the charge held by the charge on the floating gate In the method of changing the state of the addressed cell: 2
Establishing an effective threshold voltage greater than 2 corresponding to a plurality of individual detectable states greater than, said addressing until substantially equal to one of said plurality of effective threshold voltage levels. The detectable cell of the addressed cell to one of the plurality of states by changing the amount of charge on the floating gate of the addressed cell to the effective threshold voltage of the addressed cell. The addressed cell is set by electrically interrogating the addressed cell and comparing the number of reference levels greater than 2 with the level of the electrical parameter of the addressed cell. A method that includes reading a state. 【請求項１８】 請求項１７記載の方法において、複数
の実効しきい値電圧レベルを確立するステップは少なく
とも４個のそのようなしきい値電圧レベルを確立するス
テップを含む方法。18. The method of claim 17, wherein establishing a plurality of effective threshold voltage levels comprises establishing at least four such threshold voltage levels. 【請求項１９】 請求項１８記載の方法において、個々
のセルに与えられたしきい値レベルは少なくとも３ボル
トに確立されている方法。19. The method of claim 18, wherein the threshold level applied to individual cells is established at least 3 volts. 【請求項２０】 請求項１７記載の方法において、アド
レスされたセルがセットされた状態を読むステップは、
前記複数の状態よりも１つだけ少ない参照レベルの数と
電気的パラメータレベルを同時に比較するステップを含
む方法。20. The method of claim 17, wherein the step of reading the set state of the addressed cell comprises:
A method comprising simultaneously comparing an electrical parameter level with a number of reference levels that is one less than the plurality of states. 【請求項２１】 複数の電気的に消去しプログラムする
ことができるリードオンリメモリセルのアレイで、個々
のセルは半導体基板にソースとドレインがチャンネルで
分離されて形成され、フローティングゲートがチャンネ
ル領域から絶縁されその上に少なくとも部分的に形成さ
れており、そしてコントロールゲートはフローティング
ゲートから絶縁されその上に伸びており、前記トランジ
スタは自然なしきい値電圧とそのフローティングゲート
上の制御できる電荷のレベルに対応する電圧との組み合
わせに由来する実効的なしきい値レベルを持つもので、
前記自然のしきい値電圧は前記フローティングゲートが
零に等しい電荷をもつものに対応するものにおいて、前
記アレイ中の記憶状態を消去し、プログラムし、そして
読み出すシステムであって：選択された１またはグルー
プの複数のメモリセルをアドレスするために前記アレイ
に動作的に接続される手段と、 アドレスされたセルまたはグループのセルの実効しきい
値電圧を各々アドレスされたフローティングゲートの電
荷を変更することにより基底レベルに駆動するために、
前記アレイに動作的に接続される消去手段と、 前記アレイに動作的に接続されるプログラム手段で、１
つのアドレスされたセルのフローティングゲート上の電
荷を変更するために、２を越える複数の実効しきい値電
圧レベルの１つに実質的に前記実効しきい値電圧レベル
が等しくなるまで変更し、前記しきい値レベルは２を超
える検出可能なレベルに対応し、 ここにおいて前記複数の実効しきい値電圧レベルの少な
くとも２つは正であるフローティングゲート上の制御可
能なレベルに由来するプログラム手段と、 アドレスされたセル中を流れる電流の量を決定するため
に、前記アレイに動作的に接続される読み取り手段で、
これにおいてアドレスされたセルの状態がそこを流れる
測定された電流レベルによって決定される読み取り手段
を含むシステム。21. An array of a plurality of electrically erasable and programmable read only memory cells, each cell being formed on a semiconductor substrate with a source and a drain separated by a channel, and a floating gate from the channel region. Insulated and at least partially formed thereon, and a control gate insulated from and extending above the floating gate, the transistor being at a natural threshold voltage and controllable charge level on the floating gate. It has an effective threshold level derived from the combination with the corresponding voltage,
A system for erasing, programming, and reading storage states in the array, wherein the natural threshold voltage corresponds to the floating gate having a charge equal to zero, wherein: Means operatively connected to the array for addressing a plurality of memory cells of a group and modifying the effective threshold voltage of the addressed cell or cells of the group, respectively, the charge of the addressed floating gate. To drive to the base level by
Erase means operatively connected to the array and programming means operatively connected to the array
Changing the charge on the floating gates of one addressed cell to one of a plurality of effective threshold voltage levels in excess of two until the effective threshold voltage level is substantially equal; The threshold level corresponds to a detectable level greater than 2, wherein at least two of said plurality of effective threshold voltage levels are programming means derived from a controllable level on the floating gate; Read means operatively connected to said array for determining the amount of current flowing through the addressed cell,
A system including read means in which the state of the addressed cell is determined by the measured current level flowing therethrough. 【請求項２２】 請求項２１によるメモリシステムにお
いて、前記プログラム手段はその実効しきい値電圧は少
なくとも４つのしきい値電圧レベルの１つに実質的に等
しくなるまでアドレスされたセルのフローティングゲー
ト上の電荷を変更するための手段であり、これにより前
記アレイの個々のセルは４又はそれ以上の状態にプログ
ラム可能であるシステム。22. The memory system according to claim 21, wherein said programming means is on the floating gate of the addressed cell until its effective threshold voltage is substantially equal to one of at least four threshold voltage levels. A system for altering the charge of the array, whereby individual cells of the array are programmable to four or more states. 【請求項２３】 請求項２１によるメモリシステムで、
前記自然のしきい値電圧レベルは少なくとも３ボルトで
あるシステム。23. A memory system according to claim 21, wherein
The system wherein the natural threshold voltage level is at least 3 volts. 【請求項２４】 請求項２１によるメモリシステムで、
前記消去手段の応答する手段は前記アドレスされたセル
またはセルのグループの実効しきい値電圧の基底レベル
に駆動し、前記アドレスされたセルまたはセルのグルー
プが消去された回数の数を前記アレイ中にランニングカ
ウントとして蓄積し、１つだけ上昇させるシステム。24. The memory system according to claim 21, wherein
Responsive means of the erase means drive to a ground level of the effective threshold voltage of the addressed cell or group of cells and determine the number of times the addressed cell or group of cells has been erased in the array. A system that accumulates as a running count in and raises only one. 【請求項２５】 複数の電気的に消去およびプログラム
可能なリードオンリイメモリセルのアレイにおいて、セ
ルは半導体基板上に形成されソースとドレインがチャン
ネル領域により分離され、フローティングゲートの少な
くともその一部がチャンネル領域の上にそれから絶縁さ
れて形成されており、そして１つのコントールゲートが
フローティングゲートから絶縁されてその上に形成され
ており、 前記トランジスタは自然なしきい値電圧とそのフローテ
ィングゲート上の制御できる電荷のレベルに対応する電
圧との組み合わせに由来する実効的なしきい値レベルを
持つもので、前記自然のしきい値電圧は前記フローティ
ングゲートが零に等しい電荷をもつものに対応するもの
において、前記アレイ中の記憶状態を消去し、プログラ
ムし、そして読み出すシステムであって：選択された１
またはグループの複数のメモリセルをアドレスするため
に前記アレイに動作的に接続される手段と、 前記アレイに動作的に接続されている消去手段と、 アドレスされたセルまたはセルのグループの実効的なし
きい値電圧を前記個々のアドレスされたセルのフローテ
ィングゲート上の電荷を変更することによりアドレスさ
れたセルまたはセルのグループの実効的しきい値電圧を
基底レベルに駆動するための前記アレイに動作的に接続
されている消去手段と、 前記アレイに動作的に接続されるプログラム手段で、１
つのアドレスされたセルのフローティングゲート上の電
荷を変更するために、２を越える複数の実効しきい値電
圧レベルの１つに実質的に前記実効しきい値電圧レベル
が等しくなるまで変更し、前記しきい値レベルは２を超
える検出可能なレベルに対応するプログラム手段と、 ２またはそれ以上の異なった参照電流レベルを提供する
複数の参照源と、 アドレスされたセルを通じて流れる電流の量を決定する
ために前記アレイに動作的に接続されている手段と、お
よびアドレスされたセルに流れる電流の量を前記参照電
流レベルと瞬時に比較することによりアドレスされたセ
ルの状態を迅速に読む２またはそれ以上のセンス増幅器
を持つ手段を含むシステム。25. In an array of electrically erasable and programmable read-only memory cells, the cells are formed on a semiconductor substrate, the source and drain are separated by a channel region, and at least a portion of the floating gate is the channel. Formed over and above the region, and one control gate formed over and above the floating gate, wherein the transistor has a natural threshold voltage and a controllable charge on the floating gate. Of the array having an effective threshold level resulting from a combination with a voltage corresponding to the level of, the natural threshold voltage corresponding to the floating gate having a charge equal to zero. Erase, program, and Read Te A system: it has been selected 1
Or means for operatively connecting to said array for addressing a plurality of memory cells of a group, erasing means operatively connected to said array, and effective means for addressing the cell or group of cells. A threshold voltage is operative to the array for driving the effective threshold voltage of the addressed cell or group of cells to a ground level by modifying the charge on the floating gates of the individually addressed cells. Erase means connected to the array and programming means operably connected to the array
Changing the charge on the floating gates of one addressed cell to one of a plurality of effective threshold voltage levels in excess of two until the effective threshold voltage level is substantially equal; The threshold level determines the amount of current flowing through the addressed cells, programming means corresponding to more than two detectable levels, a plurality of reference sources providing two or more different reference current levels. Means for operatively connecting to the array for reading the state of the addressed cell by instantaneously comparing the amount of current flowing through the addressed cell with the reference current level, or 2 A system including a means having the above sense amplifier. 【請求項２６】 請求項２５記載のメモリシステムにお
いて、前記プログラム手段内の前記複数の実効しきい値
電圧レベルの少なくとも２つは前記フローティングゲー
ト上の正の電荷に由来するものであるシステム。26. The memory system of claim 25, wherein at least two of the plurality of effective threshold voltage levels in the programming means are from positive charge on the floating gate. 【請求項２７】 請求項２５記載のメモリシステムにお
いて、前記プログラム手段内の複数の前記実効しきい値
電圧レベルの大多数は前記フローティングゲート上の正
味の正の電荷に由来するものであるシステム。27. The memory system of claim 25, wherein a majority of the plurality of effective threshold voltage levels in the programming means results from a net positive charge on the floating gate. 【請求項２８】 請求項２５記載のメモリシステムにお
いて、前記プログラム手段は、アドレスされたセルのフ
ローティングゲートの電荷をその実効しきい値電圧が少
なくとも４つの実効しきい値電圧レベルの１つと実質的
に等しくなるまで変更する手段を含み、ここにおいて前
記アレイの個々のセルは４またはそれ以上の状態にプロ
グラム可能であるシステム。28. The memory system of claim 25, wherein the programming means substantially charges the floating gate of the addressed cell with an effective threshold voltage of one of at least four effective threshold voltage levels. A system in which the individual cells of the array are programmable to four or more states. 【請求項２９】 請求項２８記載のメモリシステムにお
いて、前記複数の参照源は３またはそれ以上の異なる電
流レベルを提供するシステム。29. The memory system of claim 28, wherein the plurality of reference sources provide three or more different current levels. 【請求項３０】 電気的に変更可能なメモリセルのアレ
イはセルのブロックに分割されており、それは前記ブロ
ック内の個々のセルにアドレスしてその内容を読みかつ
変更させる手段をもち、前記メモリセルは個々にフロー
ティングゲートをもつ電界効果トランジスタをもち、し
きい値電圧レベルをもち、前記レベルは前記フローティ
ングゲートに正味の電荷がないときに与えられるレベル
であるが前記レベルは前記フローティングゲートに保持
される正味の電荷により可変であるものであるメモリセ
ルのアレイのための前記アレイを操作する方法におい
て：２を超えるしきい値の電圧レベルを複数設立するス
テップであり、前記レベルは個々のセルの検出可能な複
数の状態に対応するものであるステップと、 前記ブロック内の少なくとも１つのセルの実効しきい値
レベルを複数のレベルの１つにセットするステップで、
前記アドレスされた少なくとも１つのフローティングゲ
ートの電荷の量を、前記アドレスされた少なくとも１つ
のセルの実効しきい値電圧が前記実効しきい値電圧の複
数のうちの１つに達するまで、変更するものであり、こ
れにより、前記少なくとも１つのアドレスされたセルの
状態は前記複数の状態の１つにセットされるステップ
と、および前記セルのブロックの個々の１つの内のセル
が前記複数の状態の内の１つにセットされた全回数に等
しくなるまでカウントを蓄積するステップを含む方法。30. An array of electrically modifiable memory cells is divided into blocks of cells, which has means for addressing individual cells within said block to read and modify their contents. The cell has field effect transistors each having a floating gate, has a threshold voltage level, said level being the level provided when there is no net charge on said floating gate, said level being retained on said floating gate. In a method of operating the array for an array of memory cells that is variable by the net charge being applied: establishing a plurality of threshold voltage levels greater than 2, said levels being individual cells. Corresponding to a plurality of detectable states of at least one of the blocks In the step of setting the effective threshold level of the cell to one of a plurality of levels,
Altering the amount of charge in the addressed at least one floating gate until the effective threshold voltage of the addressed at least one cell reaches one of a plurality of the effective threshold voltages. Wherein the state of said at least one addressed cell is set to one of said plurality of states, and the cells within each one of the blocks of said cells are of said plurality of states. Storing a count until it equals the total number of times set to one of the. 【請求項３１】 請求項３０記載の方法において、個々
のブロックのカンウトを蓄積するステップは、前記個々
のブロックの中に前記カンウトを蓄積するものである方
法。31. The method of claim 30, wherein the step of accumulating the counts of the individual blocks comprises accumulating the counts in the individual blocks. 【請求項３２】 請求項３０記載の方法において、さら
に前記方法は少なくとも１つの補助的メモリブロックを
提供するステップと、およびセットされた数を越える個
々のブロックの１つの前記カウントがあるセットされた
数を越えたことに応答して、前記ブロックの個々の１つ
の代わりに前記補助的なブロックを使うステップを含む
方法。32. The method of claim 30, further comprising the step of providing at least one auxiliary memory block, and said count of one of the individual blocks exceeding a set number being set. Responsive to exceeding a number, substituting the auxiliary block for each individual one of the blocks. 【請求項３３】 請求項３０による方法において、複数
の補助的なメモリセルを提供するステップおよび、少な
くともあるアドレスされたメモリセルが不良であること
に対応して少なくともある補助的セルを前記アドレスさ
れたセルの少なくとも１つに代替するステップを含む方
法。33. The method according to claim 30, comprising providing a plurality of auxiliary memory cells and at least some of the auxiliary cells are addressed in response to at least some of the addressed memory cells being defective. And replacing with at least one of the cells. 【請求項３４】 請求項３０〜３３記載のいずれかによ
る方法であって、実効しきい値電圧の複数を確立するス
テップは少なくとも４個のそのようなしきい値の確立す
るステップを含む方法。34. The method according to any of claims 30 to 33, wherein establishing a plurality of effective threshold voltages comprises establishing at least four such thresholds. 【請求項３５】 電気的に変更可能なメモリセルで複数
の明確なセルのブロックに分離されており、前記ブロッ
ク中の個々のセルにアクセスしてそれらの状態を読みか
つ変更する手段をもつシステムにおいて、 それぞれのセルはフローティングゲートをもつ電界効果
トランジスタトを含み、各セルは１つのしきい値電圧レ
ベルをもつがそのレベルは前記フローティングゲートに
よる保持される正味の電荷にしたがって可変であるセル
で、前記メモリシステムを動作させる方法は以下のステ
ップから構成される： （a)２を超えるメモリセルのしきい値の電圧レベルであ
り、そのレベルは２を超える個々に検出可能なメモリセ
ルの状態に対応するレベル、および（b)１つの規定メモ
リセルしきい値電圧レベルを確立するステップと、 前記メモリセルのブロック内で任意の不良のセルの替わ
りに補助的なセルを提供するステップと、 前記セルのブロックの少なくとも１つの内の前記メモリ
セルのフローティングゲート上の電荷の量を、前記実効
基底しきい値レベルの方向に瞬時的に変更することによ
り、その効果的なしきい値の電圧をプリセットする変更
ステップと、 少なくともセルのブロックの１つの内の前記メモリセル
の少なくとも１つのフローティングゲート上の電荷の量
を、その効果的なしきい値の電圧を複数の効果的なしき
い値電圧のレベルの方向に移動させるために、これによ
り少なくとも１つのメモリセルを複数の検出可能な状態
の１つにセットする変更ステップと、 セルのブロックの少なくとも１つの内の任意のセルのア
ドレスを、前記レベルは望まれた効果的なしきい値の電
圧レベルに変化させずに発生するステップと、そして、 ここにおいて、前記セッテイングステップは、前記のよ
うにしてアドレスされた前記セルの任意の１つを前記補
助的セルの少なくとも任意の１つで代替することを含む
方法。35. A system having electrically modifiable memory cells separated into blocks of distinct cells and having means for accessing individual cells in the block to read and modify their states. , Each cell includes a field effect transistor having a floating gate, each cell having a threshold voltage level, the level being variable according to the net charge held by said floating gate. , A method of operating the memory system comprises the following steps: (a) a threshold voltage level of memory cells above 2 wherein the level is above 2 individually detectable memory cell states. And (b) establishing one specified memory cell threshold voltage level, the memory cell Providing an auxiliary cell in place of any defective cell in the block of cells, the amount of charge on the floating gate of the memory cell in at least one of the block of cells being determined by the effective basis threshold A changing step of presetting its effective threshold voltage by instantaneously changing in the direction of the value level, and An amount to move its effective threshold voltage towards multiple effective threshold voltage levels, thereby setting at least one memory cell to one of a plurality of detectable states. The changing step and the address of any cell in at least one of the blocks of cells, said level being the desired effective threshold. Occurring without changing to a voltage level of a value, and wherein the setting step includes replacing any one of the cells addressed as described above with at least one of the auxiliary cells. A method that includes substituting in. 【請求項３６】 請求項３５による方法において、前記
方法は、さらに、個々のセルのブロックがプリセットさ
れた数の総計のカウントを分けて蓄積するステップを含
む方法。36. The method according to claim 35, wherein the method further comprises the step of separately storing a total number of preset numbers of blocks of individual cells. 【請求項３７】 請求項３５による方法において、前記
プリセットステップは、前記セルのブロックの少なくと
も１つの内のメモリフランジのフローティングゲート上
の電荷の量を変更することを、少なくとも１つのブロッ
ク内のＮ番目のセル以外の有効しきい値レベルが前記実
効基底レベルに達するまで続け、ここにおいて、前記ア
ドレスを発生させるステップは、前記セルのＮ番目のア
ドレスを発生させることを含む方法。37. The method according to claim 35, wherein the presetting step comprises changing an amount of charge on a floating gate of a memory flange in at least one of the blocks of cells, N in at least one block. Continuing until a valid threshold level other than the th cell reaches the effective base level, wherein the step of generating the address comprises generating the Nth address of the cell. 【請求項３８】 請求項３５〜３７記載のいずれかにお
いて、 前記複数の効果的なしきい値の電圧レベルを確立するス
テップは、少なくとも４個のそのようなしきい値の電圧
を確立するステップを含む方法。38. The method of claim 35, wherein establishing a plurality of effective threshold voltage levels comprises establishing at least four such threshold voltages. Method. 【請求項３９】 電気的に変更可能なメモリセルのアレ
イで前記アレイはセルのブロックに分けられ、その状態
を読み、変化させるためにアレイはブロック内で個々の
セルにアドレスする手段をもち、前記メモリセルは別々
にフローティングゲートをもつ電界効果トランジスタを
含み、しきい値電圧レベルを持ち、前記レベルは前記フ
ローティングゲートに保持される正味の電荷が存在しな
いレベルに対応するが、前記フローティングゲートの正
味の電荷により可変であり、 前記アレイを動作させるステップは以下のステップを含
む：２を越える個々のセルの検出可能な複数の状態に対
応する２を越える複数の実効的しきい値電圧レベルを確
立するステップと、 複数のセルの各々に効果的しきい値電圧レベルをセット
するステップで、前記セルは複数のレベルの１つに前記
ブロックの内の１つのセルにアドレスされ、前記複数の
各々のフローティングゲート上の電荷の量を、前記セル
の実効しきい値が前記複数の実効しきい値電圧レベルの
１つに実質的に等しくなるまで変化させ、セットするス
テップで、ここにおいて、前記複数の状態の１つに前記
複数のアドレスされたセルの状態がセットされるもので
あるステップと、 前記１つのブロック以外の少なくとも１つのブロックを
補助的ブロックとして任命するステップと、および前記
１つのブロックにセルの補助的なブロックを差し替える
ステップにおいて、セルの補助的なブロック内の複数の
セルはその実効的なしきい値電圧レベルを前記複数のレ
ベルの１つにセットするためにアドレス可能となる、差
し替えステップとを含む方法。39. An array of electrically modifiable memory cells, wherein the array is divided into blocks of cells, the array having means for addressing individual cells within the block to read and change its state, The memory cell includes a field effect transistor having a separate floating gate, having a threshold voltage level, the level corresponding to a level at which there is no net charge retained on the floating gate. The net charge is variable and the step of operating the array includes the following steps: a plurality of effective threshold voltage levels greater than two corresponding to a plurality of detectable states of individual cells greater than two. Establishing and setting an effective threshold voltage level for each of the plurality of cells. Is addressed to one cell of the block at one of a plurality of levels, the amount of charge on each of the plurality of floating gates is determined by the effective threshold voltage of the cell. Varying and setting until substantially equal to one of the levels, wherein one of the plurality of states sets a state of the plurality of addressed cells; Appointing at least one block other than the one block as an auxiliary block, and replacing the ancillary block of cells with the one block, the plurality of cells in the ancillary block of cells are A replaceable step that is addressable to set a typical threshold voltage level to one of the plurality of levels. Law. 【請求項４０】 請求項３９記載の方法において、前記
方法はさらに、個々のセルのブロックをモニタするステ
ップを含み、そして前記のセルのブロックの１つが忍耐
の限界に達したことを検出したことに対応して、前記補
助的セルの置き換えステップを開始するステップを含む
方法。40. The method of claim 39, further comprising the step of monitoring a block of individual cells and detecting that one of the blocks of cells has reached a patience limit. Corresponding to, the method including initiating the step of replacing the auxiliary cell. 【請求項４１】 電気的に変更可能なメモリセルアレイ
で、前記セルはセルの明確なブロックに分けられてお
り、そして前記セルはそれらの状態を読み、変化させる
ためブロック内の個々のセルにアクセスするための手段
を持ち、前記メモリセルは別々にフローティングゲート
をもつ電界効果トランジスタをもち、前記セルはしきい
値電圧をもち、前記レベルは前記フローティングゲート
に正味の電荷がないときに与えられるレベルであるアレ
イで、前記アレイを動作させる方法は以下のステップを
含む：２を超える効果的なしきい値の電圧レベルの複数
を確立し、前記レベルは２を超える個々のセルの複数の
検出することができる状態に対応するステップと、 前記ブロックの１つの中の複数のメモリセルの各々の効
果的なしきい値レベルを、有効なしきい値電圧レベルの
複数のうちの１つに前記有効しきい値電圧が等しくなる
まで前記セルの各々のフローティングゲート上の電荷の
量を変更することによりセットし、これにより、複数の
セルの状態は個々に前記複数の状態の１つにセットされ
るステップと、 エラー補正の計画の手伝いでメモリセルの複数の状態を
読むステップと、を含む方法。41. In an electrically modifiable memory cell array, the cells are divided into distinct blocks of cells, and the cells access individual cells within the block to read and change their state. The memory cell has a field effect transistor having a separate floating gate, the cell has a threshold voltage, and the level is a level provided when there is no net charge on the floating gate. In an array, the method of operating the array comprises the steps of: establishing a plurality of effective threshold voltage levels greater than 2, said levels being a plurality of detecting more than 2 individual cells. And a threshold level effective for each of a plurality of memory cells in one of the blocks. Set by changing the amount of charge on the floating gate of each of the cells to one of a plurality of effective threshold voltage levels until the effective threshold voltage is equal, thereby causing the plurality of cells to The states are individually set to one of the states, and the states of the memory cell are read to assist in error correction planning. 【請求項４２】 セルのブロックに分割され電気的に変
更可能なメモリセルのアレイで前記ブロック中の個々の
セルを読み、またはその状態を変更するためにアドレス
する手段をもち、前記メモリセルは個々にフローティン
グゲートをもつ電界効果トランジスタを含み、前記フロ
ーティングゲートに正味の電荷が存在しないときに与え
られるしきい値電圧レベルをもつが、前記しきい値電圧
は前記フローティングゲートにより保持される正味の電
荷によって変更されるものであるアレイのために前記ア
レイを動作させる方法において：複数の実行しきい値の
電圧のレベルで２を越えるもので、個々のセルの２を越
える複数の検出可能なプログラムされた検出可能なレベ
ルに対応するものを確立するステップと、 前記ブロック内のアドレスされた少なくとも１つのセル
の実行しきい値レベルを前記アドレスされたセルのフロ
ーティングゲートの電荷の量を前記アドレスされたセル
の実行しきい値電圧が前記複数の実行しきい値電圧の１
つに実質的に等しくなるまで変更して、スタートレベル
から複数のしきい値電圧の内の１つにセットするステッ
プであって、 前記アドレスされたセルの状態を前記複数のプログラム
された状態の１つにセットする実行しきい値電圧セット
するステップにおいて：前記アドレスされたセルの実行
しきい値電圧をスターティングレベルから前記複数のし
きい値電圧レベルの１つの方に移動させるのに十分な予
め定められた時間、前記アドレスされたセルに一定の電
圧を印加するステップと、 その後に前記アドレスされたセルの電気的パラメータ
を、前記アドレスされたセルの実行しきい値が複数のし
きい値電圧レベルの内の１つに達したか否かを決定する
ために読み取るステップと、および前記アドレスされた
セルの実行しきい値電圧の複数のしきい値電圧の前記１
つにセットされたことが検出されるまで電圧印加と読み
取りを繰り返すステップとを含む方法。42. Means for addressing to read or change the state of individual cells in said block with an array of electrically changeable memory cells divided into blocks of cells, said memory cells comprising: Field effect transistors each having a floating gate, having a threshold voltage level provided when there is no net charge on the floating gate, the threshold voltage being the net voltage held by the floating gate. In a method of operating an array for an array that is modified by charge: a plurality of detectable programs of more than two at a plurality of execution threshold voltage levels and more than two individual cells. Establishing a corresponding one of the detected levels identified in the block. 1 executes the threshold voltage of at least one cell to perform threshold level is the address of the amount of charge of the floating gate of the addressed cell of the cell of said plurality of execution threshold voltage
Changing from a start level to one of a plurality of threshold voltages, the state of the addressed cell being equal to one of the plurality of programmed states. In the step of setting the execution threshold voltage to one, the execution threshold voltage of the addressed cell is sufficient to move from the starting level to one of the plurality of threshold voltage levels. Applying a constant voltage to the addressed cell for a predetermined time, and thereafter determining electrical parameters of the addressed cell, the execution threshold of the addressed cell being a plurality of thresholds. Reading to determine if one of the voltage levels has been reached, and a plurality of execution threshold voltages of the addressed cell. It said of the threshold voltage 1
The method comprises the steps of applying a voltage and repeating reading until it is detected that the two are set. 【請求項４３】 請求項４２記載の方法において、前記
電圧印加ステップは、前記与えられた電圧と前記予め定
められた時間を、前記アドレスされたセルの前記実行し
きい値電圧が前記複数の実効しきい値電圧中の隣接する
２つの間の半分より小さく変更されるようにするステッ
プを含む方法。43. The method of claim 42, wherein the step of applying a voltage includes the applied voltage and the predetermined time for the execution threshold voltage of the addressed cell to be the plurality of effective voltages. A method comprising causing the change in the threshold voltage to be less than half between two adjacent ones. 【請求項４４】 請求項４２記載の方法において、読み
取りのステップは、前記アドレスされたセルを電気的に
質問し、同時に前記アドレスされたセルの電気的パラメ
ータの結果のレベルを２またはそれ以上の参照レベルと
同時に比較するステップである方法。44. The method of claim 42, wherein the step of reading electrically interrogates the addressed cell, while at the same time providing a resulting level of electrical parameters of the addressed cell of two or more. A method that is a step of comparing with a reference level at the same time. 【請求項４５】 請求項４２記載の方法において、さら
に、 前記ブロックの１つの内の少なくともアドレスされた１
つの実効しきい値レベルをセットする前に、前記少なく
とも１つのブロック内のセルの実効しきい値電圧を以下
のステップであるプリセットレベルにリセットするステ
ップを含み:前記少なくとも１つのブロック内のセル
に、与えられた電圧を、前記少なくとも１つのブロック
中のセルに前記実効しきい値電圧に移動させるのに十分
な予め定められた時間、前記プリセットレベルの方向に
印加し、その後に前記少なくとも１つのブロック内の前
記セルの前記電気的パラメータを、前記少なくとも１つ
のブロック内の前記個々のセルの実効しきい値電圧が前
記プリセットレベルに達したか否かを決定するために読
み取るステップと、および前記少なくとも１つのブロッ
ク内のセルに電圧を印加してその状態を読み取るステッ
プを、前記少なくとも１つのブロック内のセルの前記実
行しきい値電圧が前記プリセットレベルに達したか否か
が検出されるまで繰り返すステップとを含む方法。45. The method of claim 42, further comprising at least one addressed one of said ones of said blocks.
Resetting the effective threshold voltage of cells in said at least one block to a preset level, which is the following step, prior to setting one effective threshold level: to cells in said at least one block. , Applying a given voltage to the cells in the at least one block in the direction of the preset level for a predetermined time sufficient to move to the effective threshold voltage, after which the at least one Reading the electrical parameter of the cells in the block to determine if the effective threshold voltage of the individual cells in the at least one block has reached the preset level; and Applying a voltage to a cell in at least one block to read its state, said at least Repeating until the running threshold voltage of cells in a block has reached the preset level. 【請求項４６】 請求項４５記載の方法において、前記
プリセットレベルは、前記複数のプリセットレベルで前
記個々のセルの検出可能なプログラムされた状態の１つ
に対応するものに実質的に等しい方法。46. The method of claim 45, wherein the preset level is substantially equal to one of the plurality of preset levels that corresponds to one of the detectable programmed states of the individual cells. 【請求項４７】 請求項４５記載の方法において、前記
少なくとも１つのブロック内のセルに前記与えられた電
圧が印加され、前記電圧印加と読み取りのステップが繰
り返されてているときにそれらのしきい値電圧が上昇し
ている間、継続する方法。47. The method of claim 45, wherein cells in said at least one block are applied with said applied voltage and their thresholds are repeated when said applying and reading steps are repeated. How to continue while the value voltage rises. 【請求項４８】 請求項４５記載の方法において、前記
少なくとも１つのブロック内のセルの前記電気的パラメ
ータを読むステップは、前記少なくとも１つのブロック
内のセルを電気的に質問し、前記少なくとも１つのブロ
ック内のセルの個々の前記電気的パラメータの得られた
結果を２またはそれ以上の複数の参照レベルと同時に比
較する方法。48. The method of claim 45, wherein the step of reading the electrical parameter of a cell in the at least one block electrically interrogates a cell in the at least one block. A method of simultaneously comparing the obtained results of individual said electrical parameters of cells in a block with two or more reference levels. 【請求項４９】 請求項４２〜４８記載のいずれかの方
法において、前記複数の実効しきい値レベルの内、少な
くとも２つは、前記個々のセルのフローティングゲート
上の正味の正電荷によるものである方法。49. The method of any of claims 42-48, wherein at least two of the plurality of effective threshold levels are due to a net positive charge on the floating gates of the individual cells. There is a way. 【請求項５０】 請求項４２〜４８記載のいずれかの方
法において、前記個々のセルの与えられたしきい値レベ
ルは少なくとも３ボルトである方法。50. The method of any of claims 42-48, wherein the applied threshold level of the individual cells is at least 3 volts. 【請求項５１】 請求項４２〜４８記載のいずれかの方
法において、前記少なくとも１つのアドレスされたセル
の前記実効しきい値電圧レベルがセットされている間の
前記電圧印加と読み取りの繰り返しは、前記電圧印加と
読み取りステップの繰り返しのプリセット最大数が、前
記アドレスされたセットの前記実効しきい値電圧レベル
を前記複数のしきい値電圧レベルの複数のもののうちの
１つにセットされないセッティングの間に起きた後に終
了させられる方法。51. The method of any of claims 42-48, wherein the repeating application of voltage and reading while the effective threshold voltage level of the at least one addressed cell is set. A preset maximum number of repetitions of the voltage application and read steps is performed during a setting in which the effective threshold voltage level of the addressed set is not set to one of the plurality of threshold voltage levels. How to be terminated after waking up. 【請求項５２】 請求項４２〜４８記載のいずれかの方
法において、前記電圧印加と読み取りの繰り返しは、前
記少なくとも１つのブロック内のセルの実効しきい値電
圧レベルのリセット中に前記少なくとも１つのブロック
内の個々のセルの幾つかの前記実効しきい値電圧レベル
のリセットなしにリセットする期間に電圧印加と読み取
りの繰り返しのプリセット最大数が発生したあとで終了
させられる方法。52. The method of any of claims 42-48, wherein the repeating of energizing and reading the at least one of the at least one of the at least one blocks during resetting of an effective threshold voltage level of a cell in the at least one block. A method that is terminated after a preset maximum number of voltage application and read iterations has occurred during a reset period without resetting the effective threshold voltage levels of some of the individual cells in the block. 【請求項５３】 請求項４２〜４８記載のいずれかの方
法において、少なくとも１つのアドレスされたセルが欠
陥になったことに応答して、前記アレイ中の補助的な良
いセルを代替するステップをさらに含む方法。53. A method according to any of claims 42 to 48, comprising the step of substituting an auxiliary good cell in the array in response to at least one addressed cell becoming defective. A method that further includes. 【請求項５４】 請求項４２〜４８記載のいずれかの方
法において、少なくとも１つのアドレスされたセルが欠
陥になったことに応答して、前記アレイ中の少なくとも
１つの補助セルのブロックを代替するステップをさらに
含む方法。54. The method of any of claims 42-48, wherein in response to at least one addressed cell becoming defective, replacing a block of at least one auxiliary cell in the array. The method further comprising a step. 【請求項５５】 請求項４２〜４８記載のいずれかの方
法において、少なくともセルの１つのブロックがセット
された全回数を蓄積することを付加的に含む方法。55. The method of any of claims 42-48, further comprising accumulating the total number of times at least one block of cells has been set.
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