JPH09116342A - 位相差検出器及び半導体装置 - Google Patents
位相差検出器及び半導体装置Info
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- JPH09116342A JPH09116342A JP7267570A JP26757095A JPH09116342A JP H09116342 A JPH09116342 A JP H09116342A JP 7267570 A JP7267570 A JP 7267570A JP 26757095 A JP26757095 A JP 26757095A JP H09116342 A JPH09116342 A JP H09116342A
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Abstract
(57)【要約】
【課題】２個の信号間の位相差を検出する位相差検出器
に関し、精度の高い位相差検出を行うことができるよう
にする。 【解決手段】位相差検出の前に、ｐＭＯＳトランジスタ
３５、３７＝ＯＮとし、ノード４０、４１をＶＤＤにチ
ャージし、位相差検出時には、ｐＭＯＳトランジスタ３
５、３７＝ＯＦＦとし、信号ＩＮ１、／ＩＮ２がともに
ｎＭＯＳトランジスタのスレッショルド電圧を越えてい
る時間及び信号ＩＮ２、／ＩＮ１がともにｎＭＯＳトラ
ンジスタのスレッショルド電圧を越えている時間を、そ
れぞれ、出力ノード４０、４１の電圧変化に変換して、
信号ＩＮ１、ＩＮ２間の位相差を検出する。
に関し、精度の高い位相差検出を行うことができるよう
にする。 【解決手段】位相差検出の前に、ｐＭＯＳトランジスタ
３５、３７＝ＯＮとし、ノード４０、４１をＶＤＤにチ
ャージし、位相差検出時には、ｐＭＯＳトランジスタ３
５、３７＝ＯＦＦとし、信号ＩＮ１、／ＩＮ２がともに
ｎＭＯＳトランジスタのスレッショルド電圧を越えてい
る時間及び信号ＩＮ２、／ＩＮ１がともにｎＭＯＳトラ
ンジスタのスレッショルド電圧を越えている時間を、そ
れぞれ、出力ノード４０、４１の電圧変化に変換して、
信号ＩＮ１、ＩＮ２間の位相差を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、２個の信号間の位
相差を検出する位相差検出器、及び、位相差検出器を内
蔵してなる半導体装置に関する。
相差を検出する位相差検出器、及び、位相差検出器を内
蔵してなる半導体装置に関する。
【０００２】
【従来の技術】図１０は従来の位相差検出器の一例を示
す回路図であり、図１０中、１、２は、それぞれ、位相
差検出の対象である信号ＩＮ１、ＩＮ２が入力される入
力端子、３、４はレジスタ回路、ＯＵＴ１、ＯＵＴ２
は、それぞれ、レジスタ回路３、４の出力信号である。
す回路図であり、図１０中、１、２は、それぞれ、位相
差検出の対象である信号ＩＮ１、ＩＮ２が入力される入
力端子、３、４はレジスタ回路、ＯＵＴ１、ＯＵＴ２
は、それぞれ、レジスタ回路３、４の出力信号である。
【０００３】また、図１１はレジスタ回路３、４の構成
を示す回路図であり、図１１中、５はクロックドＣＭＯ
Ｓインバータ、６はクロックドＣＭＯＳインバータ７、
８をリング接続してなるラッチ回路、９〜１４はｐＭＯ
Ｓトランジスタ、１５〜２０はｎＭＯＳトランジスタ、
２１〜２４はＣＭＯＳインバータである。
を示す回路図であり、図１１中、５はクロックドＣＭＯ
Ｓインバータ、６はクロックドＣＭＯＳインバータ７、
８をリング接続してなるラッチ回路、９〜１４はｐＭＯ
Ｓトランジスタ、１５〜２０はｎＭＯＳトランジスタ、
２１〜２４はＣＭＯＳインバータである。
【０００４】したがって、レジスタ回路３は、信号ＩＮ
２が低レベル（以下、Ｌレベルという）から高レベル
（以下、Ｈレベルという）に反転すると、信号ＩＮ１を
ラッチし、レジスタ回路４は、信号ＩＮ１がＬレベルか
らＨレベルに反転すると、信号ＩＮ２をラッチすること
になる。
２が低レベル（以下、Ｌレベルという）から高レベル
（以下、Ｈレベルという）に反転すると、信号ＩＮ１を
ラッチし、レジスタ回路４は、信号ＩＮ１がＬレベルか
らＨレベルに反転すると、信号ＩＮ２をラッチすること
になる。
【０００５】即ち、信号ＩＮ１の位相が信号ＩＮ２の位
相より進んでいる場合には、出力信号ＯＵＴ１＝Ｈレベ
ル、出力信号ＯＵＴ２＝Ｌレベルとなり、信号ＩＮ１の
位相が信号ＩＮ２の位相よりも遅れている場合には、出
力信号ＯＵＴ１＝Ｌレベル、出力信号ＯＵＴ２＝Ｈレベ
ルとなる。
相より進んでいる場合には、出力信号ＯＵＴ１＝Ｈレベ
ル、出力信号ＯＵＴ２＝Ｌレベルとなり、信号ＩＮ１の
位相が信号ＩＮ２の位相よりも遅れている場合には、出
力信号ＯＵＴ１＝Ｌレベル、出力信号ＯＵＴ２＝Ｈレベ
ルとなる。
【０００６】
【発明が解決しようとする課題】この位相差検出器にお
いては、信号ＩＮ１、ＩＮ２間の位相差がレジスタ回路
３、４を構成するゲート回路の１段分の遅延時間以下に
なると、その構成上、レジスタ回路３、４は、入力端子
ＩＮに入力される信号ＩＮ１、ＩＮ２の論理電圧値を正
確に判断することができなくなり、精度の高い位相差検
出を行うことができないという問題点があった。
いては、信号ＩＮ１、ＩＮ２間の位相差がレジスタ回路
３、４を構成するゲート回路の１段分の遅延時間以下に
なると、その構成上、レジスタ回路３、４は、入力端子
ＩＮに入力される信号ＩＮ１、ＩＮ２の論理電圧値を正
確に判断することができなくなり、精度の高い位相差検
出を行うことができないという問題点があった。
【０００７】本発明は、かかる点に鑑み、精度の高い位
相差検出を行うことができるようにした位相差検出器、
及び、クロック信号を必要とする内部回路に対して、外
部クロック信号に位相同期した、かつ、位相同期精度の
高いクロック信号を供給することができるようにした半
導体装置を提供することを目的とする。
相差検出を行うことができるようにした位相差検出器、
及び、クロック信号を必要とする内部回路に対して、外
部クロック信号に位相同期した、かつ、位相同期精度の
高いクロック信号を供給することができるようにした半
導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の位相差検出器
は、第１の信号と、第２の信号と反転関係にある第３の
信号とが、ともに所定の電圧値を越えている時間を第１
の出力ノードにおける電圧変化に変換する第１の時電変
換手段と、第２の信号と、第１の信号と反転関係にある
第４の信号とが、ともに所定の電圧値を越えている時間
を第２の出力ノードにおける電圧変化に変換する第２の
時電変換手段とを備え、第１、第２の出力ノードの電圧
を第１、第２の信号間の位相差検出信号として得るとい
うものである。
は、第１の信号と、第２の信号と反転関係にある第３の
信号とが、ともに所定の電圧値を越えている時間を第１
の出力ノードにおける電圧変化に変換する第１の時電変
換手段と、第２の信号と、第１の信号と反転関係にある
第４の信号とが、ともに所定の電圧値を越えている時間
を第２の出力ノードにおける電圧変化に変換する第２の
時電変換手段とを備え、第１、第２の出力ノードの電圧
を第１、第２の信号間の位相差検出信号として得るとい
うものである。
【０００９】本発明の位相差検出器においては、信号の
位相差を電圧変化の大きさに変換するという手法を採用
しているので、第１、第２の信号間の位相差が近接する
ようになっても、正確な位相差検出信号を得ることがで
きる。
位相差を電圧変化の大きさに変換するという手法を採用
しているので、第１、第２の信号間の位相差が近接する
ようになっても、正確な位相差検出信号を得ることがで
きる。
【００１０】なお、第１の時電変換手段は、たとえば、
電流入力電極に第１の電圧を印加され、電流出力電極を
第１の出力ノードに接続され、制御電極に第５の信号を
印加され、位相差を検出する前に、第１の出力ノードを
第１の電圧にチャージする第１のしきい素子と、電流入
力電極を第１の出力ノードに接続された第２のしきい素
子と、電流入力電極を第２のしきい素子の電流出力電極
に接続され、電流出力電極に第１の電圧よりも低電圧の
第２の電圧が供給される第３のしきい素子とを設け、第
２、第３のしきい素子の制御電極のうち、一方の制御電
極に第１の信号を印加し、他方の制御電極に第３の信号
を印加するようにすることで構成することができる。
電流入力電極に第１の電圧を印加され、電流出力電極を
第１の出力ノードに接続され、制御電極に第５の信号を
印加され、位相差を検出する前に、第１の出力ノードを
第１の電圧にチャージする第１のしきい素子と、電流入
力電極を第１の出力ノードに接続された第２のしきい素
子と、電流入力電極を第２のしきい素子の電流出力電極
に接続され、電流出力電極に第１の電圧よりも低電圧の
第２の電圧が供給される第３のしきい素子とを設け、第
２、第３のしきい素子の制御電極のうち、一方の制御電
極に第１の信号を印加し、他方の制御電極に第３の信号
を印加するようにすることで構成することができる。
【００１１】また、第１の時電変換手段をこのように構
成する場合には、第２の時電変換手段は、電流入力電極
に第１の電圧を印加され、電流出力電極を第２の出力ノ
ードに接続され、制御電極に第５の信号又は第５の信号
と同相ないし略同相の第６の信号を印加され、位相差を
検出する前に、第２の出力ノードを第１の電圧にチャー
ジする第４のしきい素子と、電流入力電極を第２の出力
ノードに接続された第５のしきい素子と、電流入力電極
を第５のしきい素子の電流出力電極に接続され、電流出
力電極に第２の電圧が供給される第６のしきい素子とを
設け、第５、第６のしきい素子の制御電極のうち、一方
の制御電極に第２の信号を印加し、他方の制御電極に第
４の信号が印加するようにすることで構成することがで
きる。
成する場合には、第２の時電変換手段は、電流入力電極
に第１の電圧を印加され、電流出力電極を第２の出力ノ
ードに接続され、制御電極に第５の信号又は第５の信号
と同相ないし略同相の第６の信号を印加され、位相差を
検出する前に、第２の出力ノードを第１の電圧にチャー
ジする第４のしきい素子と、電流入力電極を第２の出力
ノードに接続された第５のしきい素子と、電流入力電極
を第５のしきい素子の電流出力電極に接続され、電流出
力電極に第２の電圧が供給される第６のしきい素子とを
設け、第５、第６のしきい素子の制御電極のうち、一方
の制御電極に第２の信号を印加し、他方の制御電極に第
４の信号が印加するようにすることで構成することがで
きる。
【００１２】また、本発明の半導体装置は、外部から供
給される第１のクロック信号を増幅する第１のバッファ
回路と、この第１のバッファ回路から出力される第２の
クロック信号を遅延する可変遅延回路と、この可変遅延
回路から出力される第３のクロック信号が遅延されてな
る第４のクロック信号が供給されるクロック信号を必要
とする回路と、可変遅延回路とクロック信号を必要とす
る回路との間のクロック信号経路の一部を共通又は非共
通とし、第３のクロック信号を遅延させて、第４のクロ
ック信号と位相同期した第５のクロック信号を得るため
のクロック信号経路と、第５のクロック信号が入力され
る、第１のバッファ回路と同一構成の第２のバッファ回
路と、この第２のバッファ回路から出力される第６のク
ロック信号と、第２のクロック信号との位相差を検出す
る本発明の位相差検出器と、この位相差検出器から出力
される位相差検出信号に基づいて、第２のクロック信号
と第６のクロック信号とが位相同期するように可変遅延
回路の遅延時間を制御する制御回路とを備えて構成され
る。
給される第１のクロック信号を増幅する第１のバッファ
回路と、この第１のバッファ回路から出力される第２の
クロック信号を遅延する可変遅延回路と、この可変遅延
回路から出力される第３のクロック信号が遅延されてな
る第４のクロック信号が供給されるクロック信号を必要
とする回路と、可変遅延回路とクロック信号を必要とす
る回路との間のクロック信号経路の一部を共通又は非共
通とし、第３のクロック信号を遅延させて、第４のクロ
ック信号と位相同期した第５のクロック信号を得るため
のクロック信号経路と、第５のクロック信号が入力され
る、第１のバッファ回路と同一構成の第２のバッファ回
路と、この第２のバッファ回路から出力される第６のク
ロック信号と、第２のクロック信号との位相差を検出す
る本発明の位相差検出器と、この位相差検出器から出力
される位相差検出信号に基づいて、第２のクロック信号
と第６のクロック信号とが位相同期するように可変遅延
回路の遅延時間を制御する制御回路とを備えて構成され
る。
【００１３】なお、ここで、クロック信号経路とは、ク
ロック信号用配線のみならず、インバータ等、トランジ
スタ等の配線素子以外の素子を有してなる回路を含む概
念である。
ロック信号用配線のみならず、インバータ等、トランジ
スタ等の配線素子以外の素子を有してなる回路を含む概
念である。
【００１４】本発明の半導体装置においては、クロック
信号を必要とする回路に対して供給する第４のクロック
信号を外部から供給される第１のクロック信号に位相同
期させることができるが、位相差検出器として、本発明
の位相差検出器を使用しているので、第４のクロック信
号の第１のクロック信号に対する位相同期精度を高める
ことができる。
信号を必要とする回路に対して供給する第４のクロック
信号を外部から供給される第１のクロック信号に位相同
期させることができるが、位相差検出器として、本発明
の位相差検出器を使用しているので、第４のクロック信
号の第１のクロック信号に対する位相同期精度を高める
ことができる。
【００１５】なお、容量値を２0対２1対２2対・・・２n
（但し、ｎは正の整数）とする第１、第２・・・第ｎ＋
１の容量と、制御回路により制御され、第１、第２・・
・第ｎ＋１の容量のうち、任意の容量をクロック信号入
力端からクロック信号出力端に至る経路と接地との間に
接続された遅延素子として選択する選択回路とを備えて
可変遅延回路を構成する場合には、少ない素子数でより
多くの遅延時間を設定することができ、回路規模の縮小
化を図ることができる。
（但し、ｎは正の整数）とする第１、第２・・・第ｎ＋
１の容量と、制御回路により制御され、第１、第２・・
・第ｎ＋１の容量のうち、任意の容量をクロック信号入
力端からクロック信号出力端に至る経路と接地との間に
接続された遅延素子として選択する選択回路とを備えて
可変遅延回路を構成する場合には、少ない素子数でより
多くの遅延時間を設定することができ、回路規模の縮小
化を図ることができる。
【００１６】
【発明の実施の形態】以下、図１〜図９を参照して、本
発明の位相差検出器の実施の第１〜第４の形態及び本発
明の半導体装置の実施の形態の一例について説明する。
発明の位相差検出器の実施の第１〜第４の形態及び本発
明の半導体装置の実施の形態の一例について説明する。
【００１７】本発明の位相差検出器の実施の第１の形態
・・図１、図２ 図１は本発明の位相差検出器の実施の第１の形態を示す
回路図であり、図１中、２６は位相差検出の対象である
一方の信号ＩＮ１が入力される入力端子、２７は信号Ｉ
Ｎ１により導通（以下、ＯＮという）、非導通（以下、
ＯＦＦという）が制御されるｎＭＯＳトランジスタであ
る。
・・図１、図２ 図１は本発明の位相差検出器の実施の第１の形態を示す
回路図であり、図１中、２６は位相差検出の対象である
一方の信号ＩＮ１が入力される入力端子、２７は信号Ｉ
Ｎ１により導通（以下、ＯＮという）、非導通（以下、
ＯＦＦという）が制御されるｎＭＯＳトランジスタであ
る。
【００１８】また、２８は位相差検出の対象である他方
の信号ＩＮ２が入力される入力端子、２９は信号ＩＮ２
によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ
である。
の信号ＩＮ２が入力される入力端子、２９は信号ＩＮ２
によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ
である。
【００１９】また、３０は信号ＩＮ２と反転関係にある
信号／ＩＮ２が入力される入力端子、３１は信号／ＩＮ
２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タである。
信号／ＩＮ２が入力される入力端子、３１は信号／ＩＮ
２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タである。
【００２０】また、３２は信号ＩＮ１と反転関係にある
信号／ＩＮ１が入力される入力端子、３３は信号／ＩＮ
１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タである。
信号／ＩＮ１が入力される入力端子、３３は信号／ＩＮ
１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タである。
【００２１】また、３４はリセット信号ＲＳＴ１が入力
される入力端子、３５はリセット信号ＲＳＴ１によりＯ
Ｎ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
される入力端子、３５はリセット信号ＲＳＴ１によりＯ
Ｎ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００２２】また、３６はリセット信号ＲＳＴ１と同相
のリセット信号ＲＳＴ２が入力される入力端子、３７は
リセット信号ＲＳＴ２によりＯＮ、ＯＦＦが制御される
ｐＭＯＳトランジスタである。
のリセット信号ＲＳＴ２が入力される入力端子、３７は
リセット信号ＲＳＴ２によりＯＮ、ＯＦＦが制御される
ｐＭＯＳトランジスタである。
【００２３】また、３８は出力信号ＯＵＴ１が出力され
る出力端子、３９は出力信号ＯＵＴ２が出力される出力
端子であり、出力信号ＯＵＴ１、ＯＵＴ２が信号ＩＮ
１、ＩＮ２の位相差検出信号とされる。なお、ＶＤＤは
電源電圧である。
る出力端子、３９は出力信号ＯＵＴ２が出力される出力
端子であり、出力信号ＯＵＴ１、ＯＵＴ２が信号ＩＮ
１、ＩＮ２の位相差検出信号とされる。なお、ＶＤＤは
電源電圧である。
【００２４】なお、この例では、ｐＭＯＳトランジスタ
３５及びｎＭＯＳトランジスタ２７、３１で第１の時電
変換手段が構成されており、ｐＭＯＳトランジスタ３７
及びｎＭＯＳトランジスタ２９、３３で第２の時電変換
手段が構成されている。
３５及びｎＭＯＳトランジスタ２７、３１で第１の時電
変換手段が構成されており、ｐＭＯＳトランジスタ３７
及びｎＭＯＳトランジスタ２９、３３で第２の時電変換
手段が構成されている。
【００２５】図２は本発明の位相差検出器の実施の第１
の形態の動作を示す波形図であり、図２Ａは信号ＩＮ
１、／ＩＮ２の電圧波形、図２Ｂは信号ＩＮ２、／ＩＮ
１の電圧波形、図２Ｃは出力信号ＯＵＴ１、ＯＵＴ２の
電圧波形を示しており、また、ＶＴＨｎはｎＭＯＳトラ
ンジスタ２７、２９、３１、３３のスレッショルド電圧
である。
の形態の動作を示す波形図であり、図２Ａは信号ＩＮ
１、／ＩＮ２の電圧波形、図２Ｂは信号ＩＮ２、／ＩＮ
１の電圧波形、図２Ｃは出力信号ＯＵＴ１、ＯＵＴ２の
電圧波形を示しており、また、ＶＴＨｎはｎＭＯＳトラ
ンジスタ２７、２９、３１、３３のスレッショルド電圧
である。
【００２６】即ち、信号ＩＮ１、ＩＮ２の電圧値＝ＶＳ
Ｓで、ｎＭＯＳトランジスタ２７、２９の状態＝ＯＦＦ
状態とされている状態がリセット状態とされ、この状態
においては、リセット信号ＲＳＴ１、ＲＳＴ２の電圧値
＝ＶＳＳ、ｐＭＯＳトランジスタ３５、３７の状態＝Ｏ
Ｎ状態とされ、ノード４０、４１は、寄生容量を利用し
て電源電圧ＶＤＤにチャージされる。
Ｓで、ｎＭＯＳトランジスタ２７、２９の状態＝ＯＦＦ
状態とされている状態がリセット状態とされ、この状態
においては、リセット信号ＲＳＴ１、ＲＳＴ２の電圧値
＝ＶＳＳ、ｐＭＯＳトランジスタ３５、３７の状態＝Ｏ
Ｎ状態とされ、ノード４０、４１は、寄生容量を利用し
て電源電圧ＶＤＤにチャージされる。
【００２７】そして、信号ＩＮ１、ＩＮ２のいずれかが
立ち上がると、位相差を検出する状態とされ、リセット
信号ＲＳＴ１、ＲＳＴ２の電圧値＝ＶＤＤとされ、ｐＭ
ＯＳトランジスタ３５、３７の状態＝ＯＦＦ状態とされ
る。
立ち上がると、位相差を検出する状態とされ、リセット
信号ＲＳＴ１、ＲＳＴ２の電圧値＝ＶＤＤとされ、ｐＭ
ＯＳトランジスタ３５、３７の状態＝ＯＦＦ状態とされ
る。
【００２８】ここに、たとえば、信号ＩＮ１の位相が信
号ＩＮ２の位相よりも進んでいる場合には、信号ＩＮ１
は、信号ＩＮ２よりも先にスレッショルド電圧ＶＴＨｎ
を越え、信号／ＩＮ２は、信号／ＩＮ１よりも遅れてス
レッショルド電圧ＶＴＨｎ以下となる。
号ＩＮ２の位相よりも進んでいる場合には、信号ＩＮ１
は、信号ＩＮ２よりも先にスレッショルド電圧ＶＴＨｎ
を越え、信号／ＩＮ２は、信号／ＩＮ１よりも遅れてス
レッショルド電圧ＶＴＨｎ以下となる。
【００２９】即ち、この場合、信号ＩＮ１、／ＩＮ２が
ともにスレッショルド電圧ＶＴＨｎを越えている時間Δ
Ｔ１は、信号ＩＮ２、／ＩＮ１がともにスレッショルド
電圧ＶＴＨｎを越えている時間ΔＴ２よりも長くなる。
ともにスレッショルド電圧ＶＴＨｎを越えている時間Δ
Ｔ１は、信号ＩＮ２、／ＩＮ１がともにスレッショルド
電圧ＶＴＨｎを越えている時間ΔＴ２よりも長くなる。
【００３０】ところで、ｎＭＯＳトランジスタ２７、３
１は、信号ＩＮ１、／ＩＮ２がともにスレッショルド電
圧ＶＴＨｎを越えている時間ΔＴ１の間、ともにＯＮ状
態となり、ノード４０に蓄積されている電荷を接地側に
引き抜くことになる。
１は、信号ＩＮ１、／ＩＮ２がともにスレッショルド電
圧ＶＴＨｎを越えている時間ΔＴ１の間、ともにＯＮ状
態となり、ノード４０に蓄積されている電荷を接地側に
引き抜くことになる。
【００３１】また、ｎＭＯＳトランジスタ２９、３３
は、信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧
ＶＴＨｎを越えている時間ΔＴ２の間、ともにＯＮ状態
となり、ノード４１に蓄積されている電荷を接地側に引
き抜くことになる。
は、信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧
ＶＴＨｎを越えている時間ΔＴ２の間、ともにＯＮ状態
となり、ノード４１に蓄積されている電荷を接地側に引
き抜くことになる。
【００３２】したがって、この例のように、信号ＩＮ１
の位相が信号ＩＮ２の位相よりも進んでいる場合には、
ノード４０の電圧は、ノード４１の電圧よりも下がり、
出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧
値よりも相対的に低い電圧値となる。
の位相が信号ＩＮ２の位相よりも進んでいる場合には、
ノード４０の電圧は、ノード４１の電圧よりも下がり、
出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧
値よりも相対的に低い電圧値となる。
【００３３】これに対して、信号ＩＮ１の位相が信号Ｉ
Ｎ２の位相よりも遅れている場合には、図示は省略する
が、ノード４１の電圧は、ノード４０の電圧よりも下が
り、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の
電圧値よりも相対的に高い電圧値となる。
Ｎ２の位相よりも遅れている場合には、図示は省略する
が、ノード４１の電圧は、ノード４０の電圧よりも下が
り、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の
電圧値よりも相対的に高い電圧値となる。
【００３４】このように、本発明の位相差検出器の実施
の第１の形態によれば、信号ＩＮ１、／ＩＮ２がともに
スレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１及
び信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧Ｖ
ＴＨｎを越えている時間ΔＴ２をそれぞれ電圧変化に変
換して信号ＩＮ１、ＩＮ２間の位相差を検出するとして
いるので、信号ＩＮ１、ＩＮ２の位相差が近接した場合
においても、位相差を正確に検出することができ、精度
の高い位相差検出を行うことができる。
の第１の形態によれば、信号ＩＮ１、／ＩＮ２がともに
スレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１及
び信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧Ｖ
ＴＨｎを越えている時間ΔＴ２をそれぞれ電圧変化に変
換して信号ＩＮ１、ＩＮ２間の位相差を検出するとして
いるので、信号ＩＮ１、ＩＮ２の位相差が近接した場合
においても、位相差を正確に検出することができ、精度
の高い位相差検出を行うことができる。
【００３５】本発明の位相差検出器の実施の第２の形態
・・図３、図４ 図３は本発明の位相差検出器の実施の第２の形態を示す
回路図であり、図２中、４３、４４はそれぞれ位相差検
出の対象である信号ＩＮ１、ＩＮ２が入力される入力端
子である。
・・図３、図４ 図３は本発明の位相差検出器の実施の第２の形態を示す
回路図であり、図２中、４３、４４はそれぞれ位相差検
出の対象である信号ＩＮ１、ＩＮ２が入力される入力端
子である。
【００３６】また、４５は信号ＩＮ１を反転するインバ
ータ、４６はインバータ４５の出力を反転するインバー
タ、４７はインバータ４６の出力を反転するインバータ
である。
ータ、４６はインバータ４５の出力を反転するインバー
タ、４７はインバータ４６の出力を反転するインバータ
である。
【００３７】また、４８は信号ＩＮ２を反転するインバ
ータ、４９はインバータ４８の出力を反転するインバー
タ、５０はインバータ４９の出力を反転するインバータ
である。
ータ、４９はインバータ４８の出力を反転するインバー
タ、５０はインバータ４９の出力を反転するインバータ
である。
【００３８】また、５１はインバータ４６の出力Ｓ４６
によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジス
タ、５２はインバータ４６の出力Ｓ４６によりＯＮ、Ｏ
ＦＦが制御されるｎＭＯＳトランジスタ、５３はインバ
ータ５０の出力Ｓ５０によりＯＮ、ＯＦＦが制御される
ｎＭＯＳトランジスタである。
によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジス
タ、５２はインバータ４６の出力Ｓ４６によりＯＮ、Ｏ
ＦＦが制御されるｎＭＯＳトランジスタ、５３はインバ
ータ５０の出力Ｓ５０によりＯＮ、ＯＦＦが制御される
ｎＭＯＳトランジスタである。
【００３９】また、５４はインバータ４９の出力Ｓ４９
によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジス
タ、５５はインバータ４９の出力Ｓ４９によりＯＮ、Ｏ
ＦＦが制御されるｎＭＯＳトランジスタ、５６はインバ
ータ４７の出力Ｓ４７によりＯＮ、ＯＦＦが制御される
ｎＭＯＳトランジスタである。
によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジス
タ、５５はインバータ４９の出力Ｓ４９によりＯＮ、Ｏ
ＦＦが制御されるｎＭＯＳトランジスタ、５６はインバ
ータ４７の出力Ｓ４７によりＯＮ、ＯＦＦが制御される
ｎＭＯＳトランジスタである。
【００４０】また、５７はゲートに電源電圧ＶＤＤが印
加されて抵抗として機能するｎＭＯＳトランジスタ、５
８は出力信号ＯＵＴ１が出力される出力端子、５９は出
力信号ＯＵＴ２が出力される出力端子であり、出力信号
ＯＵＴ１、ＯＵＴ２が信号ＩＮ１、ＩＮ２の位相差検出
信号とされる。
加されて抵抗として機能するｎＭＯＳトランジスタ、５
８は出力信号ＯＵＴ１が出力される出力端子、５９は出
力信号ＯＵＴ２が出力される出力端子であり、出力信号
ＯＵＴ１、ＯＵＴ２が信号ＩＮ１、ＩＮ２の位相差検出
信号とされる。
【００４１】図４は本発明の位相差検出器の実施の第２
の形態の動作を示す波形図であり、図４Ａは信号ＩＮ
１、ＩＮ２の電圧波形、図４Ｂはインバータ４６、５０
の出力Ｓ４６、Ｓ５０の電圧波形、図４Ｃはインバータ
４７、４９の出力Ｓ４７、Ｓ４９の電圧波形、図４Ｄは
出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示しており、
ＶＴＨｎはｎＭＯＳトランジスタ５２、５３、５５、５
６のスレッショルド電圧である。
の形態の動作を示す波形図であり、図４Ａは信号ＩＮ
１、ＩＮ２の電圧波形、図４Ｂはインバータ４６、５０
の出力Ｓ４６、Ｓ５０の電圧波形、図４Ｃはインバータ
４７、４９の出力Ｓ４７、Ｓ４９の電圧波形、図４Ｄは
出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示しており、
ＶＴＨｎはｎＭＯＳトランジスタ５２、５３、５５、５
６のスレッショルド電圧である。
【００４２】即ち、信号ＩＮ１、ＩＮ２の電圧値＝ＶＳ
Ｓの場合、インバータ４６の出力Ｓ４６の電圧値＝ＶＳ
Ｓ、インバータ４９の出力Ｓ４９の電圧値＝ＶＳＳ、ｐ
ＭＯＳトランジスタ５１、５４の状態＝ＯＮ状態、ｎＭ
ＯＳトランジスタ５２、５５の状態＝ＯＦＦ状態とな
り、ノード６０、６１は、寄生容量を利用して電源電圧
ＶＤＤにチャージされる。
Ｓの場合、インバータ４６の出力Ｓ４６の電圧値＝ＶＳ
Ｓ、インバータ４９の出力Ｓ４９の電圧値＝ＶＳＳ、ｐ
ＭＯＳトランジスタ５１、５４の状態＝ＯＮ状態、ｎＭ
ＯＳトランジスタ５２、５５の状態＝ＯＦＦ状態とな
り、ノード６０、６１は、寄生容量を利用して電源電圧
ＶＤＤにチャージされる。
【００４３】ここに、信号ＩＮ１、ＩＮ２の電圧値がＶ
ＳＳからＶＤＤに変化すると、インバータ４６の出力Ｓ
４６の電圧値＝ＶＤＤ、インバータ４９の出力Ｓ４９の
電圧値＝ＶＤＤ、ｐＭＯＳトランジスタ５１、５４の状
態＝ＯＦＦ状態となる。
ＳＳからＶＤＤに変化すると、インバータ４６の出力Ｓ
４６の電圧値＝ＶＤＤ、インバータ４９の出力Ｓ４９の
電圧値＝ＶＤＤ、ｐＭＯＳトランジスタ５１、５４の状
態＝ＯＦＦ状態となる。
【００４４】ここに、たとえば、信号ＩＮ１の位相が信
号ＩＮ２の位相よりも進んでいる場合には、インバータ
４６の出力Ｓ４６は、インバータ４９の出力Ｓ４９より
も先にスレッショルド電圧ＶＴＨｎを越え、インバータ
５０の出力Ｓ５０は、インバータ４７の出力Ｓ４７より
も遅れてスレッショルド電圧ＶＴＨｎ以下となる。
号ＩＮ２の位相よりも進んでいる場合には、インバータ
４６の出力Ｓ４６は、インバータ４９の出力Ｓ４９より
も先にスレッショルド電圧ＶＴＨｎを越え、インバータ
５０の出力Ｓ５０は、インバータ４７の出力Ｓ４７より
も遅れてスレッショルド電圧ＶＴＨｎ以下となる。
【００４５】即ち、この場合、インバータ４６、５０の
出力Ｓ４６、Ｓ５０がともにスレッショルド電圧ＶＴＨ
ｎを越えている時間ΔＴ１は、インバータ４７、４９の
出力Ｓ４７、Ｓ４９がともにスレッショルド電圧ＶＴＨ
ｎを越えている時間ΔＴ２よりも長くなる。
出力Ｓ４６、Ｓ５０がともにスレッショルド電圧ＶＴＨ
ｎを越えている時間ΔＴ１は、インバータ４７、４９の
出力Ｓ４７、Ｓ４９がともにスレッショルド電圧ＶＴＨ
ｎを越えている時間ΔＴ２よりも長くなる。
【００４６】ところで、ｎＭＯＳトランジスタ５２、５
３は、インバータ４６、５０の出力Ｓ４６、Ｓ５０がと
もにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ
１の間、ともにＯＮ状態となり、ノード６０に蓄積され
ている電荷を接地側に引き抜くことになる。
３は、インバータ４６、５０の出力Ｓ４６、Ｓ５０がと
もにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ
１の間、ともにＯＮ状態となり、ノード６０に蓄積され
ている電荷を接地側に引き抜くことになる。
【００４７】また、ｎＭＯＳトランジスタ５５、５６
は、インバータ４７、４９の出力Ｓ４７、Ｓ４９がとも
にスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２
の間、ともにＯＮ状態となり、ノード６１に蓄積されて
いる電荷を接地側に引き抜くことになる。
は、インバータ４７、４９の出力Ｓ４７、Ｓ４９がとも
にスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２
の間、ともにＯＮ状態となり、ノード６１に蓄積されて
いる電荷を接地側に引き抜くことになる。
【００４８】したがって、この例のように、信号ＩＮ１
の位相が信号ＩＮ２の位相よりも進んでいる場合には、
ノード６０の電圧は、ノード６１の電圧よりも下がり、
出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧
値よりも相対的に低い電圧値となる。
の位相が信号ＩＮ２の位相よりも進んでいる場合には、
ノード６０の電圧は、ノード６１の電圧よりも下がり、
出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧
値よりも相対的に低い電圧値となる。
【００４９】これに対して、信号ＩＮ１の位相が信号Ｉ
Ｎ２の位相よりも進んでいる場合には、図示は省略する
が、ノード６１の電圧は、ノード６０の電圧よりも下が
り、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の
電圧値よりも相対的に高い電圧値となる。
Ｎ２の位相よりも進んでいる場合には、図示は省略する
が、ノード６１の電圧は、ノード６０の電圧よりも下が
り、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の
電圧値よりも相対的に高い電圧値となる。
【００５０】このように、本発明の位相差検出器の実施
の第２の形態によれば、インバータ４６、５０の出力Ｓ
４６、Ｓ５０がともにスレッショルド電圧ＶＴＨｎを越
えている時間ΔＴ１及びインバータ４７、４９の出力Ｓ
４７、Ｓ４９がともにスレッショルド電圧ＶＴＨｎを越
えている時間ΔＴ２をそれぞれ電圧に変換して信号ＩＮ
１、ＩＮ２間の位相差を検出するとしているので、信号
ＩＮ１、ＩＮ２の位相差が近接した場合においても、位
相差を正確に検出することができ、精度の高い位相差検
出を行うことができる。
の第２の形態によれば、インバータ４６、５０の出力Ｓ
４６、Ｓ５０がともにスレッショルド電圧ＶＴＨｎを越
えている時間ΔＴ１及びインバータ４７、４９の出力Ｓ
４７、Ｓ４９がともにスレッショルド電圧ＶＴＨｎを越
えている時間ΔＴ２をそれぞれ電圧に変換して信号ＩＮ
１、ＩＮ２間の位相差を検出するとしているので、信号
ＩＮ１、ＩＮ２の位相差が近接した場合においても、位
相差を正確に検出することができ、精度の高い位相差検
出を行うことができる。
【００５１】また、本発明の位相差検出器の実施の第２
の形態によれば、ｐＭＯＳトランジスタ５１のＯＮ、Ｏ
ＦＦを制御するリセット信号として、インバータ４６の
出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４のＯ
Ｎ、ＯＦＦを制御するリセット信号として、インバータ
４９の出力Ｓ４９を使用しているので、簡単な回路構成
で的確なリセットを行うことができる。
の形態によれば、ｐＭＯＳトランジスタ５１のＯＮ、Ｏ
ＦＦを制御するリセット信号として、インバータ４６の
出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４のＯ
Ｎ、ＯＦＦを制御するリセット信号として、インバータ
４９の出力Ｓ４９を使用しているので、簡単な回路構成
で的確なリセットを行うことができる。
【００５２】本発明の位相差検出器の実施の第３の形態
・・図５、図６ 図５は本発明の位相差検出器の実施の第３の形態を示す
回路図であり、本発明の位相差検出器の実施の第３の形
態は、位相差検出により得られるノード６０、６１の電
圧Ｖ６０、Ｖ６１のうち、相対的に低い電圧を接地電圧
ＶＳＳに、相対的に高い電圧を電源電圧ＶＤＤにラッチ
するラッチ回路６３と、このラッチ回路６３のラッチ動
作を制御するラッチ制御回路６４とを設け、その他につ
いては、図３に示す本発明の位相差検出器の実施の第２
の形態と同様に構成したものである。
・・図５、図６ 図５は本発明の位相差検出器の実施の第３の形態を示す
回路図であり、本発明の位相差検出器の実施の第３の形
態は、位相差検出により得られるノード６０、６１の電
圧Ｖ６０、Ｖ６１のうち、相対的に低い電圧を接地電圧
ＶＳＳに、相対的に高い電圧を電源電圧ＶＤＤにラッチ
するラッチ回路６３と、このラッチ回路６３のラッチ動
作を制御するラッチ制御回路６４とを設け、その他につ
いては、図３に示す本発明の位相差検出器の実施の第２
の形態と同様に構成したものである。
【００５３】ここに、ラッチ回路６３において、６５は
クロックドＣＭＯＳインバータ６６、６７をリング接続
してなるラッチ回路であり、６８〜７１はｐＭＯＳトラ
ンジスタ、７２〜７５はｎＭＯＳトランジスタである。
クロックドＣＭＯＳインバータ６６、６７をリング接続
してなるラッチ回路であり、６８〜７１はｐＭＯＳトラ
ンジスタ、７２〜７５はｎＭＯＳトランジスタである。
【００５４】また、７６はクロックドＣＭＯＳインバー
タであり、７７、７８はｐＭＯＳトランジスタ、７９、
８０はｎＭＯＳトランジスタである。
タであり、７７、７８はｐＭＯＳトランジスタ、７９、
８０はｎＭＯＳトランジスタである。
【００５５】また、８１はＣＭＯＳインバータ８２、８
３をリング接続してなるラッチ回路、８４は出力信号Ｏ
ＵＴ１を出力する出力端子、８５は出力信号ＯＵＴ２を
出力する出力端子であり、出力信号ＯＵＴ１、ＯＵＴ２
が信号ＩＮ１、ＩＮ２の位相差検出信号とされる。
３をリング接続してなるラッチ回路、８４は出力信号Ｏ
ＵＴ１を出力する出力端子、８５は出力信号ＯＵＴ２を
出力する出力端子であり、出力信号ＯＵＴ１、ＯＵＴ２
が信号ＩＮ１、ＩＮ２の位相差検出信号とされる。
【００５６】また、ラッチ制御回路６４において、８６
は信号ＩＮ１、ＩＮ２をＮＡＮＤ処理し、信号ＩＮ１、
ＩＮ２がともに立ち上がったことを検出するＮＡＮＤ回
路、８７〜９２はＮＡＮＤ回路８６の出力を遅延するた
めのインバータである。
は信号ＩＮ１、ＩＮ２をＮＡＮＤ処理し、信号ＩＮ１、
ＩＮ２がともに立ち上がったことを検出するＮＡＮＤ回
路、８７〜９２はＮＡＮＤ回路８６の出力を遅延するた
めのインバータである。
【００５７】即ち、ラッチ回路６５及びクロックドＣＭ
ＯＳインバータ７６は、信号ＩＮ１、ＩＮ２がともに立
ち上がると、ＮＡＮＤ回路８６及びインバータ８７〜９
２の遅延時間だけ遅延して活性化される。
ＯＳインバータ７６は、信号ＩＮ１、ＩＮ２がともに立
ち上がると、ＮＡＮＤ回路８６及びインバータ８７〜９
２の遅延時間だけ遅延して活性化される。
【００５８】図６は本発明の位相差検出器の実施の第３
の形態の動作を示す波形図であり、図６Ａは信号ＩＮ
１、ＩＮ２の電圧波形、図６Ｂはインバータ４６、５０
の出力Ｓ４６、Ｓ５０の電圧波形、図６Ｃはインバータ
４７、４９の出力Ｓ４７、Ｓ４９の電圧波形、図６Ｄは
ノード６０、６１の電圧Ｖ６０、Ｖ６１の波形、図６Ｅ
は出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示してい
る。
の形態の動作を示す波形図であり、図６Ａは信号ＩＮ
１、ＩＮ２の電圧波形、図６Ｂはインバータ４６、５０
の出力Ｓ４６、Ｓ５０の電圧波形、図６Ｃはインバータ
４７、４９の出力Ｓ４７、Ｓ４９の電圧波形、図６Ｄは
ノード６０、６１の電圧Ｖ６０、Ｖ６１の波形、図６Ｅ
は出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示してい
る。
【００５９】ここに、たとえば、信号ＩＮ１の位相が信
号ＩＮ２の位相よりも進んでいる場合には、本発明の位
相差検出器の実施の第２の形態の場合と同様にして、ノ
ード６０の電圧Ｖ６０は、ノード６１の電圧Ｖ６１より
も相対的に低い電圧となる。
号ＩＮ２の位相よりも進んでいる場合には、本発明の位
相差検出器の実施の第２の形態の場合と同様にして、ノ
ード６０の電圧Ｖ６０は、ノード６１の電圧Ｖ６１より
も相対的に低い電圧となる。
【００６０】この結果、ラッチ回路６５により、ノード
６０の電圧Ｖ６０は接地電圧ＶＳＳにラッチされ、ノー
ド６１の電圧Ｖ６１は電源電圧ＶＤＤにラッチされ、出
力信号ＯＵＴ１の電圧値＝ＶＳＳ、出力信号ＯＵＴ２の
電圧値＝ＶＤＤとなる。
６０の電圧Ｖ６０は接地電圧ＶＳＳにラッチされ、ノー
ド６１の電圧Ｖ６１は電源電圧ＶＤＤにラッチされ、出
力信号ＯＵＴ１の電圧値＝ＶＳＳ、出力信号ＯＵＴ２の
電圧値＝ＶＤＤとなる。
【００６１】これに対して、信号ＩＮ１の位相が信号Ｉ
Ｎ２の位相よりも進んでいる場合には、図示は省略する
が、ノード６０の電圧Ｖ６０は、ノード６１の電圧Ｖ６
１よりも相対的に高い電圧となり、出力信号ＯＵＴ１の
電圧値＝ＶＤＤ、出力信号ＯＵＴ２の電圧値＝ＶＳＳと
なる。
Ｎ２の位相よりも進んでいる場合には、図示は省略する
が、ノード６０の電圧Ｖ６０は、ノード６１の電圧Ｖ６
１よりも相対的に高い電圧となり、出力信号ＯＵＴ１の
電圧値＝ＶＤＤ、出力信号ＯＵＴ２の電圧値＝ＶＳＳと
なる。
【００６２】このように、本発明の位相差検出器の実施
の第３の形態によれば、ラッチ回路６３を設けているの
で、ノード６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差
が小さい場合においても、位相差を検出することがで
き、本発明の位相差検出器の実施の第２の形態の場合よ
りも精度の高い位相差検出を行うことができる。
の第３の形態によれば、ラッチ回路６３を設けているの
で、ノード６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差
が小さい場合においても、位相差を検出することがで
き、本発明の位相差検出器の実施の第２の形態の場合よ
りも精度の高い位相差検出を行うことができる。
【００６３】また、本発明の位相差検出器の実施の第３
の形態によれば、本発明の位相差検出器の実施の第２の
形態の場合と同様に、ｐＭＯＳトランジスタ５１のＯ
Ｎ、ＯＦＦを制御するリセット信号としてインバータ４
６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４の
ＯＮ、ＯＦＦを制御するリセット信号としてインバータ
４９の出力Ｓ４９を使用しているので、簡単な回路構成
で的確なリセットを行うことができる。
の形態によれば、本発明の位相差検出器の実施の第２の
形態の場合と同様に、ｐＭＯＳトランジスタ５１のＯ
Ｎ、ＯＦＦを制御するリセット信号としてインバータ４
６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４の
ＯＮ、ＯＦＦを制御するリセット信号としてインバータ
４９の出力Ｓ４９を使用しているので、簡単な回路構成
で的確なリセットを行うことができる。
【００６４】本発明の位相差検出器の実施の第４の形態
・・図７ 図７は本発明の位相差検出器の実施の第４の形態を示す
回路図であり、本発明の位相差検出器の実施の第４の形
態は、ラッチ回路６３の前段に、ノード６０、６１の電
圧Ｖ６０、Ｖ６１間の電圧差を増幅する増幅回路９４を
設け、その他については、図５に示す本発明の位相差検
出器の実施の第３の形態と同様に構成したものである。
・・図７ 図７は本発明の位相差検出器の実施の第４の形態を示す
回路図であり、本発明の位相差検出器の実施の第４の形
態は、ラッチ回路６３の前段に、ノード６０、６１の電
圧Ｖ６０、Ｖ６１間の電圧差を増幅する増幅回路９４を
設け、その他については、図５に示す本発明の位相差検
出器の実施の第３の形態と同様に構成したものである。
【００６５】増幅回路９４において、９５〜９７はｐＭ
ＯＳトランジスタ、９８〜１０１はｎＭＯＳトランジス
タであり、この増幅回路９４においては、ＮＡＮＤ回路
８６の出力＝ＶＳＳ、インバータ８７の出力＝ＶＤＤと
なると、ｐＭＯＳトランジスタ９５＝ＯＮ、ｎＭＯＳト
ランジスタ１００＝ＯＮとなり活性化される。
ＯＳトランジスタ、９８〜１０１はｎＭＯＳトランジス
タであり、この増幅回路９４においては、ＮＡＮＤ回路
８６の出力＝ＶＳＳ、インバータ８７の出力＝ＶＤＤと
なると、ｐＭＯＳトランジスタ９５＝ＯＮ、ｎＭＯＳト
ランジスタ１００＝ＯＮとなり活性化される。
【００６６】即ち、この増幅回路９４は、ノード６０、
６１の電圧Ｖ６０、Ｖ６１間に電圧差が現れてから、こ
れら電圧Ｖ６０、Ｖ６１間の電圧差の増幅動作を開始す
るように構成されている。
６１の電圧Ｖ６０、Ｖ６１間に電圧差が現れてから、こ
れら電圧Ｖ６０、Ｖ６１間の電圧差の増幅動作を開始す
るように構成されている。
【００６７】このように、本発明の位相差検出器の実施
の第４の形態によれば、ラッチ回路６３の前段に、ノー
ド６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差を増幅す
る増幅回路９４を設けているので、本発明の位相差検出
器の実施の第３の形態の場合よりも精度の高い位相差検
出を行うことができる。
の第４の形態によれば、ラッチ回路６３の前段に、ノー
ド６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差を増幅す
る増幅回路９４を設けているので、本発明の位相差検出
器の実施の第３の形態の場合よりも精度の高い位相差検
出を行うことができる。
【００６８】また、本発明の位相差検出器の実施の第４
の形態によれば、本発明の位相差検出器の実施の第２、
第３の形態の場合と同様に、ｐＭＯＳトランジスタ５１
のＯＮ、ＯＦＦを制御するリセット信号として、インバ
ータ４６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ
５４のＯＮ、ＯＦＦを制御するリセット信号として、イ
ンバータ４９の出力Ｓ４９を使用しているので、簡単な
回路構成で的確なリセットを行うことができる。
の形態によれば、本発明の位相差検出器の実施の第２、
第３の形態の場合と同様に、ｐＭＯＳトランジスタ５１
のＯＮ、ＯＦＦを制御するリセット信号として、インバ
ータ４６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ
５４のＯＮ、ＯＦＦを制御するリセット信号として、イ
ンバータ４９の出力Ｓ４９を使用しているので、簡単な
回路構成で的確なリセットを行うことができる。
【００６９】本発明の半導体装置の実施の形態の一例・
・図８、図９ 図８は本発明の半導体装置の実施の形態の一例の要部を
示す回路図であり、図８中、１０３は外部からクロック
信号ＣＬＫ0が入力される外部端子、１０４はクロック
信号ＣＬＫ0を増幅するバッファ回路である。
・図８、図９ 図８は本発明の半導体装置の実施の形態の一例の要部を
示す回路図であり、図８中、１０３は外部からクロック
信号ＣＬＫ0が入力される外部端子、１０４はクロック
信号ＣＬＫ0を増幅するバッファ回路である。
【００７０】また、１０５はＰＬＬ（位相同期ループ）
回路、１０６はインバータ、１０７はクロック信号を必
要とする回路、１０８はインバータ１０６とクロック信
号を必要とする回路１０７との間のクロック信号配線で
ある。
回路、１０６はインバータ、１０７はクロック信号を必
要とする回路、１０８はインバータ１０６とクロック信
号を必要とする回路１０７との間のクロック信号配線で
ある。
【００７１】ＰＬＬ回路１０５は、クロック信号配線１
０８から出力されるクロック信号、即ち、クロック信号
を必要とする回路１０７に入力するクロック信号ＣＬＫ
Aをクロック信号ＣＬＫ0に位相同期させるためのもので
ある。
０８から出力されるクロック信号、即ち、クロック信号
を必要とする回路１０７に入力するクロック信号ＣＬＫ
Aをクロック信号ＣＬＫ0に位相同期させるためのもので
ある。
【００７２】このＰＬＬ回路１０５において、１０９は
バッファ回路１０４から出力されるクロック信号ＣＬＫ
Bを遅延する可変遅延回路、１１０は可変遅延回路１０
９から出力されるクロック信号を反転するインバータ、
１１１はインバータ１１０とインバータ１０６との間の
クロック信号配線である。
バッファ回路１０４から出力されるクロック信号ＣＬＫ
Bを遅延する可変遅延回路、１１０は可変遅延回路１０
９から出力されるクロック信号を反転するインバータ、
１１１はインバータ１１０とインバータ１０６との間の
クロック信号配線である。
【００７３】また、１１２はインバータ１０６と同一構
成のインバータ、１１３はクロック信号配線１０８と同
一の長さを有するクロック信号配線、１１４はクロック
信号配線１１３から出力されるクロック信号ＣＬＫCを
増幅するバッファ回路１０４と同一構成のバッファ回路
である。
成のインバータ、１１３はクロック信号配線１０８と同
一の長さを有するクロック信号配線、１１４はクロック
信号配線１１３から出力されるクロック信号ＣＬＫCを
増幅するバッファ回路１０４と同一構成のバッファ回路
である。
【００７４】また、１１５は図７に示す本発明の位相差
検出器の実施の第４の形態であり、この例では、バッフ
ァ回路１０４から出力されるクロック信号ＣＬＫBと、
バッファ回路１１４から出力されるクロック信号ＣＬＫ
Dとの位相差が検出される。
検出器の実施の第４の形態であり、この例では、バッフ
ァ回路１０４から出力されるクロック信号ＣＬＫBと、
バッファ回路１１４から出力されるクロック信号ＣＬＫ
Dとの位相差が検出される。
【００７５】また、１１６は位相差検出器１１５から出
力される信号ＯＵＴ１、ＯＵＴ２をそれぞれアップ信号
ＵＰ、ダウン信号ＤＯＷＮとしてカウントし、可変遅延
回路１０９の遅延時間を制御するアップ・ダウン・カウ
ンタである。
力される信号ＯＵＴ１、ＯＵＴ２をそれぞれアップ信号
ＵＰ、ダウン信号ＤＯＷＮとしてカウントし、可変遅延
回路１０９の遅延時間を制御するアップ・ダウン・カウ
ンタである。
【００７６】ここに、可変遅延回路１０９は、図９に示
すように構成されている。図９中、１１９〜１２４はイ
ンバータ、１２５〜１２９はｐＭＯＳトランジスタから
なる遅延素子をなす容量であり、これら容量１２５〜１
２９の容量値は、１対２対４対８対１６とされている。
すように構成されている。図９中、１１９〜１２４はイ
ンバータ、１２５〜１２９はｐＭＯＳトランジスタから
なる遅延素子をなす容量であり、これら容量１２５〜１
２９の容量値は、１対２対４対８対１６とされている。
【００７７】また、１３０〜１３４は、それぞれ、容量
１２５〜１２９と対をなすｎＭＯＳトランジスタからな
る遅延素子をなす容量であり、これら容量１３０〜１３
４の容量値も、１対２対４対８対１６とされている。
１２５〜１２９と対をなすｎＭＯＳトランジスタからな
る遅延素子をなす容量であり、これら容量１３０〜１３
４の容量値も、１対２対４対８対１６とされている。
【００７８】また、１３５〜１３９はアップ・ダウン・
カウンタ１１６から出力される制御信号ＣＬ１〜ＣＬ５
によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ
である。
カウンタ１１６から出力される制御信号ＣＬ１〜ＣＬ５
によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ
である。
【００７９】また、１４０〜１４４はアップ・ダウン・
カウンタ１１６から出力される制御信号ＣＬ１〜ＣＬ５
と反転関係にある制御信号／ＣＬ１〜／ＣＬ５によりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
カウンタ１１６から出力される制御信号ＣＬ１〜ＣＬ５
と反転関係にある制御信号／ＣＬ１〜／ＣＬ５によりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００８０】即ち、この可変遅延回路１０９は、制御信
号ＣＬ１〜ＣＬ５、／ＣＬ１〜／ＣＬ５により、容量１
２５〜１３４のうち、対をなす任意の容量を選択するこ
とにより、３２通りの遅延時間を設定することができる
ものである。
号ＣＬ１〜ＣＬ５、／ＣＬ１〜／ＣＬ５により、容量１
２５〜１３４のうち、対をなす任意の容量を選択するこ
とにより、３２通りの遅延時間を設定することができる
ものである。
【００８１】そこで、アップ・ダウン・カウンタ１１６
は、位相差検出器１１５から出力される出力信号ＯＵＴ
１（アップ信号ＵＰ）、出力信号ＯＵＴ２（ダウン信号
ＤＯＷＮ）をカウントして、クロック信号ＣＬＫDがク
ロック信号ＣＬＫBに位相同期するように、制御信号Ｃ
Ｌ１〜ＣＬ５、／ＣＬ１〜／ＣＬ５を出力し、可変遅延
回路１０９の遅延時間を選択することになる。
は、位相差検出器１１５から出力される出力信号ＯＵＴ
１（アップ信号ＵＰ）、出力信号ＯＵＴ２（ダウン信号
ＤＯＷＮ）をカウントして、クロック信号ＣＬＫDがク
ロック信号ＣＬＫBに位相同期するように、制御信号Ｃ
Ｌ１〜ＣＬ５、／ＣＬ１〜／ＣＬ５を出力し、可変遅延
回路１０９の遅延時間を選択することになる。
【００８２】ここに、クロック信号ＣＬＫAは、クロッ
ク信号用配線１１１から出力されるクロック信号ＣＬＫ
Eがインバータ１０６及びクロック信号配線１０８によ
り遅延されたものであり、クロック信号ＣＬＫCは、ク
ロック信号ＣＬＫEがインバータ１１２及びクロック信
号配線１１３により遅延されたものであるが、インバー
タ１０６、１１２は同一の構成とされ、クロック信号配
線１０８、１１３は同一の長さとされているので、クロ
ック信号ＣＬＫA、ＣＬＫCは、位相同期されたものとな
る。
ク信号用配線１１１から出力されるクロック信号ＣＬＫ
Eがインバータ１０６及びクロック信号配線１０８によ
り遅延されたものであり、クロック信号ＣＬＫCは、ク
ロック信号ＣＬＫEがインバータ１１２及びクロック信
号配線１１３により遅延されたものであるが、インバー
タ１０６、１１２は同一の構成とされ、クロック信号配
線１０８、１１３は同一の長さとされているので、クロ
ック信号ＣＬＫA、ＣＬＫCは、位相同期されたものとな
る。
【００８３】また、クロック信号ＣＬＫBはクロック信
号ＣＬＫ0よりもバッファ回路１０４の遅延時間だけ遅
延したクロック信号であり、クロック信号ＣＬＫDはク
ロック信号ＣＬＫCをバッファ回路１１４の遅延時間だ
け遅延させたものとなるので、クロック信号ＣＬＫ
Cは、クロック信号ＣＬＫ0に位相同期したクロック信号
となる。即ち、クロック信号ＣＬＫAは、クロック信号
ＣＬＫ0に位相同期したクロック信号となる。
号ＣＬＫ0よりもバッファ回路１０４の遅延時間だけ遅
延したクロック信号であり、クロック信号ＣＬＫDはク
ロック信号ＣＬＫCをバッファ回路１１４の遅延時間だ
け遅延させたものとなるので、クロック信号ＣＬＫ
Cは、クロック信号ＣＬＫ0に位相同期したクロック信号
となる。即ち、クロック信号ＣＬＫAは、クロック信号
ＣＬＫ0に位相同期したクロック信号となる。
【００８４】このように、本発明の半導体装置の実施の
形態の一例によれば、クロック信号を必要とする回路１
０７に対して、外部から供給されるクロック信号ＣＬＫ
0に位相同期したクロック信号ＣＬＫAを供給することが
できるが、位相差検出器１１５として、本発明の位相差
検出器の第４の形態を使用しているので、位相同期精度
の高いクロック信号ＣＬＫAを、クロック信号を必要と
する回路１０７に供給することができる。
形態の一例によれば、クロック信号を必要とする回路１
０７に対して、外部から供給されるクロック信号ＣＬＫ
0に位相同期したクロック信号ＣＬＫAを供給することが
できるが、位相差検出器１１５として、本発明の位相差
検出器の第４の形態を使用しているので、位相同期精度
の高いクロック信号ＣＬＫAを、クロック信号を必要と
する回路１０７に供給することができる。
【００８５】また、本発明の半導体装置の実施の形態の
一例によれば、可変遅延回路１０９は、１０個の容量１
２５〜１２９、１３０〜１３４で３２通りの遅延時間を
設定することができるので、回路規模の縮小化を図るこ
とができる。
一例によれば、可変遅延回路１０９は、１０個の容量１
２５〜１２９、１３０〜１３４で３２通りの遅延時間を
設定することができるので、回路規模の縮小化を図るこ
とができる。
【００８６】
【発明の効果】以上のように、本発明の位相差検出器に
よれば、信号の位相差を電圧変化の大きさに変換すると
いう手法を採用したことにより、２個の信号間の位相差
が近接するようになっても、正確な位相差検出信号を得
ることができるので、精度の高い位相差検出を行うこと
ができる。
よれば、信号の位相差を電圧変化の大きさに変換すると
いう手法を採用したことにより、２個の信号間の位相差
が近接するようになっても、正確な位相差検出信号を得
ることができるので、精度の高い位相差検出を行うこと
ができる。
【００８７】また、本発明の半導体装置によれば、クロ
ック信号を必要とする内部回路に対して供給するクロッ
ク信号を外部から供給されるクロック信号に位相同期さ
せることができるが、位相差検出器として、本発明の位
相差検出器を使用しているので、クロック信号を必要と
する内部回路に対して、位相同期精度の高いクロック信
号を供給することができる。
ック信号を必要とする内部回路に対して供給するクロッ
ク信号を外部から供給されるクロック信号に位相同期さ
せることができるが、位相差検出器として、本発明の位
相差検出器を使用しているので、クロック信号を必要と
する内部回路に対して、位相同期精度の高いクロック信
号を供給することができる。
【図１】本発明の位相差検出器の実施の第１の形態を示
す回路図である。
す回路図である。
【図２】本発明の位相差検出器の実施の第１の形態の動
作を示す波形図である。
作を示す波形図である。
【図３】本発明の位相差検出器の実施の第２の形態を示
す回路図である。
す回路図である。
【図４】本発明の位相差検出器の実施の第２の形態の動
作を示す波形図である。
作を示す波形図である。
【図５】本発明の位相差検出器の実施の第３の形態を示
す回路図である。
す回路図である。
【図６】本発明の位相差検出器の実施の第３の形態の動
作を示す波形図である。
作を示す波形図である。
【図７】本発明の位相差検出器の実施の第４の形態を示
す回路図である。
す回路図である。
【図８】本発明の半導体装置の実施の形態の一例の要部
を示す回路図である。
を示す回路図である。
【図９】本発明の半導体装置が備える可変遅延回路の構
成を示す回路図である。
成を示す回路図である。
【図１０】従来の位相差検出器の一例を示す回路図であ
る。
る。
【図１１】図１０に示す従来の位相差検出器が備えるレ
ジスタ回路の構成を示す回路図である。
ジスタ回路の構成を示す回路図である。
ＩＮ１、ＩＮ２ 位相差検出の対象である信号 ＯＵＴ１、ＯＵＴ２ 出力信号（位相差検出信号） ＲＳＴ１、ＲＳＴ２ リセット信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/085
Claims (9)
- 【請求項１】第１、第２の信号間の位相差を検出する位
相差検出器であって、前記第１の信号と、前記第２の信
号と反転関係にある第３の信号とが、ともに所定の電圧
値を越えている時間を第１の出力ノードにおける電圧変
化に変換する第１の時電変換手段と、前記第２の信号
と、前記第１の信号と反転関係にある第４の信号とが、
ともに前記所定の電圧値を越えている時間を第２の出力
ノードにおける電圧変化に変換する第２の時電変換手段
とを有し、前記第１、第２の出力ノードの電圧を前記第
１、第２の信号間の位相差検出信号として得るようにさ
れていることを特徴とする位相差検出器。 - 【請求項２】前記第１の時電変換手段は、電流入力電極
に第１の電圧を印加され、電流出力電極を前記第１の出
力ノードに接続され、制御電極に第５の信号を印加さ
れ、位相差を検出する前に、前記第１の出力ノードを第
１の電圧にチャージする第１のしきい素子と、電流入力
電極を前記第１の出力ノードに接続された第２のしきい
素子と、電流入力電極を前記第２のしきい素子の電流出
力電極に接続され、電流出力電極に前記第１の電圧より
も低電圧の第２の電圧が供給される第３のしきい素子と
を備え、前記第２、第３のしきい素子の制御電極のう
ち、一方の制御電極に前記第１の信号を印加され、他方
の制御電極に前記第３の信号が印加され、前記第２の時
電変換手段は、電流入力電極に前記第１の電圧を印加さ
れ、電流出力電極を前記第２の出力ノードに接続され、
制御電極に前記第５の信号又は前記第５の信号と同相な
いし略同相の第６の信号を印加され、位相差を検出する
前に、前記第２の出力ノードを前記第１の電圧にチャー
ジする第４のしきい素子と、電流入力電極を前記第２の
出力ノードに接続された第５のしきい素子と、電流入力
電極を前記第５のしきい素子の電流出力電極に接続さ
れ、電流出力電極に前記第２の電圧が供給される第６の
しきい素子とを備え、前記第５、第６のしきい素子の制
御電極のうち、一方の制御電極に前記第２の信号を印加
され、他方の制御電極に前記第４の信号が印加されるよ
うに構成されていることを特徴とする請求項１記載の位
相差検出器。 - 【請求項３】第１、第２、第３のインバータを順に縦列
接続すると共に、第４、第５、第６のインバータを順に
縦列接続し、前記第１の信号は前記第１、第２のインバ
ータを介して前記第２又は第３のしきい素子の制御電極
に印加し、前記第２の信号は前記第４、第５のインバー
タを介して前記第５又は第６のしきい素子の制御電極に
印加し、前記第３の信号として、前記第４又は第６のイ
ンバータから出力される信号を使用し、前記第４の信号
として、前記第１又は第３のインバータから出力される
信号を使用するように構成されていることを特徴とする
請求項２記載の位相差検出器。 - 【請求項４】前記第１、第４のしきい素子としてｐチャ
ネル電界効果トランジスタが使用され、前記第２、第
３、第５、第６のしきい素子としてｎチャネル電界効果
トランジスタが使用されていることを特徴とする請求項
２又は３記載の位相差検出器。 - 【請求項５】前記第５の信号として前記第１の信号が使
用され、前記第６の信号として前記第２の信号が使用さ
れることを特徴とする請求項２、３又は４記載の位相差
検出器。 - 【請求項６】位相差検出により得られる前記第１、第２
の出力ノードの電圧のうち、相対的に低い電圧を低電圧
側の論理電圧値に、相対的に高い電圧を高電圧側の論理
電圧値にラッチするラッチ回路を備えていることを特徴
とする請求項２、３、４又は５記載の位相差検出器。 - 【請求項７】位相差検出により得られる前記第１、第２
の出力ノード間の電圧差を増幅する増幅回路と、この増
幅回路の出力端に得られる電圧のうち、相対的に低い電
圧を低電圧側の論理電圧値に、相対的に高い電圧を高電
圧側の論理電圧値にラッチするラッチ回路とを備えてい
ることを特徴とする請求項２、３、４又は５記載の位相
差検出器。 - 【請求項８】外部から供給される第１のクロック信号を
増幅する第１のバッファ回路と、この第１のバッファ回
路から出力される第２のクロック信号を遅延する可変遅
延回路と、この可変遅延回路から出力される第３のクロ
ック信号が遅延されてなる第４のクロック信号が供給さ
れるクロック信号を必要とする回路と、前記可変遅延回
路と前記クロック信号を必要とする回路との間のクロッ
ク信号経路の一部を共通又は非共通とし、前記第３のク
ロック信号を遅延させて前記第４のクロック信号と位相
同期した第５のクロック信号を得るための経路と、前記
第５のクロック信号が入力される、前記第１のバッファ
回路と同一構成の第２のバッファ回路と、この第２のバ
ッファ回路から出力される第６のクロック信号と、前記
第２のクロック信号との位相差を検出する請求項１、
２、３、４、５、６又は７記載の位相差検出器と、この
位相差検出器から出力される位相差検出信号に基づい
て、前記第２のクロック信号と前記第６のクロック信号
とが位相同期するように、前記可変遅延回路の遅延時間
を制御する制御回路とを備えて構成されていることを特
徴とする半導体装置。 - 【請求項９】前記可変遅延回路は、容量値を２0対２1対
２2対・・・２n（但し、ｎは正の整数）とする第１、第
２・・・第ｎ＋１の容量と、前記制御回路に制御され、
前記第１、第２・・・第ｎ＋１の容量のうち、任意の容
量をクロック信号入力端からクロック信号出力端に至る
経路と接地との間に接続された遅延素子として選択する
選択回路とを有して構成されていることを特徴とする請
求項８記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26757095A JP4075082B2 (ja) | 1995-10-17 | 1995-10-17 | 位相差検出器及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26757095A JP4075082B2 (ja) | 1995-10-17 | 1995-10-17 | 位相差検出器及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116342A true JPH09116342A (ja) | 1997-05-02 |
| JP4075082B2 JP4075082B2 (ja) | 2008-04-16 |
Family
ID=17446633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26757095A Expired - Lifetime JP4075082B2 (ja) | 1995-10-17 | 1995-10-17 | 位相差検出器及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4075082B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494144A (en) * | 1993-03-08 | 1996-02-27 | Japan Cash Machine Co., Ltd. | Bill handling apparatus |
| US6973001B1 (en) | 2004-09-28 | 2005-12-06 | Fujitsu Limited | Semiconductor integrated circuit capable of adjusting the operation timing of an internal circuit based on operating environments |
-
1995
- 1995-10-17 JP JP26757095A patent/JP4075082B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494144A (en) * | 1993-03-08 | 1996-02-27 | Japan Cash Machine Co., Ltd. | Bill handling apparatus |
| US6973001B1 (en) | 2004-09-28 | 2005-12-06 | Fujitsu Limited | Semiconductor integrated circuit capable of adjusting the operation timing of an internal circuit based on operating environments |
| CN100340942C (zh) * | 2004-09-28 | 2007-10-03 | 富士通株式会社 | 半导体集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4075082B2 (ja) | 2008-04-16 |
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