JPH09116018A - Automatic arrangement wiring method - Google Patents
Automatic arrangement wiring methodInfo
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- JPH09116018A JPH09116018A JP7293427A JP29342795A JPH09116018A JP H09116018 A JPH09116018 A JP H09116018A JP 7293427 A JP7293427 A JP 7293427A JP 29342795 A JP29342795 A JP 29342795A JP H09116018 A JPH09116018 A JP H09116018A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
自動配置配線技術に関し、例えば複数の回路ブロックを
組合わせて、一つの半導体集積回路を形成するＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）
の自動配置配線に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic placement and routing technique for a semiconductor integrated circuit, for example, an ASIC that forms a single semiconductor integrated circuit by combining a plurality of circuit blocks.
(Application Specific IC)
Technology that is effective when applied to automatic placement and routing.
【０００２】[0002]
【従来の技術】ＡＳＩＣのなかでも、ゲートアレイ方式
によるものは、予めトランジスタをチップ内に敷詰めて
おき、ユーザの要求に応じて金属配線のみを個別的に行
うため、製造期間を短縮することができるというメリッ
トがある。しかしながら、ゲートアレイ方式によるＬＳ
Ｉでは、そこに適用されるトランジスタを、通常のゲー
ト回路を組むのに適した大きさにしているため、例えば
メモリのようなアレイ状の回路を組む場合には、トラン
ジスタが大きすぎて集積化した場合にチップ占有面積が
非常に大きくなり、無駄が多くなる。このような事情に
より、一般的には拡散層から固有に設計した高密度のメ
モリをチップの特定の位置に予め据付けておくようにし
ている。そのような回路はマクロセル等と称され、所定
の機能を有する回路ブロックとされる。ワークステーシ
ョンなどを利用して半導体集積回路の自動配置配線を行
う場合、マクロセル等の回路ブロック単位で配置配線を
行い、その後に複数の回路ブロック同士の配線が行われ
る。2. Description of the Related Art Among ASICs, a gate array method requires a transistor to be spread in a chip in advance, and only metal wiring is individually performed according to a user's request, so that the manufacturing period can be shortened. The advantage is that you can However, the gate array LS
In I, since the transistor applied thereto has a size suitable for forming an ordinary gate circuit, the transistor is too large to be integrated when forming an array-shaped circuit such as a memory. In that case, the chip occupying area becomes very large, and the amount of waste becomes large. Under such circumstances, generally, a high-density memory that is uniquely designed from the diffusion layer is installed in advance at a specific position of the chip. Such a circuit is called a macro cell or the like, and is a circuit block having a predetermined function. When automatic placement and routing of a semiconductor integrated circuit is performed using a workstation or the like, placement and routing is performed in circuit block units such as macrocells, and then wiring between a plurality of circuit blocks is performed.
【０００３】尚、半導体集積回路における配線技術につ
いて記載された文献の例としては、昭和５９年１１月３
０日に、株式会社オーム社から発行された「ＬＳＩハン
ドブック（第２７５頁〜）」がある。Incidentally, as an example of a document which describes a wiring technique in a semiconductor integrated circuit, as of November 3, 1984,
On the 0th day, there is "LSI Handbook (Page 275-)" issued by Ohmsha Co., Ltd.
【０００４】[0004]
【発明が解決しようとする課題】半導体集積回路の自動
配置配線において、幾つかの回路ブロックに分けて自動
配置配線するビルディングブロック方式では、そのブロ
ックの領域内に空いている配線チャネル（空きチャネル
という）が存在しても、それがブロック間の自動配置配
線において有効に活用されないのが現状である。これ
は、ブロック間の配線においてブロック内を通過するこ
とが許容されていないことによる。In the automatic placement and routing of a semiconductor integrated circuit, in the building block system in which the circuit is automatically placed and routed in several circuit blocks, a free wiring channel (called an empty channel) in the area of the block is called. ) Exists, it is not effectively used in automatic placement and routing between blocks. This is because the wiring between the blocks is not allowed to pass through the blocks.
【０００５】また、ブロック間配線が、ブロック間配線
の交差点付近で不所望に集中したり、ブロックの迂回に
より、ブロック間配線が不所望に長くなる場合があるに
もかかわらず、それを容易に回避するのが困難とされて
いる。Even if the inter-block wiring may undesirably concentrate near the intersection of the inter-block wiring, or the inter-block wiring may undesirably become long due to the detour of the block, the inter-block wiring can be easily made. It is difficult to avoid.
【０００６】本発明の目的は、ブロック内の空きチャネ
ルを有効利用するための技術を提供することにある。An object of the present invention is to provide a technique for effectively utilizing an empty channel in a block.
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.
【０００９】すなわち、ブロック内の配置配線を行うに
際して、ブロック間配線のバイパス経路として使用可能
なダミー配線（２１〜２３）を、ブロック内の空きチャ
ネルに形成する。そのように形成されたダミー配線を活
用する場合において、ブロックにおけるダミー配線引出
し可能位置に端子定義を設定して、ダミー配線をブロッ
ク境界まで引出す。そして、引出されたダミー配線を利
用してブロック間配線を行う。That is, when the placement and routing in the block is performed, dummy wirings (21 to 23) that can be used as bypass paths for the inter-block wiring are formed in empty channels in the block. When utilizing the dummy wiring formed in such a manner, the terminal definition is set at the dummy wiring drawing-out possible position in the block, and the dummy wiring is drawn to the block boundary. Then, the inter-block wiring is performed by using the extracted dummy wiring.
【００１０】ブロック内の空きチャネルに形成されたダ
ミー配線は、ブロック間配線での活用を可能とし、この
ことが、ブロック内の空きチャネルの有効利用を達成す
る。そして、上記ダミー配線の活用は、配線長の低減、
未配線の低減、配線ルート検索処理負荷の軽減、及びチ
ップサイズの縮小化等を達成する。The dummy wirings formed in the empty channels in the blocks can be utilized in the wirings between the blocks, which achieves effective utilization of the empty channels in the blocks. The use of the dummy wiring reduces the wiring length,
Achieves reduction of unwiring, reduction of wiring route search processing load, and reduction of chip size.
【００１１】[0011]
【発明の実施の形態】図４には本発明の一実施例方法を
実施するための設計者用ワークステーションの機能ブロ
ックが示される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 4 shows the functional blocks of a designer's workstation for implementing the method of one embodiment of the present invention.
【００１２】このワークステーションは、ハードウェア
的には、高性能マイクロプロセッサや大容量磁気ディス
ク、高解像度ディスプレイ、マウスを含む入力装置から
成り、機能的には以下のように構成される。This workstation is composed of a high-performance microprocessor, a large-capacity magnetic disk, a high-resolution display, and an input device including a mouse in terms of hardware, and is functionally configured as follows.
【００１３】ワークステーションは、機能的には回路図
入力とレイアウト処理とに大別される。前者の回路図入
力処理には、回路図の入力から検証済みの回路図及び結
線情報のファイルを作成するまでの処理が含まれ、ま
た、後者のレイアウト処理には、作成された回路図から
ＬＳＩのレイアウト及び配線を行い、検証済みのマスク
パターンを作成するまでの作業が含まれる。The workstations are functionally roughly divided into circuit diagram input and layout processing. The former circuit diagram input process includes the process from the circuit diagram input to the generation of the verified circuit diagram and connection information file, and the latter layout process, the generated circuit diagram to LSI. Layout and wiring, and work to create a verified mask pattern.
【００１４】回路図入力処理について説明する。所定の
プログラムを実行することによって回路図エディタ及び
テキストエディタ６２が実現される。回路図エディタ
は、ＬＳＩの階層化された回路図の入力さらにはそれの
編集のために使用され、テキストエディタはテキスト入
力処理さらにはそれの編集処理に使用される。回路図の
入力や編集には、必要に応じて回路図データベース６３
が参照される。また、入力あるいは編集された回路図
は、回路図ルールチェッカ６１によって配線不良や出力
端子同士の短絡等のチェックが行われる。そのようなチ
ェックにより発見された誤りは、オペレータに直ちに報
告されることによって修正が促される。また、回路シミ
ュレータ６４や、論理シミュレータ６５、タイミングベ
リファイヤ６６を有し、それによって、作成された回路
図の誤りやタイミングマージン不足が発見されるように
なっているため、最終的には誤りの無い回路図が得られ
る。The circuit diagram input process will be described. The circuit diagram editor and the text editor 62 are realized by executing a predetermined program. The circuit diagram editor is used for inputting and editing the hierarchical circuit diagram of the LSI, and the text editor is used for text inputting process and further editing process thereof. The circuit diagram database 63 can be used as necessary to input and edit the circuit diagram.
Is referred to. In addition, the circuit diagram rule checker 61 checks the input or edited circuit diagram for wiring defects, short circuits between output terminals, and the like. Any errors found by such checks will be immediately reported to the operator for correction. In addition, since the circuit simulator 64, the logic simulator 65, and the timing verifier 66 are provided so that an error in the created circuit diagram and a timing margin shortage can be found, the error in the final A circuit diagram that does not exist can be obtained.
【００１５】次に、上記のようにして得られた回路図・
結線情報６７に基づいてレイアウト作業が行われる。こ
のレイアウトには、自動配置配線を可能とするための自
動ルーティング６８や図面エディタ７０が使用され、必
要に応じてレイアウトデータベース６９が参照される。
また、デザインルールチェッカ７１や、電気的ルールチ
ェッカ７２、回路図・レイアウト一致チェッカ７３など
の各種チェッカにより、マスクの重なりや、短絡箇所の
チェック、レイアウトと回路図との一致検査が行われ、
もし、誤りが発見された場合には、上記図面エディタ７
０などによって速やかに修正される。Next, the circuit diagram obtained as described above
Layout work is performed based on the connection information 67. For this layout, an automatic routing 68 for enabling automatic placement and routing and a drawing editor 70 are used, and the layout database 69 is referred to as necessary.
In addition, various checkers such as the design rule checker 71, the electrical rule checker 72, and the circuit diagram / layout matching checker 73 check mask overlaps, short-circuited points, and check whether the layout matches the circuit diagram.
If an error is found, the above drawing editor 7
It is promptly corrected by 0.
【００１６】図１には本発明の一実施例方法が適用され
るＬＳＩが示される。FIG. 1 shows an LSI to which the method according to the embodiment of the present invention is applied.
【００１７】図１に示されるＬＳＩ２は、特に制限され
ないが、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃ
ｉｆｉｃ ＩＣ）とされ、複数の回路ブロック（単に
「ブロック」ともいう）１１，１２，１３，１４，１
５，１６が結線されることにより、データ処理装置など
の所定の機能を有する論理ＬＳＩとして機能する。上記
複数の回路ブロック１１〜１６はそれぞれマクロセルと
され、特に制限されないが、ランダム・アクセス・メモ
リ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、及
びこのＲＡＭやＲＯＭを制御可能な論理回路群が含まれ
る。また、上記複数の回路ブロックを包囲するように、
入出力（Ｉ／Ｏ）部３，４，５，６が形成され、この入
出力部を介して、ＬＳＩ２の外部との間で信号のやり取
りが可能とされる。上記複数の回路ブロックには各種端
子が設けられ、半導体チップにおいて、この端子が自動
配置配線の格子に位置するように配置される。ブロック
間の自動配置配線はこの格子を基準に行われる。The LSI 2 shown in FIG. 1 is not particularly limited, but may be an ASIC (Application Spec).
if IC) and a plurality of circuit blocks (also simply referred to as “blocks”) 11, 12, 13, 14, 1.
By connecting 5 and 16, the data processor functions as a logic LSI having a predetermined function. The plurality of circuit blocks 11 to 16 are macro cells and are not particularly limited, but include a random access memory (RAM), a read only memory (ROM), and a logic circuit group capable of controlling the RAM or ROM. included. Also, to surround the plurality of circuit blocks,
Input / output (I / O) units 3, 4, 5, and 6 are formed, and signals can be exchanged with the outside of the LSI 2 via the input / output units. Various terminals are provided on the plurality of circuit blocks, and the terminals are arranged on the semiconductor chip such that the terminals are located in the grid of the automatic arrangement wiring. Automatic placement and routing between blocks is performed based on this grid.
【００１８】上記ブロック１１，１５には、それぞれ太
幅実線２１，２２，２３で示されるようにダミー配線が
形成されている。ダミー配線２１，２２，２３は、ブロ
ック内の自動配置配線の際に、各ブロック内の空きチャ
ネルを利用して形成されたもので、ブロック間配線にお
いてバイパス経路として使用可能とされる。Dummy wirings are formed in the blocks 11 and 15 as indicated by thick solid lines 21, 22, and 23, respectively. The dummy wirings 21, 22, and 23 are formed by utilizing empty channels in each block during automatic placement and wiring in each block, and can be used as bypass paths in inter-block wiring.
【００１９】例えば、ブロック１１内に形成されたダミ
ー配線２１は、その端子が、対向する辺に形成されてお
り、ブロック１３と入出力部３との結線におけるバイパ
ス経路として利用されている。つまり、入出力部３から
ブロック１１におけるダミー配線２１の一方の端子まで
が、ブロック間配線４１Ａによって結線され、ブロック
１３からブロック１１におけるダミー配線２１の他方の
端子までがブロック間配線４１Ｂによって結線されてい
る。このようにブロック間配線において、ブロック内に
予め形成されたダミー配線を利用することにより、破線
３１で示されるようなブロック間配線チャネルを利用し
た配線のようにブロック１１を迂回しないで済むので、
ブロック１１とブロック１３との間の配線の実質的な短
縮が可能であり、信号遅延量の低減などを図る上で非常
に有効とされる。For example, the dummy wiring 21 formed in the block 11 has its terminals formed on the opposite sides, and is used as a bypass path in the connection between the block 13 and the input / output section 3. That is, the input / output unit 3 to one terminal of the dummy wiring 21 in the block 11 are connected by the inter-block wiring 41A, and the block 13 to the other terminal of the dummy wiring 21 in the block 11 are connected by the inter-block wiring 41B. ing. In this way, in the inter-block wiring, by using the dummy wiring formed in the block in advance, it is not necessary to bypass the block 11 unlike the wiring using the inter-block wiring channel as shown by the broken line 31.
The wiring between the block 11 and the block 13 can be substantially shortened, which is very effective in reducing the amount of signal delay.
【００２０】また、ブロック１５内に形成されたダミー
配線２２は、その端子が、隣接辺に形成されており、ブ
ロック１３とブロック１４との結線においてバイパス経
路として利用される。つまり、ブロック１３からブロッ
ク１５におけるダミー配線２２の一方の端子までが、ブ
ロック間配線４２Ａによって結線され、このダミー配線
２２の他方の端子からブロック１４までがブロック間配
線４２Ｂによって結線されている。そのような配線によ
り、ブロック間配線チャネルの集中部８を使用せずに済
む。ここで、もしブロック１５内のダミー配線２２を利
用しなければ、ブロック１３，１４間の配線は、ブロッ
ク間配線チャネルの集中部８を利用しなければならない
から、配線間の不所望な近接によりクロストークが生じ
たり、場合によっては配線形成が困難なために、未配線
の状態とされる所もある。Further, the dummy wiring 22 formed in the block 15 has its terminals formed on the adjacent sides, and is used as a bypass path in the connection between the block 13 and the block 14. That is, the block 13 to one terminal of the dummy wiring 22 in the block 15 are connected by the inter-block wiring 42A, and the other terminal of the dummy wiring 22 to the block 14 are connected by the inter-block wiring 42B. Such wiring eliminates the need for using the concentrated portion 8 of the inter-block wiring channel. Here, if the dummy wiring 22 in the block 15 is not used, the wiring between the blocks 13 and 14 must use the concentrated portion 8 of the inter-block wiring channel. Crosstalk occurs, and in some cases it is difficult to form wiring, so that there is a place where wiring is not performed.
【００２１】上記と同様なことは、ブロック１６とブロ
ック１４との間の配線においてもいえる。すなわち、ブ
ロック１６とブロック１４との間の配線において、ブロ
ック１５内のダミー配線が利用されることにより、ブロ
ック間配線チャネルの集中部９を使用せずに済む。ブロ
ック１５に形成されたダミー配線２３の端子はブロック
１５の同一辺に設けられており、ブロック１６からブロ
ック１４におけるダミー配線２３の一方の端子までが、
ブロック間配線４３Ａによって結線され、このダミー配
線２３の他方の端子からブロック１４までがブロック間
配線４３Ｂによって結線される。The same applies to the wiring between the block 16 and the block 14. That is, in the wiring between the block 16 and the block 14, the dummy wiring in the block 15 is used, so that it is not necessary to use the concentrated portion 9 of the inter-block wiring channel. The terminals of the dummy wiring 23 formed in the block 15 are provided on the same side of the block 15, and from the block 16 to one terminal of the dummy wiring 23 in the block 14,
The inter-block wiring 43A is connected, and the other terminal of the dummy wiring 23 to the block 14 is connected by the inter-block wiring 43B.
【００２２】上記したブロック配線２１，２２，２３
は、それぞれ対応するブロックの自動配置配線におい
て、固定的に形成してもよいが、ブロック間配線におい
て、ある程度の自由度を持たせるため、以下に述べるよ
うな手順でダミー配線の端子引出しや結線を行うとよ
い。The above-mentioned block wirings 21, 22, 23
May be fixedly formed in the automatic placement and routing of the corresponding blocks, but in order to allow a certain degree of freedom in the inter-block wiring, the dummy wiring terminal lead-out Good to do.
【００２３】図２には上記複数の回路ブロックのうちの
一つについての内部レイアウトが代表的に示される。FIG. 2 representatively shows an internal layout of one of the plurality of circuit blocks.
【００２４】図２において、５１〜５５で示されるのは
それぞれ複数のセルが配列されて成るセル列であり、そ
のセル列の結線のための配線やダミー配線が縦横に形成
されている。破線で示される配線は、第１層アルミニウ
ム配線とされ、実線で示される配線は、第２層アルミニ
ウム配線とされる。第１層配線と第２層配線との交差点
位置の白抜き丸はダミー配線用のスルーホール配置可能
位置を示し、黒丸はブロック内配線のスルーホールを示
している。つまり、ブロック内の自動配置配線におい
て、セル列５１〜５５間の配線においては、黒丸で示さ
れるスルーホールが形成されて、第１層配線と第２層配
線とが結合されるが、ブロック内配線の空きチャネルを
利用して形成されるダミー配線については、スルーホー
ルの形成は行われない。また、ダミー配線の端子引出し
も行われない。ダミー配線についてのスルーホールの形
成や端子引出しは、後に行われるブロック間配線の段階
でブロック間配線の状態に応じて行われる。それについ
て、図３に示されるフローチャートに従って詳述する。In FIG. 2, reference numerals 51 to 55 each denote a cell row in which a plurality of cells are arranged, and wirings for connecting the cell rows and dummy wirings are formed vertically and horizontally. The wiring shown by the broken line is the first layer aluminum wiring, and the wiring shown by the solid line is the second layer aluminum wiring. The white circles at the intersections of the first-layer wiring and the second-layer wiring indicate the positions where the through holes for the dummy wirings can be arranged, and the black circles indicate the through holes of the intra-block wiring. That is, in the automatic placement and routing in the block, the through holes indicated by black circles are formed in the wiring between the cell columns 51 to 55, and the first layer wiring and the second layer wiring are coupled, but in the block The through hole is not formed for the dummy wiring formed by utilizing the empty channel of the wiring. In addition, the terminal of the dummy wiring is not drawn out. Formation of through holes and lead-out of terminals for the dummy wiring are performed in accordance with the state of the inter-block wiring at the stage of inter-block wiring that is performed later. This will be described in detail according to the flowchart shown in FIG.
【００２５】自動配置配線のためのネットリストの検証
が完了した時点で（ステップＳ１）、ブロック内の自動
配置配線が開始される（ステップＳ２）。この自動配置
配線において、空きチャネル（未使用チャネル）が生じ
た場合に、それを利用してダミー配線が配置される。こ
のとき、ダミー配線の端子をブロック境界まで引出さず
に、境界の手前迄で止めておく。また、ブロック内の多
層配線において、ダミー配線としては第１層アルミニウ
ム配線や第２層アルミニウム配線が利用されるが、この
段階でスルーホールは未だ形成されない。そのようにブ
ロック内配置配線の段階でダミー配線によるバイパス経
路を完成させないのは、後のブロック間配線の際に最適
化を図るためのである。つまり、ブロック間配置配線の
状況に応じてダミー配線の端子引出しや、必要に応じて
図２における白抜き丸の部分にスルーホールが形成され
て、ダミー配線同士が結合されることにより、適切なバ
イパス経路が完成される。When the verification of the netlist for the automatic placement and routing is completed (step S1), the automatic placement and routing in the block is started (step S2). When a vacant channel (unused channel) occurs in this automatic placement and routing, the dummy wiring is placed by utilizing it. At this time, the terminals of the dummy wiring are not pulled out to the block boundary, but stopped before the boundary. Further, in the multilayer wiring in the block, the first layer aluminum wiring and the second layer aluminum wiring are used as dummy wirings, but through holes are not yet formed at this stage. The reason why the bypass route by the dummy wiring is not completed at the stage of the wiring inside the block is for the purpose of optimizing the wiring between blocks later. In other words, the dummy wiring terminals are drawn out according to the situation of the inter-block layout wiring, and if necessary, through holes are formed in the white circles in FIG. The bypass route is completed.
【００２６】上記ステップＳ３によるダミー配線の配置
が完了した後に、ブロック間の自動配置配線が開始され
る（ステップＳ４）、そして、未配線や迂回配線の有無
がチェックされ、あるいはダミー配線の適用による配線
領域縮小化の必要性の有無がチェックされる（ステップ
Ｓ２）。未配線や迂回配線があると判断された場合や、
ダミー配線の適用による配線領域縮小化の必要性が有る
と判断された場合には、先ずブロック内ダミー配線の端
子引出しが行われる（ステップＳ６）。すなわち、ダミ
ー配線の端子引出し可能位置に端子定義が自動設定さ
れ、ダミー配線の活用時に、ダミー配線がブロック境界
まで引出される。これは、ブロック配線の状況応じて可
能な限り適切な位置にダミー配線の端子を設けるためで
ある。After the placement of the dummy wirings in step S3 is completed, the automatic placement and routing between blocks is started (step S4), and the presence or absence of unrouted or detoured wiring is checked, or the dummy wirings are applied. It is checked whether or not there is a need to reduce the wiring area (step S2). If it is determined that there is unrouted or detour wiring,
When it is determined that there is a need to reduce the wiring area by applying the dummy wiring, the terminal of the dummy wiring in the block is first drawn out (step S6). That is, the terminal definition is automatically set at the terminal draw-out possible position of the dummy wiring, and when the dummy wiring is used, the dummy wiring is drawn to the block boundary. This is because the terminals of the dummy wirings are provided at positions as appropriate as possible according to the situation of the block wirings.
【００２７】上記ダミー配線の端子が形成された後に、
そのダミー配線を利用してブロック間配線が行われるこ
とにより、ブロック間未配線の回避や、迂回配線経路の
短縮、あるいは必要に応じてダミー配線同士の結合が行
われる。このダミー配線同士の結合は、図２における白
抜き丸の部分の適宜箇所にスルーホールが形成されるこ
とによって可能とされる。つまり、図２に示される例で
は、スルーホール形成前の状態では、第２層アルミニウ
ム配線により、対向辺に端子を有するダミー配線のみし
か形成されないが、それに第１層アルミニウム配線によ
るダミー配線が結合されることによって、隣接辺に端子
が存在するダミー配線や、同一辺に両端子が存在するダ
ミー配線の形成が可能とされる。After the terminals of the dummy wiring are formed,
By performing the inter-block wiring using the dummy wiring, non-inter-block wiring is avoided, the bypass wiring path is shortened, or the dummy wirings are coupled to each other as necessary. The dummy wirings can be connected to each other by forming through holes at appropriate places in the white circles in FIG. That is, in the example shown in FIG. 2, in the state before the formation of the through hole, only the dummy wiring having the terminal on the opposite side is formed by the second layer aluminum wiring, but the dummy wiring by the first layer aluminum wiring is coupled thereto. By doing so, it is possible to form a dummy wiring having terminals on adjacent sides or a dummy wiring having both terminals on the same side.
【００２８】上記ステップＳ７によるダミー配線端子引
出しやダミー配線同士の結合が行われた後に、ダミー配
線を活用したブロック間配線が行われることにより、ブ
ロック間配線の最適化、及びチップサイズの縮小化が図
られる（ステップＳ８，Ｓ９）。After the dummy wiring terminals are drawn out and the dummy wirings are coupled in step S7, inter-block wiring is performed by utilizing the dummy wirings, thereby optimizing the inter-block wiring and reducing the chip size. Is achieved (steps S8 and S9).
【００２９】上記実施例によれば、以下の作用効果を得
ることができる。According to the above embodiment, the following operational effects can be obtained.
【００３０】（１）ワークステーション利用による自動
配置配線において、その処理負荷をほとんど増加させる
ことなく、従来無駄にしていたブロック内空きチャネル
を容易に、且つ有効に活用することができる。ダミー配
線を活用したブロック間配線によれば、ブロックの迂回
により不所望に配線が長くなることが回避できるので、
配線長の低減を図ることができ、また、配線ルート検索
処理負荷の軽減を図ることができる。そして、ブロック
間配線チャネルの集中部を避けた配線が可能とされるの
で、未配線の低減を図ることができる。さらに、上記の
ように配線長の短縮が可能とされることにより配線領域
の縮小化を図ることができ、このことはチップサイズの
縮小化を図る上で有効とされる。(1) In the automatic placement and routing using a workstation, it is possible to easily and effectively utilize the unused channel in the block, which was conventionally wasted, without increasing the processing load. With the inter-block wiring utilizing the dummy wiring, it is possible to avoid undesirably lengthening the wiring due to the detour of the block.
The wiring length can be reduced, and the wiring route search processing load can be reduced. Further, since wiring can be performed while avoiding the concentrated portion of the inter-block wiring channel, it is possible to reduce unwiring. Further, as the wiring length can be shortened as described above, the wiring area can be reduced, which is effective in reducing the chip size.
【００３１】（２）ダミー配線を経由することで、互い
に平行となる配線の短縮を図ることができるから、そこ
で生ずるクロストークや配線のカップリング容量の低減
を図ることができるので、ＬＳＩの特性向上を図ること
ができる。(2) By passing through the dummy wirings, it is possible to shorten the wirings that are parallel to each other, so that it is possible to reduce the crosstalk and the coupling capacitance of the wirings, and therefore the characteristics of the LSI. It is possible to improve.
【００３２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited thereto, and needless to say, various modifications can be made without departing from the scope of the invention. Yes.
【００３３】例えば、ブロック間配線に寄与しないダミ
ー配線については、それを低電位側電源（グランド）に
結合させることにより、クロストーク防止のためのシー
ルド機能を発揮させるようにしても良い。For example, with respect to the dummy wiring which does not contribute to the inter-block wiring, the shield function for preventing crosstalk may be exerted by coupling it to the low potential side power source (ground).
【００３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＡＳＩ
Ｃに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。In the above description, the invention made mainly by the present inventor is the field of application which is the background of the invention.
Although the case of application to C has been described, the present invention is not limited thereto and can be widely applied to various semiconductor integrated circuits.
【００３５】本発明は、少なくとも複数のブロック内の
配置配線を行うことを条件に適用することができる。The present invention can be applied under the condition that at least a plurality of blocks are placed and wired.
【００３６】[0036]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００３７】すなわち、ブロック間の配置配線におい
て、ブロック内のダミー配線を利用することができ、そ
れにより、ブロック内の空きチャネルを有効に利用する
ことができる。上記ダミー配線の活用により、配線長の
低減や、自動配置配線における配線ルート検索処理負荷
の軽減を図ることができ、また、未配線の低減やチップ
サイズの縮小化、さらにはＬＳＩの特性向上を図ること
ができる。That is, in the layout and wiring between the blocks, the dummy wiring in the blocks can be used, and thereby the empty channels in the blocks can be effectively used. By utilizing the dummy wiring, it is possible to reduce the wiring length, reduce the wiring route search processing load in automatic placement and routing, reduce unwiring, reduce the chip size, and further improve the LSI characteristics. Can be planned.
【図１】本発明の一実施例方法が適用されるＬＳＩの構
成例ブロック図である。FIG. 1 is a block diagram of a configuration example of an LSI to which an embodiment method of the present invention is applied.
【図２】上記ＬＳＩに含まれる複数の回路ブロックのう
ちの一つについての内部レイアウト説明図である。FIG. 2 is an internal layout explanatory diagram of one of a plurality of circuit blocks included in the LSI.
【図３】上記ＬＳＩの設計工程における自動配置配線の
フローチャートである。FIG. 3 is a flowchart of automatic placement and routing in the LSI design process.
【図４】設計者用ワークステーションの構成例ブロック
図である。FIG. 4 is a block diagram of a configuration example of a workstation for a designer.
２ ＬＳＩ ３〜６ 入出力部 １１〜１６ ブロック ２１，２２，２３ ダミー配線 ８，９ ブロック間配線チャネルの集中部 ５１〜５５ セル列 ６１ 回路図ルールチェッカ ６２ 回路図エディタ及びテキストエディタ ６３ 回路図データベース ６４ 回路図シミュレータ ６５ 論理シミュレータ ６６ タイミングベリファイヤ ６７ 回路図・結線情報 ６８ 自動ルーティング ６９ レイアウトデータベース ７０ 図面エディタ ７１ デザインルールチェッカ ７２ 電気的ルールチェッカ ７３ 回路図・レイアウト一致チェッカ 2 LSI 3 to 6 Input / output unit 11 to 16 block 21, 22, 23 Dummy wiring 8, 9 Inter-block wiring channel concentration part 51 to 55 Cell row 61 Circuit diagram rule checker 62 Circuit diagram editor and text editor 63 Circuit diagram database 64 Circuit Diagram Simulator 65 Logic Simulator 66 Timing Verifier 67 Circuit Diagram / Connection Information 68 Automatic Routing 69 Layout Database 70 Drawing Editor 71 Design Rule Checker 72 Electrical Rule Checker 73 Circuit Diagram / Layout Matching Checker
Claims (3)
ステップと、上記第１ステップの後に、上記ブロック間
の配置配線を行う第２ステップとを含む自動配置配線方
法において、 上記第１ステップは、上記ブロック間配線のバイパス経
路として使用可能なダミー配線を、上記ブロック内の空
きチャネルに形成するステップを含むことを特徴とする
自動配置配線方法。1. A first wiring for placing and routing in a plurality of blocks
In the automatic placement and routing method including a step and a second step of performing placement and routing between the blocks after the first step, the first step includes a dummy wiring that can be used as a bypass route for the inter-block wiring. An automatic placement and routing method comprising the step of forming an empty channel in the block.
線活用の必要性の有無を判別する第３ステップと、ダミ
ー配線活用の必要性がある場合においてブロックにおけ
るダミー配線引出し可能位置に端子定義を設定して、ダ
ミー配線をブロック境界まで引出す４ステップとを含む
請求項１記載の自動配置配線方法。2. A third step of determining whether or not it is necessary to utilize the dummy wiring formed in the first step, and a terminal definition is provided at a dummy wiring lead-out position in the block when the dummy wiring is required to be utilized. 4. The automatic placement and routing method according to claim 1, further comprising four steps of setting and drawing the dummy wiring to the block boundary.
出されたダミー配線を活用してブロック間配線を行う請
求項１乃至３のいずれか１項記載の自動配置配線方法。3. The automatic placement and routing method according to claim 1, wherein the inter-block wiring is performed by utilizing the dummy wiring drawn to the block boundary in the fourth step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7293427A JPH09116018A (en) | 1995-10-17 | 1995-10-17 | Automatic arrangement wiring method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7293427A JPH09116018A (en) | 1995-10-17 | 1995-10-17 | Automatic arrangement wiring method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116018A true JPH09116018A (en) | 1997-05-02 |
Family
ID=17794626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7293427A Withdrawn JPH09116018A (en) | 1995-10-17 | 1995-10-17 | Automatic arrangement wiring method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116018A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0949572A2 (en) * | 1998-03-19 | 1999-10-13 | Nec Corporation | Arranging/wiring method of semiconductor device, and semiconductor device arranging/wiring apparatus capable of preventing erroneous operation of actual device, while reducing chip size |
| US7096436B2 (en) | 2000-03-15 | 2006-08-22 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
-
1995
- 1995-10-17 JP JP7293427A patent/JPH09116018A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0949572A2 (en) * | 1998-03-19 | 1999-10-13 | Nec Corporation | Arranging/wiring method of semiconductor device, and semiconductor device arranging/wiring apparatus capable of preventing erroneous operation of actual device, while reducing chip size |
| US6253357B1 (en) | 1998-03-19 | 2001-06-26 | Nec Corporation | Arranging/wiring method of semiconductor device, and semiconductor device arranging/wiring apparatus capable of preventing erroneous operation of actual device, while reducing chip size |
| KR100345991B1 (en) * | 1998-03-19 | 2002-07-26 | 닛본 덴기 가부시끼가이샤 | Wiring method of semiconductor integrated circuit |
| EP0949572A3 (en) * | 1998-03-19 | 2002-10-23 | Nec Corporation | Arranging/wiring method of semiconductor device, and semiconductor device arranging/wiring apparatus capable of preventing erroneous operation of actual device, while reducing chip size |
| US7096436B2 (en) | 2000-03-15 | 2006-08-22 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
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