JPH089940Y2 - Digital signal decoder - Google Patents

Description

【考案の詳細な説明】 産業上の利用分野 本考案はディジタル信号復号器に係り、特に誤り検
出，訂正が可能なコーディングが施されているパルス符
号変調（PCM）ディジタル信号を復号するディジタル信
号復号器に関する。The present invention relates to a digital signal decoder, and more particularly to a digital signal decoder for decoding a pulse code modulation (PCM) digital signal which has been coded to enable error detection and correction. Regarding vessels.

従来の技術 従来よりPCMディジタル信号の一例としてのディジタ
ル音声データを他の情報信号に多重して伝送する方式が
種々知られているが、例えば従来の音声副搬送波の他
に、別の副搬送波をPCM音声信号（ディジタル音声デー
タ）で位相変調して映像信号に周波数分割多重したテレ
ビジョン信号を伝送する英国の新しいテレビ音声多重放
送システムがある。このテレビ音声多重放送システムで
は第５図に示す如きテレビジョン信号を送信し、受信す
る。同図中、Ｉは映像信号伝送帯域、S1は映像搬送波よ
り6MHZ高い副搬送波をアナログ音声信号で周波数変調
（FM）して得た従来のFM音声副搬送波、S2は映像搬送波
よりも6.552MHz高い副搬送波をディジタル音声データで
４相差分位相偏移変調（DPSK:Differential Phase Shif
t Keying）して得た新たなPCM音声副搬送波である。こ
のPCM音声副搬送波に関連する音声信号伝送諸元を次表
に示す。2. Description of the Related Art Conventionally, various methods are known in which digital audio data, which is an example of a PCM digital signal, is transmitted by being multiplexed with other information signals. For example, in addition to the conventional audio subcarrier, another subcarrier is used. There is a new British television audio multiplex broadcasting system that transmits a television signal frequency-division-multiplexed with a video signal by phase-modulating a PCM audio signal (digital audio data). In this television sound multiplex broadcasting system, a television signal as shown in FIG. 5 is transmitted and received. In the figure, I is a video signal transmission band, S1 is a conventional FM audio subcarrier obtained by frequency-modulating (FM) a subcarrier 6 MHz higher than the video carrier with an analog audio signal, and S2 is 6.552 MHz higher than the video carrier. The sub-carrier is digital voice data and 4-phase differential phase shift keying (DPSK).
It is a new PCM audio subcarrier obtained by t Keying). The following table shows the audio signal transmission specifications related to this PCM audio subcarrier.

上記のディジタル音声データは第６図に示すフレーム
構成でフレーム単位で時系列的に合成されて伝送され
る。第６図中、FAW（Frame Alignment Ward）は８ビッ
ト固定パターンのフレーム同期信号、CW（Control Wor
d）は５ビットのコントロールワードで、それらに続け
て11ビットの独立データWDと704ビットのディジタル音
声データ（以下、音声データともいう）とが時系列的に
合成されてなる計728ビットで１フレームが構成されて
いる。この１フレームは1msecで伝送されるから、前記
表に示したように符号伝送速度は728KB/sとなり、デー
タレートは728KHzとなる。 The above digital audio data is time-sequentially combined and transmitted frame by frame in the frame structure shown in FIG. In FIG. 6, FAW (Frame Alignment Ward) is a frame synchronization signal of 8-bit fixed pattern, CW (Control Worth).
d) is a 5-bit control word, which is followed by 11-bit independent data WD and 704-bit digital audio data (hereinafter also referred to as audio data) in a time-sequential combination of 728 bits in total. The frame is composed. Since this one frame is transmitted in 1 msec, the code transmission rate is 728 KB / s and the data rate is 728 KHz as shown in the above table.

また、音声データは標本化周波数32KHzでPCMして得ら
れた量子化ビット数14ビットの音声データが、10ビット
に準瞬時圧縮され、これに１ビットのパリティビットが
付加されて１ワードを構成する。第７図はこの１ワード
の音声データの信号フォーマットを示す。同図中、D₀〜
D₉は上記10ビットの音声データ、Psは１ビットのパリテ
ィビットである。このパリティビットPsは次式に基づい
て生成された１ビットである。The audio data is quasi-instantaneously compressed to 10 bits, which is obtained by PCM with a sampling frequency of 32 KHz, and is quasi-instantaneously compressed to 10 bits. To do. FIG. 7 shows the signal format of this 1-word audio data. In the figure, D ₀ ~
D ₉ is the above 10-bit audio data, and Ps is a 1-bit parity bit. This parity bit Ps is 1 bit generated based on the following equation.

D₄D₅D₆D₇D₈D₉Ｐ＝０ （１） ＰＲ＝Ps （２） ただし、上式中、Ｐは上位６ビットD₄〜D₉に対する偶数
パリティビット、Ｒは前記14/10ビット準瞬時圧縮情報
を示す１ビットのレンジビットであり、例えば３ビット
のレンジビット（R₀，R₁，R₂）をワード毎に順次１ビッ
トずつ割り当てて、３ワード周期で繰り返されているも
のである。D ₄ D ₅ D ₆ D ₇ D ₈ D ₉ P = 0 (1) PR = Ps (2) However, in the above formula, P is an even parity bit for upper 6 bits D _{4 to} D ₉ , and R is 14 / It is a 1-bit range bit indicating 10-bit quasi-instantaneous compression information. For example, 3-bit range bits (R ₀ , R ₁ , R ₂ ) are sequentially assigned for each word, and are repeated in a 3-word cycle. There is something.

14/10ビット準瞬時圧縮は量子化ビット数14ビットのP
CM音声データが２の補数表示でコーディングされている
場合、レベルが小さい場合はPCM音声データの上位ビッ
トにはMSB（モースト・シグニフィカント・ビット）の
極性符号ビットと同一の値が連続するので、MSBを除く
上位ビットをおとし、またレベルが大きい場合には低い
レベルのノイズは識別しにくいので下位ビットをおとす
ことによって10ビットに圧縮を行なうもので、この準瞬
時圧縮自体は公知であるので、その詳細な説明は省略す
る。14 / 10-bit quasi-instantaneous compression is P with 14-bit quantization bit
If the CM voice data is coded in 2's complement notation and the level is low, the same value as the MSB (Most Significant Bit) polarity sign bit continues in the upper bits of the PCM voice data. Except for the upper bits, and when the level is large, it is difficult to identify low-level noise, so by compressing the lower bits to 10 bits, this quasi-instantaneous compression itself is well known. Detailed description is omitted.

また、音声データはバースト誤り保護として16ビット
のインターリーブを行い、16行44列のマトリクス構成と
なっており、更に同一値（１又は０）の連続低減のため
にＭ系列PN（Pseudo Random Noise）信号によりスクラ
ンブルがかけられている。Also, voice data is 16-bit 44-column matrix configuration with 16-bit interleaving as burst error protection, and M-sequence PN (Pseudo Random Noise) for continuous reduction of the same value (1 or 0). The signal is scrambled.

上記の各処理の施された音声データは第６図にWAで示
したように、１ワード11ビットの音声データが計64ワー
ド（32ワード／チャンネル）時系列的に合成される。As shown by WA in FIG. 6, the voice data subjected to each of the above processes is time-sequentially synthesized with a total of 64 words (32 words / channel) of voice data of 11 bits per word.

考案が解決しようとする課題 上記のテレビ音声多重放送システムで伝送されるディ
ジタル音声データに限らず、ディジタルデータは通常、
ディジタル信号復号器において誤り検出及び訂正処理が
施される。しかし、従来はディジタル信号復号器内の誤
り検出，訂正回路において誤りデータを検出したか否か
の識別を外部に行なわせるための機能は備えていなかっ
たので、使用中に逐次誤り率の測定等を行なうことがで
きなかった。Problems to be Solved by the Invention Not limited to digital audio data transmitted by the above-described television audio multiplex broadcasting system, digital data is usually
Error detection and correction processing is performed in the digital signal decoder. However, conventionally, the error detection / correction circuit in the digital signal decoder does not have a function for externally determining whether or not error data has been detected, so that it is possible to measure the error rate sequentially during use. Could not be done.

本考案は上記の点に鑑みてなされたもので、通常の入
力ディジタル信号に対してその誤り率の測定等が可能な
ディジタル信号復号器を提供することを目的とする。The present invention has been made in view of the above points, and an object thereof is to provide a digital signal decoder capable of measuring the error rate of a normal input digital signal.

課題を解決するための手段 本考案のディジタル信号復号器は、入力ディジタル信
号中の所定の複数のデータから１ビットの第２のパリテ
ィビットを生成するパリティ生成手段と、第２のパリテ
ィビットと伝送された第１のパリティビットとから排他
的論理和演算を行なって、圧縮情報を生成するための圧
縮情報生成手段と、圧縮情報生成手段により生成された
圧縮情報の誤りを訂正して、訂正された圧縮情報を生成
する訂正手段と、入力ディジタル信号と訂正された圧縮
情報とに基づいて伸長されたディジタル信号を出力する
伸長回路と、訂正された圧縮情報と入力ディジタル信号
中の所定の複数のデータから誤りの有無の検出を行な
い、誤り有りを検出する毎に誤り検出パルスを出力する
エラー検出回路とを具備するようにしたものである。Means for Solving the Problems The digital signal decoder of the present invention comprises a parity generating means for generating a 1-bit second parity bit from a predetermined plurality of data in an input digital signal, a second parity bit and a transmission. An exclusive OR operation is performed on the compressed first parity bit to correct the error in the compressed information generating means for generating compressed information and the compressed information generated by the compressed information generating means. Correcting means for generating compressed information, a decompressing circuit for outputting a digital signal expanded on the basis of the input digital signal and the corrected compressed information, and a plurality of predetermined compressed signals in the corrected compressed information and the input digital signal. An error detection circuit that detects whether or not there is an error from the data and outputs an error detection pulse each time the error is detected is provided. .

作用 誤り検出符号生成手段により入力ディジタル信号中の
所定のデータから生成された誤り検出符号と、それの生
成要素である入力ディジタル信号とをエラー検出回路に
おいて逆演算を行なうと、誤り（エラー）無しの場合に
のみ所定値が得られる。When the error detection code generated by the error detection code generation means from the predetermined data in the input digital signal and the input digital signal which is the generating element of the error detection code are inversely calculated in the error detection circuit, no error occurs. The predetermined value is obtained only in the case of.

よって、エラー検出回路はこの値に基づいてエラー検
出が行なえ、かつ、誤り有りの場合（上記演算結果が上
記所定値でない場合）にのみ誤り検出パルスを出力す
る。Therefore, the error detection circuit can detect an error based on this value, and outputs an error detection pulse only when there is an error (when the calculation result is not the predetermined value).

実施例 第１図は本考案の一実施例のブロック系統図で、本実
施例は例えば第２図に示す前記テレビ音声多重放送シス
テムにおけるテレビジョン受像機の要部ブロック図中に
設けられる。Embodiment FIG. 1 is a block system diagram of an embodiment of the present invention, and this embodiment is provided, for example, in a block diagram of a main part of a television receiver in the television audio multiplex broadcasting system shown in FIG.

よって、まず、第２図について説明するに、アンテナ
１で受信された前記テレビ音声多重放送信号はUHFチュ
ーナ２で中間周波信号（IF信号）に変換されたあと、出
力端子３を介して映像検波回路（図示せず）へ出力され
る一方、プリアンプ４を通してフィルタ回路５に供給さ
れる。フィルタ回路５は中心周波数32.948MHzの映像中
間周波信号と中心周波数39.5MHzの音声中間周波信号と
を夫々波し、映像中間周波検波器６に供給する。これ
により、映像中間周波検波器６からは中心周波数6MHzの
FM音声副搬送波（第５図にS1で示す）と、中心周波数6.
552MHzのPCM音声副搬送波（第５図にはS2で示す）とが
取り出される。FM音声副搬送波は帯域フィルタ（BPF）1
6−１に供給され、不要周波数成分が除去された後FM復
調器16−２に供給されFM復調され出力端子７へ出力さ
れ、PCM音声副搬送波は帯域フィルタ（BPF）８に供給さ
れ、ここで不要周波数成分が除去された後４相DPSK復調
器９に供給される。Therefore, first, referring to FIG. 2, after the television audio multiplex broadcast signal received by the antenna 1 is converted into an intermediate frequency signal (IF signal) by the UHF tuner 2, the image detection is performed via the output terminal 3. While being output to a circuit (not shown), it is supplied to the filter circuit 5 through the preamplifier 4. The filter circuit 5 respectively waves the video intermediate frequency signal having a central frequency of 32.948 MHz and the audio intermediate frequency signal having a central frequency of 39.5 MHz, and supplies them to the video intermediate frequency detector 6. As a result, the center frequency of 6MHz from the video intermediate frequency detector 6
FM voice subcarrier (shown as S1 in Fig. 5) and center frequency 6.
The 552 MHz PCM audio subcarrier (shown as S2 in FIG. 5) is taken out. FM voice subcarrier is bandpass filter (BPF) 1
6-1 is supplied to the FM demodulator 16-2 after removing unnecessary frequency components, FM demodulated and output to the output terminal 7, and the PCM audio subcarrier is supplied to the bandpass filter (BPF) 8. Then, the unnecessary frequency components are removed and then supplied to the 4-phase DPSK demodulator 9.

４相DPSK変調器９及び差動変換器11の構成は公知であ
り、グレイコード２進数を自然２進数に変換した後並直
列変換を行なって復調データを得る。また、４相DPSK復
調器９の出力信号からクロック発生器11によりクロック
再生が行なわれ、728KHzと5824KHz（＝728KHz×８）の
２種類のクロックパルスが並列に取り出される。The configurations of the 4-phase DPSK modulator 9 and the differential converter 11 are known, and after converting the Gray code binary number into a natural binary number, parallel serial conversion is performed to obtain demodulated data. Further, the clock signal is reproduced from the output signal of the 4-phase DPSK demodulator 9 by the clock generator 11, and two kinds of clock pulses of 728 KHz and 5824 KHz (= 728 KHz × 8) are taken out in parallel.

上記の復調データはディジタル信号復号器の一例とし
ての音声デコーダ12内のフレーム同期回路13に供給さ
れ、また２種類のクロックパルスは音声デコーダ12内の
タイミングクロック発生器14に供給される。The demodulated data is supplied to a frame synchronization circuit 13 in a voice decoder 12 as an example of a digital signal decoder, and two kinds of clock pulses are supplied to a timing clock generator 14 in the voice decoder 12.

フレーム同期回路13は例えば第３図に示す回路構成と
されており、第６図にFAWで示したフレーム同期信号を
検出する。第３図において、フレーム同期パターン検出
回路41はタイミングクロック発生器14よりのクロックパ
ルスとフレームカウンタ42よりのフレーム位置パルスが
供給されると共に復調データが入力データとして供給さ
れ、予め設定されているフレーム同期パターンと復調デ
ータとが一致するか否か判定し、不一致の場合はAND回
路44を通して同期回路カウンタが45クリアされると共
に、非同期回数カウンタ46が１つ計数を行なう。また、
一致の場合はAND回路43を通して同期回数カウンタ45が
１つ計数を行なうと同時に、非同期回数カウンタ46がク
リアされる。The frame synchronization circuit 13 has a circuit configuration shown in FIG. 3, for example, and detects the frame synchronization signal FAW shown in FIG. In FIG. 3, the frame synchronization pattern detection circuit 41 is supplied with a clock pulse from the timing clock generator 14 and a frame position pulse from the frame counter 42, and is supplied with demodulated data as input data. It is determined whether or not the synchronization pattern and the demodulated data match. If they do not match, the AND circuit 44 clears the synchronous circuit counter 45, and the asynchronous number counter 46 counts one. Also,
If they match, the synchronous counter 45 counts one through the AND circuit 43 and, at the same time, the asynchronous counter 46 is cleared.

カウンタ45,46は夫々予め所定値が設定されていて、
この所定値に計数値が達した時点でフリップフロップ47
をセット又はリセットする。これにより、出力端子48に
は同期信号が取り出され、出力端子49には非同期である
ことを示す信号が出力される。非同期の場合は復調デー
タを１ビットずつシフトして入力し、一致／不一致の判
定を行ない、一致した場合はフレームカウンタ42を初期
化して次のフレーム同期パターン位置で判定を行なう。
同期している場合は、常にフレーム同期パターン位置で
判定を行なう。The counters 45 and 46 have predetermined values set in advance,
When the count value reaches this predetermined value, the flip-flop 47
To set or reset. As a result, the synchronizing signal is taken out from the output terminal 48, and the signal indicating asynchronous is outputted to the output terminal 49. In the case of non-synchronization, the demodulated data is shifted bit by bit and input, and a match / mismatch is determined. If they match, the frame counter 42 is initialized and the determination is made at the next frame synchronization pattern position.
When they are synchronized, the determination is always made at the frame synchronization pattern position.

第２図に戻って説明するに、タイミングクロック発生
器14より取り出されたタイミングクロックはフレーム同
期回路13の他にデスクランブル回路15,RAMコントローラ
17,エラー検出回路19及び出力レジスタ21に夫々供給さ
れる。Referring back to FIG. 2, the timing clock extracted from the timing clock generator 14 is the descrambling circuit 15 and the RAM controller in addition to the frame synchronizing circuit 13.
17, supplied to the error detection circuit 19 and the output register 21, respectively.

デスクランブル回路15により復調データは送信側のス
クランブル処理と同様の処理を施されてスクランブルさ
れる前のもとのデータとされた後RAM24にシリアルに供
給され、ここでその本来の配列位置に対応したアドレス
に書込まれる。このデータ書込みは第４図の54で示す期
間で行なわれる。The descramble circuit 15 applies the same processing as the scrambling processing on the transmitting side to the original data before scrambling and then serially supplies it to the RAM 24, where it corresponds to its original array position. It will be written to the address. This data writing is performed in the period indicated by 54 in FIG.

RAM24には第６図にWAで示した704ビットの音声データ
のみが書込まれるが、RAM24はRAMコントローラ17により
第４図に示す如き時分割処理動作を行なう。すなわち、
RAM24は第４図に51で示すデータレートの1/4の期間で第
２図のRAMコントローラ17から印加されるアドレスに基
づき音声データの１ビット（例えばD₀）を読み出し、次
に第４図に52で示す期間でRAMコントローラ17の出力ア
ドレスからレンジ情報を得るために必要な音声データの
１ビット（例えばD₄）を読み出す。Although only the 704-bit voice data shown by WA in FIG. 6 is written in the RAM 24, the RAM 24 is operated by the RAM controller 17 as shown in FIG. That is,
The RAM 24 reads out 1 bit (for example, D ₀ ) of audio data based on the address applied from the RAM controller 17 of FIG. 2 in the period of 1/4 of the data rate shown in FIG. In the period indicated by 52, 1 bit (for example, D ₄ ) of the audio data necessary to obtain the range information is read from the output address of the RAM controller 17.

次にRAM24は第第４図に53で示す期間はRAMコントロー
ラ17からのアドレスに基づき音声データの１ビット（例
えばD₁）を読み出し、その後の第４図に54で示す期間で
デインターリーブしたアドレスに音声データの１ビット
を書込む。以下、上記と同様の動作を周期的に繰り返
す。Next, the RAM 24 reads one bit (for example, D ₁ ) of the audio data based on the address from the RAM controller 17 during the period shown by 53 in FIG. 4, and then deinterleaves the address by the period shown by 54 in FIG. Write 1 bit of audio data to. Hereinafter, the same operation as described above is periodically repeated.

このようにRAM24のメモリアップ上にデインターリー
ブされた状態で書込まれた音声データは上記のタイミン
グで読み出され、後述のスケール検出回路18,エラー検
出回路19及び伸長回路20よりなる回路部を経て誤りの無
い量子化ビット数14ビットの音声データに戻される。In this way, the voice data written in the state of being deinterleaved on the memory of the RAM 24 is read at the above timing, and the circuit unit including the scale detection circuit 18, the error detection circuit 19, and the expansion circuit 20 described later is provided. After that, it is restored to audio data with 14-bit quantization bit rate without error.

この量子化ビット数14ビットの音声データは出力レジ
スタ21を通してD/A変換器25に供給され、ここでアナロ
グ信号の再生音声信号に変換され、かつ、各チャンネル
別に低減フィルタ（LPF）27,28及びミュート／スイッチ
回路26−1,26−２を通して出力端子29,30へ出力され
る。This 14-bit quantized audio data is supplied to the D / A converter 25 through the output register 21, converted into an analog reproduced audio signal, and the reduction filter (LPF) 27, 28 for each channel. And output to the output terminals 29 and 30 through the mute / switch circuits 26-1 and 26-2.

このような構成のテレビジョン受像機中の音声デコー
ダ12の要部を、本実施例では第１図のような構成とした
点に特徴を有する。第１図中、第２図と同一構成部分に
は同一符号を付してある。第１図において、スケール検
出回路18は７ビットシストレジスタ32,レンジ検出器33,
ラッチ及びセレクタ34よりなり、またエラー検出回路19
は11ビットシフトレジスタ35及び誤り検出器36よりな
る。The present embodiment is characterized in that the main part of the audio decoder 12 in the television receiver having such a configuration is configured as shown in FIG. 1 in this embodiment. In FIG. 1, the same components as those in FIG. 2 are designated by the same reference numerals. In FIG. 1, the scale detection circuit 18 includes a 7-bit shift register 32, a range detector 33,
It consists of a latch and selector 34, and also has an error detection circuit 19
Is composed of an 11-bit shift register 35 and an error detector 36.

第１図示の回路の動作につき説明するに、RAM24より
読み出された前記音声データ７ビットシフトレジスタ32
及び11ビットシフトレジスタ35に夫々シリアルに供給さ
れる。７ビットシフトレジスタ32は、第７図中のD₄〜D₉
及びPsよりなる７ビットを取り込み、11ビットシフトレ
ジスタ35は第７図中のD₀〜D₉よりなる10ビットの音声デ
ータと１ビットのパリティPsを取り込む。To explain the operation of the circuit shown in FIG. 1, the audio data 7-bit shift register 32 read from the RAM 24 is described.
And 11-bit shift register 35 are serially supplied. The 7-bit shift register 32 includes D _{4 to} D _{9 in} FIG.
, And Ps are taken in, and the 11-bit shift register 35 takes in 10-bit audio data consisting of D _{0 to} D ₉ and 1-bit parity Ps in FIG.

レンジ検出器33は７ビットシフトレジスタ32の出力７
ビットのうちD₄〜D₉の６ビットに対して夫々２を法とす
る加算（排他的論理和演算）を行なって前記（１）式の
Ｐに相当する偶数パリティP^*を算出した後、前記（２）
式に基づきP^*Ps^*（ただし、Ps^*は７ビットシフトレジ
スタ32の出力中の最上位ビットで、第７図のパリティPs
の受信ビットである）の演算を行なって準瞬時圧伸情報
（レンジビット）Ｒに相当するレンジビットR^*（R₀ ^*，R
₁ ^*，R₂ ^*）を得る。これらの動作を行なうレンジ検出器3
3の部分がパリティ生成手段及び圧縮情報生成手段に相
当する。更に、レンジ検出器33は同様にして７ビットシ
フトレジスタ32より順次送られてくる７ビットのデータ
から、レンジビットR^*を次々と例えば全部で９回算出
し、各レンジビットR₀ ^*，R₁ ^*，R₂ ^*は夫々送信側でフレ
ーム内で同一値であるようにされているので、それらの
中から多数総論理に従って得た値をレンジビットR^*とし
てラッチ及びセレクタ34へ出力する。この動作を行なう
レンジ検出器33の部分が訂正手段に相当する。The range detector 33 is the output 7 of the 7-bit shift register 32.
After the addition of modulo 2 (exclusive OR operation) is performed on each of the 6 bits of D _{4 to} D ₉ among the bits to calculate the even parity P ^* corresponding to P in the equation (1), (2)
Based on the formula, P ^* Ps ^* (where Ps ^* is the most significant bit in the output of the 7-bit shift register 32, and is the parity Ps in Fig. 7).
Range bit R ^* (R ₀ ^* , R) corresponding to the quasi-instantaneous companding information (range bit) R
₁ ^* , R ₂ ^* ). Range detector 3 that performs these operations
The part 3 corresponds to the parity generation means and the compression information generation means. Further, the range detector 33 similarly calculates the range bits R ^* one after another from the 7-bit data sequentially sent from the 7-bit shift register 32, for example, a total of 9 times, and outputs each range bit R ₀ ^* , R _{Since 1} ^* and R ₂ ^* are set to have the same value in the frame on the transmitting side, the value obtained from them according to the majority logic is output to the latch and selector 34 as the range bit R ^* . The portion of the range detector 33 that performs this operation corresponds to the correction means.

ラッチ及びセレクタ34は準瞬時伸長に必要な３ビット
のレンジ情報（R₀ ^*，R₁ ^*，R₂ ^*）を得て伸長回路20に供
給する一方、順次の１ビットのレンジビットR^*を誤り検
出器36へ供給する。このレンジビットR^*は前記誤り検出
符号に相当し、スケール検出回路18は誤り検出符号生成
手段を構成している。The latch and selector 34 obtains the 3-bit range information (R ₀ ^* , R ₁ ^* , R ₂ ^* ) necessary for the quasi-instantaneous extension and supplies it to the extension circuit 20, while it also outputs the sequential 1-bit range bit R ^* . It is supplied to the error detector 36. The range bit R ^* corresponds to the error detecting code, and the scale detecting circuit 18 constitutes error detecting code generating means.

誤り検出回路36は11ビットシフトレジスタ35に一時記
憶されている10ビットの音声データと１ビットのパリテ
ィのうち、上位７ビットのD₄ ^*〜D₉ ^*，Ps^*と上記レンジ
ビットR^*とにより、 D₄ ^*D₅ ^*D₆ ^*D₇ ^*D₈ ^*D₉ ^*Ps^*R^* なる排他的論理的演算を行なう。前記（１）式及び
（２）式よりわかるように、受信データに誤りが無いと
きはこの演算結果はゼロであり、ゼロでないときは誤り
が有ることになる。The error detection circuit 36 determines the upper 7 bits D ₄ ^{* to} D ₉ ^* , Ps ^{* of the} 10-bit audio data and 1-bit parity temporarily stored in the 11-bit shift register 35 and the range bit R ^* . Performs an exclusive logical operation of D ₄ ^* D ₅ ^* D ₆ ^* D ₇ ^* D ₈ ^* D ₉ ^* Ps ^* R ^* . As can be seen from the equations (1) and (2), when the received data has no error, the result of this operation is zero, and when it is not zero, there is an error.

このようにして、誤り検出器36は誤り検出を行ない、
誤り有りのとき（上記演算結果がゼロでないとき）には
出力端子38へ誤り検出パルスを出力する。In this way, the error detector 36 performs error detection,
When there is an error (when the above calculation result is not zero), an error detection pulse is output to the output terminal 38.

一方、11ビットシフトレジスタ35より取り出された10
ビットの音声データは伸長回路20に供給され、ここでラ
ッチ及びセレクタ34よりのレンジ情報に基づき、量子化
ビット数14ビットの音声データに伸長され、出力端子37
を介して前記出力レジスタ21へ出力される。On the other hand, the 10 bits retrieved from the 11-bit shift register 35
The bit audio data is supplied to the decompression circuit 20, where it is decompressed into audio data having a quantized bit number of 14 bits based on the range information from the latch and selector 34, and output terminal 37
Is output to the output register 21 via.

一方、出力端子38へ出力された前記誤り検出パルス
は、第２図に示した制御回路23に供給されて計算され
る。制御回路23は単位時間当りのこの計数値が一定値N₁
以上になったときはミュート／スイッチ回路26−1,26−
２をミューティング状態に制御し、また一定値N₂（＜
N₁）以下のときにはミューティング状態を解除する。こ
れにより、受信状態が悪いときの異常音の発生を防止
し、良好な受信状態における再生音のみを出力させるこ
とができる。また、誤りが検出されていてもミューティ
ング状態となっていない場合には、公知のデータ補間等
の技術を用いて異常音の発生を防止している。On the other hand, the error detection pulse output to the output terminal 38 is supplied to the control circuit 23 shown in FIG. 2 for calculation. In the control circuit 23, this count value per unit time is a constant value N ₁
When the above is reached, the mute / switch circuit 26-1, 26-
2 is controlled to a muting state, and a constant value N ₂ (<
N ₁ ) Cancel the muting state in the following cases. As a result, it is possible to prevent the abnormal sound from being generated when the reception state is bad, and to output only the reproduced sound in the good reception state. Further, if an error is detected but the muting state is not reached, a known technique such as data interpolation is used to prevent the occurrence of abnormal sound.

なお、第２図中、モード検出回路22は、受信ディジタ
ル信号中の第６図にCWで示したコントロールワードの所
定の２ビットを解読し、受信音声データがモノラル，ス
テレオ，バイリンガル又はデータのみ（音声でない）の
いずれであるかを判別し、出力レジスタ21をそのモード
に対応して制御する。モードに応じて音声データの配列
等が異なるからである。In FIG. 2, the mode detection circuit 22 decodes the predetermined 2 bits of the control word shown by CW in FIG. 6 in the received digital signal, and the received voice data is monaural, stereo, bilingual or only data ( The output register 21 is controlled according to the mode. This is because the arrangement of the audio data differs depending on the mode.

なお、本考案は上記の英国のテレビ音声多重放送シス
テムにおける音声デコーダに適用する場合に限られるも
のではなく、誤り検出，訂正が可能なコーディングが施
されたPCMデータの誤り検出，訂正を行なう復号器のす
べてに適用できるものである。It should be noted that the present invention is not limited to the case of being applied to the audio decoder in the above-mentioned British television audio multiplex broadcasting system, and decoding for performing error detection and correction of PCM data that has been coded to enable error detection and correction. It is applicable to all of the vessels.

考案の効果 上述の如く、本考案によれば、ディジタル信号及び圧
縮情報に基づいて生成されたパリティビットが付加され
たディジタル信号を復号するディジタル信号復号器にお
いて、ディジタル信号又はパリティビットに誤りがあっ
た場合でも、ディジタル信号とパリティビットから圧縮
情報を正しく生成して誤りなくディジタル信号を伸長で
きるとともに、この圧縮情報に基づく誤り検出の都度誤
り検出パルスを発生するようにしたため、特殊仕様の誤
り率測定器を用いることなく、またディジタル信号に特
殊な信号を付加することなく、通常のディジタル信号に
より常に誤り率の測定ができ、また誤り率に応じた所要
の回路の動作制御ができ、ディジタル信号復号器の性能
向上に有効である等の特長を有するものである。As described above, according to the present invention, in a digital signal decoder for decoding a digital signal and a digital signal added with a parity bit generated based on compression information, there is an error in the digital signal or the parity bit. In this case, the compression rate can be correctly generated from the digital signal and the parity bit, the digital signal can be expanded without error, and the error detection pulse is generated each time error detection based on this compression information is performed. The error rate can always be measured by a normal digital signal without using a measuring instrument and without adding a special signal to the digital signal, and the operation of a required circuit can be controlled according to the error rate. It has features such as being effective in improving the performance of the decoder.

【図面の簡単な説明】[Brief description of drawings]

第１図は本考案の一実施例のブロック系統図、第２図は
本考案のディジタル信号復号器を有するテレビジョン受
像機の要部の一例のブロック系統図、第３図は第２図中
のフレーム同期回路の一例の回路系統図、第４図は第２
図中のRAMの処理動作を模式的に示す図、第５図はテレ
ビ音声多重放送信号の一例の周波数スペクトラム図、第
６図は１フレームの信号フォーマットの一例を示す図、
第７図は音声データの一例の信号フォーマットを示す図
である。 18……スケール検出回路、19……エラー検出回路、20…
…伸長回路、24……ランダム・アクセス・メモリ（RA
M）、32……７ビットシフトレジスタ、33……レンジ検
出器、34……ラッチ及びセレクタ、35……11ビットシフ
トレジスタ、36……誤り検出器、37……音声データ出力
端子、38……誤り検出パルス出力端子。FIG. 1 is a block system diagram of an embodiment of the present invention, FIG. 2 is a block system diagram of an example of a main part of a television receiver having a digital signal decoder of the present invention, and FIG. 3 is in FIG. FIG. 4 is a circuit diagram of an example of the frame synchronization circuit of FIG.
The figure which shows the processing operation of RAM in the figure typically, Figure 5 is the frequency spectrum figure of one example of the television sound multiplex broadcast signal, Figure 6 is the figure which shows one example of the signal format of 1 frame,
FIG. 7 is a diagram showing a signal format of an example of audio data. 18 ... Scale detection circuit, 19 ... Error detection circuit, 20 ...
… Expansion circuit, 24 …… Random access memory (RA
M), 32 ... 7-bit shift register, 33 ... Range detector, 34 ... Latch and selector, 35 ... 11-bit shift register, 36 ... Error detector, 37 ... Voice data output terminal, 38 ... … Error detection pulse output terminal.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−141845（ＪＰ，Ａ) 実開 昭62−139155（ＪＰ，Ｕ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-59-141845 (JP, A) SAI-KAI 62-139155 (JP, U)

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】ビット圧縮されたディジタル信号と圧縮情
報に基づいて生成された第１のパリティビットを該ディ
ジタル信号に付加することにより誤り検出，訂正が可能
なコーディングが施されたディジタル信号が供給され、
その誤り検出，訂正を行なってもとのデータに復号する
ディジタル信号復号器において、 入力ディジタル信号中の所定の複数のデータから１ビッ
トの第２のパリティビットを生成するパリティ生成手段
と、 該第２のパリティビットと伝送された第１のパリティビ
ットとから排他的論理和演算を行なって、圧縮情報を生
成するための圧縮情報生成手段と、 該圧縮情報生成手段により生成された該圧縮情報の誤り
を訂正して、訂正された圧縮情報を生成する訂正手段
と、 前記入力ディジタル信号と該訂正された圧縮情報とに基
づいて伸長されたディジタル信号を出力する伸長回路
と、 前記訂正された圧縮情報と前記入力ディジタル信号中の
所定の複数のデータから誤りの有無の検出を行ない、誤
り有りを検出する毎に誤り検出パルスを出力するエラー
検出回路とを具備してなるディジタル信号復号器。1. A digital signal subjected to coding capable of error detection and correction by adding a bit-compressed digital signal and a first parity bit generated based on compression information to the digital signal. Is
In a digital signal decoder for performing error detection and correction to decode into original data, parity generation means for generating a 1-bit second parity bit from a predetermined plurality of data in an input digital signal, Compression information generation means for generating compression information by performing an exclusive OR operation from the two parity bits and the transmitted first parity bit; and the compression information generated by the compression information generation means. Correction means for correcting an error and generating corrected compression information; a decompression circuit for outputting a digital signal decompressed based on the input digital signal and the corrected compression information; and the corrected compression The presence or absence of an error is detected from the information and a predetermined plurality of data in the input digital signal, and an error detection pulse is output each time an error is detected. Digital signal decoder comprising comprising an error detection circuit.