JPH0898136A - Digital signal reproduction device - Google Patents
Digital signal reproduction deviceInfo
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- JPH0898136A JPH0898136A JP6226772A JP22677294A JPH0898136A JP H0898136 A JPH0898136 A JP H0898136A JP 6226772 A JP6226772 A JP 6226772A JP 22677294 A JP22677294 A JP 22677294A JP H0898136 A JPH0898136 A JP H0898136A
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- reproduction
- special reproduction
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- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、コンパクトディスクプ
レーヤ（以下、ＣＤと記す。）、ディジタルオーディオ
テープレコーダ（以下、ＤＡＴと記す。）、ディジタル
映像信号記録再生装置（以下、ディジタルＶＴＲと記
す。）、あるいはＭＰＥＧ２等に代表されるディジタル
映像信号とディジタルオーディオ信号のビットストリー
ムを記録するディジタルＶＴＲなどのディジタル信号再
生装置に関し、特に特殊再生時のインターフェイス制御
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention refers to a compact disc player (hereinafter referred to as CD), a digital audio tape recorder (hereinafter referred to as DAT), and a digital video signal recording / reproducing device (hereinafter referred to as digital VTR). ) Or a digital signal reproducing apparatus such as a digital VTR for recording a bit stream of a digital video signal and a digital audio signal typified by MPEG2 or the like, and particularly to interface control during special reproduction.
【０００２】[0002]
【従来の技術】図２９は一般的な家庭用ディジタルＶＴ
Ｒのトラックパターン図である。図において、磁気テー
プには斜めトラックが構成されており、一つのトラック
はディジタル映像信号を記録する映像エリアと、ディジ
タルオーディオ信号を記録するオーディオエリアの二つ
のエリアに分割されている。2. Description of the Related Art FIG. 29 shows a general home digital VT.
It is a track pattern figure of R. In the figure, a diagonal track is formed on the magnetic tape, and one track is divided into two areas: a video area for recording a digital video signal and an audio area for recording a digital audio signal.
【０００３】このような家庭用ディジタルＶＴＲに映像
およびオーディオ信号を記録するには二つの方法があ
る。一つは、アナログ映像信号とオーディオ信号を入力
として、映像やオーディオの高能率符号化器を用いて記
録する、いわゆるベースバンド記録方式である。もう一
つは、ディジタル伝送されたビットストリームを記録す
る、いわゆるトランスペアレント記録方式である。There are two methods for recording video and audio signals on such a home digital VTR. One is a so-called baseband recording method in which an analog video signal and an audio signal are input and recorded using a high-efficiency encoder for video and audio. The other is a so-called transparent recording system for recording a digitally transmitted bit stream.
【０００４】アメリカ合衆国で審議されているＡＴＶ
（Ａｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ）信号を記
録するには、後者のトランスペアレント記録方式が適し
ている。その理由は、ＡＴＶ信号は既にディジタル圧縮
された信号であり、高能率符号化器や復号化器が不要で
あることや、そのまま記録するので画質の劣化がないこ
となどである。一方、短所としては、高速再生や、スチ
ル、スローなどの特殊再生時の画質である。特に、ビッ
トストリームを斜めトラックにそのまま記録しただけで
は、高速再生時はほとんど画像を再生することができな
い。ATV being discussed in the United States
The latter transparent recording method is suitable for recording the (Advanced Television) signal. The reason is that the ATV signal is already a digitally compressed signal and a high-efficiency encoder or decoder is not necessary, and since it is recorded as it is, there is no deterioration in image quality. On the other hand, the disadvantage is the image quality during high-speed reproduction, special reproduction such as still and slow reproduction. Particularly, if the bit stream is recorded on the diagonal track as it is, almost no image can be reproduced at the time of high speed reproduction.
【０００５】上述のようなＡＴＶ信号を記録するディジ
タルＶＴＲの方式として、１９９３年１０月２６日から
２８日にカナダ国オタワ市で開催された“Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ ＨＤＴＶ’
９３”における技術発表に、“Ａ Ｒｅｃｏｒｄｉｎｇ
Ｍｅｔｈｏｄ ｏｆ ＡＴＶ ｄａｔａ ｏｎ ａＣ
ｏｎｓｕｍｅｒ Ｄｉｇｉｔａｌ ＶＣＲ”がある。以
下、この内容を従来例として述べる。As a method of the digital VTR for recording the above-mentioned ATV signal, "Intern" held in Ottawa, Canada from October 26 to 28, 1993.
national Workshop on HDTV '
"A Recording" in the technical announcement in "93"
Method of ATV data on aC
There is an "Digital Summarization VCR". Hereinafter, this content will be described as a conventional example.
【０００６】家庭用ディジタルＶＴＲのプロトタイプの
基本仕様として、ＳＤ（Ｓｔａｎｄａｒｄ Ｄｅｆｉｎ
ｉｔｉｏｎ）モード時、ディジタル映像信号の記録レー
トを２５Ｍｂｐｓとして、フィールド周波数が６０Ｈｚ
の場合、映像の１フレームを１０トラックの映像エリア
に記録するものがある。ここで、ＡＴＶ信号のデータレ
ートを１７ー１８Ｍｂｐｓとすると、このＳＤモードで
ＡＴＶ信号のトランスペアレント記録が可能になる。As a basic specification of a home digital VTR prototype, SD (Standard Define) is used.
mode), the recording rate of the digital video signal is 25 Mbps, and the field frequency is 60 Hz.
In some cases, one frame of video is recorded in a video area of 10 tracks. Here, when the data rate of the ATV signal is set to 17-18 Mbps, transparent recording of the ATV signal becomes possible in this SD mode.
【０００７】図３０は従来のディジタルＶＴＲの通常再
生時と高速再生時における回転ヘッドのヘッド走査軌跡
を示す図である。図において、隣接したトラックは異な
るアジマス角度を持つヘッドにより交互に斜め記録され
ている。通常再生時は、テープ送り速度が記録時と同じ
であるので、ヘッドは記録トラックに沿って、図３０
（ａ）のようにトレースすることができる。しかし、高
速再生時はテープ速度が異なるためいくつかのトラック
を横切ってトレースし、各同一アジマストラックの断片
のみを再生することができる。図３０（ｂ）では５倍速
の早送りの場合を示す。FIG. 30 is a diagram showing the head scanning loci of the rotary head during normal reproduction and high-speed reproduction of the conventional digital VTR. In the figure, adjacent tracks are alternately recorded obliquely by heads having different azimuth angles. During normal reproduction, the tape feed speed is the same as during recording, so the head moves along the recording track as shown in FIG.
It can be traced as in (a). However, during high speed reproduction, the tape speeds are different, so that it is possible to trace across several tracks and reproduce only the fragments of each same azimuth track. FIG. 30B shows the case of fast-forwarding at 5 times speed.
【０００８】ＭＰＥＧ２のビットストリームで（ＡＴＶ
信号のビットストリームはほぼＭＰＥＧ２のビットスト
リームに準拠している。）は、イントラ符号化されたブ
ロックのみが他のフレームを参照せずに独立に復号でき
る。もし、ＭＰＥＧ２のビットストリームが順番に各ト
ラックに記録されているとしたら、高速再生時の再生デ
ータは間欠的に再生された再生データからイントラ符号
されたデータを分離し上記分離されたイントラ符号化さ
れたデータのみで画像を再構成することになる。このと
き、スクリーン上では、再生されるエリアは連続ではな
く、また、ブロックの断片がスクリーンに広がることに
なる。さらに、ビットストリームは可変長符号化されて
いるので、スクリーンのすべてが周期的に更新される保
証はなく、ある一部が長い時間更新されないこともあ
る。結果として、高速再生時の画質は十分とは言えず、
家庭用ディジタルＶＴＲでは受け入れられないことにな
る。In the MPEG2 bit stream (ATV
The bit stream of the signal substantially conforms to the MPEG2 bit stream. ), Only intra-coded blocks can be independently decoded without reference to other frames. If the MPEG2 bit stream is recorded on each track in order, the reproduction data at the time of high-speed reproduction is separated from the intra-coded data from the reproduction data intermittently reproduced, and the separated intra-encoding is performed. The image will be reconstructed only with the obtained data. At this time, the reproduced area is not continuous on the screen, and the block fragments spread on the screen. Moreover, since the bitstream is variable length coded, there is no guarantee that all of the screen will be updated periodically, and some may not be updated for a long time. As a result, the image quality during high-speed playback is not sufficient,
It would be unacceptable for home digital VTRs.
【０００９】図３１は高速再生が可能な従来のビットス
トリーム記録装置のブロック構成図である。ここでは、
各トラックの映像エリアを、すべてのＡＴＶ信号のビッ
トストリームを記録するメインエリアと、高速再生時に
画像の再構成に用いるビットストリームの重要な部分
（ＨＰデータ）を記録する複写エリアとに分ける。高速
再生時は、イントラ符号化ブロックのみが有効であるの
で、複写エリアにこれを記録するが、さらにデータを削
減するために、すべてのイントラ符号化ブロックから低
域周波数成分を抜き出して、ＨＰデータとして記録す
る。図３１において、１はビットストリームの入力端
子、２はビットストリームの出力端子、３はＨＰデータ
の出力端子、４は可変長復号器、５はカウンタ、６はデ
ータ抜き取り回路、７はＥＯＢ（Ｅｎｄ ｏｆ Ｂｌｏ
ｃｋ）付加回路である。FIG. 31 is a block diagram of a conventional bit stream recording apparatus capable of high speed reproduction. here,
The video area of each track is divided into a main area for recording a bit stream of all ATV signals and a copy area for recording an important part (HP data) of the bit stream used for image reconstruction during high speed reproduction. During high-speed playback, only the intra-coded block is effective, so this is recorded in the copy area. However, in order to further reduce the data, the low-frequency components are extracted from all intra-coded blocks and the HP data To record as. In FIG. 31, 1 is an input terminal of a bit stream, 2 is an output terminal of a bit stream, 3 is an output terminal of HP data, 4 is a variable length decoder, 5 is a counter, 6 is a data extracting circuit, and 7 is EOB (End). of Blo
ck) is an additional circuit.
【００１０】ＭＰＥＧ２のビットストリームは入力端子
１から入力され、出力端子２からそのまま出力されて、
メインエリアに順次記録される。一方、入力端子１から
のビットストリームは可変長復号化器４にも入力され、
ＭＰＥＧ２のビットストリームのシンタックスが解析さ
れ、イントラ画像を検出し、カウンタ５にてタイミング
を発生し、データ抜き取り回路６でイントラ画像のすべ
てのブロックの低域周波数成分を抜き出し、さらに、Ｅ
ＯＢ付加回路７でＥＯＢを付加して、ＨＰデータを構成
し、複写エリアに記録する。The MPEG2 bit stream is input from the input terminal 1 and output from the output terminal 2 as it is,
It is sequentially recorded in the main area. On the other hand, the bit stream from the input terminal 1 is also input to the variable length decoder 4,
The syntax of the MPEG2 bit stream is analyzed, an intra image is detected, timing is generated by a counter 5, a low frequency component of all blocks of the intra image is extracted by a data extracting circuit 6, and E
The OB adding circuit 7 adds EOB to form HP data and records it in the copy area.
【００１１】図３２は従来のディジタルＶＴＲの通常再
生時と高速再生時の概要を示す図である。通常再生時は
メインエリアに記録されているすべてのビットストリー
ムが再生され、ディジタルＶＴＲの外にあるＭＰＥＧ２
復号器に送られる。ＨＰデータは捨てられる。一方、高
速再生時は、複写エリアのＨＰデータのみが集められて
復号器に送られ、メインエリアのビットストリームは捨
てられる。FIG. 32 is a diagram showing an outline of a conventional digital VTR during normal reproduction and high speed reproduction. During normal playback, all bitstreams recorded in the main area are played back, and MPEG2 outside the digital VTR is played.
Sent to the decoder. HP data is discarded. On the other hand, during high speed reproduction, only HP data in the copy area is collected and sent to the decoder, and the bit stream in the main area is discarded.
【００１２】次に、メインエリアと複写エリアの１トラ
ック上の配置について述べる。図３３は一般的な高速再
生時のヘッド走査軌跡図である。テープ速度が整数倍速
で、位相ロック制御されておれば、ヘッドスキャンニン
グは同じアジマストラックに同期する。従って、再生さ
れるデータの位置は固定される。図において、再生信号
の出力レベルがー６ｄＢより大きい部分が再生されると
仮定すると、一つのヘッドにより網掛けした領域が再生
されることになる。図３３では９倍速の例を示してお
り、９倍速ではこの網掛け領域の信号読みだしが保証さ
れる。従って、ＨＰデータをこのエリアに記録すれば良
い。しかし、他の倍速では、信号読みだしは保証され
ず、いくつかのテープ速度で読み出せるようこの領域を
選ぶ必要がある。Next, the arrangement of the main area and the copy area on one track will be described. FIG. 33 is a head scanning locus diagram during general high-speed reproduction. If the tape speed is an integral multiple speed and phase lock control is performed, head scanning is synchronized with the same azimuth track. Therefore, the position of the reproduced data is fixed. In the figure, assuming that a portion where the output level of the reproduction signal is higher than -6 dB is reproduced, a shaded area is reproduced by one head. FIG. 33 shows an example of 9 × speed, and at 9 × speed, signal reading of this shaded area is guaranteed. Therefore, HP data may be recorded in this area. However, at other speeds, signal reading is not guaranteed and this area must be chosen for reading at some tape speeds.
【００１３】図３４は従来の複数の高速再生速度時のオ
ーバラップのエリアを説明する図であり、ヘッドが同一
アジマストラックに同期する３つのテープ速度のスキャ
ン領域の例を示す。各テープ速度でスキャンされる領域
には、いくつかの重複領域がある。これらの領域から複
写エリアを選択し、異なるテープ速度でのＨＰデータの
読みだしを保証する。図３４では、４倍、９倍、１７倍
の早送りの場合を示しているが、これらのスキャン領域
は、ー２倍、ー７倍、ー１５倍の早送りの場合と同じに
なる。FIG. 34 is a diagram for explaining an overlap area at a plurality of conventional high-speed reproduction speeds, showing an example of three tape speed scan areas in which the heads are synchronized with the same azimuth track. The area scanned at each tape speed has some overlapping areas. A copy area is selected from these areas to ensure the reading of HP data at different tape speeds. Although FIG. 34 shows the cases of fast-forwarding at 4 times, 9 times, and 17 times, these scan areas are the same as the case of fast-forwarding at −2 times, −7 times, and −15 times.
【００１４】いくつかのテープ速度で、全く同じ領域を
ヘッドがトレースするのは不可能である。それは、テー
プ速度によりヘッドが横切るトラック数が異なるからで
ある。さらに、どの同一アジマストラックからもトレー
スできる必要がある。At some tape speeds it is not possible for the head to trace the exact same area. This is because the number of tracks traversed by the head differs depending on the tape speed. In addition, it should be possible to trace from any one of the same azimuth tracks.
【００１５】図３５は従来のディジタルＶＴＲにおける
５倍速と９倍速のヘッド走査軌跡の図である。図では、
５倍速と９倍速の重複領域から領域１、２、３が選択さ
れている。同じＨＰデータを９トラックに繰り返し記録
することにより、ＨＰデータは５倍速、９倍速どちらで
も読み出せる。FIG. 35 is a diagram showing the head scanning loci at 5 × speed and 9 × speed in the conventional digital VTR. In the figure,
Regions 1, 2, and 3 are selected from the overlapping region of 5 × speed and 9 × speed. By repeatedly recording the same HP data on 9 tracks, the HP data can be read at either 5 × speed or 9 × speed.
【００１６】図３６は従来のディジタルＶＴＲにおける
５倍速再生時の２つのヘッド走査軌跡図である。図から
わかるように、テープ速度と同じトラック数に同じＨＰ
データを繰り返し記録することにより、ＨＰデータは、
同一アジマストラックに同期したヘッドにより、読み出
すことができる。したがって、高速再生の最大のテープ
速度と同じトラック数に、ＨＰデータの複製を繰り返す
ことにより、複製ＨＰデータは、いくつかのテープ速度
で、正方向、逆方向のどちらでも、読み出しを保証する
ことができる。FIG. 36 is a locus diagram of two head scans during 5 × speed reproduction in a conventional digital VTR. As you can see, the same HP for the same number of tracks as the tape speed
By repeatedly recording data, HP data is
Reading can be performed by the head synchronized with the same azimuth track. Therefore, by duplicating the HP data for the same number of tracks as the maximum tape speed for high-speed reproduction, the duplicate HP data can be guaranteed to be read at both the forward and backward directions at some tape speeds. You can
【００１７】図３７は従来のディジタルＶＴＲにおける
トラック配置図であり、メインエリアと複写エリアの例
を示す。家庭用ディジタルＶＴＲでは、各トラックの映
像エリアは１３５のシンクブロックから構成されてお
り、メインエリアは９７シンクブロック、複写エリアは
３２シンクブロックとした。この複写エリアは、図３４
で示した、４、７、１７倍速に対応する重複領域を選ん
でいる。この場合、メインエリアのデータレートは約１
７．４６Ｍｂｐｓ、複写エリアは１７回同じデータが記
録されるので、約３３８．８ｋｂｐｓとなる。FIG. 37 is a track layout diagram in a conventional digital VTR, showing an example of a main area and a copy area. In the home digital VTR, the video area of each track is composed of 135 sync blocks, the main area is 97 sync blocks, and the copy area is 32 sync blocks. This copy area is shown in FIG.
The overlapping area corresponding to 4, 7, and 17 times speed shown by is selected. In this case, the main area data rate is about 1
Since the same data is recorded in the copy area 17 times at 7.46 Mbps, it becomes about 338.8 kbps.
【００１８】[0018]
【発明が解決しようとする課題】従来の家庭用ディジタ
ルＶＴＲは以上のように構成されており、上述のように
上記複写エリアに特殊再生用データを何回も重複して記
録しているために、特殊再生用データの記録レートが著
しく低く、特にスロー再生、あるいは高速再生において
は再生画質が十分に得られないという問題点を有してい
た。たとえば、イントラフレームが２枚／秒とすると、
ＡＴＶ信号のイントラ符号化のみのデータ量は約３Ｍｂ
ｐｓ程度と予測されるが、従来例では約３４０Ｋｂｐｓ
しか記録することができず再生画質は非常に劣化する。The conventional home-use digital VTR is constructed as described above, and as described above, special reproduction data is repeatedly recorded in the copy area. However, there is a problem that the recording rate of the special reproduction data is extremely low, and particularly in slow reproduction or high speed reproduction, the reproduction image quality cannot be sufficiently obtained. For example, if there are 2 intraframes per second,
The amount of data only for intra encoding of the ATV signal is about 3 Mb
It is estimated to be about ps, but in the conventional example it is about 340 Kbps.
Only the recorded data can be recorded, and the reproduced image quality is extremely deteriorated.
【００１９】また、特殊再生時に上記特殊再生エリアに
記録されているデータを用いて構成したＡＴＶ信号のビ
ットストリーム（トランスポートパケット）を出力する
際、イントラ符号化されたデータのみを出力するため、
例えば、イントラフレームのデータ量が多い場合、トラ
ンスポートパケットの伝送過程でトランスポートパケッ
トがオーバフローを起こしＡＴＶデコーダにおいてシス
テムが破綻してしまう場合が発生するという問題点を有
する。また、再生側での特殊再生用メモリのメモリ容量
が必要以上に大きくなるという問題点を有する。Further, when outputting the bit stream (transport packet) of the ATV signal formed by using the data recorded in the special reproduction area at the time of special reproduction, only the intra-coded data is outputted.
For example, when the data amount of the intra frame is large, there is a problem that the transport packet may overflow in the process of transmitting the transport packet and the system may fail in the ATV decoder. There is also a problem that the memory capacity of the special reproduction memory on the reproduction side becomes larger than necessary.
【００２０】また、上記ＳＤモードで定義される（以
下、ＳＤ規格と記す。）ディジタルＶＴＲの１トラック
内の映像信号エリア、およびオーディオ信号エリアの誤
り訂正符号の構成を図３８に示す。ＳＤ規格では映像信
号エリアの誤り訂正符号として記録方向に（８５，７
７，９）のリードソロモン符号（以下、Ｃ１検査符号と
記す。）を、垂直方向に（１４９，１３８，１２）のリ
ードソロモン符号（以下、Ｃ２検査符号と記す。）を用
いている。また、オーディオ信号エリアの誤り訂正符号
として記録方向に映像信号と同様の（８５，７７，９）
のリードソロモン符号（Ｃ１検査符号）を、垂直方向に
（１４，９，６）のリードソロモン符号（以下、Ｃ３検
査符号と記す。）を用いている。また、記録方向の記録
単位である１シンクブロック（Ｃ１ブロック）を図３９
に示す。図３９に示すように１シンクブロックは９０バ
イトで構成されており、その内先頭の５バイトはシンク
パターンとＩＤ信号が記録されており、また後ろの８バ
イトには誤り訂正符号（Ｃ１検出符号）が記録される。FIG. 38 shows the structure of the error correction code in the video signal area and audio signal area in one track of the digital VTR defined in the SD mode (hereinafter referred to as SD standard). In the SD standard, the error correction code of the video signal area is recorded in the recording direction (85, 7
7, 9) Reed-Solomon code (hereinafter, referred to as C1 check code) is used in the vertical direction (149, 138, 12) Reed-Solomon code (hereinafter, referred to as C2 check code). Also, as an error correction code in the audio signal area, the same as the video signal in the recording direction (85, 77, 9)
Reed-Solomon code (C1 check code) is used in the vertical direction (14, 9, 6) Reed-Solomon code (hereinafter referred to as C3 check code). Further, FIG. 39 shows one sync block (C1 block) which is a recording unit in the recording direction.
Shown in. As shown in FIG. 39, one sync block is composed of 90 bytes, of which the sync pattern and ID signal are recorded in the first 5 bytes, and the error correction code (C1 detection code) in the last 8 bytes. ) Is recorded.
【００２１】上述のように、特殊再生時（高速再生、ス
ロー再生、スチル再生時など）、回転ヘッドは記録トラ
ックを斜めに横ぎるため再生信号は各トラックより間欠
的に再生される。よって、特殊再生時には図３８（ａ）
に示すような誤り訂正ブロック（映像データ）を構成す
ることができない。従って、特殊再生時にはＣ１検査符
号による誤り訂正のみ再生データに施す。As described above, during special reproduction (high-speed reproduction, slow reproduction, still reproduction, etc.), since the rotary head crosses the recording track diagonally, the reproduction signal is reproduced intermittently from each track. Therefore, during special reproduction, FIG.
It is not possible to construct an error correction block (video data) as shown in FIG. Therefore, during special reproduction, only the error correction by the C1 check code is applied to the reproduced data.
【００２２】Ｃ１検査符号による誤り訂正のみを施した
場合、シンボルエラーレートが０．０１の場合、誤り検
出確率は１．５６×１０ー3となり、約８シンクブロック
に１個の誤りが検出される事になる。特に特殊再生時に
は再生出力が安定しないのでシンボルエラーレートが
０．０１以上になる場合が多々発生する。記録データは
可変長符号化が施されているため誤りが発生すると以降
の再生データが使用することができなくなり、再生画質
の劣化を招く。また、見逃し誤りも７．００×１０ー8と
非常に発生頻度が高くなる。When only the error correction by the C1 check code is applied and the symbol error rate is 0.01, the error detection probability is 1.56 × 10 −3 , and one error is detected in about 8 sync blocks. Will be Especially during special reproduction, the reproduction output is not stable, so that the symbol error rate often becomes 0.01 or more. Since the recorded data is variable-length coded, if an error occurs, the reproduced data cannot be used thereafter, which causes deterioration of the reproduced image quality. Further, residual error is also very occurrence frequency as high as 7.00 × 10 over 8.
【００２３】また、特殊再生時に上記特殊再生エリアに
記憶されているデータを用いて構成したＡＴＶ信号のビ
ットストリーム（トランスポートパケット）を出力する
際、イントラ符号化されたデータのみを出力するため、
例えば、イントラフレームのデータ量が多い場合、トラ
ンスポートパケットがオーバフローを起こしＡＴＶデコ
ーダにおいてシステムが破綻してしまう場合が発生する
という問題点を有する。また、再生側での特殊再生用メ
モリのメモリ容量が必要以上に大きくなるという問題点
を有する。Further, when outputting the bit stream (transport packet) of the ATV signal formed by using the data stored in the special reproduction area at the time of special reproduction, only the intra-coded data is outputted.
For example, when the data amount of the intra frame is large, there is a problem in that the transport packet may overflow and the system may fail in the ATV decoder. There is also a problem that the memory capacity of the special reproduction memory on the reproduction side becomes larger than necessary.
【００２４】本発明は、以上のような問題点を解決する
ためになされたもので、特にスロー再生、あるいは高速
再生時の再生画質を改善するとともに、特殊再生時（高
速再生、スロー再生、およびスチル再生時）にＡＴＶデ
コーダ側の制御が通常再生時とまったく変わらないよう
にインターフェイス制御を行なうことができ、また、高
速再生時のメモリ容量を削減し、効率よく高速再生を行
うことができるディジタル信号再生装置を得ることを目
的とする。The present invention has been made to solve the above problems, and particularly improves the playback image quality during slow playback or high speed playback, and also during special playback (high speed playback, slow playback, and Interface control can be performed during still playback) so that the control on the ATV decoder side does not change at all during normal playback, and the memory capacity during high-speed playback can be reduced, enabling efficient high-speed playback. The purpose is to obtain a signal reproducing device.
【００２５】[0025]
【課題を解決するための手段】本発明の請求項１に係る
ディジタル信号再生装置は、パケットの状態で入力され
た、フレームあるいはフィールド内、もしくは、フレー
ムあるいはフィールド間符号化されたディジタル映像信
号と、ディジタルオーディオ信号とがトランスペアレン
ト記録されるとともに、上記ビットストリームよりフレ
ームあるいはフィールド内符号化の施された上記ディジ
タル映像信号より特殊再生時に用いる特殊再生用データ
が生成され、上記生成された特殊再生用データが所定の
位置に記録されている記録媒体を再生するディジタル信
号再生装置において、特殊再生時に再生信号より上記特
殊再生用データを分離するデータ分離手段と、分離され
た上記特殊再生用データを記憶するデータ記憶手段と、
スライス内の全てのマクロブロックが動きベクトルが０
で予測誤差が０であるスライスデータを発生する静止画
スライスデータ発生手段とを有し、前記データ記憶手段
より分離された１フレーム、あるいは１フィールド分の
上記特殊再生用データを出力した後に、上記静止画スラ
イス発生手段の出力を所定のフレーム数分出力するよう
に上記静止画スライス発生手段を制御するように構成す
るものである。A digital signal reproducing apparatus according to a first aspect of the present invention provides a digital video signal which is input in a packet state and is encoded in a frame or a field or between frames or fields. , A digital audio signal is transparently recorded, and special reproduction data used for special reproduction is generated from the bit stream from the digital video signal subjected to intra-frame or field encoding, and the special reproduction data thus generated is generated. In a digital signal reproducing apparatus for reproducing a recording medium in which data is recorded at a predetermined position, a data separating means for separating the special reproduction data from the reproduction signal at the time of special reproduction, and the separated special reproduction data are stored. Data storage means for
All macroblocks in a slice have motion vector 0
And still image slice data generating means for generating slice data having a prediction error of 0, and after outputting the special reproduction data for one frame or one field separated from the data storage means, The still image slice generating means is controlled so that the output of the still image slice generating means is output by a predetermined number of frames.
【００２６】また、本発明の請求項２に係るディジタル
信号再生装置は、パケットの状態で入力された、フレー
ムあるいはフィールド内、もしくは、フレームあるいは
フィールド間符号化されたディジタル映像信号と、ディ
ジタルオーディオ信号とがトランスペアレント記録され
るとともに、上記ビットストリームよりフレームあるい
はフィールド内符号化の施された上記ディジタル映像信
号より特殊再生時に用いる特殊再生用データが生成さ
れ、上記生成された特殊再生用データが所定の位置に記
録されている記録媒体を再生するディジタル信号再生装
置において、特殊再生時に再生信号より上記特殊再生用
データを分離するデータ分離手段と、分離された上記特
殊再生用データを記憶するデータ記憶手段と、スライス
内の全てのマクロブロックが動きベクトルが０で予測誤
差が０であるスライスデータを発生する静止画スライス
データ発生手段を有し、間欠的に再生されてきた再生デ
ータより上記データ分離手段で分離された上記特殊再生
用データを１あるいは複数スライス、および静止画スラ
イスデータ発生手段の出力用いて１フレーム分のトラン
スポートパケットを構成するとともに上記トランスポー
トパケットをフィールド、あるいはフレーム間予測モー
ドのパケットとし、また上記間欠的に再生された特殊再
生用データを強制的なイントラフレームのモードとし伝
送するようにパケットを構成するものである。According to a second aspect of the present invention, there is provided a digital signal reproducing apparatus in which a digital video signal input in a packet state, coded within a frame or field, or between frames or fields, and a digital audio signal. And are transparently recorded, and special reproduction data used for special reproduction is generated from the digital video signal that has been subjected to intra-frame or field encoding from the bit stream, and the generated special reproduction data has a predetermined value. In a digital signal reproducing apparatus for reproducing a recording medium recorded at a position, data separating means for separating the special reproduction data from the reproduction signal during special reproduction, and data storage means for storing the separated special reproduction data. And all macros in the slice Clock has a still image slice data generating means for generating slice data having a motion vector of 0 and a prediction error of 0, and the special reproduction separated from the reproduced data intermittently reproduced by the data separating means. Data for one or more slices, and the output of the still image slice data generating means is used to form a transport packet for one frame, and the transport packet is used as a field or a packet in the inter-frame prediction mode. The packet is configured so that the special reproduction data reproduced in (1) is transmitted in the forced intra-frame mode.
【００２７】また、本発明の請求項３に係るディジタル
信号再生装置は、スチル再生時は、上記静止画パケット
生成手段での出力を、通常再生時に再生された上記フレ
ームあるいはフレームの最終データ出力終了後、常に選
択するように構成するものである。Further, in the digital signal reproducing apparatus according to the third aspect of the present invention, at the time of still reproduction, the output from the still image packet generating means is made to end the output of the frame reproduced at the normal reproduction or the final data output of the frame. After that, it is configured to always select.
【００２８】また、本発明の請求項４に係るディジタル
信号再生装置は、高速再生へのモード以降時には、サー
ボ系がロックし、かつ上記高速再生エリアより上記特殊
再生用のイントラフレームのデータが再生されるまで、
上記静止画パケット生成手段の出力を選択するように、
上記データ切り換え手段を制御するように構成するもの
である。Further, in the digital signal reproducing apparatus according to the fourth aspect of the present invention, the servo system is locked and the intra-frame data for special reproduction is reproduced from the high speed reproduction area after the mode for high speed reproduction. Until done
To select the output of the still image packet generation means,
It is configured to control the data switching means.
【００２９】また、本発明の請求項５に係るディジタル
信号再生装置は、少なくとも逆方向の特殊再生時に上記
制御方式を用いるように構成するものである。A digital signal reproducing apparatus according to a fifth aspect of the present invention is configured to use the above control method at least during special reproduction in the reverse direction.
【００３０】また、本発明の請求項６に係るディジタル
信号再生装置は、パケットの状態で入力された、フレー
ムあるいはフィールド内、もしくは、フレームあるいは
フィールド間符号化されたディジタル映像信号と、ディ
ジタルオーディオ信号とがトランスペアレント記録され
るとともに、上記ビットストリームよりフレームあるい
はフィールド内符号化の施された上記ディジタル映像信
号より特殊再生時に用いる特殊再生用データが生成さ
れ、上記生成された特殊再生用データが所定の位置に記
録されている磁気テープを再生するディジタル信号再生
装置において、再生信号より上記特殊再生用データを分
離するデータ分離手段と、ディジタル信号記録再生装置
より出力されたデータをデコードし再生画像データを復
元する際、画面上の特定エリアの信号を静止するための
パケットを生成する特定エリア固定パケット生成手段を
有し、特殊再生時、間欠的に再生されてきたデータを用
いて再生画像を構成する際、上記特定パケット固定手段
の出力と、上記再生データを切り換えて１フレームの上
記特殊再生用データを複数フレームに分けて伝送するよ
うに構成するものである。According to a sixth aspect of the present invention, there is provided a digital signal reproducing apparatus in which a digital video signal input in a packet state, coded in a frame or field or between frames or fields, and a digital audio signal. And are transparently recorded, and special reproduction data to be used in special reproduction is generated from the digital video signal that has been subjected to intra-frame or field encoding from the bit stream, and the generated special reproduction data has a predetermined value. In a digital signal reproducing apparatus for reproducing a magnetic tape recorded at a position, data separating means for separating the special reproduction data from the reproduction signal and data reproduced by the digital signal recording / reproducing apparatus to reproduce reproduced image data. On the screen when restoring It has a specific area fixed packet generating means for generating a packet for stopping a signal of a constant area, and when the reproduced image is constructed by using the data intermittently reproduced during the special reproduction, the specific packet fixing means Output and the reproduction data are switched to divide one frame of the special reproduction data into a plurality of frames for transmission.
【００３１】[0031]
【作用】本発明の請求項１に係るディジタル信号再生装
置においては、パケットの状態で入力された、フレーム
あるいはフィールド内、もしくは、フレームあるいはフ
ィールド間符号化されたディジタル映像信号と、ディジ
タルオーディオ信号とがトランスペアレント記録される
とともに、上記ビットストリームよりフレームあるいは
フィールド内符号化の施された上記ディジタル映像信号
より特殊再生時に用いる特殊再生用データが生成され、
上記生成された特殊再生用データが所定の位置に記録さ
れている記録媒体を再生するディジタル信号再生装置に
おいて、特殊再生時に、再生信号より上記特殊再生用デ
ータを分離するデータ分離手段と、分離された上記特殊
再生用データを記憶するデータ記憶手段と、スライス内
の全てのマクロブロックが動きベクトルが０で予測誤差
が０であるスライスデータを発生する静止画スライスデ
ータ発生手段を有し、前記データ記憶手段より分離され
た１フレーム、あるいは１フィールド分の上記特殊再生
用データを出力した後に、上記静止画スライス発生手段
の出力を所定のフレーム数分出力するように上記静止画
スライス発生手段を制御するように構成するので、メモ
リ容量の削減が行え、回路規模の削減が図れるととも
に、ＡＴＶデコーダに特殊再生モードを意識させること
なく特殊再生が実現できる。In the digital signal reproducing apparatus according to the first aspect of the present invention, the digital video signal and the digital audio signal, which are input in the packet state, are encoded in the frame or field or between the frames or fields. Is transparently recorded, and special reproduction data to be used at the time of special reproduction is generated from the digital video signal that has been subjected to frame or field encoding from the bit stream,
In a digital signal reproducing apparatus for reproducing a recording medium on which the generated special reproduction data is recorded at a predetermined position, at the time of special reproduction, data separation means for separating the special reproduction data from the reproduction signal is separated. And data storage means for storing the special reproduction data, and still image slice data generation means for generating slice data in which all macroblocks in the slice have a motion vector of 0 and a prediction error of 0. The still picture slice generating means is controlled so that the special reproduction data for one frame or one field separated from the storage means is outputted, and then the output of the still picture slice generating means is outputted for a predetermined number of frames. Since it is configured so that the memory capacity can be reduced, the circuit scale can be reduced, and the ATV decoder can be reduced. Special playback can be realized without being conscious of the special playback mode.
【００３２】また、本発明の請求項２に係るディジタル
信号再生装置においては、パケットの状態で入力され
た、フレームあるいはフィールド内、もしくは、フレー
ムあるいはフィールド間符号化されたディジタル映像信
号と、ディジタルオーディオ信号とがトランスペアレン
ト記録されるとともに、上記ビットストリームよりフレ
ームあるいはフィールド内符号化の施された上記ディジ
タル映像信号より特殊再生時に用いる特殊再生用データ
が生成され、上記生成された特殊再生用データが所定の
位置に記録されている記録媒体を再生するディジタル信
号再生装置において、特殊再生時に再生信号より上記特
殊再生用データを分離するデータ分離手段と、分離され
た上記特殊再生用データを記憶するデータ記憶手段と、
スライス内の全てのマクロブロックが動きベクトルが０
で予測誤差が０であるスライスデータを発生する静止画
スライスデータ発生手段とを有し、間欠的に再生されて
きた再生データより上記データ分離手段で分離された上
記特殊再生用データを１あるいは複数スライス、および
静止画スライスデータ発生手段の出力を用いて１フレー
ム分のトランスポートパケットを構成するとともに上記
トランスポートパケットをフィールド、あるいはフレー
ム間予測モードのパケットとし、また上記間欠的に再生
された特殊再生用データを強制的なイントラフレームの
モードとし伝送するようにパケットを構成するので、高
速再生時のメモリ容量の削減を行うことができ、回路規
模の削減を行うことができる。Further, in the digital signal reproducing apparatus according to the second aspect of the present invention, a digital video signal input in a packet state, coded within a frame or field, or between frames or fields, and a digital audio signal. The signal and the signal are transparently recorded, and the special reproduction data to be used in the special reproduction is generated from the digital video signal encoded in the frame or in the field from the bit stream, and the generated special reproduction data is predetermined. In a digital signal reproducing apparatus for reproducing the recording medium recorded at the position, data separating means for separating the special reproduction data from the reproduction signal during special reproduction, and data storage for storing the separated special reproduction data. Means and
All macroblocks in a slice have motion vector 0
And still image slice data generating means for generating slice data having a prediction error of 0, and one or a plurality of the special reproduction data separated by the data separating means from the reproduction data intermittently reproduced. The slice and the output of the still image slice data generating means are used to form a transport packet for one frame, and the transport packet is used as a field or a packet in the inter-frame prediction mode, and the special packet reproduced intermittently. Since the packet is configured so that the reproduction data is transmitted in the forced intra-frame mode, it is possible to reduce the memory capacity at the time of high-speed reproduction and to reduce the circuit scale.
【００３３】また、本発明の請求項３に係るディジタル
信号再生装置においては、スチル再生時は、上記静止画
パケット生成手段での出力を、通常再生時に再生された
上記フレームあるいはフレームの最終データ出力終了
後、常に出力するように構成するので、特殊再生用のデ
ータを用いないスチル再生においてもディジタルＶＴＲ
側に１フレーム分のイントラ情報を蓄えるメモリを設け
る必要がなく、高速再生時に用いる静止画パケット生成
手段を用いることにより良好な再生画像を構成すること
ができる。Further, in the digital signal reproducing apparatus according to claim 3 of the present invention, during still reproduction, the output from the still image packet generating means is output as the frame or the final data output of the frame reproduced during normal reproduction. Since the output is always performed after the end, the digital VTR is used even in the still reproduction without using the special reproduction data.
It is not necessary to provide a memory for storing one frame of intra information on the side, and a good reproduced image can be constructed by using the still image packet generating means used during high speed reproduction.
【００３４】また、本発明の請求項４に係るディジタル
信号再生装置においては、高速再生へのモード以降時に
は、サーボ系がロックし、かつ上記高速再生エリアより
上記特殊再生用のイントラフレームのデータが再生され
るまで、上記静止画パケット生成手段の出力を選択する
ように、上記データ切り換え手段を制御するように構成
するので、モード移行時においても再生画像を乱すこと
なくスムーズにモード移行を行なうことができる。Further, in the digital signal reproducing apparatus according to the fourth aspect of the present invention, the servo system is locked and the intra-frame data for special reproduction is transferred from the high-speed reproduction area after the high-speed reproduction mode. Since the data switching means is controlled so as to select the output of the still image packet generating means until the reproduction, the mode transition can be performed smoothly without disturbing the reproduced image even at the time of mode transition. You can
【００３５】また、本発明の請求項５に係るディジタル
信号再生装置においては、少なくとも逆方向の特殊再生
時に上記制御方式を用いるように構成するので、高速再
生時のメモリ容量の削減を行うことができるとともに、
逆方向再生用に設けるデータの並べ変え用メモリが不要
になり、さらなる回路規模の削減を行うことができる。Further, in the digital signal reproducing apparatus according to the fifth aspect of the present invention, since the above-mentioned control system is used at least during the special reproduction in the reverse direction, it is possible to reduce the memory capacity during the high speed reproduction. While you can
A memory for rearranging data provided for reverse reproduction is not required, and the circuit scale can be further reduced.
【００３６】また、本発明の請求項６に係るディジタル
信号再生装置においては、パケットの状態で入力され
た、フレームあるいはフィールド内、もしくは、フレー
ムあるいはフィールド間符号化されたディジタル映像信
号と、ディジタルオーディオ信号とがトランスペアレン
ト記録されるとともに、上記ビットストリームよりフレ
ームあるいはフィールド内符号化の施された上記ディジ
タル映像信号より特殊再生時に用いる特殊再生用データ
が生成され、上記生成された特殊再生用データが所定の
位置に記録されている記録媒体を再生するディジタル信
号再生装置において、再生信号より上記特殊再生用デー
タを分離するデータ分離手段と、ディジタル信号記録再
生装置より出力されたデータをデコードし再生画像デー
タを復元する際、画面上の特定エリアの信号を静止する
ためのパケットを生成する特定エリア固定パケット生成
手段を有し、特殊再生時、間欠的に再生されてきたデー
タを用いて再生画像を構成する際、上記特定パケット固
定手段の出力と、上記再生データを切り換えて１フレー
ムの上記特殊再生用データを複数フレームに分けて伝送
するように構成するので、高速再生時のメモリ容量の削
減を行うことができる。Further, in the digital signal reproducing apparatus according to the sixth aspect of the present invention, a digital video signal which is coded in a frame or field or between frames or fields and a digital audio signal inputted in a packet state. The signal and the signal are transparently recorded, and the special reproduction data to be used in the special reproduction is generated from the digital video signal which has been subjected to the intra-frame or field encoding from the bit stream, and the generated special reproduction data is predetermined. In the digital signal reproducing apparatus for reproducing the recording medium recorded at the position, the data separating means for separating the special reproduction data from the reproduction signal and the reproduced image data by decoding the data output from the digital signal recording / reproducing apparatus. When restoring It has a specific area fixed packet generating means for generating a packet for stopping the signal of the above specific area, and when the reproduced image is constructed using the data reproduced intermittently during the special reproduction, the specific packet Since the output of the fixing means and the reproduction data are switched so that one frame of the special reproduction data is divided into a plurality of frames for transmission, it is possible to reduce the memory capacity during high-speed reproduction.
【００３７】[0037]
実施例１．図１は本発明の一実施例であるディジタルＶ
ＴＲの再生系のブロック構成図である。図において、１
９は回転ドラム、２０ａ、および２０ｂは回転ヘッド、
２１はヘッドアンプ、２２は再生信号よりディジタルデ
ータを検出する信号検出回路、２３は信号検出回路２２
より出力される再生ディジタルデータにディジタル復調
を施すディジタル復調回路、２４は上記ディジタル復調
信号よりＩＤ信号を検出するＩＤ検出回路、２５はディ
ジタル復調の施された再生信号中に含まれる誤りを上記
Ｃ１検査符号（記録方向の誤り訂正符号）を用いて誤り
訂正、あるいは誤り検出する第１の誤り訂正復号回路、
２６は通常再生時、Ｃ１検査符号で誤り訂正されなかっ
たデータ（誤り検出されたデータ、あるいは誤りを見逃
したデータ）にＣ２検査符号（映像信号の垂直方向に付
加されている誤り訂正符号）を用いて誤り訂正、あるい
は誤り検出を行う第２の誤り訂正復号回路、２７は第３
のメモリ、２８は特殊再生用データに付加されている誤
り訂正符号（以下、Ｃ４検査符号と記す。なお、Ｃ４検
査符号についての詳細は後で述べる。）を用いて誤り訂
正、あるいは誤り検出を行う第３の誤り訂正復号回路、
２９は第４のメモリ、３０は第３のメモリ２７、あるい
は第４のメモリ２９より出力される制御信号に基づき静
止画パケットを生成する静止画パケット生成回路、３
１、および３２はスイッチ、３３はデータの出力端子で
ある。Example 1. FIG. 1 shows a digital V which is an embodiment of the present invention.
It is a block configuration diagram of a reproduction system of TR. In the figure, 1
9 is a rotary drum, 20a and 20b are rotary heads,
Reference numeral 21 is a head amplifier, 22 is a signal detection circuit for detecting digital data from a reproduction signal, and 23 is a signal detection circuit 22.
A digital demodulation circuit for performing digital demodulation on the reproduced digital data outputted by the reference numeral 24 is an ID detection circuit for detecting an ID signal from the digital demodulated signal, and 25 is an error signal contained in the reproduced signal subjected to the digital demodulation. A first error correction decoding circuit for performing error correction or error detection using a check code (error correction code in the recording direction),
Reference numeral 26 denotes a C2 check code (error correction code added in the vertical direction of the video signal) to data that has not been error-corrected by the C1 check code (data in which an error has been detected or data that has missed an error) during normal reproduction. A second error correction decoding circuit for performing error correction or error detection by using 27 is a third
The memory 28 is used for error correction or error detection using an error correction code (hereinafter referred to as a C4 check code. The C4 check code will be described later in detail) added to the special reproduction data. A third error correction decoding circuit for performing,
29 is a fourth memory, 30 is a still image packet generation circuit that generates a still image packet based on a control signal output from the third memory 27 or the fourth memory 29, 3
Reference numerals 1 and 32 are switches, and 33 is a data output terminal.
【００３８】以下、本実施例１の内容について説明する
前にディジタルＶＴＲ等に用いられるＩＤ信号について
簡単に説明する。ＳＤ規格で述べられているディジタル
ＶＴＲのＩＤ信号は、トラックナンバー、シンクブロッ
クナンバー等の付加情報、および再生時ＩＤ信号中に含
まれる誤りを訂正、あるいは検出するための誤り訂正検
出符号が記録される。これは、通常再生時にドロップア
ウトなどで、数シンクブロックの情報が欠落した際に、
ドロップアウト直後、正しく再生されたシンクブロック
のデータを上記図３８に示す１誤り訂正ブロック内の所
定のアドレスに記憶するための補助信号として用いられ
る。また、高速再生、スロー再生等の特殊再生時には再
生シンクブロックのデータのメモリ４０（メモリ４０の
詳細については後述する。）への書き込みアドレス発生
の際の基準信号として用いられる。本実施例１では、Ｉ
Ｄ信号として上記トラックナンバー、トラック内のシン
クブロックナンバー、および再生時ＩＤ信号中に発生す
る誤りを検出する誤り検出符号が記録されているものと
する。Before describing the contents of the first embodiment, the ID signal used in a digital VTR or the like will be briefly described below. The digital VTR ID signal described in the SD standard records additional information such as a track number and a sync block number, and an error correction detection code for correcting or detecting an error contained in the ID signal during reproduction. It This is because when the information of several sync blocks is missing due to dropout during normal playback,
Immediately after the dropout, it is used as an auxiliary signal for storing the data of the correctly reproduced sync block at a predetermined address in one error correction block shown in FIG. Further, during special reproduction such as high speed reproduction and slow reproduction, it is used as a reference signal when a write address of the data of the reproduction sync block to the memory 40 (details of the memory 40 will be described later) is generated. In the first embodiment, I
As the D signal, it is assumed that the track number, the sync block number in the track, and an error detection code for detecting an error occurring in the ID signal during reproduction are recorded.
【００３９】図２は本発明の一実施例である第３誤り訂
正復号回路２８のブロック構成図である。（なお、第２
の誤り訂正復号回路２６も各メモリのサイズなどは異な
るが基本的に同一構成をとる。）図において、４０はメ
モリ、４１は再生データの更新フラグを格納するデータ
更新フラグメモリ、４２は上記データ更新フラグメモリ
４１を制御する更新フラグメモリ制御回路、４３は入力
されたデータに誤り訂正を施す誤り訂正回路、４４はメ
モリ４０、データ更新フラグメモリ４１、更新フラグメ
モリ制御回路４２、および誤り訂正回路４３を制御する
誤り訂正制御回路、４５は再生データの入力端子、４６
はＩＤ検出回路２４より出力されるＩＤ情報、及びＩＤ
信号の誤り検出フラグの入力端子、４７は誤り訂正の施
されたデータの出力端子、４８は誤り検出フラグの出力
端子である。なお、上記更新フラグデータの詳細は後述
する。FIG. 2 is a block diagram of the third error correction decoding circuit 28 which is an embodiment of the present invention. (Note that the second
The error correction decoding circuit 26 also basically has the same configuration although the size of each memory is different. In the figure, 40 is a memory, 41 is a data update flag memory for storing an update flag of reproduction data, 42 is an update flag memory control circuit for controlling the data update flag memory 41, and 43 is an error correction for the input data. An error correction circuit to be applied, 44 is an error correction control circuit for controlling the memory 40, the data update flag memory 41, the update flag memory control circuit 42, and the error correction circuit 43, 45 is an input terminal for reproduction data, 46
Is the ID information output from the ID detection circuit 24 and the ID
An error detection flag input terminal of the signal, 47 is an output terminal of error-corrected data, and 48 is an error detection flag output terminal. The details of the update flag data will be described later.
【００４０】図３は本発明の一実施例である誤り訂正回
路４３のブロック構成図である。図において、５０はメ
モリ４０より読み出されたデータよりシンドロームを生
成した後、シンドロームをもとに再生データ中の誤りを
訂正あるいは検出する誤り訂正コア回路（なお、メモリ
４０内に格納されているデータの誤り訂正も誤り訂正コ
ア回路５０で行なう。）、５１は誤り訂正制御回路４４
より出力される制御信号に基づき誤り訂正コア回路５０
を制御する制御信号を発生する誤り訂正コア制御回路、
５２はデータ更新フラグメモリ４１より出力されるデー
タ更新フラグ位置を記憶する強制イレージャフラグ記憶
メモリ、５３は第１の誤り訂正復号器２５でＣ１検査符
号による誤り訂正復号（以下、Ｃ１復号と記す。）時に
検出された誤り位置を記憶するＣ１誤り検出フラグ記憶
メモリ、５４はＣ４検査符号による誤り訂正復号（以
下、Ｃ４復号と記す。）時に検出された誤り位置を記憶
するＣ４誤り検出フラグ記憶メモリである。FIG. 3 is a block diagram of the error correction circuit 43 which is an embodiment of the present invention. In the figure, reference numeral 50 denotes an error correction core circuit (which is stored in the memory 40) that generates a syndrome from the data read from the memory 40 and then corrects or detects an error in the reproduced data based on the syndrome. Data error correction is also performed by the error correction core circuit 50.), 51 is an error correction control circuit 44.
Error correction core circuit 50 based on the control signal output from
An error correction core control circuit for generating a control signal for controlling
52 is a forced erasure flag storage memory for storing the data update flag position output from the data update flag memory 41, and 53 is error correction decoding by the C1 check code in the first error correction decoder 25 (hereinafter referred to as C1 decoding). A C1 error detection flag storage memory that stores the error position detected at some time, and a C4 error detection flag storage memory 54 that stores the error position detected at the time of error correction decoding by C4 check code (hereinafter referred to as C4 decoding). is there.
【００４１】５５は誤り訂正コア制御回路５１より出力
される制御信号に基づき上記強制イレージャフラグ記憶
メモリ５２、Ｃ１誤り検出フラグ記憶メモリ５３、およ
びＣ４誤り検出フラグ記憶メモリ５４へのデータの書き
込み、およびデータの読みだし制御信号を発生するフラ
グメモリ制御回路、５６は誤りを検出したデータに付加
する誤り検出フラグを発生する誤り検出フラグ発生回
路、５７は誤り検出フラグ発生回路５６より出力される
上記誤り検出フラグを記憶する誤り検出フラグメモリ、
５８はデータ更新フラグメモリ４１より出力されるデー
タ更新フラグの入力端子、５９はメモリ４０とデータを
やりとりを行なう入出力端子、６０は誤り訂正制御回路
４４との制御信号の入出力端子、６１は誤り訂正コア制
御回路５１より出力される制御信号に基づき、所定のタ
イミングで誤り検出フラグメモリ５７より読み出された
データを出力する出力端子である。なお、誤り訂正の施
された再生データはメモリ４０より出力端子４７を介し
て第４のメモリ２９へ入力される。Reference numeral 55 denotes writing of data to the forced erasure flag storage memory 52, C1 error detection flag storage memory 53, and C4 error detection flag storage memory 54 based on a control signal output from the error correction core control circuit 51, and data writing. Flag memory control circuit for generating a read control signal, 56 is an error detection flag generation circuit for generating an error detection flag to be added to the data in which an error is detected, and 57 is the error detection output from the error detection flag generation circuit 56. Error detection flag memory that stores flags,
Reference numeral 58 is an input terminal for a data update flag output from the data update flag memory 41, 59 is an input / output terminal for exchanging data with the memory 40, 60 is an input / output terminal for a control signal with the error correction control circuit 44, and 61 is an input / output terminal. The output terminal outputs the data read from the error detection flag memory 57 at a predetermined timing based on the control signal output from the error correction core control circuit 51. The error-corrected reproduction data is input from the memory 40 to the fourth memory 29 via the output terminal 47.
【００４２】図４はＳＤ規格に基づく本発明の一実施例
である１トラック内のデータの配置を示す図である。図
５（ａ）〜（ｃ）には上記ＳＤモード時に用いられる代
表的な回転ドラム１９上の回転ヘッド２０（ａ）、およ
び回転ヘッド２０（ｂ）の配置を示す。図６は本発明の
一実施例であるデータパケットを示す図であり、図６
（ａ）は入力ビットストリームに含まれるトランスポー
トパケットを示し、図６（ｂ）は磁気テープ上に記録さ
れる記録データパケットを示す。図７は本発明の一実施
例であるディジタルＶＴＲの特殊再生用データに付加す
る誤り訂正符号の符号構成図である。図８は高速再生時
のデータ収得可能なシンクブロック数を示す図である。
図９は本発明の一実施例であるディジタルＶＴＲのトラ
ック内の特殊再生用データ記録エリアの配置図、および
特殊再生用データ記録エリアの配置を示す図である。図
１０は本発明の一実施例であるディジタルＶＴＲの１６
倍速（ー１４倍速）データの１誤り訂正ブロックの分割
方法を示す図である。図１１は本発明の一実施例である
ディジタルＶＴＲのトラックフォーマットを示す図であ
る。以下、本発明の再生系の動作を説明する前に図４〜
図１１を用いて本実施例１の記録フォーマットを簡単に
説明する。FIG. 4 is a diagram showing an arrangement of data in one track which is an embodiment of the present invention based on the SD standard. 5A to 5C show the arrangements of the rotary head 20 (a) and the rotary head 20 (b) on the typical rotary drum 19 used in the SD mode. FIG. 6 is a diagram showing a data packet which is an embodiment of the present invention.
6A shows a transport packet included in the input bitstream, and FIG. 6B shows a recording data packet recorded on the magnetic tape. FIG. 7 is a code configuration diagram of an error correction code added to special reproduction data of a digital VTR according to an embodiment of the present invention. FIG. 8 is a diagram showing the number of sync blocks capable of acquiring data during high speed reproduction.
FIG. 9 is a layout view of a special reproduction data recording area in a track of a digital VTR according to an embodiment of the present invention, and a layout of the special reproduction data recording area. FIG. 10 shows a digital VTR 16 according to an embodiment of the present invention.
It is a figure which shows the dividing method of 1 error correction block of double speed (-14 times speed) data. FIG. 11 is a diagram showing a track format of a digital VTR which is an embodiment of the present invention. Before describing the operation of the reproducing system of the present invention, FIG.
The recording format of the first embodiment will be briefly described with reference to FIG.
【００４３】記録時、入力されるトランスポートパケッ
ト（内容は、ディジタル映像信号、ディジタルオーディ
オ信号、さらには映像信号、およびオーディオ信号に関
するディジタルデータ等で構成されている。）は、図６
（ａ）に示すように４バイトのヘッダ部と１８４バイト
のデータ部とから構成されている。At the time of recording, the transport packet input (the content is composed of a digital video signal, a digital audio signal, and further digital data relating to the video signal and the audio signal) is shown in FIG.
As shown in (a), it is composed of a 4-byte header portion and a 184-byte data portion.
【００４４】一方、ＳＤ規格では従来例でも述べたが、
１シンクブロックは図３９に示すように９０バイトで構
成されており、その内先頭の５バイトはシンクパターン
とＩＤ信号が記録されており、また後ろの８バイトには
誤り訂正符号（Ｃ１検査符号）が記録される。よって、
１シンクブロック内に記憶することができるデータは図
に示すように７７バイトとなる。従って、本実施例１で
は、ビットストリームよりトランスポートパケットを検
出し、検出された２つのトランスポートパケットを図６
（ｂ）に示すように５シンクブロックの記録データブロ
ックに変換し記録するものとする。なお、図において、
Ｈ１は第１のヘッダ、Ｈ２は第２のヘッダである。Ｈ１
には５シンクブロックの何番目のシンクかを示す識別デ
ータ、および特殊再生用データであるか通常再生用のデ
ータであるかを識別するフラグなどが記録される。Ｈ２
には映像データかオーディオデータか等の識別データな
どが記録される。なお、１トラック内のデータの記録エ
リアは、従来例でも述べたが図４に示すように１トラッ
クあたり映像データを記録するエリアとして１４９シン
クブロック用意されている。その内３ブロックがＶＡＵ
Ｘデータ記録エリアとして、また１１ブロックが誤り訂
正符号記録エリア（Ｃ２検査符号）として設けられてい
る。On the other hand, as described in the conventional example in the SD standard,
As shown in FIG. 39, one sync block is composed of 90 bytes, of which the sync pattern and ID signal are recorded in the first 5 bytes, and the error correction code (C1 check code) is recorded in the last 8 bytes. ) Is recorded. Therefore,
The data that can be stored in one sync block is 77 bytes as shown in the figure. Therefore, in the first embodiment, the transport packet is detected from the bit stream, and the two detected transport packets are shown in FIG.
As shown in (b), the data is converted into a recording data block of 5 sync blocks and recorded. In the figure,
H1 is the first header and H2 is the second header. H1
In this area, identification data indicating the number of the sync of 5 sync blocks, a flag for identifying whether it is special reproduction data or normal reproduction data, and the like are recorded. H2
Identification data such as video data or audio data is recorded in the field. Incidentally, the data recording area in one track is prepared in 149 sync blocks as an area for recording video data per one track as shown in FIG. 4 as described in the conventional example. 3 blocks are VAU
An X data recording area and 11 blocks are provided as an error correction code recording area (C2 check code).
【００４５】次に、図７〜図１１を用いて磁気テープ上
の特殊再生用データ記録エリアについて説明する。図８
には、各高速再生速度に１トラックより収得可能なシン
クブロック数を示した。図において、９０００ｒｐｍシ
ステムとは図５（ａ）、および図５（ｂ）に示すヘッド
配置のシステムを示し、４５００ｒｐｍシステムとは図
５（ｃ）に示すヘッド配置のシステムを示すものとであ
る。図中の各値は１０μｍ（なお、ＳＤ規格におけるト
ラックピッチは１０μｍとなっている。）の回転ヘッド
を用いて特殊再生を行った際に各再生速度において１本
のトラックより再生できるシンクブロック数を示したも
のである。なお、計算は１トラック（１８０度相当）の
シンクブロック数を１８６シンクブロックとし、従来例
と同様に再生信号の出力レベルがー６ｄＢより大きい部
分が得られるものと仮定して算出した。Next, the special reproduction data recording area on the magnetic tape will be described with reference to FIGS. Figure 8
Shows the number of sync blocks that can be obtained from one track at each high-speed reproduction speed. In the figure, the 9000 rpm system means the system having the head arrangement shown in FIGS. 5 (a) and 5 (b), and the 4500 rpm system means the system having the head arrangement shown in FIG. 5 (c). Each value in the figure is the number of sync blocks that can be reproduced from one track at each reproduction speed when special reproduction is performed using a rotary head having a diameter of 10 μm (the track pitch in the SD standard is 10 μm). Is shown. The calculation is performed assuming that the number of sync blocks in one track (corresponding to 180 degrees) is 186 sync blocks, and that a portion where the output level of the reproduction signal is higher than -6 dB can be obtained as in the conventional example.
【００４６】図８に示すデータ収得可能なシンクブロッ
ク数を考慮して図９（ａ）に、本実施例１におけるディ
ジタルＶＴＲのトラック内の特殊再生用データ記録エリ
アの配置を示した。本記録フォーマットは特殊再生用デ
ータ記録エリアが４トラック周期で繰り返され、また、
各倍速数に対応する特殊再生用データ記録エリアが上記
４本のトラック上に設けられている。なお、図中ａ１、
およびａ２は２倍速、４倍速、およびー２倍速用の特殊
再生用データを記録するエリアとして、ｂ１、およびｂ
２は８倍速、およびー６倍速用の特殊再生用データを記
録するエリアとして、またｃ１、およびｃ２は１６倍
速、およびー１４倍速用の特殊再生用データを記録する
エリアとして設けられている。また、ＡＴＶ信号は他の
エリア（以下、ＡＴＶデータ記録エリアと記す。）に記
録されるものとする。Considering the number of sync blocks capable of acquiring the data shown in FIG. 8, FIG. 9A shows the arrangement of the special reproduction data recording area in the track of the digital VTR in the first embodiment. In this recording format, the data recording area for special reproduction is repeated every four tracks, and
Special reproduction data recording areas corresponding to each double speed number are provided on the four tracks. In the figure, a1
And a2 are areas for recording special reproduction data for 2 × speed, 4 × speed, and −2 × speed, and b1 and b.
2 is provided as an area for recording special reproduction data for 8x speed and -6x speed, and c1 and c2 are provided as areas for recording special reproduction data for 16x speed and -14x speed. There is. The ATV signal is recorded in another area (hereinafter referred to as ATV data recording area).
【００４７】図９（ｂ）には、各特殊再生用データ記録
エリアに記録されるデータ（シンクブロック数）を示し
た。図中同一符号を記したエリアには同一信号が記録さ
れるものとする。（例えば、ａ１中の１のデータはａ２
中の１の部分にも記録される。）また、ａ１、およびａ
２エリアに関しては同一データが２度繰り返して記録さ
れ、ｂ１、およびｂ２エリアに関しては同一データが４
度繰り返して記録される。また、ｃ１、およびｃ２エリ
アに関しては上記誤り訂正符号の付加された特殊再生用
データ（１誤り訂正ブロック）を図１０に示すように５
シンクブロックを単位として４分割し、上側の２つのブ
ロックを８回繰り返し記録した後に下側２つのブロック
を８回繰り返して記録する。なお、各特殊再生用データ
記録エリアの詳細な磁気テープ上の配置を図１１に示
す。図中、同一符号を記したエリア（Ａ１，Ａ１’，Ｂ
１，Ｂ１’，Ｃ１，Ｃ１’等）には同一の特殊再生用デ
ータが記録されることになる。FIG. 9B shows the data (the number of sync blocks) recorded in each special reproduction data recording area. It is assumed that the same signal is recorded in the areas marked with the same reference numerals in the figure. (For example, the data of 1 in a1 is a2
It is recorded in part 1 of the inside. ) Also, a1 and a
The same data is repeatedly recorded twice for two areas, and the same data is recorded four times for the b1 and b2 areas.
It is recorded repeatedly. As for the c1 and c2 areas, the special reproduction data (1 error correction block) to which the error correction code is added is 5 as shown in FIG.
The sync block is divided into four, and the upper two blocks are repeatedly recorded eight times, and then the lower two blocks are repeatedly recorded eight times. The detailed arrangement of the data recording areas for special reproduction on the magnetic tape is shown in FIG. In the figure, areas marked with the same reference numerals (A1, A1 ', B
1, B1 ′, C1, C1 ′, etc.), the same special reproduction data is recorded.
【００４８】また、特殊再生時の動作を図８を用いて簡
単に説明する。９０００ｒｐｍシステムでは図８より４
倍速においては一つのトラックより６２シンクブロック
データが再生できるのに対して、４５００ｒｐｍシステ
ムでは３１シンクブロックしか再生することができな
い。すなわち、本記録フォーマットでは４倍速再生時、
９０００ｒｐｍのシステムではａ１のトラックに記録さ
れている特殊再生用データを全て再生することができる
（すなわち、図９（ｂ）に示す１、２、３、および４の
全ての信号（図中、ＥＣＣと記したエリアも含む。）を
再生することができる。）が、４５００ｒｐｍシステム
では９シンクブロック程度再生されてこないため図７に
示す１誤り訂正ブロックが構成できない。（すなわち、
図９（ｂ）中の１の部分の先頭の数シンクブロックデー
タと、４の部分の最後の数シンクブロックデータが再生
されない。）よって、本発明の実施例１に示すディジタ
ルＶＴＲではａ２部分に４５００ｒｐｍシステム時に用
いる補助データを記録するように構成している。（４５
００ｒｐｍシステムでの特殊再生時の１誤り訂正ブロッ
クの構成方法に関しては隣接して配置された１９（ｂ）
の回転ヘッドより再生されてるデータを用いて上記１誤
り訂正ブロックを構成する。詳細については本発明の主
旨とは異なるので省略する。）The operation during special reproduction will be briefly described with reference to FIG. In the 9000 rpm system, 4 from Fig. 8
At the double speed, 62 sync block data can be reproduced from one track, whereas in the 4500 rpm system, only 31 sync blocks can be reproduced. That is, in this recording format, at the time of 4 × speed reproduction,
In the system of 9000 rpm, all the special reproduction data recorded in the track a1 can be reproduced (that is, all the signals 1, 2, 3 and 4 shown in FIG. 9B (ECC in the figure). However, in the 4500 rpm system, about 9 sync blocks have not been reproduced, so that one error correction block shown in FIG. 7 cannot be constructed. (Ie,
In FIG. 9B, the number sync block data at the beginning of the portion 1 and the sync block data at the end of the portion 4 are not reproduced. Therefore, the digital VTR according to the first embodiment of the present invention is configured to record auxiliary data used in the 4500 rpm system in the a2 portion. (45
Regarding the construction method of one error correction block at the time of special reproduction in the 00 rpm system, they were arranged adjacent to each other (b)
The one error correction block is constructed by using the data reproduced by the rotary head. Details are omitted because they are different from the gist of the present invention. )
【００４９】以下、記録フォーマットについて説明す
る。図６（ｂ）に示すようなシンクブロック単位に合成
されたＡＴＶ信号のビットストリームはＡＴＶ信号の記
録エリアに記録される。一方、特殊再生用データはビッ
トストリーム中より分離したイントラフレーム（ＭＰＥ
Ｇ２のビットストリーム中の、フレーム内、あるいはフ
ィールド内符号化（イントラ符号化）されているデー
タ）より生成される。本実施例１では予め設定された倍
速数で各々異なるイントラフレームより特殊再生用デー
タを生成するものとする。以下、上記図９に示す記録フ
ォーマットにおける４倍速再生時、８倍速再生時、およ
び１６倍速再生時のリフレッシュ時間（上記再生速度に
おいて、上記特殊再生データ記録エリアに記録されてい
るデータを用いて特殊再生画像を構成する際に、再生画
像が更新される最小の時間）を０．５秒すると、各速度
における１フレームを構成する特殊再生画像の符号量は
４倍速再生で約１．３２Ｍｂｉｔ、８倍速再生で約０．
６６Ｍｂｉｔ、１６倍速で０．３３Ｍｂｉｔ程度となり
特殊再生時の各倍速時の再生画質を従来例と比べて向上
することができる。以下、各倍速数における符号量を上
述の符号量を割り当てたものとして説明する。The recording format will be described below. The bit stream of the ATV signal combined in sync block units as shown in FIG. 6B is recorded in the ATV signal recording area. On the other hand, the special reproduction data is an intra frame (MPE) separated from the bit stream.
It is generated from intra-frame or intra-field (intra-coded) data in the G2 bit stream. In the first embodiment, it is assumed that the special reproduction data is generated from the different intra frames at the preset speed number. Hereinafter, the refresh time at the time of 4 × speed reproduction, 8 × speed reproduction, and 16 × speed reproduction in the recording format shown in FIG. 9 (at the above reproduction speed, the special reproduction data recording area is used to perform special refresh When the reproduction image is composed, if the minimum time for updating the reproduction image) is 0.5 seconds, the code amount of the special reproduction image forming one frame at each speed is about 1.32 Mbit, About double speed playback.
It becomes about 0.33 Mbit at 66 Mbit and 16 times speed, and it is possible to improve the reproduction image quality at each times speed during special reproduction as compared with the conventional example. Hereinafter, the code amount at each double speed number will be described assuming that the above code amount is assigned.
【００５０】入力されたビットストリームより分離され
たイントラ符号化されたデータは、可変長復号が施さ
れ、上記符号量になるように各々データ量が削減され
る。データ量の削減された上記各々のデータは再び合成
され、ヘッダ情報等が付加され図６（ａ）に示すトラン
スポートパケットが構成される。そして、上記トランス
ポートパケットを２つ集め同図（ｂ）に示す記録データ
ブロックが構成される。そして、上記記録データブロッ
クを３つ集めて１誤り訂正ブロックを構成し、図７に示
すＣ４検査符号を付加した後にＣ１検査符号を付加す
る。The intra-coded data separated from the input bit stream is subjected to variable length decoding, and the data amount is reduced so that the above code amount is obtained. The respective data whose data amount has been reduced are combined again, and header information and the like are added to form the transport packet shown in FIG. 6A. Then, two of the transport packets are collected to form a recording data block shown in FIG. Then, the three recording data blocks are collected to form one error correction block, and the C1 check code is added after the C4 check code shown in FIG. 7 is added.
【００５１】Ｃ４検査符号として、本実施例１では（２
０，１５，６）のリードソロモン符号を採用するものと
する。本実施例１では特殊再生時、図７に示す特殊再生
用の１誤り訂正ブロックを構成して誤り訂正を再生デー
タに施す（Ｃ１検査符号により誤り訂正が施されなかっ
たデータに対してＣ４検査符号による誤り訂正符号を施
す）ので、シンボルエラーレートが０．０１の場合にお
ける、誤り検出確率が１．５４×１０ー13 程度となり、
約１０10倍誤り検出確率が改善され実用上問題のないレ
ベルになる。また、見逃し誤りも２．３８×１０ー16 程
度と実用上問題のないレベルになる。従来例でも述べた
ように、特殊再生時にはシンボルエラーレートが０．０
１以上になる場合が多々発生するが誤り率に関する計算
結果を見る限り、上記符号構成で実用上問題のないレベ
ルになり良好な特殊再生画像を得ることができる。As the C4 check code, (2
The Reed-Solomon code of 0, 15, 6) shall be adopted. In the first embodiment, during special reproduction, one error correction block for special reproduction shown in FIG. 7 is configured to perform error correction on reproduction data (C4 check is performed on data that has not been error corrected by the C1 check code). since the sign applying an error correction code by), when the symbol error rate is 0.01, the error detection probability is about 1.54 × 10 over 13,
The error detection probability is improved about 10 10 times to a level at which there is no practical problem. In addition, the missed error is about 2.38 × 10 −16, which is a level with no practical problem. As described in the conventional example, the symbol error rate is 0.0 during special playback.
In many cases, the number becomes 1 or more, but as far as the calculation result regarding the error rate is seen, it is possible to obtain a good special reproduction image with the above code configuration at a level where there is no practical problem.
【００５２】以上をもとに、本実施例１の記録フォーマ
ットを以下に説明する。入力されたＡＴＶ信号のビット
ストリームは、上述のように５シンクブロックで２つの
トランスポートパケットが構成され、１シンクブロック
を単位として上記記録トラック上のＡＴＶデータエリア
（図４参照、以下、このエリアをメインエリアと記
す。）上の特殊再生用データ記録エリア以外のエリアに
記録される。Based on the above, the recording format of the first embodiment will be described below. In the bit stream of the input ATV signal, two transport packets are formed by 5 sync blocks as described above, and one sync block is used as a unit for the ATV data area on the recording track (see FIG. 4, hereinafter, this area). Is recorded in an area other than the special recording data recording area above.
【００５３】一方、誤り訂正符号の付加された上記２０
シンクブロックの各々の倍速用の特殊再生用データは図
９（ａ）に示す対応する特殊再生用データ記録エリアに
記録される。なお、各倍速数に対応する特殊再生用デー
タは上述のように所定回数繰り返し記録される。具体的
には、４倍速再生用データの場合は図９（ｂ）に示すよ
うに２回（なお、ａ１エリアの場合は最初の２０シンク
ブロックで１つの誤り訂正ブロックを構成し後半の２０
シンクブロックでもう１つの誤り訂正ブロックを構成す
る。すなわち、前半の誤り訂正ブロックと後半の誤り訂
正ブロックでは内容は異なる。）、８倍速再生用データ
の場合は４回、１６倍速再生用データの場合は図１０に
示すように１誤り訂正ブロックを前半の１０シンクブロ
ックと後半の１０シンクブロックとに分け、前半の１０
シンクブロックのデータを８回繰り返した後に、後半の
１０シンクブロックのデータを８回繰り返し記録する。On the other hand, the above 20 with the error correction code added
The trick play data for each double speed of each sync block is recorded in the corresponding trick play data recording area shown in FIG. 9A. The trick play data corresponding to each double speed number is repeatedly recorded a predetermined number of times as described above. Specifically, in the case of quadruple speed reproduction data, as shown in FIG. 9B, two times (in the case of the a1 area, the first 20 sync blocks constitute one error correction block and the latter 20
The sync block constitutes another error correction block. That is, the first half error correction block and the second half error correction block have different contents. ), 4 times for 8 × speed reproduction data, and for 16 × speed reproduction data, one error correction block is divided into 10 sync blocks in the first half and 10 sync blocks in the latter half as shown in FIG.
After the sync block data is repeated 8 times, the latter half 10 sync block data is repeatedly recorded 8 times.
【００５４】なお、各倍速数に対応する特殊再生用デー
タのリフレッシュについては上述のように所定の周期で
行われるものとする。（本実施例１では、４倍速は２秒
毎に、８倍速は４秒毎に、１６倍速は８秒毎に入力ビッ
トストリームよりイントラ画像を抜き出し特殊再生用画
像を更新する。なお、リフレッシュの周期についてはこ
れに限るものではない。）図１１に本実施例１の記録フ
ォーマットを示す。Note that refreshing of special reproduction data corresponding to each double speed number is performed at a predetermined cycle as described above. (In the first embodiment, the intra-image is extracted from the input bit stream every 2 seconds for the 4 × speed, every 4 seconds for the 8 × speed, and every 8 seconds for the 16 × speed, and the special reproduction image is updated. The period is not limited to this.) FIG. 11 shows the recording format of the first embodiment.
【００５５】以下、上述のような記録フォーマットを有
するディジタルＶＴＲの再生系の動作を図１〜図３を用
いて説明する。まずはじめ、通常再生動作について説明
する。通常再生時、磁気テープより回転ヘッド２０ａ、
および２０ｂを介して再生されたデータは、ヘッドアン
プ２１で増幅された後に信号検出回路２２で信号検出が
行われ再生ディジタルデータに変換される。なお、その
際各シンクブロックの先頭に付加されている同期信号を
検出する。信号検出回路２２より出力される再生ディジ
タルデータはディジタル復調回路２３でディジタル復調
が施される。ディジタル復調の施されたデータはＩＤ検
出回路２４、および第１の誤り訂正復号回路２５に入力
される。ＩＤ検出回路２４では、信号検出回路２２で検
出された同期信号を基準にして各シンクブロックの先頭
部分に付加されているＩＤ信号を分離し、ＩＤ信号に付
加されている誤り検出符号を用いてＩＤ信号中に含まれ
る誤りを検出する。一方、第１の誤り訂正復号回路２５
では、記録方向に付加されているＣ１検査符号をもちい
て再生信号中に発生した誤りの訂正、および検出が施さ
れる。誤り訂正の施されたデータは第２の誤り訂正復号
器２６、および第３の誤り訂正復号器２８へ入力され
る。The operation of the reproducing system of the digital VTR having the above recording format will be described below with reference to FIGS. First, the normal reproduction operation will be described. At the time of normal reproduction, the rotary head 20a is moved from the magnetic tape,
The data reproduced via signals 20 and 20b are amplified by the head amplifier 21, and then detected by the signal detection circuit 22 to be converted into reproduced digital data. At that time, the sync signal added to the head of each sync block is detected. The reproduced digital data output from the signal detection circuit 22 is digitally demodulated by the digital demodulation circuit 23. The digitally demodulated data is input to the ID detection circuit 24 and the first error correction decoding circuit 25. The ID detection circuit 24 separates the ID signal added to the head portion of each sync block based on the synchronization signal detected by the signal detection circuit 22, and uses the error detection code added to the ID signal. An error included in the ID signal is detected. On the other hand, the first error correction decoding circuit 25
In, the C1 check code added in the recording direction is used to correct and detect an error generated in the reproduced signal. The error-corrected data is input to the second error correction decoder 26 and the third error correction decoder 28.
【００５６】第２の誤り訂正復号器２６では、上記Ｃ１
検査符号で誤り訂正されなかったデータ（誤り検出され
たデータ、あるいは誤りを見逃したデータ）にＣ２検査
符号（映像信号の垂直方向に付加されている誤り訂正符
号）を用いて誤り訂正、あるいは誤り検出を施す（以
下、Ｃ２復号と記す。）。Ｃ２復号の施されたデータ
は、第３のメモリ２７へ入力される。第３のメモリ２７
では入力されたデータよりＡＴＶ信号のビットストリー
ムを分離し、上記ビットストリームのみメモリ内に記憶
する。（特殊再生用データはこの段階で従来例と同様に
捨てられる。）In the second error correction decoder 26, the above C1
Error correction or error using C2 check code (error correction code added in the vertical direction of the video signal) for data that has not been error-corrected by the check code (data for which error has been detected or data for which an error has been missed) Detection is performed (hereinafter referred to as C2 decoding). The data subjected to C2 decoding is input to the third memory 27. Third memory 27
Then, the bit stream of the ATV signal is separated from the input data, and only the bit stream is stored in the memory. (The trick play data is discarded at this stage as in the conventional example.)
【００５７】一方、第３の誤り訂正復号器２８に入力さ
れたデータは、まずはじめ、上記特殊再生用データ記録
エリアに記録されている特殊再生用データが再生データ
より分離され図７に示す１誤り訂正ブロックが構成され
る。なお、特殊再生用データ記録エリアの分離はシンク
ブロック中のＩＤ信号中に記録されているシンクブロッ
クナンバーによりトラック上での特殊再生用データ記録
エリアの位置を検出し、シンクブロック内のヘッダを検
出することにより特殊再生用データであるか通常のＡＴ
Ｖ信号のビットストリームであるかを判別する。On the other hand, regarding the data input to the third error correction decoder 28, first, the special reproduction data recorded in the special reproduction data recording area is separated from the reproduction data, as shown in FIG. An error correction block is constructed. The special reproduction data recording area is separated by detecting the position of the special reproduction data recording area on the track by the sync block number recorded in the ID signal in the sync block and detecting the header in the sync block. By doing so, the data is special reproduction data or a normal AT.
It is determined whether the bit stream is the V signal.
【００５８】上記１誤り訂正ブロックのデータが構成さ
れると、第３の誤り訂正復号器２８では、上記Ｃ１検査
符号で誤り訂正されなかったデータ（誤り検出されたデ
ータ、あるいは誤りを見逃したデータ）にＣ４検査符号
（特殊再生用データの垂直方向に付加されている誤り訂
正符号）を用いて誤り訂正、あるいは誤り検出を施す。
Ｃ４復号の施されたデータは、第４のメモリ２９へ入力
される。なお、第３の誤り訂正復号回路２８の動作の詳
細については高速再生時の動作を説明する際に説明をす
る。When the data of the one error correction block is constructed, the data which is not error-corrected by the C1 check code in the third error correction decoder 28 (data in which an error is detected or data in which an error is missed is detected). ) Is used for error correction or error detection using a C4 check code (error correction code added in the vertical direction of the special reproduction data).
The data subjected to the C4 decoding is input to the fourth memory 29. The details of the operation of the third error correction decoding circuit 28 will be described when the operation during high-speed reproduction is described.
【００５９】なお、本実施例１では、特殊再生用データ
のＣ４検査符号の最小距離とオーディオデータのＣ３検
査符号の最小距離を同一に設計している。これは、ＡＴ
Ｖ信号の音声信号は従来例でも述べたようにＡＴＶ信号
のビットストリーム中にディジタル映像データとともに
伝送されてくるため、オーディオ信号エリアには記録さ
れず映像信号エリアに映像信号と一緒に記録されること
になる。従って、ＡＴＶ信号を記録したディジタルＶＴ
Ｒを再生する場合にはオーディオ信号用の誤り訂正復号
回路が使用されていないことになる。本実施例１では、
上述のようにＣ４検査符号の最小距離とＣ３検査符号の
最小距離を同一にすることにより第３の誤り訂正復号器
２８をオーディオ信号の誤り訂正復号器と共用して用い
ることにより回路規模の削減を図る。In the first embodiment, the minimum distance of the C4 check code of the trick play data and the minimum distance of the C3 check code of the audio data are designed to be the same. This is AT
Since the audio signal of the V signal is transmitted together with the digital video data in the bit stream of the ATV signal as described in the conventional example, it is not recorded in the audio signal area but is recorded together with the video signal in the video signal area. It will be. Therefore, the digital VT in which the ATV signal is recorded
When reproducing R, the error correction decoding circuit for audio signals is not used. In the first embodiment,
As described above, by making the minimum distance of the C4 check code and the minimum distance of the C3 check code the same, the third error correction decoder 28 is used in common with the error correction decoder of the audio signal to reduce the circuit scale. Plan.
【００６０】第４のメモリ２９では入力された誤り訂正
の施された特殊再生用データをメモリ内に記憶する。通
常再生時はスイッチ３２は常に第３のメモリ２７の出力
を選択するように構成されており、第３のメモリ２７で
１８８バイトのパケット情報に復元されたＡＴＶのビッ
トストリームが出力端子３３より出力される。The fourth memory 29 stores the inputted error-corrected special reproduction data in the memory. At the time of normal reproduction, the switch 32 is configured to always select the output of the third memory 27, and the ATV bit stream restored to the 188-byte packet information in the third memory 27 is output from the output terminal 33. To be done.
【００６１】次に、スチルモードについて説明をする。
スチル再生は、通常再生中にスチルモードに移行する場
合と、停止状態からスチルモードを選択する場合の２つ
のケースがある。まず始め、通常再生動作からスチルモ
ードに移行する場合について述べる。通常再生からスチ
ルモードを選択すると、再生データはストップし第３の
メモリ２７、および第４のメモリ２９にはデータが入力
されなくなる。よって、スチルモード信号が入力される
と第３のメモリ２７では、再生信号よりＡＴＶ信号の再
生データのフレームデータの終了を検出する。これは、
イントラフレームでも、予測フレームでもよい。上記フ
レームデータの終了を検出すると第３のメモリ２７は、
フレームデータの終了検出信号を静止画パケット生成回
路３０へ出力する。なお、本実施例１では上記フレーム
データの終了を第３のメモリ２７の出力で検出するもの
とする。Next, the still mode will be described.
In still reproduction, there are two cases: a case of shifting to the still mode during normal reproduction and a case of selecting the still mode from the stopped state. First, the case of shifting from the normal reproduction operation to the still mode will be described. When the still mode is selected from the normal reproduction, the reproduction data is stopped and the data is not input to the third memory 27 and the fourth memory 29. Therefore, when the still mode signal is input, the third memory 27 detects the end of the frame data of the reproduction data of the ATV signal from the reproduction signal. this is,
It may be an intra frame or a prediction frame. When the end of the frame data is detected, the third memory 27
The frame data end detection signal is output to the still image packet generation circuit 30. In the first embodiment, the end of the frame data is detected by the output of the third memory 27.
【００６２】静止画パケット生成回路３０では上記フレ
ームデータの終了検出信号が入力されると静止画像であ
ることを示すトランスポートパケットを生成する。以
下、具体的な説明を始める前にＭＰＥＧ２で規定される
１フレームの画像データの構成について簡単に述べる。The still image packet generation circuit 30 generates a transport packet indicating a still image when the end detection signal of the frame data is input. The structure of image data of one frame defined by MPEG2 will be briefly described below before starting a specific description.
【００６３】ＭＰＥＧ２では８ライン×８画素のＤＣＴ
ブロックを高能率符号化時の処理の最小単位としてい
る。そして、上記ＤＣＴブロックを複数ブロック集めマ
クロブロックを構成する。マクロブロックは動きベクト
ルを検出する単位となっている。スライスとはこのマク
ロブロックを複数ブロック集めて構成される。また、Ｍ
ＰＥＧ２では、上記スライスをマクロブロックの同一水
平ブロック内のデータで構成するように定義されてお
り、その中に含まれるマクロブロック数については限定
していない。なお、ＡＴＶ信号におけるマクロブロック
は輝度信号のＤＣＴブロックが４個（１６ライン×１６
画素）と、それと画面上の同一位置にある２つの色差信
号のＤＣＴブロック（８ライン×８画素）が各１個ずつ
で構成される。ＡＴＶ信号では画像データが４：２：０
の形式で送られてくる。（詳細はＭＰＥＧ２の規格書を
参照）In MPEG2, 8 line × 8 pixel DCT
A block is the minimum unit of processing in high efficiency encoding. Then, a plurality of the DCT blocks are collected to form a macroblock. A macro block is a unit for detecting a motion vector. A slice is formed by collecting a plurality of macroblocks. Also, M
In PEG2, the slice is defined to be composed of data in the same horizontal block of macroblocks, and the number of macroblocks included therein is not limited. In addition, the macroblock in the ATV signal has four DCT blocks in the luminance signal (16 lines × 16).
Pixel) and two DCT blocks (8 lines × 8 pixels) of two color difference signals located at the same position on the screen as the pixel). Image data is 4: 2: 0 by ATV signal
It will be sent in the form of. (For details, refer to the MPEG2 standard)
【００６４】上記のことを考慮して、静止画パケット生
成回路３０より出力される上記静止画像であることを示
すトランスポートパケットの内容を説明する。具体的に
は、本実施例１では上記マクロブロック内のデータが動
きベクトルが０で予測誤差信号が０であるトランスポー
トパケットを複数ブロック集めスライスデータを生成
し、このスライスデータを１スライス、あるいは複数ス
ライス集めトランスポートパケットを生成する。（以
下、このトランスポートパケットを静止画パケットと記
す。）また、静止画パケット生成回路３０では、ＡＴＶ
デコーダでのフレーム周期が合うように上記静止画パケ
ットとともにノーデータを示すパケットを生成し、これ
ら２つのパケットを組み合わせてＡＴＶデコーダでのフ
レーム周期が合うようにトランスポートパケットを生成
する。In consideration of the above, the contents of the transport packet output from the still image packet generation circuit 30 indicating the still image will be described. Specifically, in the first embodiment, a plurality of blocks of transport packets in which the data in the macroblock has a motion vector of 0 and a prediction error signal of 0 are collected to generate slice data. Generate transport packets by collecting multiple slices. (Hereinafter, this transport packet is referred to as a still image packet.) Further, in the still image packet generation circuit 30, the ATV
A packet indicating no data is generated together with the above-mentioned still image packet so that the frame cycle in the decoder matches, and a transport packet is generated by combining these two packets so that the frame cycle in the ATV decoder matches.
【００６５】本実施例１ではその一実施例としてスライ
ス内に属するすべてのマクロブロックの動きベクトルが
０で、上記マクロブロック内のすべてのＤＣＴブロック
内のデータがすべて０（すなわち、ＤＣデータが０で、
ＡＣデータがＥＯＢ（エンドオブブロック）のみで構成
される。）であるスライスを１つあるいは複数個集めて
構成したトランスポートパケットを示すものとする。ま
た、ノーデータパケットとは、ＡＴＶ信号のビットスト
リームで定義されているトランスポートパケットで、こ
のパケット情報は伝送情報としては意味を持っていない
パケットであることを意味するパケットである。なお、
ノーデータパケットはトランスポートヘッダ部分で定義
すれば以降に続くトランスポートパケット内のデータは
ＡＴＶデコーダでのデコード時には無視される。すなわ
ち、静止画パケット発生回路３０ではトランスポートパ
ケット内のデータ部分は常に上述の静止画パケットの情
報を発生しておき、出力の切り換えをトランスポートヘ
ッダの所定位置に付加され伝送されるノーデータパケッ
トか否かを判断するヘッダ部を切り換え生成する。これ
により、静止画パケット生成回路３０の回路規模の削減
が図れる。In the first embodiment, as one embodiment thereof, the motion vectors of all macroblocks belonging to a slice are 0, and the data in all DCT blocks in the macroblock are all 0 (that is, the DC data is 0). so,
AC data is composed only of EOB (End of Block). ) Is a transport packet composed of one or more slices. The no-data packet is a transport packet defined by the bit stream of the ATV signal, and this packet information means a packet that has no meaning as transmission information. In addition,
If the no-data packet is defined in the transport header portion, the data in the transport packet that follows will be ignored during decoding by the ATV decoder. That is, in the still picture packet generation circuit 30, the data portion in the transport packet always generates the above-mentioned still picture packet information, and the output switching is added to a predetermined position of the transport header to be transmitted as a no data packet. The header part for determining whether or not is generated by switching. As a result, the circuit scale of the still image packet generation circuit 30 can be reduced.
【００６６】スイッチ３１では、スチルモード信号が入
力されると静止画パケット生成回路３０の出力を選択す
る。また、スイッチ３２は、第３のメモリ２７より出力
される上記ＡＴＶ信号のフレームデータの終了信号に基
づきスイッチ３１の出力を選択するように制御する。な
お、本実施例１では上記フレームデータの終了を第３の
メモリ２７の出力データより検出したがこれに限るもの
ではなく、例えば、第３のメモリ２７の入力で検出し、
所定量遅延して上記静止画パケット生成回路３０、およ
びスイッチ３２を制御しても同様の効果を奏する。ま
た、上記データ切り換えタイミングをイントラフレーム
の最終パケットを検出した位置で切り換えても良いこと
はいうまでもない。（イントラフレームで静止画像を構
成すると再生画像の画質がインターフレームのデータで
構成するよりも若干よいので効果がある。）The switch 31 selects the output of the still image packet generation circuit 30 when the still mode signal is input. Further, the switch 32 controls so as to select the output of the switch 31 based on the end signal of the frame data of the ATV signal output from the third memory 27. In the first embodiment, the end of the frame data is detected from the output data of the third memory 27, but the present invention is not limited to this. For example, the end of the third memory 27 is detected,
Even if the still image packet generation circuit 30 and the switch 32 are controlled with a delay of a predetermined amount, the same effect can be obtained. It goes without saying that the data switching timing may be switched at the position where the final packet of the intra frame is detected. (Constructing a still image with an intra frame is effective because the quality of a reproduced image is slightly better than composing it with inter frame data.)
【００６７】次に、停止状態からスチルモードを選択す
る場合について述べる。停止状態では、正しいデータが
ＡＴＶの受像機（デコーダ）側へ伝送されていないの
で、この状態でスチルモードを選択した場合には、一度
再生して、１画面分のデータをＡＴＶの受像機側に送っ
た後、上述の要領で上記スイッチ３１、３２、および静
止がパケット生成回路３０を制御し、テープを停止すれ
ばよい。なお、この場合は、第３のメモリ２７では、イ
ントラフレームのデータの終了位置を検出し、上記フレ
ームデータの終了信号を出力するように制御する。これ
は、インターフレームのフレーム終了信号を検出しても
動きベクトルと、予測誤差成分しか伝送されていないた
め再生画像を構成することができない為である。Next, the case of selecting the still mode from the stopped state will be described. In the stopped state, correct data is not transmitted to the ATV receiver (decoder) side. Therefore, when the still mode is selected in this state, the data for one screen is reproduced and the ATV receiver side is reproduced. Then, the switches 31, 32 and the static control the packet generation circuit 30 in the above-described manner, and the tape is stopped. In this case, the third memory 27 is controlled to detect the end position of the data of the intra frame and output the end signal of the frame data. This is because even if the frame end signal of the interframe is detected, only the motion vector and the prediction error component are transmitted, so that the reproduced image cannot be formed.
【００６８】なお、上記実施例１ではスチル再生用のデ
ータとして通常再生時に用いるＡＴＶ信号を用いたがこ
れに限るものではなく、第４のメモリ２９に記憶されて
いる特殊再生用データを用いて同様の制御を行なっても
同様の効果を奏する。（スチルモード信号が入力される
とスイッチ３２はスイッチ３１の出力を選択する。一
方、スイッチ３１は、第４のメモリ２９より出力される
フレームデータの終了を検出後、静止画パケット生成回
路３０の出力を選択する。）特に、上記通常再生用に用
いるＡＴＶ信号中に誤りが検出された場合、上記特殊再
生用データを用いることにより良好なスチル再生を実現
できる。なお、本実施例１ではスチル再生時には記録デ
ータ量のいちばん多い２倍速、４倍速、およびー２倍速
再生時に用いる特殊再生用データ記録エリアより再生さ
れたトランスポートパケットのデータを出力するように
構成するものとする。（よって、通常再生時はスチル再
生時に用いるデータを復号すればよいので、第３の誤り
訂正復号回路２８では上記２倍速、４倍速、およびー２
倍速再生時に用いる特殊再生用データ記録エリアのみ復
号するように構成してもよい。）以上の構成により、Ａ
ＴＶデコーダ側にスチル再生モードを認識させることな
く簡単な回路構成でスチル再生を実現できるとともに、
再生信号中に誤りが検出された場合は、上記特殊再生デ
ータ記録エリアに記録されているデータを用いることに
より良好なスチル再生を実現することができる。上記構
成により、本実施例１では、第３のメモリ２７のメモリ
容量を４トラック×２程度に削減することができる。
（なお、従来では、イントラフレームの１フレーム分の
メモリ容量を必要とした。）In the first embodiment, the ATV signal used during normal reproduction is used as the data for still reproduction, but the present invention is not limited to this, and special reproduction data stored in the fourth memory 29 is used. Even if the same control is performed, the same effect can be obtained. (When the still mode signal is input, the switch 32 selects the output of the switch 31. On the other hand, the switch 31 detects the end of the frame data output from the fourth memory 29, and then detects the end of the still image packet generation circuit 30. Output is selected.) Especially, when an error is detected in the ATV signal used for the normal reproduction, good still reproduction can be realized by using the special reproduction data. In the first embodiment, the data of the transport packet reproduced from the special reproduction data recording area used during the reproduction of the double speed, the double speed, and the double speed of which the recorded data amount is the largest is output during the still reproduction. Shall be configured. (Thus, during normal reproduction, the data used during still reproduction may be decoded. Therefore, in the third error correction decoding circuit 28, the double speed, quadruple speed, and -2
It may be so arranged that only the special recording data recording area used during double speed reproduction is decoded. ) With the above configuration, A
Still playback can be realized with a simple circuit configuration without making the TV decoder recognize the still playback mode.
When an error is detected in the reproduction signal, good still reproduction can be realized by using the data recorded in the special reproduction data recording area. With the above configuration, in the first embodiment, the memory capacity of the third memory 27 can be reduced to about 4 tracks × 2.
(In the past, the memory capacity for one intraframe was required.)
【００６９】次に、高速再生時の動作を説明する。な
お、本実施例１では図５（ａ）に示す回転ヘッドの構成
の場合について説明する。図１２は本発明の一実施例で
ある２倍、４倍、８倍、および１６倍速再生を行った場
合の回転ヘッド２０ａの走査軌跡図である。なお、図１
２に示す回転ヘッド２０ａの走査軌跡は図５（ｂ）に示
す回転ヘッドの構成でも同一の軌跡をとる。（しかし、
回転ヘッド２０（ｂ）に関してはヘッド配置が異なるた
め全く違う軌跡になる。）図１３は本発明の一実施例で
あるディジタルＶＴＲのトラッキング制御動作を説明す
るための動作説明図である。まず始めに、本実施例１に
おける高速再生時のトラッキング制御方式について図１
２、および図１３を用いて説明する。高速再生時は、上
述のように間欠的にデータが再生される。また、各々の
再生速度において１本のトラックから再生できるシンク
ブロック数は図８に示すようになる。Next, the operation during high speed reproduction will be described. In the first embodiment, the case of the rotary head configuration shown in FIG. 5A will be described. FIG. 12 is a scanning locus diagram of the rotary head 20a in the case of performing 2 ×, 4 ×, 8 ×, and 16 × speed reproduction according to the embodiment of the present invention. Note that FIG.
The scanning locus of the rotary head 20a shown in FIG. 2 has the same locus even in the configuration of the rotary head shown in FIG. (However,
The rotary head 20 (b) has a completely different trajectory because the head arrangement is different. FIG. 13 is an operation explanatory view for explaining the tracking control operation of the digital VTR which is an embodiment of the present invention. First, FIG. 1 shows the tracking control method at the time of high-speed reproduction in the first embodiment.
2 and FIG. 13. During high speed reproduction, data is reproduced intermittently as described above. Further, the number of sync blocks that can be reproduced from one track at each reproduction speed is as shown in FIG.
【００７０】よって、効果的に特殊再生用データを収得
するためには、各倍速数において上記特殊再生用データ
が記録されているエリアの中心で再生出力が最大になる
ように回転ヘッド２０（ａ）のトラッキングを制御すれ
ばよい。図１３（ａ）〜（ｃ）に各再生速度における回
転ヘッド２０（ａ）のトラッキング制御ポイントを示し
た。なお、本実施例１に示す記録フォーマットでは９０
００ｒｐｍシステムでは回転ヘッド２０（ｂ）より再生
されてくるデータを用いなくても図７に示す１誤り訂正
ブロックのデータを構成することができるので図１２で
は回転ヘッド２０（ｂ）の走査軌跡に関しては省略し
た。Therefore, in order to effectively acquire the special reproduction data, the rotary head 20 (a) is set so that the reproduction output becomes maximum at the center of the area in which the special reproduction data is recorded at each speed. ) Tracking control can be performed. 13A to 13C show the tracking control points of the rotary head 20 (a) at each reproduction speed. In the recording format shown in the first embodiment, 90
In the 00 rpm system, the data of one error correction block shown in FIG. 7 can be configured without using the data reproduced from the rotary head 20 (b). Was omitted.
【００７１】以上のことを踏まえて、高速再生時の再生
系の動作を図１〜図３、図１２、および図１３を用いて
説明する。高速再生のモード信号が入力されるとスイッ
チ３２はスイッチ３１の出力を選択する。（なお、スイ
ッチ切り換えの細かいタイミングについては後述す
る。）回転ヘッド２０ａ、および２０ｂを介して間欠的
に再生されてくる再生データはヘッドアンプ２１で増幅
された後に信号検出回路２２で再生ディジタルデータに
変換され、ディジタル復調回路２３でディジタル復調が
施される。信号検出回路２２で同期信号の正しく検出さ
れたデータはＩＤ検出回路２４、および第１の誤り訂正
復号回路２５へ入力される。ＩＤ検出回路２４では、信
号検出回路２２で検出された同期信号を基準にして各シ
ンクブロックの先頭部分に付加されているＩＤ信号を分
離し、ＩＤ信号中に付加されている誤り検出符号を用い
てＩＤ信号中に含まれる誤りを検出する。Based on the above, the operation of the reproducing system during high-speed reproduction will be described with reference to FIGS. 1 to 3, 12, and 13. When the high-speed reproduction mode signal is input, the switch 32 selects the output of the switch 31. (Detailed timing of switch switching will be described later.) The reproduction data intermittently reproduced via the rotary heads 20a and 20b is amplified by the head amplifier 21 and then converted into reproduction digital data by the signal detection circuit 22. It is converted and digitally demodulated by the digital demodulation circuit 23. The data in which the synchronization signal is correctly detected by the signal detection circuit 22 is input to the ID detection circuit 24 and the first error correction decoding circuit 25. The ID detection circuit 24 separates the ID signal added to the head portion of each sync block on the basis of the synchronization signal detected by the signal detection circuit 22, and uses the error detection code added in the ID signal. To detect an error included in the ID signal.
【００７２】一方、第１の誤り訂正復号回路２５では、
記録方向に付加されているＣ１検査符号をもちいて再生
信号中に発生した誤りの訂正、および検出が施される。
（Ｃ１復号）誤り訂正の施されたデータは第３の誤り訂
正復号器２８へ入力される。なお、第１の誤り訂正復号
回路２５の出力は、第２の誤り訂正復号回路２６にも入
力されるが上述のようにデータが間欠的に再生されるた
めＣ２復号が行えず、またトランスポートパケットを生
成することができないので、本実施例１では高速再生時
にはＣ２復号動作は行なわないものとする。以下、第３
の誤り訂正復号回路２８の動作を説明する前に図７、あ
るいは図３８に示す積符号形式の誤り訂正符号の一般的
な誤り訂正復号アルゴリズムを簡単に説明する。図１４
はディジタルＶＴＲに用いられる一般的なＣ１復号アル
ゴリズムを説明する図である。図１５はディジタルＶＴ
Ｒに用いられる一般的なＣ４復号アルゴリズムを説明す
る図である。一般に、Ｃ２復号、およびＣ３復号アルゴ
リズムも最小距離、あるいは符号長が異なるだけで図１
５に示すＣ４復号アルゴリズムと同一のアルゴリズムで
復号される。On the other hand, in the first error correction decoding circuit 25,
The C1 check code added in the recording direction is used to correct and detect an error generated in the reproduced signal.
(C1 decoding) The error-corrected data is input to the third error correction decoder 28. The output of the first error correction decoding circuit 25 is also input to the second error correction decoding circuit 26, but C2 decoding cannot be performed because the data is intermittently reproduced as described above, and the transport is performed. Since a packet cannot be generated, the C2 decoding operation is not performed during high speed reproduction in the first embodiment. Below, the third
Before explaining the operation of the error correction decoding circuit 28, the general error correction decoding algorithm of the product code format error correction code shown in FIG. 7 or 38 will be briefly described. 14
FIG. 3 is a diagram illustrating a general C1 decoding algorithm used in a digital VTR. FIG. 15 shows a digital VT
It is a figure explaining the general C4 decoding algorithm used for R. Generally, the C2 decoding algorithm and the C3 decoding algorithm are different only in the minimum distance or the code length.
It is decoded by the same algorithm as the C4 decoding algorithm shown in FIG.
【００７３】データが再生されると、まず初めＣ１検査
符号を用いて再生信号中に発生した誤りの訂正をＣ１検
査符号の持つ誤り訂正能力の限界まで行う。図１４にＣ
１復号のアルゴリズムを示す。まず始めＣ１復号が開始
されるとディジタル復調回路２３より出力されるデータ
を用いてシンドロームが生成される。シンドロームの生
成が終了すると生成されたシンドロームを用いて誤り位
置、および数値の算出が行なわれる。誤り位置、および
数値の算出結果、誤り個数が４個以下の場合は誤り訂正
が施され、誤り個数が４個以上と判断された場合には誤
り検出フラグが出力される。（以下、上記誤り検出フラ
グをイレージャフラグと記す。）なお、本実施例１では
Ｃ１検査符号の最小距離が９であるので最大４個の誤り
まで訂正を行う。When the data is reproduced, the error generated in the reproduced signal is first corrected by using the C1 check code up to the limit of the error correction capability of the C1 check code. C in FIG.
The algorithm of 1 decoding is shown. First, when C1 decoding is started, the syndrome is generated using the data output from the digital demodulation circuit 23. When the generation of the syndrome is completed, the error position and the numerical value are calculated using the generated syndrome. When the error position and the calculation result of the numerical value show that the number of errors is 4 or less, error correction is performed, and when it is determined that the number of errors is 4 or more, an error detection flag is output. (Hereinafter, the error detection flag will be referred to as an erasure flag.) In the first embodiment, since the minimum distance of the C1 check code is 9, a maximum of 4 errors are corrected.
【００７４】Ｃ１検査符号で誤り訂正が行えなかった誤
りは、Ｃ４検査符号を用いて誤り訂正が施される。本実
施例１におけるＣ４検査符号による誤り訂正はＣ１検査
符号により検出された誤りに対しては消失訂正（以下、
イレージャ訂正と記す。）を行うとともに、Ｃ１検査符
号による見逃しに対しては誤り訂正を行うものである。
以下、図１５に示す復号アルゴリズムをもとにＣ４復号
ついて説明する。Errors that cannot be corrected with the C1 check code are corrected with the C4 check code. The error correction by the C4 check code in the first embodiment is an erasure correction (hereinafter, referred to as an erasure correction for an error detected by the C1 check code).
It is referred to as erasure correction. ) Is performed, and error correction is performed in case of a miss by the C1 check code.
Hereinafter, C4 decoding will be described based on the decoding algorithm shown in FIG.
【００７５】図７に示す１誤り訂正ブロックのデータが
メモリ４０内に構成されるとまず初め、入力データを用
いてシンドロームが生成されると同時に、Ｃ１検査符号
により検出された上記イレージャフラグをもとにイレー
ジャ数がカウントされる。イレージャ数がＣ４検査符号
の訂正能力以下の場合（本従来例のＣ４検査符号の最小
距離は６となっているため、最大５個のイレージャまで
訂正ができる。）は上記生成されたシンドロームをもと
に、修正シンドロームを求めてＣ１検査符号により検出
された誤りに対してイレージャ訂正を行う。（なお、消
失訂正の方法は、復号アルゴリズムにより異なるので、
ユークリッド復号以外のアルゴリズムを用いる場合は、
修正シンドロームを求めずシンドロームとイレージャ位
置により他の方法で消失訂正を行うものとする。）その
際、Ｃ１検査符号による見逃し誤りに関しても誤り訂正
能力の限界まで誤り訂正を行う。一方、上記Ｃ１検査符
号により検出されたイレージャ数が訂正能力を越えてい
た場合は修正シンドロームを求めずそのまま誤り訂正を
Ｃ４検査符号の持つ誤り訂正能力の限界まで（最大２個
の誤りの訂正を行う。）行う。これは、Ｃ１検査符号に
より検出された誤りが空イレージャ（Ｃ１検査符号によ
り誤り検出されたが実際は正確な値である場合）である
確率が高いため誤り訂正を行うことが可能となる。When the data of one error correction block shown in FIG. 7 is formed in the memory 40, first, the syndrome is generated by using the input data, and at the same time, the erasure flag detected by the C1 check code is used. The number of erasures is counted. When the number of erasures is equal to or less than the correction capability of the C4 check code (since the minimum distance of the C4 check code in this conventional example is 6, it is possible to correct up to 5 erasures). In addition, erasure correction is performed on the error detected by the C1 check code by obtaining the correction syndrome. (Note that the erasure correction method differs depending on the decoding algorithm.
When using an algorithm other than Euclidean decoding,
It is assumed that the erasure correction is performed by another method according to the syndrome and the erasure position without obtaining the corrected syndrome. ) At that time, error correction is performed up to the limit of error correction capability even for missed errors due to the C1 check code. On the other hand, if the number of erasures detected by the C1 check code exceeds the correction capability, the correction syndrome is not calculated and error correction is performed as it is until the limit of the error correction capability of the C4 check code (correction of up to two errors is performed. Do.) Do. This is because there is a high probability that the error detected by the C1 check code is an empty erasure (when the error is detected by the C1 check code but is actually an accurate value), and therefore error correction can be performed.
【００７６】上記、図１４、および図１５に示す復号ア
ルゴリズムを用いて誤り訂正、および検出を行った際の
問題点を特に顕著に現われる高速再生時を例にして説明
する。図３４に示すように高速再生時には再生データは
間欠的に再生される。再生されたデータはまず始め、第
１の誤り訂正復号回路２５で図１４に示す復号アルゴリ
ズムにしたがいＣ１復号が施される。The problems in error correction and detection using the decoding algorithms shown in FIGS. 14 and 15 will be described by way of an example of high-speed reproduction, which is particularly noticeable. As shown in FIG. 34, the reproduction data is reproduced intermittently during high speed reproduction. The reproduced data is first subjected to C1 decoding by the first error correction decoding circuit 25 according to the decoding algorithm shown in FIG.
【００７７】一方、ＩＤ検出回路２４では信号検出回路
２２より出力される同期信号の検出結果に基づきＩＤ信
号を検出するとともにＩＤ信号中に付加されている誤り
検出符号を用いてＩＤ信号中の誤りを検出する。そし
て、検出されたＩＤ信号を用いて上記特殊再生用データ
を分離して図７に示す１誤り訂正ブロックを構成する。
具体的には、メモリ４０への書き込みアドレスを、ＩＤ
信号に付加されているトラックナンバー、およびシンク
ブロック（Ｃ１ブロック）ナンバーに基づき発生する。On the other hand, the ID detection circuit 24 detects the ID signal based on the detection result of the synchronization signal output from the signal detection circuit 22 and uses the error detection code added to the ID signal to detect an error in the ID signal. To detect. Then, the special reproduction data is separated by using the detected ID signal to form one error correction block shown in FIG.
Specifically, the write address to the memory 40 is the ID
It is generated based on the track number added to the signal and the sync block (C1 block) number.
【００７８】一般に、図７に示すように記録方向を含む
２方向以上の異なる方向に誤り訂正符号の付加されたデ
ータに誤り訂正を施す場合、記録方向とは異なる方向の
誤り訂正を行なう際、１誤り訂正ブロックのデータを一
旦メモリ等の記憶素子に記憶した後に、データの読みだ
し方向を変えて誤り訂正を行なう必要がある。その際、
ＩＤ信号に誤りが検出された場合、Ｃ１ブロックのデー
タ（以下、誤り訂正の説明においては１シンクブロック
をＣ１ブロックと記す。）は第３の誤り訂正復号回路２
８中のメモリ４０へはデータは書き込まない。これは、
間欠的に再生されたデータを合成して１誤り訂正ブロッ
クを構成する場合、通常再生とはことなりＩＤ信号の連
続性が保証されていない。また、上記ＩＤ信号中に誤り
の検出された上記Ｃ１ブロックのデータを前Ｃ１ブロッ
クのＩＤデータを用いてアドレスを推定して発生させる
ような場合、例えば、前スキャンニング期間でＩＤエラ
ー無しとして、メモリ４０内に書き込まれたデータを上
書きし、誤ったデータをメモリ４０内に書き込んでしま
う場合が発生するためである。Generally, when error correction is performed on data to which error correction codes are added in two or more different directions including the recording direction as shown in FIG. 7, when error correction is performed in a direction different from the recording direction, It is necessary to temporarily store the data of one error correction block in a storage element such as a memory and then change the data reading direction to perform error correction. that time,
When an error is detected in the ID signal, the data of the C1 block (hereinafter, one sync block is referred to as a C1 block in the description of the error correction) is stored in the third error correction decoding circuit 2.
No data is written to the memory 40 in the memory 8. this is,
When the data reproduced intermittently is combined to form one error correction block, the continuity of the ID signal is not guaranteed unlike the normal reproduction. Further, in the case where the data of the C1 block in which an error is detected in the ID signal is generated by estimating the address using the ID data of the previous C1 block, for example, if there is no ID error in the previous scanning period, This is because the data written in the memory 40 may be overwritten and incorrect data may be written in the memory 40.
【００７９】上記要領で、メモリ４０内に構成された図
７に示す１誤り訂正ブロックは、図１５に示す復号アル
ゴリズムに基づきＣ４復号が施される。Ｃ４検査符号に
より誤り訂正、および検出されたデータはＣ４、あるい
はＣ１検査符号で検出された誤り検出フラグが付加さ
れ、誤り訂正符号を除く有効ディジタル映像信号がメモ
リ４０より読み出される。As described above, the 1-error correction block shown in FIG. 7 formed in the memory 40 is subjected to C4 decoding based on the decoding algorithm shown in FIG. Data corrected and detected by the C4 check code is added with an error detection flag detected by the C4 or C1 check code, and the effective digital video signal excluding the error correction code is read from the memory 40.
【００８０】高速再生時は、上述のようにメモリ４０へ
の書き込みを制御するので、ＩＤ信号中の誤り検出符号
で誤り検出されたデータはメモリ４０には書き込まれな
い。よって、１誤り訂正ブロックを構成する際にＩＤ信
号中に誤りが検出されメモリ４０内に書き込まれなかっ
たＣ１ブロックが発生する。このとき、メモリ４０内の
上記Ｃ１ブロックを記憶するアドレスには前回、あるい
は前々回に書き換えられた誤り訂正の施されたデータが
記憶されている。この誤り訂正ブロックに誤り訂正を施
す際、上記Ｃ１ブロックのデータは、更新されていない
ためＣ１ブロック内のすべてのデータが誤っているにも
係わらずＣ１検査符号による誤り訂正を施した結果、誤
り無しと判断される。これは、Ｃ１符号による誤り検出
フラグがリセットされているために発生する。また、メ
モリ４０内に記憶されている上記書き換えられていない
Ｃ１ブロックのデータに再びＣ１復号を施しても前回、
あるいは前々回の誤り訂正時に誤り訂正が施されている
ために誤りを検出することができない。このＣ１ブロッ
クのデータは、Ｃ４検査符号による誤り訂正を施す際Ｃ
１検査符号による見逃し誤りとなる。（特に、メモリ４
０内に上記ＩＤ情報をもとにＣ１ブロックのデータを書
き込み、書き込まれたＣ１ブロックのデータに対してＣ
１復号を行なうような制御を行なう場合は、この現象が
顕著に現われる。）At the time of high speed reproduction, since the writing to the memory 40 is controlled as described above, the data in which the error detection code in the ID signal is detected is not written in the memory 40. Therefore, an error is detected in the ID signal when forming one error correction block, and a C1 block which is not written in the memory 40 is generated. At this time, the address in which the C1 block is stored in the memory 40 stores the error-corrected data that was rewritten the last time or the time before the last time. When error correction is performed on this error correction block, the data of the C1 block is not updated, and as a result of performing error correction by the C1 check code even though all the data in the C1 block is incorrect, It is judged to be none. This occurs because the error detection flag based on the C1 code is reset. In addition, even if the data of the C1 block which has not been rewritten and is stored in the memory 40 is again subjected to C1 decoding,
Alternatively, the error cannot be detected because the error is corrected during the error correction performed two times before. The data of this C1 block is C when the error correction by the C4 check code is performed.
1 Check code causes a missed error. (In particular, memory 4
The data of the C1 block is written in 0 based on the above ID information, and C is written to the written data of the C1 block.
This phenomenon appears remarkably when the control such as the one-decoding is performed. )
【００８１】上述のように、Ｃ１検査符号による見逃し
誤りを含む状態でＣ４検査符号による誤り訂正を行なう
ような場合、Ｃ４検査符号による誤り訂正能力を最大限
発揮できないばかりかＣ４復号による見逃し誤り（誤訂
正を含む。）が多くなり、再生画質に与える影響も多大
である。特に上述に示したような家庭用ディジタルＶＴ
Ｒの場合、記録時、映像信号に高能率符号化が施されて
いるため、１シンボルの見逃し誤りが上記複数個のＤＣ
Ｔブロックのデータに伝搬し画質を劣化させてしまう。
従って、再生データ中の誤りは確実に訂正、あるいは検
出する必要がある。As described above, when the error correction by the C4 check code is performed in the state where the miss error by the C1 check code is included, the error correction capability by the C4 check code cannot be maximized and the miss error by the C4 decoding ( (Including erroneous corrections), which has a great influence on the reproduced image quality. In particular, a home digital VT as shown above
In the case of R, the high-efficiency coding is applied to the video signal at the time of recording, so that the miss error of one symbol is caused by the plurality of DC
It propagates to the data of the T block and deteriorates the image quality.
Therefore, it is necessary to surely correct or detect the error in the reproduced data.
【００８２】以上のことを考慮して本実施例１の誤り訂
正符号の復号アルゴリズムを図１６、および図１７に示
す。図１６には、本実施例１のデータ更新フラグのセッ
トを行なう際のアルゴリズムを示した。図１７には本実
施例１の記録方向とは異なる方向（本実施例１では垂直
方向）の誤り訂正符号を用いた誤り訂正復号（Ｃ４復
号）アルゴリズムを示した。なお、Ｃ１復号アルゴリズ
ムは上記図１４に示すものと同様であるものとする。In consideration of the above, the decoding algorithm of the error correction code according to the first embodiment is shown in FIGS. 16 and 17. FIG. 16 shows an algorithm for setting the data update flag according to the first embodiment. FIG. 17 shows an error correction decoding (C4 decoding) algorithm using an error correction code in a direction different from the recording direction of the first embodiment (vertical direction in the first embodiment). Note that the C1 decoding algorithm is the same as that shown in FIG.
【００８３】以下、本実施例１の誤り訂正復号アルゴリ
ズムを図１６、および図１７を用いて説明する。まずは
じめ、図１６を用いて本実施例１のデータ更新フラグの
アルゴリズムを説明する。回転ヘッド１９より間欠的に
再生されてきたＣ１ブロックのデータはまず初めＩＤ信
号が分離される。分離されたＩＤ信号は記録時にあらか
じめ付加されている誤り検出符号を用いて誤り検出が施
される。誤り検出の結果ＩＤ信号中に誤りが無いと判断
されたＣ１ブロックのデータは第１の誤り訂正復号回路
２５でＣ１復号が施された後に、ＩＤ信号より分離され
たトラックナンバー、およびラインナンバーに基づき特
殊再生用データエリアが分離されメモリ４０内の所定の
アドレスへ書き込まれる。メモリ４０へ上記Ｃ１ブロッ
クのデータを書き込む際、データ更新フラグをデータ更
新フラグメモリ４１の所定のアドレス（ＩＤ信号より分
離したアドレス）へ書き込む。本実施例１では更新され
たＣ１ブロックについてはデータ更新情報として“０”
をデータ更新フラグメモリ４１へ書き込むものとする
（図１６参照）。なお、データ更新フラグメモリ４１は
１誤り訂正ブロックの復号が終了する（Ｃ１復号、およ
びＣ４復号）とメモリ内のデータ更新情報がリセットさ
れすべて未更新情報となる。（すなわち、すべて“１”
がメモリ内に書き込まれる。）The error correction decoding algorithm of the first embodiment will be described below with reference to FIGS. 16 and 17. First, the algorithm of the data update flag of the first embodiment will be described with reference to FIG. The ID signal is first separated from the data of the C1 block which is intermittently reproduced by the rotary head 19. The separated ID signal is subjected to error detection using an error detection code added in advance during recording. The data of the C1 block, which is determined to have no error in the ID signal as a result of the error detection, is subjected to C1 decoding by the first error correction decoding circuit 25 and then converted into a track number and a line number separated from the ID signal. Based on this, the special reproduction data area is separated and written to a predetermined address in the memory 40. When writing the data of the C1 block to the memory 40, the data update flag is written to a predetermined address (address separated from the ID signal) of the data update flag memory 41. In the first embodiment, “0” is set as the data update information for the updated C1 block.
Is written in the data update flag memory 41 (see FIG. 16). In the data update flag memory 41, when the decoding of one error correction block is completed (C1 decoding and C4 decoding), the data updating information in the memory is reset and becomes all unupdated information. (That is, all "1"
Is written in memory. )
【００８４】ＩＤ検出回路２４でＩＤ信号中に誤り無し
と判断されたＣ１ブロックのデータは、第１の誤り訂正
復号回路２５で、図１４に示すＣ１復号アルゴリズムに
基づきＣ１復号が施される。（Ｃ１復号動作は上述の動
作と同一であるので説明は省略する。）上述の要領で、
Ｃ１復号の施されたデータは第３の誤り訂正復号回路２
８へ入力される。第３の誤り訂正復号回路２８ではＩＤ
検出回路２４より出力されるＩＤ信号の誤り検出結果に
基づき上記Ｃ１ブロックのデータのメモリ４０への書き
込みを制御する。以下、メモリ４０、およびデータ更新
フラグメモリ４１の制御方法について簡単に説明する。
ＩＤ検出回路２４で検出されたＩＤ信号、および誤り検
出結果は誤り訂正制御回路４４へ入力される。誤り訂正
制御回路４４ではＩＤ信号中に誤りが検出されなかった
Ｃ１ブロックのデータに対しては、ＩＤ信号に付加され
ているトラックナンバー情報、およびシンクブロックナ
ンバー情報をもとにメモリ４０、およびデータ更新フラ
グメモリ４１への上記Ｃ１ブロックのデータ、およびデ
ータ更新フラグの書き込み制御信号、および書き込みタ
イミング信号を発生する。（なお、データ更新フラグメ
モリ４１の制御信号は上記誤り訂正制御回路４４で発生
した上記書き込みタイミング信号、およびＩＤ情報をも
とに更新フラグメモリ制御回路４２で発生するものとす
る。）メモリ４０では、ＩＤ信号より検出された上記情
報を用いてメモリ４０内の所定のアドレスへ上記Ｃ１ブ
ロックのデータを書き込む。同様に、データ更新フラグ
メモリ４１にはデータ更新フラグ（上述のように
“０”）が記憶される。なお、Ｃ１復号時に検出された
誤り検出フラグも後述するＣ１誤り検出フラグ記憶メモ
リ５３内の所定のアドレスへ記憶される。The data of the C1 block, which is determined by the ID detection circuit 24 to have no error in the ID signal, is subjected to C1 decoding by the first error correction decoding circuit 25 based on the C1 decoding algorithm shown in FIG. (Since the C1 decoding operation is the same as the above-mentioned operation, a description thereof will be omitted.) As described above,
The data subjected to the C1 decoding is the third error correction decoding circuit 2
8 is input. In the third error correction decoding circuit 28, ID
Based on the error detection result of the ID signal output from the detection circuit 24, the writing of the data of the C1 block into the memory 40 is controlled. The control method of the memory 40 and the data update flag memory 41 will be briefly described below.
The ID signal detected by the ID detection circuit 24 and the error detection result are input to the error correction control circuit 44. For the data of the C1 block in which the error correction control circuit 44 detects no error in the ID signal, the memory 40 and the data are recorded based on the track number information and the sync block number information added to the ID signal. The C1 block data to the update flag memory 41, a write control signal for the data update flag, and a write timing signal are generated. (Note that the control signal of the data update flag memory 41 is generated by the update flag memory control circuit 42 based on the write timing signal generated by the error correction control circuit 44 and the ID information.) In the memory 40. , The data of the C1 block is written to a predetermined address in the memory 40 using the information detected from the ID signal. Similarly, the data update flag memory 41 stores the data update flag (“0” as described above). The error detection flag detected at the time of C1 decoding is also stored in a predetermined address in the C1 error detection flag storage memory 53 described later.
【００８５】一方、ＩＤ信号中に誤りの検出されたＣ１
ブロックのデータはメモリ４０内に書き込まずそのまま
破棄される。よって、データ更新フラグメモリ４１、お
よび上記Ｃ１誤り検出フラグ記憶メモリ５３へのフラグ
のセットも行なわれない。なお、Ｃ１復号の結果誤りの
検出されたデータは、上記ＩＤ情報の指し示す誤り検出
フラグが誤り訂正回路４３中のＣ１誤り検出フラグ記憶
メモリ５３中の所定のアドレスに誤り検出フラグが記憶
される。なお、本実施例１では、Ｃ１復号時誤りの検出
されたデータもメモリ４０へ書き込むものとする。On the other hand, C1 in which an error is detected in the ID signal
The block data is not written in the memory 40 and is discarded as it is. Therefore, the flags are not set in the data update flag memory 41 and the C1 error detection flag storage memory 53. In the data in which an error is detected as a result of C1 decoding, the error detection flag indicated by the ID information is stored at a predetermined address in the C1 error detection flag storage memory 53 in the error correction circuit 43. In the first embodiment, it is assumed that data in which an error has been detected during C1 decoding is also written in the memory 40.
【００８６】上述の要領でＣ１復号の施された１誤り訂
正ブロックのデータがメモリ４０で合成されると誤り訂
正制御回路４４では更新フラグメモリ制御回路４２へデ
ータ更新フラグの読みだし開始信号を出力する。以下、
更新フラグメモリ制御回路４２では上記データ更新フラ
グ読みだし制御信号が入力されるとデータ更新フラグメ
モリ４１の先頭のデータより逐次データを読みだす。デ
ータ更新フラグメモリ４１より読みだされた、上記デー
タ更新フラグについては強制イレージャフラグ記憶メモ
リ５２内に記憶される。その際、上記未更新フラグ数
（強制イレージャフラグ数）がカウントされる。なお、
Ｃ１検査符号による誤り検出フラグ数もＣ１復号時にカ
ウントされるものとする。なお、以下、上記Ｃ１ブロッ
クの未更新フラグ情報を上記Ｃ１検査符号により検出さ
れた誤りを示すイレージャフラグと区別するために、便
宜上強制イレージャフラグと記す。When the data of one error correction block subjected to C1 decoding in the above-described manner is combined in the memory 40, the error correction control circuit 44 outputs a data update flag read start signal to the update flag memory control circuit 42. To do. Less than,
When the data update flag read control signal is input, the update flag memory control circuit 42 sequentially reads the data from the top data of the data update flag memory 41. The data update flag read from the data update flag memory 41 is stored in the forced erasure flag storage memory 52. At that time, the number of unupdated flags (the number of forced erasure flags) is counted. In addition,
The number of error detection flags based on the C1 check code is also counted during C1 decoding. Hereinafter, in order to distinguish the unupdated flag information of the C1 block from the erasure flag indicating an error detected by the C1 check code, it is referred to as a forced erasure flag for convenience.
【００８７】図１８は本発明の一実施例であるディジタ
ルＶＴＲのＣ４復号アルゴリズムを説明するための動作
説明図であり、上記イレージャ数のカウント方法を図１
８に示す誤り訂正ブロックを例にとって説明する。図１
８（ｂ）、および（ｃ）に示す例の場合、Ｃ１復号で検
出された誤りは２ブロック、強制イレージャは３ブロッ
ク存在することになり計５ブロックがイレージャフラグ
数としてカウントされる。なお、強制イレージャフラグ
がセットされているＣ１ブロックで誤り検出フラグがセ
ットされている場合については１つのＣ１ブロックで誤
りが検出されたものとしてイレージャ数をカウントす
る。FIG. 18 is an operation explanatory view for explaining the C4 decoding algorithm of the digital VTR which is an embodiment of the present invention, and the erasure number counting method is shown in FIG.
The error correction block shown in FIG. 8 will be described as an example. Figure 1
In the case of the examples shown in 8 (b) and 8 (c), the error detected by the C1 decoding is 2 blocks and the forced erasure is 3 blocks, and a total of 5 blocks are counted as the number of erasure flags. When the error detection flag is set in the C1 block in which the forced erasure flag is set, the number of erasures is counted as if the error was detected in one C1 block.
【００８８】次に、上記イレージャフラグ数を所定数ｎ
（本実施例１ではｎ＝６）と比較しｎ以上の場合（本実
施例１では従来例と同様にＣ４復号でのイレージャ訂正
はＣ４検査符号の持つ誤り訂正能力の限界まで行なうも
のとし、５イレージャまでイレージャ訂正を行なうもの
とする。）、上記強制イレージャ数を所定数Ｒ（本実施
例１ではＲ＝６）と比較しＲ以上の場合Ｃ４復号を行な
わず誤り訂正動作を終了する。Next, the number of erasure flags is set to a predetermined number n.
Compared with (n = 6 in the first embodiment), when n or more (in the first embodiment, the erasure correction in the C4 decoding is performed up to the limit of the error correction capability of the C4 check code as in the conventional example, The erasure correction is performed up to 5 erasures.), And the number of forced erasures is compared with a predetermined number R (R = 6 in the first embodiment). If R or more, the C4 decoding is not performed and the error correction operation is terminated.
【００８９】これは、上述のように強制イレージャフラ
グの立つＣ１ブロック内のデータはすべて誤りであるた
め、図１５に示すようにＣ４復号の際上記イレージャフ
ラグを無視して誤り訂正を行なっても、Ｃ４検査符号の
持つ誤り訂正能力（２誤りまで訂正が可能）以上の強制
イレージャ数については誤り訂正を行うことができな
い。また、無理にＣ４検査符号を用いて誤り訂正を行な
った場合、全てのブロックに誤り検出フラグが付加され
るため、Ｃ１復号で誤り訂正されたデータについても誤
りとして出力されることになるばかりでなく、誤訂正を
引き起こす確率も高くなる。よって、本実施例１では強
制イレージャ数がＲ以上の場合誤り訂正動作を強制的に
終了させる。This is because all the data in the C1 block in which the forced erasure flag is set as described above is erroneous. Therefore, as shown in FIG. 15, even if the erasure flag is ignored during C4 decoding and error correction is performed, C4 Error correction cannot be performed for the number of forced erasures exceeding the error correction capability of the check code (correction is possible up to 2 errors). Further, when the error correction is forcibly performed using the C4 check code, the error detection flag is added to all the blocks, so that the data error-corrected by the C1 decoding is not only output as an error. There is also a high probability of causing an erroneous correction. Therefore, in the first embodiment, the error correction operation is forcibly ended when the number of forced erasures is R or more.
【００９０】一方、強制イレージャフラグの数がＲ未満
の場合（イレージャフラグの数がｎ以上）は図１７に示
すアルゴリズムに従いＣ４復号を行なう。（なお、本実
施例１では図１７に示すように強制イレージャは消失と
して誤り訂正を行なう。）同様にイレージャ数がｎ未満
の場合も図１７に示すようにＣ４検査符号による誤り訂
正を行なう。なお、Ｃ４検査符号による誤り訂正につい
ての詳細は後述する。On the other hand, when the number of forced erasure flags is less than R (the number of erasure flags is n or more), C4 decoding is performed according to the algorithm shown in FIG. (In the first embodiment, as shown in FIG. 17, the forced erasure is erased and error correction is performed.) Similarly, when the number of erasures is less than n, error correction is performed by the C4 check code as shown in FIG. Details of error correction by the C4 check code will be described later.
【００９１】１誤り訂正ブロックのＣ４復号が終了する
と更新フラグメモリ制御回路４２は、上記データ更新フ
ラグメモリ４１内のデータ更新フラグをリセットする。
具体的にはデータ更新フラグメモリ４１内の所定のアド
レスに“１”を書き込みにいく。データ更新フラグメモ
リ４１のリセット終了後、Ｃ１検査符号による誤り検出
フラグ、Ｃ４検査符号による誤り検出フラグ、および強
制イレージャフラグを用いて誤り検出フラグを発生し、
１誤り訂正ブロックの誤り訂正動作を終了する。なお、
上記データ更新フラグメモリ４１のリセットタイミン
グ、および誤り検出フラグのセットのタイミングは上述
のタイミングに限るものではない。また、誤り訂正回路
４３内の上記Ｃ４誤り検出フラグ記憶メモリ５４、Ｃ１
誤り検出フラグ記憶メモリ５３、および強制イレージャ
フラグ記憶メモリ５２のリセットは誤り検出フラグセッ
ト後行なうものとする。When the C4 decoding of one error correction block is completed, the update flag memory control circuit 42 resets the data update flag in the data update flag memory 41.
Specifically, "1" is written to a predetermined address in the data update flag memory 41. After the reset of the data update flag memory 41 is completed, an error detection flag is generated by using the error detection flag by the C1 check code, the error detection flag by the C4 check code, and the forced erasure flag,
1 The error correction operation of the error correction block is completed. In addition,
The reset timing of the data update flag memory 41 and the timing of setting the error detection flag are not limited to the above timing. In addition, the C4 error detection flag storage memories 54 and C1 in the error correction circuit 43.
The error detection flag storage memory 53 and the forced erasure flag storage memory 52 are reset after the error detection flag is set.
【００９２】以上のことをふまえ、図１６、および図１
７に示す復号アルゴリズムを用いた場合の高速再生時の
再生系の動作を図１〜図３、図１６、および図１７を用
いて説明する。上述のように、高速再生のモード信号が
入力されるとスイッチ３２はスイッチ３１の出力を選択
する。回転ヘッド２０ａ、および２０ｂを介して間欠的
に再生されてくる再生データはヘッドアンプ２１で増幅
された後に信号検出回路２２で再生ディジタルデータに
変換され、ディジタル復調回路２３でディジタル復調が
施される。なお、信号検出回路２２では同期信号の検出
も行なう。信号検出回路２２で同期信号の正しく検出さ
れたデータはＩＤ検出回路２４、および第１の誤り訂正
復号回路２５へ入力される。ＩＤ検出回路２４では、上
記同期信号を用いて再生信号よりＩＤ信号を分離し、Ｉ
Ｄ信号中に付加されている誤り検出符号を用いてＩＤ信
号中に含まれる誤りを検出する。Based on the above, FIG. 16 and FIG.
The operation of the reproduction system during high-speed reproduction when the decoding algorithm shown in FIG. 7 is used will be described with reference to FIGS. 1 to 3, 16, and 17. As described above, when the high speed reproduction mode signal is input, the switch 32 selects the output of the switch 31. The reproduction data intermittently reproduced via the rotary heads 20a and 20b is amplified by a head amplifier 21, converted into reproduction digital data by a signal detection circuit 22, and digitally demodulated by a digital demodulation circuit 23. . The signal detection circuit 22 also detects a synchronization signal. The data in which the synchronization signal is correctly detected by the signal detection circuit 22 is input to the ID detection circuit 24 and the first error correction decoding circuit 25. The ID detection circuit 24 separates the ID signal from the reproduced signal by using the synchronization signal,
An error included in the ID signal is detected by using the error detection code added to the D signal.
【００９３】一方、第１の誤り訂正復号回路２５では、
ＩＤ検出回路２４より出力されるＩＤエラー情報（ＩＤ
信号中の誤りの有無）に基づきＣ１復号を行なう。本実
施例１では、高速再生時、ＩＤエラーの検出されたＣ１
ブロック（ＩＤ信号中に誤りの検出されたＣ１ブロッ
ク）のデータについてはＣ１復号を行なわないものとす
る。（本実施例１では、高速再生時にＩＤエラーを検出
したＣ１ブロックのデータに関してはＣ１復号を行なわ
ない。これは、高速再生時は複数のトラックを横切って
データを再生するため、再生されてくるＣ１ブロックの
周期がトラックジャンプの際に不連続になり制御が破綻
する可能性がある。これを防止するためＩＤエラーを検
出したＣ１ブロックのデータに関してはＣ１復号を止め
る。なお、上記破綻をおこさないための保護回路を追加
すればＩＤエラーを検出したブロックに対してＣ１復号
を施しても良いことはいうまでもない。）ＩＤエラーの
検出されなかったＣ１ブロックのデータに関しては図１
４に示す復号アルゴリズムに基づきＣ１復号が施され
る。Ｃ１復号の施されたデータは第３の誤り訂正復号器
２８へ入力される。なお、上述に示すように、高速再生
時はＣ２復号を行なわない。On the other hand, in the first error correction decoding circuit 25,
ID error information (ID
C1 decoding is performed based on whether or not there is an error in the signal. In the first embodiment, C1 in which an ID error is detected during high speed reproduction
C1 decoding is not performed on the data of the block (C1 block in which an error is detected in the ID signal). (In the first embodiment, C1 decoding is not performed on the data of the C1 block in which an ID error is detected during high speed reproduction. This is reproduced because data is reproduced across a plurality of tracks during high speed reproduction. There is a possibility that the cycle of the C1 block becomes discontinuous at the time of the track jump and the control is broken down.To prevent this, the C1 decoding is stopped for the data of the C1 block in which the ID error is detected. It goes without saying that C1 decoding may be performed on a block in which an ID error has been detected by adding a protection circuit to prevent this.) Regarding the data of the C1 block in which an ID error has not been detected, FIG.
C1 decoding is performed based on the decoding algorithm shown in FIG. The data subjected to C1 decoding is input to the third error correction decoder 28. As described above, C2 decoding is not performed during high speed reproduction.
【００９４】次に、Ｃ１復号の施されたＣ１ブロックの
データのメモリ４０への書き込み、およびデータ更新フ
ラグのデータ更新フラグ４１の書き込みについて図１６
を用いて簡単に説明する。ＩＤデータ検出回路２４でＩ
Ｄエラーが検出されたＣ１ブロックのデータは上述のよ
うにメモリ４０へ書き込まない。よって、次の同期信号
が検出されるまでメモリ４０、およびデータ更新フラグ
メモリ４１は待機状態になる。Next, the writing of the data of the C1 block subjected to the C1 decoding to the memory 40 and the writing of the data update flag 41 of the data update flag will be described with reference to FIG.
Will be briefly explained. I in the ID data detection circuit 24
The data of the C1 block in which the D error is detected is not written in the memory 40 as described above. Therefore, the memory 40 and the data update flag memory 41 are in a standby state until the next synchronization signal is detected.
【００９５】一方、ＩＤデータ検出回路２４でＩＤエラ
ー無しと判断されると、更新フラグメモリ制御回路４２
ではＩＤ信号（トラックナンバー、およびＣ１ブロック
ナンバー）をもとにデータ更新フラグメモリ４１の所定
のアドレスにデータ更新フラグをセットする。（本実施
例１では、“０”をデータ更新フラグメモリ４１へ書き
込む。）それと同時に、誤り訂正制御回路４４では、Ｉ
Ｄ信号をもとにメモリ４０への書き込みアドレスを発生
しＣ１復号の施されたＣ１ブロックのデータをメモリ４
０内の所定のアドレスへ書き込む。以上の動作を、図７
に示す１誤り訂正ブロックのデータが合成できるまで繰
り返す。なお、Ｃ１復号の際に検出された誤りはＩＤ情
報の指し示すＣ１誤り検出フラグ記憶メモリ５３内の所
定のアドレスに書き込まれる。その際、Ｃ１符号による
誤り検出フラグ数が誤り訂正回路４３内でカウントされ
る。On the other hand, when the ID data detection circuit 24 determines that there is no ID error, the update flag memory control circuit 42
Then, the data update flag is set at a predetermined address of the data update flag memory 41 based on the ID signal (track number and C1 block number). (In the first embodiment, “0” is written in the data update flag memory 41.) At the same time, the error correction control circuit 44 sets I
A write address for the memory 40 is generated based on the D signal, and the data of the C1 block subjected to the C1 decoding is stored in the memory 4
Write to a specified address in 0. The above operation is shown in FIG.
Iterate until the data of one error correction block shown in (1) can be combined. The error detected at the time of C1 decoding is written in a predetermined address in the C1 error detection flag storage memory 53 indicated by the ID information. At that time, the number of error detection flags by the C1 code is counted in the error correction circuit 43.
【００９６】図７に示す１誤り訂正ブロックのデータが
メモリ４０内に構成されるとまず初め、上述のようにデ
ータ更新フラグメモリ４１よりデータ更新フラグが読み
だされ、強制イレージャフラグ記憶メモリ５２に記憶さ
れる。その際、強制イレージャフラグ数がカウントされ
る。データ更新フラグの読みだしが終了すると、誤り訂
正コア回路５０では上記強制イレージャフラグ数とＣ１
誤り検出フラグ数が加算されイレージャ数が求められ
る。When the data of one error correction block shown in FIG. 7 is constructed in the memory 40, the data update flag is first read from the data update flag memory 41 as described above and stored in the forced erasure flag storage memory 52. To be done. At that time, the number of forced erasure flags is counted. When the reading of the data update flag is completed, the error correction core circuit 50 sets the number of the forced erasure flag and C1.
The number of error detection flags is added to obtain the number of erasures.
【００９７】誤り訂正コア制御回路５１では上記イレー
ジャ数に応じてＣ４復号の復号アルゴリズムを決定す
る。図１７を用いてＣ４復号アルゴリズムを説明する。
上記イレージャフラグ数が入力されると誤り訂正コア制
御回路５１では、上記イレージャフラグ数を所定数ｎ
（ｎ＝６）と比較する。そして、上記イレージャフラグ
数がｎ未満の場合（本実施例１では従来例と同様にＣ４
復号でのイレージャ訂正はＣ４検査符号の持つ誤り訂正
能力の限界まで行なうものとし、５イレージャまでイレ
ージャ訂正を行なうものとする。）上記強制イレージャ
フラグ、及びＣ１誤り検出フラグをイレージャとしてイ
レージャ訂正を行なう。その際に、Ｃ１復号時の見逃し
誤りをＣ４検査符号の持つ誤り訂正能力の限界まで行な
う。The error correction core control circuit 51 determines a decoding algorithm for C4 decoding according to the number of erasures. The C4 decoding algorithm will be described with reference to FIG.
When the number of erasure flags is input, the error correction core control circuit 51 sets the number of erasure flags to a predetermined number n.
Compare with (n = 6). When the number of erasure flags is less than n (in the first embodiment, C4 is used as in the conventional example).
Erasure correction in decoding is performed up to the limit of the error correction capability of the C4 check code, and erasure correction is performed up to 5 erasures. ) Erasure correction is performed using the forced erasure flag and the C1 error detection flag as erasures. At this time, the miss error at the time of C1 decoding is performed up to the limit of the error correction capability of the C4 check code.
【００９８】次に、上記イレージャフラグ数がｎ以上の
場合、上記強制イレージャ数を所定数Ｒ（本実施例１で
はＲ＝６）と比較しＲ以上の場合Ｃ４復号を行なわず誤
り訂正動作を終了する。Next, when the number of erasure flags is n or more, the number of forced erasures is compared with a predetermined number R (R = 6 in the first embodiment), and when R or more, the C4 decoding is not performed and the error correction operation is ended To do.
【００９９】一方、強制イレージャフラグの数がＲ未満
の場合（イレージャフラグの数がｎ以上）は強制イレー
ジャ数を再度所定数Ｐ（Ｐ＝４）と比較しＰ以上の場合
は上記強制イレージャフラグのみをイレージャとして消
失訂正を行なう。なお、その際にはＣ１復号時の見逃し
誤りに対しては誤り訂正を施さない。一方、強制イレー
ジャ数がＰ未満の場合は強制イレージャフラグのみをイ
レージャとしてイレージャ訂正を行なう。この場合は、
Ｃ１復号の際の見逃し誤りについてもＣ４検査符号の持
つ誤り訂正能力の限界まで誤り訂正を行なう。On the other hand, when the number of forced erasure flags is less than R (the number of erasure flags is n or more), the number of forced erasures is compared again with a predetermined number P (P = 4). And erasure correction is performed. At this time, no error correction is performed on a missed error during C1 decoding. On the other hand, when the number of forced erasures is less than P, only the forced erasure flag is used as an erasure to perform erasure correction. in this case,
Even for missed errors in C1 decoding, error correction is performed up to the limit of the error correction capability of the C4 check code.
【０１００】一方、誤り訂正コア制御回路５１ではイレ
ージャ数の算出が終了すると誤り訂正制御回路４４にデ
ータリクエスト信号を出力する。誤り訂正制御回路４４
は上記データリクエスト信号が入力されるとメモリ４０
からのデータの読みだしアドレス、および制御信号を発
生する。メモリ４０より読みだされたデータはまずはじ
め誤り訂正コア回路５０でシンドロームが生成される。
シンドロームの生成が終了すると復号アルゴリズムに基
づき修正シンドロームを生成し、誤り位置、および数値
を算出する。誤り位置、および数値の算出が終了すると
誤り訂正コア回路５０は上記誤り位置の算出結果を誤り
訂正コア制御回路５１へ出力する。なお、実施例１では
ユークリッドアルゴリズムを用いて復号を行う場合を考
えているので、消失訂正の際は修正シンドロームを求め
ているが、他のアルゴリズムの場合は、修正シンドロー
ムを生成せず、シンドロームと消失位置により消失訂正
を行う。On the other hand, the error correction core control circuit 51 outputs a data request signal to the error correction control circuit 44 when the calculation of the number of erasures is completed. Error correction control circuit 44
When the data request signal is input, the memory 40
Generates read address of data from, and control signal. The data read from the memory 40 first has a syndrome generated by the error correction core circuit 50.
When the syndrome generation is completed, the corrected syndrome is generated based on the decoding algorithm, and the error position and the numerical value are calculated. When the calculation of the error position and the numerical value is completed, the error correction core circuit 50 outputs the calculation result of the error position to the error correction core control circuit 51. It should be noted that in the first embodiment, since the case where decoding is performed using the Euclidean algorithm is considered, the correction syndrome is obtained at the time of erasure correction, but in the case of other algorithms, the correction syndrome is not generated and the syndrome The erasure correction is performed according to the erasure position.
【０１０１】誤り訂正コア制御回路５１は上記誤り位置
の算出結果が入力されると誤りデータ読みだしリクエス
ト信号とともに誤り位置データを誤り訂正制御回路４４
へ出力する。誤り訂正制御回路４４では、誤り位置デー
タの指し示すアドレスに記憶されている誤ったデータを
メモリ４０より読みだす。誤り訂正コア回路５０ではメ
モリ４０より読み出された誤ったデータに上記誤り数値
を加算することにより誤り訂正を施す。誤り訂正の施さ
れたデータはメモリ４０内の上記誤り位置の指し示す所
定のアドレスへ再び書き込まれる。以上の動作を、検出
された誤り数分繰り返す。一方、Ｃ４復号で誤りの検出
されたデータはＣ４誤り検出フラグ記憶メモリ５４内の
所定のアドレスへフラグデータが書き込まれる。上記動
作を１誤り訂正ブロック繰り返す。When the error position calculation result is input, the error correction core control circuit 51 sends the error data read request signal and the error position data to the error correction control circuit 44.
Output to. The error correction control circuit 44 reads the erroneous data stored in the address indicated by the error position data from the memory 40. The error correction core circuit 50 performs error correction by adding the above-mentioned error numerical value to the erroneous data read from the memory 40. The error-corrected data is rewritten in the memory 40 at a predetermined address indicated by the error position. The above operation is repeated for the number of detected errors. On the other hand, as for the data in which an error is detected by C4 decoding, flag data is written to a predetermined address in the C4 error detection flag storage memory 54. The above operation is repeated for one error correction block.
【０１０２】１誤り訂正ブロックのＣ４復号が終了する
と更新フラグメモリ制御回路４２は、上記要領でデータ
更新フラグメモリ４１をリセットする。データ更新フラ
グメモリ４１のリセット終了後、Ｃ１検査符号による誤
り検出フラグ、Ｃ４検査符号による誤り検出フラグ、お
よび強制イレージャフラグを用いて誤り検出フラグを誤
り検出フラグ発生回路５６で発生し、発生した誤り検出
フラグを誤り検出フラグメモリ５７の所定のアドレスに
記憶し、１誤り訂正ブロックの誤り訂正動作を終了す
る。When the C4 decoding of one error correction block is completed, the update flag memory control circuit 42 resets the data update flag memory 41 as described above. After the reset of the data update flag memory 41 is completed, the error detection flag generated by the error detection flag generation circuit 56 is generated by using the error detection flag by the C1 check code, the error detection flag by the C4 check code, and the forced erasure flag. The flag is stored in a predetermined address of the error detection flag memory 57, and the error correction operation of one error correction block is completed.
【０１０３】上記要領で第３の誤り訂正復号回路２８で
誤り訂正の施されたデータは検出された誤り検出フラグ
とともにメモリ４０より読みだされ第４のメモリ２９へ
記憶される。第４のメモリ２９では１フレームの特殊再
生用データがすべて再生されると静止画パケット生成回
路３０へデータ出力要求信号を出力する。The data which has been error-corrected by the third error-correction decoding circuit 28 in the above manner is read from the memory 40 together with the detected error detection flag and stored in the fourth memory 29. The fourth memory 29 outputs a data output request signal to the still image packet generation circuit 30 when all the one-frame special reproduction data is reproduced.
【０１０４】本実施例１では高速再生時には、上記１フ
レーム分の特殊再生データ（イントラ符号化されてい
る）が再生されると第４のメモリ２９より出力し、そし
て次の１フレーム分の特殊再生用データが再生されるま
ではスチル再生と同様にＡＴＶデコーダ側で画面をフリ
ーズ（静止）させるために、静止画パケット生成回路３
０で静止画パケット、およびノーデータパケットを発生
する。上記制御によりＡＴＶデコーダはスチル再生時と
同様に高速再生モードを意識することなくデータのデコ
ードが行える。以下、上記高速再生時のデータ制御方法
について静止画パケット生成回路３０の動作を中心に説
明する。In the first embodiment, at the time of high speed reproduction, the special reproduction data (intra-coded) for one frame is output from the fourth memory 29, and the special reproduction data for the next one frame is output. Until the reproduction data is reproduced, the still image packet generation circuit 3 is used to freeze the screen on the ATV decoder side as in the still reproduction.
At 0, a still image packet and a no data packet are generated. By the above control, the ATV decoder can decode the data without being aware of the high speed reproduction mode as in the still reproduction. Hereinafter, the data control method during the high speed reproduction will be described focusing on the operation of the still image packet generation circuit 30.
【０１０５】静止画パケット生成回路３０では、第４の
メモリ２９よりデータ出力要求信号が入力されると現在
発生中の静止画パケットの状況を確認する。以下、図１
９を用いて動作を説明する。図１９は本発明の一実施例
であるディジタルＶＴＲの特殊再生のタイミングチャー
トである。図において、（ａ）は第４のメモリ２９の入
力信号（なお、実際は間欠的に再生されてくる。）、
（ｂ）は第４のメモリ２９より出力されるデータ出力要
求信号、（ｃ）は静止画パケット生成回路３０より出力
されるデータ読みだし開始信号、（ｄ）はスイッチ３１
の切り換え信号、（ｅ）は第４のメモリ２９の出力信
号、（ｆ）は静止画パケット生成回路３０の出力信号で
ある。When the data output request signal is input from the fourth memory 29, the still picture packet generation circuit 30 confirms the status of the still picture packet currently being generated. Below, Figure 1
The operation will be described with reference to FIG. FIG. 19 is a timing chart of special reproduction of a digital VTR which is an embodiment of the present invention. In the figure, (a) shows an input signal of the fourth memory 29 (in reality, it is reproduced intermittently),
(B) is a data output request signal output from the fourth memory 29, (c) is a data read start signal output from the still image packet generation circuit 30, and (d) is a switch 31.
(E) is the output signal of the fourth memory 29, and (f) is the output signal of the still image packet generation circuit 30.
【０１０６】まずはじめ、静止画パケット生成回路３０
で静止画パケットを発生している場合は、１フレーム分
のパケットの出力が完了するまで第４のメモリ２９は待
機状態になる（図中Ａポイントを参照）。そして、上記
出力中の静止画パケットの１フレームの最終パケットを
出力すると、静止画パケット生成回路３０は第４のメモ
リ２９にデータ読みだし開始信号を出力する。また、上
記ノーデータパケットを発生している場合は現在発生し
ているパケット出力完了後に上記データ読みだし開始信
号を出力する（図中Ｂポイントを参照）。第４のメモリ
２９では上記データ読みだし開始信号が入力されると特
殊再生用のデータパケットをメモリ内より順番に読みだ
す。First, the still image packet generation circuit 30
If a still image packet is being generated at, the fourth memory 29 is in a standby state until the output of the packet for one frame is completed (see point A in the figure). When the last packet of one frame of the still image packet being output is output, the still image packet generation circuit 30 outputs a data read start signal to the fourth memory 29. When the no-data packet is generated, the data read start signal is output after the currently generated packet output is completed (see point B in the figure). In the fourth memory 29, when the data read start signal is input, the data packets for special reproduction are sequentially read from the memory.
【０１０７】一方、上記データ読みだし開始信号はスイ
ッチ３１にも供給されスイッチ３１が第４のメモリ２９
の出力を選択するように接続が切り換えられる。なお、
図中スイッチ３１切り換え信号は“Ｈ”で第４のメモリ
２９の出力を選択し、“Ｌ”で静止画パケット生成回路
３０の出力を選択するものとする。また、上述のように
静止画パケット発生回路３０で静止画パケットを発生し
ている際第４のメモリ２９の出力が待機状態になるの
は、ＡＴＶデコーダでインターフレームのデータが途中
でとぎれ、イントラフレームのデータが入力された場合
誤動作を起こす可能性がありこれを回避するため再生フ
レームを管理する必要があるためである。On the other hand, the data read start signal is also supplied to the switch 31, and the switch 31 causes the fourth memory 29 to operate.
The connection is switched to select the output of. In addition,
In the figure, the switch 31 switching signal is "H" to select the output of the fourth memory 29, and "L" to select the output of the still image packet generation circuit 30. In addition, as described above, the output of the fourth memory 29 is in a standby state when the still image packet generation circuit 30 is generating a still image packet because the inter frame data is interrupted by the ATV decoder during the This is because when frame data is input, a malfunction may occur and it is necessary to manage the playback frame in order to avoid this.
【０１０８】第４のメモリ２９の出力で、上記特殊再生
用データの最終パケットが検出されると第４のメモリ２
９では特殊再生用データ出力完了信号を静止画パケット
生成回路３０、およびスイッチ３１に供給する。スイッ
チ３１では上記信号が入力されると出力を静止画パケッ
ト生成回路３０の出力に切り換える。一方、静止画パケ
ット生成回路３０では現在までの符号量により出力する
パケットを切り換える。具体的には、ＡＴＶデコーダ側
へ伝送されたデータ量（フレーム数）が多すぎＡＴＶデ
コーダ内のメモリがオーバーフローを起こしそうな場合
はノーデータのパケットを出力し符号量を制御する。反
対に少なすぎる（アンダーフロー）、あるいは丁度よい
場合には上記静止画パケットを出力する。静止画パケッ
トは１フレーム単位で出力され、ノーデータのパケット
を上記静止画パケット間に挿入することによりＡＴＶビ
ットストリームの符号量制御（ＡＴＶデコーダ内のメモ
リが上述のようにオーバーフロー、あるいはアンダーフ
ローを起こさないように出力フレーム数の制御を行な
う。）を行なう。なお、データ量（フレーム数）のカウ
ントは本実施例１ではスイッチ３２の出力段でカウント
しカウント結果を静止画パケット発生回路３０に出力す
るものとする。また、データ量は、伝送されまだデーコ
ードされていないフレームデータの枚数、およびその符
号量をカウントすることにより求められる。なお、簡易
的には上記まだデコードされていないフレームデータの
枚数でもよい。When the final packet of the special reproduction data is detected in the output of the fourth memory 29, the fourth memory 2
At 9, the special reproduction data output completion signal is supplied to the still image packet generation circuit 30 and the switch 31. When the above signal is input, the switch 31 switches the output to the output of the still image packet generation circuit 30. On the other hand, the still image packet generation circuit 30 switches the packet to be output according to the code amount up to the present. Specifically, when the amount of data (number of frames) transmitted to the ATV decoder side is too large and the memory in the ATV decoder is likely to overflow, a packet of no data is output to control the code amount. On the other hand, if it is too small (underflow) or is just right, the still image packet is output. The still image packet is output in units of one frame, and the code amount control of the ATV bitstream is performed by inserting a packet of no data between the still image packets (the memory in the ATV decoder overflows or underflows as described above). The number of output frames is controlled so that it will not occur.). In the first embodiment, the data amount (the number of frames) is counted at the output stage of the switch 32, and the count result is output to the still image packet generation circuit 30. Further, the data amount is obtained by counting the number of frame data that have been transmitted and have not been decoded yet, and the code amount thereof. It should be noted that the number of pieces of frame data that has not been decoded may be simply used.
【０１０９】以上のように、第４のメモリ２９、静止画
パケット生成回路３０、スイッチ３１、およびスイッチ
３２を制御することにより、ＡＴＶデコーダでは高速再
生モードを意識することなく再生画像を構成することが
でき、良好な高速再生画像を生成することができる。ま
た、上記静止画パケット、およびノーデータパケットを
組み合わせて採用することによりＡＴＶデコーダ中のメ
モリのオーバーフロー、およびアンダーフローを防ぐこ
とができ良好な特殊再生画像を構成することができる。As described above, by controlling the fourth memory 29, the still image packet generation circuit 30, the switch 31, and the switch 32, the ATV decoder can construct a reproduced image without being aware of the high-speed reproduction mode. Therefore, a good high-speed reproduction image can be generated. Further, by adopting a combination of the still image packet and the no-data packet, it is possible to prevent the overflow and underflow of the memory in the ATV decoder and form a good special reproduction image.
【０１１０】以下、静止画パケット生成回路３０のモー
ド移行時の動作を説明する。静止画パケット生成回路３
０では、特殊再生モード信号が入力されると上記静止画
パケット（動きベクトルが０、予測誤差が０の静止画パ
ケット）、およびノーデータパケットの生成を開始す
る。一方、第３のメモリ２７では、現在出力中のＡＴＶ
ビットストリーム中のフレームデータの最終パケットを
検出する。そして、上記フレームデータの最終パケット
を検出すると、その最終パケット検出信号を静止画パケ
ット生成回路３０、およびスイッチ３２へ供給する。ス
イッチ３２は上記信号が入力されるとスイッチ３１の出
力を選択するように制御する。The operation of the still image packet generation circuit 30 at the time of mode transition will be described below. Still image packet generation circuit 3
At 0, when the special reproduction mode signal is input, the generation of the above-mentioned still image packet (still image packet having a motion vector of 0 and a prediction error of 0) and a no data packet are started. On the other hand, in the third memory 27, the ATV currently being output is
Detect the last packet of frame data in the bitstream. When the final packet of the frame data is detected, the final packet detection signal is supplied to the still image packet generation circuit 30 and the switch 32. The switch 32 controls to select the output of the switch 31 when the above signal is input.
【０１１１】静止画パケット生成回路３０では、上記最
終パケット検出信号が入力されるとまずはじめ１フレー
ム分の静止画パケットを発生し、それに続いてノーデー
タパケットを発生する。そして、静止画パケット生成回
路３０では、ノーデータパケットを生成することにより
ＡＴＶデコーダ内のメモリがオーバフロー、あるいはア
ンダーフローを起こさないようにしている。なお、本実
施例１ではデータ量をスイッチ３２の出力段でカウント
した上記データ量の出力結果に応じて上記ノーデータパ
ケットの挿入数を制御するものとする。When the final packet detection signal is input, the still image packet generating circuit 30 first generates a still image packet for one frame, and then generates a no data packet. The still image packet generation circuit 30 prevents the memory in the ATV decoder from overflowing or underflowing by generating a no data packet. In the first embodiment, the number of inserted no-data packets is controlled according to the output result of the data amount obtained by counting the data amount at the output stage of the switch 32.
【０１１２】図２０は本発明の一実施例であるディジタ
ルＶＴＲの通常再生より特殊再生に移行する際のタイミ
ングチャートである。図において、（ａ）は第３のメモ
リ２７の出力、（ｂ）は特殊再生モード信号、（ｃ）は
フレーム最終パケット検出信号、（ｄ）はスイッチ３２
の切り換え信号、（ｅ）は静止画パケット生成回路３０
の出力データを示す。図に示すように、静止画パケット
生成回路３０からは第３のメモリ２７より出力されるデ
ータのフレームの最終パケットに続き上記静止画パケッ
トが出力される。なお、本実施例１ではテープ送り等の
変化も上記スイッチ３２の切り換え信号と同一のタイミ
ングで行なわれるものとする。FIG. 20 is a timing chart when shifting from normal reproduction to special reproduction of the digital VTR according to the embodiment of the present invention. In the figure, (a) is the output of the third memory 27, (b) is the special reproduction mode signal, (c) is the frame final packet detection signal, and (d) is the switch 32.
Switching signal, (e) is a still image packet generation circuit 30
The output data of is shown. As shown in the figure, the still image packet generation circuit 30 outputs the still image packet following the last packet of the frame of data output from the third memory 27. In the first embodiment, it is assumed that changes such as tape feeding are also made at the same timing as the switching signal of the switch 32.
【０１１３】上記動作により、特殊再生へのモード移行
時についてもＡＴＶデコーダにモード以降状態を意識さ
せることなく制御を行なうことができる。また、この動
作により、特殊再生へのモード移行時に上記静止画パケ
ットを生成し出力するのでモード移行時の再生画面は静
止画となり画面を乱すことなくスムーズにモード移行を
行なうことができる。特に、上記ＡＴＶ信号を記録する
ようなディジタルＶＴＲは、従来のアナログ記録のＶＴ
Ｒとは異なり、モード移行時に再生されたデータを用い
ても上述のようにＡＴＶ信号はイントラフレーム、およ
びインターフレームのビットストリームで構成されてい
るので回転ヘッド２０より再生されてくる再生信号によ
り特殊再生画像を構成することができないため上述のよ
うな制御が非常に有効となる。By the above operation, even when the mode is changed to the special reproduction, control can be performed without making the ATV decoder aware of the state after the mode. By this operation, the still image packet is generated and output at the time of mode transition to the special reproduction, so that the reproduction screen at the time of mode transition becomes a still image and the mode transition can be performed smoothly without disturbing the screen. In particular, a digital VTR for recording the ATV signal is a conventional analog recording VT.
Unlike R, even if the data reproduced at the time of mode transition is used, the ATV signal is made up of the intra-frame and inter-frame bit streams as described above, and therefore the reproduction signal reproduced from the rotary head 20 causes a special Since the reproduced image cannot be constructed, the above control is very effective.
【０１１４】また、スイッチ３１は上記特殊再生モード
信号が入力されると静止画パケット発生回路３０の出力
を選択する。スイッチ３１の切り換え制御は、図示はし
ていないが特殊再生モードに移行しテープ走行系（サー
ボ系）がロック（定常状態）するまでは静止画パケット
発生回路３０の出力を選択するように制御する。テープ
走行系が定常状態に入り、１フレーム分の上記特殊再生
用データが第４のメモリ２９内で合成されると、第４の
メモリ２９より上述のようにデータ出力要求信号が出力
される。なお、以降の静止画パケット生成回路３０、ス
イッチ３１、スイッチ３２、および第４のメモリ２９の
制御は上記高速再生時の記載事項と同一であるので説明
は省略する。（図１９参照）When the special reproduction mode signal is input, the switch 31 selects the output of the still image packet generating circuit 30. Although not shown, the switching control of the switch 31 is controlled so that the output of the still image packet generating circuit 30 is selected until the special reproduction mode is entered and the tape running system (servo system) is locked (steady state). . When the tape running system enters the steady state and one frame of the special reproduction data is combined in the fourth memory 29, the data output request signal is output from the fourth memory 29 as described above. The following control of the still image packet generation circuit 30, the switch 31, the switch 32, and the fourth memory 29 is the same as that described at the time of the high-speed reproduction, and the description thereof will be omitted. (See Figure 19)
【０１１５】次に、特殊再生モードより通常再生モード
に移行する際の制御方法について説明する。特殊再生モ
ードより通常再生モードへ移行する際は、通常再生モー
ド信号が入力されると、第４のメモリ２９は現在のデー
タの出力状況を確認する。現在、第４のメモリ２９より
上記特殊再生用のデータパケットが読みだされている場
合は１フレーム分のデータを読みだした後にデータ出力
完了信号を静止画パケット生成回路３０へ出力するとと
もに、第４のメモリ２９へのデータの書き込みを中止す
る。それと同時にテープ走行系（サーボ系）には、通常
再生モード開始信号が出力される。静止画パケット生成
回路３０では、上記データ読みだし完了信号が入力され
ると上記要領でＡＴＶデコーダ側のメモリがオーバーフ
ロー、あるいはアンダーフローを起こさないように静止
画パケット、およびノーデータパケットが生成され出力
される。なお、スイッチ３１の切り換え制御信号につい
ても上述のタイミングで出力される。（図１９Ａポイン
ト参照）Next, a control method for shifting from the special reproduction mode to the normal reproduction mode will be described. When shifting from the special playback mode to the normal playback mode, when the normal playback mode signal is input, the fourth memory 29 confirms the current output status of data. When the data packet for special reproduction is currently read from the fourth memory 29, the data output completion signal is output to the still image packet generation circuit 30 after reading one frame of data, and 4 to stop writing data to the memory 29. At the same time, a normal reproduction mode start signal is output to the tape running system (servo system). In the still image packet generation circuit 30, when the data read completion signal is input, a still image packet and a no data packet are generated and output so that the memory on the ATV decoder side does not overflow or underflow in the above manner. To be done. The switching control signal of the switch 31 is also output at the above timing. (See point A in Figure 19)
【０１１６】また、第４のメモリ２９より上記特殊再生
用のデータパケットが読みだされていない場合は第４の
メモリ２９はデータの書き込みを中止するとともに、テ
ープ走行系（サーボ系）に、通常再生モード開始信号を
出力する。静止画パケット生成回路３０では、上述と同
様にＡＴＶデコーダ側のメモリがオーバーフロー、ある
いはアンダーフローを起こさないように静止画パケッ
ト、およびノーデータパケットが生成され出力され、ス
イッチ３１は静止画パケット生成回路３０の出力が選択
される。（図１７Ｂポイント参照）When the data packet for special reproduction is not read out from the fourth memory 29, the fourth memory 29 stops writing data and the tape running system (servo system) normally operates. Outputs the playback mode start signal. In the still image packet generation circuit 30, a still image packet and a no-data packet are generated and output so that the memory on the ATV decoder side does not overflow or underflow as in the above, and the switch 31 causes the still image packet generation circuit. Thirty outputs are selected. (Refer to Figure 17B point)
【０１１７】テープ走行系（サーボ系）では、上記第４
のメモリ２９より通常再生モード開始信号が入力される
と、通常再生モードに移行する。そして、テープ走行系
が定常状態になると通常再生になったことを第３のメモ
リ２７、および第４のメモリ２９へ出力する。通常再生
になると第３のメモリ２７では再生されてきた上記通常
再生用のＡＴＶデータをメモリ内に書き込む。同様に第
４のメモリ２９では特殊再生用のデータを再び第４のメ
モリ２９内に書き込む。In the tape running system (servo system), the fourth
When the normal reproduction mode start signal is input from the memory 29, the normal reproduction mode is entered. Then, when the tape running system is in a steady state, the fact that normal reproduction has been performed is output to the third memory 27 and the fourth memory 29. At the time of normal reproduction, the ATV data for normal reproduction which has been reproduced is written in the third memory 27. Similarly, in the fourth memory 29, special reproduction data is written again in the fourth memory 29.
【０１１８】第３のメモリ２７内に書き込まれたＡＴＶ
データはメモリで特殊再生用データが取り除かれた後に
ＡＴＶのトランスポートパケットが構成され出力され
る。そして、第３のメモリ２７の後段ではまずはじめイ
ントラフレームの先頭パケットが検出されるまでスイッ
チ３２はスイッチ３１の出力を選択する。イントラフレ
ームの先頭が第３のメモリ２７の出力端で検出されると
検出結果はスイッチ３２へ供給される。スイッチ３２で
は上記信号が入力されると第３のメモリ２７の出力を選
択する。上記制御により、通常再生から各モード信号へ
の移行、あるいは特殊再生モードから通常再生モードの
移行時に再生画像が乱れることなくモード移行をスムー
ズに行なうことができ良好な再生画質を得ることができ
るとともに、ＡＴＶデコーダに関してはモード移行を意
識することなく再生画像を構成することができる。ATV written in the third memory 27
After data for special reproduction is removed from the memory, ATV transport packets are constructed and output. Then, in the subsequent stage of the third memory 27, the switch 32 first selects the output of the switch 31 until the first packet of the intra frame is detected. When the beginning of the intra frame is detected at the output end of the third memory 27, the detection result is supplied to the switch 32. When the above signal is input, the switch 32 selects the output of the third memory 27. By the control described above, it is possible to smoothly perform mode transition without disturbing the reproduced image at the time of transition from normal reproduction to each mode signal or transition from special reproduction mode to normal reproduction mode, and it is possible to obtain good reproduction image quality. With respect to the ATV decoder, it is possible to compose a reproduced image without being aware of mode transition.
【０１１９】スイッチ３２の出力はＡＴＶデコーダに出
力される。高速再生時、上記ディジタルＶＴＲは上述の
ように制御されるので、ＡＴＶデコーダではディジタル
ＶＴＲの再生モードを意識することなく通常再生と同様
の制御により特殊再生画像を構成することができるとと
もに、特殊再生時に用いる第４のメモリ２９のメモリ容
量を削減することができる。これは、図１９（ｆ）に示
すように第４のメモリ２９は上記制御によりメモリ内の
同一データを複数回繰り返し読む必要がない。このこと
は、データを１度読みだした後はメモリがあいているこ
とを示している。よって、第４のメモリ２９の前段にバ
ッファメモリを追加するだけで高速再生を実現すること
ができる。上記制御を行なわない場合は、再生された特
殊再生用データを次の特殊再生用データが再生されるま
で繰り返し読み出す必要があり、少なくとも２フレーム
分の特殊再生用のメモリを必要としメモリ容量の削減が
図れなかったが、本実施例１の構成により上述のように
ほぼ１フレーム分のメモリで特殊再生を実現することが
できメモリ容量をほぼ半分にすることができる。The output of the switch 32 is output to the ATV decoder. Since the digital VTR is controlled as described above during high-speed reproduction, the ATV decoder can compose a special reproduction image by the same control as the normal reproduction without paying attention to the reproduction mode of the digital VTR. It is possible to reduce the memory capacity of the fourth memory 29 used at times. This is because the fourth memory 29 does not need to repeatedly read the same data in the memory a plurality of times under the above control, as shown in FIG. This indicates that the memory is free after the data is read once. Therefore, high-speed reproduction can be realized only by adding a buffer memory in the preceding stage of the fourth memory 29. If the above control is not performed, the reproduced special reproduction data must be repeatedly read until the next special reproduction data is reproduced, and at least two frames of special reproduction memory are required and the memory capacity is reduced. However, with the configuration of the first embodiment, special reproduction can be realized with the memory for approximately one frame as described above, and the memory capacity can be halved.
【０１２０】なお、本実施例１では１フレームのデータ
を一旦第４のメモリ２９に記憶してから出力するように
構成したがこれに限るものではなく、図２１に示すよう
に複数スライス単位に第４のメモリ２９に書き込まれた
データを読みだし、同一フレーム内のスライス間のパケ
ットとしては上記ノーデータパケットを出力し、フレー
ム間では上記静止画パケット、およびノーデータパケッ
トを切り換えて出力しても同様の効果を奏する。なお、
図２１は１フレームが複数のスライスに分割されたデー
タを複数スライス集めｎ回（１フレームの特殊再生画像
をスライスを単位としてｎ個のブロックに分割する。）
に分けてＡＴＶデコーダに出力した場合を示す。なお、
ｎは２以上の整数である。また、上記ｎ個のブロックに
含まれるスライス数は同一である必要はない。上述の構
成により第４のメモリ２９のメモリ容量の削減が図れ
る。In the first embodiment, one frame of data is temporarily stored in the fourth memory 29 and then output. However, the present invention is not limited to this, and as shown in FIG. The data written in the fourth memory 29 is read out, the above-mentioned no-data packet is output as a packet between slices in the same frame, and the above-mentioned still image packet and no-data packet are switched and output between frames. Also has the same effect. In addition,
In FIG. 21, data obtained by dividing one frame into a plurality of slices is collected a plurality of slices n times (a special reproduction image of one frame is divided into n blocks in units of slices).
The following shows a case where the data is divided into two and output to the ATV decoder. In addition,
n is an integer of 2 or more. Further, the number of slices included in the n blocks does not have to be the same. With the above configuration, the memory capacity of the fourth memory 29 can be reduced.
【０１２１】また、本実施例１では静止画パケット生成
回路３０においてＡＴＶデコーダへは予めオーバーフロ
ー、およびアンダーフローを起こさないように予め静止
画パケットとノーデータパケットを組合せ符号量、およ
びフレーム数の制御を行っていたがこれに限るものでは
なく、特にノーデータパケットについてはビデオ信号以
外のモードを指し示すパケット、例えば音声信号を指し
示すヘッダ情報の付加されているパケット等を挿入して
もよい。この際は、ＡＴＶデコーダで音声のミュートを
行なうため音声デコードの結果所定のＤＣデータになる
ようなパケットを生成し出力すると音声ミュートもでき
良好な特殊再生が実現できる。Further, in the first embodiment, in the still picture packet generation circuit 30, a still picture packet and a no data packet are combined in advance so as to prevent overflow and underflow to the ATV decoder, and the code amount and the number of frames are controlled. However, the present invention is not limited to this, and particularly for a no-data packet, a packet indicating a mode other than a video signal, for example, a packet to which header information indicating a voice signal is added may be inserted. At this time, since the audio is muted by the ATV decoder, audio muting can be performed and good special reproduction can be realized by generating and outputting a packet such that predetermined DC data is obtained as a result of audio decoding.
【０１２２】また、上記実施例１では高速再生時のモー
ド移行時の上記第３のメモリ２７、第４のメモリ２９、
静止画パケット生成回路３０、スイッチ３１、およびス
イッチ３２の制御方法について説明したが、上記制御方
法は高速再生に限るものではなく上記スチル再生へのモ
ード移行、あるいはスチル再生から通常再生へのモード
移行、高速再生からスチル再生、あるいはその反対、通
常再生からスロー再生、あるいはその反対等に用いても
同様の効果を奏する。なお、本実施例１ではスロー再生
について言及しなかったが、スロー再生はスチル再生の
繰り返しで実現できるので上述のように再生データと静
止画パケット（ノーデータパケットを含む。）を切り換
えて使用することにより実施例１と同様に実現できるこ
とはいうまでもない。In the first embodiment, the third memory 27, the fourth memory 29, at the time of mode transition during high speed reproduction,
Although the control method of the still image packet generation circuit 30, the switch 31, and the switch 32 has been described, the control method is not limited to the high speed reproduction, and the mode transition to the still reproduction or the mode transition from the still reproduction to the normal reproduction is performed. The same effect can be obtained by using the high speed reproduction to the still reproduction, or the opposite, the normal reproduction to the slow reproduction, or the opposite. Although the slow reproduction is not mentioned in the first embodiment, since the slow reproduction can be realized by repeating the still reproduction, the reproduction data and the still image packet (including the no data packet) are switched and used as described above. It goes without saying that this can be realized in the same manner as in the first embodiment.
【０１２３】また、本実施例１では、米国で審議されて
いるＡＴＶ信号を記録するディジタルＶＴＲについて述
べたがこれに限るものではなく、例えば、ＭＰＥＧ２の
ビットストリームを記録するようなディジタルＶＴＲの
特殊再生時の制御に上記静止画パケット、およびノーデ
ータパケットを用いてもよい。また、上記信号の記録再
生装置はディジタルＶＴＲに限るものではなく、例え
ば、ＡＴＶビットストリーム、あるいはＭＰＥＧのビッ
トストリームを再生、あるいは記録再生するディスク装
置等の特殊再生時にイントラ符号化されたデータのみを
用いて再生画像を構成するよう場合に用いても同様の効
果を奏する。In the first embodiment, the digital VTR for recording the ATV signal, which has been discussed in the United States, has been described, but the present invention is not limited to this. For example, a special digital VTR for recording an MPEG2 bit stream is used. The still image packet and the no data packet may be used for control during reproduction. Further, the signal recording / reproducing apparatus is not limited to the digital VTR. For example, only intra-encoded data is reproduced at the time of special reproduction of a disk apparatus for reproducing or recording / reproducing an ATV bit stream or an MPEG bit stream. The same effect can be obtained even when it is used to construct a reproduced image.
【０１２４】また、本実施例１では図１７に示す復号ア
ルゴリズムをＣ４復号を復号する際に用いたがこれに限
るものではなく、上記強制イレージャフラグを用いる復
号アルゴリズムであるなら上記Ｃ２符号あるいはＣ３符
号のように積符号形式を採用する誤り訂正ブロックを復
号する場合に用いても効果的に誤り訂正を施すことがで
き同様の効果を奏する。また、２重以上に符号化されて
いるブロックを復号する際に上記強制イレージャフラグ
を用いて復号しても効果的に誤り訂正が施せることはい
うまでもない。In the first embodiment, the decoding algorithm shown in FIG. 17 is used for decoding C4 decoding, but the decoding algorithm is not limited to this. If the decoding algorithm uses the forced erasure flag, the C2 code or C3 code is used. Even when the error correction block adopting the product code format is decoded as described above, the error correction can be effectively performed and the same effect can be obtained. Also, it goes without saying that error can be effectively corrected even if decoding is performed using the above-mentioned forced erasure flag when decoding a block coded in double or more.
【０１２５】また、上記実施例１では上記強制イレージ
ャフラグを高速再生時に用いる場合について説明したが
これに限るものではなく、例えば、スロー再生時に再生
データに誤り訂正を施す際に用いても同様の効果を奏す
る。また、通常再生時に上記強制イレージャフラグを用
いても同様の効果を奏する。（特に、長いドロップアウ
トが発生した場合などは効果的に復号を行なうことがで
きる。）In the first embodiment, the case where the forced erasure flag is used during high speed reproduction has been described, but the present invention is not limited to this. For example, when the reproduction data is error-corrected during slow reproduction, the same effect can be obtained. Play. Also, the same effect can be obtained by using the forced erasure flag at the time of normal reproduction. (In particular, decoding can be effectively performed when a long dropout occurs.)
【０１２６】また、メモリ４０への書き込みをＩＤ信号
に付加されているＩＤ情報の誤り検出結果によって制御
したがこれに限るものではない。例えば、Ｃ１復号結果
等を用いてもよいことはいうまでもない。Although the writing to the memory 40 is controlled by the error detection result of the ID information added to the ID signal, the invention is not limited to this. For example, it goes without saying that the C1 decoding result or the like may be used.
【０１２７】また、上記図１７に示す復号アルゴリズム
を通常再生と特殊再生の各モードで上記スレッショルド
ｎ、Ｒ、Ｐを切り換え制御してもよい。特にデータが間
欠的に再生されてくる高速再生、あるいはスロー再生に
おいてはＣ４符号による見逃し誤りを抑えるように最大
イレージャ訂正数を通常再生と比べ小さく設定してもよ
い。（例えば、通常再生時ｎ＝６、Ｒ＝６、Ｐ＝４に対
して高速再生時はｎ＝５、Ｒ＝５、Ｐ＝３に設定するな
ど）The decoding algorithm shown in FIG. 17 may be controlled by switching the thresholds n, R and P in each mode of normal reproduction and special reproduction. In particular, in high-speed reproduction or slow reproduction in which data is reproduced intermittently, the maximum erasure correction number may be set smaller than that in normal reproduction so as to suppress a miss error due to the C4 code. (For example, n = 6, R = 6, P = 4 during normal reproduction, and n = 5, R = 5, P = 3 during high-speed reproduction, etc.)
【０１２８】また、Ｃ４復号アルゴリズムについては図
１７に示すアルゴリズムに限るものではなく、上記強制
イレージャフラグをイレージャとして扱い、かつ強制イ
レージャフラグ数によってＣ４復号のアルゴリズムを切
り換えるように制御すればＣ４符号の持つ誤り訂正能力
を最大限に使用した誤り訂正を実現することができる。The C4 decoding algorithm is not limited to the algorithm shown in FIG. 17, but if the above-mentioned forced erasure flag is treated as an erasure and the C4 decoding algorithm is switched depending on the number of forced erasure flags, the error of the C4 code It is possible to realize error correction using the correction capability to the maximum.
【０１２９】また、本実施例１では説明を簡単にするた
めにデータ更新フラグメモリ４１と強制イレージャフラ
グ記憶メモリ５２を分離して動作の説明を行なったがこ
れに限るものではなく、共用してもよいことはいうまで
もない。また、本実施例１では上記強制イレージャフラ
グとＣ１誤り検出フラグを区別して復号を行なったがこ
れに限るものではなく、上記２つのフラグを区別せず復
号を行なっても強制イレージャフラグを用いない場合と
比較して誤り訂正符号の誤り訂正能力を十分活用して復
号を行なうことができる。まお、その際は上記強制イレ
ージャフラグ記憶メモリ５２、およびＣ１誤り訂正フラ
グ記憶メモリを共用してもよい。In the first embodiment, the data update flag memory 41 and the forced erasure flag storage memory 52 are described separately for the sake of simplification of description, but the operation is not limited to this, and may be shared. It goes without saying that it is good. Further, in the first embodiment, the forced erasure flag and the C1 error detection flag are distinguished from each other for decoding, but the present invention is not limited to this. By comparison, decoding can be performed by fully utilizing the error correction capability of the error correction code. In this case, the forced erasure flag storage memory 52 and the C1 error correction flag storage memory may be shared.
【０１３０】また、本実施例１ではＣ１復号の結果誤り
が検出されたデータをメモリ４０（あるいは第２の誤り
訂正復号回路中のメモリ）へ書き込んだがこれに限るも
のではなく、Ｃ１復号の結果誤りが検出されたＣ１ブロ
ックのデータをメモリ４０内に書き込まないように制御
しても同様の効果を奏する。（なお、この際は上述のよ
うに上記強制イレージャフラグとＣ１誤り検出フラグを
区別せず制御を行なうものとする。）また、本実施例１
ではＣ１復号を行なったデータをメモリへ書き込む構成
としたがこれに限るものではなく、再生データを一旦メ
モリ内に格納した後にＣ１復号、およびＣ４復号（通常
再生時はＣ２復号）を施すように構成しても同様の効果
を奏する。In the first embodiment, the data in which an error is detected as a result of C1 decoding is written in the memory 40 (or the memory in the second error correction decoding circuit), but the present invention is not limited to this, and the result of C1 decoding is not limited to this. Even if control is performed so that the data of the C1 block in which an error is detected is not written in the memory 40, the same effect can be obtained. (In this case, control is performed without distinguishing the forced erasure flag and the C1 error detection flag as described above.) Further, the first embodiment
In the above, the configuration is such that the data subjected to the C1 decoding is written into the memory, but the present invention is not limited to this, and the C1 decoding and the C4 decoding (C2 decoding during normal reproduction) are performed after the reproduction data is once stored in the memory. Even if it comprises, the same effect is produced.
【０１３１】また、上記実施例１ではＣ４符号による誤
り訂正の際、Ｃ４符号の持つ誤り訂正能力の限界まで誤
り訂正を行なったがこれに限るものではなく、上記強制
イレージャフラグの数が多い場合には、誤り検出能力を
上げるため、誤り訂正、あるいはイレージャ訂正数を少
なく設定し誤り検出能力を上げるように制御しても良い
ことは言うまでもない。In the first embodiment, when the error correction is performed by the C4 code, the error correction is performed up to the limit of the error correction capability of the C4 code. However, the present invention is not limited to this, and when the number of the forced erasure flags is large. Needless to say, in order to improve the error detection capability, the number of error corrections or the number of erasure corrections may be set to be small so as to increase the error detection capability.
【０１３２】また、上記実施例１では図７に示すように
記録方向の符号として（８５、７７、９）のリードソロ
モン符号を、垂直方向の符号として（２０、１５、６）
のリードソロモン符号を採用した場合について説明した
がこれに限るものではなく、他の積符号形式の誤り訂正
符号でも、上記強制イレージャフラグを用いて復号すれ
ば同様の効果を奏する。In the first embodiment, the Reed-Solomon code of (85, 77, 9) is used as the code of the recording direction and the code of the vertical direction is (20, 15, 6) as shown in FIG.
The case where the Reed-Solomon code is adopted has been described, but the present invention is not limited to this, and the same effect can be obtained even if an error correction code of another product code format is decoded using the forced erasure flag.
【０１３３】また、上記記録方向の誤り訂正符号を用い
て繰り返し誤り訂正復号を行う際（繰り返し誤り訂正復
号とは、Ｃ１復号を施した後にＣ４復号を施し、さらに
Ｃ４復号の施されたデータにＣ１符号を用いて誤り訂正
を再び行なう復号方法）、上記更新フラグの有無により
繰り返し復号を行う際の記録方向の誤り訂正能力を切り
換えるように構成する。上述のように、復号アルゴリズ
ムを更新フラグの有無により切り換えるので、特に上記
未更新Ｃ１ブロックのデータについては繰り返し復号の
際の見逃し誤りを抑えることができ良好な再生画像を合
成することができる。Further, when performing iterative error correction decoding using the above-mentioned error correction code in the recording direction (iterative error correction decoding means that C1 decoding is performed, then C4 decoding is performed, and further C4 decoding is performed. A decoding method in which error correction is performed again using the C1 code), and the error correction capability in the recording direction when iterative decoding is performed is switched depending on the presence or absence of the update flag. As described above, since the decoding algorithm is switched depending on the presence / absence of the update flag, it is possible to suppress an overlooking error at the time of iterative decoding, especially for the data of the unupdated C1 block, and to synthesize a good reproduced image.
【０１３４】また、上記記録方向の誤り訂正符号を用い
て繰り返し誤り訂正復号を行う際、上記更新フラグがリ
セット状態（未更新Ｃ１ブロックのデータ）にある再生
ディジタルデータを復号する際は、上記記録方向とは異
なる方向の誤り訂正符号（Ｃ４符号）で検出された誤り
検出フラグを用いた消失訂正は行わないように制御する
ので、特に上記未更新Ｃ１ブロックのデータについては
繰り返し復号の際の見逃し誤りを抑えることができ良好
な再生画像を合成することができる。When repeatedly performing error correction decoding using the error correction code in the recording direction, when reproducing digital data whose update flag is in the reset state (data of unupdated C1 block) is decoded, the recording is performed. Since the erasure correction using the error detection flag detected by the error correction code (C4 code) in the direction different from the direction is controlled so as not to be performed, the above-mentioned unupdated C1 block data is particularly overlooked during the iterative decoding. An error can be suppressed and a good reproduced image can be synthesized.
【０１３５】また、上記実施例１では線形誤り訂正符号
であるリードソロモン符号の場合について述べたがこれ
に限るものではなく、例えば、ＢＣＨ符号、あるいはＢ
ＣＨ符号と上記リードソロモン符号で誤り訂正符号を構
成した場合等でも、上記強制イレージャフラグをイレー
ジャ訂正を行う際に用いることにより同様の効果を奏す
る。In the first embodiment, the case of the Reed-Solomon code which is a linear error correction code has been described, but the present invention is not limited to this. For example, a BCH code or B
Even when an error correction code is composed of a CH code and the Reed-Solomon code, the same effect can be obtained by using the forced erasure flag when performing erasure correction.
【０１３６】また、本実施例１では映像信号の再生につ
いて上記強制イレージャフラグを用いた誤り訂正符号の
復号アルゴリズムを説明したがこれに限るものではな
く、オーディオ信号等でも同様の効果を奏する。また、
上記実施例１ではディジタルＶＴＲの場合を例にとって
説明したがこれに限るものではなくＤＡＴ、ＣＤ、ミニ
ディスク、ディジタル記録のディスクレコーダに代表さ
れるディジタル信号を再生するディジタル信号再生装置
であるなら同様の効果を奏することは言うまでもない。In the first embodiment, the decoding algorithm of the error correction code using the above-mentioned forced erasure flag has been described for the reproduction of the video signal, but the present invention is not limited to this, and the same effect can be obtained with an audio signal or the like. Also,
In the first embodiment, the case of the digital VTR has been described as an example, but the present invention is not limited to this, and the same applies to a digital signal reproducing apparatus for reproducing a digital signal represented by a DAT, a CD, a mini disk, and a disk recorder for digital recording. It goes without saying that the effect of.
【０１３７】また、上記強制イレージャフラグを用いた
復号アルゴリズムを採用する誤り訂正回路で誤り検出フ
ラグを付加する場合は、強制イレージャフラグ数が所定
数未満（例えば３）で強制イレージャフラグのみイレー
ジャとして誤り訂正を行ない（図１７の場合イレージャ
数が６以上）、トータルのイレージャ数が所定数（例え
ば９）より少ない誤り訂正ブロックのデータに関しては
Ｃ１誤り検出フラグ、あるいは強制イレージャフラグと
上記Ｃ４誤り検出フラグの両方の立っているデータを誤
りとし（Ａ補正）、上記以外の誤り訂正ブロックのデー
タに関してはＣ４符号で検出された誤りをすべて誤りと
して誤り検出フラグを付加する（Ｂ補正）ように制御す
る。以上の構成により誤り検出フラグを付加する際確実
に誤り検出フラグを付加することができ見逃し誤りを極
力抑えることができるとともに、誤り検出フラグ数も十
分抑えることができる。In addition, when an error detection flag is added in an error correction circuit that adopts the decoding algorithm using the forced erasure flag, the number of the forced erasure flags is less than a predetermined number (for example, 3) and only the forced erasure flag is used as an erasure to perform error correction. (In the case of FIG. 17, the number of erasures is 6 or more), and for the data of the error correction block in which the total number of erasures is less than a predetermined number (for example, 9), both the C1 error detection flag and the forced erasure flag and the C4 error detection flag are set. The data is controlled as an error (A correction), and the data of the error correction block other than the above is treated as an error with all the errors detected by the C4 code and an error detection flag is added (B correction). With the above configuration, when the error detection flag is added, the error detection flag can be surely added, the missed error can be suppressed as much as possible, and the number of error detection flags can be suppressed sufficiently.
【０１３８】また、上記イレージャフラグを記憶するメ
モリを図２、および図３に示すように別途設けたがこれ
に限るものではなく、例えば、市販のメモリを用いて上
記メモリ４０を構成するような場合は、上記図７の１誤
り訂正ブロックを構成する際、メモリ４０内に空きエリ
アが発生する。そのエリアに上記誤り検出フラグ、ある
いはデータ更新フラグを書き込んでもよい。また、上記
誤り訂正に用いる市販のメモリは８ビットで構成されて
いることがほとんどであるので、上記データ更新フラ
グ、およびＣ１誤り検出フラグを同一のアドレスの異な
るビットに記憶するように構成してもよい。上述のよう
に構成するとＣ４復号の際に上記データ更新フラグ（強
制イレージャフラグ）、およびＣ１誤り検出フラグを一
度に読みだせるので回路規模の削減が図れる。A memory for storing the erasure flag is separately provided as shown in FIGS. 2 and 3, but the present invention is not limited to this. For example, when the memory 40 is configured by using a commercially available memory. Has a vacant area in the memory 40 when forming one error correction block in FIG. The error detection flag or the data update flag may be written in that area. Most of the commercially available memories used for the error correction are composed of 8 bits, so that the data update flag and the C1 error detection flag are stored in different bits of the same address. Good. With the configuration described above, the data update flag (forced erasure flag) and the C1 error detection flag can be read at one time during C4 decoding, so that the circuit scale can be reduced.
【０１３９】また、データ更新フラグメモリ４１、強制
イレージャフラグ記憶メモリ５２、Ｃ１誤り検出フラグ
記憶メモリ５３、およびＣ４誤り検出フラグ記憶メモリ
５４内のフラグデータのリセットタイミングは上記タイ
ミングに限るものではない。例えば、データ更新フラグ
メモリ４１は、Ｃ４復号時にフラグデータを読みだしな
がらデータをリセットしてもよい。（リードアフターラ
イト）The reset timing of the flag data in the data update flag memory 41, the forced erasure flag storage memory 52, the C1 error detection flag storage memory 53, and the C4 error detection flag storage memory 54 is not limited to the above timing. For example, the data update flag memory 41 may reset the data while reading the flag data during C4 decoding. (Read after write)
【０１４０】実施例２．図２２は本発明の一実施例であ
るディジタルＶＴＲの再生系のブロック構成図である。
図において、図１と同一部分は同一符号を符し、その構
成、および動作は図１と同一であるので説明は省略す
る。３４は入力されたトランスポートパケットのヘッダ
を付け変えるヘッダ付け変え回路である。なお、本実施
例２におけるディジタルＶＴＲの記録フォーマットは上
記実施例１と同様のものであるとする。Example 2. FIG. 22 is a block diagram of a reproducing system of a digital VTR which is an embodiment of the present invention.
In the figure, the same parts as those in FIG. 1 are designated by the same reference numerals, and their configurations and operations are the same as those in FIG. Reference numeral 34 denotes a header changing circuit for changing the header of the input transport packet. The recording format of the digital VTR in the second embodiment is the same as that in the first embodiment.
【０１４１】本実施例２は、ＡＴＶビットストリームを
上述の要領で記録する（具体的にはビットストリームよ
り特殊再生用データを分離し、記録トラックの予め定め
られたエリアに上記分離した特殊再生用データを記録す
る）ディジタルＶＴＲにおいて高速再生時に用いるメモ
リの容量を削減するものである。In the second embodiment, the ATV bit stream is recorded in the above-described manner (specifically, the special reproduction data is separated from the bit stream, and the special reproduction data is separated into a predetermined area of the recording track. This is to reduce the capacity of the memory used for high speed reproduction in a digital VTR (which records data).
【０１４２】以下、本実施例２におけるディジタルＶＴ
Ｒの高速再生時の再生系の動作を図２２を用いて説明す
る。なお、本実施例２では、実施例１と同様に図５
（ａ）に示す回転ヘッドの構成の場合について説明す
る。また、２倍、４倍、８倍、および１６倍速再生を行
った場合の回転ヘッド２０ａの走査軌跡は、実施例１と
同様に図１２のようになる。また、高速再生時における
トラッキング制御方式についても、実施例１と同様に各
倍速数において上記特殊再生用データが記録されている
エリアの中心で再生出力が最大になるように回転ヘッド
２０（ａ）のトラッキングを制御するものとする。（図
１３（ａ）〜（ｃ）参照）Hereinafter, the digital VT in the second embodiment will be described.
The operation of the reproduction system during high-speed reproduction of R will be described with reference to FIG. In the second embodiment, as in the first embodiment, as shown in FIG.
The case of the configuration of the rotary head shown in (a) will be described. Further, the scanning loci of the rotary head 20a when the 2 ×, 4 ×, 8 × and 16 × speed reproductions are performed are as shown in FIG. As for the tracking control method during high-speed reproduction, the rotary head 20 (a) is set so that the reproduction output becomes maximum at the center of the area in which the special reproduction data is recorded at each speed as in the first embodiment. Shall control the tracking of. (See FIGS. 13A to 13C)
【０１４３】以上のことを踏まえて、高速再生時の再生
系の動作を図２２、図１２、および図１３を用いて説明
する。高速再生のモード信号が入力されるとスイッチ３
２はスイッチ３１の出力を選択する。（なお、スイッチ
切り換えの細かいタイミングについては実施例１と同様
のタイミングとする。）回転ヘッド２０ａ、および２０
ｂを介して間欠的に再生されてくる再生データはヘッド
アンプ２１で増幅された後に信号検出回路２２で再生デ
ィジタルデータに変換され、ディジタル復調回路２３で
ディジタル復調が施される。信号検出回路２２で同期信
号の正しく検出されたデータはＩＤ検出回路２４、およ
び第１の誤り訂正復号回路２５へ入力される。ＩＤ検出
回路２４では、信号検出回路２２で検出された同期信号
を基準にして各シンクブロックの先頭部分に付加されて
いるＩＤ信号を分離し、ＩＤ信号中に付加されている誤
り検出符号を用いてＩＤ信号中に含まれる誤りを検出す
る。Based on the above, the operation of the reproducing system during the high speed reproduction will be described with reference to FIGS. 22, 12 and 13. Switch 3 when a high-speed playback mode signal is input
2 selects the output of the switch 31. (Note that the fine timing of switch switching is the same as that of the first embodiment.) The rotary heads 20a and 20
The reproduction data intermittently reproduced via b is amplified by the head amplifier 21, converted into reproduction digital data by the signal detection circuit 22, and digitally demodulated by the digital demodulation circuit 23. The data in which the synchronization signal is correctly detected by the signal detection circuit 22 is input to the ID detection circuit 24 and the first error correction decoding circuit 25. The ID detection circuit 24 separates the ID signal added to the head portion of each sync block on the basis of the synchronization signal detected by the signal detection circuit 22, and uses the error detection code added in the ID signal. To detect an error included in the ID signal.
【０１４４】一方、第１の誤り訂正復号回路２５では、
記録方向に付加されているＣ１検査符号をもちいて再生
信号中に発生した誤りの訂正、および検出が施される。
Ｃ１復号の施されたデータは第３の誤り訂正復号器２８
へ入力される。なお、第１の誤り訂正復号回路２５の出
力は、第２の誤り訂正復号回路２６にも入力されるが上
述のようにデータが間欠的に再生されるためＣ２復号が
行えず、またトランスポートパケットを生成することが
できないので、本実施例２では実施例１と同様に高速再
生時にはＣ２復号動作は行なわないものとする。On the other hand, in the first error correction decoding circuit 25,
The C1 check code added in the recording direction is used to correct and detect an error generated in the reproduced signal.
The data subjected to the C1 decoding is the third error correction decoder 28.
Is input to. The output of the first error correction decoding circuit 25 is also input to the second error correction decoding circuit 26, but C2 decoding cannot be performed because the data is intermittently reproduced as described above, and the transport is performed. Since the packet cannot be generated, in the second embodiment, the C2 decoding operation is not performed during the high speed reproduction as in the first embodiment.
【０１４５】第２の誤り訂正復号回路２５でＣ１復号の
施された特殊再生用データは、第３の誤り訂正復号回路
２８でＣ４復号が施される。なお、Ｃ４復号動作につい
ても実施例１と同様であるので詳細な説明は省略する。
第３の誤り訂正復号回路２８でＣ４復号の施されたデー
タは、第４のメモリ２９に記憶される。The special reproduction data subjected to C1 decoding by the second error correction decoding circuit 25 is subjected to C4 decoding by the third error correction decoding circuit 28. The C4 decoding operation is also similar to that of the first embodiment, and detailed description thereof will be omitted.
The data subjected to C4 decoding by the third error correction decoding circuit 28 is stored in the fourth memory 29.
【０１４６】本実施例２ではＭＰＥＧ２に代表されるビ
ットストリームをディジタルＶＴＲに記録する際、特殊
再生を実現するために上記ビットストリームよりイント
ラ画像を抽出し、記録トラック中に予め設けられた特殊
再生用データ記録エリアに上記イントラフレームのデー
タを記録する。その際、高速再生時に用いるメモリの容
量を削減するものである。In the second embodiment, when a bit stream represented by MPEG2 is recorded on a digital VTR, an intra image is extracted from the bit stream in order to realize special reproduction, and special reproduction is provided in advance in a recording track. The data of the intra frame is recorded in the data recording area for use. At that time, the capacity of the memory used during high-speed reproduction is reduced.
【０１４７】以下、順方向の高速再生時の上記第４のメ
モリ２９、静止画パケット生成回路３０、スイッチ３
１、およびヘッダ付け変え回路３４の動作について図２
１を用いて説明する。通常、特殊再生時にはイントラ符
号化されたデータを１フレーム単位で伝送するため、特
殊再生用のメモリとしては実施例１に示すように１フレ
ームのデータを記憶するメモリが必要である。本実施例
２では図２１に示すように、第４のメモリ２９で１つあ
るいは複数のスライスを集め１フレームのイントラ画像
をｎ個のブロックに分割し（以下、スライスブロックと
記す。）出力する。第４のメモリ２９ではスライス単位
で特殊再生用データが再生されるその符号量をカウント
しスライスブロックを構成する。本実施例２では、第４
のメモリ２９に記憶された特殊再生用データの符号量が
所定値になったところでスライスブロックを構成し、第
４のメモリ２９よりデータを読みだす。Hereinafter, the fourth memory 29, the still image packet generation circuit 30, and the switch 3 at the time of high speed reproduction in the forward direction will be described.
1 and the operation of the header changing circuit 34 shown in FIG.
This will be described using 1. Normally, since the intra-coded data is transmitted in 1-frame units during special reproduction, a memory for storing 1-frame data is required as the special reproduction memory as shown in the first embodiment. In the second embodiment, as shown in FIG. 21, one or a plurality of slices are collected in the fourth memory 29, and an intra image of one frame is divided into n blocks (hereinafter referred to as slice blocks) and output. . The fourth memory 29 counts the code amount of the special reproduction data reproduced for each slice to form a slice block. In the second embodiment, the fourth
The slice block is formed when the code amount of the special reproduction data stored in the memory 29 becomes a predetermined value, and the data is read from the fourth memory 29.
【０１４８】上記１スライスブロックのデータの出力が
終了すると第４のメモリ２９は、静止画パケット生成回
路３０へデータ出力要求信号を出力する。静止画パケッ
ト生成回路３０では同一フレーム内の上記スライスブロ
ック間のパケットとしては上記ノーデータパケットを出
力し、フレーム間では上記静止画パケット、およびノー
データパケットを所定のフレーム数出力する。なお、本
実施例２では、トランスポートパケットの出力モードと
してはインターフレームモード（フィールド間、あるい
はフレーム間予測のモード）として伝送する。この場
合、高速再生時に間欠的に再生されてくるスライス単位
の特殊再生用データは強制的なイントラフレームのモー
ドとして伝送するように制御する。図２１は１フレーム
をｎ個のスライスブロックに分割した場合を示す。（ｎ
は２以上の整数）When the output of the data of one slice block is completed, the fourth memory 29 outputs a data output request signal to the still image packet generation circuit 30. The still image packet generation circuit 30 outputs the no data packet as a packet between the slice blocks in the same frame, and outputs the still image packet and the no data packet for a predetermined number of frames between frames. In the second embodiment, the transport packet is transmitted in the interframe mode (inter-field or inter-frame prediction mode) as the output mode. In this case, the special reproduction data in slice units, which are intermittently reproduced during high-speed reproduction, are controlled so as to be transmitted in a forced intra-frame mode. FIG. 21 shows a case where one frame is divided into n slice blocks. (N
Is an integer of 2 or more)
【０１４９】以下、上記本実施例２の高速再生時のデー
タ制御方法について静止画パケット生成回路３０、及び
ヘッダ付け変え回路３４の動作を中心に説明する。な
お、本実施例２ではトランスポートパケットとしては、
特殊再生用データはイントラフレーム画像として扱い伝
送しても同様の効果を奏する。Hereinafter, the data control method during high-speed reproduction according to the second embodiment will be described focusing on the operations of the still image packet generation circuit 30 and the header changing circuit 34. In the second embodiment, as the transport packet,
Even when the special reproduction data is treated as an intra frame image and transmitted, the same effect can be obtained.
【０１５０】上記のように、本実施例２において順方向
の高速再生時には、出力するトランスポートパケットは
インターフレームモードのパケットとして伝送する。ま
た、特殊再生時に、ＡＴＶデコーダ側で画面をフリーズ
（静止）するために、１フレームの特殊再生用データパ
ケット間に静止画パケット生成回路３０で静止画パケッ
ト、及びノーデータパケットを発生する（図２１参
照）。これにより、ＡＴＶデコーダでは特殊再生モード
を意識する事なく実施例１と同様に良好な高速再生画像
を出力することができる。以下、第４のメモリ２９以降
の動作を図２２を用いて説明する。As described above, in the second embodiment, at the time of high speed reproduction in the forward direction, the output transport packet is transmitted as an interframe mode packet. In addition, at the time of special reproduction, in order to freeze (still) the screen on the ATV decoder side, the still picture packet generation circuit 30 generates a still picture packet and a no data packet between the special reproduction data packets of one frame (Fig. 21). As a result, the ATV decoder can output a good high-speed reproduced image as in the first embodiment without being aware of the special reproduction mode. The operation of the fourth memory 29 and thereafter will be described below with reference to FIG.
【０１５１】回転ヘッド２０を介して再生されてくる特
殊再生用データは、ディジタル復調、誤り訂正などが施
された後に第４のメモリ２９に一旦記憶されスライスが
構成される。第４のメモリ２９で構成されたスライスは
スイッチ３１を介してヘッダ付け変え回路３４に出力す
る。ヘッダ付け変え回路３４では、パケットヘッダ中
（ＭＰＥＧ２ではピクチャーヘッダ）の画像の伝送モー
ドを指し示すヘッダ部分を検出しインターフレーム（あ
るいはインターフィールド）を指し示すヘッダに付け変
えるとともに、マクロブロック（なお、ＭＰＥＧ２では
マクロブロック単位でブロックの復号モードを切り換え
る。）の復号モードを指し示すヘッダ部を検出し、この
ヘッダをイントラフレームモードのヘッダに付け変え
る。ヘッダの付けかえられた特殊再生用データパケット
はスイッチ３２を介して出力端子３３へ供給される。こ
れにより、特殊再生用データを伝送するトランスポート
パケットはインターフレームのパケットとして伝送され
るとともに、各マクロブロックのデータは強制イントラ
フレームモードのとしてＡＴＶデコーダで復号される。The special reproduction data reproduced through the rotary head 20 is temporarily stored in the fourth memory 29 after being subjected to digital demodulation, error correction, etc., to form a slice. The slice formed of the fourth memory 29 is output to the header changing circuit 34 via the switch 31. The header replacement circuit 34 detects the header portion indicating the transmission mode of the image in the packet header (picture header in MPEG2) and replaces it with the header indicating the interframe (or interfield), and also changes the macroblock (in MPEG2, it should be noted that The decoding part of the macro block is switched for each block.), The header part indicating the decoding mode is detected, and this header is replaced with the header of the intra frame mode. The special reproduction data packet with the replaced header is supplied to the output terminal 33 via the switch 32. As a result, the transport packet transmitting the special reproduction data is transmitted as an interframe packet, and the data of each macroblock is decoded by the ATV decoder in the forced intraframe mode.
【０１５２】一方、１フレーム分の特殊再生用のトラン
スポートパケットの出力を終了すると、静止画パケット
生成回路３０より静止画パケットが出力される。同様
に、スイッチ３１では上記１フレーム分の特殊再生用の
トランスポートパケットの出力が終了すると静止画パケ
ット生成回路３０の出力を選択する。（なお、静止画パ
ケットの生成タイミング、およびスイッチ３１の切り換
えタイミングは実施例１と同様のものとする。）スイッ
チ３１の出力（静止画パケット）はヘッダ付け変え回路
３４を介してスイッチ３２に供給される。なお、静止画
パケットのヘッダ部分は静止画パケット生成回路３０中
で発生するものとし、本実施例２ではヘッダ付け変え回
路３４でヘッダの付け変えを行わないものとする。On the other hand, when the output of the transport packet for special reproduction for one frame is completed, the still image packet generation circuit 30 outputs the still image packet. Similarly, the switch 31 selects the output of the still image packet generation circuit 30 when the output of the transport packet for special reproduction for one frame is completed. (Note that the generation timing of the still image packet and the switching timing of the switch 31 are the same as those in the first embodiment.) The output of the switch 31 (still image packet) is supplied to the switch 32 via the header reassignment circuit 34. To be done. The header portion of the still image packet is generated in the still image packet generating circuit 30, and in the second embodiment, the header changing circuit 34 does not change the header.
【０１５３】本実施例２では、上述のように出力トラン
スポートパケットを制御するので第４のメモリ２９のメ
モリ容量は実施例１の場合と比べ大幅に削減することが
できる。具体的には１スライス分（スライスの構成によ
っては数スライス分）のデータを記憶できるメモリを配
置すればよく実施例１に示すように１フレーム分のメモ
リを再生系側に配置する必要がない。特に、再生専用機
などでは１フレーム分のメモリを持つ必要がないので回
路規模の削減ができる。また、ＡＴＶデコーダについて
は特殊再生モード意識することなくトランスポートパケ
ットの復号が行える。In the second embodiment, since the output transport packet is controlled as described above, the memory capacity of the fourth memory 29 can be greatly reduced as compared with the first embodiment. Specifically, it suffices to dispose a memory capable of storing data for one slice (several slices depending on the slice configuration), and it is not necessary to dispose a memory for one frame on the reproduction system side as in the first embodiment. . In particular, a read-only machine does not need to have a memory for one frame, so the circuit scale can be reduced. The ATV decoder can decode the transport packet without paying attention to the special reproduction mode.
【０１５４】実施例３．本実施例３では、他のデータの
伝送方法について説明する。上記伝送方法は、１フレー
ム分の特殊再生用データを一旦ＡＴＶデコーダに伝送し
た後に、所定のフレーム数分、上記静止画パケットを静
止画パケット生成回路３０で生成し伝送するように構成
した。本実施例３では、上記特殊再生データを複数のフ
レームに分割して伝送する場合について説明する。な
お、本実施例３における、ディジタルＶＴＲの再生系の
構成は図２２に示すものと同一であるものとする。Example 3. In the third embodiment, another data transmission method will be described. The transmission method is configured such that the special reproduction data for one frame is once transmitted to the ATV decoder, and then the still image packet is generated and transmitted by the still image packet generation circuit 30 for a predetermined number of frames. In the third embodiment, a case where the special reproduction data is divided into a plurality of frames and transmitted will be described. Note that the configuration of the playback system of the digital VTR in the third embodiment is the same as that shown in FIG.
【０１５５】図２３は本発明の一実施例であるディジタ
ルＶＴＲの正方向の特殊再生時の再生データの状態を説
明するための図であり、図２６は本発明の一実施例であ
るディジタルＶＴＲの逆方向の特殊再生時の再生データ
の状態を説明するための図である。本実施例３では高速
再生時に間欠的に再生されてきた特殊再生用データを合
成して上記スライスブロックを構成し、このスライスブ
ロックと上記静止画パケット生成回路３０で生成される
静止画パケットを組み合わせて１フレームのトランスポ
ートパケットを生成し、ＡＴＶデコーダへ出力する。
（以下、部分リフレッシュ方式と記す。）FIG. 23 is a diagram for explaining the state of reproduction data at the time of special reproduction in the forward direction of the digital VTR which is an embodiment of the present invention, and FIG. 26 is a digital VTR which is an embodiment of the present invention. FIG. 7 is a diagram for explaining a state of reproduction data during special reproduction in the reverse direction of FIG. In the third embodiment, the special reproduction data intermittently reproduced during high-speed reproduction is combined to form the slice block, and the slice block and the still image packet generated by the still image packet generation circuit 30 are combined. 1 frame of transport packet is generated and output to the ATV decoder.
(Hereinafter, referred to as the partial refresh method.)
【０１５６】以下、順方向の高速再生を行った場合の上
記部分リフレッシュ方式を図２３、および図２４を用い
て説明する。図２３（ａ）に順方向の高速再生を行った
際に回転ヘッド２０より再生されてくる特殊再生用デー
タを示す。（実際は間欠的に再生されてくる。）同図
（ｂ）にスイッチ３２より出力される出力トランスポー
トパケットを示す。なお、図中に記した１フレームとは
１フレーム分のトランスポートパケットを示す。同図
（ｃ）にはスイッチ３１の切換信号を示す。また、図２
４は本発明の一実施例であるディジタルＶＴＲの正方向
の特殊再生時の画面上での部分リフレッシュを示す図で
ある。図中、斜線を施した部分のデータが強制的にイン
トラモードで伝送される特殊再生用データを示し、他の
部分は静止画パケット生成回路３０より出力される静止
画パケットの伝送部分を示す。本実施例３では、図２３
に示すように１フレームの特殊再生用画像をｎ個のスラ
イスブロックに分割して伝送する。The above partial refresh method in the case of performing high speed reproduction in the forward direction will be described below with reference to FIGS. 23 and 24. FIG. 23A shows special reproduction data reproduced by the rotary head 20 when high-speed reproduction in the forward direction is performed. (Actually, it is reproduced intermittently.) The output transport packet output from the switch 32 is shown in FIG. Note that one frame described in the figure indicates a transport packet for one frame. A switching signal of the switch 31 is shown in FIG. Also, FIG.
FIG. 4 is a diagram showing partial refreshing on the screen at the time of special reproduction in the forward direction of the digital VTR which is an embodiment of the present invention. In the figure, the shaded portion of the data indicates special reproduction data forcibly transmitted in the intra mode, and the other portion indicates the transmission portion of the still image packet output from the still image packet generation circuit 30. In the third embodiment, FIG.
As shown in, one frame of special reproduction image is divided into n slice blocks and transmitted.
【０１５７】以下、順方向の高速再生時の再生系の動作
を図２２、図２３、および図２４を用いて説明する。な
お、第３の誤り訂正復号回路２８までの動作は実施例２
と同一なので説明は省略する。上述のように再生信号処
理が施され第３の誤り訂正復号回路２８でＣ４復号の施
されたデータは、第４のメモリ２９に記憶される。The operation of the reproducing system during high speed reproduction in the forward direction will be described below with reference to FIGS. 22, 23 and 24. The operation up to the third error correction decoding circuit 28 is the same as in the second embodiment.
The description is omitted because it is the same as. The data subjected to the reproduction signal processing as described above and subjected to the C4 decoding by the third error correction decoding circuit 28 is stored in the fourth memory 29.
【０１５８】本実施例３では実施例２と同様に上述のよ
うな記録方式を採用するディジタルＶＴＲで高速再生を
行う際に高速再生時に用いる特殊再生用メモリ（第４の
メモリ２９）のメモリ容量を削減するものである。In the third embodiment, as in the second embodiment, the memory capacity of the special reproduction memory (fourth memory 29) used during the high speed reproduction when the high speed reproduction is performed by the digital VTR adopting the recording system as described above. Is to reduce.
【０１５９】以下、順方向の高速再生時の上記第４のメ
モリ２９、静止画パケット生成回路３０、スイッチ３
１、およびヘッダ付け変え回路３４の動作について図２
２を用いて説明する。通常、特殊再生時にはイントラ符
号化された１フレーム単位でデータ伝送を行うため、特
殊再生用のメモリとしては実施例１に示すように１フレ
ームのデータを記憶するメモリが必要である。本実施例
３では図２３、あるいは図２４に示すように、第４のメ
モリ２９で複数のスライスを集めスライスブロックを構
成し、上記スライスブロックと静止画パケット生成回路
３０より出力される静止画パケットを組み合わせ１フレ
ームのトランスポートパケットを構成し出力する。第４
のメモリ２９ではスライス単位で特殊再生用データの符
号量をカウントしスライスブロックを構成する。本実施
例３では、実施例２と同様に第４のメモリ２９に記憶さ
れた特殊再生用データの符号量が所定値になったところ
でスライスブロックの構成し、第４のメモリ２９よりデ
ータを読みだす。Hereinafter, the fourth memory 29, the still image packet generation circuit 30, and the switch 3 at the time of high speed reproduction in the forward direction will be described.
1 and the operation of the header changing circuit 34 shown in FIG.
2 is used for the explanation. Normally, during special reproduction, data is transmitted in intra-coded one-frame units, so that a memory for storing one frame of data is required as the special reproduction memory as shown in the first embodiment. In the third embodiment, as shown in FIG. 23 or FIG. 24, a plurality of slices are collected in the fourth memory 29 to form a slice block, and a still image packet output from the slice block and still image packet generation circuit 30. To form and output a 1-frame transport packet. Fourth
In the memory 29, the code amount of the special reproduction data is counted for each slice to form a slice block. In the third embodiment, similarly to the second embodiment, when the code amount of the special reproduction data stored in the fourth memory 29 reaches a predetermined value, a slice block is formed and the data is read from the fourth memory 29. I will
【０１６０】上記１スライスブロックのデータの構成が
終了すると第４のメモリ２９は、静止画パケット生成回
路３０へデータ出力要求信号、および上記スライスブロ
ック内に含まれるマクロブロックアドレスを出力する。
ＭＰＥＧ２の規格ではパケットを伝送する際、１フレー
ムのマクロブロックはスライスに区切られ伝送される
が、伝送順序は画面上左上のマクロブロックよりラスタ
スキャンの順に伝送するように定義されている。よっ
て、本実施例３ではマクロブロックのアドレス情報とし
てはスライスブロック内の先頭のマクロブロックのアド
レスと最後のマクロブロックアドレスを伝送する。静止
画パケット生成回路３０では上記信号を受け取ると、ま
ずはじめ、インターフレーム（フィールド）であること
をさししめすヘッダ情報（ＭＰＥＧ２ではピクチャヘッ
ダ）に続き先頭のマクロブロックの１つ前のマクロブロ
ックまでの静止画パケットを生成し出力する。なお、特
殊再生用データがフレームの先頭である場合は、あらか
じめ上記ヘッダ（ＭＰＥＧ２ではピクチャヘッダ）が付
加されているので付加は行わない。この際、スイッチ３
１は静止画パケット生成回路３０の出力を選択する。そ
して、上記先頭のマクロブロックアドレスまでの静止画
パケットの出力が終了すると静止画パケット生成回路３
０は、第４のメモリ２９にデータ読みだし開始信号を出
力する。When the structure of the data of one slice block is completed, the fourth memory 29 outputs a data output request signal to the still image packet generating circuit 30 and the macro block address included in the slice block.
According to the MPEG2 standard, when packets are transmitted, macroblocks of one frame are divided into slices and transmitted, but the transmission order is defined so that the macroblock at the upper left of the screen is transmitted in raster scan order. Therefore, in the third embodiment, as the macroblock address information, the address of the first macroblock and the last macroblock address in the slice block are transmitted. When the still image packet generation circuit 30 receives the above signal, first, header information (picture header in MPEG2) indicating that the frame is an interframe (field) is followed by the macroblock immediately before the first macroblock. The still image packet of is generated and output. When the special reproduction data is at the beginning of the frame, the header (picture header in MPEG2) has been added in advance, so it is not added. At this time, switch 3
1 selects the output of the still image packet generation circuit 30. Then, when the output of the still image packet up to the first macroblock address is completed, the still image packet generation circuit 3
0 outputs a data read start signal to the fourth memory 29.
【０１６１】第４のメモリ２９では、上記信号を受け取
ると先ほど構成したスライスブロックを先頭より読みだ
す。この際、スイッチ３１は第４のメモリ２９の出力を
選択する。上記スライスブロックの読みだしが終了する
とデータの読みだしが完了したことを示す制御信号を静
止画パケット生成回路３０へ出力する。静止画パケット
生成回路３０では上記信号を受け取るとスライスブロッ
クの最終マクロブロックの次のマクロブロックより１フ
レームの最終マクロブロックまでの静止画パケットを生
成し出力する。その際、スイッチ３１は再び静止画パケ
ット生成回路３０の出力を選択する。１フレームの最終
マクロブロックまでの静止画パケットの生成が完了する
と静止画パケット生成回路３０は次のスライスブロック
の構成が完了するまでノーデータパケットを出力するも
のとする。Upon receipt of the above signal, the fourth memory 29 reads the slice block constructed earlier from the beginning. At this time, the switch 31 selects the output of the fourth memory 29. When the reading of the slice block is completed, a control signal indicating that the reading of the data is completed is output to the still image packet generation circuit 30. Upon receiving the above signal, the still image packet generation circuit 30 generates and outputs still image packets from the macro block next to the last macro block of the slice block to the last macro block of one frame. At that time, the switch 31 selects the output of the still image packet generation circuit 30 again. When the generation of the still image packet up to the final macroblock of one frame is completed, the still image packet generation circuit 30 outputs the no data packet until the configuration of the next slice block is completed.
【０１６２】一方、スイッチ３１の出力はヘッダ付け変
え回路３４へ入力される。なお、本実施例３では、実施
例２と同様にトランスポートパケットはインターフレー
ムモード（フィールド間、あるいはフレーム間予測のモ
ード）として伝送する。この場合高速再生時に間欠的に
再生されてくるスライス単位の特殊再生用データは強制
的なイントラフレームのモードとして伝送するように制
御する。ヘッダ付け変え回路３４では、実施例２と同様
に特殊再生用データパケットに関してはパケットヘッダ
中（ＭＰＥＧ２ではピクチャーヘッダ）の画像の伝送モ
ードを指し示すヘッダ部分を検出しインターフレーム
（あるいはインターフィールド）指し示すヘッダに付け
変えるとともに、マクロブロックの復号モードを指し示
すヘッダ部を検出し、このヘッダをイントラフレームモ
ードのヘッダに付け変える。ヘッダの付けかえられた特
殊再生用データパケットはスイッチ３２を介して出力端
子３３へ供給される。これにより、特殊再生用データを
伝送するトランスポートパケットはインターフレームの
パケットとして伝送されるとともに、各マクロブロック
のデータは強制イントラフレームモードとしてＡＴＶデ
コーダで復号される。On the other hand, the output of the switch 31 is input to the header changing circuit 34. In the third embodiment, the transport packet is transmitted in the inter-frame mode (inter-field or inter-frame prediction mode) as in the second embodiment. In this case, special reproduction data in slice units, which are intermittently reproduced during high speed reproduction, are controlled so as to be transmitted in a forced intra-frame mode. Similar to the second embodiment, the header changing circuit 34 detects the header portion indicating the transmission mode of the image in the packet header (picture header in MPEG2) of the special reproduction data packet and detects the header indicating the interframe (or interfield). In addition, the header part indicating the decoding mode of the macroblock is detected, and this header is replaced with the header of the intra frame mode. The special reproduction data packet with the replaced header is supplied to the output terminal 33 via the switch 32. As a result, the transport packet transmitting the special reproduction data is transmitted as an interframe packet, and the data of each macroblock is decoded by the ATV decoder in the forced intraframe mode.
【０１６３】一方、静止画パケット生成回路３０より出
力された静止画パケットはヘッダ付け変え回路３４を介
してスイッチ３２に供給される。なお、静止画パケット
のヘッダ部分は静止画パケット生成回路３０中で発生す
るものとし、本実施例３では実施例２と同様にヘッダ付
け変え回路３４でヘッダの付け変えを行わないものとす
る。On the other hand, the still image packet output from the still image packet generation circuit 30 is supplied to the switch 32 via the header reassignment circuit 34. Note that the header portion of the still image packet is generated in the still image packet generation circuit 30, and in the third embodiment, the header replacement circuit 34 does not replace the header as in the second embodiment.
【０１６４】図２３、および図２４に１フレームの特殊
再生用データパケットをｎフレームのトランスポートパ
ケットに分割して伝送する場合のタイミングチャート、
および伝送されるフレームデータの画面のリフレッシュ
の様子を示した。図に示したようにデータを伝送するこ
とにより１フレームの画面は１フレーム毎に複数スライ
ス分更新され、ｎフレームで全ての特殊再生画像が更新
（部分リフレッシュ）されることになる。FIGS. 23 and 24 are timing charts in the case of dividing one frame of special reproduction data packet into n frames of transport packet for transmission.
Also, the screen refreshing of the transmitted frame data is shown. By transmitting data as shown in the figure, the screen of one frame is updated by a plurality of slices for each frame, and all special reproduction images are updated (partial refresh) in n frames.
【０１６５】上記のように、本実施例３において順方向
の高速再生時には、出力するトランスポートパケットは
インターフレームモードのパケットとして伝送する。ま
た、特殊再生時に、ＡＴＶデコーダ側で画面をフリーズ
（静止）するために、１フレーム内のリフレッシュされ
ない画面情報は静止画パケット生成回路３０で静止画パ
ケット、及びノーデータパケットを発生するので（図２
３参照）、ＡＴＶデコーダでは特殊再生モードを意識す
る事なく実施例１と同様に良好な高速再生画像を出力す
ることができる。As described above, in the third embodiment, during forward high speed reproduction, the output transport packet is transmitted as an interframe mode packet. Further, since the screen is frozen (still) on the ATV decoder side during special reproduction, the still image packet generation circuit 30 generates a still image packet and a no data packet for the screen information that is not refreshed within one frame (see FIG. Two
3), the ATV decoder can output a good high-speed reproduction image as in the first embodiment without paying attention to the special reproduction mode.
【０１６６】次に逆方向の高速再生時に第４のメモリ２
９の容量を削減する方法について説明する。実施例２で
は順方向の高速再生時に、第４のメモリ２９で再生スラ
イスを複数ブロック集めスライスブロックを構成し、構
成したスライスブロック単位で第４のメモリ２９より特
殊再生用データパケットを出力した。そして、同一フレ
ーム内のスライスブロックとスライスブロックの間には
ノーデータパケットを挿入し、各フレーム間には静止画
パケットを挿入することにより高速再生時のトランスポ
ートパケットを生成し、これにより特殊再生用メモリの
メモリ容量を削減した。これは、上記特殊再生用データ
が、ビットストリームが入力されるスライスの順番にデ
ータが記録されるため、上述のようにスライスブロック
を構成しスライスブロック単位で再生データを出力して
も、順方向の高速再生時には再生される上記スライスの
順番を入れ換える必要がない。よって、１フレームのデ
ータを構成する前にスライス単位で順次データを出力す
ることができた。Next, at the time of high speed reproduction in the reverse direction, the fourth memory 2
A method of reducing the capacity of 9 will be described. In the second embodiment, at the time of high speed reproduction in the forward direction, a plurality of reproduction slices are collected in the fourth memory 29 to form a slice block, and the special reproduction data packet is output from the fourth memory 29 in units of the formed slice blocks. Then, by inserting a no-data packet between slice blocks in the same frame and inserting a still image packet between each frame, a transport packet for high-speed playback is generated, which allows special playback. The memory capacity of the memory for use has been reduced. This is because the special reproduction data is recorded in the order of the slices into which the bitstream is input, so even if the slice blocks are configured and the reproduction data is output in slice block units as described above, It is not necessary to switch the order of the slices to be played back at the time of high speed playback. Therefore, it was possible to sequentially output data in units of slices before forming one frame of data.
【０１６７】一方、逆方向の高速再生時を行なった場合
は上記スライスが記録時とは反対の順番で再生されてく
る。しかし、ＭＰＥＧ２の規格ではマクロブロックの伝
送順序が上述のように画面左上に配置されたマクロブロ
ックよりラスタスキャンの順番に伝送しなければならな
い。よって、ＡＴＶデコーダではイントラフレームのデ
ータが入力されると先頭のスライスより画像データの復
号を開始する。その際、入力ビットストリーム中のスラ
イスの伝送順序が所定の順番と異なる場合、ＡＴＶデコ
ーダでは再生画像を構成することができない。これは、
ＡＴＶデコーダ（ＭＰＥＧ２の規格）に上記再生された
スライス中の順番が異なる場合画面上の所定の位置に復
号した上記スライスをデシャフリングするような機能は
サポートされていないために生じる。この様な場合、逆
方向の高速再生を実現しようとすると、少なくとも１フ
レーム分の上記特殊再生用データを記憶することが可能
なメモリを再生系に用意し、再生されたデータを並べか
える必要がある。On the other hand, when the high speed reproduction in the reverse direction is performed, the slices are reproduced in the order opposite to that in the recording. However, according to the MPEG2 standard, the macroblocks must be transmitted in the raster scan order from the macroblock arranged at the upper left of the screen as described above. Therefore, when the intra-frame data is input, the ATV decoder starts decoding the image data from the first slice. At that time, if the transmission order of the slices in the input bit stream is different from the predetermined order, the ATV decoder cannot compose the reproduced image. this is,
When the order of the reproduced slices is different in the ATV decoder (MPEG2 standard), the function of deshuffling the slices decoded at a predetermined position on the screen is not supported. In such a case, in order to realize reverse high-speed reproduction, it is necessary to prepare a memory capable of storing at least one frame of the special reproduction data in the reproduction system and rearrange the reproduced data. is there.
【０１６８】図２５は本発明の一実施例であるディジタ
ルＶＴＲの逆方向の特殊再生時の動作説明図であり、図
２５（ａ）に１フレーム内のスライスブロックの構成例
を示す。同図（ｂ）に−２倍速再生を行なった際の回転
ヘッド２０（ａ）の走査軌跡を示す。また、同図（ｃ）
に回転ヘッド２０（ａ）より出力される再生信号を示
す。なお、本実施例では１トラックの特殊再生用データ
で上記スライスブロックを構成できるものとする。上述
のようにスライスブロックのデータが逆に再生されてく
るため、実施例２に示すような伝送方法（１フレーム分
の特殊再生用データを出力した後に静止画パケットを所
定数伝送する。）は行うことができない。よって、第４
のメモリ２９でデータを並べかえる必要がある。以下、
逆方向の高速再生時においても上記並べ変えメモリを必
要とせず、再生信号を正しく復号するため、上記部分リ
フレッシュ方式を逆方向の高速再生で用いた場合のデー
タ制御方法について説明する。FIG. 25 is a diagram for explaining the operation of the digital VTR according to an embodiment of the present invention during special playback in the reverse direction. FIG. 25 (a) shows an example of the configuration of slice blocks within one frame. FIG. 7B shows the scanning locus of the rotary head 20 (a) when the -2 speed reproduction is performed. Moreover, the same figure (c)
The reproduced signal output from the rotary head 20 (a) is shown in FIG. In the present embodiment, it is assumed that the slice block can be configured by the special reproduction data of one track. As described above, since the slice block data is reproduced in reverse, the transmission method as shown in the second embodiment (a predetermined number of still image packets are transmitted after outputting one frame of special reproduction data). I can't do it. Therefore, the fourth
It is necessary to rearrange the data in the memory 29. Less than,
A data control method in the case where the partial refresh method is used in reverse high-speed reproduction in order to correctly decode the reproduced signal without requiring the rearrangement memory even in reverse high-speed reproduction will be described.
【０１６９】よって、逆方向の高速再生時にも、順方向
の高速再生時と同様に出力するトランスポートパケット
をインターフレームモード（フィールド間、あるいはフ
レーム間予測のモード）のパケットとして伝送する。そ
の際、逆方向の高速再生時に間欠的に再生されてくる特
殊再生用データは強制的なイントラフレームのモードと
して伝送するように制御する。以下、上記本実施例３の
逆方向の高速再生時のデータ制御方法について図２２、
図２５、図２６、および図２７を用いて、特に第４のメ
モリ２９、静止画パケット生成回路３０、及びヘッダ付
け変え回路３４の動作を中心に説明する。Therefore, even in the high speed reproduction in the reverse direction, the transport packet to be output is transmitted as a packet in the inter-frame mode (inter-field or inter-frame prediction mode) as in the high speed reproduction in the forward direction. At this time, special reproduction data that is intermittently reproduced during high-speed reproduction in the reverse direction is controlled so as to be transmitted in a forced intra-frame mode. The data control method for high speed reproduction in the reverse direction of the third embodiment will be described below with reference to FIG.
The operations of the fourth memory 29, the still image packet generation circuit 30, and the header replacement circuit 34 will be mainly described with reference to FIGS. 25, 26, and 27.
【０１７０】図２６は本発明の一実施例であるディジタ
ルＶＴＲの逆方向の特殊再生時の再生データの状態を説
明するための図である。図２７は本発明の一実施例であ
るディジタルＶＴＲの逆方向の特殊再生時の画面上での
部分リフレッシュを示す図である。図２６（ａ）に逆方
向の高速再生を行った際に回転ヘッド２０より再生され
てくる特殊再生用データを示す（実際は、間欠的に再生
されてくる。）。同図（ｂ）にスイッチ３２より出力さ
れる出力トランスポートパケットを示す。なお、図中に
記した１フレームとは１フレーム分のトランスポートパ
ケットを示す。また、同図（ｃ）にスイッチ３１の切換
信号を示す。また、図２７にディジタルＶＴＲより出力
される各インターフレームのデータを示す。図中、斜線
を施した部分のデータが強制的なイントラモードで伝送
される特殊再生用データを示し、他の部分は静止画パケ
ット生成回路３０より出力される静止画パケットの伝送
部分を示す。逆方向の高速再生においても順方向の場合
と同様、図２６に示すように１フレームの特殊再生用画
像をｎ個のスライスブロックに分割して伝送する。FIG. 26 is a diagram for explaining the state of reproduction data during special reproduction in the reverse direction of the digital VTR which is an embodiment of the present invention. FIG. 27 is a diagram showing partial refreshing on the screen during special playback in the reverse direction of the digital VTR according to an embodiment of the present invention. FIG. 26A shows special reproduction data reproduced from the rotary head 20 when high speed reproduction in the reverse direction is performed (actually, it is reproduced intermittently). The output transport packet output from the switch 32 is shown in FIG. Note that one frame described in the figure indicates a transport packet for one frame. The switching signal of the switch 31 is shown in FIG. Further, FIG. 27 shows data of each interframe output from the digital VTR. In the figure, the shaded portion of the data represents special reproduction data transmitted in the forced intra mode, and the other portion represents the transmission portion of the still image packet output from the still image packet generation circuit 30. In high-speed reproduction in the reverse direction, as in the case of the forward direction, one frame of special reproduction image is divided into n slice blocks and transmitted, as shown in FIG.
【０１７１】以下、再生系の動作を説明する。なお、上
述のように第３の誤り訂正復号回路２８までの動作は実
施例２と同一なので説明は省略する。上述のように再生
信号処理が施され第３の誤り訂正復号回路２８でＣ４復
号の施されたデータは、第４のメモリ２９に記憶され
る。第４のメモリ２９では、入力された特殊再生用デー
タよりスライスを分離し、スライス単位で特殊再生用デ
ータの符号量をカウントしスライスブロックを構成す
る。第４のメモリ２９では、記憶された特殊再生用デー
タの符号量が所定値になったところでスライスブロック
の構成し、第４のメモリ２９よりデータを読みだす。The operation of the reproducing system will be described below. As described above, the operation up to the third error correction decoding circuit 28 is the same as that of the second embodiment, and the description thereof is omitted. The data subjected to the reproduction signal processing as described above and subjected to the C4 decoding by the third error correction decoding circuit 28 is stored in the fourth memory 29. In the fourth memory 29, slices are separated from the input special reproduction data, and the code amount of the special reproduction data is counted for each slice to form a slice block. In the fourth memory 29, when the code amount of the stored special reproduction data reaches a predetermined value, a slice block is formed, and the data is read from the fourth memory 29.
【０１７２】上記１スライスブロックのデータの構成が
終了すると第４のメモリ２９は、静止画パケット生成回
路３０へデータ出力要求信号、および上記スライスブロ
ック内に含まれる先頭、および最後のマクロブロックの
マクロブロックアドレスを出力する。（なお、上記順方
向の高速再生の場合と同様、特殊再生用データが先頭に
こないフレームのデータに関してはインターフレーム
（フィールド）であることをさししめすヘッダ情報を先
頭に付加する。）静止画パケット生成回路３０では上記
信号を受け取ると、まずはじめ、先頭のマクロブロック
の１つ前のマクロブロックまでの静止画パケットを生成
し出力する。この際、スイッチ３１は静止画パケット生
成回路３０の出力を選択する。そして、上記先頭のマク
ロブロックアドレスまでの静止画パケットの出力が終了
すると静止画パケット生成回路３０は、第４のメモリ２
９にデータ読みだし開始信号を出力する。When the structure of the data of one slice block is completed, the fourth memory 29 sends a data output request signal to the still image packet generation circuit 30 and the macros of the first and last macro blocks included in the slice block. Output the block address. (Note that, as in the case of the high-speed reproduction in the forward direction, the header information indicating that it is an interframe (field) is added to the head of the data of the frame where the special reproduction data does not come to the head.) Upon receiving the above signal, the packet generation circuit 30 first generates and outputs still image packets up to the macroblock immediately before the first macroblock. At this time, the switch 31 selects the output of the still image packet generation circuit 30. When the output of the still image packet up to the leading macroblock address is completed, the still image packet generation circuit 30 causes the fourth memory 2
A data read start signal is output at 9.
【０１７３】第４のメモリ２９では、上記信号を受け取
ると先ほど生成したスライスブロックを先頭より読みだ
す。この際、スイッチ３１は第４のメモリ２９の出力を
選択する。上記スライスブロックの読みだしが終了する
とデータの読みだしが完了したことを示す制御信号を静
止画パケット生成回路３０へ出力する。静止画パケット
生成回路３０では上記信号を受け取るとスライスブロッ
クの最終マクロブロックの次のマクロブロックより１フ
レームの最終マクロブロックまでの静止画パケットを生
成し出力する。その際、スイッチ３１は再び静止画パケ
ット生成回路３０の出力を選択する。１フレームの最終
マクロブロックまでの静止画パケットの生成が完了する
と静止画パケット生成回路３０は次のスライスブロック
の構成が完了するまでノーデータパケットを出力するも
のとする。In the fourth memory 29, when the above signal is received, the slice block generated previously is read from the head. At this time, the switch 31 selects the output of the fourth memory 29. When the reading of the slice block is completed, a control signal indicating that the reading of the data is completed is output to the still image packet generation circuit 30. Upon receiving the above signal, the still image packet generation circuit 30 generates and outputs still image packets from the macro block next to the last macro block of the slice block to the last macro block of one frame. At that time, the switch 31 selects the output of the still image packet generation circuit 30 again. When the generation of the still image packet up to the final macroblock of one frame is completed, the still image packet generation circuit 30 outputs the no data packet until the configuration of the next slice block is completed.
【０１７４】一方、スイッチ３１の出力はヘッダ付け変
え回路３４へ入力される。なお、本実施例３では、実施
例２と同様にトランスポートパケットはインターフレー
ムモード（フィールド間、あるいはフレーム間予測のモ
ード）として伝送する。この場合高速再生時に間欠的に
再生されてくるスライス単位の特殊再生用データは強制
的なイントラフレームのモードとして伝送するように制
御する。ヘッダ付け変え回路３４では、実施例２と同様
に特殊再生用データパケットに関してはパケットヘッダ
中（ＭＰＥＧ２ではピクチャーヘッダ）の画像の伝送モ
ードを指し示すヘッダ部分を検出しインターフレーム
（あるいはインターフィールド）を指し示すヘッダに付
け変えるとともに、マクロブロックの復号モードを指し
示すヘッダ部を検出し、このヘッダをイントラフレーム
モードのヘッダに付け変える。ヘッダの付けかえられた
特殊再生用データパケットはスイッチ３２を介して出力
端子３３へ供給される。これにより、特殊再生用データ
を伝送するトランスポートパケットはインターフレーム
のパケットとして伝送されるとともに、各マクロブロッ
クのデータは強制イントラフレームモードのとしてＡＴ
Ｖデコーダで復号される。On the other hand, the output of the switch 31 is input to the header changing circuit 34. In the third embodiment, the transport packet is transmitted in the inter-frame mode (inter-field or inter-frame prediction mode) as in the second embodiment. In this case, special reproduction data in slice units, which are intermittently reproduced during high speed reproduction, are controlled so as to be transmitted in a forced intra-frame mode. Similar to the second embodiment, the header changing circuit 34 detects the header portion indicating the transmission mode of the image in the packet header (picture header in MPEG2) for the special reproduction data packet, and indicates the interframe (or interfield). At the same time as changing to the header, the header part indicating the decoding mode of the macroblock is detected, and this header is changed to the header of the intra frame mode. The special reproduction data packet with the replaced header is supplied to the output terminal 33 via the switch 32. As a result, the transport packet for transmitting the special reproduction data is transmitted as an interframe packet, and the data of each macroblock is transmitted as AT in the forced intraframe mode.
It is decoded by the V decoder.
【０１７５】一方、静止画パケット生成回路３０より出
力された静止画パケットはヘッダ付け変え回路３４を介
してスイッチ３２に供給される。なお、静止画パケット
のヘッダ部分は静止画パケット生成回路３０中で発生す
るものとし、本実施例３では実施例２と同様にヘッダ付
け変え回路３４でヘッダの付け変えを行わないものとす
る。On the other hand, the still image packet output from the still image packet generation circuit 30 is supplied to the switch 32 via the header reassignment circuit 34. Note that the header portion of the still image packet is generated in the still image packet generation circuit 30, and in the third embodiment, the header replacement circuit 34 does not replace the header as in the second embodiment.
【０１７６】図２６、および図２７に逆方向の高速再生
時に１フレームの特殊再生用データパケットをｎフレー
ムのトランスポートパケットに分割して伝送する場合の
タイミングチャート、および伝送されるフレームデータ
の画面のリフレッシュの様子を示した。図に示したよう
にデータを伝送することにより１フレームの画面は１フ
レーム毎に複数スライス分更新され、ｎフレームで全て
の特殊再生画像が更新（部分リフレッシュ）されること
になる。FIGS. 26 and 27 are timing charts for dividing one frame of special reproduction data packet into n frame transport packets for transmission at the time of reverse high speed reproduction, and a screen of the transmitted frame data. I showed you how to refresh. By transmitting data as shown in the figure, the screen of one frame is updated by a plurality of slices for each frame, and all special reproduction images are updated (partial refresh) in n frames.
【０１７７】上記のように、本実施例３において逆方向
の高速再生時には、出力するトランスポートパケットは
インターフレームモードのパケットとして伝送する。ま
た、特殊再生時に、ＡＴＶデコーダ側で画面をフリーズ
（静止）するために、１フレーム内の特殊再生用データ
パケットの伝送されないスライスは静止画パケット生成
回路３０で静止画パケットを発生することにより（図２
６参照）、ＡＴＶデコーダでは特殊再生モードを意識す
る事なく実施例１と同様に良好な高速再生画像を出力す
ることができる。As described above, in the third embodiment, at the time of reverse high speed reproduction, the output transport packet is transmitted as an inter frame mode packet. In addition, in order to freeze (still) the screen on the ATV decoder side during special reproduction, the still image packet generation circuit 30 generates a still image packet for the slice in which the special reproduction data packet in one frame is not transmitted ( Figure 2
6), the ATV decoder can output a good high-speed reproduction image as in the first embodiment without paying attention to the special reproduction mode.
【０１７８】上記のように高速再生時には、実施例１に
示すように１フレーム単位で再生データを高速再生用の
メモリに記憶させるのではなく、１スライスブロック単
位で高速再生用のメモリに記憶させることによりメモリ
容量を削減する事が出来る。また、逆方向の高速再生時
には、スライスが記録時とは反対の順序で再生されてく
るため、ＡＴＶデコーダで再生画像を構成するためには
少なくとも１フレーム分の高速再生用データを記憶する
ことが可能な並変え用メモリを再生系に用意し、再生さ
れたデータを並べ変える必要があったが、上記のように
高速再生時にはインターフレームモードにモードの切り
替えを行い、再生されてくるスライス単位のデータを強
制イントラフレームモードにモードの切り替えを行うこ
とにより、上記並変え用メモリが不要となる。また、順
方向の高速再生時と同様に１スライス単位で再生データ
を高速再生用のメモリに記憶させるためメモリ容量の削
減が可能となる。（スライスブロックの大きさ、および
特殊再生用データのリフレッシュ周期にもよるが例えば
１フレームのデータを１０個のスライスブロックに分割
して伝送する場合はメモリ容量をおよそ１／１０程度に
削減できる。）As described above, during high-speed reproduction, the reproduction data is not stored in the memory for high-speed reproduction in units of one frame as in the first embodiment, but is stored in the memory for high-speed reproduction in units of one slice block. Therefore, the memory capacity can be reduced. Further, at the time of high-speed reproduction in the reverse direction, slices are reproduced in the order opposite to that at the time of recording. Therefore, at least one frame of high-speed reproduction data must be stored in order to compose a reproduced image by the ATV decoder. It was necessary to prepare a possible rearrangement memory in the reproduction system and rearrange the reproduced data, but as described above, the mode is switched to the interframe mode during high-speed reproduction, and By switching the data to the forced intra-frame mode, the rearrangement memory becomes unnecessary. Further, as in the case of high speed reproduction in the forward direction, since the reproduction data is stored in the memory for high speed reproduction in units of one slice, the memory capacity can be reduced. (Depending on the size of the slice block and the refresh cycle of the special reproduction data, when the data of one frame is divided into ten slice blocks and transmitted, the memory capacity can be reduced to about 1/10. )
【０１７９】本実施例３では、上述のように出力トラン
スポートパケットを制御するので第４のメモリ２９のメ
モリ容量は実施例１の場合と比べ大幅に削減することが
できる。具体的には１スライス分（スライスの構成によ
っては数スライス分）のデータを記憶できるメモリを配
置すればよく実施例１に示すように１フレーム分のメモ
リを再生系側に配置する必要がない。特に、再生専用機
などでは１フレーム分のメモリを持つ必要がないので回
路規模の削減ができる。また、ＡＴＶデコーダについて
は特殊再生モード意識することなくトランスポートパケ
ットの復号が行える。In the third embodiment, since the output transport packet is controlled as described above, the memory capacity of the fourth memory 29 can be greatly reduced as compared with the first embodiment. Specifically, it suffices to dispose a memory capable of storing data for one slice (several slices depending on the slice configuration), and it is not necessary to dispose a memory for one frame on the reproduction system side as in the first embodiment. . In particular, a read-only machine does not need to have a memory for one frame, so the circuit scale can be reduced. The ATV decoder can decode the transport packet without paying attention to the special reproduction mode.
【０１８０】実施例４．本実施例４では静止画パケット
の構成方法について述べる。ＭＰＥＧ２ではインターフ
レームのパケットの伝送についてのみマクロブロックス
キップを定義している。マクロブロックスキップとは同
一スライス内のマクロブロックであれば飛ばして伝送し
ても良いことになっている。（ただし、スライスの先
頭、および最終のマクロブロックに関してはスキップで
きない。）また、スライスは上述のように同一水平マク
ロブロック内のマクロブロックで構成すれば大きさは問
われない。よって、本実施例４ではこのスキップを利用
して静止画パケットを伝送する。図２８は本発明の一実
施例であるスライス単位の静止画パケットの構成を示す
図である。図に示すように、スライス内は２つのマクロ
ブロックで構成されており、それぞれのマクロブロック
内のデータはは動きベクトルが０で予測誤差が０のデー
タで構成されている。図２８は同一水平方向のマクロブ
ロックが全て静止画パケットの場合を示した。画面の途
中のマクロブロックより静止画パケットを構成する場合
はマクロブロック内のマクロブロックアドレスを変えれ
ばよい。具体的には、後ろのマクロブロックの相対アド
レスを変えればよい。上述のように静止画パケットを構
成すると、静止画パケットを記憶する回路の回路規模を
削減できるとともに静止画パケットの発生デー多量も少
なくできるので回路制御が非常に簡単になる効果があ
る。Example 4. In the fourth embodiment, a method of forming a still image packet will be described. In MPEG2, macroblock skip is defined only for transmission of interframe packets. Macroblock skipping means that macroblocks in the same slice may be skipped and transmitted. (However, it is not possible to skip the start and end macroblocks of a slice.) Further, the slice may be of any size as long as it is composed of macroblocks in the same horizontal macroblock as described above. Therefore, in the fourth embodiment, the still image packet is transmitted by using this skip. FIG. 28 is a diagram showing the structure of a still image packet in slice units according to an embodiment of the present invention. As shown in the figure, the slice is composed of two macroblocks, and the data in each macroblock is composed of data having a motion vector of 0 and a prediction error of 0. FIG. 28 shows a case where all macroblocks in the same horizontal direction are still image packets. When forming a still image packet from a macroblock in the middle of the screen, the macroblock address in the macroblock may be changed. Specifically, the relative address of the subsequent macro block may be changed. When the still image packet is configured as described above, the circuit scale of the circuit for storing the still image packet can be reduced and the amount of generated data of the still image packet can be reduced, so that there is an effect that the circuit control becomes very simple.
【０１８１】実施例５．また、上記実施例１、２、およ
び３では静止画パケットを動きベクトルが０、予測誤差
が０のパケットを伝送したがこれに限るものではなく、
例えば、特殊再生時データが伝送されなかった場合、前
フレーム（あるいは前フィールド）の画像で補間するよ
うなパケットであれば同様の効果を奏する。特に実施例
３で用いたように１フレームの特殊再生画像を複数のフ
レームに分けて伝送するように構成すれば再生系でのメ
モリ容量を削減することができ回路規模の削減が図れる
ことは言うまでもない。Example 5. Further, in the above-described first, second, and third embodiments, a still image packet having a motion vector of 0 and a prediction error of 0 is transmitted, but the present invention is not limited to this.
For example, if data is not transmitted during special reproduction, the same effect can be obtained if it is a packet that is interpolated with the image of the previous frame (or the previous field). In particular, if the special reproduction image of one frame is divided into a plurality of frames and transmitted as in the third embodiment, it goes without saying that the memory capacity in the reproduction system can be reduced and the circuit scale can be reduced. Yes.
【０１８２】実施例６．なお、上記実施例では静止画パ
ケットをトランスポートパケット単位で生成するように
述べたがこれに限るものではなく、例えば実施例２、あ
るいは３においてスライスブロックを構成する際トラン
スポートパケット単位で構成するような場合について述
べたがこれに限るものではなく、再生されてきたトラン
スポートパケットの途中より上記動きベクトルが０、予
測誤差が０のマクロブロックを挿入しトランスポートパ
ケットを生成しても同様の効果を奏する。また、上記静
止画像を示すマクロブロックに続いて再生されてきた特
殊再生用データ（スライス単位）を挿入してトランスポ
ートパケットを構成しても同様の効果を奏する。Example 6. In the above embodiment, the still image packet is described to be generated in transport packet units. However, the present invention is not limited to this. For example, in the second or third embodiment, slice blocks are formed in transport packet units. Although such a case has been described, the present invention is not limited to this. Even if a macroblock having a motion vector of 0 and a prediction error of 0 is inserted in the middle of a reproduced transport packet to generate a transport packet, the same is true. Produce an effect. Further, the same effect can be obtained even if the special reproduction data (slice unit) reproduced after the macro block showing the still image is inserted to form the transport packet.
【０１８３】実施例７．なお、本実施例では特殊再生用
データをフレーム画像のデータとして扱ってきたがこれ
に限るものではなく、伝送されてきたトランスポートパ
ケットがフィールド画像であるならフィールド画像とし
て扱って同様の処理を行えば同様の効果を奏する。ま
た、上記実施例ではデータの記録フォーマットとして図
１１に示す場合について説明したがこれに限るものでは
なく、ＭＰＥＧ２に代表される動き補償予測を用いた高
能率符号化方式により高能率符号化の施されたディジタ
ル信号を記録するディジタルＶＴＲにおいて、上記ディ
ジタル信号より特殊再生用データとしてイントラ符号化
の施されたデータを分離し、記録媒体上の予め定められ
たエリアに上記分離された特殊再生用データが記録され
るフォーマットを有するディジタル信号再生装置ならば
上記制御で同様の効果を奏することはいうまでもない。
また、上記実施例ではディジタル信号再生装置の１実施
例としてディジタルＶＴＲについて述べたがこれに限る
ものではなく、上記信号を上述の要領で記録するディス
クプレイヤーなどの特殊再生時の制御に用いても同様の
効果を奏する。Example 7. Although the trick play data is handled as frame image data in this embodiment, the present invention is not limited to this, and if the transmitted transport packet is a field image, it is treated as a field image and similar processing is performed. For example, the same effect is obtained. In the above embodiment, the case where the data recording format is shown in FIG. 11 has been described, but the data recording format is not limited to this, and high efficiency encoding is performed by a high efficiency encoding method using motion compensation prediction represented by MPEG2. In a digital VTR for recording the reproduced digital signal, the data that has been intra-coded as the special reproduction data is separated from the digital signal, and the separated special reproduction data is stored in a predetermined area on the recording medium. It goes without saying that the same effect can be obtained by the above control if the digital signal reproducing apparatus has a format in which is recorded.
In the above embodiment, the digital VTR is described as one embodiment of the digital signal reproducing apparatus, but the present invention is not limited to this, and it may be used for control during special reproduction such as a disc player which records the above signal in the above-mentioned manner. Has the same effect.
【０１８４】[0184]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に示すような効果を奏する。Since the present invention is constructed as described above, it has the following effects.
【０１８５】本発明の請求項１記載のディジタル信号再
生装置によれば、パケットの状態で入力された、フレー
ムあるいはフィールド内、もしくは、フレームあるいは
フィールド間符号化されたディジタル映像信号と、ディ
ジタルオーディオ信号とがトランスペアレント記録され
るとともに、上記ビットストリームよりフレームあるい
はフィールド内符号化の施された上記ディジタル映像信
号より特殊再生時に用いる特殊再生用データが生成さ
れ、上記生成された特殊再生用データが所定の位置に記
録されている記録媒体を再生するディジタル信号再生装
置において、特殊再生時に再生信号より上記特殊再生用
データを分離するデータ分離手段と、分離された上記特
殊再生用データを記憶するデータ記憶手段と、スライス
内の全てのマクロブロックが動きベクトルが０で予測誤
差が０であるスライスデータを発生する静止画スライス
データ発生手段を有し、前記データ記憶手段より分離さ
れた１フレーム、あるいは１フィールド分の上記特殊再
生用データを出力した後に、上記静止画スライス発生手
段の出力を所定のフレーム数分出力するように上記静止
画スライス発生手段を制御するように構成するので、メ
モリ容量の削減が行え、回路規模の削減が図れるととも
に、ＡＴＶデコーダに特殊再生モードを意識させること
なく特殊再生が実現できる効果を有する。According to the digital signal reproducing apparatus of the first aspect of the present invention, the digital video signal and the digital audio signal which are input in the packet state and which are encoded in the frame or field or between the frames or fields. And are transparently recorded, and special reproduction data used for special reproduction is generated from the digital video signal that has been subjected to intra-frame or field encoding from the bit stream, and the generated special reproduction data has a predetermined value. In a digital signal reproducing apparatus for reproducing a recording medium recorded at a position, data separating means for separating the special reproduction data from the reproduction signal during special reproduction, and data storage means for storing the separated special reproduction data. And all macros in the slice Clock has a still image slice data generating means for generating slice data having a motion vector of 0 and a prediction error of 0, and the special reproduction data for one frame or one field separated from the data storage means. Is output, the still image slice generating means is configured to control the output of the still image slice generating means by a predetermined number of frames, so that the memory capacity can be reduced and the circuit scale can be reduced. In addition, the special reproduction can be realized without making the ATV decoder aware of the special reproduction mode.
【０１８６】また、本発明の請求項２記載のディジタル
信号再生装置によれば、パケットの状態で入力された、
フレームあるいはフィールド内、もしくは、フレームあ
るいはフィールド間符号化されたディジタル映像信号
と、ディジタルオーディオ信号とがトランスペアレント
記録されるとともに、上記ビットストリームよりフレー
ムあるいはフィールド内符号化の施された上記ディジタ
ル映像信号より特殊再生時に用いる特殊再生用データが
生成され、上記生成された特殊再生用データが所定の位
置に記録されている記録媒体を再生するディジタル信号
再生装置において、特殊再生時に再生信号より上記特殊
再生用データを分離するデータ分離手段と、分離された
上記特殊再生用データを記憶するデータ記憶手段と、ス
ライス内の全てのマクロブロックが動きベクトルが０で
予測誤差が０であるスライスデータを発生する静止画ス
ライスデータ発生手段とを有し、間欠的に再生されてき
た再生データより上記データ分離手段で分離された上記
特殊再生用データを１あるいは複数スライス、および静
止画スライスデータ発生手段の出力用いて１フレーム分
のトランスポートパケットするとともに上記トランスポ
ートパケットをフィールド、あるいはフレーム間予測モ
ードのパケットとし、また上記間欠的に再生された特殊
再生用データを強制的なイントラフレームのモードとし
伝送するようにパケットを構成するので、高速再生時の
メモリ容量の削減を行うことができ、回路規模の削減を
行うことができるという効果を有する。Further, according to the digital signal reproducing apparatus of the second aspect of the present invention, it is inputted in the packet state,
A digital video signal coded in a frame or field, or a frame or field is coded transparently, and a digital audio signal is recorded from the digital video signal coded in the frame or field from the bit stream. In a digital signal reproducing apparatus for reproducing special recording data used for special reproduction and reproducing the recording medium on which the generated special reproduction data is recorded at a predetermined position, the special reproduction data is reproduced from the reproduction signal during special reproduction. Data separation means for separating the data, data storage means for storing the separated special reproduction data, and static for generating slice data in which all macroblocks in the slice have a motion vector of 0 and a prediction error of 0 Image slice data generator And one or a plurality of slices of the special reproduction data separated by the data separation means from the reproduction data reproduced intermittently, and the output of the still image slice data generation means is used to transform one frame. Since the packet is configured to be transmitted as a port packet and the transport packet as a field or inter-frame prediction mode packet, and the intermittently reproduced special reproduction data as a forced intra-frame mode. The memory capacity can be reduced during high-speed reproduction, and the circuit scale can be reduced.
【０１８７】また、本発明の請求項３記載のディジタル
信号再生装置によれば、スチル再生時は、上記静止画パ
ケット生成手段での出力を、通常再生時に再生された上
記フレームあるいはフレームの最終データ出力終了後、
常に出力するように構成するので、特殊再生用のデータ
を用いないスチル再生においてもディジタルＶＴＲ側に
１フレーム分のイントラ情報を蓄えるメモリを設ける必
要がなく、高速再生時に用いる静止画パケット生成手段
を用いることにより良好な再生画像を構成することがで
きる効果を有する。According to the third aspect of the digital signal reproducing apparatus of the present invention, at the time of still reproduction, the output of the still image packet generating means is used as the frame or the final data of the frame reproduced at the normal reproduction. After output,
Since it is configured to always output, it is not necessary to provide a memory for storing one frame of intra information on the digital VTR side even in still reproduction that does not use special reproduction data, and still image packet generation means used during high speed reproduction is provided. By using it, there is an effect that a good reproduced image can be constructed.
【０１８８】また、本発明の請求項４記載のディジタル
信号再生装置によれば、高速再生へのモード以降時に
は、サーボ系がロックし、かつ上記高速再生エリアより
上記特殊再生用のイントラフレームのデータが再生され
るまで、上記静止画パケット生成手段の出力を選択する
ように、上記データ切り換え手段を制御するように構成
するので、モード移行時においても再生画像を乱すこと
なくスムーズにモード以降を行なうことができる効果を
有する。Further, according to the digital signal reproducing apparatus of the fourth aspect of the present invention, the servo system is locked and the intra-frame data for special reproduction from the high speed reproduction area is set after the high speed reproduction mode. Is configured to control the data switching means so that the output of the still image packet generating means is selected until is reproduced, so that even after the mode is changed, the reproduced image is smoothly performed without disturbing the reproduced image. Has the effect of being able to.
【０１８９】また、本発明の請求項５記載のディジタル
信号再生装置によれば、少なくとも逆方向の特殊再生時
に上記制御方式を用いるように構成するので、高速再生
時のメモリ容量の削減を行うことができるとともに、逆
方向再生用に設けるデータの並べ変え用メモリが不要に
なり、さらなる回路規模の削減を行うことができるとい
う効果を有する。Further, according to the digital signal reproducing apparatus of the fifth aspect of the present invention, since the control method is used at least during the special reproduction in the reverse direction, it is possible to reduce the memory capacity during the high speed reproduction. In addition to the above, there is an effect that a memory for rearranging the data provided for the backward reproduction is not required, and the circuit scale can be further reduced.
【０１９０】また、本発明の請求項６記載のディジタル
信号再生装置によれば、パケットの状態で入力された、
フレームあるいはフィールド内、もしくは、フレームあ
るいはフィールド間符号化されたディジタル映像信号
と、ディジタルオーディオ信号とがトランスペアレント
記録されるとともに、上記ビットストリームよりフレー
ムあるいはフィールド内符号化の施された上記ディジタ
ル映像信号より特殊再生時に用いる特殊再生用データが
生成され、上記生成された特殊再生用データが所定の位
置に記録されている記録媒体を再生するディジタル信号
再生装置において、再生信号より上記特殊再生用データ
を分離するデータ分離手段と、ディジタル信号記録再生
装置より出力されたデータをデコードし再生画像データ
を復元する際、画面上の特定エリアの信号を静止するた
めのパケットを生成する特定エリア固定パケット生成手
段を有し、特殊再生時、間欠的に再生されてきたデータ
を用いて再生画像を構成する際、上記特定パケット固定
手段の出力と、上記再生データを切り換えて１フレーム
の上記特殊再生用データを複数フレームに分けて伝送す
るように構成するので、高速再生時のメモリ容量の削減
を行うことができるという効果を有する。Further, according to the digital signal reproducing apparatus of the sixth aspect of the present invention, the signal input in the packet state,
A digital video signal coded in a frame or field, or a frame or field is coded transparently, and a digital audio signal is recorded from the digital video signal coded in the frame or field from the bit stream. In a digital signal reproducing apparatus for generating special reproduction data used during special reproduction and reproducing a recording medium in which the generated special reproduction data is recorded at a predetermined position, the special reproduction data is separated from a reproduction signal. And a specific area fixed packet generation means for generating a packet for stopping a signal in a specific area on the screen when decoding the data output from the digital signal recording / reproducing apparatus and restoring the reproduced image data. Have, special playback When constructing a reproduced image using the data reproduced intermittently, the output of the specific packet fixing means and the reproduced data are switched to transmit one frame of the special reproduction data in a plurality of frames. With this configuration, it is possible to reduce the memory capacity during high-speed reproduction.
【図１】 本発明の一実施例であるディジタルＶＴＲの
再生系のブロック構成図である。FIG. 1 is a block configuration diagram of a reproduction system of a digital VTR which is an embodiment of the present invention.
【図２】 本発明の一実施例である第３の誤り訂正復号
回路２８のブロック構成図である。FIG. 2 is a block configuration diagram of a third error correction decoding circuit 28 which is an embodiment of the present invention.
【図３】 本発明の一実施例である誤り訂正回路４３の
ブロック構成図である。FIG. 3 is a block configuration diagram of an error correction circuit 43 which is an embodiment of the present invention.
【図４】 ＳＤ規格に基づく本発明の一実施例である１
トラック内のデータの配置を示す図である。FIG. 4 is one embodiment of the present invention based on the SD standard 1
It is a figure which shows arrangement | positioning of the data in a track.
【図５】 ＳＤモード時に用いられる代表的な回転ドラ
ム１９上の回転ヘッド２０（ａ）、および２０（ｂ）の
配置図である。FIG. 5 is a layout view of rotary heads 20 (a) and 20 (b) on a typical rotary drum 19 used in the SD mode.
【図６】 本発明の一実施例であるデータパケットを示
す図であり、（ａ）は入力ビットストリームに含まれる
トランスポートパケット図、（ｂ）は磁気テープ上に記
録される記録データパケット図である。6A and 6B are diagrams showing a data packet according to an embodiment of the present invention, in which FIG. 6A is a transport packet diagram included in an input bitstream, and FIG. 6B is a recorded data packet diagram recorded on a magnetic tape. Is.
【図７】 本発明の一実施例であるディジタルＶＴＲの
特殊再生用データに付加する誤り訂正符号の符号構成図
である。FIG. 7 is a code configuration diagram of an error correction code added to special reproduction data of a digital VTR according to an embodiment of the present invention.
【図８】 高速再生時のデータ収得可能なシンクブロッ
ク数を示す図である。FIG. 8 is a diagram showing the number of sync blocks capable of collecting data during high-speed reproduction.
【図９】 本発明の一実施例であるディジタルＶＴＲの
トラック内の特殊再生用データ記録エリアの配置図、お
よび特殊再生用データ記録エリアに記録するデータの配
置を示す図である。FIG. 9 is a layout view of a special reproduction data recording area in a track of a digital VTR according to an embodiment of the present invention, and a layout of data to be recorded in the special reproduction data recording area.
【図１０】 本発明の一実施例であるディジタルＶＴＲ
の１６倍速（ー１４倍速）データの１誤り訂正ブロック
の分割方法を示す図である。FIG. 10 is a digital VTR which is an embodiment of the present invention.
FIG. 6 is a diagram showing a method of dividing one error correction block of 16 × speed data (−14 × speed).
【図１１】 本発明の一実施例であるディジタルＶＴＲ
のトラックフォーマットを示す図である。FIG. 11 is a digital VTR which is an embodiment of the present invention.
It is a figure which shows the track format of.
【図１２】 本発明の一実施例であるディジタルＶＴＲ
で２倍、４倍、８倍、および１６倍速の高速再生を行な
った場合の回転ヘッド２０（ａ）のヘッド走査軌跡図で
ある。FIG. 12 is a digital VTR which is an embodiment of the present invention.
FIG. 7 is a head scanning locus diagram of the rotary head 20 (a) when high-speed reproduction of 2 times, 4 times, 8 times, and 16 times is performed.
【図１３】 本発明の一実施例であるディジタルＶＴＲ
のトラッキング制御動作を説明するための動作説明図で
ある。FIG. 13 is a digital VTR which is an embodiment of the present invention.
FIG. 8 is an operation explanatory view for explaining the tracking control operation of FIG.
【図１４】 ディジタルＶＴＲに用いられる一般的なＣ
１復号アルゴリズムを説明する図である。FIG. 14 is a general C used in a digital VTR.
It is a figure explaining 1 decoding algorithm.
【図１５】 ディジタルＶＴＲに用いられる一般的なＣ
４復号アルゴリズムを説明する図である。FIG. 15 is a general C used in a digital VTR.
It is a figure explaining a 4-decoding algorithm.
【図１６】 本発明の一実施例であるディジタルＶＴＲ
のデータ更新フラグの付加アルゴリズムを説明する図で
ある。FIG. 16 is a digital VTR which is an embodiment of the present invention.
It is a figure explaining the addition algorithm of the data update flag of.
【図１７】 本発明の一実施例であるディジタルＶＴＲ
のＣ４復号アルゴリズムを説明する図である。FIG. 17 is a digital VTR which is an embodiment of the present invention.
It is a figure explaining the C4 decoding algorithm of.
【図１８】 本発明の一実施例であるディジタルＶＴＲ
のＣ４復号アルゴリズムを説明するための動作説明図で
ある。FIG. 18 is a digital VTR which is an embodiment of the present invention.
6 is an operation explanatory view for explaining the C4 decoding algorithm of FIG.
【図１９】 本発明の一実施例であるディジタルＶＴＲ
の特殊再生のタイミングチャートである。FIG. 19 is a digital VTR which is an embodiment of the present invention.
3 is a timing chart of special reproduction of the.
【図２０】 本発明の一実施例であるディジタルＶＴＲ
の通常再生より特殊再生に移行する際のタイミングチャ
ートである。FIG. 20 is a digital VTR which is an embodiment of the present invention.
8 is a timing chart when shifting from normal playback to special playback.
【図２１】 本発明の一実施例であるディジタルＶＴＲ
の特殊再生時の１フレーム分のデータの出力形態を示す
動作説明図である。FIG. 21 is a digital VTR which is an embodiment of the present invention.
FIG. 7 is an operation explanatory diagram showing an output form of data for one frame at the time of special reproduction of FIG.
【図２２】 本発明の一実施例であるディジタルＶＴＲ
の再生系のブロック構成図である。FIG. 22 is a digital VTR which is an embodiment of the present invention.
3 is a block configuration diagram of a reproduction system of FIG.
【図２３】 本発明の一実施例であるディジタルＶＴＲ
の正方向の特殊再生時の再生データの状態を説明するた
めの図である。FIG. 23 is a digital VTR which is an embodiment of the present invention.
FIG. 6 is a diagram for explaining a state of reproduction data during special reproduction in the forward direction of FIG.
【図２４】 本発明の一実施例であるディジタルＶＴＲ
の正方向の特殊再生時の画面上での部分リフレッシュを
示す図である。FIG. 24 is a digital VTR which is an embodiment of the present invention.
FIG. 6 is a diagram showing partial refresh on the screen during special playback in the forward direction of FIG.
【図２５】 本発明の一実施例であるディジタルＶＴＲ
の逆方向の特殊再生時の動作説明図である。FIG. 25 is a digital VTR which is an embodiment of the present invention.
FIG. 8 is an explanatory diagram of an operation during special reproduction in the reverse direction of FIG.
【図２６】 本発明の一実施例であるディジタルＶＴＲ
の逆方向の特殊再生時の再生データの状態を説明するた
めの図である。FIG. 26 is a digital VTR which is an embodiment of the present invention.
FIG. 7 is a diagram for explaining a state of reproduction data during special reproduction in the reverse direction of FIG.
【図２７】 本発明の一実施例であるディジタルＶＴＲ
の逆方向の特殊再生時の画面上での部分リフレッシュを
示す図である。FIG. 27 is a digital VTR which is an embodiment of the present invention.
FIG. 6 is a diagram showing partial refresh on the screen during special playback in the reverse direction of FIG.
【図２８】 本発明の一実施例であるスライス内でマク
ロブロックスキップを用いた場合の静止画パケットの構
成例を示す図である。[Fig. 28] Fig. 28 is a diagram illustrating a configuration example of a still image packet when macro block skip is used in a slice that is an embodiment of the present invention.
【図２９】 一般的な家庭用ディジタルＶＴＲのトラッ
クパターン図である。FIG. 29 is a track pattern diagram of a general home-use digital VTR.
【図３０】 従来のディジタルＶＴＲの通常再生時と高
速再生時における回転ヘッドのヘッド走査軌跡を示す図
である。FIG. 30 is a diagram showing a head scanning locus of the rotary head during normal reproduction and high-speed reproduction of the conventional digital VTR.
【図３１】 高速再生が可能な従来のビットストリーム
記録装置のブロック構成図である。[Fig. 31] Fig. 31 is a block diagram of a conventional bitstream recording device capable of high-speed reproduction.
【図３２】 従来のディジタルＶＴＲの通常再生時と高
速再生時の概要を示す図である。FIG. 32 is a diagram showing an outline of a conventional digital VTR during normal reproduction and high-speed reproduction.
【図３３】 一般的な高速再生時のヘッド走査軌跡図で
ある。FIG. 33 is a head scanning locus diagram during general high-speed reproduction.
【図３４】 従来の複数の高速再生速度時のオーバラッ
プのエリアを説明する図である。[Fig. 34] Fig. 34 is a diagram for explaining an overlapping area at a plurality of conventional high-speed reproduction speeds.
【図３５】 従来のディジタルＶＴＲにおける５倍速と
９倍速のヘッド走査軌跡図である。FIG. 35 is a head scanning locus diagram at 5 × speed and 9 × speed in a conventional digital VTR.
【図３６】 従来のディジタルＶＴＲにおける５倍速再
生時の２つのヘッド走査軌跡図である。FIG. 36 is a locus diagram of two head scans during 5 × speed reproduction in a conventional digital VTR.
【図３７】 従来のディジタルＶＴＲにおけるトラック
配置図である。FIG. 37 is a track layout diagram of a conventional digital VTR.
【図３８】 ＳＤ規格における映像信号の１トラック内
の映像信号記録エリアのデータフォーマット図である。FIG. 38 is a data format diagram of a video signal recording area in one track of a video signal according to the SD standard.
【図３９】 ＳＤ規格における１シンクブロックの構成
を示す図である。FIG. 39 is a diagram showing the structure of one sync block in the SD standard.
２７ 第３のメモリ、２９ 第４のメモリ、３０ 静止
画パケット生成回路、３１，３２ スイッチ、３４ ヘ
ッダ付け変え回路。27 third memory, 29 fourth memory, 30 still image packet generation circuit, 31, 32 switch, 34 header replacement circuit.
Claims (6)
あるいはフィールド内、もしくは、フレームあるいはフ
ィールド間符号化されたディジタル映像信号と、ディジ
タルオーディオ信号とがトランスペアレント記録される
とともに、上記ビットストリームよりフレームあるいは
フィールド内符号化の施された上記ディジタル映像信号
より特殊再生時に用いる特殊再生用データが生成され、
上記生成された特殊再生用データが所定の位置に記録さ
れている記録媒体を再生するディジタル信号再生装置に
おいて、特殊再生時に再生信号より上記特殊再生用デー
タを分離するデータ分離手段と、分離された上記特殊再
生用データを記憶するデータ記憶手段と、スライス内の
全てのマクロブロックが動きベクトルが０で予測誤差が
０であるスライスデータを発生する静止画スライスデー
タ発生手段を有し、前記データ記憶手段より分離された
１フレーム、あるいは１フィールド分の上記特殊再生用
データを出力した後に、上記静止画スライス発生手段の
出力を所定のフレーム数分出力するように上記静止画ス
ライス発生手段を制御するデータ制御手段を有すること
を特徴とするディジタル信号再生装置。1. A digital video signal, which is input in the form of a packet and is encoded in a frame or field or between frames or fields, and a digital audio signal are transparently recorded, and a frame or a frame is recorded from the bit stream. Data for special reproduction used during special reproduction is generated from the digital video signal subjected to intra-field encoding,
In a digital signal reproducing apparatus for reproducing a recording medium on which the generated special reproduction data is recorded at a predetermined position, a data separation means for separating the special reproduction data from the reproduction signal at the time of special reproduction is separated. Data storage means for storing the special reproduction data, and still picture slice data generation means for generating slice data in which all macroblocks in the slice have a motion vector of 0 and a prediction error of 0, After outputting the special reproduction data for one frame or one field separated by the means, the still picture slice generating means is controlled so as to output the output of the still picture slice generating means for a predetermined number of frames. A digital signal reproducing apparatus having a data control means.
あるいはフィールド内、もしくは、フレームあるいはフ
ィールド間符号化されたディジタル映像信号と、ディジ
タルオーディオ信号とがトランスペアレント記録される
とともに、上記ビットストリームよりフレームあるいは
フィールド内符号化の施された上記ディジタル映像信号
より特殊再生時に用いる特殊再生用データが生成され、
上記生成された特殊再生用データが所定の位置に記録さ
れている記録媒体を再生するディジタル信号再生装置に
おいて、特殊再生時に、再生信号より上記特殊再生用デ
ータを分離するデータ分離手段と、分離された上記特殊
再生用データを記憶するデータ記憶手段と、スライス内
の全てのマクロブロックが動きベクトルが０で予測誤差
が０であるスライスデータを発生する静止画スライスデ
ータ発生手段とを有し、間欠的に再生されてきた再生デ
ータより上記データ分離手段で分離された上記特殊再生
用データを１あるいは複数スライス、および静止画スラ
イスデータ発生手段の出力用いて１フレーム分のトラン
スポートパケットとするとともに上記トランスポートパ
ケットをフィールド、あるいはフレーム間予測モードの
パケットとし、また上記間欠的に再生された特殊再生用
データを強制的なイントラフレームのモードとし伝送す
るようにパケットを構成するパケット生成手段を有する
ことを特徴とするディジタル信号再生装置。2. A digital video signal, which is input in the form of a packet and is encoded in a frame or field or between frames or fields, and a digital audio signal are transparently recorded, and the frame or frame is transmitted from the bit stream. Data for special reproduction used during special reproduction is generated from the digital video signal subjected to intra-field encoding,
In a digital signal reproducing apparatus for reproducing a recording medium on which the generated special reproduction data is recorded at a predetermined position, a data separation means for separating the special reproduction data from the reproduction signal at the time of special reproduction is separated. In addition, there are data storage means for storing the special reproduction data and still picture slice data generation means for generating slice data in which all the macroblocks in the slice have a motion vector of 0 and a prediction error of 0. The special reproduction data separated by the data separating means from the reproduced data that has been reproduced in one or more slices, and the output of the still image slice data generating means is used to form a transport packet for one frame. The transport packet must be a field or inter-frame prediction mode packet. Digital signal reproducing apparatus characterized by having a packet generation means constituting the packet to transmit to the intermittently reproduced special playback data has a forced mode for intraframe.
成手段での出力を、通常再生時に再生された上記フレー
ムあるいはフレームの最終データ出力終了後、常に選択
するように上記データ切り換え制御手段を行うことを特
徴とする請求項１記載のディジタル信号再生装置。3. The data switching control means is arranged so that, during still reproduction, the output of the still image packet generation means is always selected after the end of outputting the frame or the final data of the frame reproduced during normal reproduction. The digital signal reproducing apparatus according to claim 1, wherein
系がロックし、かつ上記高速再生エリアより上記特殊再
生用のイントラフレームのデータが再生されるまで、上
記静止画パケット生成手段の出力を選択するように、上
記データ切り換え制御手段を行うことを特徴とする請求
項１記載のディジタル信号再生装置。4. The output of the still picture packet generating means is selected until the servo system is locked and the intra-frame data for special reproduction is reproduced from the high speed reproduction area at the time of shifting to the high speed reproduction mode. 2. The digital signal reproducing apparatus according to claim 1, further comprising the data switching control means.
御方式を用いることを特徴とする請求項２記載のディジ
タル信号再生装置。5. The digital signal reproducing apparatus according to claim 2, wherein the control method is used at least during special reproduction in the reverse direction.
あるいはフィールド内、もしくは、フレームあるいはフ
ィールド間符号化されたディジタル映像信号と、ディジ
タルオーディオ信号とがトランスペアレント記録される
とともに、上記ビットストリームよりフレームあるいは
フィールド内符号化の施された上記ディジタル映像信号
より特殊再生時に用いる特殊再生用データが生成され、
上記生成された特殊再生用データが所定の位置に記録さ
れている記録媒体を再生するディジタル信号再生装置に
おいて、再生信号より上記特殊再生用データを分離する
データ分離手段と、ディジタル信号記録再生装置より出
力されたデータをデコードし再生画像データを復元する
際、画面上の特定エリアの信号を静止するためのパケッ
トを生成する特定エリア固定パケット生成手段を有し、
特殊再生時、間欠的に再生されてきたデータを用いて再
生画像を構成する際、上記特定パケット固定手段の出力
と、上記再生データを切り換えて１フレームの上記特殊
再生用データを複数フレームに分けて伝送するように制
御することを特徴とするディジタル信号再生装置。6. A digital audio signal, which is input in the form of a packet and is encoded within a frame or field or between frames or fields, and a digital audio signal are transparently recorded, and a frame or a frame is output from the bit stream. Data for special reproduction used during special reproduction is generated from the digital video signal subjected to intra-field encoding,
In a digital signal reproducing device for reproducing a recording medium on which the generated special reproduction data is recorded at a predetermined position, a data separating means for separating the special reproduction data from a reproduction signal, and a digital signal recording / reproducing device. When decoding the output data and restoring the reproduced image data, it has a specific area fixed packet generation means for generating a packet for stopping the signal of the specific area on the screen,
At the time of special reproduction, when the reproduced image is constructed by using the data reproduced intermittently, the output of the specific packet fixing means and the reproduction data are switched to divide one frame of the special reproduction data into a plurality of frames. A digital signal reproducing device characterized in that it is controlled so that it is transmitted.
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| JP22677294A JP3304634B2 (en) | 1994-09-21 | 1994-09-21 | Digital signal reproduction device |
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| US8194143B2 (en) | 1998-08-24 | 2012-06-05 | Sony Corporation | Digital camera apparatus and recording method thereof |
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|---|---|---|---|---|
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- 1994-09-21 JP JP22677294A patent/JP3304634B2/en not_active Expired - Fee Related
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