JPH0897803A - データ伝送方式 - Google Patents
データ伝送方式Info
- Publication number
- JPH0897803A JPH0897803A JP22934194A JP22934194A JPH0897803A JP H0897803 A JPH0897803 A JP H0897803A JP 22934194 A JP22934194 A JP 22934194A JP 22934194 A JP22934194 A JP 22934194A JP H0897803 A JPH0897803 A JP H0897803A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- data
- parity
- buffer memory
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 受信部における誤動作を防止する。
【構成】 送信部にパリティチェック回路１０と、論理
データ変換回路１１をもち、送信バッファメモリ１のパ
リティチェックを行い、パリティエラーがあった場合に
は送信フレーム内の信号を論理データ変換回路１１で変
換し、送信フレームフォーマットを誤ったフォーマット
に変え、受信部側でＣＲＣ・エラーとしてフレームを破
棄させ、誤ったフレームのデータ内容が受信部に伝わる
のを防ぐ。
データ変換回路１１をもち、送信バッファメモリ１のパ
リティチェックを行い、パリティエラーがあった場合に
は送信フレーム内の信号を論理データ変換回路１１で変
換し、送信フレームフォーマットを誤ったフォーマット
に変え、受信部側でＣＲＣ・エラーとしてフレームを破
棄させ、誤ったフレームのデータ内容が受信部に伝わる
のを防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は、バッファメモリを介し
てデータの送受信制御を行うデータ通信処理装置に関
し、データ伝送方式に関する。
てデータの送受信制御を行うデータ通信処理装置に関
し、データ伝送方式に関する。
【０００２】
【従来の技術】従来、伝送路を経てディジタルデータの
送受信を行うデータ通信処理装置においては、その信頼
性が高いことが要望される。
送受信を行うデータ通信処理装置においては、その信頼
性が高いことが要望される。
【０００３】従来のデータ伝送装置においては、伝送路
において発生する符号誤りを検出するためＣＲＣ（Ｃｙ
ｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）方式、
パリティチェック方式が利用されている。また、送信バ
ッファメモリの符号誤りに対する誤り検出は、パリティ
チェックコードなどの誤り検出符号を伝送フレーム中に
付加して行う機能を有しているものがある（たとえば、
特公昭６２−３７５８１号公報を参照）。
において発生する符号誤りを検出するためＣＲＣ（Ｃｙ
ｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）方式、
パリティチェック方式が利用されている。また、送信バ
ッファメモリの符号誤りに対する誤り検出は、パリティ
チェックコードなどの誤り検出符号を伝送フレーム中に
付加して行う機能を有しているものがある（たとえば、
特公昭６２−３７５８１号公報を参照）。
【０００４】図４及び図５は従来のデータ伝送方式を示
している。図４は送受信制御部の代表的な構成例を示し
ている。図５はフレーム構成例を示している。
している。図４は送受信制御部の代表的な構成例を示し
ている。図５はフレーム構成例を示している。
【０００５】図４及び図５を参照して、送信部側におい
て、送信データは送信制御部２４から送信バッファメモ
リ１に書き込まれる。そのとき、同時にブロックチェッ
クコード生成回路２において生成されたブロックチェッ
クコード１７を書き込む。
て、送信データは送信制御部２４から送信バッファメモ
リ１に書き込まれる。そのとき、同時にブロックチェッ
クコード生成回路２において生成されたブロックチェッ
クコード１７を書き込む。
【０００６】送信バッファメモリ１から順次読み出され
たデータは送信フレーム生成回路３において、スタート
・コード１５、データ１６、ブロックチェックコード１
７、ＣＲＣ１８、エンド・コード１９を付加し、図５に
示すフレームフォーマットに構成され、モデム４を通し
て伝送路へ送出される。
たデータは送信フレーム生成回路３において、スタート
・コード１５、データ１６、ブロックチェックコード１
７、ＣＲＣ１８、エンド・コード１９を付加し、図５に
示すフレームフォーマットに構成され、モデム４を通し
て伝送路へ送出される。
【０００７】受信部においては、伝送路を経て伝送され
た信号はモデム５を通し、受信フレーム検出回路６でＣ
ＲＣ１８の正誤をチェックし、データ１６が受信バッフ
ァメモリ７に書き込まれる。受信フレーム検出回路６で
チェックした伝送路誤りの有無を、受信処理部２５へ伝
送誤り検出信号１３として通知する。
た信号はモデム５を通し、受信フレーム検出回路６でＣ
ＲＣ１８の正誤をチェックし、データ１６が受信バッフ
ァメモリ７に書き込まれる。受信フレーム検出回路６で
チェックした伝送路誤りの有無を、受信処理部２５へ伝
送誤り検出信号１３として通知する。
【０００８】一方、バッファメモリ７に書き込まれたデ
ータは、図示されていない受信処理部より読み出される
とき、ブロックチェックコード検出回路８で生成した値
と、フレーム中のバッファメモリ７における誤りの有無
を検出し、その結果を受信処理部２５へメモリエラー検
出信号１２として通知する。
ータは、図示されていない受信処理部より読み出される
とき、ブロックチェックコード検出回路８で生成した値
と、フレーム中のバッファメモリ７における誤りの有無
を検出し、その結果を受信処理部２５へメモリエラー検
出信号１２として通知する。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
データ伝送方式は、制御回路中の送信バッファメモリ
１、受信バッファメモリ７において発生する誤りを検出
するのに、送信部側と、受信部側との両方にバッファメ
モリ誤り検出用のハードウエアを付加する必要があっ
た。
データ伝送方式は、制御回路中の送信バッファメモリ
１、受信バッファメモリ７において発生する誤りを検出
するのに、送信部側と、受信部側との両方にバッファメ
モリ誤り検出用のハードウエアを付加する必要があっ
た。
【００１０】また、受信部側にバッファメモリ誤り検出
信号が出力された場合、受信した誤っているデータを廃
棄するなどの処置を行う機能（ソフトウエア）を付加す
る必要があり、処理が繁雑になっていた。
信号が出力された場合、受信した誤っているデータを廃
棄するなどの処置を行う機能（ソフトウエア）を付加す
る必要があり、処理が繁雑になっていた。
【００１１】それ故に本発明の課題は、ディジタル伝送
装置において、データ伝送するときに送信バッファメモ
リの内容が誤った場合、誤ったフレームのデータ内容が
受信部にお伝わるのを防ぎ、受信部に置ける誤動作を防
止するデータ伝送方式を提供することにある。
装置において、データ伝送するときに送信バッファメモ
リの内容が誤った場合、誤ったフレームのデータ内容が
受信部にお伝わるのを防ぎ、受信部に置ける誤動作を防
止するデータ伝送方式を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、伝送路
を介してデータの送受信を行うデータ伝送方式におい
て、送信部側の送信バッファメモリに送信データが書き
込まれた時点でパリティコードを発生させるパリティコ
ード生成回路と、前記送信バッファメモリから、送信フ
レーム生成回路へ送られる送信データから発生させる前
記パリティコードをチェックするパリティチェック回路
とを備え、パリティエラーが検出された場合に前記パリ
ティチェック回路から出力されるパリティエラー検出信
号が入力されたときに、前記送信フレーム生成回路から
入力される送信フレーム内の論理データを変換してモデ
ムへ出力する論理データ変換回路を有しているこを特徴
とするデータ伝送方式が得られる。
を介してデータの送受信を行うデータ伝送方式におい
て、送信部側の送信バッファメモリに送信データが書き
込まれた時点でパリティコードを発生させるパリティコ
ード生成回路と、前記送信バッファメモリから、送信フ
レーム生成回路へ送られる送信データから発生させる前
記パリティコードをチェックするパリティチェック回路
とを備え、パリティエラーが検出された場合に前記パリ
ティチェック回路から出力されるパリティエラー検出信
号が入力されたときに、前記送信フレーム生成回路から
入力される送信フレーム内の論理データを変換してモデ
ムへ出力する論理データ変換回路を有しているこを特徴
とするデータ伝送方式が得られる。
【００１３】
【作用】本発明のデータ伝送方式では、パリティエラー
が検出された場合にパリティチェック回路からのパリテ
ィエラー検出信号が論理データ変換回路に入力されたと
きに、送信フレーム生成回路から入力される送信フレー
ム内の論理データを変換して論理データ変換回路からモ
デムへ出力する。
が検出された場合にパリティチェック回路からのパリテ
ィエラー検出信号が論理データ変換回路に入力されたと
きに、送信フレーム生成回路から入力される送信フレー
ム内の論理データを変換して論理データ変換回路からモ
デムへ出力する。
【００１４】送信バッファメモリから順次読み出された
送信データは、パリティチェック回路でパリティチェッ
クが行なわれ、送信バッファメモリにおける誤りを検出
する。
送信データは、パリティチェック回路でパリティチェッ
クが行なわれ、送信バッファメモリにおける誤りを検出
する。
【００１５】送信バッファメモリで誤りが検出された場
合には、論理データ変換回路にパリティエラー検出信号
が通知され、論理データ変換回路にパリティエラー検出
信号が入力されると、送信フレーム生成回路より発生さ
れるフレームの内容を論理的に反転する。
合には、論理データ変換回路にパリティエラー検出信号
が通知され、論理データ変換回路にパリティエラー検出
信号が入力されると、送信フレーム生成回路より発生さ
れるフレームの内容を論理的に反転する。
【００１６】
【実施例】図１及び図２は本発明のデータ伝送方式の一
実施例を示している。図１は送受信制御部のブロック構
成図を示し、図２は送信バッファメモリ１に誤りがない
場合、論理データ変換回路１１からモデム４へ出力され
るフレーム構成例を示している。なお、図１及び図１に
おいて、図４及び図５と同じ部分は同一の符号を付して
説明する。
実施例を示している。図１は送受信制御部のブロック構
成図を示し、図２は送信バッファメモリ１に誤りがない
場合、論理データ変換回路１１からモデム４へ出力され
るフレーム構成例を示している。なお、図１及び図１に
おいて、図４及び図５と同じ部分は同一の符号を付して
説明する。
【００１７】図１及び図２を参照して、本発明のデータ
伝送方式は、送信部側に、送信制御部２４と、送信制御
部２４からの送信データを書き込む送信バッファメモリ
１と、送信バッファメモリ１に送信データが書き込まれ
る時点で送信データから生成するパリティを生成するパ
リティコード生成回路９と、送信フレーム生成回路３に
送られるパリティコードの正誤を確認するパリティチェ
ック回路１０と、パリティチェック回路１０から出力さ
れるパリティエラー検出信号１４を基に送信フレーム生
成回路３からモデム４へ出力される論理データを変換す
る論理データ変換回路１１とを具備している。
伝送方式は、送信部側に、送信制御部２４と、送信制御
部２４からの送信データを書き込む送信バッファメモリ
１と、送信バッファメモリ１に送信データが書き込まれ
る時点で送信データから生成するパリティを生成するパ
リティコード生成回路９と、送信フレーム生成回路３に
送られるパリティコードの正誤を確認するパリティチェ
ック回路１０と、パリティチェック回路１０から出力さ
れるパリティエラー検出信号１４を基に送信フレーム生
成回路３からモデム４へ出力される論理データを変換す
る論理データ変換回路１１とを具備している。
【００１８】さらに受信部側において、伝送路を経て受
信された信号をモデム５を経て正しいフレームであるか
否かを確認する受信フレーム検出回路６と、正しいフレ
ームである場合にはＣＲＣ１８の正誤を確認した後、受
信したデータを書き込む受信バッファメモリ７と、受信
バッファメモリ７に書き込まれた受信データを渡す受信
処理部２５とを具備する。
信された信号をモデム５を経て正しいフレームであるか
否かを確認する受信フレーム検出回路６と、正しいフレ
ームである場合にはＣＲＣ１８の正誤を確認した後、受
信したデータを書き込む受信バッファメモリ７と、受信
バッファメモリ７に書き込まれた受信データを渡す受信
処理部２５とを具備する。
【００１９】送信部側において、送信データは送信制御
部２４から送信バッファメモリ１に書き込まれる。パリ
ティコード生成回路９は送信バッファメモリ１に送信デ
ータが書き込まれる時点で送信データから生成するパリ
ティを生成する。パリティチェック回路１０は送信フレ
ーム生成回路３に送られるパリティコードの正誤を確認
する。論理データ変換回路１１はパリティチェック回路
１０から出力されるパリティエラー検出信号１４を基に
送信フレーム生成回路３からモデム４へ出力される論理
データを変換する。
部２４から送信バッファメモリ１に書き込まれる。パリ
ティコード生成回路９は送信バッファメモリ１に送信デ
ータが書き込まれる時点で送信データから生成するパリ
ティを生成する。パリティチェック回路１０は送信フレ
ーム生成回路３に送られるパリティコードの正誤を確認
する。論理データ変換回路１１はパリティチェック回路
１０から出力されるパリティエラー検出信号１４を基に
送信フレーム生成回路３からモデム４へ出力される論理
データを変換する。
【００２０】送信部側において、送信データは送信制御
部２４から送信バファメモリ１に８ビットごとにパリテ
ィコード生成回路９からのパリティビットを付加し書き
込まれる。送信バッファメモリ１から順次読み出された
送信データは、パリティチェック回路１０でパリティチ
ェックが行なわれ、送信バッファメモリ１における誤り
を検出する。
部２４から送信バファメモリ１に８ビットごとにパリテ
ィコード生成回路９からのパリティビットを付加し書き
込まれる。送信バッファメモリ１から順次読み出された
送信データは、パリティチェック回路１０でパリティチ
ェックが行なわれ、送信バッファメモリ１における誤り
を検出する。
【００２１】もしも、送信バッファメモリ１で誤りが検
出されたばあいには、論理データ変換回路１１にパリテ
ィエラー検出信号１４が通知される。論理データ変換回
路１１にパリティエラー検出信号１４が入力されると、
送信フレーム生成回路３より発生されるフレームの内容
を論理的に反転する。
出されたばあいには、論理データ変換回路１１にパリテ
ィエラー検出信号１４が通知される。論理データ変換回
路１１にパリティエラー検出信号１４が入力されると、
送信フレーム生成回路３より発生されるフレームの内容
を論理的に反転する。
【００２２】したがって、スタート・コード１５、デー
タ１６、ＣＲＣ１８、エンドコード１９も論理的に反転
され、正しくないフレームとしてモデム４へ送出され
る。送信バッファメモリ１に誤りがない場合には、送信
フレーム生成回路３で生成されたフレームは正しいフレ
ームでモデム４へ送出される。
タ１６、ＣＲＣ１８、エンドコード１９も論理的に反転
され、正しくないフレームとしてモデム４へ送出され
る。送信バッファメモリ１に誤りがない場合には、送信
フレーム生成回路３で生成されたフレームは正しいフレ
ームでモデム４へ送出される。
【００２３】受信部側において、伝送路を経て受信され
た信号は、モデム５を経て受信フレーム検出回路６で正
しいフレームであるか否かを確認し、正しいフレームで
ある場合にはＣＲＣ１８の正誤を確認した後、受信バッ
ファメモリ７に受信したデータ１６を書き込む。次に、
受信バッファメモリ７に書き込まれた受信データは受信
処理部２５に渡される。
た信号は、モデム５を経て受信フレーム検出回路６で正
しいフレームであるか否かを確認し、正しいフレームで
ある場合にはＣＲＣ１８の正誤を確認した後、受信バッ
ファメモリ７に受信したデータ１６を書き込む。次に、
受信バッファメモリ７に書き込まれた受信データは受信
処理部２５に渡される。
【００２４】図３は、本発明のデータ伝送方式における
送信バッファメモリ１にパリティエラーが発生した場合
の論理データ変換回路１１からモデム４へ出力されるフ
レーム構成例を示す図である。
送信バッファメモリ１にパリティエラーが発生した場合
の論理データ変換回路１１からモデム４へ出力されるフ
レーム構成例を示す図である。
【００２５】もしも、送信バッファメモリ１にパリティ
エラーが発生すると、論理データ変換回路１１によって
送信フレーム中に含まれるスタート・コード１５、デー
タ１６、ＣＲＣ１８，エンド・コード１９が論理的に反
転され、誤ったフレームフォーマットとしてモデム４へ
出力される。即ち、スタート・コード１５、データ１
６、ＣＲＣ１８，エンド・コード１９は、論理データ変
換されたスタート・コード２０、論理データ変換された
データ２１、論理データ変換されたＣＲＣ２２，論理デ
ータ変換されたエンド・コード２３としてモデム４へ出
力される。
エラーが発生すると、論理データ変換回路１１によって
送信フレーム中に含まれるスタート・コード１５、デー
タ１６、ＣＲＣ１８，エンド・コード１９が論理的に反
転され、誤ったフレームフォーマットとしてモデム４へ
出力される。即ち、スタート・コード１５、データ１
６、ＣＲＣ１８，エンド・コード１９は、論理データ変
換されたスタート・コード２０、論理データ変換された
データ２１、論理データ変換されたＣＲＣ２２，論理デ
ータ変換されたエンド・コード２３としてモデム４へ出
力される。
【００２６】誤ったレームが受信部の受信フレーム検出
回路６に入力されると、フレームとして認識されないの
で誤ったデータが受信バッファメモリ７に書き込まれ
ず、伝送誤り検出信号１３が受信フレーム検出回路６よ
り出力される。
回路６に入力されると、フレームとして認識されないの
で誤ったデータが受信バッファメモリ７に書き込まれ
ず、伝送誤り検出信号１３が受信フレーム検出回路６よ
り出力される。
【００２７】
【発明の効果】以上述べたように、本発明のデータ伝送
方式によれば、送信部側にパリティチェック回路１０を
設け、送信バッファメモリ１の誤り検出機能を持ち、も
し、誤り検出した場合に送信されるフレームを変換し、
フレーム内のスターと・コード、データ、ＣＲＣ、エン
ド・コードを誤らせるので、受信フレーム検出回路でＣ
ＲＣエラーもしくはフレームエラーとして認識され、正
常なフレームを受信したとは認められずフレームが破棄
されるので、受信部側で受信したフレームの内容が誤っ
ているか否かを確認するための特別なハードウエアやソ
フトウエアを付加する必要がない。
方式によれば、送信部側にパリティチェック回路１０を
設け、送信バッファメモリ１の誤り検出機能を持ち、も
し、誤り検出した場合に送信されるフレームを変換し、
フレーム内のスターと・コード、データ、ＣＲＣ、エン
ド・コードを誤らせるので、受信フレーム検出回路でＣ
ＲＣエラーもしくはフレームエラーとして認識され、正
常なフレームを受信したとは認められずフレームが破棄
されるので、受信部側で受信したフレームの内容が誤っ
ているか否かを確認するための特別なハードウエアやソ
フトウエアを付加する必要がない。
【図１】本発明のデータ伝送方式の一実施例の構成を示
すブロック図である。
すブロック図である。
【図２】図１の論理データ変換回路からモデムへ出力さ
れるフレームの構成図である。
れるフレームの構成図である。
【図３】本発明のデータ伝送方式における送信バッファ
メモリにパリティエラーが発生した場合の論理データ変
換回路からモデムへ出力されるフレームの構成図であ
る。
メモリにパリティエラーが発生した場合の論理データ変
換回路からモデムへ出力されるフレームの構成図であ
る。
【図４】送受信制御部の代表的な構成例を示すブロック
図である。
図である。
【図５】図４のフレームの構成図である。
１ 送信バッファメモリ ２ ブロックチェック生成回路 ３ 送信フレーム生成回路 ４，５ モデム ６ 受信フレーム検出回路 ７ 受信バッファメモリ ８ ブロックチェックコード検出回路 ９ パリティコード生成回路 １０ パリティチェック回路 １１ 論理データ変換回路 １２ メモリエラー検出信号 １３ 伝送誤り検出信号 １４ パリティエラー検出信号 １５ スタート・コード １６ データ １７ ブロックチェックコード １８ ＣＲＣ １９ エンド・コード ２０ 論理データ変換されたスタート・コード ２１ 論理データ変換されたデータ ２２ 論理データ変換されたＣＲＣ ２３ 論理データ変換されたエンド・コード ２４ 送信制御部 ２５ 受信処理部
Claims (4)
- 【請求項１】 伝送路を介してデータの送受信を行うデ
ータ伝送方式において、送信部側の送信バッファメモリ
に送信データが書き込まれた時点でパリティコードを発
生させるパリティコード生成回路と、前記送信バッファ
メモリから、送信フレーム生成回路へ送られる送信デー
タから発生させる前記パリティコードをチェックするパ
リティチェック回路とを備え、パリティエラーが検出さ
れた場合に前記パリティチェック回路から出力されるパ
リティエラー検出信号が入力されたときに、前記送信フ
レーム生成回路から入力される送信フレーム内の論理デ
ータを変換してモデムへ出力する論理データ変換回路を
有しているこを特徴とするデータ伝送方式。 - 【請求項２】 伝送路を介してデータの送受信を行うデ
ータ伝送方式において、送信制御部と、該送信制御部か
らの送信データを書き込む送信バッファメモリと、該送
信バッファメモリに前記送信データが書き込まれる時点
で前記送信データから生成するパリティを生成するパリ
ティコード生成回路と、送信フレーム生成回路に送られ
るパリティコードの正誤を確認するパリティチェック回
路と、該パリティチェック回路から出力されるパリティ
エラー検出信号を基に前記送信フレーム生成回路からモ
デムへ出力される論理データを変換する論理データ変換
回路とを具備し、さらに受信部側において、伝送路を経
て受信された信号をモデムを経て正しいフレームである
か否かを確認する受信フレーム検出回路と、正しいフレ
ームである場合にはＣＲＣの正誤を確認した後、受信し
たデータを書き込む受信バッファメモリと、受信バッフ
ァメモリに書き込まれた受信データを渡す受信処理部と
を具備するデータ伝送方式。 - 【請求項３】 請求項１又は２記載のデータ伝送方式に
おいて、前記送信バッファメモリから順次読み出された
前記送信データは、前記パリティチェック回路でパリテ
ィチェックが行なわれ、前記送信バッファメモリにおけ
る誤りを検出することを特徴とするデータ伝送方式。 - 【請求項４】 請求項１又は２記載のデータ伝送方式に
おいて、前記送信バッファメモリで誤りが検出された場
合には、前記論理データ変換回路にパリティエラー検出
信号が通知され、前記論理データ変換回路に前記パリテ
ィエラー検出信号が入力されると、前記送信フレーム生
成回路より発生されるフレームの内容を論理的に反転す
ることを特徴とするデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22934194A JPH0897803A (ja) | 1994-09-26 | 1994-09-26 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22934194A JPH0897803A (ja) | 1994-09-26 | 1994-09-26 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897803A true JPH0897803A (ja) | 1996-04-12 |
Family
ID=16890649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22934194A Withdrawn JPH0897803A (ja) | 1994-09-26 | 1994-09-26 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897803A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151795A (ja) * | 1997-11-17 | 2009-07-09 | Seagate Technology Llc | オンチップメモリにおけるデータ健全性のためのｃｒｃを用いる方法および装置 |
-
1994
- 1994-09-26 JP JP22934194A patent/JPH0897803A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151795A (ja) * | 1997-11-17 | 2009-07-09 | Seagate Technology Llc | オンチップメモリにおけるデータ健全性のためのｃｒｃを用いる方法および装置 |
| JP4547452B2 (ja) * | 1997-11-17 | 2010-09-22 | シーゲイト テクノロジー エルエルシー | オンチップメモリにおけるデータ健全性のためのｃｒｃを用いる方法および装置 |
| USRE42228E1 (en) | 1997-11-17 | 2011-03-15 | Seagate Technology Llc | Method and apparatus for using data protection code for data integrity in on-chip memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0130429B1 (en) | Failure detection apparatus | |
| US6006352A (en) | Bitstream decoding apparatus with reduced error correction processing and decoding method | |
| JPH0897803A (ja) | データ伝送方式 | |
| JP4455393B2 (ja) | プログラマブルロジックコントローラ | |
| JPH06204989A (ja) | データ通信装置 | |
| JPS6237581B2 (ja) | ||
| JPH0535616A (ja) | データ転送システム | |
| JP3146863B2 (ja) | 単方向ループ型伝送回路 | |
| JP2979814B2 (ja) | シリアルデータ転送装置 | |
| JP2803479B2 (ja) | シリアルデータ受信装置 | |
| JP2008104031A (ja) | 基板間故障検出回路 | |
| JP3549702B2 (ja) | バス制御回路及びその試験方法 | |
| JP2003273840A (ja) | 通信インターフェース装置 | |
| JP2606160B2 (ja) | パリティチェック回路の故障検出方式 | |
| JPS61101138A (ja) | フレ−ム同期方式 | |
| JP2007201786A (ja) | 伝送誤り検出方式および伝送装置 | |
| JPS61227451A (ja) | シリアルデ−タ通信制御用集積回路 | |
| JPH03288935A (ja) | 情報処理装置の誤り訂正装置 | |
| JPH02174328A (ja) | 回線制御処理装置 | |
| JPS6155696B2 (ja) | ||
| JPH0652008A (ja) | Ｅｄｃ ｌｓｉチェック装置 | |
| JPH0226152A (ja) | 誤り検出回路の故障検定方法 | |
| JPH05257726A (ja) | パリティチェック診断装置 | |
| JPH02247754A (ja) | メモリシステムの断線検出処理装置 | |
| JPH01248842A (ja) | データ伝送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |