JPH0897695A - Power-on reset circuit - Google Patents
Power-on reset circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、パワーオンリセット回
路、特にパワー素子をラッチ回路を用いてドライブする
回路に好適なパワーオンリセット回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit, and more particularly to a power-on reset circuit suitable for driving a power element using a latch circuit.
【０００２】[0002]
【従来の技術】特開昭６１−２５３１８等に記載されて
いる様に、従来のパワーオンリセット回路は、電源立上
げ時にＣＭＯＳ回路を利用してリセット信号を発生させ
ているが、電源電圧が、Ｎ−ＭＯＳのスレッショルド電
圧Ｖｔｈに達した時点でパルスを出す方式であり、他の
ロジック動作が充分安定した時点でパルスを発生させる
というタイミングまで充分考慮されていなかった。2. Description of the Related Art As disclosed in Japanese Patent Laid-Open No. 61-25318, a conventional power-on reset circuit uses a CMOS circuit to generate a reset signal when the power is turned on. , A method of outputting a pulse at the time when the threshold voltage Vth of the N-MOS is reached, and the timing of generating a pulse at the time when the other logic operation is sufficiently stable has not been sufficiently considered.
【０００３】[0003]
【発明が解決しようとする課題】本発明の目的は、電源
投入時に他のロジック回路が論理確定し安定動作した時
点で、リセットパルスを出力するためのパワーオンリセ
ット回路を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a power-on reset circuit for outputting a reset pulse when the logic of another logic circuit is determined and stable operation is performed when the power is turned on.
【０００４】[0004]
【課題を解決するための手段】前記課題を解決するた
め、本発明においては外部から供給される制御電源電圧
を分圧してＰ−ＭＯＳをバイアスすることにより電源投
入時に他のロジック回路の論理が確定した時点で、かつ
パワー素子のオンのしきい値以下でパルスを発生させる
ように構成している。In order to solve the above problems, the present invention divides the control power supply voltage supplied from the outside to bias the P-MOS so that the logic of other logic circuits can be changed when the power is turned on. A pulse is generated when the power element is determined and when the power element is turned on.
【０００５】[0005]
【作用】ＭＯＳのしきい値電圧を利用した回路構成で、
コンパレータや、容量が不要であるため、回路規模も比
較的小さく安定動作が可能なパワーオンリセット回路を
提供できる。[Function] With the circuit configuration using the threshold voltage of MOS,
Since a comparator and a capacitor are not required, a circuit scale is relatively small and a power-on reset circuit capable of stable operation can be provided.
【０００６】[0006]
【実施例】以下本発明の１実施例を図面を用いて説明す
る。図１は、本発明の第１の実施例を示すパワーオンリ
セット回路である。図１に回路構成、図２に電源立上げ
時の各部電位の時間変化を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a power-on reset circuit showing a first embodiment of the present invention. FIG. 1 shows the circuit configuration, and FIG. 2 shows the time change of the potential of each part when the power is turned on.
【０００７】Ｐ−ＭＯＳ１は、Ｎ−ＭＯＳ２と直列に接
続されるとともに、Ｐ−ＭＯＳ１をバイアスするため分
割抵抗３は分圧抵抗４と直列接続され、これらはブリッ
ジ回路を構成している。The P-MOS 1 is connected in series with the N-MOS 2, and the dividing resistor 3 is connected in series with the voltage dividing resistor 4 in order to bias the P-MOS 1, and these form a bridge circuit.
【０００８】さらにＮ−ＭＯＳ２にバイアス電圧を与え
るＮ−ＭＯＳ５とそれに直列接続された分圧抵抗６が設
けられる。抵抗３と抵抗４の接続点はＰ−ＭＯＳ１のゲ
ートに接続され、一方抵抗６とＮ−ＭＯＳ５の接続点ａ
はＮ−ＭＯＳ５のゲートに接続される。Further, an N-MOS 5 for applying a bias voltage to the N-MOS 2 and a voltage dividing resistor 6 connected in series thereto are provided. The connection point between the resistance 3 and the resistance 4 is connected to the gate of the P-MOS 1, while the connection point a between the resistance 6 and the N-MOS 5 is a.
Is connected to the gate of the N-MOS 5.
【０００９】Ｎ−ＭＯＳ２のゲートとＮ−ＭＯＳ５のゲ
ートは接続され、Ｐ−ＭＯＳ１がオフのとき出力点ｂの
レベルをロー電位に固定し、Ｐ−ＭＯＳ１がオンのとき
Ｐ−ＭＯＳ１のオン抵抗値Ｒｏｎ（Ｐ−ＭＯＳ１）とＮ
−ＭＯＳ２のオン抵抗値Ｒｏｎ（Ｎ−ＭＯＳ２）で分割
された電位が出力されるように働く。The gate of the N-MOS 2 and the gate of the N-MOS 5 are connected to fix the level of the output point b to a low potential when the P-MOS 1 is off, and the on-resistance of the P-MOS 1 when the P-MOS 1 is on. Value Ron (P-MOS1) and N
The potential divided by the on-resistance value Ron (N-MOS2) of the MOS2 is output.
【００１０】このとき、 Ｒｏｎ（ＮＭＯＳ２）＞＞Ｒｏｎ（ＰＭＯＳ１） となるように設定されている。制御電源電圧Ｖｃｃは、
端子７に印加され、この電圧の立上りとともに、抵抗３
と抵抗４により分圧された電圧がＰ−ＭＯＳ１のゲート
に印加される。At this time, Ron (NMOS2) >> Ron (PMOS1) is set. The control power supply voltage Vcc is
It is applied to the terminal 7 and the resistance 3
The voltage divided by the resistor 4 is applied to the gate of the P-MOS 1.
【００１１】このとき電圧ＶｃｃがＮ−ＭＯＳのしきい
値Ｖthnに達する迄の時間をｔ１，電圧Ｖｃｃとａ点の
電圧差が、Ｐ−ＭＯＳのしきい値Ｖthpに達するまでの
時間をｔ２とすると、時刻ｔ１までの間、すなわち電圧
ＶｃｃがＮ−ＭＯＳのしきい値Ｖthnに達するまでは、
ｂ点の電位は不定である。このときは論理回路の論理も
確定していない。At this time, the time until the voltage Vcc reaches the threshold Vthn of the N-MOS is t1, and the time until the voltage difference between the voltage Vcc and the point a reaches the threshold Vthp of the P-MOS is t2. Then, until time t1, that is, until the voltage Vcc reaches the threshold Vthn of the N-MOS,
The potential at point b is indefinite. At this time, the logic of the logic circuit is not fixed.
【００１２】例えば、Ｎ−ＭＯＳのしきい値Ｖｔｈを約
１Ｖとすると、電圧Ｖｃｃを１Ｖ以下、パワー素子のし
きい値も通常３〜５Ｖに設定しておけば、パワー素子は
オフ状態を保っている。For example, assuming that the threshold voltage Vth of the N-MOS is about 1V, if the voltage Vcc is set to 1V or less and the threshold value of the power element is usually set to 3 to 5V, the power element is kept off. ing.
【００１３】次に、時間ｔ１からｔ２までの期間は、電
圧ＶｃｃがＮ−ＭＯＳのしきい値Ｖｔｈを越えるので、
Ｎ−ＭＯＳ２と Ｎ−ＭＯＳ５がともにオンし、かつＰ
−ＭＯＳ１はオフに状態であるため、ｂ点の電位は、図
２に示したようロー電位に確定した状態を保つ。Next, during the period from time t1 to t2, the voltage Vcc exceeds the threshold Vth of the N-MOS,
Both N-MOS2 and N-MOS5 are turned on, and P
Since the -MOS1 is in the off state, the potential at the point b is maintained at the low potential as shown in FIG.
【００１４】次に、時刻ｔ２に達した時点で、電圧Ｖｃ
ｃとａ点の電位差がＰ−ＭＯＳ１のしきい値に達するの
でＰ−ＭＯＳ１がオンする。Ｎ−ＭＯＳ２のオン抵抗を
Ｐ−ＭＯＳ１にくらべて充分大きく設定しておくことに
より、ｂ点の電位は、図２に示すようにロー電位からほ
ぼ制御電源電圧Ｖｃｃの電圧まで立ち上がる。Next, when the time t2 is reached, the voltage Vc
Since the potential difference between points c and a reaches the threshold value of P-MOS1, P-MOS1 is turned on. By setting the ON resistance of the N-MOS 2 sufficiently larger than that of the P-MOS 1, the potential at the point b rises from the low potential to almost the control power supply voltage Vcc as shown in FIG.
【００１５】時刻ｔ２以降は、電圧Ｖｃｃとａ点の電位
差は、Ｐ−ＭＯＳ１のしきい値Ｖthpを越えているた
め、ｂ点の電位は、ハイ電位を保持する。ここで、Ｎ−
ＭＯＳ５の代わりに抵抗を用いてＮ−ＭＯＳ２のゲート
をバイアスしても良い。モノリシックＩＣに回路を集積
した本実施例の場合、ＭＯＳでバイアスしたほうが、面
積が小さく出来るので、図１の構成が適切である。After time t2, the potential difference between the voltage Vcc and the point a exceeds the threshold value Vthp of the P-MOS 1, so that the potential at the point b holds the high potential. Where N-
A resistor may be used instead of the MOS5 to bias the gate of the N-MOS2. In the case of this embodiment in which circuits are integrated in a monolithic IC, biasing with a MOS can reduce the area, and thus the configuration of FIG. 1 is suitable.
【００１６】また、ｂ点の電位がハイ電位になる時の電
圧を、パワー素子のしきい値以下でかつ論理回路が確定
する電圧以上になるように抵抗分圧比を設定しておけ
ば、電源立ち上げ時に、パワー素子が誤動作することを
防ぎ、安定な制御回路とすることができる。Further, if the resistance division ratio is set so that the voltage when the potential at the point b becomes a high potential is equal to or lower than the threshold value of the power element and equal to or higher than the voltage determined by the logic circuit, the power source It is possible to prevent the power element from malfunctioning at the time of start-up and to provide a stable control circuit.
【００１７】図３にパワー素子も含めた全体の回路構成
を示す。トーテムポール接続されたパワー素子であるＩ
ＧＢＴとそれを駆動するドライバーＩＣとからなり、ド
ライバーＩＣは、直接ＩＧＢＴのゲートを充放電する出
力ドライバーとそれを制御するラッチ、保護回路、上ア
ーム側に信号を伝達するためのレベルシフト回路、入力
バッファ、および初期リセット回路から構成されてい
る。FIG. 3 shows the entire circuit configuration including the power element. I, which is a power element connected to a totem pole
The driver IC is composed of a GBT and a driver IC for driving the same. The driver IC includes an output driver for directly charging and discharging the gate of the IGBT, a latch for controlling the output driver, a protection circuit, a level shift circuit for transmitting a signal to the upper arm side, It is composed of an input buffer and an initial reset circuit.
【００１８】パワー素子のＩＧＢＴは、ラッチの出力レ
ベルでオン、オフが決まる。電源投入時に、ラッチのリ
セット回路を設けておくことにより、ラッチの電位を固
定しパワー素子の上下短絡を防止する役割をもたせてい
る。これにより、パワー部の電源が、制御部の電源より
時間的に早く立ち上がった場合においても、パワー素子
の誤動作のない安定な回路を提供できる。The IGBT of the power element is turned on or off depending on the output level of the latch. When the power is turned on, a reset circuit for the latch is provided so that the potential of the latch is fixed and the power element is prevented from being short-circuited vertically. As a result, it is possible to provide a stable circuit in which the power element does not malfunction even when the power supply of the power section rises earlier than the power supply of the control section.
【００１９】図４に本発明の第２の実施例を示す。Ｐ−
ＭＯＳ２１をバイアスする回路にツェナーダイオードを
用いた回路構成としている。回路動作は、図１の実施例
１と同様で、制御電源電圧Ｖｃｃの立ち上がりととも
に、抵抗２４とツェナーダイオード２５の動作点から決
まる電位により、Ｐ−ＭＯＳ２１がバイアスされる。FIG. 4 shows a second embodiment of the present invention. P-
A circuit configuration is used in which a Zener diode is used as a circuit for biasing the MOS 21. The circuit operation is similar to that of the first embodiment of FIG. 1, and the P-MOS 21 is biased by the potential determined by the operating points of the resistor 24 and the Zener diode 25 as the control power supply voltage Vcc rises.
【００２０】そのバイアス電圧が、Ｐ−ＭＯＳ２１のし
きい値に満たない場合は、Ｐ−ＭＯＳ２１はオフ状態を
保つ。一方、ｂ点の電位は、Ｎ−ＭＯＳ２２がオンして
いるためにローに固定される。When the bias voltage is less than the threshold value of the P-MOS 21, the P-MOS 21 remains off. On the other hand, the potential at point b is fixed low because the N-MOS 22 is on.
【００２１】次に、ａ点のバイアス電圧がＰ−ＭＯＳ２
１のしきい値電圧を超えた時にＰ−ＭＯＳ２１がオン
し、そのオン時の抵抗Ｒｏｎ（Ｐ−ＭＯＳ２１）をＮ−
ＭＯＳ２２のオン時の抵抗Ｒｏｎ（Ｎ−ＭＯＳ２２）よ
り充分小さく設定しておくことにより、ｂ点の電位をハ
イに変化させることができる。Next, the bias voltage at the point a is P-MOS2.
When the threshold voltage of 1 is exceeded, the P-MOS 21 turns on, and the resistance Ron (P-MOS 21) at that time turns on N-.
The potential at the point b can be changed to high by setting the resistance Ron (N-MOS 22) when the MOS 22 is on sufficiently smaller than that.
【００２２】Ｐ−ＭＯＳのバイアス回路を抵抗で構成し
た場合に、高抵抗にした方が消費電流が少なくなるが、
ＩＣの中の抵抗部の領域の面積が大きくなる場合が有
る。このとき、ツェナーダイオードを用い本実施例によ
り、リセット回路部の面積をより少なく構成することが
できる。なお、抵抗２６とＮ−ＭＯＳ２３は、図１と同
様にバイアス回路である。In the case where the P-MOS bias circuit is composed of resistors, higher resistance results in smaller current consumption.
In some cases, the area of the region of the resistance portion in the IC becomes large. At this time, the area of the reset circuit portion can be made smaller by using the Zener diode according to the present embodiment. The resistor 26 and the N-MOS 23 are a bias circuit as in FIG.
【００２３】図５に本発明の第３の実施例を示す。Ｐ−
ＭＯＳ３１をバイアスする回路に基準電源回路の出力電
圧を利用した回路構成としている。回路動作は、図１に
示した実施例１と同様に、制御電源電圧Ｖｃｃの立ち上
りとともに、基準電源回路の出力ａ点の電位も上昇しな
がらＰ−ＭＯＳ３１がバイアスされる。FIG. 5 shows a third embodiment of the present invention. P-
The circuit configuration is such that the output voltage of the reference power supply circuit is used for the circuit for biasing the MOS 31. As for the circuit operation, similarly to the first embodiment shown in FIG. 1, the P-MOS 31 is biased while the potential of the output a point of the reference power supply circuit rises as the control power supply voltage Vcc rises.
【００２４】そのバイアス電圧が、Ｐ−ＭＯＳ３１のし
きい値に満たない場合は、Ｐ−ＭＯＳ３１はオフを保
ち、ｂ点の電位は、Ｎ−ＭＯＳ３２がオンしているため
にローに固定される。When the bias voltage is less than the threshold value of the P-MOS 31, the P-MOS 31 remains off and the potential at the point b is fixed low because the N-MOS 32 is on. .
【００２５】次に、ａ点のバイアス電圧がＰ−ＭＯＳ３
１のしきい値電圧を超えた時にＰ−ＭＯＳ３１がオン
し、そのオン抵抗Ｒｏｎ（Ｐ−ＭＯＳ３１）をＮ−ＭＯ
Ｓ３２のオン抵抗Ｒｏｎ（Ｎ−ＭＯＳ３２）より充分小
さく設定しておくことにより、ｂ点の電位をハイに変化
させることができる。制御電源電圧Ｖｃｃから基準電圧
を作成する回路を他の回路で使用している場合、その電
圧を利用した本実施例を選ぶことができる。Next, the bias voltage at point a is P-MOS3.
When the threshold voltage of 1 is exceeded, the P-MOS 31 turns on and its on-resistance Ron (P-MOS 31) changes to N-MO.
The potential at the point b can be changed to high by setting it sufficiently smaller than the on resistance Ron (N-MOS 32) of S32. When the circuit that creates the reference voltage from the control power supply voltage Vcc is used in another circuit, this embodiment using that voltage can be selected.
【００２６】本実施例によれば、バラツキの少ないより
安定した電圧でバイアスすることができる利点がある。According to this embodiment, there is an advantage that the bias can be applied with a more stable voltage with less variation.
【００２７】[0027]
【発明の効果】本発明によれば、他のロジック回路が論
理確定し安定動作可能な時点でリセットパルスを出力す
ることができ、よって、電源投入時にパワー素子を安定
に保つパワーオンリセット回路を簡単な回路構成で提供
できる。According to the present invention, a reset pulse can be output at the time when the logic of another logic circuit is determined and stable operation is possible. Therefore, a power-on reset circuit that keeps the power element stable when the power is turned on is provided. It can be provided with a simple circuit configuration.
【図１】本発明の第１の実施例を示す回路構成図であ
る。FIG. 1 is a circuit configuration diagram showing a first embodiment of the present invention.
【図２】本発明の第１の実施例の各部電圧の時間変化を
示す図である。FIG. 2 is a diagram showing a change with time in voltage of each part of the first embodiment of the present invention.
【図３】本発明の第１の実施例を含む制御回路全体のブ
ロック図である。FIG. 3 is a block diagram of an entire control circuit including the first embodiment of the present invention.
【図４】本発明の第２の実施例を示す回路構成図であ
る。FIG. 4 is a circuit configuration diagram showing a second embodiment of the present invention.
【図５】本発明の第３の実施例を示す回路構成図であ
る。FIG. 5 is a circuit configuration diagram showing a third embodiment of the present invention.
１…Ｐ−ＭＯＳ、２…Ｎ−ＭＯＳ、３… 抵抗、４…抵
抗、５…Ｎ−ＭＯＳ、６…抵抗、７…制御電源電圧入力
端子、Ｖcc…制御電源電圧。1 ... P-MOS, 2 ... N-MOS, 3 ... Resistor, 4 ... Resistor, 5 ... N-MOS, 6 ... Resistor, 7 ... Control power supply voltage input terminal, Vcc ... Control power supply voltage.
フロントページの続き (72)発明者 三浦 雅人 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内Continuation of the front page (72) Inventor Masato Miura 3-10-2 Benten-cho, Hitachi-shi, Ibaraki Hitachi Haramachi Electronics Co., Ltd.
Claims (4)
のにおいて、第１のＰ−ＭＯＳと第１のＮ−ＭＯＳを直
列に接続してその両端に外部から供給される制御用電源
を接続し、前記制御用電源の電圧を分圧して前記第１の
Ｐ−ＭＯＳのゲートに第１のバイアス電圧を供給し、前
記制御用電源の電圧を分圧して前記第１のＮ−ＭＯＳの
ゲートに第２のバイアス電圧を供給し、前記第２のバイ
アス電圧は前記制御電源電圧がパワー素子のしきい値よ
り低いとき、前記第１のＮ−ＭＯＳがしきい値に達する
ように設定され、前記第１のバイアス電圧は、前記制御
電源電圧がパワー素子のオンするしきい値より低く、か
つ論理回路が確定する電圧より大きいとき前記第１のＮ
−ＭＯＳがしきい値に達するように設定されていること
を特徴とするパワーオンリセット回路。1. A power source for driving a MOS type power device, wherein a first P-MOS and a first N-MOS are connected in series and a control power supply supplied from the outside is connected to both ends of the first P-MOS and the first N-MOS. The voltage of the control power supply is divided to supply a first bias voltage to the gate of the first P-MOS, and the voltage of the control power supply is divided to divide the voltage of the first N-MOS to the gate of the first N-MOS. A second bias voltage is supplied, and the second bias voltage is set so that the first N-MOS reaches the threshold value when the control power supply voltage is lower than the threshold value of the power element. The bias voltage of 1 is the first N when the control power supply voltage is lower than the threshold value at which the power element is turned on and is higher than the voltage determined by the logic circuit.
A power-on reset circuit, characterized in that the MOS is set to reach a threshold value.
電圧を供給する回路は、直列接続された二つの抵抗から
なり、前記制御電圧を分圧したものであることを特徴と
するパワーオンリセット回路。2. The power-on reset according to claim 1, wherein the circuit for supplying the first bias voltage is composed of two resistors connected in series, and the control voltage is divided. circuit.
電圧を供給する回路は、直列接続された抵抗とダイオー
ドからなり、前記制御電圧を分圧したものであることを
特徴とするパワーオンリセット回路。3. The power-on reset according to claim 1, wherein the circuit for supplying the first bias voltage is composed of a resistor and a diode connected in series, and is obtained by dividing the control voltage. circuit.
電圧を供給する回路は制御電源電圧の分圧部に、内部基
準電源回路の出力を用いたことを特徴とするパワーオン
リセット回路。4. The power-on reset circuit according to claim 1, wherein the circuit for supplying the first bias voltage uses the output of the internal reference power supply circuit for the voltage dividing unit of the control power supply voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23295494A JPH0897695A (en) | 1994-09-28 | 1994-09-28 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23295494A JPH0897695A (en) | 1994-09-28 | 1994-09-28 | Power-on reset circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897695A true JPH0897695A (en) | 1996-04-12 |
Family
ID=16947473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23295494A Pending JPH0897695A (en) | 1994-09-28 | 1994-09-28 | Power-on reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897695A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329852B1 (en) | 1999-06-23 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Power on reset circuit |
| JP2014183431A (en) * | 2013-03-19 | 2014-09-29 | Mitsubishi Electric Corp | Analog output device |
-
1994
- 1994-09-28 JP JP23295494A patent/JPH0897695A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329852B1 (en) | 1999-06-23 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Power on reset circuit |
| JP2014183431A (en) * | 2013-03-19 | 2014-09-29 | Mitsubishi Electric Corp | Analog output device |
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