JPH0897237A - Field effect transistor and its manufacture - Google Patents
Field effect transistor and its manufactureInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、電界効果トランジス
タ（以下、ＦＥＴと略す）とその製造方法に関し、特に
そのゲートリセス構造及びその製造方法に関するもので
ある。例えば、本発明は、高出力ＧａＡｓＦＥＴにおけ
る２段リセス構造の技術に適用される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor (hereinafter abbreviated as FET) and its manufacturing method, and more particularly to its gate recess structure and its manufacturing method. For example, the present invention is applied to a technique of a two-step recess structure in a high power GaAs FET.
【０００２】[0002]
【従来の技術】一般に、電界効果トランジスタの高出力
化のためには、高耐圧化が求められている。そこで、係
る要望に応えるべく、通常、ゲートリセスの両側が階段
型の２段リセスが適用されている。2. Description of the Related Art Generally, in order to increase the output of a field effect transistor, higher breakdown voltage is required. Therefore, in order to meet the demand, a two-step recess having a staircase type on both sides of the gate recess is usually applied.
【０００３】図２０は、その様な２段リセス構造を有す
る従来のＦＥＴの断面図である。同図において、１Ｐは
半導体基板、２Ｐは活性層、５Ｐはソース電極、６Ｐは
ドレイン電極、１１Ｐはゲート電極、８Ｐは２段リセス
のうち外側の幅の広いリセス、１０Ｐは２段リセスのう
ち内側の幅の狭いリセスである。FIG. 20 is a sectional view of a conventional FET having such a two-step recess structure. In the figure, 1P is a semiconductor substrate, 2P is an active layer, 5P is a source electrode, 6P is a drain electrode, 11P is a gate electrode, 8P is a wide outer recess of the two-step recess, and 10P is a two-step recess. It is a narrow recess inside.
【０００４】[0004]
【発明が解決しようとする課題】図２０に示した２段リ
セス構造では、外側のリセス８Ｐと内側のリセス１０Ｐ
とを形成するために２回のエッチング工程が必要とな
る。その際、従来の半導体装置では、エッチングレート
に基づく時間的制御によって外側のリセス８Ｐの深さｄ
Ｐ２及び内側のリセス１０Ｐの深さｄＰ１を一定値にす
る様にしているが、実際には深さｄＰ１，ｄＰ２を一定
値に正確に制御することが困難であり、そのためにリセ
ス形状が安定しないという製造上、構造上の問題点が発
生している。係るリセス形状の不安定さは、ゲート電圧
についての耐圧特性やピンチオフ電圧やドレイン電流と
いったトランジスタ特性を不安定にするという問題点を
発生させている。In the two-step recess structure shown in FIG. 20, the outer recess 8P and the inner recess 10P are formed.
Two etching steps are required to form and. At that time, in the conventional semiconductor device, the depth d of the outer recess 8P is controlled by the time control based on the etching rate.
Although P2 and the depth dP1 of the inner recess 10P are set to constant values, it is actually difficult to accurately control the depths dP1 and dP2 to constant values, and therefore the recess shape is not stable. In terms of manufacturing, there are structural problems. The instability of the recess shape causes a problem that the breakdown voltage characteristics with respect to the gate voltage and the transistor characteristics such as the pinch-off voltage and the drain current become unstable.
【０００５】この発明は、上述した問題点を克服すべく
なされたものであり、その目的は、２段リセスの一方の
リセスないしは両方のリセスの深さを一定に制御可能と
する、電界効果トランジスタの構造とその製造方法を実
現することにある。The present invention has been made to overcome the above-mentioned problems, and an object thereof is to make it possible to control the depth of one of the two-stage recesses or both recesses to be constant. To realize the structure and the manufacturing method thereof.
【０００６】[0006]
【課題を解決するための手段】請求項１に係る発明は、
半導体基板と、前記半導体基板の上面に形成された活性
層と、前記活性層の上面よりその内部に向けて形成され
た第１リセスと、前記第１リセスの底面に形成されたゲ
ート電極と、前記第１リセスを除く前記活性層の上面に
形成された半導体膜と、前記半導体膜の上面に形成さ
れ、前記第１リセスの上方において前記第１リセスより
も幅の広い第２リセスを形成する新たな活性層とを備え
た電界効果トランジスタであり、前記半導体膜は前記活
性層及び新たな活性層とは異なる種類の材質からなる。The invention according to claim 1 is
A semiconductor substrate, an active layer formed on the upper surface of the semiconductor substrate, a first recess formed from the upper surface of the active layer toward the inside thereof, and a gate electrode formed on the bottom surface of the first recess, A semiconductor film formed on the upper surface of the active layer excluding the first recess, and a second recess formed on the upper surface of the semiconductor film and wider than the first recess above the first recess. A field effect transistor having a new active layer, wherein the semiconductor film is made of a material different from that of the active layer and the new active layer.
【０００７】請求項２に係る発明では、請求項１記載の
電界効果トランジスタに於ける前記第１リセスの底面が
前記活性層の下面よりも上方に位置している。In the invention according to claim 2, the bottom surface of the first recess in the field effect transistor according to claim 1 is located above the lower surface of the active layer.
【０００８】請求項３に係る発明では、請求項１記載の
電界効果トランジスタにおける前記活性層が、前記半導
体基板の上面に形成された第１活性層と、前記第１活性
層の上面に形成された新たな半導体膜と、前記新たな半
導体膜の上面に形成され、前記新たな半導体膜の上面の
一部を底面とする前記第１リセスを形成する第２活性層
とを有しており、前記新たな半導体膜は前記第１及び第
２活性層とは異なる種類の材質からなる。In the invention according to claim 3, the active layer in the field effect transistor according to claim 1 is formed on a first active layer formed on an upper surface of the semiconductor substrate and on an upper surface of the first active layer. A new semiconductor film, and a second active layer that is formed on the upper surface of the new semiconductor film and that forms the first recess with a part of the upper surface of the new semiconductor film as the bottom surface. The new semiconductor film is made of a material different from that of the first and second active layers.
【０００９】請求項４に係る発明では、請求項３記載の
電界効果トランジスタにおいて、前記新たな半導体膜に
代えて、前記第１及び第２活性層とは異なる種類の別の
半導体膜を前記第１活性層と前記第２活性層との間にの
み形成している。According to a fourth aspect of the present invention, in the field-effect transistor according to the third aspect, in place of the new semiconductor film, another semiconductor film of a type different from the first and second active layers is used. It is formed only between one active layer and the second active layer.
【００１０】請求項５に係る発明は、活性層内に形成さ
れるゲートリセスが外側の幅の広いリセスと内側の幅の
狭いリセスとから成る２段リセス構造を有する電界効果
トランジスタにおいて、前記活性層とは異なる種類の半
導体膜を前記外側の幅の広いリセスの底面に形成してい
る。According to a fifth aspect of the present invention, in the field effect transistor, the gate recess formed in the active layer has a two-step recess structure having a wide outer recess and a narrow inner recess. And a semiconductor film of a different type from that of the above is formed on the bottom surface of the outer wide recess.
【００１１】請求項６に係る発明では、請求項５記載の
電界効果トランジスタにおける前記内側の幅の狭いリセ
スの底面に前記活性層とは異なる種類の別の半導体膜を
形成している。According to a sixth aspect of the present invention, another semiconductor film of a different type from the active layer is formed on the bottom surface of the inner narrow recess in the field effect transistor according to the fifth aspect.
【００１２】請求項７に係る発明は、電界効果トランジ
スタの製造方法において、半導体基板上に第１活性層、
半導体膜及び第２活性層を順次に成長させる工程と、前
記第２活性層の上面にソース電極及びドレイン電極を形
成する工程と、前記ソース電極と前記ドレイン電極間に
於いて露出している前記第２活性層の上面より前記第２
活性層を選択的にエッチングし、これにより前記半導体
膜の上面を底面とする第２リセスを形成する工程と、前
記第２リセスの底面を形成する前記半導体膜の上面の一
部分より前記半導体膜及び前記第１活性層をエッチング
して、前記第１活性層内部にその底面を有し且つ前記第
２リセスよりも幅の狭い第１リセスを形成する工程と、
前記第１リセスの前記底面上にゲート電極を形成する工
程とを備えており、前記半導体膜は前記第１及び第２活
性層とは異なる種類の膜である。請求項８に係る発明で
は、請求項７記載の電界効果トランジスタの製造方法に
おける前記第２リセスの形成工程が、前記半導体膜に対
する溶解度の低いエッチング液によって前記第２活性層
を選択的にエッチングし、以て前記第２リセスを形成す
る工程を有している。According to a seventh aspect of the present invention, in a method for manufacturing a field effect transistor, a first active layer on a semiconductor substrate,
Growing a semiconductor film and a second active layer sequentially; forming a source electrode and a drain electrode on the upper surface of the second active layer; exposing the source electrode and the drain electrode between the source electrode and the drain electrode; From the top surface of the second active layer, the second
A step of selectively etching the active layer to form a second recess having a top surface of the semiconductor film as a bottom surface; and a part of the top surface of the semiconductor film forming the bottom surface of the second recess, Etching the first active layer to form a first recess having a bottom surface inside the first active layer and narrower than the second recess;
Forming a gate electrode on the bottom surface of the first recess, and the semiconductor film is a film of a different type from the first and second active layers. In the invention according to claim 8, the step of forming the second recess in the method of manufacturing a field effect transistor according to claim 7 selectively etches the second active layer with an etchant having a low solubility in the semiconductor film. Thus, there is a step of forming the second recess.
【００１３】請求項９に係る発明では、請求項８記載の
電界効果トランジスタの製造方法における前記第２リセ
スの形成工程が、前記露出している第２活性層の上面よ
り前記半導体膜の上面が露出するまで前記エッチング液
によって前記半導体膜を選択的にエッチングして、得ら
れたリセスを前記第２リセスとする工程を有している。In the invention according to claim 9, in the step of forming the second recess in the method of manufacturing the field effect transistor according to claim 8, the upper surface of the semiconductor film is located above the exposed upper surface of the second active layer. The method further includes the step of selectively etching the semiconductor film with the etching solution until it is exposed, and using the obtained recess as the second recess.
【００１４】請求項１０に係る発明では、請求項９記載
の電界効果トランジスタの製造方法における前記第２リ
セスの形成工程が、前記ソース電極と前記ドレイン電極
と前記露出した第２活性層との各上面に、前記露出した
第２活性層の上面の一部を底面とする開口を有するレジ
ストパターンを形成し、前記レジストパターンをマスク
として前記第２活性層の選択的エッチングを行い、前記
レジストパターンを除去する工程を有しており、前記第
１リセスの形成工程が、前記第２リセス内に開口を有す
る新たなレジストパターンを、前記ソース電極と前記ド
レイン電極の各上面と前記第２リセスの底面上に形成
し、前記新たなレジストパターンをマスクとして前記半
導体膜及び前記第１活性層のエッチングを行って前記第
１リセスを形成し、前記新たなレジストパターンを除去
する工程を有している。According to a tenth aspect of the invention, the step of forming the second recess in the method of manufacturing a field effect transistor according to the ninth aspect includes forming the source electrode, the drain electrode, and the exposed second active layer. A resist pattern having an opening whose bottom is a part of the exposed upper surface of the second active layer is formed on the upper surface, and the second active layer is selectively etched using the resist pattern as a mask to form the resist pattern. The step of removing the first recess, the step of forming the first recess forms a new resist pattern having an opening in the second recess, the upper surface of each of the source electrode and the drain electrode, and the bottom surface of the second recess. And forming the first recess by etching the semiconductor film and the first active layer using the new resist pattern as a mask. Serial and a step of removing a new resist pattern.
【００１５】請求項１１に係る発明では、請求項８記載
の電界効果トランジスタの製造方法における前記第２リ
セスの形成工程が、前記露出している第２活性層の上面
より前記半導体膜の上面が露出するまで前記半導体膜を
前記エッチング液によって選択的にエッチングし、露出
した前記第２活性層の側面を前記エッチング液によって
更にサイドエッチングして前記第２リセスを形成する工
程を有している。In the invention according to claim 11, in the step of forming the second recess in the method for manufacturing a field effect transistor according to claim 8, the upper surface of the semiconductor film is located above the exposed upper surface of the second active layer. The method further includes the step of selectively etching the semiconductor film with the etching solution until it is exposed, and further side-etching the exposed side surface of the second active layer with the etching solution to form the second recess.
【００１６】請求項１２に係る発明では、請求項１１記
載の電界効果トランジスタの製造方法における前記第２
リセスの形成工程が、前記第２リセスの幅よりも狭い開
口を有するレジストパターンを、前記ソース電極と前記
ドレイン電極と前記露出した第２活性層との各上面に形
成し、前記レジストパターンをマスクとして前記エッチ
ング液を用いた選択的エッチングを行い、前記半導体膜
の上面の一部をその底面とする開口を前記第２活性層に
形成し、更に前記開口の側面を成す前記第２活性層の側
面を前記サイドエッチングして前記第２リセスを形成す
る工程を有している。According to a twelfth aspect of the invention, the second aspect of the method of manufacturing a field effect transistor according to the eleventh aspect is provided.
In the step of forming the recess, a resist pattern having an opening narrower than the width of the second recess is formed on each of the upper surfaces of the source electrode, the drain electrode, and the exposed second active layer, and the resist pattern is masked. As a result, selective etching is performed using the etching solution to form an opening in the second active layer having a part of the upper surface of the semiconductor film as the bottom surface thereof, and further forming a side surface of the opening of the second active layer. The method further includes the step of side etching the side surface to form the second recess.
【００１７】請求項１３に係る発明では、請求項１２記
載の電界効果トランジスタの製造方法における前記第１
リセスの形成工程が、前記レジストパターンをマスクと
して前記半導体膜を異方性エッチングし、前記異方性エ
ッチングにより露出した前記第１活性層の上面より前記
エッチング液を用いて前記第１活性層をエッチングして
前記第１リセスを形成し、前記レジストパターンを除去
する工程を有している。According to a thirteenth aspect of the present invention, there is provided the method of manufacturing the field effect transistor according to the twelfth aspect.
In the step of forming the recess, the semiconductor film is anisotropically etched using the resist pattern as a mask, and the first active layer is removed from the upper surface of the first active layer exposed by the anisotropic etching using the etching solution. The method includes the steps of etching to form the first recess and removing the resist pattern.
【００１８】請求項１４に係る発明は、電界効果トラン
ジスタの製造方法において、半導体基板上に第１活性
層、第１半導体膜、第２活性層、第２半導体膜及び第３
活性層を順次に成長させる工程と、前記第３活性層の上
面にソース電極及びドレイン電極を形成する工程と、前
記ソース電極と前記ドレイン電極間に於いて露出してい
る前記第３活性層の上面より当該第３活性層を選択的に
エッチングし、これにより前記第２半導体膜の上面を底
面とする第２リセスを形成する工程と、前記第２リセス
の底面を形成する前記第２半導体膜の上面の一部分より
前記第２半導体膜をエッチングして当該第２半導体膜を
貫通する工程と、前記貫通により露出した前記第２活性
層の上面より前記第１半導体膜の上面が露出するまで前
記第２活性層を選択的にエッチングし、以て前記第２活
性層内に前記第２リセスよりも幅の狭い第１リセスを形
成する工程と、前記第１リセスの底面上にゲート電極を
形成する工程とを備えており、前記第１及び第２半導体
膜は共に前記第１乃至第３活性層の各層とは異なる種類
の膜である。According to a fourteenth aspect of the present invention, in a method for manufacturing a field effect transistor, a first active layer, a first semiconductor film, a second active layer, a second semiconductor film and a third active layer are formed on a semiconductor substrate.
A step of sequentially growing an active layer, a step of forming a source electrode and a drain electrode on the upper surface of the third active layer, and a step of exposing the third active layer between the source electrode and the drain electrode. Selectively etching the third active layer from the top surface to form a second recess having the bottom surface at the top surface of the second semiconductor film; and the second semiconductor film forming the bottom surface of the second recess. Etching the second semiconductor film from a part of the upper surface of the second semiconductor film to penetrate the second semiconductor film, and exposing the upper surface of the first semiconductor film from the upper surface of the second active layer exposed by the penetration. Selectively etching the second active layer to form a first recess in the second active layer, the first recess having a width narrower than that of the second recess; and forming a gate electrode on the bottom surface of the first recess. And the process Eteori, wherein the first and second semiconductor films are different kinds of films and layers of both the first to third active layers.
【００１９】請求項１５に係る発明では、請求項１４記
載の電界効果トランジスタの製造方法における前記第２
及び第３活性層の選択的エッチングを、それぞれ前記第
１及び第２半導体膜に対する溶解度の低いエッチング液
によって行っている。According to a fifteenth aspect of the present invention, the second aspect of the method of manufacturing a field effect transistor according to the fourteenth aspect is provided.
The selective etching of the third active layer and the third active layer are performed by using an etchant having a low solubility in the first and second semiconductor films, respectively.
【００２０】請求項１６に係る発明では、請求項１５記
載の電界効果トランジスタの製造方法における前記第１
リセスの形成工程が、前記第２活性層を選択的にエッチ
ングして、前記露出した第１半導体膜の上面をその底面
とする前記第１リセスを形成する工程を有している。According to a sixteenth aspect of the present invention, there is provided the method according to the fifteenth aspect, wherein the first field effect transistor is manufactured.
The step of forming a recess includes a step of selectively etching the second active layer to form the first recess having the exposed upper surface of the first semiconductor film as a bottom surface thereof.
【００２１】[0021]
【作用】請求項１に係る発明では、第１リセスと第２リ
セスとが電界効果トランジスタの高耐圧化のための２段
リセスを構成している。しかも、第２リセスは２段リセ
ス構造の内の外側の幅の広いリセスを構成しており、第
２リセスの深さは新たな活性層の膜厚により決定され
る。In the invention according to claim 1, the first recess and the second recess constitute a two-step recess for increasing the breakdown voltage of the field effect transistor. Moreover, the second recess constitutes a wide recess on the outer side of the two-step recess structure, and the depth of the second recess is determined by the thickness of the new active layer.
【００２２】請求項２に係る発明では、第１リセスの深
さは、その下面と活性層の上面との距離に相当してお
り、第１リセスの下面と半導体基板の上面とに挟まれた
領域が電界効果トランジスタの活性層乃至動作層として
機能する。In the invention according to claim 2, the depth of the first recess corresponds to the distance between the lower surface of the first recess and the upper surface of the active layer, and is sandwiched between the lower surface of the first recess and the upper surface of the semiconductor substrate. The region functions as an active layer or an operation layer of the field effect transistor.
【００２３】請求項３に係る発明では、第１リセスの深
さも、第２活性層の膜厚により決定される。そして、第
１活性層が電界効果トランジスタの活性層として機能
し、その領域は第１活性層の膜厚により決定される。In the invention according to claim 3, the depth of the first recess is also determined by the film thickness of the second active layer. Then, the first active layer functions as an active layer of the field effect transistor, and the region thereof is determined by the film thickness of the first active layer.
【００２４】請求項４に係る発明では、第１リセスの底
面は第１活性層の上面であり、その深さは、第２活性層
の膜厚と別の半導体膜の膜厚とにより決定される。そし
て、第１活性層が電界効果トランジスタの活性層として
機能し、その領域は第１活性層の膜厚により決定され
る。In the invention according to claim 4, the bottom surface of the first recess is the top surface of the first active layer, and its depth is determined by the film thickness of the second active layer and the film thickness of another semiconductor film. It Then, the first active layer functions as an active layer of the field effect transistor, and the region thereof is determined by the film thickness of the first active layer.
【００２５】請求項５に係る発明では、半導体膜は外側
の幅の広いリセスの深さを決定する。In the invention according to claim 5, the semiconductor film determines the depth of the outer wide recess.
【００２６】請求項６に係る発明では、別の半導体膜は
内側の幅の狭いリセスの深さを決定する。In the invention according to claim 6, another semiconductor film determines the depth of the recess having a narrow inner width.
【００２７】請求項７に係る発明では、第２リセス形成
工程により第２活性層のみが選択的にエッチングされ、
半導体膜の上面を底面とする第２リセスが形成される。
従って、半導体膜の上面の位置を以て第２リセスの深さ
が決定され、その深さは第２活性層の厚みに相当する。
引続き行われる第１リセス形成工程では、第２リセスの
底面の一部から半導体膜及び第１活性層のエッチングが
開始され、第２リセスよりも幅の狭い第１リセスが形成
される。第１及び第２リセスは、２段のゲートリセスを
構成している。In the invention according to claim 7, only the second active layer is selectively etched in the second recess forming step,
A second recess is formed with the top surface of the semiconductor film as the bottom surface.
Therefore, the depth of the second recess is determined by the position of the upper surface of the semiconductor film, and the depth corresponds to the thickness of the second active layer.
In the subsequent first recess forming step, etching of the semiconductor film and the first active layer is started from a part of the bottom surface of the second recess, and the first recess having a width narrower than that of the second recess is formed. The first and second recesses form a two-stage gate recess.
【００２８】請求項８に係る発明では、半導体膜は第２
活性層のエッチング時のストッパー膜として機能し、第
２活性層のみがエッチング液によってエッチングされ
る。In the invention according to claim 8, the semiconductor film is the second
It functions as a stopper film during etching of the active layer, and only the second active layer is etched by the etching solution.
【００２９】請求項９に係る発明では、露出している第
２活性層の上面よりエッチングが開始され、半導体膜の
上面が露出した段階で当該選択的エッチングは終了され
る。従って、当該選択的エッチングに最終的に形成され
た第２リセスの幅は露出していた第２活性層の上面の幅
に対応する。In the invention according to claim 9, the etching is started from the exposed upper surface of the second active layer, and the selective etching is ended when the upper surface of the semiconductor film is exposed. Therefore, the width of the second recess finally formed in the selective etching corresponds to the width of the exposed upper surface of the second active layer.
【００３０】請求項１０に係る発明では、レジストパタ
ーンをマスクとした選択的エッチングにより、第２リセ
スが形成される。従って、第２リセスの幅は上記レジス
トパターンの開口径に対応する。更に、上記レジストパ
ターンの開口径よりも小さな開口径を有する新たなレジ
ストパターンが、第２リセス内に形成され、この新たな
レジストパターンをマスクとしたエッチングにより、第
１リセスが形成される。従って、第１リセスの幅は、新
たなレジストパターンの開口径に対応する。According to the tenth aspect of the invention, the second recess is formed by selective etching using the resist pattern as a mask. Therefore, the width of the second recess corresponds to the opening diameter of the resist pattern. Further, a new resist pattern having an opening diameter smaller than the opening diameter of the resist pattern is formed in the second recess, and the first recess is formed by etching using the new resist pattern as a mask. Therefore, the width of the first recess corresponds to the opening diameter of the new resist pattern.
【００３１】請求項１１に係る発明では、第２リセスの
形成は２段階の選択的エッチングにより行われる。即
ち、最初の選択的エッチングにより露出した第２活性層
の上面に対してほぼ垂直にエッチングされてリセスが形
成され、半導体膜の上面が露出する。更に選択的エッチ
ングが続行され、これにより上記リセスの側面をなす第
２活性層がエッチングされて、上記リセスの幅が広が
り、その結果、第１リセスよりも幅の広い第２リセスが
形成される。In the invention according to claim 11, the formation of the second recess is performed by two-step selective etching. That is, the upper surface of the second active layer exposed by the first selective etching is etched almost perpendicularly to form a recess, and the upper surface of the semiconductor film is exposed. The selective etching is further continued, whereby the second active layer forming the side surface of the recess is etched to widen the width of the recess, and as a result, the second recess wider than the first recess is formed. .
【００３２】請求項１２に係る発明では、レジストパタ
ーンで被覆されていない第２活性層の側面のエッチング
が進行する。According to the twelfth aspect of the invention, the etching of the side surface of the second active layer not covered with the resist pattern proceeds.
【００３３】請求項１３に係る発明では、第２リセス形
成時に用いたレジストパターンをそのまま用いて第１リ
セスが形成される。従って、第１リセスの幅は上記レジ
ストパターンの開口径に相当する。According to the thirteenth aspect of the present invention, the first recess is formed by using the resist pattern used for forming the second recess as it is. Therefore, the width of the first recess corresponds to the opening diameter of the resist pattern.
【００３４】請求項１４に係る発明では、第２リセス形
成工程に於いて第３活性層の選択的エッチングが行わ
れ、これにより第２半導体膜の上面の一部を底面とする
第２リセスが形成される。更に第１リセス形成工程に於
いて、第２リセスの底面の内で貫通された部分から第２
活性層が選択的エッチングされ、第１半導体膜の上面の
一部を底面とする第１リセスが形成される。第１活性層
はエッチングされることはなく、電界効果トランジスタ
の活性層として機能する。According to the fourteenth aspect of the present invention, the third active layer is selectively etched in the second recess forming step, whereby the second recess having a part of the upper surface of the second semiconductor film as the bottom surface is formed. It is formed. Further, in the first recess forming step, the second recess is formed in the bottom surface of the second recess.
The active layer is selectively etched to form a first recess whose bottom surface is part of the top surface of the first semiconductor film. The first active layer is not etched and functions as the active layer of the field effect transistor.
【００３５】請求項１５に係る発明では、第１半導体膜
及び第２半導体膜はエッチング時のストッパー膜として
機能する。In the invention according to claim 15, the first semiconductor film and the second semiconductor film function as a stopper film at the time of etching.
【００３６】請求項１６に係る発明では、第２活性層の
選択的エッチングにより第１半導体膜の上面の一部が露
出し、第１リセスの底面を成す。According to the sixteenth aspect of the present invention, a portion of the upper surface of the first semiconductor film is exposed by the selective etching of the second active layer to form the bottom surface of the first recess.
【００３７】[0037]
（実施例１） 以下、本発明の実施例１を説明する。図
１は、実施例１における第１のＦＥＴの構造を示す断面
図である。同図において、１は例えばＧａＡｓからなる
半導体基板であり、２及び４は例えばｎ型ＧａＡｓ等の
活性層（４は新たな活性層に該当）であり、３は活性層
２，４とは異なった種類の半導体膜（例えば、ＡｌＧａ
Ａｓ）であって、エッチングのストッパー層としての役
割をもつ。以後、半導体膜３をストッパー層３と称す
る。又、５はソース電極を、６はドレイン電極を、１１
はゲート電極を、それぞれ示している。更に、８および
１０はゲート電極１１の２段リセスを構成しており、そ
の内の外側の幅の広いリセス（第２リセス）が８であ
り、ゲート電極１１と接している内側の幅の狭いリセス
（第１リセス）が１０である。(Example 1) Hereinafter, Example 1 of the present invention will be described. FIG. 1 is a sectional view showing the structure of the first FET according to the first embodiment. In the figure, 1 is a semiconductor substrate made of GaAs, 2 and 4 are active layers such as n-type GaAs (4 corresponds to a new active layer), 3 is different from the active layers 2 and 4. Semiconductor films of different types (for example, AlGa
As), which also serves as a stopper layer for etching. Hereinafter, the semiconductor film 3 is referred to as the stopper layer 3. Also, 5 is a source electrode, 6 is a drain electrode, 11
Indicates a gate electrode, respectively. Further, 8 and 10 form a two-step recess of the gate electrode 11, the outer wide recess (second recess) of the gate electrode 11 is 8, and the inner width in contact with the gate electrode 11 is narrow. The recess (first recess) is 10.
【００３８】上記構造において、活性層２（第１活性
層）の厚み（第１膜厚）は１０００〜２５００オングス
トロームであり、ストッパー層３の厚みは５０〜２００
オングストロームであり、活性層４（第２活性層）の厚
み（第２膜厚）は１９５０〜２３００オングストローム
である。つまり、各層２〜４のトータルの厚みは３００
０〜５０００オングストロームである。従って、半導体
基板１の上面から１０００〜２５００オングストローム
の位置に、ストッパー層３が形成されている。In the above structure, the active layer 2 (first active layer) has a thickness (first film thickness) of 1000 to 2500 Å, and the stopper layer 3 has a thickness of 50 to 200.
The thickness (second film thickness) of the active layer 4 (second active layer) is 1950 to 2300 angstroms. That is, the total thickness of each layer 2-4 is 300
It is 0 to 5000 angstroms. Therefore, the stopper layer 3 is formed at a position of 1000 to 2500 angstroms from the upper surface of the semiconductor substrate 1.
【００３９】図１に示す構造の電界効果トランジスタ
は、２段リセスの外側の幅の広いリセス８の底面に活性
層２，４とは異なる種類の半導体膜３をエッチング時の
ストッパー層として有しており、この点に特徴がある。The field effect transistor having the structure shown in FIG. 1 has a semiconductor film 3 of a different type from the active layers 2 and 4 as a stopper layer at the time of etching on the bottom surface of the wide recess 8 outside the two-step recess. This is characteristic of this point.
【００４０】即ち、このような構造のＦＥＴでは、外側
の幅の広いリセス８を形成する際にその深さｄ２を一定
にすることができ、その結果として、一定の深さｄ２の
外側の幅の広いリセス８を備えることで、ゲート電圧に
対するＦＥＴの耐圧特性を安定させることが可能とな
る。つまり、ドレイン電流やピンチオフ電圧等の特性
は、内側の幅の狭いリセス１０の底面と半導体基板１の
上面とで挟まれた活性層２の厚みに依存するが、これら
の特性が同一のもの同士では、外側の幅の広いリセス８
の深さｄ２が共に一定であるので、その結果、両方のＦ
ＥＴの２段リセスの深さないし形状は同一となる。これ
により、両ＦＥＴの耐圧特性も同一となる。従って、こ
の意味で、リセス形状及び耐圧特性の安定化を図ること
ができるのである。That is, in the FET having such a structure, the depth d2 can be made constant when the wide outer recess 8 is formed, and as a result, the outer width of the constant depth d2 can be made. By providing the recess 8 having a large width, it becomes possible to stabilize the withstand voltage characteristic of the FET with respect to the gate voltage. That is, the characteristics such as the drain current and the pinch-off voltage depend on the thickness of the active layer 2 sandwiched between the bottom surface of the recess 10 having a narrow inner width and the upper surface of the semiconductor substrate 1. Then, the outer wide recess 8
Since the depth d2 of both is constant, as a result, both F
The depth of the two-step recess of the ET is the same. As a result, the withstand voltage characteristics of both FETs are also the same. Therefore, in this sense, it is possible to stabilize the recess shape and the pressure resistance characteristic.
【００４１】以下では、実施例１におけるＦＥＴの製造
方法について、図に基づき説明する。Hereinafter, a method of manufacturing the FET according to the first embodiment will be described with reference to the drawings.
【００４２】図２〜図６は、実施例１としての、第１の
ＦＥＴの製造工程を示す断面図である。これらの図にお
いて、１は半導体基板を、２及び４は活性層（各々、第
１活性層，第２活性層）を、３は活性層２，４とは異な
る種類の半導体膜であって、エッチングのストッパー膜
としての役割をもつストッパー層を、５はソース電極
を、６はドレイン電極を、７及び９はレジストパターン
を、８は２段リセスを形成する外側の幅の広いリセス
を、１０は２段リセスを形成する内側の幅の狭いリセス
を、１１はゲート電極を、それぞれ示している。2 to 6 are sectional views showing a manufacturing process of the first FET as the first embodiment. In these figures, 1 is a semiconductor substrate, 2 and 4 are active layers (first active layer and second active layer, respectively), and 3 is a semiconductor film of a different type from the active layers 2 and 4, A stopper layer serving as a stopper film for etching, 5 is a source electrode, 6 is a drain electrode, 7 and 9 are resist patterns, and 8 is a wide outer recess forming a two-step recess. Indicates a narrow inner recess forming a two-step recess, and 11 indicates a gate electrode.
【００４３】先ず、図２に示す通り、半導体基板１上
に、ｎ型ＧａＡｓなどの活性層（２，４）を後述のスト
ッパー層３をも含めてトータルとして３０００〜５００
０オングストロームの厚さで成長させる。つまり、活性
層２の成長途中に、例えば、活性層２が１０００〜２５
００オングストロームの厚さとなった時点で、当該活性
層２上に、例えばＡｌＧａＡｓなどの、活性層２，４と
は異なる種類の半導体膜を、ストッパー層３として、５
０〜２００オングストロームの厚さでエピタキシャル成
長させ、更にその上にｎ型ＧａＡｓ等の活性層４をひき
続いて成長させる。これにより、図２に示す形状の各層
２〜４が、順次に半導体基板１の上面上に得られる。First, as shown in FIG. 2, a total of 3000 to 500 active layers (2, 4) of n-type GaAs or the like, including a stopper layer 3 described later, are formed on a semiconductor substrate 1.
Grow to a thickness of 0 Å. That is, during the growth of the active layer 2, the active layer 2 is, for example, 1000 to 25
When the thickness reaches 00 angstrom, a semiconductor film of a type different from the active layers 2 and 4 such as AlGaAs is formed on the active layer 2 as the stopper layer 3.
Epitaxial growth is performed to a thickness of 0 to 200 angstroms, and an active layer 4 of n-type GaAs or the like is further grown thereon. As a result, the layers 2 to 4 having the shape shown in FIG. 2 are sequentially obtained on the upper surface of the semiconductor substrate 1.
【００４４】次に、図３の工程では、ソース電極５及び
ドレイン電極６をフォトリソグラフィー及びリフトオフ
によって活性層４の上面上に形成する。そして、２段リ
セスの外側の幅の広いリセス８の幅を決定する開口を備
えたレジストパターン７を、写真製版法によりソース電
極５，ドレイン電極６及び露出した活性層４の一部の上
面上に形成した上で、このレジストパターン７をマスク
として活性層４のウェットエッチング（選択リセスエッ
チング）を行い、これにより外側の幅の広いリセス８を
活性層４に形成する。このとき、ストッパー層３に対す
る溶解度の低いエッチング液（例えば、クエン酸と過酸
化水溶液）を使用し、活性層４の部分のみを選択的にエ
ッチングする。Next, in the process of FIG. 3, the source electrode 5 and the drain electrode 6 are formed on the upper surface of the active layer 4 by photolithography and lift-off. Then, the resist pattern 7 having an opening for determining the width of the wide recess 8 outside the two-step recess is formed on the upper surface of the source electrode 5, the drain electrode 6 and a part of the exposed active layer 4 by the photolithography method. Then, the active layer 4 is wet-etched (selective recess etching) using the resist pattern 7 as a mask, thereby forming a recess 8 having a wide outer side in the active layer 4. At this time, an etching solution having a low solubility in the stopper layer 3 (for example, citric acid and an aqueous peroxide solution) is used to selectively etch only the active layer 4 portion.
【００４５】その後、灰化処理によりレジストパターン
７を除去した後、更に写真製版法により、外側の幅の広
いリセス８内に開口を有するゲート電極形成用のレジス
トパターン９（新たなレジストパターン）を形成する。
これにより、半導体装置の断面構造は、図４に示すもの
となる。Then, after removing the resist pattern 7 by ashing, a resist pattern 9 (new resist pattern) for forming a gate electrode having an opening in a recess 8 having a wide outer side is formed by a photolithography method. Form.
As a result, the sectional structure of the semiconductor device becomes as shown in FIG.
【００４６】図５の工程では、前記レジストパターン９
をマスクとしてストッパー層３及び活性層２を同時に非
選択的にエッチングし、エッチングの深さを例えば１０
００オングストローム程度にする。これにより、内側の
幅の狭いリセス１０が形成される。In the step of FIG. 5, the resist pattern 9 is used.
The stopper layer 3 and the active layer 2 are simultaneously and non-selectively etched using the mask as a mask, and the etching depth is, for example, 10
Set to about 00 angstrom. As a result, the recess 10 having a narrow inner width is formed.
【００４７】最後に、図６に示す通り、ゲート電極１１
を蒸着リフトオフ法により形成し、レジストパターン９
を除去する。これにより、実施例１のＦＥＴが得られ
る。Finally, as shown in FIG. 6, the gate electrode 11
Is formed by a vapor deposition lift-off method to form a resist pattern 9
Is removed. As a result, the FET of Example 1 is obtained.
【００４８】以上述べた半導体装置の製造方法によれ
ば、図２のストッパー層３の位置（半導体基板１の上面
から１０００〜２５００オングストローム上方の位置）
で、外側の幅の広いリセス８の深さｄ２（図６）を決定
することができ、しかも活性層４の選択エッチングを行
っているので、リセス形状のプロセスによるばらつきを
低減することが可能である。According to the semiconductor device manufacturing method described above, the position of the stopper layer 3 in FIG. 2 (the position 1000 to 2500 angstroms above the upper surface of the semiconductor substrate 1).
The depth d2 (FIG. 6) of the wide recess 8 on the outer side can be determined, and since the active layer 4 is selectively etched, it is possible to reduce variations in the recess shape due to the process. is there.
【００４９】（実施例２） ここでは、上述した製造方
法とは別の製造方法を用いて図１のＦＥＴを得る場合
を、実施例２として説明する。図７〜図１２は、その様
な別の製造工程を示す断面図である。これらの図におい
て、図１と同一符号のものは同一のものを示す。(Embodiment 2) Here, a case where the FET of FIG. 1 is obtained by using a manufacturing method different from the above-described manufacturing method will be described as a second embodiment. 7 to 12 are cross-sectional views showing such another manufacturing process. In these figures, the same symbols as in FIG. 1 indicate the same items.
【００５０】図７は、図２と同一の工程である。従っ
て、その説明を割愛する。FIG. 7 shows the same process as FIG. Therefore, the explanation is omitted.
【００５１】次の図８の工程では、図３と同様にしてソ
ース電極５及びドレイン電極６を形成し、更に、外側の
幅の広いリセス８よりも狭い開口を有する、ゲート電極
形成用のレジストパターン７ａを形成する。In the next step of FIG. 8, a source electrode 5 and a drain electrode 6 are formed in the same manner as in FIG. 3, and a resist for forming a gate electrode having an opening narrower than the outer wide recess 8 is formed. The pattern 7a is formed.
【００５２】その後、レジストパターン７ａをマスクと
して、活性層４（第２活性層）のウェットエッチング
（選択リセスエッチング）を行なう。このとき、ストッ
パー層３に対する溶解度の低いエッチング液（実施例１
と同様のもの）を使用して、活性層４の部分を選択的に
エッチングする。これにより、図９の形状を得る。Then, using the resist pattern 7a as a mask, wet etching (selective recess etching) of the active layer 4 (second active layer) is performed. At this time, an etching solution having a low solubility in the stopper layer 3 (Example 1
The same as the above) is used to selectively etch the portion of the active layer 4. As a result, the shape shown in FIG. 9 is obtained.
【００５３】更に、上記エッチング液を用いたオーバー
エッチングを行なうことで、活性層４のサイドエッチン
グを行う。この場合、活性層４のサイドエッチング量Ｗ
を、例えば０．５μｍ程度にする。これにより、図１０
に示す形状を得る。Further, the active layer 4 is side-etched by performing over-etching using the above etching solution. In this case, the side etching amount W of the active layer 4
Is, for example, about 0.5 μm. As a result, FIG.
Obtain the shape shown in.
【００５４】図１１の工程では、前記ゲート電極形成用
のレジストパターン７ａをマスクとして異方性エッチン
グを行ない、これによりストッパー層３を部分的に除去
して、活性層２（第１活性層）の上面の一部を露出させ
る。その後、前記エッチング液を使用して、露出した活
性層２のウェットエッチングを行なう。このときの活性
層２におけるエッチングの深さを、例えば１０００オン
グストローム程度に制御する。これにより、活性層２に
内側の幅の狭いリセス１０（第１リセス）が形成され
る。In the step of FIG. 11, anisotropic etching is performed using the resist pattern 7a for forming the gate electrode as a mask, whereby the stopper layer 3 is partially removed, and the active layer 2 (first active layer) is formed. Expose part of the upper surface of the. Then, the exposed active layer 2 is wet-etched using the etching solution. At this time, the etching depth in the active layer 2 is controlled to, for example, about 1000 angstrom. As a result, the recess 10 (first recess) having a narrow inner width is formed in the active layer 2.
【００５５】最後に、図１２に示す通り、蒸着リフトオ
フ法によりゲート電極１１を形成し、レジストパターン
７ａを灰化処理により除去することで、図１に示したＦ
ＥＴが得られる。Finally, as shown in FIG. 12, the gate electrode 11 is formed by the vapor deposition lift-off method, and the resist pattern 7a is removed by the ashing process, so that F shown in FIG.
ET is obtained.
【００５６】このようなＦＥＴの製造方法によれば、図
７のストッパー層３の位置（半導体基板１の上面から１
０００〜２５００オングストローム上方の位置）で、図
１２に示す外側の幅の広いリセス８の深さｄ２を決定す
ることができ、しかも、活性層４の選択エッチングを行
なうことで、リセス形状のプロセスによるばらつきを低
減することが可能である。又、実施例２では、ソース電
極５及びドレイン電極６の形成後は１回の写真製版工程
を行うのみで２段リセスを形成することが可能である。According to such a method of manufacturing an FET, the position of the stopper layer 3 shown in FIG.
2,000 to 2,500 angstroms above), the depth d2 of the outer wide recess 8 shown in FIG. 12 can be determined, and by performing the selective etching of the active layer 4, the recess shape process can be performed. It is possible to reduce variations. Further, in the second embodiment, after forming the source electrode 5 and the drain electrode 6, the two-step recess can be formed by performing only one photolithography process.
【００５７】（実施例３） 次に、本発明の実施例３と
して、図１とは異なる構造を備えた第２のＦＥＴとその
製造方法とを説明する。(Embodiment 3) Next, as Embodiment 3 of the present invention, a second FET having a structure different from that of FIG. 1 and a manufacturing method thereof will be described.
【００５８】図１３は、第２のＦＥＴの断面構造を示す
図である。同図において、１は半導体基板であり、２，
４，１３は活性層であり、３及び１２は、共に活性層
２，４，１３とは異なる種類の半導体膜（例えば、Ａｌ
ＧａＡｓ膜）であり、エッチング時のストッパー層とし
ての役割をもつ（以後、ストッパー層３，１２とも称す
る）。５はソース電極を、６はドレイン電極を、８及び
１０は、それぞれ、２段リセスの外側の幅の広いリセス
（第２リセス）及びゲート電極１１と接している内側の
幅の狭いリセス（第１リセス）を、１１はゲート電極
を、各々示している。FIG. 13 is a diagram showing a sectional structure of the second FET. In the figure, 1 is a semiconductor substrate and 2,
4, 13 are active layers, and 3 and 12 are semiconductor films of different types (for example, Al
GaAs film) and has a role as a stopper layer during etching (hereinafter, also referred to as stopper layers 3 and 12). Reference numeral 5 is a source electrode, 6 is a drain electrode, and 8 and 10 are wide recesses (second recesses) outside the two-step recess and inner narrow recesses (first recess) in contact with the gate electrode 11, respectively. 1 recess) and 11 are gate electrodes, respectively.
【００５９】上記構造において、活性層１３（第１活性
層）の厚み（第１膜厚）は５００〜１５００オングスト
ロームであり、従って、ストッパー層１２（第１半導体
膜ないし、新たな半導体膜に該当）は半導体基板１の上
面から上記第１膜厚分だけ上方に位置する。又、ストッ
パー層３（第２半導体膜に該当）は、半導体基板１の上
面から１０００〜２５００オングストロームだけ上方に
位置している。両ストッパー層１２，３の膜厚は５０〜
２００オングストロームである。ここでは、活性層２
（第２活性層）及び活性層４（第３活性層）の膜厚を、
それぞれ第２膜厚及び第３膜厚と呼ぶことにする。そし
て、第１〜第３の各膜厚と両ストッパー層１２，３の膜
厚の総和は、３０００〜５０００オングストロームであ
る。尚、活性層１３，ストッパー層１２及び活性層２
は、全体として活性層を形成しているとみることもでき
る。In the above structure, the active layer 13 (first active layer) has a thickness (first film thickness) of 500 to 1500 angstroms, and therefore corresponds to the stopper layer 12 (first semiconductor film or new semiconductor film). ) Is located above the upper surface of the semiconductor substrate 1 by the first film thickness. Further, the stopper layer 3 (corresponding to the second semiconductor film) is located above the upper surface of the semiconductor substrate 1 by 1000 to 2500 angstroms. The thickness of both stopper layers 12 and 3 is 50 to
It is 200 angstroms. Here, the active layer 2
The film thicknesses of the (second active layer) and the active layer 4 (third active layer) are
These are referred to as the second film thickness and the third film thickness, respectively. The sum of the first to third film thicknesses and the film thickness of both stopper layers 12 and 3 is 3000 to 5000 angstroms. The active layer 13, the stopper layer 12, and the active layer 2
Can be regarded as forming the active layer as a whole.
【００６０】図１３に示す構造の電界効果トランジスタ
では、実施例１の構造と比較して、更に内側の幅の狭い
リセス１０の底面にもストッパー層１２を有している。In the field effect transistor having the structure shown in FIG. 13, the stopper layer 12 is also provided on the bottom surface of the recess 10 having a narrower width as compared with the structure of the first embodiment.
【００６１】このような構造の半導体装置では、２段リ
セスの各リセス１０，８の深さｄ１及びｄ２を共に一定
になる様に形成することができる。即ち、深さｄ１は活
性層２の第２膜厚に等しく、深さｄ２は活性層４の第３
膜厚に等しい。その結果、２段リセス形状の安定化を図
ることができ、その結果として、耐圧特性や、ピンチオ
フ電圧やドレイン電流等のトランジスタ特性を安定させ
ることが可能となる。In the semiconductor device having such a structure, the depths d1 and d2 of the recesses 10 and 8 of the two-step recess can be formed to be constant. That is, the depth d1 is equal to the second film thickness of the active layer 2, and the depth d2 is the third film thickness of the active layer 4.
Equal to the film thickness. As a result, it is possible to stabilize the shape of the two-step recess, and as a result, it becomes possible to stabilize the breakdown voltage characteristics and the transistor characteristics such as the pinch-off voltage and the drain current.
【００６２】そこで、以下では、第２のＦＥＴの製造方
法について、図１４〜図１８の各断面図に基づき説明す
る。Therefore, a method of manufacturing the second FET will be described below with reference to the sectional views of FIGS.
【００６３】先ず、ＧａＡｓ等の半導体基板１上に、ｎ
型ＧａＡｓなどの活性層を３０００〜５０００オングス
トロームの厚さで成長させる。しかも、その活性層成長
途中において、即ち、半導体基板１の上面より上方に５
００〜１５００オングストローム及び１０００〜２５０
０オングストロームの位置において、例えば、ＡｌＧａ
Ａｓなどの、活性層とは異なった種類の２層の半導体膜
１２，３を、それぞれ５０〜２００オングストロームの
厚さで成長させる。これにより、半導体基板１上に、活
性層１３（５００〜１５００オングストローム），スト
ッパー層１２（５０〜２００オングストローム），活性
層２（４５０〜８００オングストローム），ストッパー
層３（５０〜２００オングストローム）及び活性層４
（１９５０〜２３００オングストローム）の順序で、各
層１３，１２，２〜４がエピタキシャル成長し、図１４
の形状が得られる。First, on a semiconductor substrate 1 such as GaAs, n
An active layer such as type GaAs is grown to a thickness of 3000 to 5000 angstroms. Moreover, during the growth of the active layer, that is, above the upper surface of the semiconductor substrate 1,
00 to 1500 angstrom and 1000 to 250
At the position of 0 Å, for example, AlGa
Two-layer semiconductor films 12 and 3 of a type different from the active layer, such as As, are grown to a thickness of 50 to 200 angstroms, respectively. As a result, the active layer 13 (500 to 1500 angstroms), the stopper layer 12 (50 to 200 angstroms), the active layer 2 (450 to 800 angstroms), the stopper layer 3 (50 to 200 angstroms) and the active layer are formed on the semiconductor substrate 1. Layer 4
In the order of (1950 to 2300 angstroms), the layers 13, 12, 2 to 4 are epitaxially grown, and
The shape of is obtained.
【００６４】図１５の工程では、先ず、ソース電極５及
びドレイン電極６を、活性層４の上面にフォトリソグラ
フィー及びリフトオフにより形成する。その後、外側の
幅の広いリセス８の幅を決定する開口径を備えたレジス
トパターン７ｂを形成した後、このレジストパターン７
ｂをマスクとして、活性層４のウェットエッチング（選
択リセスエッチング）を行なう。このとき、ストッパー
層３に対する溶解度の低いエッチング液（例えば、実施
例１のときと同じもの）を使用し、活性層４の部分のみ
を選択的にエッチングする。In the step of FIG. 15, first, the source electrode 5 and the drain electrode 6 are formed on the upper surface of the active layer 4 by photolithography and lift-off. Then, after forming a resist pattern 7b having an opening diameter that determines the width of the recess 8 having a wide outer side, the resist pattern 7b is formed.
Using b as a mask, wet etching (selective recess etching) of the active layer 4 is performed. At this time, an etching solution having a low solubility with respect to the stopper layer 3 (for example, the same as that used in Example 1) is used to selectively etch only the active layer 4 portion.
【００６５】その後はレジストパターン７ｂを除去した
上で、外側の幅の広いリセス８内に開口を有するゲート
電極形成用のレジストパターン９ａを形成する（図１
６）。After that, the resist pattern 7b is removed, and then a resist pattern 9a for forming a gate electrode having an opening in a recess 8 having a wide outer side is formed (FIG. 1).
6).
【００６６】図１７の工程では、レジストパターン９ａ
をマスクとしてストッパー層３を異方性エッチングして
活性層２の上面の一部を露出させ、更に、ストッパー層
１２に対する溶解度の低い前記エッチング液を使用し
て、活性層２の部分のみを選択的にリセスエッチングす
る。In the process of FIG. 17, the resist pattern 9a
The stopper layer 3 is anisotropically etched using the mask as a mask to expose a part of the upper surface of the active layer 2, and further, only the active layer 2 portion is selected by using the etching solution having low solubility in the stopper layer 12. Recess etching.
【００６７】その後は、レジストパターン９ａをマスク
としてゲート金属を蒸着リフトオフ法により形成し、レ
ジストパターン９ａを除去することで、内側の幅の狭い
リセス１０内のストッパー層１２の上面にゲート電極１
１が形成され（図１８）、これによって、第２のＦＥＴ
が得られる。After that, a gate metal is formed by vapor deposition lift-off method using the resist pattern 9a as a mask, and the resist pattern 9a is removed, so that the gate electrode 1 is formed on the upper surface of the stopper layer 12 in the recess 10 having a narrow inner width.
1 is formed (FIG. 18), which causes the second FET
Is obtained.
【００６８】以上述べた第２のＦＥＴの製造方法によれ
ば、図１４のストッパー層１２及び３の位置のそれぞれ
で、図１８の内側の幅の狭いリセス１０及び外側の幅の
広いリセス８のそれぞれの深さｄ１及びｄ２を決定する
ことができ、更に、活性層１３の厚みによりドレイン電
流、ピンチオフ電圧等のトランジスタ特性が決まり、し
かも２回の選択エッチングを適用して両リセス８，１０
を形成しているため、プロセスによるバラツキを抑制す
ることが可能である。According to the method of manufacturing the second FET described above, the recess 10 having the narrow inside and the recess 8 having the wide outside shown in FIG. 18 are formed at the positions of the stopper layers 12 and 3 of FIG. 14, respectively. It is possible to determine the respective depths d1 and d2, and further, the thickness of the active layer 13 determines the transistor characteristics such as drain current and pinch-off voltage. Furthermore, two selective etchings are applied to both the recesses 8 and 10.
Since it is formed, it is possible to suppress the variation due to the process.
【００６９】（実施例３の変形例１） 上記実施例３で
は、図１３に示した通り、ゲート電極１１がストッパー
層１２の上面上に存在していたが、これに代えて、スト
ッパー層１２を部分的に除去した後に、露出した活性層
１３の上面にゲート電極を形成してもよい。その様な第
一の変形例の断面図を示すのが、図１９である。(Modification 1 of Example 3) In Example 3 described above, the gate electrode 11 was present on the upper surface of the stopper layer 12 as shown in FIG. 13, but instead of this, the stopper layer 12 was used. After partially removing, the gate electrode may be formed on the exposed upper surface of the active layer 13. FIG. 19 shows a cross-sectional view of such a first modified example.
【００７０】この変形例１では、実施例３における図１
７の工程後に、選択性のないエッチングによってストッ
パー層１２の露出した部分を除去する。その後、レジス
トパターン９ａをマスクとして、露出した活性層１３の
上面にゲート電極１１を蒸着リフトオフ法により形成す
る。この変形例１においても、実施例３と同様の効果が
得られる。In this modified example 1, FIG.
After the step 7, exposed portions of the stopper layer 12 are removed by non-selective etching. Then, using the resist pattern 9a as a mask, the gate electrode 11 is formed on the exposed upper surface of the active layer 13 by a vapor deposition lift-off method. Also in this modification 1, the same effect as that of the third embodiment can be obtained.
【００７１】（実施例３の変形例２） 図１３に示した
ＦＥＴを、実施例２で説明したオーバーエッチングガス
の方法を用いて製造することも可能である。即ち、図１
５及び図１６のレジストパターン７ｂ，９ａに代えて、
図１１に示したレジストパターン７ａをマスクとして選
択的エッチングとサイドエッチングとにより外側の幅の
広いリセス８を形成し、上記レジストパターン７ａをマ
スクとして半導体膜３を異方性エッチングして貫通し、
さらにレジストパターン７ａをマスクとして活性層２の
選択的エッチングにより内側の幅の狭いリセス１０を形
成し、その後、ゲート電極１１を露出した第１半導体膜
１２の上面に形成した上で、レジストパターン７ａを除
去する。これにより、レジストパターン形成を一回だけ
として共通使用できる利点がある。(Modification 2 of Embodiment 3) It is also possible to manufacture the FET shown in FIG. 13 by using the method of over-etching gas described in Embodiment 2. That is, FIG.
5 and the resist patterns 7b and 9a of FIG.
A wide outer recess 8 is formed by selective etching and side etching using the resist pattern 7a shown in FIG. 11 as a mask, and the semiconductor film 3 is anisotropically etched and penetrates with the resist pattern 7a as a mask.
Further, the recess 10 having a narrow inner width is formed by selective etching of the active layer 2 using the resist pattern 7a as a mask, and then the gate electrode 11 is formed on the exposed upper surface of the first semiconductor film 12, and then the resist pattern 7a is formed. To remove. Thereby, there is an advantage that the resist pattern can be commonly used only once.
【００７２】以上のように、この発明の各実施例１〜３
及び変形例１，２によれば、ストッパー層を利用した選
択リセスエッチングによりゲート電極の２段リセスを形
成するため、２段リセスの形状を一定にすることができ
る。このため、デバイス特性を安定化させる効果があ
る。As described above, Examples 1 to 3 of the present invention
According to Modifications 1 and 2, since the two-step recess of the gate electrode is formed by selective recess etching using the stopper layer, the shape of the two-step recess can be made constant. Therefore, it has the effect of stabilizing the device characteristics.
【００７３】[0073]
【発明の効果】請求項１に係る発明によれば、第２リセ
スの深さを一定にすることができ、その結果、ゲート電
極に印加される逆方向電圧に対する耐圧特性を安定化さ
せることが可能となる。According to the invention of claim 1, the depth of the second recess can be made constant, and as a result, the withstand voltage characteristic against the reverse voltage applied to the gate electrode can be stabilized. It will be possible.
【００７４】請求項２に係る発明によれば、第２リセス
の深さを一定にすることができるので、ドレイン電流や
ピンチオフ電圧等の活性層の厚みにより決定される特性
が同一のもの同士では、２段リセスのトータルの深さを
同一化することができる結果、ゲート電圧に対する耐圧
特性をも同一化することができる。According to the second aspect of the present invention, since the depth of the second recess can be made constant, the characteristics such as drain current and pinch-off voltage which are determined by the thickness of the active layer are the same. As a result, the total depths of the two-step recesses can be made uniform, and as a result, the breakdown voltage characteristics with respect to the gate voltage can also be made uniform.
【００７５】請求項３に係る発明によれば、第１及び第
２リセスの両方の深さを一定にすることができ、しかも
電界効果トランジスタの活性層として機能する第１活性
層の厚みをも一定にすることができる。従って、耐圧特
性の安定化に加えて、ドレイン電流やピンチオフ電圧等
の活性層の厚みにより決定される特性をも安定化させる
ことができる。According to the third aspect of the invention, the depths of both the first and second recesses can be made constant, and the thickness of the first active layer that functions as the active layer of the field effect transistor can be increased. Can be constant. Therefore, in addition to stabilizing the breakdown voltage characteristics, characteristics such as drain current and pinch-off voltage determined by the thickness of the active layer can also be stabilized.
【００７６】請求項４に係る発明によれば、第１及び第
２リセスの両方の深さと電界効果トランジスタの活性層
の厚みとを一定化することができ、トランジスタ特性の
バラツキが低減される。According to the invention of claim 4, the depths of both the first and second recesses and the thickness of the active layer of the field effect transistor can be made constant, and variations in transistor characteristics can be reduced.
【００７７】請求項５に係る発明によれば、２段リセス
構造の内の外側の幅の広いリセスの深さ一定にすること
ができ、ゲートリセスの耐圧特性を安定化して向上させ
ることができる。According to the fifth aspect of the invention, the depth of the wide recess on the outer side of the two-step recess structure can be made constant, and the breakdown voltage characteristic of the gate recess can be stabilized and improved.
【００７８】請求項６に係る発明によれば、２段リセス
構造に於ける、外側の幅の広いリセス及び内側の幅の狭
いリセスの深さを共に一定にすることができ、トランジ
スタ特性の安定化と向上を図ることができる。According to the sixth aspect of the present invention, in the two-step recess structure, the depths of the outer wide recess and the inner narrow recess can both be made constant, and the transistor characteristics can be stabilized. Can be improved and improved.
【００７９】請求項７に係る発明によれば、半導体膜の
位置に於いて第２リセスの深さを決定付け且つ選択エッ
チングを行っているので、プロセスによる第２リセスの
形状のばらつきを低減することができる。このことは、
第１リセス及び第２リセスから成る２段リセス形状の安
定化に寄与し得るので、電界効果トランジスタの耐圧特
性の安定化を図ることが可能となる。According to the invention of claim 7, since the depth of the second recess is determined and the selective etching is performed at the position of the semiconductor film, the variation in the shape of the second recess due to the process is reduced. be able to. This is
Since it can contribute to the stabilization of the two-step recess shape including the first recess and the second recess, it is possible to stabilize the breakdown voltage characteristic of the field effect transistor.
【００８０】請求項８に係る発明によれば、半導体膜を
エッチングのストッパー膜として利用することができ、
第２リセスの形状のばらつきをプロセス的に低減させる
ことができる。According to the invention of claim 8, the semiconductor film can be used as a stopper film for etching,
The variation in the shape of the second recess can be reduced in a process manner.
【００８１】請求項９に係る発明によれば、ドレイン電
極とソース電極間に相当する幅を有し、且つ第２活性層
の厚みに相当する深さを有する第２リセスを常に安定し
て形成することができ、２段リセス形状及び耐圧特性の
安定化に貢献し得る。According to the invention of claim 9, a second recess having a width corresponding to the drain electrode and the source electrode and having a depth corresponding to the thickness of the second active layer is always stably formed. It is possible to contribute to the stabilization of the two-step recess shape and the pressure resistance characteristic.
【００８２】請求項１０に係る発明によれば、最初のレ
ジストパターン形成工程を介して第２リセスを安定して
形成することができ、次のレジストパターン形成工程を
介して第１リセスを形成することができるので、２段リ
セス形状のばらつきをブロセス的に抑えることができ
る。According to the tenth aspect of the invention, the second recess can be stably formed through the first resist pattern forming step, and the first recess is formed through the next resist pattern forming step. Therefore, it is possible to suppress the variation in the shape of the two-step recess in a process manner.
【００８３】請求項１１に係る発明によれば、半導体膜
をエッチングのストッパー膜としたサイドエッチングを
利用しているので、半導体膜の位置に於いて第２リセス
の深さを決定付けることができると共に、プロセスによ
る第２リセスの形状のばらつきを低減することができ
る。According to the eleventh aspect of the invention, since the side etching using the semiconductor film as the etching stopper film is utilized, the depth of the second recess can be determined at the position of the semiconductor film. At the same time, it is possible to reduce the variation in the shape of the second recess due to the process.
【００８４】請求項１２に係る発明によれば、レジスト
パターンをマスクとした選択的・サイドエッチングを行
うので、幅の広い外側のリセスである第２リセスの形状
を安定して形成することができ、耐圧特性のばらつきが
少ない電界効果トランジスタを製造できる。According to the twelfth aspect of the present invention, since the selective side etching is performed using the resist pattern as a mask, the shape of the second recess, which is the outer recess having a wide width, can be stably formed. Thus, it is possible to manufacture a field effect transistor with little variation in withstand voltage characteristics.
【００８５】請求項１３に係る発明によれば、第２リセ
スの形成に用いたレジストパターンを第１リセスの形成
にも用いることができ、レジストパターン形成工程が一
回で済む結果、２段リセスの形状を安定化させつつ、そ
のプロセスを削減することができる。According to the thirteenth aspect of the present invention, the resist pattern used for forming the second recess can be used for forming the first recess, and the resist pattern forming step can be performed only once, resulting in a two-step recess. It is possible to reduce the number of processes while stabilizing the shape of.
【００８６】請求項１４に係る発明によれば、第２半導
体膜の位置に於いて第２リセスの深さを決定付けること
ができると共に、更に第１半導体膜の位置に於いても第
１リセスの深さを決定付けることができる。そして、選
択的エッチングを適用しているため、プロセスによる上
記深さのばらつきを抑制することが可能であり、第１活
性層の厚みによって特性が定まるドレイン電流やピンチ
オフ電圧等の特性や、ゲート電圧に対する耐圧特性を安
定化することができる。According to the fourteenth aspect of the present invention, the depth of the second recess can be determined at the position of the second semiconductor film, and further, the first recess can be obtained at the position of the first semiconductor film. Can determine the depth of. Further, since the selective etching is applied, it is possible to suppress the variation in the depth due to the process, and the characteristics such as the drain current and the pinch-off voltage whose characteristics are determined by the thickness of the first active layer, and the gate voltage. Withstand voltage characteristics can be stabilized.
【００８７】請求項１５に係る発明によれば、第１及び
第２リセスの両方の深さのバラツキを確実に抑制するこ
とができ、２段リセス形状を常に安定して形成すること
が可能となる。その結果、トランジスタ特性の安定化・
向上を図ることができる。According to the fifteenth aspect of the invention, it is possible to reliably suppress the variation in the depths of both the first and second recesses, and it is possible to always stably form the two-step recess shape. Become. As a result, stabilization of transistor characteristics
It is possible to improve.
【００８８】請求項１６に係る発明によれば、２段リセ
ス形状の安定化・トランジスタ特性の安定化を実現でき
る。According to the sixteenth aspect of the present invention, it is possible to stabilize the two-step recess shape and the transistor characteristics.
【図１】 本発明における第１のＦＥＴの構造を示す断
面図である。FIG. 1 is a sectional view showing a structure of a first FET in the present invention.
【図２】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。FIG. 2 is a cross-sectional view showing the manufacturing process of the first FET in Example 1 of the present invention.
【図３】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process of the first FET in Example 1 of the present invention.
【図４】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。FIG. 4 is a cross-sectional view showing the manufacturing process of the first FET in Example 1 of the present invention.
【図５】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。FIG. 5 is a cross-sectional view showing the manufacturing process of the first FET in Example 1 of the present invention.
【図６】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。FIG. 6 is a cross-sectional view showing the manufacturing process of the first FET in Example 1 of the present invention.
【図７】 本発明の実施例２としての第１のＦＥＴの製
造工程を示す断面図である。FIG. 7 is a cross-sectional view showing a manufacturing process of a first FET as a second embodiment of the present invention.
【図８】 本発明の実施例２としての第１のＦＥＴの製
造工程を示す断面図である。FIG. 8 is a cross-sectional view showing the manufacturing process of the first FET as the second embodiment of the present invention.
【図９】 本発明の実施例２としての第１のＦＥＴの製
造工程を示す断面図である。FIG. 9 is a cross-sectional view showing the manufacturing process of the first FET as the second embodiment of the present invention.
【図１０】 本発明の実施例２としての第１のＦＥＴの
製造工程を示す断面図である。FIG. 10 is a cross-sectional view showing the manufacturing process of the first FET as the second embodiment of the present invention.
【図１１】 本発明の実施例２としての第１のＦＥＴの
製造工程を示す断面図である。FIG. 11 is a cross-sectional view showing the manufacturing process of the first FET as the second embodiment of the present invention.
【図１２】 本発明の実施例２としての第１のＦＥＴの
製造工程を示す断面図である。FIG. 12 is a cross-sectional view showing the manufacturing process of the first FET as the second embodiment of the present invention.
【図１３】 本発明における第２のＦＥＴの構造を示す
断面図である。FIG. 13 is a sectional view showing a structure of a second FET according to the present invention.
【図１４】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing the manufacturing process of the second FET in Example 3 of the present invention.
【図１５】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。FIG. 15 is a cross-sectional view showing the manufacturing process of the second FET in Example 3 of the present invention.
【図１６】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。FIG. 16 is a cross-sectional view showing the manufacturing process of the second FET in Example 3 of the present invention.
【図１７】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。FIG. 17 is a cross-sectional view showing the manufacturing process of the second FET in Example 3 of the present invention.
【図１８】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。FIG. 18 is a cross-sectional view showing the manufacturing process of the second FET in Example 3 of the present invention.
【図１９】 第２のＦＥＴの変形例の構造を示す断面図
である。FIG. 19 is a cross-sectional view showing a structure of a modified example of the second FET.
【図２０】 従来のＦＥＴの構造を示す断面図である。FIG. 20 is a cross-sectional view showing the structure of a conventional FET.
１ 半導体基板、２，４，１３ 活性層、３，１２ ス
トッパー層、５ ソース電極、６ ドレイン電極、８
外側の幅の広いリセス、１０ 内側の幅の狭いリセス、
１１ ゲート電極、ｄ１，ｄ２ 深さ。1 semiconductor substrate, 2, 4, 13 active layer, 3, 12 stopper layer, 5 source electrode, 6 drain electrode, 8
Wide outer recess, 10 Small inner recess,
11 gate electrodes, d1, d2 depth.
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｆ Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display location H01L 29/41 9171-4M H01L 29/80 F
Claims (16)
リセスと、 前記第１リセスの底面に形成されたゲート電極と、 前記第１リセスを除く前記活性層の上面に形成された半
導体膜と、 前記半導体膜の上面に形成され、前記第１リセスの上方
において前記第１リセスよりも幅の広い第２リセスを形
成する新たな活性層とを備え、 前記半導体膜は前記活性層及び新たな活性層とは異なる
種類の材質からなる、電界効果トランジスタ。1. A semiconductor substrate, an active layer formed on the upper surface of the semiconductor substrate, and a first layer formed inward from the upper surface of the active layer.
A recess, a gate electrode formed on the bottom surface of the first recess, a semiconductor film formed on the upper surface of the active layer excluding the first recess, and a semiconductor film formed on the upper surface of the semiconductor film. A field effect transistor, comprising: a new active layer forming a second recess having a width wider than that of the first recess above, and the semiconductor film made of a material different from that of the active layer and the new active layer.
おいて、 前記第１リセスの底面は前記活性層の下面よりも上方に
位置することを特徴とする、電界効果トランジスタ。2. The field effect transistor according to claim 1, wherein a bottom surface of the first recess is located above a lower surface of the active layer.
おいて、 前記活性層は、 前記半導体基板の上面に形成された第１活性層と、 前記第１活性層の上面に形成された新たな半導体膜と、 前記新たな半導体膜の上面に形成され、前記新たな半導
体膜の上面の一部を底面とする前記第１リセスを形成す
る第２活性層とを有し、 前記新たな半導体膜は前記第１及び第２活性層とは異な
る種類の材質からなることを特徴とする、電界効果トラ
ンジスタ。3. The field effect transistor according to claim 1, wherein the active layer is a first active layer formed on an upper surface of the semiconductor substrate, and a new semiconductor film formed on an upper surface of the first active layer. And a second active layer that is formed on the upper surface of the new semiconductor film and that forms the first recess with a part of the upper surface of the new semiconductor film as the bottom surface. A field effect transistor, characterized in that the field effect transistor is made of a material different from that of the first and second active layers.
おいて、 前記新たな半導体膜に代えて、前記第１及び第２活性層
とは異なる種類の別の半導体膜が前記第１活性層と前記
第２活性層との間にのみ形成されており、 前記第１活性層の上面の一部が前記第１リセスの底面を
形成していることを特徴とする、電界効果トランジス
タ。4. The field effect transistor according to claim 3, wherein, in place of the new semiconductor film, another semiconductor film of a type different from the first and second active layers is the first active layer and the first active layer. A field effect transistor, which is formed only between two active layers, and a part of an upper surface of the first active layer forms a bottom surface of the first recess.
側の幅の広いリセスと内側の幅の狭いリセスとから成る
２段リセス構造を有する電界効果トランジスタにおい
て、 前記活性層とは異なる種類の半導体膜が前記外側の幅の
広いリセスの底面を形成していることを特徴とする電界
効果トランジスタ。5. A field effect transistor having a two-step recess structure in which a gate recess formed in an active layer is composed of a recess having a wide outer side and a recess having a narrow inner side, and a semiconductor of a type different from that of the active layer. A field effect transistor, wherein a film forms a bottom surface of the outer wide recess.
おいて、 前記活性層とは異なる種類の別の半導体膜が前記内側の
幅の狭いリセスの底面を形成していることを特徴とする
電界効果トランジスタ。6. The field effect transistor according to claim 5, wherein another semiconductor film of a different type from the active layer forms a bottom surface of the inner narrow recess. .
び第２活性層を順次に成長させる工程と、 前記第２活性層の上面にソース電極及びドレイン電極を
形成する工程と、 前記ソース電極と前記ドレイン電極間に於いて露出して
いる前記第２活性層の上面より前記第２活性層を選択的
にエッチングし、これにより前記半導体膜の上面を底面
とする第２リセスを形成する工程と、 前記第２リセスの底面を形成する前記半導体膜の上面の
一部分より前記半導体膜及び前記第１活性層をエッチン
グして、前記第１活性層内部にその底面を有し且つ前記
第２リセスよりも幅の狭い第１リセスを形成する工程
と、 前記第１リセスの前記底面上にゲート電極を形成する工
程とを備え、 前記半導体膜は前記第１及び第２活性層とは異なる種類
の膜である、電界効果トランジスタの製造方法。7. A step of sequentially growing a first active layer, a semiconductor film and a second active layer on a semiconductor substrate; a step of forming a source electrode and a drain electrode on the upper surface of the second active layer; The second active layer is selectively etched from the upper surface of the second active layer exposed between the electrode and the drain electrode, thereby forming a second recess having the upper surface of the semiconductor film as a bottom surface. And a step of etching the semiconductor film and the first active layer from a part of an upper surface of the semiconductor film forming a bottom surface of the second recess to have the bottom surface inside the first active layer and The semiconductor film includes a first recess having a width narrower than that of the recess, and a step of forming a gate electrode on the bottom surface of the first recess, wherein the semiconductor film is different from the first and second active layers. Is a film of Method of manufacturing a field effect transistor.
製造方法において、 前記第２リセスの形成工程は、 前記半導体膜に対する溶解度の低いエッチング液によっ
て前記第２活性層を選択的にエッチングし、以て前記第
２リセスを形成する工程を有することを特徴とする、電
界効果トランジスタの製造方法。8. The method of manufacturing a field effect transistor according to claim 7, wherein in the step of forming the second recess, the second active layer is selectively etched with an etchant having a low solubility in the semiconductor film. A method of manufacturing a field effect transistor, comprising:
製造方法において、 前記第２リセスの形成工程は、 前記露出している第２活性層の上面より前記半導体膜の
上面が露出するまで前記エッチング液によって前記半導
体膜を選択的にエッチングして、得られたリセスを前記
第２リセスとする工程を有することを特徴とする、電界
効果トランジスタの製造方法。9. The method of manufacturing a field effect transistor according to claim 8, wherein in the step of forming the second recess, the etching is performed until an upper surface of the semiconductor film is exposed from an upper surface of the exposed second active layer. A method of manufacturing a field effect transistor, comprising the step of selectively etching the semiconductor film with a liquid and using the obtained recess as the second recess.
の製造方法において、 前記第２リセスの形成工程は、 前記ソース電極と前記ドレイン電極と前記露出した第２
活性層との各上面に、前記露出した第２活性層の上面の
一部を底面とする開口を有するレジストパターンを形成
し、 前記レジストパターンをマスクとして前記第２活性層の
選択的エッチングを行い、 前記レジストパターンを除去する工程を有し、 前記第１リセスの形成工程は、 前記第２リセス内に開口を有する新たなレジストパター
ンを、前記ソース電極と前記ドレイン電極の各上面と前
記第２リセスの底面上に形成し、 前記新たなレジストパターンをマスクとして前記半導体
膜及び前記第１活性層のエッチングを行って前記第１リ
セスを形成し、 前記新たなレジストパターンを除去する工程を有するこ
とを特徴とする、電界効果トランジスタの製造方法。10. The method of manufacturing a field effect transistor according to claim 9, wherein the step of forming the second recess includes the source electrode, the drain electrode, and the exposed second
A resist pattern having an opening whose bottom is a part of the exposed upper surface of the second active layer is formed on each upper surface of the active layer, and the second active layer is selectively etched using the resist pattern as a mask. And a step of removing the resist pattern, wherein the step of forming the first recess includes forming a new resist pattern having an opening in the second recess, the upper surface of each of the source electrode and the drain electrode, and the second resist pattern. Forming a first recess on the bottom surface of the recess, etching the semiconductor film and the first active layer using the new resist pattern as a mask, and removing the new resist pattern. A method for manufacturing a field effect transistor, comprising:
の製造方法において、 前記第２リセスの形成工程は、 前記露出している第２活性層の上面より前記半導体膜の
上面が露出するまで前記半導体膜を前記エッチング液に
よって選択的にエッチングし、 露出した前記第２活性層の側面を前記エッチング液によ
って更にサイドエッチングして前記第２リセスを形成す
る工程を有することを特徴とする、電界効果トランジス
タの製造方法。11. The method of manufacturing a field effect transistor according to claim 8, wherein in the step of forming the second recess, the semiconductor is formed until an upper surface of the semiconductor film is exposed from an upper surface of the exposed second active layer. A field effect transistor, comprising: a step of selectively etching a film with the etching solution, and further side etching the exposed side surface of the second active layer with the etching solution to form the second recess. Manufacturing method.
タの製造方法において、 前記第２リセスの形成工程は、 前記第２リセスの幅よりも狭い開口を有するレジストパ
ターンを、前記ソース電極と前記ドレイン電極と前記露
出した第２活性層との各上面に形成し、 前記レジストパターンをマスクとして前記エッチング液
を用いた選択的エッチングを行い、前記半導体膜の上面
の一部をその底面とする開口を前記第２活性層に形成
し、 更に前記開口の側面を成す前記第２活性層の側面を前記
サイドエッチングして前記第２リセスを形成する工程を
有することを特徴とする、電界効果トランジスタの製造
方法。12. The method of manufacturing a field effect transistor according to claim 11, wherein in the step of forming the second recess, a resist pattern having an opening narrower than a width of the second recess is formed on the source electrode and the drain electrode. And an exposed upper surface of the second active layer, and selectively etching using the etching solution using the resist pattern as a mask to form an opening whose bottom surface is part of the upper surface of the semiconductor film. A method of manufacturing a field effect transistor, comprising: forming a second active layer, and further forming the second recess by side etching the side surface of the second active layer forming the side surface of the opening. .
タの製造方法において、 前記第１リセスの形成工程は、 前記レジストパターンをマスクとして前記半導体膜を異
方性エッチングし、 前記異方性エッチングにより露出した前記第１活性層の
上面より前記エッチング液を用いて前記第１活性層をエ
ッチングして前記第１リセスを形成し、 前記レジストパターンを除去する工程を有することを特
徴とする、電界効果トランジスタの製造方法。13. The method of manufacturing a field effect transistor according to claim 12, wherein in the step of forming the first recess, the semiconductor film is anisotropically etched using the resist pattern as a mask, and exposed by the anisotropic etching. A field effect transistor, comprising: a step of etching the first active layer from the upper surface of the first active layer using the etching solution to form the first recess; and removing the resist pattern. Manufacturing method.
体膜、第２活性層、第２半導体膜及び第３活性層を順次
に成長させる工程と、 前記第３活性層の上面にソース電極及びドレイン電極を
形成する工程と、 前記ソース電極と前記ドレイン電極間に於いて露出して
いる前記第３活性層の上面より当該第３活性層を選択的
にエッチングし、これにより前記第２半導体膜の上面を
底面とする第２リセスを形成する工程と、 前記第２リセスの底面を形成する前記第２半導体膜の上
面の一部分より前記第２半導体膜をエッチングして当該
第２半導体膜を貫通する工程と、 前記貫通により露出した前記第２活性層の上面より前記
第１半導体膜の上面が露出するまで前記第２活性層を選
択的にエッチングし、以て前記第２活性層内に前記第２
リセスよりも幅の狭い第１リセスを形成する工程と、 前記第１リセスの底面上にゲート電極を形成する工程と
を備え、 前記第１及び第２半導体膜は共に前記第１乃至第３活性
層の各層とは異なる種類の膜である、電界効果トランジ
スタの製造方法。14. A step of sequentially growing a first active layer, a first semiconductor film, a second active layer, a second semiconductor film and a third active layer on a semiconductor substrate, and a source on the upper surface of the third active layer. Forming an electrode and a drain electrode; and selectively etching the third active layer from an upper surface of the third active layer exposed between the source electrode and the drain electrode, thereby forming the second active layer. Forming a second recess having a top surface of the semiconductor film as a bottom surface; and etching the second semiconductor film from a part of the top surface of the second semiconductor film forming the bottom surface of the second recess to form the second semiconductor film. Through, and selectively etching the second active layer from the upper surface of the second active layer exposed by the penetration until the upper surface of the first semiconductor film is exposed. To the second
The method further comprises a step of forming a first recess having a width narrower than that of the recess, and a step of forming a gate electrode on a bottom surface of the first recess, wherein the first and second semiconductor films are both the first to third active layers. A method for manufacturing a field-effect transistor, which is a different type of film from each layer.
タの製造方法において、 前記第２及び第３活性層の選択的エッチングは、それぞ
れ前記第１及び第２半導体膜に対する溶解度の低いエッ
チング液によって行うことを特徴とする、電界効果トラ
ンジスタの製造方法。15. The method of manufacturing a field effect transistor according to claim 14, wherein the selective etching of the second and third active layers is performed with an etchant having a low solubility with respect to the first and second semiconductor films, respectively. A method for manufacturing a field effect transistor, comprising:
タの製造方法において、 前記第１リセスの形成工程は、 前記第２活性層を選択的にエッチングして、前記露出し
た第１半導体膜の上面をその底面とする前記第１リセス
を形成する工程を有することを特徴とする、電界効果ト
ランジスタの製造方法。16. The method of manufacturing a field effect transistor according to claim 15, wherein in the step of forming the first recess, the second active layer is selectively etched to expose the upper surface of the exposed first semiconductor film. A method of manufacturing a field effect transistor, comprising the step of forming the first recess to be the bottom surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23455994A JPH0897237A (en) | 1994-09-29 | 1994-09-29 | Field effect transistor and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23455994A JPH0897237A (en) | 1994-09-29 | 1994-09-29 | Field effect transistor and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897237A true JPH0897237A (en) | 1996-04-12 |
Family
ID=16972921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23455994A Pending JPH0897237A (en) | 1994-09-29 | 1994-09-29 | Field effect transistor and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897237A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321063A (en) * | 1996-05-31 | 1997-12-12 | Nec Corp | Semiconductor device and its manufacture |
| US6163041A (en) * | 1997-03-27 | 2000-12-19 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| US6172384B1 (en) | 1997-06-11 | 2001-01-09 | Nec Corporation | Field effect transistor and a method for manufacturing a same |
-
1994
- 1994-09-29 JP JP23455994A patent/JPH0897237A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321063A (en) * | 1996-05-31 | 1997-12-12 | Nec Corp | Semiconductor device and its manufacture |
| US6163041A (en) * | 1997-03-27 | 2000-12-19 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| US6172384B1 (en) | 1997-06-11 | 2001-01-09 | Nec Corporation | Field effect transistor and a method for manufacturing a same |
| US6417035B2 (en) | 1997-06-11 | 2002-07-09 | Nec Corporation | Method for manufacturing a field effect transistor |
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