JPH0897236A - 半導体装置の電極,及びその製造方法 - Google Patents
半導体装置の電極,及びその製造方法Info
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- JPH0897236A JPH0897236A JP6231218A JP23121894A JPH0897236A JP H0897236 A JPH0897236 A JP H0897236A JP 6231218 A JP6231218 A JP 6231218A JP 23121894 A JP23121894 A JP 23121894A JP H0897236 A JPH0897236 A JP H0897236A
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Abstract
(57)【要約】
【目的】 高融点金属層を有するゲート電極を備えたG
aAsMESFETにおいてIdドリフト現象を抑制す
る。 【構成】 ゲート電極4において、n型GaAs層2と
高融点金属層であるWSi層4aとの間にTi、TiN
またはNiからなる厚さ1〜20nmの酸素吸収層7を
設けた。 【効果】 ゲート電極4とn型GaAs層2の間に熱的
に安定な接合が形成されるとともに、ゲート電極4とn
型GaAs層2の界面に存在するGaAs自然酸化膜8
からなる界面変成層から酸素吸収層7に酸素が取り込ま
れることにより、界面変成層中の酸素に起因する界面準
位の形成が抑えられ、Idドリフト現象が著しく抑制さ
れる。
aAsMESFETにおいてIdドリフト現象を抑制す
る。 【構成】 ゲート電極4において、n型GaAs層2と
高融点金属層であるWSi層4aとの間にTi、TiN
またはNiからなる厚さ1〜20nmの酸素吸収層7を
設けた。 【効果】 ゲート電極4とn型GaAs層2の間に熱的
に安定な接合が形成されるとともに、ゲート電極4とn
型GaAs層2の界面に存在するGaAs自然酸化膜8
からなる界面変成層から酸素吸収層7に酸素が取り込ま
れることにより、界面変成層中の酸素に起因する界面準
位の形成が抑えられ、Idドリフト現象が著しく抑制さ
れる。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の電極、及
びその製造方法、特に化合物半導体を用いた電界効果ト
ランジスタ(以後、FETと略記する)のゲート電極、
及びその製造方法に関するものである。
びその製造方法、特に化合物半導体を用いた電界効果ト
ランジスタ(以後、FETと略記する)のゲート電極、
及びその製造方法に関するものである。
【0002】
【従来の技術】化合物半導体(GaAs、InP等)に
よる高出力・高信頼度のMESFET、HEMT(高電
子移動度トランジスタ)等のFETにおいては、高融点
金属からなるゲート電極がよく用いられる。図5は、G
aAsMESFETの従来の高融点金属ゲート電極の断
面図である。高融点金属としてはWSiが用いられてお
り、断面形状は下部の幅より上部の幅が広いT字型形状
となっている。図中、1は半絶縁性GaAs基板、2は
n型GaAs層、3はリセス溝、4はゲート電極、4a
はWSi層、4bはAu層、5はソース電極、6はドレ
イン電極、8はGaAs自然酸化膜である。
よる高出力・高信頼度のMESFET、HEMT(高電
子移動度トランジスタ)等のFETにおいては、高融点
金属からなるゲート電極がよく用いられる。図5は、G
aAsMESFETの従来の高融点金属ゲート電極の断
面図である。高融点金属としてはWSiが用いられてお
り、断面形状は下部の幅より上部の幅が広いT字型形状
となっている。図中、1は半絶縁性GaAs基板、2は
n型GaAs層、3はリセス溝、4はゲート電極、4a
はWSi層、4bはAu層、5はソース電極、6はドレ
イン電極、8はGaAs自然酸化膜である。
【0003】高融点金属層であるWSi層4aとn型G
aAs層2との間の接合は、ショットキー接合となり、
ゲート電極下のn型GaAs層に電荷空乏層が形成され
る。この電荷空乏層の厚さは、ゲート電極に印加するゲ
ートバイアス電圧によって変化させることができ、これ
によってドレイン−ソース間に流れる電流を制御するこ
とができる。上記ショットキー接合は高温動作下でも極
めて安定であり、この高融点金属ゲート電極は、高出力
FETにおける高信頼性ゲート電極として有効である。
実際に、高温保存試験(温度:300℃,200時間)
及び高温通電試験(温度:200℃,ドレイン電流:I
dss/2,100時間)においても、このゲート電極
とn型GaAs層とのショットキー接合特性の劣化は認
められない。
aAs層2との間の接合は、ショットキー接合となり、
ゲート電極下のn型GaAs層に電荷空乏層が形成され
る。この電荷空乏層の厚さは、ゲート電極に印加するゲ
ートバイアス電圧によって変化させることができ、これ
によってドレイン−ソース間に流れる電流を制御するこ
とができる。上記ショットキー接合は高温動作下でも極
めて安定であり、この高融点金属ゲート電極は、高出力
FETにおける高信頼性ゲート電極として有効である。
実際に、高温保存試験(温度:300℃,200時間)
及び高温通電試験(温度:200℃,ドレイン電流:I
dss/2,100時間)においても、このゲート電極
とn型GaAs層とのショットキー接合特性の劣化は認
められない。
【0004】
【発明が解決しようとする課題】しかしながら、上記の
高融点金属ゲート電極を用いたFETにおいては、ゲー
ト電極に印加する逆バイアス電圧を、ゲート電流が流れ
出し始める電圧すなわち降伏電圧付近に設定すると、ド
レイン電流(Id)が数秒〜数十秒の範囲で時間的に変
化する、所謂Idドリフト現象が発生し、FETの性能
を向上させる上で大きな障害となっていた。一方、蒸着
リフトオフ法等で形成した金属(Ti/Pt/Au等)
ゲート電極を用いたFETでは、このような現象はあま
り顕著ではない。
高融点金属ゲート電極を用いたFETにおいては、ゲー
ト電極に印加する逆バイアス電圧を、ゲート電流が流れ
出し始める電圧すなわち降伏電圧付近に設定すると、ド
レイン電流(Id)が数秒〜数十秒の範囲で時間的に変
化する、所謂Idドリフト現象が発生し、FETの性能
を向上させる上で大きな障害となっていた。一方、蒸着
リフトオフ法等で形成した金属(Ti/Pt/Au等)
ゲート電極を用いたFETでは、このような現象はあま
り顕著ではない。
【0005】上記のIdドリフト現象の特徴的な例を示
す。これは、図6に示すように、ゲート電極に順方向バ
イアス電圧を印加してからId−Vd特性を測定した場
合(a) (図中の点線)と一度降伏電圧付近まで逆方向バ
イアス電圧を印加してからId−Vd特性を測定した場
合(b) (図中の実線)では、同一のゲートバイアス電圧
においてIdが大きく異なるというものである。ただ
し、図中のVdはドレイン電圧、Vgはゲートバイアス
電圧である。上記の現象は、繰り返し再現させることが
できる。従って、上記のようにゲート電極に降伏電圧付
近まで逆方向バイアス電圧を印加した際に、ゲート電極
とn型GaAs層間のショットキー接合が破壊されてい
る訳ではない。
す。これは、図6に示すように、ゲート電極に順方向バ
イアス電圧を印加してからId−Vd特性を測定した場
合(a) (図中の点線)と一度降伏電圧付近まで逆方向バ
イアス電圧を印加してからId−Vd特性を測定した場
合(b) (図中の実線)では、同一のゲートバイアス電圧
においてIdが大きく異なるというものである。ただ
し、図中のVdはドレイン電圧、Vgはゲートバイアス
電圧である。上記の現象は、繰り返し再現させることが
できる。従って、上記のようにゲート電極に降伏電圧付
近まで逆方向バイアス電圧を印加した際に、ゲート電極
とn型GaAs層間のショットキー接合が破壊されてい
る訳ではない。
【0006】本発明は上記の問題に鑑みなされたもので
あり、半導体層との間に熱的に安定なショットキー接合
を形成するとともに、上記Idドリフト現象の発生を抑
制することのできる半導体装置の電極、及びその製造方
法を提供することを目的としている。
あり、半導体層との間に熱的に安定なショットキー接合
を形成するとともに、上記Idドリフト現象の発生を抑
制することのできる半導体装置の電極、及びその製造方
法を提供することを目的としている。
【0007】
【課題を解決するための手段】本発明(請求項1)に係
わる半導体装置の電極は、半導体層上に形成された、酸
素と容易に結合する材料からなる酸素吸収層と、該酸素
吸収層上に形成された高融点金属層とを備えたものであ
る。
わる半導体装置の電極は、半導体層上に形成された、酸
素と容易に結合する材料からなる酸素吸収層と、該酸素
吸収層上に形成された高融点金属層とを備えたものであ
る。
【0008】本発明(請求項2)に係わる半導体装置の
電極は、上記の半導体装置の電極(請求項1)におい
て、上記高融点金属層の断面形状が、その下部の幅より
上部の幅が広いT字型形状であるものである。
電極は、上記の半導体装置の電極(請求項1)におい
て、上記高融点金属層の断面形状が、その下部の幅より
上部の幅が広いT字型形状であるものである。
【0009】本発明(請求項3)に係わる半導体装置の
電極は、上記の半導体装置の電極(請求項1または2)
において、上記高融点金属層上に低抵抗金属層を備えた
ものである。
電極は、上記の半導体装置の電極(請求項1または2)
において、上記高融点金属層上に低抵抗金属層を備えた
ものである。
【0010】本発明(請求項4)に係わる半導体装置の
電極は、上記の半導体装置の電極(請求項1ないし3の
いずれか)において、上記酸素吸収層が、Tiからなる
ものである。
電極は、上記の半導体装置の電極(請求項1ないし3の
いずれか)において、上記酸素吸収層が、Tiからなる
ものである。
【0011】本発明(請求項5)に係わる半導体装置の
電極は、上記の半導体装置の電極(請求項1ないし3の
いずれか)において、上記酸素吸収層が、TiNからな
るものである。
電極は、上記の半導体装置の電極(請求項1ないし3の
いずれか)において、上記酸素吸収層が、TiNからな
るものである。
【0012】本発明(請求項6)に係わる半導体装置の
電極は、上記の半導体装置の電極(請求項1ないし3の
いずれか)において、上記酸素吸収層が、Niからなる
ものである。
電極は、上記の半導体装置の電極(請求項1ないし3の
いずれか)において、上記酸素吸収層が、Niからなる
ものである。
【0013】本発明(請求項7)に係わる半導体装置の
電極は、上記の半導体装置の電極(請求項4ないし6の
いずれか)において、上記酸素吸収層の厚さが、1ない
し20nmであるものである。
電極は、上記の半導体装置の電極(請求項4ないし6の
いずれか)において、上記酸素吸収層の厚さが、1ない
し20nmであるものである。
【0014】本発明(請求項8)に係わる半導体装置の
電極の製造方法は、半導体層上に第1の絶縁膜を形成し
た後、上記半導体層上のリセス溝を形成すべき領域の上
記第1絶縁膜をエッチングにより除去し、上記第1絶縁
膜に開口部を形成する工程と、上記開口部に露出してい
る上記半導体層をエッチングし、リセス溝を形成する工
程と、全面に第2の絶縁膜を形成した後、異方性エッチ
ングを行い、上記第1絶縁膜の上記開口部の側面及び上
記リセス溝の側面に上記第2の絶縁膜からなる側壁を形
成する工程と、全面に、酸素と容易に結合する材料から
なる酸素吸収層、高融点金属層及び低抵抗金属層を順次
被着させ電極積層膜を形成する工程と、上記電極積層膜
の電極上部を形成すべき領域以外の部分を除去する工程
と、上記第1絶縁膜及び上記第2絶縁膜をエッチングに
より除去し、その下部の幅より上部の幅が広いT字型の
断面形状を有し、上記酸素吸収層、上記高融点金属層及
び上記低抵抗金属層よりなる電極を形成する工程とを含
むものである。
電極の製造方法は、半導体層上に第1の絶縁膜を形成し
た後、上記半導体層上のリセス溝を形成すべき領域の上
記第1絶縁膜をエッチングにより除去し、上記第1絶縁
膜に開口部を形成する工程と、上記開口部に露出してい
る上記半導体層をエッチングし、リセス溝を形成する工
程と、全面に第2の絶縁膜を形成した後、異方性エッチ
ングを行い、上記第1絶縁膜の上記開口部の側面及び上
記リセス溝の側面に上記第2の絶縁膜からなる側壁を形
成する工程と、全面に、酸素と容易に結合する材料から
なる酸素吸収層、高融点金属層及び低抵抗金属層を順次
被着させ電極積層膜を形成する工程と、上記電極積層膜
の電極上部を形成すべき領域以外の部分を除去する工程
と、上記第1絶縁膜及び上記第2絶縁膜をエッチングに
より除去し、その下部の幅より上部の幅が広いT字型の
断面形状を有し、上記酸素吸収層、上記高融点金属層及
び上記低抵抗金属層よりなる電極を形成する工程とを含
むものである。
【0015】本発明(請求項9)に係わる半導体装置の
電極の製造方法は、上記の半導体装置の電極の製造方法
(請求項8)において、上記酸素吸収層を、その膜厚が
1ないし20nmとなるように被着させるものである。
電極の製造方法は、上記の半導体装置の電極の製造方法
(請求項8)において、上記酸素吸収層を、その膜厚が
1ないし20nmとなるように被着させるものである。
【0016】
【作用】通常GaAsの表面には、GaAsの自然酸化
膜(Ga酸化膜Ga2 O3 及びAs酸化膜As2 O3 の
混在膜)が存在する。従って、図7(a) に示すように、
FETの動作層であるn型GaAs層2上にゲート電極
4を形成すると、上記GaAs自然酸化膜8からなる界
面変成層を挟んでn型GaAs層とゲート電極がショッ
トキー接合を形成することになる。この界面変成層に
は、酸素に起因する界面準位が形成されているが、これ
らの多くは深い準位である。また、上記界面準位の多く
は電子トラップ準位であり、電子を捕獲することにより
負に帯電している。図中の21は、このような負に帯電
している界面準位である。一方、ゲート電極下のn型G
aAs層には電荷空乏層20が形成されている。この電
荷空乏層においては、伝導帯に電子は無く、電荷として
は、電離したドナーの持つ正の電荷のみが存在してい
る。ゲート電極にゲート電流が流れ出し始める電圧(降
伏電圧付近)まで逆方向バイアス電圧を印加すると、図
7(b) に示すように、n型GaAs層2からゲート電極
4にホール電流が流れ始め、負に帯電している界面準位
21の一部が中和される。この後、ゲートバイアス電圧
を0V付近まで戻しても、この中和された界面準位は、
一定時間、電気的に中性な状態を維持する。これに伴っ
てn型GaAs層中の電荷空乏層の厚さが薄くなり、電
離したドナーによる正電荷の量が減少する。従って、降
伏電圧付近まで逆方向バイアス電圧を印加する前より、
その後の方が同一のゲートバイアス電圧におけるドレイ
ン電流は大きくなる。これが、Idドリフト現象の原因
と考えられている。
膜(Ga酸化膜Ga2 O3 及びAs酸化膜As2 O3 の
混在膜)が存在する。従って、図7(a) に示すように、
FETの動作層であるn型GaAs層2上にゲート電極
4を形成すると、上記GaAs自然酸化膜8からなる界
面変成層を挟んでn型GaAs層とゲート電極がショッ
トキー接合を形成することになる。この界面変成層に
は、酸素に起因する界面準位が形成されているが、これ
らの多くは深い準位である。また、上記界面準位の多く
は電子トラップ準位であり、電子を捕獲することにより
負に帯電している。図中の21は、このような負に帯電
している界面準位である。一方、ゲート電極下のn型G
aAs層には電荷空乏層20が形成されている。この電
荷空乏層においては、伝導帯に電子は無く、電荷として
は、電離したドナーの持つ正の電荷のみが存在してい
る。ゲート電極にゲート電流が流れ出し始める電圧(降
伏電圧付近)まで逆方向バイアス電圧を印加すると、図
7(b) に示すように、n型GaAs層2からゲート電極
4にホール電流が流れ始め、負に帯電している界面準位
21の一部が中和される。この後、ゲートバイアス電圧
を0V付近まで戻しても、この中和された界面準位は、
一定時間、電気的に中性な状態を維持する。これに伴っ
てn型GaAs層中の電荷空乏層の厚さが薄くなり、電
離したドナーによる正電荷の量が減少する。従って、降
伏電圧付近まで逆方向バイアス電圧を印加する前より、
その後の方が同一のゲートバイアス電圧におけるドレイ
ン電流は大きくなる。これが、Idドリフト現象の原因
と考えられている。
【0017】Idドリフト現象の発生を抑制するために
は、界面変成層における上記のような界面準位(電子ト
ラップ準位)の形成を抑える必要がある。本発明に係わ
るFETのゲート電極は、その最下層に酸素と容易に結
合する材料からなる酸素吸収層を持つから、半導体(G
aAs)の自然酸化膜からなる界面変成層中の酸素をこ
の酸素吸収層中に取り込むことができる。従って、酸素
に起因する上記のような界面準位(電子トラップ準位)
の形成を抑えることができ、Idドリフト現象の発生を
抑制できる。
は、界面変成層における上記のような界面準位(電子ト
ラップ準位)の形成を抑える必要がある。本発明に係わ
るFETのゲート電極は、その最下層に酸素と容易に結
合する材料からなる酸素吸収層を持つから、半導体(G
aAs)の自然酸化膜からなる界面変成層中の酸素をこ
の酸素吸収層中に取り込むことができる。従って、酸素
に起因する上記のような界面準位(電子トラップ準位)
の形成を抑えることができ、Idドリフト現象の発生を
抑制できる。
【0018】本発明(請求項1)に係わる半導体装置の
電極では、半導体層上に形成された、酸素と容易に結合
する材料からなる酸素吸収層と、該酸素吸収層上に形成
された高融点金属層とを備えたから、半導体層と酸素吸
収層との間の界面変成層中の酸素を酸素吸収層に取り込
むことができる。これにより界面変成層中の酸素に起因
する界面準位(電子トラップ準位)の形成を抑えること
ができ、この電極をゲート電極として備えたFETにお
いて、Idドリフト現象を抑制することができる。
電極では、半導体層上に形成された、酸素と容易に結合
する材料からなる酸素吸収層と、該酸素吸収層上に形成
された高融点金属層とを備えたから、半導体層と酸素吸
収層との間の界面変成層中の酸素を酸素吸収層に取り込
むことができる。これにより界面変成層中の酸素に起因
する界面準位(電子トラップ準位)の形成を抑えること
ができ、この電極をゲート電極として備えたFETにお
いて、Idドリフト現象を抑制することができる。
【0019】本発明(請求項2)に係わる半導体装置の
電極では、上記の半導体装置の電極(請求項1)におい
て、上記高融点金属層の断面形状が、その下部の幅より
上部の幅が広いT字型形状であるから、電極の抵抗を低
減させることができ、この電極をゲート電極として備え
たFETの高周波特性を向上させることができる。ま
た、上記酸素吸収層を備えているため、界面変成層中の
酸素に起因する界面準位(電子トラップ準位)の形成を
抑えることができ、Idドリフト現象を抑制することが
できる。
電極では、上記の半導体装置の電極(請求項1)におい
て、上記高融点金属層の断面形状が、その下部の幅より
上部の幅が広いT字型形状であるから、電極の抵抗を低
減させることができ、この電極をゲート電極として備え
たFETの高周波特性を向上させることができる。ま
た、上記酸素吸収層を備えているため、界面変成層中の
酸素に起因する界面準位(電子トラップ準位)の形成を
抑えることができ、Idドリフト現象を抑制することが
できる。
【0020】本発明(請求項3)に係わる半導体装置の
電極では、上記の半導体装置の電極(請求項1または
2)において、上記高融点金属層上に低抵抗金属層を備
えたから、さらに電極抵抗を低減でき、この電極をゲー
ト電極として備えたFETの高周波特性を向上させるこ
とができる。また、界面変成層中の界面準位(電子トラ
ップ準位)の形成を抑えることができ、Idドリフト現
象を抑制することができる。
電極では、上記の半導体装置の電極(請求項1または
2)において、上記高融点金属層上に低抵抗金属層を備
えたから、さらに電極抵抗を低減でき、この電極をゲー
ト電極として備えたFETの高周波特性を向上させるこ
とができる。また、界面変成層中の界面準位(電子トラ
ップ準位)の形成を抑えることができ、Idドリフト現
象を抑制することができる。
【0021】本発明(請求項4)に係わる半導体装置の
電極では、上記の半導体装置の電極(請求項1ないし3
のいずれか)において、上記酸素吸収層が、Tiからな
るものであるから、このTiはGaAsと極めて熱的に
安定な接合を形成し、かつ上記界面変成層を構成するG
a2 O3 ,As2 O3 と反応してTi−Oを形成するた
め、界面変成層の酸素はTi層に取り込まれる。従っ
て、界面変成層中の酸素に起因する界面準位(電子トラ
ップ準位)の形成を抑えることができ、この電極をゲー
ト電極として備えたFETにおいて、Idドリフト現象
を抑制することができる。
電極では、上記の半導体装置の電極(請求項1ないし3
のいずれか)において、上記酸素吸収層が、Tiからな
るものであるから、このTiはGaAsと極めて熱的に
安定な接合を形成し、かつ上記界面変成層を構成するG
a2 O3 ,As2 O3 と反応してTi−Oを形成するた
め、界面変成層の酸素はTi層に取り込まれる。従っ
て、界面変成層中の酸素に起因する界面準位(電子トラ
ップ準位)の形成を抑えることができ、この電極をゲー
ト電極として備えたFETにおいて、Idドリフト現象
を抑制することができる。
【0022】本発明(請求項5)に係わる半導体装置の
電極では、上記の半導体装置の電極(請求項1ないし3
のいずれか)において、上記酸素吸収層が、TiNから
なるものであるから、このTiNはGaAsと極めて熱
的に安定な接合を形成し、かつ上記界面変成層を構成す
るGa2 O3 ,As2 O3 と反応してTi−Oを形成す
るため、界面変成層の酸素はTiN層に取り込まれる。
従って、界面変成層中の酸素に起因する界面準位(電子
トラップ準位)の形成を抑えることができ、この電極を
ゲート電極として備えたFETにおいて、Idドリフト
現象を抑制することができる。
電極では、上記の半導体装置の電極(請求項1ないし3
のいずれか)において、上記酸素吸収層が、TiNから
なるものであるから、このTiNはGaAsと極めて熱
的に安定な接合を形成し、かつ上記界面変成層を構成す
るGa2 O3 ,As2 O3 と反応してTi−Oを形成す
るため、界面変成層の酸素はTiN層に取り込まれる。
従って、界面変成層中の酸素に起因する界面準位(電子
トラップ準位)の形成を抑えることができ、この電極を
ゲート電極として備えたFETにおいて、Idドリフト
現象を抑制することができる。
【0023】本発明(請求項6)に係わる半導体装置の
電極では、上記の半導体装置の電極(請求項1ないし3
のいずれか)において、上記酸素吸収層が、Niからな
るものであるから、このNiは上記界面変成層中のGa
2 O3 と反応してNi−Oを形成するため、界面変成層
の酸素はNi層に取り込まれる。従って、酸素に起因す
る界面変成層中の界面準位(電子トラップ準位)の形成
を抑えることができ、この電極をゲート電極として備え
たFETにおいて、Idドリフト現象を抑制することが
できる。また、NiはGaAsと反応し、Ni層とn型
GaAs層の界面にNi−GaAs合金層が形成され、
熱的に安定な接合が得られる。これにより、ゲート電極
とn型GaAs層の間のショットキー接合特性を改善す
ることができ、さらに両者の密着性を向上させることが
できる。
電極では、上記の半導体装置の電極(請求項1ないし3
のいずれか)において、上記酸素吸収層が、Niからな
るものであるから、このNiは上記界面変成層中のGa
2 O3 と反応してNi−Oを形成するため、界面変成層
の酸素はNi層に取り込まれる。従って、酸素に起因す
る界面変成層中の界面準位(電子トラップ準位)の形成
を抑えることができ、この電極をゲート電極として備え
たFETにおいて、Idドリフト現象を抑制することが
できる。また、NiはGaAsと反応し、Ni層とn型
GaAs層の界面にNi−GaAs合金層が形成され、
熱的に安定な接合が得られる。これにより、ゲート電極
とn型GaAs層の間のショットキー接合特性を改善す
ることができ、さらに両者の密着性を向上させることが
できる。
【0024】本発明(請求項7)に係わる半導体装置の
電極では、上記の半導体装置の電極(請求項4ないし6
のいずれか)において、上記酸素吸収層の厚さが、1な
いし20nmであるものであるから、上記酸素吸収層は
上記界面変成層から酸素を取り込むために必要な充分な
厚さを有しており、この電極をゲート電極として備えた
FETにおいて、Idドリフト現象を抑制することがで
きる。さらに、上記酸素吸収層の上記の厚さの範囲にお
いては、高融点金属層を用いることによって得られる電
極の熱的安定性を確保することができる。
電極では、上記の半導体装置の電極(請求項4ないし6
のいずれか)において、上記酸素吸収層の厚さが、1な
いし20nmであるものであるから、上記酸素吸収層は
上記界面変成層から酸素を取り込むために必要な充分な
厚さを有しており、この電極をゲート電極として備えた
FETにおいて、Idドリフト現象を抑制することがで
きる。さらに、上記酸素吸収層の上記の厚さの範囲にお
いては、高融点金属層を用いることによって得られる電
極の熱的安定性を確保することができる。
【0025】本発明(請求項8)に係わる半導体装置の
電極の製造方法では、半導体層上に第1の絶縁膜を形成
した後、上記半導体層上のリセス溝を形成すべき領域の
上記第1絶縁膜をエッチングにより除去し、上記第1絶
縁膜に開口部を形成する工程と、上記開口部に露出して
いる上記半導体層をエッチングし、リセス溝を形成する
工程と、全面に第2の絶縁膜を形成した後、異方性エッ
チングを行い、上記第1絶縁膜の上記開口部の側面及び
上記リセス溝の側面に上記第2の絶縁膜からなる側壁を
形成する工程と、全面に、酸素と容易に結合する材料か
らなる酸素吸収層、高融点金属層及び低抵抗金属層を順
次被着させ電極積層膜を形成する工程と、上記電極積層
膜の電極上部を形成すべき領域以外の部分を除去する工
程と、上記第1絶縁膜及び上記第2絶縁膜をエッチング
により除去し、その下部の幅より上部の幅が広いT字型
の断面形状を有し、上記酸素吸収層、上記高融点金属層
及び上記低抵抗金属層よりなる電極を形成する工程とを
含むから、上記酸素吸収層が最下層となる断面がT字型
形状の電極を安定して形成することができる。この電極
は、高融点金属層上に低抵抗金属層を備え、かつ断面が
T字型形状であるため、その電気抵抗を低く抑えること
ができ、この電極をゲート電極として備えたFETの高
周波特性を向上させることができる。また、界面変成層
中の酸素を酸素吸収層中に取り込むことができるため、
界面変成層中の酸素に起因する界面準位(電子トラップ
準位)の形成を抑えることができ、Idドリフト現象を
抑制することができる。
電極の製造方法では、半導体層上に第1の絶縁膜を形成
した後、上記半導体層上のリセス溝を形成すべき領域の
上記第1絶縁膜をエッチングにより除去し、上記第1絶
縁膜に開口部を形成する工程と、上記開口部に露出して
いる上記半導体層をエッチングし、リセス溝を形成する
工程と、全面に第2の絶縁膜を形成した後、異方性エッ
チングを行い、上記第1絶縁膜の上記開口部の側面及び
上記リセス溝の側面に上記第2の絶縁膜からなる側壁を
形成する工程と、全面に、酸素と容易に結合する材料か
らなる酸素吸収層、高融点金属層及び低抵抗金属層を順
次被着させ電極積層膜を形成する工程と、上記電極積層
膜の電極上部を形成すべき領域以外の部分を除去する工
程と、上記第1絶縁膜及び上記第2絶縁膜をエッチング
により除去し、その下部の幅より上部の幅が広いT字型
の断面形状を有し、上記酸素吸収層、上記高融点金属層
及び上記低抵抗金属層よりなる電極を形成する工程とを
含むから、上記酸素吸収層が最下層となる断面がT字型
形状の電極を安定して形成することができる。この電極
は、高融点金属層上に低抵抗金属層を備え、かつ断面が
T字型形状であるため、その電気抵抗を低く抑えること
ができ、この電極をゲート電極として備えたFETの高
周波特性を向上させることができる。また、界面変成層
中の酸素を酸素吸収層中に取り込むことができるため、
界面変成層中の酸素に起因する界面準位(電子トラップ
準位)の形成を抑えることができ、Idドリフト現象を
抑制することができる。
【0026】本発明(請求項9)に係わる半導体装置の
電極の製造方法では、上記の半導体装置の電極の製造方
法(請求項8)において、酸素吸収層をその膜厚が1な
いし20nmとなるように被着させるから、上記第1及
び第2絶縁膜をエッチングにより除去する際に上記酸素
吸収層はその膜厚が20nm以下と薄いためエッチング
されることは無く、電極の剥離も発生しない。すなわ
ち、電極を安定して形成することができる。上記酸素吸
収層は上記界面変成層から酸素を取り込むために必要な
充分な厚さを有しているため、この電極をゲート電極と
して備えたFETにおいて、Idドリフト現象を抑制す
ることができる。また、上記酸素吸収層の上記の厚さの
範囲においては、高融点金属層を用いることによって得
られる電極の熱的安定性を確保することができる。
電極の製造方法では、上記の半導体装置の電極の製造方
法(請求項8)において、酸素吸収層をその膜厚が1な
いし20nmとなるように被着させるから、上記第1及
び第2絶縁膜をエッチングにより除去する際に上記酸素
吸収層はその膜厚が20nm以下と薄いためエッチング
されることは無く、電極の剥離も発生しない。すなわ
ち、電極を安定して形成することができる。上記酸素吸
収層は上記界面変成層から酸素を取り込むために必要な
充分な厚さを有しているため、この電極をゲート電極と
して備えたFETにおいて、Idドリフト現象を抑制す
ることができる。また、上記酸素吸収層の上記の厚さの
範囲においては、高融点金属層を用いることによって得
られる電極の熱的安定性を確保することができる。
【0027】
実施例1.本発明の第1の実施例について説明する。図
1に本実施例のGaAsMESFETのゲート電極を示
す。1は半絶縁性GaAs基板、2はFETの動作層で
あるn型GaAs層、3はリセス溝、4はゲート電極、
4aはWSi層、4bはAu層、5はソース電極、6は
ドレイン電極、7はTiからなる酸素吸収層、8はGa
As自然酸化膜である。GaAs自然酸化膜は、GaA
sが大気に触れることにより、その表面に自然に形成さ
れる非常に薄い酸化膜である。この電極の基本的構造
は、図5に示した従来のGaAsMESFETのT字型
ゲート電極と類似しているが、n型GaAs層2とWS
i層4aとの間に厚さ10nmのTiからなる酸素吸収
層7が設けられている点が異なる。
1に本実施例のGaAsMESFETのゲート電極を示
す。1は半絶縁性GaAs基板、2はFETの動作層で
あるn型GaAs層、3はリセス溝、4はゲート電極、
4aはWSi層、4bはAu層、5はソース電極、6は
ドレイン電極、7はTiからなる酸素吸収層、8はGa
As自然酸化膜である。GaAs自然酸化膜は、GaA
sが大気に触れることにより、その表面に自然に形成さ
れる非常に薄い酸化膜である。この電極の基本的構造
は、図5に示した従来のGaAsMESFETのT字型
ゲート電極と類似しているが、n型GaAs層2とWS
i層4aとの間に厚さ10nmのTiからなる酸素吸収
層7が設けられている点が異なる。
【0028】図2に本実施例のGaAsMESFETの
ゲート電極の製造方法を示す。まず、厚さ350nm程
度のn型GaAs層2上の全面に厚さ約200nmの第
1のSiO膜を被着させた後、リセス溝を形成すべき領
域に開口部を有するフォトレジスト11を形成し、この
フォトレジストをマスクとして図2(a) に示すように、
第1SiO膜10をエッチングして開口部を形成し、さ
らに、この第1SiO膜をマスクとしてn型GaAs層
2をエッチングして、リセス溝3を形成する。この際の
リセス溝の深さは300nm程度となるようにする。次
に、上記フォトレジスト11を除去した後、図2(b) に
示すように、全面に厚さ200〜400nmの第2のS
iO膜12を被着させる。さらに、図2(c) に示すよう
に、この第2SiO膜に対して、異方性エッチングを行
い、上記第1SiO膜の開口部及び上記リセス溝の内側
面にのみ、第2SiO膜を残し、SiO側壁13を形成
する。このSiO側壁によって形成される開口部の幅
(側壁間の距離)は、0.3μm程度となるようにす
る。これがゲート長となる。ただし、この開口部の幅
は、上記第1SiO膜に形成された開口部の幅及び上記
第2SiO膜の膜厚によって制御することができる。次
に、全面に厚さ10nmのTi層7、厚さ約200nm
のWSi層4a及び厚さ約400nmのAu層4bを順
次スパッタ法を用いて被着させる。さらに、このAu層
4b上のゲート上部を形成すべき領域にレジストを形成
した後、このレジストをマスクとして、Au層をイオン
ミリングを用いてエッチングし、さらにWSi層及びT
i層を反応性イオンエッチングを用いてエッチングす
る。これにより、ゲート電極を構成するTi層7、WS
i層4a及びAu層4bが形成される。この後、図2
(d) に示すように、Au層4b上のレジストを除去す
る。次に、フッ酸系のエッチング液を用いて、第1Si
O膜10及びSiO側壁13を除去することにより、図
2(e) に示すように、最下層に酸素吸収層であるTi層
7を備え、その上にWSi層4a及びAu層4bが積層
された、断面形状がT字型のゲート電極が形成される。
さらに、ソース電極5及びドレイン電極6を形成するこ
とにより、図1に示したようなGaAsMESFETが
得られる。
ゲート電極の製造方法を示す。まず、厚さ350nm程
度のn型GaAs層2上の全面に厚さ約200nmの第
1のSiO膜を被着させた後、リセス溝を形成すべき領
域に開口部を有するフォトレジスト11を形成し、この
フォトレジストをマスクとして図2(a) に示すように、
第1SiO膜10をエッチングして開口部を形成し、さ
らに、この第1SiO膜をマスクとしてn型GaAs層
2をエッチングして、リセス溝3を形成する。この際の
リセス溝の深さは300nm程度となるようにする。次
に、上記フォトレジスト11を除去した後、図2(b) に
示すように、全面に厚さ200〜400nmの第2のS
iO膜12を被着させる。さらに、図2(c) に示すよう
に、この第2SiO膜に対して、異方性エッチングを行
い、上記第1SiO膜の開口部及び上記リセス溝の内側
面にのみ、第2SiO膜を残し、SiO側壁13を形成
する。このSiO側壁によって形成される開口部の幅
(側壁間の距離)は、0.3μm程度となるようにす
る。これがゲート長となる。ただし、この開口部の幅
は、上記第1SiO膜に形成された開口部の幅及び上記
第2SiO膜の膜厚によって制御することができる。次
に、全面に厚さ10nmのTi層7、厚さ約200nm
のWSi層4a及び厚さ約400nmのAu層4bを順
次スパッタ法を用いて被着させる。さらに、このAu層
4b上のゲート上部を形成すべき領域にレジストを形成
した後、このレジストをマスクとして、Au層をイオン
ミリングを用いてエッチングし、さらにWSi層及びT
i層を反応性イオンエッチングを用いてエッチングす
る。これにより、ゲート電極を構成するTi層7、WS
i層4a及びAu層4bが形成される。この後、図2
(d) に示すように、Au層4b上のレジストを除去す
る。次に、フッ酸系のエッチング液を用いて、第1Si
O膜10及びSiO側壁13を除去することにより、図
2(e) に示すように、最下層に酸素吸収層であるTi層
7を備え、その上にWSi層4a及びAu層4bが積層
された、断面形状がT字型のゲート電極が形成される。
さらに、ソース電極5及びドレイン電極6を形成するこ
とにより、図1に示したようなGaAsMESFETが
得られる。
【0029】本実施例のゲート電極を備えたGaAsM
ESFETのIdドリフト量のTi層厚依存性を図3に
示す。Idドリフト量とは、ゲート電極に逆方向バイア
ス電圧を降伏電圧付近まで印加した後に測定したドレイ
ン電流Idと順方向バイアス電圧を印加した後に測定し
たIdの差である。ただし、いずれのIdの測定も同一
のゲートバイアス電圧において行われている。この図の
縦軸のIdドリフト量は、Ti層厚=0nmのときのI
dドリフト量で規格化したものである。図から、Ti層
厚=20nmで完全にIdドリフトが抑制されているこ
とがわかる。また、図4に本実施例によるGaAsME
SFETのゲート電極(Ti層厚10nm)に、逆方向
バイアス電圧を降伏電圧付近まで印加した後のVd−I
d特性(図中の実線)と順方向バイアス電圧を印加した
後のVd−Id特性(図中の点線)を示す。これらのV
d−Id特性は、ほぼ一致しており(図中では、実線と
点線が重なっている)、図6に示した従来のFETに見
られるようなIdの大きな変化は見られない。以上か
ら、ゲート電極の最下層にTiからなる酸素吸収層を有
する本実施例のゲート電極は、Idドリフト現象を抑制
する上で有効であることがわかる。
ESFETのIdドリフト量のTi層厚依存性を図3に
示す。Idドリフト量とは、ゲート電極に逆方向バイア
ス電圧を降伏電圧付近まで印加した後に測定したドレイ
ン電流Idと順方向バイアス電圧を印加した後に測定し
たIdの差である。ただし、いずれのIdの測定も同一
のゲートバイアス電圧において行われている。この図の
縦軸のIdドリフト量は、Ti層厚=0nmのときのI
dドリフト量で規格化したものである。図から、Ti層
厚=20nmで完全にIdドリフトが抑制されているこ
とがわかる。また、図4に本実施例によるGaAsME
SFETのゲート電極(Ti層厚10nm)に、逆方向
バイアス電圧を降伏電圧付近まで印加した後のVd−I
d特性(図中の実線)と順方向バイアス電圧を印加した
後のVd−Id特性(図中の点線)を示す。これらのV
d−Id特性は、ほぼ一致しており(図中では、実線と
点線が重なっている)、図6に示した従来のFETに見
られるようなIdの大きな変化は見られない。以上か
ら、ゲート電極の最下層にTiからなる酸素吸収層を有
する本実施例のゲート電極は、Idドリフト現象を抑制
する上で有効であることがわかる。
【0030】前述のように、n型GaAs層2の表面に
はGaAs自然酸化膜8が形成されており、ゲート電極
はこのGaAs自然酸化膜からなる界面変成層を挟んで
n型GaAs層とショットキー接合を形成している。こ
の界面変成層中には、酸素に起因する界面準位(電子ト
ラップ準位)が存在し、ゲート電極に印加するゲートバ
イアス電圧により、これらの界面準位が負に帯電したり
(電子を捕獲)、中和されたり(ホールを捕獲、すなわ
ち電子を放出)する。これにより、n型GaAs層中の
電荷空乏層の厚さが変化し、Idドリフト現象が発生す
るのである。しかし、本実施例においては、以下で述べ
るように、上記の界面準位(電子トラップ準位)の形成
を抑えることができる。
はGaAs自然酸化膜8が形成されており、ゲート電極
はこのGaAs自然酸化膜からなる界面変成層を挟んで
n型GaAs層とショットキー接合を形成している。こ
の界面変成層中には、酸素に起因する界面準位(電子ト
ラップ準位)が存在し、ゲート電極に印加するゲートバ
イアス電圧により、これらの界面準位が負に帯電したり
(電子を捕獲)、中和されたり(ホールを捕獲、すなわ
ち電子を放出)する。これにより、n型GaAs層中の
電荷空乏層の厚さが変化し、Idドリフト現象が発生す
るのである。しかし、本実施例においては、以下で述べ
るように、上記の界面準位(電子トラップ準位)の形成
を抑えることができる。
【0031】本実施例においては、ゲート電極の最下層
である酸素吸収層にTi層を用いている。Ga,As及
びTi原子と酸素原子とのボンディングエネルギーを比
較すると、Ga−Oでは84.5kcal/mol、As−Oで
は115.0kcal/molであるのに対しTi−Oでは16
0.7kcal/molとなっており、TiはGa、Asに比べ
圧倒的に酸素と結合し易いことがわかる。従って、上記
Ti層はこの層とn型GaAs層の間にあるGaAs自
然酸化膜(Ga酸化膜Ga2 O3 及びAs酸化膜As2
O3 の混在膜)からなる界面変質層から酸素を取り込
み、この界面変質層における酸素に起因する界面準位
(電子トラップ準位)の形成を抑えていると考えられ
る。これにより、上記のようにIdドリフト現象が抑制
されるのである。
である酸素吸収層にTi層を用いている。Ga,As及
びTi原子と酸素原子とのボンディングエネルギーを比
較すると、Ga−Oでは84.5kcal/mol、As−Oで
は115.0kcal/molであるのに対しTi−Oでは16
0.7kcal/molとなっており、TiはGa、Asに比べ
圧倒的に酸素と結合し易いことがわかる。従って、上記
Ti層はこの層とn型GaAs層の間にあるGaAs自
然酸化膜(Ga酸化膜Ga2 O3 及びAs酸化膜As2
O3 の混在膜)からなる界面変質層から酸素を取り込
み、この界面変質層における酸素に起因する界面準位
(電子トラップ準位)の形成を抑えていると考えられ
る。これにより、上記のようにIdドリフト現象が抑制
されるのである。
【0032】さらに、本実施例において、上記Ti層は
GaAs層と熱的に極めて安定な接合を形成する。ま
た、Ti層の厚さは20nm以下と薄いため、高融点金
属層を用いることによって得られるゲート電極の熱的安
定性を確保することができる。すなわち、Ti層が存在
することによって、WSi層を用いた従来のゲート電極
が有していた熱的安定性を損なうことは無い。
GaAs層と熱的に極めて安定な接合を形成する。ま
た、Ti層の厚さは20nm以下と薄いため、高融点金
属層を用いることによって得られるゲート電極の熱的安
定性を確保することができる。すなわち、Ti層が存在
することによって、WSi層を用いた従来のゲート電極
が有していた熱的安定性を損なうことは無い。
【0033】また、本実施例のゲート電極の製造方法に
おいては、Ti層7の厚さが20nm以下と薄いため、
第1SiO膜10及びSiO側壁13がフッ酸系のエッ
チング液を用いて除去される際、Tiはエッチングされ
ない。このため、安定したゲート電極形成が可能とな
る。(Ti層7が20nmより厚い場合は、Tiがエッ
チングされてしまい、ゲート電極がn型GaAs層から
剥離してしまう。)また、本実施例のゲート電極におい
ては、断面形状がT字型であり、さらにWSi層上に低
抵抗金属層であるAu層が形成されているため、ゲート
電極の電気抵抗を低減させることができ、これによりF
ETの高周波特性を向上させることができる。
おいては、Ti層7の厚さが20nm以下と薄いため、
第1SiO膜10及びSiO側壁13がフッ酸系のエッ
チング液を用いて除去される際、Tiはエッチングされ
ない。このため、安定したゲート電極形成が可能とな
る。(Ti層7が20nmより厚い場合は、Tiがエッ
チングされてしまい、ゲート電極がn型GaAs層から
剥離してしまう。)また、本実施例のゲート電極におい
ては、断面形状がT字型であり、さらにWSi層上に低
抵抗金属層であるAu層が形成されているため、ゲート
電極の電気抵抗を低減させることができ、これによりF
ETの高周波特性を向上させることができる。
【0034】なお、本実施例のゲート電極の製造方法に
おいては、リセス形成エッチングマスクの絶縁膜及びT
字型ゲート電極形成のための側壁絶縁膜として、SiO
膜を用いているが、これにSiON膜を用いても良い。
おいては、リセス形成エッチングマスクの絶縁膜及びT
字型ゲート電極形成のための側壁絶縁膜として、SiO
膜を用いているが、これにSiON膜を用いても良い。
【0035】実施例2.本発明の第2の実施例について
説明する。本実施例のGaAsMESFETのゲート電
極は、図1に示されているゲート電極において、酸素吸
収層7が厚さ1〜20nmのTiN層であるものであ
る。この層以外の電極構造は実施例1とまったく同じで
ある。
説明する。本実施例のGaAsMESFETのゲート電
極は、図1に示されているゲート電極において、酸素吸
収層7が厚さ1〜20nmのTiN層であるものであ
る。この層以外の電極構造は実施例1とまったく同じで
ある。
【0036】本実施例のGaAsMESFETのゲート
電極の製造方法は、図2に示した製造方法において、反
応性スパッタ法を用いてTiN(N組成比:10〜50
%)層を被着させることにより、酸素吸収層7の形成が
行われるものであり、これ以外は実施例1とまったく同
じである。
電極の製造方法は、図2に示した製造方法において、反
応性スパッタ法を用いてTiN(N組成比:10〜50
%)層を被着させることにより、酸素吸収層7の形成が
行われるものであり、これ以外は実施例1とまったく同
じである。
【0037】本実施例においても、実施例1と同様に、
ゲート電極の最下層である上記TiN層がこの層とn型
GaAs層の間にあるGaAs自然酸化膜からなる界面
変質層から酸素を取り込み、この界面変質層における酸
素に起因する界面準位(電子トラップ準位)の形成を抑
える。本実施例によるゲート電極を備えたGaAsME
SFETのIdドリフト量のTiN層厚依存性も、図3
に示した実施例1によるゲート電極を備えたGaAsM
ESFETのIdドリフト量のTi層厚依存性と同様の
傾向を示す。すなわち、ゲート電極の最下層にTiNか
らなる酸素吸収層を有する本実施例2のゲート電極も、
実施例1と同様に、Idドリフト現象の抑制に対して有
効である。
ゲート電極の最下層である上記TiN層がこの層とn型
GaAs層の間にあるGaAs自然酸化膜からなる界面
変質層から酸素を取り込み、この界面変質層における酸
素に起因する界面準位(電子トラップ準位)の形成を抑
える。本実施例によるゲート電極を備えたGaAsME
SFETのIdドリフト量のTiN層厚依存性も、図3
に示した実施例1によるゲート電極を備えたGaAsM
ESFETのIdドリフト量のTi層厚依存性と同様の
傾向を示す。すなわち、ゲート電極の最下層にTiNか
らなる酸素吸収層を有する本実施例2のゲート電極も、
実施例1と同様に、Idドリフト現象の抑制に対して有
効である。
【0038】さらに、本実施例においては、上記TiN
層はGaAs層と熱的に極めて安定な接合を形成する。
また、TiN層の厚さは20nm以下と薄いため、高融
点金属層を用いることによって得られるゲート電極の熱
的安定性を確保することができる。
層はGaAs層と熱的に極めて安定な接合を形成する。
また、TiN層の厚さは20nm以下と薄いため、高融
点金属層を用いることによって得られるゲート電極の熱
的安定性を確保することができる。
【0039】また、本実施例のゲート電極の製造方法に
おいては、TiN層7の厚さが20nm以下と薄いた
め、第1SiO膜10及びSiO側壁13がフッ酸系の
エッチング液を用いて除去される際、TiNはエッチン
グされない。このため、安定したゲート電極形成が可能
となる。
おいては、TiN層7の厚さが20nm以下と薄いた
め、第1SiO膜10及びSiO側壁13がフッ酸系の
エッチング液を用いて除去される際、TiNはエッチン
グされない。このため、安定したゲート電極形成が可能
となる。
【0040】また、本実施例のゲート電極も、実施例1
と同様に、断面形状がT字型であり、さらにWSi層上
に低抵抗金属層であるAu層が形成されているため、ゲ
ート電極の電気抵抗を低減させることができ、これによ
りFETの高周波特性を向上させることができる。
と同様に、断面形状がT字型であり、さらにWSi層上
に低抵抗金属層であるAu層が形成されているため、ゲ
ート電極の電気抵抗を低減させることができ、これによ
りFETの高周波特性を向上させることができる。
【0041】実施例3.本発明の第3の実施例について
説明する。本実施例のGaAsMESFETのゲート電
極は、図1に示されているゲート電極において、酸素吸
収層7が厚さ1〜20nmのNi層であるものである。
この層以外の電極構造は実施例1とまったく同じであ
る。
説明する。本実施例のGaAsMESFETのゲート電
極は、図1に示されているゲート電極において、酸素吸
収層7が厚さ1〜20nmのNi層であるものである。
この層以外の電極構造は実施例1とまったく同じであ
る。
【0042】本実施例のGaAsMESFETのゲート
電極の製造方法は、図2に示した製造方法において、真
空蒸着法を用いてNi層を被着させることにより、酸素
吸収層7の形成が行われるものであり、これ以外は実施
例1とまったく同じである。
電極の製造方法は、図2に示した製造方法において、真
空蒸着法を用いてNi層を被着させることにより、酸素
吸収層7の形成が行われるものであり、これ以外は実施
例1とまったく同じである。
【0043】本実施例においては、ゲート電極の最下層
はNi層である。Ga,As及びNi原子と酸素原子と
のボンディングエネルギーを比較すると、前述のように
Ga−Oでは84.5kcal/mol、As−Oでは115.
0kcal/molであるのに対しNi−Oでは91.3kcal/m
olとなっており、NiはAsよりは酸素と結合し難い
が、Gaよりは酸素と結合し易いことがわかる。従っ
て、上記Ni層は、この層とn型GaAs層の間にある
GaAs自然酸化膜からなる界面変質層からある程度酸
素を取り込み、この界面変質層における酸素に起因する
界面準位(電子トラップ準位)の形成を抑えていると考
えられる。本実施例のゲート電極を備えたGaAsME
SFETのIdドリフト量のNi層厚依存性も、図3に
示した実施例1のゲート電極を備えたGaAsMESF
ETのIdドリフト量のTi層厚依存性と同様の傾向を
示す。すなわち、ゲート電極の最下層にNiからなる酸
素吸収層を有する本実施例3のゲート電極も、実施例
1,2と同様に、Idドリフト現象の抑制に対して有効
である。
はNi層である。Ga,As及びNi原子と酸素原子と
のボンディングエネルギーを比較すると、前述のように
Ga−Oでは84.5kcal/mol、As−Oでは115.
0kcal/molであるのに対しNi−Oでは91.3kcal/m
olとなっており、NiはAsよりは酸素と結合し難い
が、Gaよりは酸素と結合し易いことがわかる。従っ
て、上記Ni層は、この層とn型GaAs層の間にある
GaAs自然酸化膜からなる界面変質層からある程度酸
素を取り込み、この界面変質層における酸素に起因する
界面準位(電子トラップ準位)の形成を抑えていると考
えられる。本実施例のゲート電極を備えたGaAsME
SFETのIdドリフト量のNi層厚依存性も、図3に
示した実施例1のゲート電極を備えたGaAsMESF
ETのIdドリフト量のTi層厚依存性と同様の傾向を
示す。すなわち、ゲート電極の最下層にNiからなる酸
素吸収層を有する本実施例3のゲート電極も、実施例
1,2と同様に、Idドリフト現象の抑制に対して有効
である。
【0044】また、温度300℃程度で熱処理すること
により、NiはGaAsと反応し、Ni層とn型GaA
s層の界面にNi−GaAs合金層が形成され、熱的に
安定な接合が得られる。これにより、ゲート電極とn型
GaAs層の間のショットキー接合特性が改善され、さ
らに両者の密着性も良好なものとなる。
により、NiはGaAsと反応し、Ni層とn型GaA
s層の界面にNi−GaAs合金層が形成され、熱的に
安定な接合が得られる。これにより、ゲート電極とn型
GaAs層の間のショットキー接合特性が改善され、さ
らに両者の密着性も良好なものとなる。
【0045】さらに、本実施例においては、Ni層の厚
さは20nm以下と薄いため、高融点金属層を用いるこ
とによって得られるゲート電極の熱的安定性を確保する
ことができる。
さは20nm以下と薄いため、高融点金属層を用いるこ
とによって得られるゲート電極の熱的安定性を確保する
ことができる。
【0046】また、本実施例のゲート電極の製造方法に
おいては、Ni層7の厚さが20nm以下と薄いため、
第1SiO膜10及びSiO側壁13がフッ酸系のエッ
チング液を用いて除去される際、Niはエッチングされ
ない。このため、安定したゲート電極形成が可能とな
る。
おいては、Ni層7の厚さが20nm以下と薄いため、
第1SiO膜10及びSiO側壁13がフッ酸系のエッ
チング液を用いて除去される際、Niはエッチングされ
ない。このため、安定したゲート電極形成が可能とな
る。
【0047】また、本実施例によるゲート電極も、実施
例1,2と同様に、断面形状がT字型であり、さらにW
Si層上に低抵抗金属層であるAu層が形成されている
ため、ゲート電極の電気抵抗を低減させることができ、
これによりFETの高周波特性を向上させることができ
る。
例1,2と同様に、断面形状がT字型であり、さらにW
Si層上に低抵抗金属層であるAu層が形成されている
ため、ゲート電極の電気抵抗を低減させることができ、
これによりFETの高周波特性を向上させることができ
る。
【0048】
【発明の効果】本発明(請求項1)に係わる半導体装置
の電極によれば、半導体層上に形成された、酸素と容易
に結合する材料からなる酸素吸収層と、該酸素吸収層上
に形成された高融点金属層とを備えたから、この電極を
ゲート電極として備えたFETにおいて、Idドリフト
現象を抑制することができる。
の電極によれば、半導体層上に形成された、酸素と容易
に結合する材料からなる酸素吸収層と、該酸素吸収層上
に形成された高融点金属層とを備えたから、この電極を
ゲート電極として備えたFETにおいて、Idドリフト
現象を抑制することができる。
【0049】本発明(請求項2)に係わる半導体装置の
電極によれば、上記の半導体装置の電極(請求項1)に
おいて、上記高融点金属層の断面形状が、その下部の幅
より上部の幅が広いT字型形状であるから、電極の抵抗
を低減させることができ、この電極をゲート電極として
備えたFETの高周波特性を向上させることができる。
また、上記酸素吸収層を備えているため、Idドリフト
現象を抑制することができる。
電極によれば、上記の半導体装置の電極(請求項1)に
おいて、上記高融点金属層の断面形状が、その下部の幅
より上部の幅が広いT字型形状であるから、電極の抵抗
を低減させることができ、この電極をゲート電極として
備えたFETの高周波特性を向上させることができる。
また、上記酸素吸収層を備えているため、Idドリフト
現象を抑制することができる。
【0050】本発明(請求項3)に係わる半導体装置の
電極によれば、上記の半導体装置の電極(請求項1また
は2)において、上記高融点金属層上に低抵抗金属層を
備えたから、さらに電極抵抗を低減でき、この電極をゲ
ート電極として備えたFETの高周波特性を向上させる
ことができる。また、上記酸素吸収層を備えているた
め、Idドリフト現象を抑制することができる。
電極によれば、上記の半導体装置の電極(請求項1また
は2)において、上記高融点金属層上に低抵抗金属層を
備えたから、さらに電極抵抗を低減でき、この電極をゲ
ート電極として備えたFETの高周波特性を向上させる
ことができる。また、上記酸素吸収層を備えているた
め、Idドリフト現象を抑制することができる。
【0051】本発明(請求項4)に係わる半導体装置の
電極によれば、上記の半導体装置の電極(請求項1ない
し3のいずれか)において、上記酸素吸収層が、Tiか
らなるものであるから、このTiはGaAsと極めて熱
的に安定な接合を形成し、かつ、この電極をゲート電極
として備えたFETにおいて、Idドリフト現象を抑制
することができる。
電極によれば、上記の半導体装置の電極(請求項1ない
し3のいずれか)において、上記酸素吸収層が、Tiか
らなるものであるから、このTiはGaAsと極めて熱
的に安定な接合を形成し、かつ、この電極をゲート電極
として備えたFETにおいて、Idドリフト現象を抑制
することができる。
【0052】本発明(請求項5)に係わる半導体装置の
電極によれば、上記の半導体装置の電極(請求項1ない
し3のいずれか)において、上記酸素吸収層が、TiN
からなるものであるから、このTiNはGaAsと極め
て熱的に安定な接合を形成し、かつ、この電極をゲート
電極として備えたFETにおいて、Idドリフト現象を
抑制することができる。
電極によれば、上記の半導体装置の電極(請求項1ない
し3のいずれか)において、上記酸素吸収層が、TiN
からなるものであるから、このTiNはGaAsと極め
て熱的に安定な接合を形成し、かつ、この電極をゲート
電極として備えたFETにおいて、Idドリフト現象を
抑制することができる。
【0053】本発明(請求項6)に係わる半導体装置の
電極によれば、上記の半導体装置の電極(請求項1ない
し3のいずれか)において、上記酸素吸収層が、Niか
らなるものであるから、この電極をゲート電極として備
えたFETにおいて、Idドリフト現象を抑制すること
ができる。また、Ni層とn型GaAs層の間では熱的
に安定な接合が得られ、ゲート電極とn型GaAs層の
間のショットキー接合特性を改善することができ、さら
に両者の密着性を向上させることができる。
電極によれば、上記の半導体装置の電極(請求項1ない
し3のいずれか)において、上記酸素吸収層が、Niか
らなるものであるから、この電極をゲート電極として備
えたFETにおいて、Idドリフト現象を抑制すること
ができる。また、Ni層とn型GaAs層の間では熱的
に安定な接合が得られ、ゲート電極とn型GaAs層の
間のショットキー接合特性を改善することができ、さら
に両者の密着性を向上させることができる。
【0054】本発明(請求項7)に係わる半導体装置の
電極によれば、上記の半導体装置の電極(請求項4ない
し6のいずれか)において、上記酸素吸収層の厚さが、
1ないし20nmであるものであるから、この電極をゲ
ート電極として備えたFETにおいて、Idドリフト現
象を抑制することができる。さらに、上記酸素吸収層の
上記の厚さの範囲においては、高融点金属層を用いるこ
とによって得られる電極の熱的安定性を確保することが
できる。
電極によれば、上記の半導体装置の電極(請求項4ない
し6のいずれか)において、上記酸素吸収層の厚さが、
1ないし20nmであるものであるから、この電極をゲ
ート電極として備えたFETにおいて、Idドリフト現
象を抑制することができる。さらに、上記酸素吸収層の
上記の厚さの範囲においては、高融点金属層を用いるこ
とによって得られる電極の熱的安定性を確保することが
できる。
【0055】本発明(請求項8)に係わる半導体装置の
電極の製造方法によれば、半導体層上に第1の絶縁膜を
形成した後、上記半導体層上のリセス溝を形成すべき領
域の上記第1絶縁膜をエッチングにより除去し、上記第
1絶縁膜に開口部を形成する工程と、上記開口部に露出
している上記半導体層をエッチングし、リセス溝を形成
する工程と、全面に第2の絶縁膜を形成した後、異方性
エッチングを行い、上記第1絶縁膜の上記開口部の側面
及び上記リセス溝の側面に上記第2の絶縁膜からなる側
壁を形成する工程と、全面に、酸素と容易に結合する材
料からなる酸素吸収層、高融点金属層及び低抵抗金属層
を順次被着させ電極積層膜を形成する工程と、上記電極
積層膜の電極上部を形成すべき領域以外の部分を除去す
る工程と、上記第1絶縁膜及び上記第2絶縁膜をエッチ
ングにより除去し、その下部の幅より上部の幅が広いT
字型の断面形状を有し、上記酸素吸収層、上記高融点金
属層及び上記低抵抗金属層よりなる電極を形成する工程
とを含むから、上記酸素吸収層が最下層となる断面がT
字型形状の電極を安定して形成することができる。従っ
て、この電極の電気抵抗を低く抑えることができ、この
電極をゲート電極として備えたFETの高周波特性を向
上させることができる。また、Idドリフト現象を抑制
することができる。
電極の製造方法によれば、半導体層上に第1の絶縁膜を
形成した後、上記半導体層上のリセス溝を形成すべき領
域の上記第1絶縁膜をエッチングにより除去し、上記第
1絶縁膜に開口部を形成する工程と、上記開口部に露出
している上記半導体層をエッチングし、リセス溝を形成
する工程と、全面に第2の絶縁膜を形成した後、異方性
エッチングを行い、上記第1絶縁膜の上記開口部の側面
及び上記リセス溝の側面に上記第2の絶縁膜からなる側
壁を形成する工程と、全面に、酸素と容易に結合する材
料からなる酸素吸収層、高融点金属層及び低抵抗金属層
を順次被着させ電極積層膜を形成する工程と、上記電極
積層膜の電極上部を形成すべき領域以外の部分を除去す
る工程と、上記第1絶縁膜及び上記第2絶縁膜をエッチ
ングにより除去し、その下部の幅より上部の幅が広いT
字型の断面形状を有し、上記酸素吸収層、上記高融点金
属層及び上記低抵抗金属層よりなる電極を形成する工程
とを含むから、上記酸素吸収層が最下層となる断面がT
字型形状の電極を安定して形成することができる。従っ
て、この電極の電気抵抗を低く抑えることができ、この
電極をゲート電極として備えたFETの高周波特性を向
上させることができる。また、Idドリフト現象を抑制
することができる。
【0056】本発明(請求項9)に係わる半導体装置の
電極の製造方法によれば、上記の半導体装置の電極の製
造方法(請求項8)において、上記酸素吸収層をその膜
厚が1ないし20nmとなるように被着させるから、上
記第1及び第2絶縁膜をエッチングにより除去する際に
上記酸素吸収層はエッチングされることは無く、電極の
剥離も発生しない。すなわち、電極を安定して形成する
ことができる。また、この電極をゲート電極として備え
たFETにおいて、Idドリフト現象を抑制することが
できる。さらに、高融点金属層を用いることによって得
られる電極の熱的安定性を確保することができる。
電極の製造方法によれば、上記の半導体装置の電極の製
造方法(請求項8)において、上記酸素吸収層をその膜
厚が1ないし20nmとなるように被着させるから、上
記第1及び第2絶縁膜をエッチングにより除去する際に
上記酸素吸収層はエッチングされることは無く、電極の
剥離も発生しない。すなわち、電極を安定して形成する
ことができる。また、この電極をゲート電極として備え
たFETにおいて、Idドリフト現象を抑制することが
できる。さらに、高融点金属層を用いることによって得
られる電極の熱的安定性を確保することができる。
【図1】 本発明の第1ないし第3の実施例によるGa
AsMESFETのゲート電極の断面図である。
AsMESFETのゲート電極の断面図である。
【図2】 本発明の第1ないし第3の実施例によるGa
AsMESFETのゲート電極の製造方法を説明する断
面図である。
AsMESFETのゲート電極の製造方法を説明する断
面図である。
【図3】 本発明の第1の実施例によるゲート電極を備
えたGaAsMESFETのIdドリフト量のTi層厚
依存性を示す図である。
えたGaAsMESFETのIdドリフト量のTi層厚
依存性を示す図である。
【図4】 本発明の第1の実施例によるゲート電極を備
えたGaAsMESFETのId−Vd特性を示す図で
ある。
えたGaAsMESFETのId−Vd特性を示す図で
ある。
【図5】 従来のT字型高融点金属ゲート電極の断面図
である。
である。
【図6】 従来のT字型高融点金属ゲート電極を備えた
GaAsMESFETのId−Vd特性を示す図であ
る。
GaAsMESFETのId−Vd特性を示す図であ
る。
【図7】 従来の高融点金属ゲート電極を備えたGaA
sMESFETのIdドリフト現象の発生原因を説明す
る図である。
sMESFETのIdドリフト現象の発生原因を説明す
る図である。
1 半絶縁性GaAs基板、2 n型GaAs層、3
リセス溝、4 ゲート電極、4a WSi層、4b A
u層、5 ソース電極、6 ドレイン電極、7 酸素吸
収層(Ti,TiNまたはNi層)、8 GaAs自然
酸化膜、10 第1SiO膜、11 フォトレジスト、
12 第2SiO膜、13 SiO側壁、20 電荷空
乏層、21 負に帯電している界面準位。
リセス溝、4 ゲート電極、4a WSi層、4b A
u層、5 ソース電極、6 ドレイン電極、7 酸素吸
収層(Ti,TiNまたはNi層)、8 GaAs自然
酸化膜、10 第1SiO膜、11 フォトレジスト、
12 第2SiO膜、13 SiO側壁、20 電荷空
乏層、21 負に帯電している界面準位。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/28 301 T 29/43 9171−4M H01L 29/80 F (72)発明者 國井 徹郎 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社光・マイクロ波デバイス開発研究 所内
Claims (9)
- 【請求項1】 半導体層上に形成された、酸素と容易に
結合する材料からなる酸素吸収層と、 該酸素吸収層上に形成された高融点金属層とを備えたこ
とを特徴とする半導体装置の電極。 - 【請求項2】 請求項1に記載の半導体装置の電極にお
いて、 上記高融点金属層の断面形状は、その下部の幅より上部
の幅が広いT字型形状であることを特徴とする半導体装
置の電極。 - 【請求項3】 請求項1または2に記載の半導体装置の
電極において、 上記高融点金属層上に低抵抗金属層を備えたことを特徴
とする半導体装置の電極。 - 【請求項4】 請求項1ないし3のいずれかに記載の半
導体装置の電極において、 上記酸素吸収層は、Tiからなることを特徴とする半導
体装置の電極。 - 【請求項5】 請求項1ないし3のいずれかに記載の半
導体装置の電極において、 上記酸素吸収層は、TiNからなることを特徴とする半
導体装置の電極。 - 【請求項6】 請求項1ないし3のいずれかに記載の半
導体装置の電極において、 上記酸素吸収層は、Niからなることを特徴とする半導
体装置の電極。 - 【請求項7】 請求項4ないし6のいずれかに記載の半
導体装置の電極において、 上記酸素吸収層の厚さは、1ないし20nmであること
を特徴とする半導体装置の電極。 - 【請求項8】 半導体層上に第1の絶縁膜を形成した
後、上記半導体層上のリセス溝を形成すべき領域の上記
第1絶縁膜をエッチングにより除去し、上記第1絶縁膜
に開口部を形成する工程と、 上記開口部に露出している上記半導体層をエッチング
し、リセス溝を形成する工程と、 全面に第2の絶縁膜を形成した後、異方性エッチングを
行い、上記第1絶縁膜の上記開口部の側面及び上記リセ
ス溝の側面に上記第2絶縁膜からなる側壁を形成する工
程と、 全面に、酸素と容易に結合する材料からなる酸素吸収
層、高融点金属層及び低抵抗金属層を順次被着させ電極
積層膜を形成する工程と、 上記電極積層膜の電極上部を形成すべき領域以外の部分
を除去する工程と、 上記第1絶縁膜及び上記第2絶縁膜をエッチングにより
除去し、その下部の幅より上部の幅が広いT字型の断面
形状を有し、上記酸素吸収層、上記高融点金属層及び上
記低抵抗金属層よりなる電極を形成する工程とを含むこ
とを特徴とする半導体装置の電極の製造方法。 - 【請求項9】 請求項8に記載の半導体装置の電極の製
造方法において、 上記酸素吸収層は、その膜厚が1ないし20nmとなる
ように被着させることを特徴とする半導体装置の電極の
製造方法。
Priority Applications (2)
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---|---|---|---|
JP6231218A JPH0897236A (ja) | 1994-09-27 | 1994-09-27 | 半導体装置の電極,及びその製造方法 |
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JP6231218A JPH0897236A (ja) | 1994-09-27 | 1994-09-27 | 半導体装置の電極,及びその製造方法 |
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- 1995-09-22 US US08/532,277 patent/US5693560A/en not_active Expired - Fee Related
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