JPH0897236A - 半導体装置の電極，及びその製造方法 - Google Patents
半導体装置の電極，及びその製造方法Info
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Abstract
(57)【要約】
【目的】 高融点金属層を有するゲート電極を備えたＧ
ａＡｓＭＥＳＦＥＴにおいてＩｄドリフト現象を抑制す
る。 【構成】 ゲート電極４において、ｎ型ＧａＡｓ層２と
高融点金属層であるＷＳｉ層４ａとの間にＴｉ、ＴｉＮ
またはＮｉからなる厚さ１〜２０ｎｍの酸素吸収層７を
設けた。 【効果】 ゲート電極４とｎ型ＧａＡｓ層２の間に熱的
に安定な接合が形成されるとともに、ゲート電極４とｎ
型ＧａＡｓ層２の界面に存在するＧａＡｓ自然酸化膜８
からなる界面変成層から酸素吸収層７に酸素が取り込ま
れることにより、界面変成層中の酸素に起因する界面準
位の形成が抑えられ、Ｉｄドリフト現象が著しく抑制さ
れる。
ａＡｓＭＥＳＦＥＴにおいてＩｄドリフト現象を抑制す
る。 【構成】 ゲート電極４において、ｎ型ＧａＡｓ層２と
高融点金属層であるＷＳｉ層４ａとの間にＴｉ、ＴｉＮ
またはＮｉからなる厚さ１〜２０ｎｍの酸素吸収層７を
設けた。 【効果】 ゲート電極４とｎ型ＧａＡｓ層２の間に熱的
に安定な接合が形成されるとともに、ゲート電極４とｎ
型ＧａＡｓ層２の界面に存在するＧａＡｓ自然酸化膜８
からなる界面変成層から酸素吸収層７に酸素が取り込ま
れることにより、界面変成層中の酸素に起因する界面準
位の形成が抑えられ、Ｉｄドリフト現象が著しく抑制さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の電極、及
びその製造方法、特に化合物半導体を用いた電界効果ト
ランジスタ（以後、ＦＥＴと略記する）のゲート電極、
及びその製造方法に関するものである。
びその製造方法、特に化合物半導体を用いた電界効果ト
ランジスタ（以後、ＦＥＴと略記する）のゲート電極、
及びその製造方法に関するものである。
【０００２】
【従来の技術】化合物半導体（ＧａＡｓ、ＩｎＰ等）に
よる高出力・高信頼度のＭＥＳＦＥＴ、ＨＥＭＴ（高電
子移動度トランジスタ）等のＦＥＴにおいては、高融点
金属からなるゲート電極がよく用いられる。図５は、Ｇ
ａＡｓＭＥＳＦＥＴの従来の高融点金属ゲート電極の断
面図である。高融点金属としてはＷＳｉが用いられてお
り、断面形状は下部の幅より上部の幅が広いＴ字型形状
となっている。図中、１は半絶縁性ＧａＡｓ基板、２は
ｎ型ＧａＡｓ層、３はリセス溝、４はゲート電極、４ａ
はＷＳｉ層、４ｂはＡｕ層、５はソース電極、６はドレ
イン電極、８はＧａＡｓ自然酸化膜である。
よる高出力・高信頼度のＭＥＳＦＥＴ、ＨＥＭＴ（高電
子移動度トランジスタ）等のＦＥＴにおいては、高融点
金属からなるゲート電極がよく用いられる。図５は、Ｇ
ａＡｓＭＥＳＦＥＴの従来の高融点金属ゲート電極の断
面図である。高融点金属としてはＷＳｉが用いられてお
り、断面形状は下部の幅より上部の幅が広いＴ字型形状
となっている。図中、１は半絶縁性ＧａＡｓ基板、２は
ｎ型ＧａＡｓ層、３はリセス溝、４はゲート電極、４ａ
はＷＳｉ層、４ｂはＡｕ層、５はソース電極、６はドレ
イン電極、８はＧａＡｓ自然酸化膜である。
【０００３】高融点金属層であるＷＳｉ層４ａとｎ型Ｇ
ａＡｓ層２との間の接合は、ショットキー接合となり、
ゲート電極下のｎ型ＧａＡｓ層に電荷空乏層が形成され
る。この電荷空乏層の厚さは、ゲート電極に印加するゲ
ートバイアス電圧によって変化させることができ、これ
によってドレイン−ソース間に流れる電流を制御するこ
とができる。上記ショットキー接合は高温動作下でも極
めて安定であり、この高融点金属ゲート電極は、高出力
ＦＥＴにおける高信頼性ゲート電極として有効である。
実際に、高温保存試験（温度：３００℃，２００時間）
及び高温通電試験（温度：２００℃，ドレイン電流：Ｉ
ｄｓｓ／２，１００時間）においても、このゲート電極
とｎ型ＧａＡｓ層とのショットキー接合特性の劣化は認
められない。
ａＡｓ層２との間の接合は、ショットキー接合となり、
ゲート電極下のｎ型ＧａＡｓ層に電荷空乏層が形成され
る。この電荷空乏層の厚さは、ゲート電極に印加するゲ
ートバイアス電圧によって変化させることができ、これ
によってドレイン−ソース間に流れる電流を制御するこ
とができる。上記ショットキー接合は高温動作下でも極
めて安定であり、この高融点金属ゲート電極は、高出力
ＦＥＴにおける高信頼性ゲート電極として有効である。
実際に、高温保存試験（温度：３００℃，２００時間）
及び高温通電試験（温度：２００℃，ドレイン電流：Ｉ
ｄｓｓ／２，１００時間）においても、このゲート電極
とｎ型ＧａＡｓ層とのショットキー接合特性の劣化は認
められない。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
高融点金属ゲート電極を用いたＦＥＴにおいては、ゲー
ト電極に印加する逆バイアス電圧を、ゲート電流が流れ
出し始める電圧すなわち降伏電圧付近に設定すると、ド
レイン電流（Ｉｄ）が数秒〜数十秒の範囲で時間的に変
化する、所謂Ｉｄドリフト現象が発生し、ＦＥＴの性能
を向上させる上で大きな障害となっていた。一方、蒸着
リフトオフ法等で形成した金属（Ｔｉ／Ｐｔ／Ａｕ等）
ゲート電極を用いたＦＥＴでは、このような現象はあま
り顕著ではない。
高融点金属ゲート電極を用いたＦＥＴにおいては、ゲー
ト電極に印加する逆バイアス電圧を、ゲート電流が流れ
出し始める電圧すなわち降伏電圧付近に設定すると、ド
レイン電流（Ｉｄ）が数秒〜数十秒の範囲で時間的に変
化する、所謂Ｉｄドリフト現象が発生し、ＦＥＴの性能
を向上させる上で大きな障害となっていた。一方、蒸着
リフトオフ法等で形成した金属（Ｔｉ／Ｐｔ／Ａｕ等）
ゲート電極を用いたＦＥＴでは、このような現象はあま
り顕著ではない。
【０００５】上記のＩｄドリフト現象の特徴的な例を示
す。これは、図６に示すように、ゲート電極に順方向バ
イアス電圧を印加してからＩｄ−Ｖｄ特性を測定した場
合(a) （図中の点線）と一度降伏電圧付近まで逆方向バ
イアス電圧を印加してからＩｄ−Ｖｄ特性を測定した場
合(b) （図中の実線）では、同一のゲートバイアス電圧
においてＩｄが大きく異なるというものである。ただ
し、図中のＶｄはドレイン電圧、Ｖｇはゲートバイアス
電圧である。上記の現象は、繰り返し再現させることが
できる。従って、上記のようにゲート電極に降伏電圧付
近まで逆方向バイアス電圧を印加した際に、ゲート電極
とｎ型ＧａＡｓ層間のショットキー接合が破壊されてい
る訳ではない。
す。これは、図６に示すように、ゲート電極に順方向バ
イアス電圧を印加してからＩｄ−Ｖｄ特性を測定した場
合(a) （図中の点線）と一度降伏電圧付近まで逆方向バ
イアス電圧を印加してからＩｄ−Ｖｄ特性を測定した場
合(b) （図中の実線）では、同一のゲートバイアス電圧
においてＩｄが大きく異なるというものである。ただ
し、図中のＶｄはドレイン電圧、Ｖｇはゲートバイアス
電圧である。上記の現象は、繰り返し再現させることが
できる。従って、上記のようにゲート電極に降伏電圧付
近まで逆方向バイアス電圧を印加した際に、ゲート電極
とｎ型ＧａＡｓ層間のショットキー接合が破壊されてい
る訳ではない。
【０００６】本発明は上記の問題に鑑みなされたもので
あり、半導体層との間に熱的に安定なショットキー接合
を形成するとともに、上記Ｉｄドリフト現象の発生を抑
制することのできる半導体装置の電極、及びその製造方
法を提供することを目的としている。
あり、半導体層との間に熱的に安定なショットキー接合
を形成するとともに、上記Ｉｄドリフト現象の発生を抑
制することのできる半導体装置の電極、及びその製造方
法を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明（請求項１）に係
わる半導体装置の電極は、半導体層上に形成された、酸
素と容易に結合する材料からなる酸素吸収層と、該酸素
吸収層上に形成された高融点金属層とを備えたものであ
る。
わる半導体装置の電極は、半導体層上に形成された、酸
素と容易に結合する材料からなる酸素吸収層と、該酸素
吸収層上に形成された高融点金属層とを備えたものであ
る。
【０００８】本発明（請求項２）に係わる半導体装置の
電極は、上記の半導体装置の電極（請求項１）におい
て、上記高融点金属層の断面形状が、その下部の幅より
上部の幅が広いＴ字型形状であるものである。
電極は、上記の半導体装置の電極（請求項１）におい
て、上記高融点金属層の断面形状が、その下部の幅より
上部の幅が広いＴ字型形状であるものである。
【０００９】本発明（請求項３）に係わる半導体装置の
電極は、上記の半導体装置の電極（請求項１または２）
において、上記高融点金属層上に低抵抗金属層を備えた
ものである。
電極は、上記の半導体装置の電極（請求項１または２）
において、上記高融点金属層上に低抵抗金属層を備えた
ものである。
【００１０】本発明（請求項４）に係わる半導体装置の
電極は、上記の半導体装置の電極（請求項１ないし３の
いずれか）において、上記酸素吸収層が、Ｔｉからなる
ものである。
電極は、上記の半導体装置の電極（請求項１ないし３の
いずれか）において、上記酸素吸収層が、Ｔｉからなる
ものである。
【００１１】本発明（請求項５）に係わる半導体装置の
電極は、上記の半導体装置の電極（請求項１ないし３の
いずれか）において、上記酸素吸収層が、ＴｉＮからな
るものである。
電極は、上記の半導体装置の電極（請求項１ないし３の
いずれか）において、上記酸素吸収層が、ＴｉＮからな
るものである。
【００１２】本発明（請求項６）に係わる半導体装置の
電極は、上記の半導体装置の電極（請求項１ないし３の
いずれか）において、上記酸素吸収層が、Ｎｉからなる
ものである。
電極は、上記の半導体装置の電極（請求項１ないし３の
いずれか）において、上記酸素吸収層が、Ｎｉからなる
ものである。
【００１３】本発明（請求項７）に係わる半導体装置の
電極は、上記の半導体装置の電極（請求項４ないし６の
いずれか）において、上記酸素吸収層の厚さが、１ない
し２０ｎｍであるものである。
電極は、上記の半導体装置の電極（請求項４ないし６の
いずれか）において、上記酸素吸収層の厚さが、１ない
し２０ｎｍであるものである。
【００１４】本発明（請求項８）に係わる半導体装置の
電極の製造方法は、半導体層上に第１の絶縁膜を形成し
た後、上記半導体層上のリセス溝を形成すべき領域の上
記第１絶縁膜をエッチングにより除去し、上記第１絶縁
膜に開口部を形成する工程と、上記開口部に露出してい
る上記半導体層をエッチングし、リセス溝を形成する工
程と、全面に第２の絶縁膜を形成した後、異方性エッチ
ングを行い、上記第１絶縁膜の上記開口部の側面及び上
記リセス溝の側面に上記第２の絶縁膜からなる側壁を形
成する工程と、全面に、酸素と容易に結合する材料から
なる酸素吸収層、高融点金属層及び低抵抗金属層を順次
被着させ電極積層膜を形成する工程と、上記電極積層膜
の電極上部を形成すべき領域以外の部分を除去する工程
と、上記第１絶縁膜及び上記第２絶縁膜をエッチングに
より除去し、その下部の幅より上部の幅が広いＴ字型の
断面形状を有し、上記酸素吸収層、上記高融点金属層及
び上記低抵抗金属層よりなる電極を形成する工程とを含
むものである。
電極の製造方法は、半導体層上に第１の絶縁膜を形成し
た後、上記半導体層上のリセス溝を形成すべき領域の上
記第１絶縁膜をエッチングにより除去し、上記第１絶縁
膜に開口部を形成する工程と、上記開口部に露出してい
る上記半導体層をエッチングし、リセス溝を形成する工
程と、全面に第２の絶縁膜を形成した後、異方性エッチ
ングを行い、上記第１絶縁膜の上記開口部の側面及び上
記リセス溝の側面に上記第２の絶縁膜からなる側壁を形
成する工程と、全面に、酸素と容易に結合する材料から
なる酸素吸収層、高融点金属層及び低抵抗金属層を順次
被着させ電極積層膜を形成する工程と、上記電極積層膜
の電極上部を形成すべき領域以外の部分を除去する工程
と、上記第１絶縁膜及び上記第２絶縁膜をエッチングに
より除去し、その下部の幅より上部の幅が広いＴ字型の
断面形状を有し、上記酸素吸収層、上記高融点金属層及
び上記低抵抗金属層よりなる電極を形成する工程とを含
むものである。
【００１５】本発明（請求項９）に係わる半導体装置の
電極の製造方法は、上記の半導体装置の電極の製造方法
（請求項８）において、上記酸素吸収層を、その膜厚が
１ないし２０ｎｍとなるように被着させるものである。
電極の製造方法は、上記の半導体装置の電極の製造方法
（請求項８）において、上記酸素吸収層を、その膜厚が
１ないし２０ｎｍとなるように被着させるものである。
【００１６】
【作用】通常ＧａＡｓの表面には、ＧａＡｓの自然酸化
膜（Ｇａ酸化膜Ｇａ2 Ｏ3 及びＡｓ酸化膜Ａｓ2 Ｏ3 の
混在膜）が存在する。従って、図７(a) に示すように、
ＦＥＴの動作層であるｎ型ＧａＡｓ層２上にゲート電極
４を形成すると、上記ＧａＡｓ自然酸化膜８からなる界
面変成層を挟んでｎ型ＧａＡｓ層とゲート電極がショッ
トキー接合を形成することになる。この界面変成層に
は、酸素に起因する界面準位が形成されているが、これ
らの多くは深い準位である。また、上記界面準位の多く
は電子トラップ準位であり、電子を捕獲することにより
負に帯電している。図中の２１は、このような負に帯電
している界面準位である。一方、ゲート電極下のｎ型Ｇ
ａＡｓ層には電荷空乏層２０が形成されている。この電
荷空乏層においては、伝導帯に電子は無く、電荷として
は、電離したドナーの持つ正の電荷のみが存在してい
る。ゲート電極にゲート電流が流れ出し始める電圧（降
伏電圧付近）まで逆方向バイアス電圧を印加すると、図
７(b) に示すように、ｎ型ＧａＡｓ層２からゲート電極
４にホール電流が流れ始め、負に帯電している界面準位
２１の一部が中和される。この後、ゲートバイアス電圧
を０Ｖ付近まで戻しても、この中和された界面準位は、
一定時間、電気的に中性な状態を維持する。これに伴っ
てｎ型ＧａＡｓ層中の電荷空乏層の厚さが薄くなり、電
離したドナーによる正電荷の量が減少する。従って、降
伏電圧付近まで逆方向バイアス電圧を印加する前より、
その後の方が同一のゲートバイアス電圧におけるドレイ
ン電流は大きくなる。これが、Ｉｄドリフト現象の原因
と考えられている。
膜（Ｇａ酸化膜Ｇａ2 Ｏ3 及びＡｓ酸化膜Ａｓ2 Ｏ3 の
混在膜）が存在する。従って、図７(a) に示すように、
ＦＥＴの動作層であるｎ型ＧａＡｓ層２上にゲート電極
４を形成すると、上記ＧａＡｓ自然酸化膜８からなる界
面変成層を挟んでｎ型ＧａＡｓ層とゲート電極がショッ
トキー接合を形成することになる。この界面変成層に
は、酸素に起因する界面準位が形成されているが、これ
らの多くは深い準位である。また、上記界面準位の多く
は電子トラップ準位であり、電子を捕獲することにより
負に帯電している。図中の２１は、このような負に帯電
している界面準位である。一方、ゲート電極下のｎ型Ｇ
ａＡｓ層には電荷空乏層２０が形成されている。この電
荷空乏層においては、伝導帯に電子は無く、電荷として
は、電離したドナーの持つ正の電荷のみが存在してい
る。ゲート電極にゲート電流が流れ出し始める電圧（降
伏電圧付近）まで逆方向バイアス電圧を印加すると、図
７(b) に示すように、ｎ型ＧａＡｓ層２からゲート電極
４にホール電流が流れ始め、負に帯電している界面準位
２１の一部が中和される。この後、ゲートバイアス電圧
を０Ｖ付近まで戻しても、この中和された界面準位は、
一定時間、電気的に中性な状態を維持する。これに伴っ
てｎ型ＧａＡｓ層中の電荷空乏層の厚さが薄くなり、電
離したドナーによる正電荷の量が減少する。従って、降
伏電圧付近まで逆方向バイアス電圧を印加する前より、
その後の方が同一のゲートバイアス電圧におけるドレイ
ン電流は大きくなる。これが、Ｉｄドリフト現象の原因
と考えられている。
【００１７】Ｉｄドリフト現象の発生を抑制するために
は、界面変成層における上記のような界面準位（電子ト
ラップ準位）の形成を抑える必要がある。本発明に係わ
るＦＥＴのゲート電極は、その最下層に酸素と容易に結
合する材料からなる酸素吸収層を持つから、半導体（Ｇ
ａＡｓ）の自然酸化膜からなる界面変成層中の酸素をこ
の酸素吸収層中に取り込むことができる。従って、酸素
に起因する上記のような界面準位（電子トラップ準位）
の形成を抑えることができ、Ｉｄドリフト現象の発生を
抑制できる。
は、界面変成層における上記のような界面準位（電子ト
ラップ準位）の形成を抑える必要がある。本発明に係わ
るＦＥＴのゲート電極は、その最下層に酸素と容易に結
合する材料からなる酸素吸収層を持つから、半導体（Ｇ
ａＡｓ）の自然酸化膜からなる界面変成層中の酸素をこ
の酸素吸収層中に取り込むことができる。従って、酸素
に起因する上記のような界面準位（電子トラップ準位）
の形成を抑えることができ、Ｉｄドリフト現象の発生を
抑制できる。
【００１８】本発明（請求項１）に係わる半導体装置の
電極では、半導体層上に形成された、酸素と容易に結合
する材料からなる酸素吸収層と、該酸素吸収層上に形成
された高融点金属層とを備えたから、半導体層と酸素吸
収層との間の界面変成層中の酸素を酸素吸収層に取り込
むことができる。これにより界面変成層中の酸素に起因
する界面準位（電子トラップ準位）の形成を抑えること
ができ、この電極をゲート電極として備えたＦＥＴにお
いて、Ｉｄドリフト現象を抑制することができる。
電極では、半導体層上に形成された、酸素と容易に結合
する材料からなる酸素吸収層と、該酸素吸収層上に形成
された高融点金属層とを備えたから、半導体層と酸素吸
収層との間の界面変成層中の酸素を酸素吸収層に取り込
むことができる。これにより界面変成層中の酸素に起因
する界面準位（電子トラップ準位）の形成を抑えること
ができ、この電極をゲート電極として備えたＦＥＴにお
いて、Ｉｄドリフト現象を抑制することができる。
【００１９】本発明（請求項２）に係わる半導体装置の
電極では、上記の半導体装置の電極（請求項１）におい
て、上記高融点金属層の断面形状が、その下部の幅より
上部の幅が広いＴ字型形状であるから、電極の抵抗を低
減させることができ、この電極をゲート電極として備え
たＦＥＴの高周波特性を向上させることができる。ま
た、上記酸素吸収層を備えているため、界面変成層中の
酸素に起因する界面準位（電子トラップ準位）の形成を
抑えることができ、Ｉｄドリフト現象を抑制することが
できる。
電極では、上記の半導体装置の電極（請求項１）におい
て、上記高融点金属層の断面形状が、その下部の幅より
上部の幅が広いＴ字型形状であるから、電極の抵抗を低
減させることができ、この電極をゲート電極として備え
たＦＥＴの高周波特性を向上させることができる。ま
た、上記酸素吸収層を備えているため、界面変成層中の
酸素に起因する界面準位（電子トラップ準位）の形成を
抑えることができ、Ｉｄドリフト現象を抑制することが
できる。
【００２０】本発明（請求項３）に係わる半導体装置の
電極では、上記の半導体装置の電極（請求項１または
２）において、上記高融点金属層上に低抵抗金属層を備
えたから、さらに電極抵抗を低減でき、この電極をゲー
ト電極として備えたＦＥＴの高周波特性を向上させるこ
とができる。また、界面変成層中の界面準位（電子トラ
ップ準位）の形成を抑えることができ、Ｉｄドリフト現
象を抑制することができる。
電極では、上記の半導体装置の電極（請求項１または
２）において、上記高融点金属層上に低抵抗金属層を備
えたから、さらに電極抵抗を低減でき、この電極をゲー
ト電極として備えたＦＥＴの高周波特性を向上させるこ
とができる。また、界面変成層中の界面準位（電子トラ
ップ準位）の形成を抑えることができ、Ｉｄドリフト現
象を抑制することができる。
【００２１】本発明（請求項４）に係わる半導体装置の
電極では、上記の半導体装置の電極（請求項１ないし３
のいずれか）において、上記酸素吸収層が、Ｔｉからな
るものであるから、このＴｉはＧａＡｓと極めて熱的に
安定な接合を形成し、かつ上記界面変成層を構成するＧ
ａ2 Ｏ3 ，Ａｓ2 Ｏ3 と反応してＴｉ−Ｏを形成するた
め、界面変成層の酸素はＴｉ層に取り込まれる。従っ
て、界面変成層中の酸素に起因する界面準位（電子トラ
ップ準位）の形成を抑えることができ、この電極をゲー
ト電極として備えたＦＥＴにおいて、Ｉｄドリフト現象
を抑制することができる。
電極では、上記の半導体装置の電極（請求項１ないし３
のいずれか）において、上記酸素吸収層が、Ｔｉからな
るものであるから、このＴｉはＧａＡｓと極めて熱的に
安定な接合を形成し、かつ上記界面変成層を構成するＧ
ａ2 Ｏ3 ，Ａｓ2 Ｏ3 と反応してＴｉ−Ｏを形成するた
め、界面変成層の酸素はＴｉ層に取り込まれる。従っ
て、界面変成層中の酸素に起因する界面準位（電子トラ
ップ準位）の形成を抑えることができ、この電極をゲー
ト電極として備えたＦＥＴにおいて、Ｉｄドリフト現象
を抑制することができる。
【００２２】本発明（請求項５）に係わる半導体装置の
電極では、上記の半導体装置の電極（請求項１ないし３
のいずれか）において、上記酸素吸収層が、ＴｉＮから
なるものであるから、このＴｉＮはＧａＡｓと極めて熱
的に安定な接合を形成し、かつ上記界面変成層を構成す
るＧａ2 Ｏ3 ，Ａｓ2 Ｏ3 と反応してＴｉ−Ｏを形成す
るため、界面変成層の酸素はＴｉＮ層に取り込まれる。
従って、界面変成層中の酸素に起因する界面準位（電子
トラップ準位）の形成を抑えることができ、この電極を
ゲート電極として備えたＦＥＴにおいて、Ｉｄドリフト
現象を抑制することができる。
電極では、上記の半導体装置の電極（請求項１ないし３
のいずれか）において、上記酸素吸収層が、ＴｉＮから
なるものであるから、このＴｉＮはＧａＡｓと極めて熱
的に安定な接合を形成し、かつ上記界面変成層を構成す
るＧａ2 Ｏ3 ，Ａｓ2 Ｏ3 と反応してＴｉ−Ｏを形成す
るため、界面変成層の酸素はＴｉＮ層に取り込まれる。
従って、界面変成層中の酸素に起因する界面準位（電子
トラップ準位）の形成を抑えることができ、この電極を
ゲート電極として備えたＦＥＴにおいて、Ｉｄドリフト
現象を抑制することができる。
【００２３】本発明（請求項６）に係わる半導体装置の
電極では、上記の半導体装置の電極（請求項１ないし３
のいずれか）において、上記酸素吸収層が、Ｎｉからな
るものであるから、このＮｉは上記界面変成層中のＧａ
2 Ｏ3 と反応してＮｉ−Ｏを形成するため、界面変成層
の酸素はＮｉ層に取り込まれる。従って、酸素に起因す
る界面変成層中の界面準位（電子トラップ準位）の形成
を抑えることができ、この電極をゲート電極として備え
たＦＥＴにおいて、Ｉｄドリフト現象を抑制することが
できる。また、ＮｉはＧａＡｓと反応し、Ｎｉ層とｎ型
ＧａＡｓ層の界面にＮｉ−ＧａＡｓ合金層が形成され、
熱的に安定な接合が得られる。これにより、ゲート電極
とｎ型ＧａＡｓ層の間のショットキー接合特性を改善す
ることができ、さらに両者の密着性を向上させることが
できる。
電極では、上記の半導体装置の電極（請求項１ないし３
のいずれか）において、上記酸素吸収層が、Ｎｉからな
るものであるから、このＮｉは上記界面変成層中のＧａ
2 Ｏ3 と反応してＮｉ−Ｏを形成するため、界面変成層
の酸素はＮｉ層に取り込まれる。従って、酸素に起因す
る界面変成層中の界面準位（電子トラップ準位）の形成
を抑えることができ、この電極をゲート電極として備え
たＦＥＴにおいて、Ｉｄドリフト現象を抑制することが
できる。また、ＮｉはＧａＡｓと反応し、Ｎｉ層とｎ型
ＧａＡｓ層の界面にＮｉ−ＧａＡｓ合金層が形成され、
熱的に安定な接合が得られる。これにより、ゲート電極
とｎ型ＧａＡｓ層の間のショットキー接合特性を改善す
ることができ、さらに両者の密着性を向上させることが
できる。
【００２４】本発明（請求項７）に係わる半導体装置の
電極では、上記の半導体装置の電極（請求項４ないし６
のいずれか）において、上記酸素吸収層の厚さが、１な
いし２０ｎｍであるものであるから、上記酸素吸収層は
上記界面変成層から酸素を取り込むために必要な充分な
厚さを有しており、この電極をゲート電極として備えた
ＦＥＴにおいて、Ｉｄドリフト現象を抑制することがで
きる。さらに、上記酸素吸収層の上記の厚さの範囲にお
いては、高融点金属層を用いることによって得られる電
極の熱的安定性を確保することができる。
電極では、上記の半導体装置の電極（請求項４ないし６
のいずれか）において、上記酸素吸収層の厚さが、１な
いし２０ｎｍであるものであるから、上記酸素吸収層は
上記界面変成層から酸素を取り込むために必要な充分な
厚さを有しており、この電極をゲート電極として備えた
ＦＥＴにおいて、Ｉｄドリフト現象を抑制することがで
きる。さらに、上記酸素吸収層の上記の厚さの範囲にお
いては、高融点金属層を用いることによって得られる電
極の熱的安定性を確保することができる。
【００２５】本発明（請求項８）に係わる半導体装置の
電極の製造方法では、半導体層上に第１の絶縁膜を形成
した後、上記半導体層上のリセス溝を形成すべき領域の
上記第１絶縁膜をエッチングにより除去し、上記第１絶
縁膜に開口部を形成する工程と、上記開口部に露出して
いる上記半導体層をエッチングし、リセス溝を形成する
工程と、全面に第２の絶縁膜を形成した後、異方性エッ
チングを行い、上記第１絶縁膜の上記開口部の側面及び
上記リセス溝の側面に上記第２の絶縁膜からなる側壁を
形成する工程と、全面に、酸素と容易に結合する材料か
らなる酸素吸収層、高融点金属層及び低抵抗金属層を順
次被着させ電極積層膜を形成する工程と、上記電極積層
膜の電極上部を形成すべき領域以外の部分を除去する工
程と、上記第１絶縁膜及び上記第２絶縁膜をエッチング
により除去し、その下部の幅より上部の幅が広いＴ字型
の断面形状を有し、上記酸素吸収層、上記高融点金属層
及び上記低抵抗金属層よりなる電極を形成する工程とを
含むから、上記酸素吸収層が最下層となる断面がＴ字型
形状の電極を安定して形成することができる。この電極
は、高融点金属層上に低抵抗金属層を備え、かつ断面が
Ｔ字型形状であるため、その電気抵抗を低く抑えること
ができ、この電極をゲート電極として備えたＦＥＴの高
周波特性を向上させることができる。また、界面変成層
中の酸素を酸素吸収層中に取り込むことができるため、
界面変成層中の酸素に起因する界面準位（電子トラップ
準位）の形成を抑えることができ、Ｉｄドリフト現象を
抑制することができる。
電極の製造方法では、半導体層上に第１の絶縁膜を形成
した後、上記半導体層上のリセス溝を形成すべき領域の
上記第１絶縁膜をエッチングにより除去し、上記第１絶
縁膜に開口部を形成する工程と、上記開口部に露出して
いる上記半導体層をエッチングし、リセス溝を形成する
工程と、全面に第２の絶縁膜を形成した後、異方性エッ
チングを行い、上記第１絶縁膜の上記開口部の側面及び
上記リセス溝の側面に上記第２の絶縁膜からなる側壁を
形成する工程と、全面に、酸素と容易に結合する材料か
らなる酸素吸収層、高融点金属層及び低抵抗金属層を順
次被着させ電極積層膜を形成する工程と、上記電極積層
膜の電極上部を形成すべき領域以外の部分を除去する工
程と、上記第１絶縁膜及び上記第２絶縁膜をエッチング
により除去し、その下部の幅より上部の幅が広いＴ字型
の断面形状を有し、上記酸素吸収層、上記高融点金属層
及び上記低抵抗金属層よりなる電極を形成する工程とを
含むから、上記酸素吸収層が最下層となる断面がＴ字型
形状の電極を安定して形成することができる。この電極
は、高融点金属層上に低抵抗金属層を備え、かつ断面が
Ｔ字型形状であるため、その電気抵抗を低く抑えること
ができ、この電極をゲート電極として備えたＦＥＴの高
周波特性を向上させることができる。また、界面変成層
中の酸素を酸素吸収層中に取り込むことができるため、
界面変成層中の酸素に起因する界面準位（電子トラップ
準位）の形成を抑えることができ、Ｉｄドリフト現象を
抑制することができる。
【００２６】本発明（請求項９）に係わる半導体装置の
電極の製造方法では、上記の半導体装置の電極の製造方
法（請求項８）において、酸素吸収層をその膜厚が１な
いし２０ｎｍとなるように被着させるから、上記第１及
び第２絶縁膜をエッチングにより除去する際に上記酸素
吸収層はその膜厚が２０ｎｍ以下と薄いためエッチング
されることは無く、電極の剥離も発生しない。すなわ
ち、電極を安定して形成することができる。上記酸素吸
収層は上記界面変成層から酸素を取り込むために必要な
充分な厚さを有しているため、この電極をゲート電極と
して備えたＦＥＴにおいて、Ｉｄドリフト現象を抑制す
ることができる。また、上記酸素吸収層の上記の厚さの
範囲においては、高融点金属層を用いることによって得
られる電極の熱的安定性を確保することができる。
電極の製造方法では、上記の半導体装置の電極の製造方
法（請求項８）において、酸素吸収層をその膜厚が１な
いし２０ｎｍとなるように被着させるから、上記第１及
び第２絶縁膜をエッチングにより除去する際に上記酸素
吸収層はその膜厚が２０ｎｍ以下と薄いためエッチング
されることは無く、電極の剥離も発生しない。すなわ
ち、電極を安定して形成することができる。上記酸素吸
収層は上記界面変成層から酸素を取り込むために必要な
充分な厚さを有しているため、この電極をゲート電極と
して備えたＦＥＴにおいて、Ｉｄドリフト現象を抑制す
ることができる。また、上記酸素吸収層の上記の厚さの
範囲においては、高融点金属層を用いることによって得
られる電極の熱的安定性を確保することができる。
【００２７】
実施例１．本発明の第１の実施例について説明する。図
１に本実施例のＧａＡｓＭＥＳＦＥＴのゲート電極を示
す。１は半絶縁性ＧａＡｓ基板、２はＦＥＴの動作層で
あるｎ型ＧａＡｓ層、３はリセス溝、４はゲート電極、
４ａはＷＳｉ層、４ｂはＡｕ層、５はソース電極、６は
ドレイン電極、７はＴｉからなる酸素吸収層、８はＧａ
Ａｓ自然酸化膜である。ＧａＡｓ自然酸化膜は、ＧａＡ
ｓが大気に触れることにより、その表面に自然に形成さ
れる非常に薄い酸化膜である。この電極の基本的構造
は、図５に示した従来のＧａＡｓＭＥＳＦＥＴのＴ字型
ゲート電極と類似しているが、ｎ型ＧａＡｓ層２とＷＳ
ｉ層４ａとの間に厚さ１０ｎｍのＴｉからなる酸素吸収
層７が設けられている点が異なる。
１に本実施例のＧａＡｓＭＥＳＦＥＴのゲート電極を示
す。１は半絶縁性ＧａＡｓ基板、２はＦＥＴの動作層で
あるｎ型ＧａＡｓ層、３はリセス溝、４はゲート電極、
４ａはＷＳｉ層、４ｂはＡｕ層、５はソース電極、６は
ドレイン電極、７はＴｉからなる酸素吸収層、８はＧａ
Ａｓ自然酸化膜である。ＧａＡｓ自然酸化膜は、ＧａＡ
ｓが大気に触れることにより、その表面に自然に形成さ
れる非常に薄い酸化膜である。この電極の基本的構造
は、図５に示した従来のＧａＡｓＭＥＳＦＥＴのＴ字型
ゲート電極と類似しているが、ｎ型ＧａＡｓ層２とＷＳ
ｉ層４ａとの間に厚さ１０ｎｍのＴｉからなる酸素吸収
層７が設けられている点が異なる。
【００２８】図２に本実施例のＧａＡｓＭＥＳＦＥＴの
ゲート電極の製造方法を示す。まず、厚さ３５０ｎｍ程
度のｎ型ＧａＡｓ層２上の全面に厚さ約２００ｎｍの第
１のＳｉＯ膜を被着させた後、リセス溝を形成すべき領
域に開口部を有するフォトレジスト１１を形成し、この
フォトレジストをマスクとして図２(a) に示すように、
第１ＳｉＯ膜１０をエッチングして開口部を形成し、さ
らに、この第１ＳｉＯ膜をマスクとしてｎ型ＧａＡｓ層
２をエッチングして、リセス溝３を形成する。この際の
リセス溝の深さは３００ｎｍ程度となるようにする。次
に、上記フォトレジスト１１を除去した後、図２(b) に
示すように、全面に厚さ２００〜４００ｎｍの第２のＳ
ｉＯ膜１２を被着させる。さらに、図２(c) に示すよう
に、この第２ＳｉＯ膜に対して、異方性エッチングを行
い、上記第１ＳｉＯ膜の開口部及び上記リセス溝の内側
面にのみ、第２ＳｉＯ膜を残し、ＳｉＯ側壁１３を形成
する。このＳｉＯ側壁によって形成される開口部の幅
（側壁間の距離）は、０．３μｍ程度となるようにす
る。これがゲート長となる。ただし、この開口部の幅
は、上記第１ＳｉＯ膜に形成された開口部の幅及び上記
第２ＳｉＯ膜の膜厚によって制御することができる。次
に、全面に厚さ１０ｎｍのＴｉ層７、厚さ約２００ｎｍ
のＷＳｉ層４ａ及び厚さ約４００ｎｍのＡｕ層４ｂを順
次スパッタ法を用いて被着させる。さらに、このＡｕ層
４ｂ上のゲート上部を形成すべき領域にレジストを形成
した後、このレジストをマスクとして、Ａｕ層をイオン
ミリングを用いてエッチングし、さらにＷＳｉ層及びＴ
ｉ層を反応性イオンエッチングを用いてエッチングす
る。これにより、ゲート電極を構成するＴｉ層７、ＷＳ
ｉ層４ａ及びＡｕ層４ｂが形成される。この後、図２
(d) に示すように、Ａｕ層４ｂ上のレジストを除去す
る。次に、フッ酸系のエッチング液を用いて、第１Ｓｉ
Ｏ膜１０及びＳｉＯ側壁１３を除去することにより、図
２(e) に示すように、最下層に酸素吸収層であるＴｉ層
７を備え、その上にＷＳｉ層４ａ及びＡｕ層４ｂが積層
された、断面形状がＴ字型のゲート電極が形成される。
さらに、ソース電極５及びドレイン電極６を形成するこ
とにより、図１に示したようなＧａＡｓＭＥＳＦＥＴが
得られる。
ゲート電極の製造方法を示す。まず、厚さ３５０ｎｍ程
度のｎ型ＧａＡｓ層２上の全面に厚さ約２００ｎｍの第
１のＳｉＯ膜を被着させた後、リセス溝を形成すべき領
域に開口部を有するフォトレジスト１１を形成し、この
フォトレジストをマスクとして図２(a) に示すように、
第１ＳｉＯ膜１０をエッチングして開口部を形成し、さ
らに、この第１ＳｉＯ膜をマスクとしてｎ型ＧａＡｓ層
２をエッチングして、リセス溝３を形成する。この際の
リセス溝の深さは３００ｎｍ程度となるようにする。次
に、上記フォトレジスト１１を除去した後、図２(b) に
示すように、全面に厚さ２００〜４００ｎｍの第２のＳ
ｉＯ膜１２を被着させる。さらに、図２(c) に示すよう
に、この第２ＳｉＯ膜に対して、異方性エッチングを行
い、上記第１ＳｉＯ膜の開口部及び上記リセス溝の内側
面にのみ、第２ＳｉＯ膜を残し、ＳｉＯ側壁１３を形成
する。このＳｉＯ側壁によって形成される開口部の幅
（側壁間の距離）は、０．３μｍ程度となるようにす
る。これがゲート長となる。ただし、この開口部の幅
は、上記第１ＳｉＯ膜に形成された開口部の幅及び上記
第２ＳｉＯ膜の膜厚によって制御することができる。次
に、全面に厚さ１０ｎｍのＴｉ層７、厚さ約２００ｎｍ
のＷＳｉ層４ａ及び厚さ約４００ｎｍのＡｕ層４ｂを順
次スパッタ法を用いて被着させる。さらに、このＡｕ層
４ｂ上のゲート上部を形成すべき領域にレジストを形成
した後、このレジストをマスクとして、Ａｕ層をイオン
ミリングを用いてエッチングし、さらにＷＳｉ層及びＴ
ｉ層を反応性イオンエッチングを用いてエッチングす
る。これにより、ゲート電極を構成するＴｉ層７、ＷＳ
ｉ層４ａ及びＡｕ層４ｂが形成される。この後、図２
(d) に示すように、Ａｕ層４ｂ上のレジストを除去す
る。次に、フッ酸系のエッチング液を用いて、第１Ｓｉ
Ｏ膜１０及びＳｉＯ側壁１３を除去することにより、図
２(e) に示すように、最下層に酸素吸収層であるＴｉ層
７を備え、その上にＷＳｉ層４ａ及びＡｕ層４ｂが積層
された、断面形状がＴ字型のゲート電極が形成される。
さらに、ソース電極５及びドレイン電極６を形成するこ
とにより、図１に示したようなＧａＡｓＭＥＳＦＥＴが
得られる。
【００２９】本実施例のゲート電極を備えたＧａＡｓＭ
ＥＳＦＥＴのＩｄドリフト量のＴｉ層厚依存性を図３に
示す。Ｉｄドリフト量とは、ゲート電極に逆方向バイア
ス電圧を降伏電圧付近まで印加した後に測定したドレイ
ン電流Ｉｄと順方向バイアス電圧を印加した後に測定し
たＩｄの差である。ただし、いずれのＩｄの測定も同一
のゲートバイアス電圧において行われている。この図の
縦軸のＩｄドリフト量は、Ｔｉ層厚＝０ｎｍのときのＩ
ｄドリフト量で規格化したものである。図から、Ｔｉ層
厚＝２０ｎｍで完全にＩｄドリフトが抑制されているこ
とがわかる。また、図４に本実施例によるＧａＡｓＭＥ
ＳＦＥＴのゲート電極（Ｔｉ層厚１０ｎｍ）に、逆方向
バイアス電圧を降伏電圧付近まで印加した後のＶｄ−Ｉ
ｄ特性（図中の実線）と順方向バイアス電圧を印加した
後のＶｄ−Ｉｄ特性（図中の点線）を示す。これらのＶ
ｄ−Ｉｄ特性は、ほぼ一致しており（図中では、実線と
点線が重なっている）、図６に示した従来のＦＥＴに見
られるようなＩｄの大きな変化は見られない。以上か
ら、ゲート電極の最下層にＴｉからなる酸素吸収層を有
する本実施例のゲート電極は、Ｉｄドリフト現象を抑制
する上で有効であることがわかる。
ＥＳＦＥＴのＩｄドリフト量のＴｉ層厚依存性を図３に
示す。Ｉｄドリフト量とは、ゲート電極に逆方向バイア
ス電圧を降伏電圧付近まで印加した後に測定したドレイ
ン電流Ｉｄと順方向バイアス電圧を印加した後に測定し
たＩｄの差である。ただし、いずれのＩｄの測定も同一
のゲートバイアス電圧において行われている。この図の
縦軸のＩｄドリフト量は、Ｔｉ層厚＝０ｎｍのときのＩ
ｄドリフト量で規格化したものである。図から、Ｔｉ層
厚＝２０ｎｍで完全にＩｄドリフトが抑制されているこ
とがわかる。また、図４に本実施例によるＧａＡｓＭＥ
ＳＦＥＴのゲート電極（Ｔｉ層厚１０ｎｍ）に、逆方向
バイアス電圧を降伏電圧付近まで印加した後のＶｄ−Ｉ
ｄ特性（図中の実線）と順方向バイアス電圧を印加した
後のＶｄ−Ｉｄ特性（図中の点線）を示す。これらのＶ
ｄ−Ｉｄ特性は、ほぼ一致しており（図中では、実線と
点線が重なっている）、図６に示した従来のＦＥＴに見
られるようなＩｄの大きな変化は見られない。以上か
ら、ゲート電極の最下層にＴｉからなる酸素吸収層を有
する本実施例のゲート電極は、Ｉｄドリフト現象を抑制
する上で有効であることがわかる。
【００３０】前述のように、ｎ型ＧａＡｓ層２の表面に
はＧａＡｓ自然酸化膜８が形成されており、ゲート電極
はこのＧａＡｓ自然酸化膜からなる界面変成層を挟んで
ｎ型ＧａＡｓ層とショットキー接合を形成している。こ
の界面変成層中には、酸素に起因する界面準位（電子ト
ラップ準位）が存在し、ゲート電極に印加するゲートバ
イアス電圧により、これらの界面準位が負に帯電したり
（電子を捕獲）、中和されたり（ホールを捕獲、すなわ
ち電子を放出）する。これにより、ｎ型ＧａＡｓ層中の
電荷空乏層の厚さが変化し、Ｉｄドリフト現象が発生す
るのである。しかし、本実施例においては、以下で述べ
るように、上記の界面準位（電子トラップ準位）の形成
を抑えることができる。
はＧａＡｓ自然酸化膜８が形成されており、ゲート電極
はこのＧａＡｓ自然酸化膜からなる界面変成層を挟んで
ｎ型ＧａＡｓ層とショットキー接合を形成している。こ
の界面変成層中には、酸素に起因する界面準位（電子ト
ラップ準位）が存在し、ゲート電極に印加するゲートバ
イアス電圧により、これらの界面準位が負に帯電したり
（電子を捕獲）、中和されたり（ホールを捕獲、すなわ
ち電子を放出）する。これにより、ｎ型ＧａＡｓ層中の
電荷空乏層の厚さが変化し、Ｉｄドリフト現象が発生す
るのである。しかし、本実施例においては、以下で述べ
るように、上記の界面準位（電子トラップ準位）の形成
を抑えることができる。
【００３１】本実施例においては、ゲート電極の最下層
である酸素吸収層にＴｉ層を用いている。Ｇａ，Ａｓ及
びＴｉ原子と酸素原子とのボンディングエネルギーを比
較すると、Ｇａ−Ｏでは８４．５kcal/mol、Ａｓ−Ｏで
は１１５．０kcal/molであるのに対しＴｉ−Ｏでは１６
０．７kcal/molとなっており、ＴｉはＧａ、Ａｓに比べ
圧倒的に酸素と結合し易いことがわかる。従って、上記
Ｔｉ層はこの層とｎ型ＧａＡｓ層の間にあるＧａＡｓ自
然酸化膜（Ｇａ酸化膜Ｇａ2 Ｏ3 及びＡｓ酸化膜Ａｓ2
Ｏ3 の混在膜）からなる界面変質層から酸素を取り込
み、この界面変質層における酸素に起因する界面準位
（電子トラップ準位）の形成を抑えていると考えられ
る。これにより、上記のようにＩｄドリフト現象が抑制
されるのである。
である酸素吸収層にＴｉ層を用いている。Ｇａ，Ａｓ及
びＴｉ原子と酸素原子とのボンディングエネルギーを比
較すると、Ｇａ−Ｏでは８４．５kcal/mol、Ａｓ−Ｏで
は１１５．０kcal/molであるのに対しＴｉ−Ｏでは１６
０．７kcal/molとなっており、ＴｉはＧａ、Ａｓに比べ
圧倒的に酸素と結合し易いことがわかる。従って、上記
Ｔｉ層はこの層とｎ型ＧａＡｓ層の間にあるＧａＡｓ自
然酸化膜（Ｇａ酸化膜Ｇａ2 Ｏ3 及びＡｓ酸化膜Ａｓ2
Ｏ3 の混在膜）からなる界面変質層から酸素を取り込
み、この界面変質層における酸素に起因する界面準位
（電子トラップ準位）の形成を抑えていると考えられ
る。これにより、上記のようにＩｄドリフト現象が抑制
されるのである。
【００３２】さらに、本実施例において、上記Ｔｉ層は
ＧａＡｓ層と熱的に極めて安定な接合を形成する。ま
た、Ｔｉ層の厚さは２０ｎｍ以下と薄いため、高融点金
属層を用いることによって得られるゲート電極の熱的安
定性を確保することができる。すなわち、Ｔｉ層が存在
することによって、ＷＳｉ層を用いた従来のゲート電極
が有していた熱的安定性を損なうことは無い。
ＧａＡｓ層と熱的に極めて安定な接合を形成する。ま
た、Ｔｉ層の厚さは２０ｎｍ以下と薄いため、高融点金
属層を用いることによって得られるゲート電極の熱的安
定性を確保することができる。すなわち、Ｔｉ層が存在
することによって、ＷＳｉ層を用いた従来のゲート電極
が有していた熱的安定性を損なうことは無い。
【００３３】また、本実施例のゲート電極の製造方法に
おいては、Ｔｉ層７の厚さが２０ｎｍ以下と薄いため、
第１ＳｉＯ膜１０及びＳｉＯ側壁１３がフッ酸系のエッ
チング液を用いて除去される際、Ｔｉはエッチングされ
ない。このため、安定したゲート電極形成が可能とな
る。（Ｔｉ層７が２０ｎｍより厚い場合は、Ｔｉがエッ
チングされてしまい、ゲート電極がｎ型ＧａＡｓ層から
剥離してしまう。）また、本実施例のゲート電極におい
ては、断面形状がＴ字型であり、さらにＷＳｉ層上に低
抵抗金属層であるＡｕ層が形成されているため、ゲート
電極の電気抵抗を低減させることができ、これによりＦ
ＥＴの高周波特性を向上させることができる。
おいては、Ｔｉ層７の厚さが２０ｎｍ以下と薄いため、
第１ＳｉＯ膜１０及びＳｉＯ側壁１３がフッ酸系のエッ
チング液を用いて除去される際、Ｔｉはエッチングされ
ない。このため、安定したゲート電極形成が可能とな
る。（Ｔｉ層７が２０ｎｍより厚い場合は、Ｔｉがエッ
チングされてしまい、ゲート電極がｎ型ＧａＡｓ層から
剥離してしまう。）また、本実施例のゲート電極におい
ては、断面形状がＴ字型であり、さらにＷＳｉ層上に低
抵抗金属層であるＡｕ層が形成されているため、ゲート
電極の電気抵抗を低減させることができ、これによりＦ
ＥＴの高周波特性を向上させることができる。
【００３４】なお、本実施例のゲート電極の製造方法に
おいては、リセス形成エッチングマスクの絶縁膜及びＴ
字型ゲート電極形成のための側壁絶縁膜として、ＳｉＯ
膜を用いているが、これにＳｉＯＮ膜を用いても良い。
おいては、リセス形成エッチングマスクの絶縁膜及びＴ
字型ゲート電極形成のための側壁絶縁膜として、ＳｉＯ
膜を用いているが、これにＳｉＯＮ膜を用いても良い。
【００３５】実施例２．本発明の第２の実施例について
説明する。本実施例のＧａＡｓＭＥＳＦＥＴのゲート電
極は、図１に示されているゲート電極において、酸素吸
収層７が厚さ１〜２０ｎｍのＴｉＮ層であるものであ
る。この層以外の電極構造は実施例１とまったく同じで
ある。
説明する。本実施例のＧａＡｓＭＥＳＦＥＴのゲート電
極は、図１に示されているゲート電極において、酸素吸
収層７が厚さ１〜２０ｎｍのＴｉＮ層であるものであ
る。この層以外の電極構造は実施例１とまったく同じで
ある。
【００３６】本実施例のＧａＡｓＭＥＳＦＥＴのゲート
電極の製造方法は、図２に示した製造方法において、反
応性スパッタ法を用いてＴｉＮ（Ｎ組成比：１０〜５０
％）層を被着させることにより、酸素吸収層７の形成が
行われるものであり、これ以外は実施例１とまったく同
じである。
電極の製造方法は、図２に示した製造方法において、反
応性スパッタ法を用いてＴｉＮ（Ｎ組成比：１０〜５０
％）層を被着させることにより、酸素吸収層７の形成が
行われるものであり、これ以外は実施例１とまったく同
じである。
【００３７】本実施例においても、実施例１と同様に、
ゲート電極の最下層である上記ＴｉＮ層がこの層とｎ型
ＧａＡｓ層の間にあるＧａＡｓ自然酸化膜からなる界面
変質層から酸素を取り込み、この界面変質層における酸
素に起因する界面準位（電子トラップ準位）の形成を抑
える。本実施例によるゲート電極を備えたＧａＡｓＭＥ
ＳＦＥＴのＩｄドリフト量のＴｉＮ層厚依存性も、図３
に示した実施例１によるゲート電極を備えたＧａＡｓＭ
ＥＳＦＥＴのＩｄドリフト量のＴｉ層厚依存性と同様の
傾向を示す。すなわち、ゲート電極の最下層にＴｉＮか
らなる酸素吸収層を有する本実施例２のゲート電極も、
実施例１と同様に、Ｉｄドリフト現象の抑制に対して有
効である。
ゲート電極の最下層である上記ＴｉＮ層がこの層とｎ型
ＧａＡｓ層の間にあるＧａＡｓ自然酸化膜からなる界面
変質層から酸素を取り込み、この界面変質層における酸
素に起因する界面準位（電子トラップ準位）の形成を抑
える。本実施例によるゲート電極を備えたＧａＡｓＭＥ
ＳＦＥＴのＩｄドリフト量のＴｉＮ層厚依存性も、図３
に示した実施例１によるゲート電極を備えたＧａＡｓＭ
ＥＳＦＥＴのＩｄドリフト量のＴｉ層厚依存性と同様の
傾向を示す。すなわち、ゲート電極の最下層にＴｉＮか
らなる酸素吸収層を有する本実施例２のゲート電極も、
実施例１と同様に、Ｉｄドリフト現象の抑制に対して有
効である。
【００３８】さらに、本実施例においては、上記ＴｉＮ
層はＧａＡｓ層と熱的に極めて安定な接合を形成する。
また、ＴｉＮ層の厚さは２０ｎｍ以下と薄いため、高融
点金属層を用いることによって得られるゲート電極の熱
的安定性を確保することができる。
層はＧａＡｓ層と熱的に極めて安定な接合を形成する。
また、ＴｉＮ層の厚さは２０ｎｍ以下と薄いため、高融
点金属層を用いることによって得られるゲート電極の熱
的安定性を確保することができる。
【００３９】また、本実施例のゲート電極の製造方法に
おいては、ＴｉＮ層７の厚さが２０ｎｍ以下と薄いた
め、第１ＳｉＯ膜１０及びＳｉＯ側壁１３がフッ酸系の
エッチング液を用いて除去される際、ＴｉＮはエッチン
グされない。このため、安定したゲート電極形成が可能
となる。
おいては、ＴｉＮ層７の厚さが２０ｎｍ以下と薄いた
め、第１ＳｉＯ膜１０及びＳｉＯ側壁１３がフッ酸系の
エッチング液を用いて除去される際、ＴｉＮはエッチン
グされない。このため、安定したゲート電極形成が可能
となる。
【００４０】また、本実施例のゲート電極も、実施例１
と同様に、断面形状がＴ字型であり、さらにＷＳｉ層上
に低抵抗金属層であるＡｕ層が形成されているため、ゲ
ート電極の電気抵抗を低減させることができ、これによ
りＦＥＴの高周波特性を向上させることができる。
と同様に、断面形状がＴ字型であり、さらにＷＳｉ層上
に低抵抗金属層であるＡｕ層が形成されているため、ゲ
ート電極の電気抵抗を低減させることができ、これによ
りＦＥＴの高周波特性を向上させることができる。
【００４１】実施例３．本発明の第３の実施例について
説明する。本実施例のＧａＡｓＭＥＳＦＥＴのゲート電
極は、図１に示されているゲート電極において、酸素吸
収層７が厚さ１〜２０ｎｍのＮｉ層であるものである。
この層以外の電極構造は実施例１とまったく同じであ
る。
説明する。本実施例のＧａＡｓＭＥＳＦＥＴのゲート電
極は、図１に示されているゲート電極において、酸素吸
収層７が厚さ１〜２０ｎｍのＮｉ層であるものである。
この層以外の電極構造は実施例１とまったく同じであ
る。
【００４２】本実施例のＧａＡｓＭＥＳＦＥＴのゲート
電極の製造方法は、図２に示した製造方法において、真
空蒸着法を用いてＮｉ層を被着させることにより、酸素
吸収層７の形成が行われるものであり、これ以外は実施
例１とまったく同じである。
電極の製造方法は、図２に示した製造方法において、真
空蒸着法を用いてＮｉ層を被着させることにより、酸素
吸収層７の形成が行われるものであり、これ以外は実施
例１とまったく同じである。
【００４３】本実施例においては、ゲート電極の最下層
はＮｉ層である。Ｇａ，Ａｓ及びＮｉ原子と酸素原子と
のボンディングエネルギーを比較すると、前述のように
Ｇａ−Ｏでは８４．５kcal/mol、Ａｓ−Ｏでは１１５．
０kcal/molであるのに対しＮｉ−Ｏでは９１．３kcal/m
olとなっており、ＮｉはＡｓよりは酸素と結合し難い
が、Ｇａよりは酸素と結合し易いことがわかる。従っ
て、上記Ｎｉ層は、この層とｎ型ＧａＡｓ層の間にある
ＧａＡｓ自然酸化膜からなる界面変質層からある程度酸
素を取り込み、この界面変質層における酸素に起因する
界面準位（電子トラップ準位）の形成を抑えていると考
えられる。本実施例のゲート電極を備えたＧａＡｓＭＥ
ＳＦＥＴのＩｄドリフト量のＮｉ層厚依存性も、図３に
示した実施例１のゲート電極を備えたＧａＡｓＭＥＳＦ
ＥＴのＩｄドリフト量のＴｉ層厚依存性と同様の傾向を
示す。すなわち、ゲート電極の最下層にＮｉからなる酸
素吸収層を有する本実施例３のゲート電極も、実施例
１，２と同様に、Ｉｄドリフト現象の抑制に対して有効
である。
はＮｉ層である。Ｇａ，Ａｓ及びＮｉ原子と酸素原子と
のボンディングエネルギーを比較すると、前述のように
Ｇａ−Ｏでは８４．５kcal/mol、Ａｓ−Ｏでは１１５．
０kcal/molであるのに対しＮｉ−Ｏでは９１．３kcal/m
olとなっており、ＮｉはＡｓよりは酸素と結合し難い
が、Ｇａよりは酸素と結合し易いことがわかる。従っ
て、上記Ｎｉ層は、この層とｎ型ＧａＡｓ層の間にある
ＧａＡｓ自然酸化膜からなる界面変質層からある程度酸
素を取り込み、この界面変質層における酸素に起因する
界面準位（電子トラップ準位）の形成を抑えていると考
えられる。本実施例のゲート電極を備えたＧａＡｓＭＥ
ＳＦＥＴのＩｄドリフト量のＮｉ層厚依存性も、図３に
示した実施例１のゲート電極を備えたＧａＡｓＭＥＳＦ
ＥＴのＩｄドリフト量のＴｉ層厚依存性と同様の傾向を
示す。すなわち、ゲート電極の最下層にＮｉからなる酸
素吸収層を有する本実施例３のゲート電極も、実施例
１，２と同様に、Ｉｄドリフト現象の抑制に対して有効
である。
【００４４】また、温度３００℃程度で熱処理すること
により、ＮｉはＧａＡｓと反応し、Ｎｉ層とｎ型ＧａＡ
ｓ層の界面にＮｉ−ＧａＡｓ合金層が形成され、熱的に
安定な接合が得られる。これにより、ゲート電極とｎ型
ＧａＡｓ層の間のショットキー接合特性が改善され、さ
らに両者の密着性も良好なものとなる。
により、ＮｉはＧａＡｓと反応し、Ｎｉ層とｎ型ＧａＡ
ｓ層の界面にＮｉ−ＧａＡｓ合金層が形成され、熱的に
安定な接合が得られる。これにより、ゲート電極とｎ型
ＧａＡｓ層の間のショットキー接合特性が改善され、さ
らに両者の密着性も良好なものとなる。
【００４５】さらに、本実施例においては、Ｎｉ層の厚
さは２０ｎｍ以下と薄いため、高融点金属層を用いるこ
とによって得られるゲート電極の熱的安定性を確保する
ことができる。
さは２０ｎｍ以下と薄いため、高融点金属層を用いるこ
とによって得られるゲート電極の熱的安定性を確保する
ことができる。
【００４６】また、本実施例のゲート電極の製造方法に
おいては、Ｎｉ層７の厚さが２０ｎｍ以下と薄いため、
第１ＳｉＯ膜１０及びＳｉＯ側壁１３がフッ酸系のエッ
チング液を用いて除去される際、Ｎｉはエッチングされ
ない。このため、安定したゲート電極形成が可能とな
る。
おいては、Ｎｉ層７の厚さが２０ｎｍ以下と薄いため、
第１ＳｉＯ膜１０及びＳｉＯ側壁１３がフッ酸系のエッ
チング液を用いて除去される際、Ｎｉはエッチングされ
ない。このため、安定したゲート電極形成が可能とな
る。
【００４７】また、本実施例によるゲート電極も、実施
例１，２と同様に、断面形状がＴ字型であり、さらにＷ
Ｓｉ層上に低抵抗金属層であるＡｕ層が形成されている
ため、ゲート電極の電気抵抗を低減させることができ、
これによりＦＥＴの高周波特性を向上させることができ
る。
例１，２と同様に、断面形状がＴ字型であり、さらにＷ
Ｓｉ層上に低抵抗金属層であるＡｕ層が形成されている
ため、ゲート電極の電気抵抗を低減させることができ、
これによりＦＥＴの高周波特性を向上させることができ
る。
【００４８】
【発明の効果】本発明（請求項１）に係わる半導体装置
の電極によれば、半導体層上に形成された、酸素と容易
に結合する材料からなる酸素吸収層と、該酸素吸収層上
に形成された高融点金属層とを備えたから、この電極を
ゲート電極として備えたＦＥＴにおいて、Ｉｄドリフト
現象を抑制することができる。
の電極によれば、半導体層上に形成された、酸素と容易
に結合する材料からなる酸素吸収層と、該酸素吸収層上
に形成された高融点金属層とを備えたから、この電極を
ゲート電極として備えたＦＥＴにおいて、Ｉｄドリフト
現象を抑制することができる。
【００４９】本発明（請求項２）に係わる半導体装置の
電極によれば、上記の半導体装置の電極（請求項１）に
おいて、上記高融点金属層の断面形状が、その下部の幅
より上部の幅が広いＴ字型形状であるから、電極の抵抗
を低減させることができ、この電極をゲート電極として
備えたＦＥＴの高周波特性を向上させることができる。
また、上記酸素吸収層を備えているため、Ｉｄドリフト
現象を抑制することができる。
電極によれば、上記の半導体装置の電極（請求項１）に
おいて、上記高融点金属層の断面形状が、その下部の幅
より上部の幅が広いＴ字型形状であるから、電極の抵抗
を低減させることができ、この電極をゲート電極として
備えたＦＥＴの高周波特性を向上させることができる。
また、上記酸素吸収層を備えているため、Ｉｄドリフト
現象を抑制することができる。
【００５０】本発明（請求項３）に係わる半導体装置の
電極によれば、上記の半導体装置の電極（請求項１また
は２）において、上記高融点金属層上に低抵抗金属層を
備えたから、さらに電極抵抗を低減でき、この電極をゲ
ート電極として備えたＦＥＴの高周波特性を向上させる
ことができる。また、上記酸素吸収層を備えているた
め、Ｉｄドリフト現象を抑制することができる。
電極によれば、上記の半導体装置の電極（請求項１また
は２）において、上記高融点金属層上に低抵抗金属層を
備えたから、さらに電極抵抗を低減でき、この電極をゲ
ート電極として備えたＦＥＴの高周波特性を向上させる
ことができる。また、上記酸素吸収層を備えているた
め、Ｉｄドリフト現象を抑制することができる。
【００５１】本発明（請求項４）に係わる半導体装置の
電極によれば、上記の半導体装置の電極（請求項１ない
し３のいずれか）において、上記酸素吸収層が、Ｔｉか
らなるものであるから、このＴｉはＧａＡｓと極めて熱
的に安定な接合を形成し、かつ、この電極をゲート電極
として備えたＦＥＴにおいて、Ｉｄドリフト現象を抑制
することができる。
電極によれば、上記の半導体装置の電極（請求項１ない
し３のいずれか）において、上記酸素吸収層が、Ｔｉか
らなるものであるから、このＴｉはＧａＡｓと極めて熱
的に安定な接合を形成し、かつ、この電極をゲート電極
として備えたＦＥＴにおいて、Ｉｄドリフト現象を抑制
することができる。
【００５２】本発明（請求項５）に係わる半導体装置の
電極によれば、上記の半導体装置の電極（請求項１ない
し３のいずれか）において、上記酸素吸収層が、ＴｉＮ
からなるものであるから、このＴｉＮはＧａＡｓと極め
て熱的に安定な接合を形成し、かつ、この電極をゲート
電極として備えたＦＥＴにおいて、Ｉｄドリフト現象を
抑制することができる。
電極によれば、上記の半導体装置の電極（請求項１ない
し３のいずれか）において、上記酸素吸収層が、ＴｉＮ
からなるものであるから、このＴｉＮはＧａＡｓと極め
て熱的に安定な接合を形成し、かつ、この電極をゲート
電極として備えたＦＥＴにおいて、Ｉｄドリフト現象を
抑制することができる。
【００５３】本発明（請求項６）に係わる半導体装置の
電極によれば、上記の半導体装置の電極（請求項１ない
し３のいずれか）において、上記酸素吸収層が、Ｎｉか
らなるものであるから、この電極をゲート電極として備
えたＦＥＴにおいて、Ｉｄドリフト現象を抑制すること
ができる。また、Ｎｉ層とｎ型ＧａＡｓ層の間では熱的
に安定な接合が得られ、ゲート電極とｎ型ＧａＡｓ層の
間のショットキー接合特性を改善することができ、さら
に両者の密着性を向上させることができる。
電極によれば、上記の半導体装置の電極（請求項１ない
し３のいずれか）において、上記酸素吸収層が、Ｎｉか
らなるものであるから、この電極をゲート電極として備
えたＦＥＴにおいて、Ｉｄドリフト現象を抑制すること
ができる。また、Ｎｉ層とｎ型ＧａＡｓ層の間では熱的
に安定な接合が得られ、ゲート電極とｎ型ＧａＡｓ層の
間のショットキー接合特性を改善することができ、さら
に両者の密着性を向上させることができる。
【００５４】本発明（請求項７）に係わる半導体装置の
電極によれば、上記の半導体装置の電極（請求項４ない
し６のいずれか）において、上記酸素吸収層の厚さが、
１ないし２０ｎｍであるものであるから、この電極をゲ
ート電極として備えたＦＥＴにおいて、Ｉｄドリフト現
象を抑制することができる。さらに、上記酸素吸収層の
上記の厚さの範囲においては、高融点金属層を用いるこ
とによって得られる電極の熱的安定性を確保することが
できる。
電極によれば、上記の半導体装置の電極（請求項４ない
し６のいずれか）において、上記酸素吸収層の厚さが、
１ないし２０ｎｍであるものであるから、この電極をゲ
ート電極として備えたＦＥＴにおいて、Ｉｄドリフト現
象を抑制することができる。さらに、上記酸素吸収層の
上記の厚さの範囲においては、高融点金属層を用いるこ
とによって得られる電極の熱的安定性を確保することが
できる。
【００５５】本発明（請求項８）に係わる半導体装置の
電極の製造方法によれば、半導体層上に第１の絶縁膜を
形成した後、上記半導体層上のリセス溝を形成すべき領
域の上記第１絶縁膜をエッチングにより除去し、上記第
１絶縁膜に開口部を形成する工程と、上記開口部に露出
している上記半導体層をエッチングし、リセス溝を形成
する工程と、全面に第２の絶縁膜を形成した後、異方性
エッチングを行い、上記第１絶縁膜の上記開口部の側面
及び上記リセス溝の側面に上記第２の絶縁膜からなる側
壁を形成する工程と、全面に、酸素と容易に結合する材
料からなる酸素吸収層、高融点金属層及び低抵抗金属層
を順次被着させ電極積層膜を形成する工程と、上記電極
積層膜の電極上部を形成すべき領域以外の部分を除去す
る工程と、上記第１絶縁膜及び上記第２絶縁膜をエッチ
ングにより除去し、その下部の幅より上部の幅が広いＴ
字型の断面形状を有し、上記酸素吸収層、上記高融点金
属層及び上記低抵抗金属層よりなる電極を形成する工程
とを含むから、上記酸素吸収層が最下層となる断面がＴ
字型形状の電極を安定して形成することができる。従っ
て、この電極の電気抵抗を低く抑えることができ、この
電極をゲート電極として備えたＦＥＴの高周波特性を向
上させることができる。また、Ｉｄドリフト現象を抑制
することができる。
電極の製造方法によれば、半導体層上に第１の絶縁膜を
形成した後、上記半導体層上のリセス溝を形成すべき領
域の上記第１絶縁膜をエッチングにより除去し、上記第
１絶縁膜に開口部を形成する工程と、上記開口部に露出
している上記半導体層をエッチングし、リセス溝を形成
する工程と、全面に第２の絶縁膜を形成した後、異方性
エッチングを行い、上記第１絶縁膜の上記開口部の側面
及び上記リセス溝の側面に上記第２の絶縁膜からなる側
壁を形成する工程と、全面に、酸素と容易に結合する材
料からなる酸素吸収層、高融点金属層及び低抵抗金属層
を順次被着させ電極積層膜を形成する工程と、上記電極
積層膜の電極上部を形成すべき領域以外の部分を除去す
る工程と、上記第１絶縁膜及び上記第２絶縁膜をエッチ
ングにより除去し、その下部の幅より上部の幅が広いＴ
字型の断面形状を有し、上記酸素吸収層、上記高融点金
属層及び上記低抵抗金属層よりなる電極を形成する工程
とを含むから、上記酸素吸収層が最下層となる断面がＴ
字型形状の電極を安定して形成することができる。従っ
て、この電極の電気抵抗を低く抑えることができ、この
電極をゲート電極として備えたＦＥＴの高周波特性を向
上させることができる。また、Ｉｄドリフト現象を抑制
することができる。
【００５６】本発明（請求項９）に係わる半導体装置の
電極の製造方法によれば、上記の半導体装置の電極の製
造方法（請求項８）において、上記酸素吸収層をその膜
厚が１ないし２０ｎｍとなるように被着させるから、上
記第１及び第２絶縁膜をエッチングにより除去する際に
上記酸素吸収層はエッチングされることは無く、電極の
剥離も発生しない。すなわち、電極を安定して形成する
ことができる。また、この電極をゲート電極として備え
たＦＥＴにおいて、Ｉｄドリフト現象を抑制することが
できる。さらに、高融点金属層を用いることによって得
られる電極の熱的安定性を確保することができる。
電極の製造方法によれば、上記の半導体装置の電極の製
造方法（請求項８）において、上記酸素吸収層をその膜
厚が１ないし２０ｎｍとなるように被着させるから、上
記第１及び第２絶縁膜をエッチングにより除去する際に
上記酸素吸収層はエッチングされることは無く、電極の
剥離も発生しない。すなわち、電極を安定して形成する
ことができる。また、この電極をゲート電極として備え
たＦＥＴにおいて、Ｉｄドリフト現象を抑制することが
できる。さらに、高融点金属層を用いることによって得
られる電極の熱的安定性を確保することができる。
【図１】 本発明の第１ないし第３の実施例によるＧａ
ＡｓＭＥＳＦＥＴのゲート電極の断面図である。
ＡｓＭＥＳＦＥＴのゲート電極の断面図である。
【図２】 本発明の第１ないし第３の実施例によるＧａ
ＡｓＭＥＳＦＥＴのゲート電極の製造方法を説明する断
面図である。
ＡｓＭＥＳＦＥＴのゲート電極の製造方法を説明する断
面図である。
【図３】 本発明の第１の実施例によるゲート電極を備
えたＧａＡｓＭＥＳＦＥＴのＩｄドリフト量のＴｉ層厚
依存性を示す図である。
えたＧａＡｓＭＥＳＦＥＴのＩｄドリフト量のＴｉ層厚
依存性を示す図である。
【図４】 本発明の第１の実施例によるゲート電極を備
えたＧａＡｓＭＥＳＦＥＴのＩｄ−Ｖｄ特性を示す図で
ある。
えたＧａＡｓＭＥＳＦＥＴのＩｄ−Ｖｄ特性を示す図で
ある。
【図５】 従来のＴ字型高融点金属ゲート電極の断面図
である。
である。
【図６】 従来のＴ字型高融点金属ゲート電極を備えた
ＧａＡｓＭＥＳＦＥＴのＩｄ−Ｖｄ特性を示す図であ
る。
ＧａＡｓＭＥＳＦＥＴのＩｄ−Ｖｄ特性を示す図であ
る。
【図７】 従来の高融点金属ゲート電極を備えたＧａＡ
ｓＭＥＳＦＥＴのＩｄドリフト現象の発生原因を説明す
る図である。
ｓＭＥＳＦＥＴのＩｄドリフト現象の発生原因を説明す
る図である。
１ 半絶縁性ＧａＡｓ基板、２ ｎ型ＧａＡｓ層、３
リセス溝、４ ゲート電極、４ａ ＷＳｉ層、４ｂ Ａ
ｕ層、５ ソース電極、６ ドレイン電極、７ 酸素吸
収層（Ｔｉ，ＴｉＮまたはＮｉ層）、８ ＧａＡｓ自然
酸化膜、１０ 第１ＳｉＯ膜、１１ フォトレジスト、
１２ 第２ＳｉＯ膜、１３ ＳｉＯ側壁、２０ 電荷空
乏層、２１ 負に帯電している界面準位。
リセス溝、４ ゲート電極、４ａ ＷＳｉ層、４ｂ Ａ
ｕ層、５ ソース電極、６ ドレイン電極、７ 酸素吸
収層（Ｔｉ，ＴｉＮまたはＮｉ層）、８ ＧａＡｓ自然
酸化膜、１０ 第１ＳｉＯ膜、１１ フォトレジスト、
１２ 第２ＳｉＯ膜、１３ ＳｉＯ側壁、２０ 電荷空
乏層、２１ 負に帯電している界面準位。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｔ 29/43 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｆ (72)発明者 國井 徹郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社光・マイクロ波デバイス開発研究 所内
Claims (9)
- 【請求項１】 半導体層上に形成された、酸素と容易に
結合する材料からなる酸素吸収層と、 該酸素吸収層上に形成された高融点金属層とを備えたこ
とを特徴とする半導体装置の電極。 - 【請求項２】 請求項１に記載の半導体装置の電極にお
いて、 上記高融点金属層の断面形状は、その下部の幅より上部
の幅が広いＴ字型形状であることを特徴とする半導体装
置の電極。 - 【請求項３】 請求項１または２に記載の半導体装置の
電極において、 上記高融点金属層上に低抵抗金属層を備えたことを特徴
とする半導体装置の電極。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置の電極において、 上記酸素吸収層は、Ｔｉからなることを特徴とする半導
体装置の電極。 - 【請求項５】 請求項１ないし３のいずれかに記載の半
導体装置の電極において、 上記酸素吸収層は、ＴｉＮからなることを特徴とする半
導体装置の電極。 - 【請求項６】 請求項１ないし３のいずれかに記載の半
導体装置の電極において、 上記酸素吸収層は、Ｎｉからなることを特徴とする半導
体装置の電極。 - 【請求項７】 請求項４ないし６のいずれかに記載の半
導体装置の電極において、 上記酸素吸収層の厚さは、１ないし２０ｎｍであること
を特徴とする半導体装置の電極。 - 【請求項８】 半導体層上に第１の絶縁膜を形成した
後、上記半導体層上のリセス溝を形成すべき領域の上記
第１絶縁膜をエッチングにより除去し、上記第１絶縁膜
に開口部を形成する工程と、 上記開口部に露出している上記半導体層をエッチング
し、リセス溝を形成する工程と、 全面に第２の絶縁膜を形成した後、異方性エッチングを
行い、上記第１絶縁膜の上記開口部の側面及び上記リセ
ス溝の側面に上記第２絶縁膜からなる側壁を形成する工
程と、 全面に、酸素と容易に結合する材料からなる酸素吸収
層、高融点金属層及び低抵抗金属層を順次被着させ電極
積層膜を形成する工程と、 上記電極積層膜の電極上部を形成すべき領域以外の部分
を除去する工程と、 上記第１絶縁膜及び上記第２絶縁膜をエッチングにより
除去し、その下部の幅より上部の幅が広いＴ字型の断面
形状を有し、上記酸素吸収層、上記高融点金属層及び上
記低抵抗金属層よりなる電極を形成する工程とを含むこ
とを特徴とする半導体装置の電極の製造方法。 - 【請求項９】 請求項８に記載の半導体装置の電極の製
造方法において、 上記酸素吸収層は、その膜厚が１ないし２０ｎｍとなる
ように被着させることを特徴とする半導体装置の電極の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231218A JPH0897236A (ja) | 1994-09-27 | 1994-09-27 | 半導体装置の電極，及びその製造方法 |
| US08/532,277 US5693560A (en) | 1994-09-27 | 1995-09-22 | Semiconductor device electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231218A JPH0897236A (ja) | 1994-09-27 | 1994-09-27 | 半導体装置の電極，及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897236A true JPH0897236A (ja) | 1996-04-12 |
Family
ID=16920180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6231218A Pending JPH0897236A (ja) | 1994-09-27 | 1994-09-27 | 半導体装置の電極，及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5693560A (ja) |
| JP (1) | JPH0897236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157883A (ja) * | 2005-12-02 | 2007-06-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| KR100206876B1 (ko) * | 1995-12-28 | 1999-07-01 | 구본준 | 모스전계효과트랜지스터 제조방법 |
| JPH10199896A (ja) * | 1997-01-07 | 1998-07-31 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
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| US7709269B2 (en) | 2006-01-17 | 2010-05-04 | Cree, Inc. | Methods of fabricating transistors including dielectrically-supported gate electrodes |
| JP4308277B2 (ja) * | 2007-02-07 | 2009-08-05 | ユーディナデバイス株式会社 | 電界効果トランジスタの製造方法 |
| US8421121B2 (en) * | 2007-04-18 | 2013-04-16 | Northrop Grumman Systems Corporation | Antimonide-based compound semiconductor with titanium tungsten stack |
| CN102033144B (zh) * | 2009-09-30 | 2013-10-23 | 株式会社神户制钢所 | 电接点构件 |
| US9048184B2 (en) * | 2013-03-15 | 2015-06-02 | Northrop Grumman Systems Corporation | Method of forming a gate contact |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60219765A (ja) * | 1984-04-16 | 1985-11-02 | Mitsubishi Electric Corp | シヨツトキ−障壁電極 |
| JPS61117869A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH02155271A (ja) * | 1988-12-07 | 1990-06-14 | Toshiba Corp | 半導体装置 |
| US5422307A (en) * | 1992-03-03 | 1995-06-06 | Sumitomo Electric Industries, Ltd. | Method of making an ohmic electrode using a TiW layer and an Au layer |
| JPH0786310A (ja) * | 1993-09-20 | 1995-03-31 | Mitsubishi Electric Corp | 高融点金属ゲート電極の形成方法 |
-
1994
- 1994-09-27 JP JP6231218A patent/JPH0897236A/ja active Pending
-
1995
- 1995-09-22 US US08/532,277 patent/US5693560A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157883A (ja) * | 2005-12-02 | 2007-06-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4637009B2 (ja) * | 2005-12-02 | 2011-02-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5693560A (en) | 1997-12-02 |
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