JPH0895830A - Abnormality monitor device for electronic equipment - Google Patents

Abstract

PURPOSE: To decide the runaway state of an S/W from WDT resetting in the case where the WDT resetting is caused although the S/W has been in a runaway state. CONSTITUTION: This device is equipped with an RTC circuit 6 which generates an interruption signal for actuating a CPU 1A at every constant period, a WDT flag circuit 8 which signifies a watchdog timer(WDT) flag 9 from the input of an RTC 7 to resetting operation, a flag resetting circuit 10 which generates a reset signal 11 for resetting the WDT flag circuit 8 by the execution of the S/W processing in one cycle by the CPU 1A to the end, a latch circuit 12 which signifies a WDT error flag 9 if a next RTC 7 is inputted before the WDT flag circuit 9 is reset, and S/W hang-up detecting means 31 and 32 which detects variation of the output of the reset signal 11 and outputs a runaway detection signal 42 of the S/W to the CPU 1A.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ＣＰＵの処理による
Ｓ／Ｗが暴走したにも拘わらずＷＤＴリセットが発生し
た場合におけるＳ／Ｗの暴走を監視し、且つ、Ｓ／Ｗ暴
走時にＷＤＴリセットを停止させる電子機器の異常監視
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention monitors S / W runaway when a WDT reset occurs despite the S / W runaway by CPU processing, and WDT reset during S / W runaway. The present invention relates to an abnormality monitoring device for an electronic device that stops the operation.

【０００２】[0002]

【従来の技術】図１２は、例えば、特開平４−１５３８
５１号公報に開示された従来の電子機器の異常監視装置
の構成を示すブロック図である。図において、１は電子
機器を制御するＣＰＵ、２はＣＰＵ１による処理結果或
いは処理プログラム等を記憶したメモリ、３はＣＰＵ１
に対し外部よりデータ入力及び処理データを出力する入
出力回路、４はＣＰＵ１の基本処理周期を決めるクロッ
ク５を与える発振回路、６は一定周期ごとにＳ／Ｗに起
動をかけるための割り込み信号（ＲＴＣ７）を生成して
ＣＰＵ１へ出力するＲＴＣ回路。2. Description of the Related Art FIG. 12 shows, for example, Japanese Patent Laid-Open No. 4-1538.
It is a block diagram which shows the structure of the abnormality monitoring apparatus of the conventional electronic device disclosed by the 51 patent publication. In the figure, 1 is a CPU for controlling electronic equipment, 2 is a memory for storing processing results or processing programs by the CPU 1, and 3 is a CPU 1
On the other hand, an input / output circuit for externally inputting data and outputting processed data, 4 is an oscillating circuit for supplying a clock 5 for determining a basic processing cycle of the CPU 1, and 6 is an interrupt signal (for activating S / W at regular intervals) ( An RTC circuit that generates an RTC 7) and outputs it to the CPU 1.

【０００３】８はＲＴＣ７が入力されてからリセットが
かかるまで出力（ＷＴＤフラッグ９）を有意（Ｈレベ
ル）にするＷＤＴフラグ回路、１０は設定した入出力ア
ドレスへのライト命令が入力されたときにＷＤＴフラグ
９をリセットするＷＤＴリセット信号１１を出力するフ
ラグ解除回路、１２はＷＤＴフラグ９がＷＤＴリセット
信号１１でリセットされる前に次のＲＴＣ７が入力した
場合にＷＴＤエラーフラッグ１３をＣＰＵ１へ出力する
ラッチ回路。Reference numeral 8 is a WDT flag circuit that makes the output (WTD flag 9) significant (H level) from the time the RTC 7 is input until the reset is applied. 10 is when a write command to the set input / output address is input. A flag canceling circuit that outputs a WDT reset signal 11 that resets the WDT flag 9, and 12 outputs a WTD error flag 13 to the CPU 1 when the next RTC 7 is input before the WDT flag 9 is reset by the WDT reset signal 11. Latch circuit.

【０００４】１４はＣＰＵ１が出力するデータ信号 、
１５はＣＰＵ１が出力するアドレス信号、１６はアドレ
ス信号１５をデコードするデコーダ、１７はメモリ２の
アドレス信号、１８は入出力回路３のアドレス信号、１
９はメモリ２及び入出力回路３へデータ書き込み時にＣ
ＰＵ１から出力されるライト信号、２０はＳ／Ｗ処理実
行中に発振回路５から出力されるクロックを順次格納し
て行き、メモリ２へアドレス信号２１とし出力するＩＮ
Ｃレジスタ。Reference numeral 14 is a data signal output from the CPU 1,
Reference numeral 15 is an address signal output from the CPU 1, 16 is a decoder for decoding the address signal 15, 17 is an address signal of the memory 2, 18 is an address signal of the input / output circuit 3, 1
9 is C when data is written in the memory 2 and the input / output circuit 3.
A write signal output from PU1, 20 is a sequence of storing clocks output from the oscillation circuit 5 during execution of S / W processing, and an IN output to the memory 2 as an address signal 21
C register.

【０００５】２２はアドレス信号１５をメモリ２に書き
込むタイミングをとるためのディレー回路、２３はアド
レス信号１５をメモリ２にデータとして書き込むために
ディレー回路２２で遅延させたデータ信号、２４はＷＤ
Ｔフラグ９が有意の間はクロック５を出力しＷＤＴフラ
グ９がリセットされて有意でなくなると出力をマスクす
るデータ信号２３を書き込むためのライト信号である。Reference numeral 22 is a delay circuit for timing the writing of the address signal 15 in the memory 2, 23 is a data signal delayed by the delay circuit 22 for writing the address signal 15 as data in the memory 2, and 24 is WD.
It is a write signal for outputting the clock 5 while the T flag 9 is significant, and for writing the data signal 23 that masks the output when the WDT flag 9 is reset and becomes insignificant.

【０００６】次に従来装置の動作を図１３のタイミング
チャートに従って説明する。Ｓ／Ｗ処理サイクルＴ１は
ＷＤＴエラ−が発生しない場合を示しており、Ｓ／Ｗ処
理サイクルＴ２はＷＤＴエラ−が発生した場合を示して
いる。まず、Ｓ／Ｗ処理サイクルＴ１においてＷＤＴエ
ラ−が発生しない場合の回路の動作を説明する。ＲＴＣ
回路６はＳ／Ｗ処理が正常に実行された場合、最長Ｓ／
Ｗ処理時間より長い周期でＲＴＣ７を発生する。Next, the operation of the conventional device will be described with reference to the timing chart of FIG. The S / W processing cycle T1 shows the case where the WDT error does not occur, and the S / W processing cycle T2 shows the case where the WDT error occurs. First, the operation of the circuit when the WDT error does not occur in the S / W processing cycle T1 will be described. RTC
When the S / W processing is executed normally, the circuit 6 has the longest S / W.
The RTC 7 is generated in a cycle longer than the W processing time.

【０００７】ｔ１１でＣＰＵ１にＲＴＣ７が入力すると
ＷＤＴフラグ９が有意となり、Ｓ／Ｗ処理が開始されて
ｔ１２でＣＰＵ１からアドレス信号１５が出力される。
アドレス信号１５はディレー回路２２で遅延され、メモ
リ２に格納されるデータ信号２３としてｔ１３で出力さ
れる。データ信号２３はＷＤＴフラグ９が有意の間はク
ロック５によるライト信号２４によって、図に示す↑の
タイミングでメモリ２に順次書き込まれる。When the RTC 7 is input to the CPU 1 at t11, the WDT flag 9 becomes significant, the S / W processing is started, and the address signal 15 is output from the CPU 1 at t12.
The address signal 15 is delayed by the delay circuit 22 and output as a data signal 23 stored in the memory 2 at t13. While the WDT flag 9 is significant, the data signal 23 is sequentially written in the memory 2 by the write signal 24 by the clock 5 at the timing of ↑ shown in the figure.

【０００８】書き込むメモリアドレスはＩＮＣレジスタ
に格納されたインクリメント値で示す。このメモリアド
レスは設定した初期値から始まり、ＷＤＴフラグ９が有
意の間はクロック５の立ち上がりでインクリメントさ
れ、ＷＤＴフラグ９が有意でなくなるとインクリメント
を停止する。フラグ解除回路１０からＷＤＴリセット信
号１１が入力するとＩＮＣレジスタ２０は初期化され、
メモリアドレスは設定した初期値に戻る。The memory address to be written is indicated by the increment value stored in the INC register. This memory address starts from the set initial value, is incremented at the rising edge of the clock 5 while the WDT flag 9 is significant, and stops incrementing when the WDT flag 9 is not significant. When the WDT reset signal 11 is input from the flag release circuit 10, the INC register 20 is initialized,
The memory address returns to the set initial value.

【０００９】従って、メモリ２には常に最新の１サイク
ルのＳ／Ｗ処理実行アドレスが格納される。１サイクル
のＳ／Ｗ処理が最後まで実行されフラグ解除回路１０か
らｔ１４でＷＤＴリセット信号１１が出力すると、ＷＤ
Ｔフラグ９がリセットされる。ｔ１５で次のＲＴＣ７が
入力したときにはＷＤＴフラグ９はリセットされている
ので、ＲＴＣ７の入力によりラッチ回路１２から出力さ
れるＷＤＴエラーフラグ１３はＬとなって有意とならな
い。Therefore, the memory 2 always stores the latest one-cycle S / W processing execution address. When the S / W processing for one cycle is executed to the end and the WDT reset signal 11 is output from the flag canceling circuit 10 at t14, WD
The T flag 9 is reset. Since the WDT flag 9 is reset when the next RTC 7 is input at t15, the WDT error flag 13 output from the latch circuit 12 by the input of the RTC 7 becomes L and is not significant.

【００１０】Ｓ／Ｗ処理サイクルＴ２においてＷＤＴエ
ラーが発生した場合、ｔ１５でＣＰＵ１にＲＴＣ７が入
力してからデータ信号２３をＩＮＣレジスタ２０で示さ
れるメモリアドレスに格納していくところまではＷＤＴ
エラーが発生していない場合と同様である。しかし、ｔ
１６でＷＤＴフラグ９がリセットされる前に次のＲＴＣ
７がラッチ回路１２に入力ため、ＷＤＴエラーフラグ１
３がＨなって有意となる。このように、ＣＰＵ１はＲＴ
Ｃ７の入力毎にＷＤＴエラーフラグ１３が無意か有意か
を調べ、有意であることを検出するとＣＰＵ１は次の処
理を中止し、エラー処理を実行する。When a WDT error occurs in the S / W processing cycle T2, the data signal 23 is stored in the memory address indicated by the INC register 20 after the RTC 7 is input to the CPU 1 at t15.
This is the same as when no error has occurred. But t
The next RTC before WDT flag 9 is reset at 16
Since 7 is input to the latch circuit 12, the WDT error flag 1
3 becomes H and becomes significant. In this way, the CPU1
For each input of C7, it is checked whether the WDT error flag 13 is insignificant or significant, and when it detects that it is significant, the CPU 1 stops the next process and executes the error process.

【００１１】以上のように、従来の電子機器の異常監視
装置は、Ｓ／Ｗ処理実行時にＣＰＵ１から出力されるア
ドレス信号１５を順次ＩＮＣレジスタに示されるメモリ
アドレスに格納していき、ＷＤＴエラーが発生した時に
エラー発生時の状態をエラー処理の段階でプログラム的
に識別できるようにしたものである。As described above, the conventional abnormality monitoring apparatus for electronic equipment stores the address signal 15 output from the CPU 1 at the memory address indicated in the INC register when executing the S / W processing, and the WDT error is generated. When an error occurs, the state at the time of error occurrence can be identified programmatically at the error processing stage.

【００１２】[0012]

【発明が解決しようとする課題】従来の電子機器の異常
監視装置は以上のように構成されているので、フラグ解
除回路からリセット信号が出力されてさえいればＷＤＴ
エラーフラグ１３は有意とならず、ＣＰＵはＷＤＴエラ
ーと認識しない。そのため、Ｓ／Ｗが暴走し本来出力さ
れない時期にＷＤＴリセット信号１１が出力されても、
ＷＤＴエラーフラグは無意となってＣＰＵに読み取られ
てＳ／Ｗの暴走が検出されないという問題があった。Since the conventional abnormality monitoring apparatus for electronic equipment is constructed as described above, the WDT is only required if the reset signal is output from the flag canceling circuit.
The error flag 13 is not significant, and the CPU does not recognize it as a WDT error. Therefore, even if the WDT reset signal 11 is output at a time when the S / W goes out of control and is not originally output,
There is a problem that the WDT error flag is read by the CPU unintentionally and the runaway of the S / W is not detected.

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、Ｓ／Ｗが暴走したにもかかわら
ずリセット信号が出力されるような場合のＳ／Ｗ暴走を
監視でき、且つ、 Ｓ／Ｗ暴走時にはリセット信号の出
力を防止することのできる電子機器の異常監視装置を得
ることを目的とする。The present invention has been made to solve the above problems, and can monitor S / W runaway when a reset signal is output despite the S / W running out of control. Moreover, it is an object of the present invention to obtain an abnormality monitoring device for an electronic device capable of preventing the output of a reset signal at the time of S / W runaway.

【００１４】[0014]

【課題を解決するための手段】請求項１の発明に係る電
子機器の異常監視装置は、一定周期ごとにＣＰＵに起動
をかけるための割り込み信号を生成するリアルタイムク
ロック（以下ＲＴＣと省略）回路と、ＲＴＣが入力され
てからリセットがかかるまでウオッチドッグタイマ（以
下ＷＤＴと省略）フラグを有意にするＷＤＴフラグ回路
と、前記ＣＰＵによる１サイクルのＳ／Ｗ処理が最後ま
で実行されることによって前記ＷＤＴフラグ回路をリセ
ット動作させるリセット信号を生成するフラグ解除回路
と、前記ＷＤＴフラグ回路がリセットされる前に次のＲ
ＴＣが入力した場合にＷＤＴエラーフラグを有意にする
ラッチ回路と、前記リセット信号の出力の変動を検出し
てＳ／Ｗの暴走検出信号を前記ＣＰＵへ出力するＳ／Ｗ
暴走検出手段とを備えたものである。According to a first aspect of the present invention, there is provided an abnormality monitoring device for an electronic device, comprising: a real-time clock (hereinafter abbreviated as RTC) circuit for generating an interrupt signal for activating a CPU at a constant cycle. , A WDT flag circuit that makes a watchdog timer (hereinafter abbreviated as WDT) flag significant from the time the RTC is input until the time the reset is applied, and the WDT by executing one cycle of S / W processing by the CPU to the end. A flag releasing circuit for generating a reset signal for resetting the flag circuit, and the following R before resetting the WDT flag circuit.
A latch circuit that makes the WDT error flag significant when TC is input, and an S / W that detects a change in the output of the reset signal and outputs an S / W runaway detection signal to the CPU.
And a runaway detecting means.

【００１５】請求項２の発明に係る電子機器の異常監視
装置は、請求項１の発明に係る電子機器の異常監視装置
においてＳ／Ｗ暴走検出手段は、ＲＴＣが入力されてか
らＷＤＴフラッグ回路にリセットがかかるまでの最小時
間を設定し、その時間のあいだゲート信号を発生するゲ
ート発生回路と、このゲート信号と前記リセット信号と
を比較し、前記ゲート信号が出力期間中に前記リセット
信号が出力された時に、Ｓ／Ｗの暴走を検出して暴走検
出信号を前記ＣＰＵへ出力するＷＤＴリセット・ゲート
比較回路とを備えたものである。According to a second aspect of the present invention, there is provided an electronic equipment abnormality monitoring device, wherein the S / W runaway detecting means is provided in the WDT flag circuit after the RTC is input. A gate generation circuit that sets a minimum time until resetting and generates a gate signal during that time is compared with the reset signal, and the reset signal is output during the output period of the gate signal. And a WDT reset / gate comparison circuit that detects a runaway of the S / W and outputs a runaway detection signal to the CPU.

【００１６】請求項３の発明に係る電子機器の異常監視
装置は、請求項１の発明に係る電子機器の異常監視装置
においてＳ／Ｗ暴走検出手段は、Ｓ／Ｗ処理回数に応じ
たリセット信号の出力回数を予め記憶したメモリ回路
と、前記リセット信号の出力回数を計数するカウント回
路と、１Ｓ／Ｗ処理終了毎に前記メモリ回路に記憶され
たリセット信号出力回数と前記カウント回路で計数され
たリセット信号出力回数とを比較し、各回数の不一致判
定時にＳ／Ｗの暴走を判定する暴走判定手段とを備えた
ものである。According to a third aspect of the present invention, there is provided an abnormality monitoring device for electronic equipment, wherein in the abnormality monitoring device for electronic equipment according to the first aspect, the S / W runaway detecting means is a reset signal according to the number of times of S / W processing. Of the output number of the reset signal, a count circuit for counting the output number of the reset signal, a reset signal output number stored in the memory circuit for each completion of 1S / W processing, and the count circuit The reset signal output frequency is compared with the runaway determination means for determining the S / W runaway at the time of mismatch determination of each frequency.

【００１７】請求項４の発明に係る電子機器の異常監視
装置は、一定周期ごとにＣＰＵに起動をかけるための割
り込み信号を生成するリアルタイムクロック（以下ＲＴ
Ｃと省略）回路と、ＲＴＣが入力されてからリセットが
かかるまでウオッチドッグタイマ（以下ＷＤＴと省略）
フラグを有意にするＷＤＴフラグ回路と、ＣＰＵによる
１サイクルのＳ／Ｗ処理が最後まで実行されることによ
って前記ＷＤＴフラグ回路をリセット動作させるリセッ
ト信号を生成するフラグ解除回路と、前記ＷＤＴフラグ
回路が前記リセット信号によってリセットされる前に次
のＲＴＣが入力した場合にＷＤＴエラーフラグを有意に
するラッチ回路と、前記ＣＰＵによるＳ／Ｗ処理結果よ
り予め決められた処理がなされているかを判定し、判定
結果に従って前記フラッグ解除回路の動作を停止する処
理結果判定手段とを備えたものである。According to a fourth aspect of the present invention, there is provided an abnormality monitoring apparatus for electronic equipment, wherein a real-time clock (hereinafter RT) for generating an interrupt signal for activating the CPU at regular intervals.
Circuit and circuit, and watchdog timer from input of RTC to resetting (hereinafter abbreviated as WDT)
The WDT flag circuit that makes the flag significant, the flag canceling circuit that generates a reset signal that causes the WDT flag circuit to perform a reset operation by executing one cycle of S / W processing by the CPU, and the WDT flag circuit A latch circuit that makes the WDT error flag significant when the next RTC is input before being reset by the reset signal, and whether or not predetermined processing is performed based on the S / W processing result by the CPU, And a processing result judging means for stopping the operation of the flag canceling circuit according to the judgment result.

【００１８】請求項５の発明に係る電子機器の異常監視
装置は、請求項４の発明に係る電子機器の異常監視装置
において処理結果判定手段は、ＣＰＵによるＳ／Ｗ処理
により予め決められた順序で特定のアドレス信号が出力
されたか否かを判定し、判定結果に従って前記フラッグ
解除回路の動作を停止するアドレス信号判定手段とを備
えたものである。According to a fifth aspect of the present invention, there is provided an abnormality monitoring device for electronic equipment, wherein in the abnormality monitoring device for electronic equipment according to the fourth aspect, the processing result judging means has a predetermined order by S / W processing by the CPU. And an address signal determining means for determining whether or not a specific address signal is output, and stopping the operation of the flag releasing circuit according to the determination result.

【００１９】請求項６の発明に係る電子機器の異常監視
装置は、請求項５の発明に係る電子機器の異常監視装置
においてアドレス信号判定手段は、特定アドレスをデコ
ードすることにより出力をラッチするラッチ回路を複数
具備し、これらラッチ回路がＳ／Ｗによって決められた
順番でアドレスをデコードして初めてフラッグ解除回路
に対してＷＤＴリセット信号を出力可能にする当記ラッ
チ群を備えたものである。According to a sixth aspect of the present invention, there is provided an abnormality monitoring device for electronic equipment, wherein in the abnormality monitoring device for electronic equipment according to the fifth aspect, the address signal determination means latches an output by decoding a specific address. A plurality of circuits are provided, and the latch circuit group is provided so that the WDT reset signal can be output to the flag release circuit only after the latch circuits decode the addresses in the order determined by the S / W.

【００２０】請求項７の発明に係る電子機器の異常監視
装置は、請求項４の発明に係る電子機器の異常監視装置
において処理結果判定手段は、前記ＣＰＵによるＳ／Ｗ
処理により予め決められた順序で特定のデータが出力さ
れたか否かを判定し、判定結果に従って前記フラッグ解
除回路の動作を停止するデータ判定手段とを備えたもの
である。According to a seventh aspect of the present invention, there is provided an abnormality monitoring device for electronic equipment, wherein in the abnormality monitoring device for electronic equipment according to the fourth aspect, the processing result judging means is S / W by the CPU.
The data determining means determines whether or not specific data is output in a predetermined order by processing, and stops the operation of the flag canceling circuit according to the determination result.

【００２１】請求項８の発明に係る電子機器の異常監視
装置は、請求項７の発明に係る電子機器の異常監視装置
においてデータ判定手段は、特定データをデコードする
ことにより出力をラッチするラッチ回路を複数具備し、
これらラッチ回路はＳ／Ｗによって決められた順番でデ
ータをデコードして初めてフラッグ解除回路に対してＷ
ＤＴリセット信号の出力可能にするラッチ群とを備えた
ものである。According to an eighth aspect of the present invention, there is provided an abnormality monitoring device for electronic equipment, wherein in the abnormality monitoring device for electronic equipment according to the seventh aspect, the data judging means latches an output by decoding specific data. Equipped with a plurality of
These latch circuits decode the data in the order determined by the S / W and then wait for the flag release circuit to receive the W signal.
And a group of latches that enable the output of a DT reset signal.

【００２２】[0022]

【作用】請求項１の発明における電子機器の異常監視装
置は、正常なＳ／Ｗ処理が実行されている場合のＲＴＣ
が入力してから出力されるリセット信号の出力変動が検
出されたならばＳ／Ｗの暴走として検知する。The abnormality monitoring device for electronic equipment according to the first aspect of the present invention is an RTC when normal S / W processing is executed.
When the output fluctuation of the reset signal output after the input of is detected, it is detected as S / W runaway.

【００２３】請求項２の発明における電子機器の異常監
視装置は、正常なＳ／Ｗ処理が実行されている場合のＲ
ＴＣが入力してからリセットがかかるまでの最小時間の
間出力されるゲート信号と、リセット信号とのタイミン
グを比較し、ゲート信号出力期間中にリセット信号が出
力されたならばＳ／Ｗの暴走として検知する。According to another aspect of the invention, there is provided an abnormality monitoring apparatus for an electronic device, wherein the R
The timing of the reset signal is compared with the timing of the gate signal that is output during the minimum time from when the TC is input until reset is performed, and if the reset signal is output during the gate signal output period, S / W runaway Detect as.

【００２４】請求項３の発明における電子機器の異常監
視装置は、正常なＳ／Ｗ処理回数に応じたリセット信号
の数とＳ／Ｗ処理時に計数したリセット信号の数を、Ｓ
／Ｗ処理終了時に比較し、各回数の不一致を判定したな
らばＳ／Ｗの暴走として検知する。According to another aspect of the present invention, there is provided an abnormality monitoring device for electronic equipment, wherein the number of reset signals according to the number of normal S / W processing and the number of reset signals counted during the S / W processing are S
The comparison is made at the end of the / W process, and if a mismatch is determined for each number of times, it is detected as a runaway of S / W.

【００２５】請求項４の発明における電子機器の異常監
視装置は、ＣＰＵによるＳ／Ｗ処理結果に異常が検出さ
れたならば、Ｓ／Ｗ処理結果により出力されるリセット
信号の出力を停止してＷＤＴエラーフラグを有意にす
る。If an abnormality is detected in the S / W processing result by the CPU, the abnormality monitoring device for electronic equipment according to the fourth aspect of the present invention stops the output of the reset signal output according to the S / W processing result. Make the WDT error flag significant.

【００２６】請求項５の発明における電子機器の異常監
視装置は、Ｓ／Ｗ処理中に特定アドレスを決められた順
番にデコードすることにより初めてＷＤＴリセット信号
の出力可能にすることにより、Ｓ／Ｗ暴走時にはＷＤＴ
リセット信号の出力を防止することができる。According to the fifth aspect of the present invention, the abnormality monitoring apparatus for electronic equipment makes it possible to output the WDT reset signal only by decoding the specific addresses in the predetermined order during the S / W processing. WDT in case of runaway
It is possible to prevent the reset signal from being output.

【００２７】請求項６の発明における電子機器の異常監
視装置は、Ｓ／Ｗ処理中に特定アドレスを決められた順
番にデコードし、これらデコードされたアドレスを入出
力が接続された各ラッチ回路に順次入力し、ラッチ回路
より入力されてきたラッチデータを順次次のラッチ回路
へ送り出し最終ラッチ回路より送り出された時に初めて
ＷＤＴリセット信号の出力可能にすることにより、Ｓ／
Ｗ暴走時にはＷＤＴリセット信号の出力を防止すること
ができる。According to another aspect of the present invention, there is provided an abnormality monitoring apparatus for electronic equipment, which decodes a specific address in a predetermined order during S / W processing, and the decoded address is input to each latch circuit to which an input / output is connected. By sequentially inputting the latch data input from the latch circuit to the next latch circuit and enabling the output of the WDT reset signal only when the latch data is output from the final latch circuit, S /
It is possible to prevent the output of the WDT reset signal when the W is out of control.

【００２８】請求項７の発明における電子機器の異常監
視装置は、Ｓ／Ｗ処理中に特定データを決められた順番
にデコードすることにより初めてＷＤＴリセット信号の
出力可能にすることにより、Ｓ／Ｗ暴走時にはＷＤＴリ
セット信号の出力を防止することができる。According to the seventh aspect of the invention, the abnormality monitoring apparatus for an electronic device is capable of outputting the WDT reset signal only by decoding the specific data in a predetermined order during the S / W processing, thereby making it possible to output the S / W. It is possible to prevent the WDT reset signal from being output during a runaway.

【００２９】請求項８の発明における電子機器の異常監
視装置は、Ｓ／Ｗ処理中に特定データを決められた順番
にデコードして入出力が接続された各ラッチ回路を特定
するアドレスにし、これらデータよりデコードされたア
ドレスを入出力が接続された各ラッチ回路に順次入力
し、ラッチ回路より入力されてきたラッチデータを順次
次のラッチ回路へ送り出し最終ラッチ回路より送り出さ
れた時に初めてＷＤＴリセット信号の出力可能にするこ
とにより、Ｓ／Ｗ暴走時にはＷＤＴリセット信号の出力
を防止することができる。According to another aspect of the present invention, there is provided an abnormality monitoring device for an electronic device, which decodes specific data in a predetermined order during S / W processing to make each latch circuit to which an input / output is connected an address for specifying. The WDT reset signal is input only when the addresses decoded from the data are sequentially input to each latch circuit to which the input and output are connected, and the latch data input from the latch circuit is sequentially output to the next latch circuit and output from the final latch circuit. Output of the WDT reset signal can be prevented during S / W runaway.

【００３０】[0030]

【実施例】【Example】

実施例１．以下、この発明の一実施例を図について説明
する。図１は本実施例に係る電子機器の異常監視装置の
構成を示すブロック図である。尚、図中、図１２と同一
符号は同一又は相当部分を示す。図において、３１はＣ
ＰＵ１Ａからの指令により可変的な幅のパルスを出力す
るゲート発生回路であり、このゲート発生回路３１はＣ
ＰＵ１Ａによるメモリの初期化処理時にアドレス信号１
５によって特定されたならば、内部レジスタにＲＴＣ７
が入力されてからリセット信号が入力されるまでの最小
時間データをライト信号２４のもとに書き込む。Example 1. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an abnormality monitoring device for an electronic device according to this embodiment. In the figure, the same reference numerals as those in FIG. 12 indicate the same or corresponding parts. In the figure, 31 is C
The gate generation circuit 31 outputs a pulse having a variable width according to a command from the PU 1A.
Address signal 1 when the memory is initialized by PU1A
RTC7 in internal register if specified by
The minimum time data from when the reset signal is input until the reset signal is input is written to the write signal 24.

【００３１】その後、ＲＴＣ７の入力毎に、クロック５
を最小時間まで計数して計数終了にいたるまでゲート信
号４１を出力する。３２はＷＴＤリセット・ゲート比較
回路であり、このＷＴＤリセット・ゲート比較回路３２
はゲート信号４１の出力タイミングとＷＤＴリセット信
号１１の出力タイミングを比較し、ゲート信号４１の出
力期間にＷＤＴリセット信号１１が出力されているのが
検出されたならば、出力されたＷＤＴリセット信号１１
をＳ／Ｗ暴走によるものと判定して暴走検出信号４２を
ＣＰＵ１Ａへ出力する。After that, the clock 5 is supplied every time the RTC 7 is input.
Is counted to the minimum time, and the gate signal 41 is output until the counting is completed. Reference numeral 32 denotes a WTD reset / gate comparison circuit.
Compares the output timing of the gate signal 41 with the output timing of the WDT reset signal 11, and if it is detected that the WDT reset signal 11 is being output during the output period of the gate signal 41, the output WDT reset signal 11 is output.
Is determined to be due to S / W runaway, and a runaway detection signal 42 is output to the CPU 1A.

【００３２】次に、本実施例の動作を図２に示すタイミ
ングチャートに従って説明する。Ｓ／Ｗ処理サイクルＴ
２１では、先ずｔ２１でＲＴＣ７が出力されると、ゲー
ト発生回路３１は正常なＳ／Ｗ処理が実行されている場
合のＲＴＣ７が入力されてからリセットがかかるまでの
最小時間信号幅（ｔ２２−ｔ２１）のゲート信号４１を
出力する。ＷＤＴリセット信号１１がｔ２２より以後の
ｔ２３で出力されたら、ＷＤＴリセット・ゲート比較回
路３２は暴走検知信号４２を有意にしてＣＰＵ１Ａに出
力しない。Next, the operation of this embodiment will be described with reference to the timing chart shown in FIG. S / W processing cycle T
In FIG. 21, when RTC7 is first output at t21, the gate generation circuit 31 outputs the minimum time signal width (t22-t21) from the input of RTC7 when normal S / W processing is executed until resetting. ) Output the gate signal 41. When the WDT reset signal 11 is output at t23 after t22, the WDT reset / gate comparison circuit 32 makes the runaway detection signal 42 significant and does not output it to the CPU 1A.

【００３３】次に、Ｓ／Ｗ処理サイクルＴ２２では、先
ずｔ２４でＲＴＣ７が出力されると、ゲート発生回路３
１はＴ２１と同様に正常なＳ／Ｗ処理が実行されている
場合のＲＴＣ７が入力されてからリセットがかかるまで
の最小時間信号幅（ｔ２６−ｔ２４）のゲート信号４１
を出力する。Ｓ／Ｗ処理が暴走しＷＤＴリセット信号１
１がｔ２６より以前のｔ２５で出力されたら、ＷＤＴリ
セット・ゲート比較回路３２は暴走検知信号４２を有意
にしてＣＰＵ１Ａへ出力する。この結果、ＣＰＵ１はラ
ッチ回路１２より無意のＷＤＴエラーフラグ１３を入力
してもＳ／Ｗ処理の暴走を検知する事ができる。Next, in the S / W processing cycle T22, when the RTC7 is first output at t24, the gate generation circuit 3
1 is the gate signal 41 of the minimum time signal width (t26-t24) from the input of the RTC 7 to the resetting when the normal S / W processing is executed as in T21.
Is output. S / W processing runs out of control and WDT reset signal 1
When 1 is output at t25 before t26, the WDT reset / gate comparison circuit 32 makes the runaway detection signal 42 significant and outputs it to the CPU 1A. As a result, the CPU 1 can detect the runaway of the S / W processing even if the WDT error flag 13 is input from the latch circuit 12 without any intention.

【００３４】実施例２．上記、実施例１ではＲＴＣが入
力されてからリセット信号が出力されるまでの最小時間
内にリセット信号が出力されたかを判断してＳ／Ｗ暴走
を検出したが、正常のＳ／Ｗ処理が実施された時に出力
されるリセット信号の数と実際のＳ／Ｗ処理時に計数し
たリセット信号の数の不一致検出よりＳ／Ｗ暴走を検出
してもよい。Embodiment 2 FIG. In the above-described first embodiment, the S / W runaway is detected by determining whether the reset signal is output within the minimum time from the input of the RTC to the output of the reset signal. The S / W runaway may be detected by detecting a mismatch between the number of reset signals output at the time of execution and the number of reset signals counted during actual S / W processing.

【００３５】以下、本実施例の動作を図について説明す
る。図３は本実施例による電子機器の異常監視装置の構
成を示すブロック図である。尚、図中、図１と同一符号
は同一又は相当部分を示す。３３はＷＤＴリセット信号
カウント回路であり、このＷＤＴリセット信号カウント
回路３３はＣＰＵ１ＢによるＳ／Ｗ処理時にフラグ解除
回路１０より出力されるＷＤＴリセット信号１１を計数
する。The operation of this embodiment will be described below with reference to the drawings. FIG. 3 is a block diagram showing the configuration of the abnormality monitoring apparatus for electronic devices according to this embodiment. In the figure, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. 33 is a WDT reset signal count circuit, and this WDT reset signal count circuit 33 counts the WDT reset signal 11 output from the flag release circuit 10 during the S / W processing by the CPU 1B.

【００３６】また、本実施例におけるメモリ２は図５に
示すようにＷＤＴ処理回数に対応させて出力させるＷＤ
Ｔリセット信号の数をデータとして記憶させてある。詳
細に説明するならば、メモリアドレスＸ１には１回目の
ＷＤＴリセット処理において出力されるＷＤＴリセット
信号数をデータとして１を記憶させ、メモリアドレスＸ
２には２回目のＷＤＴリセット処理において出力される
ＷＤＴリセット信号数を、１回目のＷＤＴリセット信号
数を合わせてデータとし２を記憶させる。従って、Ｎ回
目のＷＴＤリセット処理ではＷＤＴリセット信号数をＮ
記憶させる。Further, as shown in FIG. 5, the memory 2 in this embodiment outputs WD corresponding to the number of WDT processes.
The number of T reset signals is stored as data. More specifically, the memory address X1 is stored with 1 as the number of WDT reset signals output in the first WDT reset processing.
In 2, the number of WDT reset signals output in the second WDT reset processing is combined with the number of WDT reset signals of the first time to be data, and 2 is stored. Therefore, in the Nth WTD reset process, the number of WDT reset signals is set to N.
Remember.

【００３７】ＣＰＵ１ＢはＷＤＴリセット処理が終了す
る毎に、終了回数に応じたメモリアドレスからデータ
（ＷＤＴリセット信号数）をリード信号４３にて読みだ
し、このデータとＷＤＴリセット信号カウント回路３３
で計数したＷＤＴリセット信号数を比較する。この時、
各ＷＤＴリセット信号数の不一致が判定されたならば、
Ｓ／Ｗ暴走によりＷＤＴリセット信号が過剰或いは過小
に出力されたものとする。Each time the WDT reset processing is completed, the CPU 1B reads the data (the number of WDT reset signals) from the memory address corresponding to the number of completions by the read signal 43, and this data and the WDT reset signal count circuit 33.
The number of WDT reset signals counted in 1 is compared. This time,
If a mismatch in the number of WDT reset signals is determined,
It is assumed that the WDT reset signal is output excessively or excessively due to the S / W runaway.

【００３８】次に、本実施例の動作を図４のフローチャ
ートに従って説明する。Ｓ／Ｗ処理は先ずメモリ初期化
を行い（ステップＳ１）、その後、通常処理１及びＷＤ
Ｔリセット処理１、通常処理２及びＷＤＴリセット処理
２、・・・通常処理Ｎ及びＷＤＴリセット処理Ｎ、・・
・の順で実行している（ステップＳ２〜Ｓ７）。Next, the operation of this embodiment will be described with reference to the flowchart of FIG. The S / W process first initializes the memory (step S1), and then the normal process 1 and WD.
T reset processing 1, normal processing 2 and WDT reset processing 2, ... Normal processing N and WDT reset processing N, ...
The steps are executed in this order (steps S2 to S7).

【００３９】以下、各処理毎のＣＰＵ１Ｂの動作につい
て説明する。メモリ初期化サイクルで、図５に示すよう
なテーブルをメモリ２に作成し、Ｓ／Ｗ通常処理１が終
了後、ＷＤＴリセット処理１を実行する。ＷＤＴリセッ
ト処理１の内容は、まずＷＤＴリセット信号指令を実行
し、Ｓ／Ｗが開始してからＷＤＴリセット信号１１の出
力回数を計測する。そしてメモリ初期化サイクルで作成
したテーブルのメモリアドレスＸ１の値を読み込み、Ｓ
／Ｗが開始してからＷＤＴリセット信号１１の出力回数
と比較する。The operation of the CPU 1B for each process will be described below. In the memory initialization cycle, a table as shown in FIG. 5 is created in the memory 2, and after the S / W normal processing 1 is completed, the WDT reset processing 1 is executed. The content of the WDT reset processing 1 is that a WDT reset signal command is first executed and the number of outputs of the WDT reset signal 11 is measured after S / W starts. Then, the value of the memory address X1 in the table created in the memory initialization cycle is read, and S
It is compared with the output count of the WDT reset signal 11 after / W starts.

【００４０】同様にＳ／Ｗ通常処理２終了後のＷＤＴリ
セット処理２においても、まずＷＤＴリセット信号指令
を実行し、Ｓ／Ｗが開始してからＷＤＴリセット信号１
１の出力回数を計測する。そしてメモリ初期化サイクル
で作成したテーブルのメモリアドレスＸ２の値を読み込
み、Ｓ／Ｗが開始してからＷＤＴリセット信号１１の出
力回数と比較する。この後も同様にしてＳ／Ｗを実行し
ていく。Similarly, in the WDT reset processing 2 after the completion of the S / W normal processing 2, the WDT reset signal command is first executed to start the S / W and then the WDT reset signal 1 is executed.
Measure the number of outputs of 1. Then, the value of the memory address X2 in the table created in the memory initialization cycle is read and compared with the output count of the WDT reset signal 11 after S / W starts. After this, S / W is similarly executed.

【００４１】Ｓ／Ｗ通常処理Ｎ終了後のＷＤＴリセット
処理Ｎにおいては、Ｓ／Ｗ処理が正常に実行されていれ
ば、Ｓ／Ｗが開始してからＷＤＴリセット信号１１の出
力回数はＮとなる。また、メモリアドレスＸＮの値もＮ
となり、両者は等しくなる。In the WDT reset processing N after the completion of the S / W normal processing N, if the S / W processing is normally executed, the number of outputs of the WDT reset signal 11 is N after the S / W is started. Become. Also, the value of the memory address XN is N
And both are equal.

【００４２】一方、Ｓ／Ｗ処理が暴走したにもかかわら
ずＷＤＴリセット信号１１を出力した場合、ＷＤＴリセ
ット処理Ｎは必ずしもＳ／Ｗ処理が実行されてからＮ回
目にＷＤＴリセット処理をするとは限らない。そのた
め、Ｓ／Ｗが開始してからＷＤＴリセット信号１１の出
力回数とメモリアドレスＸＮの値Ｎとは異なることがあ
る。このように両者が一致しなければ、ＣＰＵ１Ｂはそ
の比較結果をリード信号４３に読み取りＳ／Ｗを暴走を
検知する。On the other hand, when the WDT reset signal 11 is output even though the S / W process has runaway, the WDT reset process N does not always perform the WDT reset process N times after the S / W process is executed. Absent. Therefore, the number of outputs of the WDT reset signal 11 and the value N of the memory address XN may be different after the S / W starts. If they do not match each other in this way, the CPU 1B reads the comparison result into the read signal 43 and detects S / W runaway.

【００４３】実施例３．上記、実施例１，２ではＷＤＴ
リセット信号の異常出力よりＳ／Ｗ暴走を検出したが、
Ｓ／Ｗ暴走の検出結果よりＷＤＴリセット信号の出力を
停止してＣＰＵ１Ｃに有意のＷＤＴエラーフラグを読み
取らせても良い。Example 3. In the above-mentioned Examples 1 and 2, WDT
S / W runaway was detected from the abnormal output of the reset signal,
It is also possible to stop the output of the WDT reset signal from the detection result of the S / W runaway and cause the CPU 1C to read the significant WDT error flag.

【００４４】以下、本実施例の動作を図について説明す
る。図６は本実施例に係る電子機器の異常監視装置の構
成を示すブロック図である。尚、図中、図１と同一符号
は同一又は相当部分を示す。図において、３４，３５，
３６はそれぞれ自己を特定する唯一のＩ／Ｏアドレスを
もつラッチＡ，ラッチＢ，ラッチＣで、４４，４５，４
６はそれぞれラッチＡ３４、ラッチＢ３５、ラッチＣ３
６の出力、４７，４８，４９はそれぞれラッチＡ４４，
ラッチＢ４５，ラッチＣ４６を特定するＩ／Ｏアドレス
であるラッチＡデコード信号，ラッチＢデコード信号，
ラッチＣデコード信号である。The operation of this embodiment will be described below with reference to the drawings. FIG. 6 is a block diagram showing the configuration of the abnormality monitoring device for an electronic device according to this embodiment. In the figure, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. In the figure, 34, 35,
36 is a latch A, a latch B, and a latch C each having a unique I / O address for identifying itself, and 44, 45, 4
6 is a latch A34, a latch B35, and a latch C3, respectively.
6 outputs 47, 48, 49 are latches A44,
A latch A decode signal and a latch B decode signal which are I / O addresses for specifying the latch B 45 and the latch C 46,
Latch C decode signal.

【００４５】１０１はイネーブル付フラグ解除回路で、
外部からのイネーブル信号、即ちラッチＣ出力が入力さ
れて初めてＷＤＴリセット信号１１を出力する事を除い
てフラグ解除回路１０と同様である。図６に示すように
ラッチＡ出力４４がラッチＢ３５のイネーブル入力とし
て、ラッチＢ出力４５がラッチＣ３６のイネーブル入力
として、ラッチＣ出力４６がラッチ付フラグ解除回路１
０１のイネーブル入力として接続されており、ラッチＡ
３４、ラッチＢ３５、ラッチＣ３６の出力はＷＤＴリセ
ット信号１１でリセットされる。Reference numeral 101 is a flag canceling circuit with enable,
The flag release circuit 10 is the same as the flag release circuit 10 except that the WDT reset signal 11 is output only after the enable signal, that is, the output of the latch C, is input from the outside. As shown in FIG. 6, the latch A output 44 is the enable input of the latch B 35, the latch B output 45 is the enable input of the latch C 36, and the latch C output 46 is the latched flag release circuit 1.
It is connected as the enable input of 01 and latch A
The outputs of 34, latch B35, and latch C36 are reset by the WDT reset signal 11.

【００４６】図７はＷＤＴリセット指令間のＳ／Ｗ処理
を示している。ＷＤＴリセット信号間の通常処理を４つ
に分割し、通常処理−１、通常処理−２、通常処理−
３、通常処理−４とし、それぞれの処理の間にラッチＡ
デコード指令、ラッチＢデコード指令、ラッチＣデコー
ド指令を挿入する。FIG. 7 shows the S / W processing between WDT reset commands. The normal processing between WDT reset signals is divided into four, and normal processing-1, normal processing-2, and normal processing-
3, normal processing-4, latch A between each processing
A decode command, a latch B decode command, and a latch C decode command are inserted.

【００４７】本実施例の動作を図８のタイミングチャー
トに従って説明する。図８中のＳ／Ｗ処理サイクルＴ３
１は図７の実線で示したＳ／Ｗサイクルを正常に実行し
たサイクルである。先ず、ＣＰＵ１Ｃはイネーブル付フ
ラッグ解除回路１０１を通してＷＤＴリセット信号１１
をｔ３１で出力してラッチＡ３４、ラッチＢ３５、ラッ
チＣ３６のラッチ出力をＬにリセットする。The operation of this embodiment will be described with reference to the timing chart of FIG. S / W processing cycle T3 in FIG.
1 is a cycle in which the S / W cycle shown by the solid line in FIG. 7 is normally executed. First, the CPU 1C sends the WDT reset signal 11 through the flag release circuit with enable 101.
Is output at t31 to reset the latch outputs of the latch A34, the latch B35, and the latch C36 to L.

【００４８】通常処理−１に続くラッチＡデコード指令
により、ｔ３２でラッチＡ３４のラッチＡ出力４４がＨ
にラッチされると共にラッチＢ３５がイネーブル状態に
なる。同様に通常処理−２に続くラッチＢデコード指令
により、ｔ３３でラッチＢ３５のラッチＢ出力４５がＨ
にラッチされると共にラッチＣ３６がイネーブル状態に
なる。さらに通常処理−３に続くラッチＣデコード指令
により、ｔ３４でラッチＣ３６のラッチＣ出力４６がＨ
にラッチされると共にイネーブル付フラグ解除回路１０
１がイネーブル状態になる。そして、ｔ３５でのＷＤＴ
指令によりイネーブル付フラグ解除回路１０１がＷＤＴ
リセット信号１１を出力しＷＤＴエラーフラグ１３を解
除すると共にラッチＡ３４、ラッチＢ３５、ラッチＣ３
６をリセットする。By the latch A decode command following the normal process-1, the latch A output 44 of the latch A 34 becomes H at t32.
And the latch B35 is enabled. Similarly, the latch B decode command following the normal process-2 causes the latch B output 45 of the latch B35 to go high at t33.
The latch C36 is enabled and the latch C36 is enabled. Further, by the latch C decode command following the normal process-3, the latch C output 46 of the latch C36 becomes H at t34.
Flag release circuit 10 with enable signal
1 is enabled. And WDT at t35
The flag release circuit 101 with enable is WDT in response to a command.
The reset signal 11 is output to release the WDT error flag 13 and at the same time, the latch A34, the latch B35, and the latch C3.
6 is reset.

【００４９】図８のＳ／Ｗ処理サイクルＴ３２は図７の
破線で示したＳ／Ｗサイクルで、ＷＤＴリセット指令の
後、通常処理−１及びラッチＡデコーダ指令を実行しな
かったサイクルである。リセット信号がｔ３５で出力さ
れ、ラッチＡ３４、ラッチＢ３５、ラッチＣ３６のラッ
チＣ出力４６がリセットされる。次に通常処理−２に続
くラッチＢデコード指令がｔ３６で実行されるが、ラッ
チＡ３４のラッチＡ出力４４がラッチされてなくラッチ
Ｂ３５が非イネーブル状態のままのため、ラッチＢ３５
のラッチＢ出力４５はラッチされない。The S / W processing cycle T32 in FIG. 8 is the S / W cycle shown by the broken line in FIG. 7, which is the cycle in which the normal processing-1 and the latch A decoder command are not executed after the WDT reset command. The reset signal is output at t35, and the latch C output 46 of the latch A34, the latch B35, and the latch C36 is reset. Next, the latch B decode command following the normal process-2 is executed at t36, but the latch A output 44 of the latch A34 is not latched and the latch B35 remains in the non-enabled state.
Latch B output 45 is not latched.

【００５０】同様に通常処理−３に続くラッチＣデコー
ド指令がｔ３７で実行されても、ラッチＣ３６のラッチ
Ｃ出力４６がラッチされない。そのため、ｔ３８でＷＤ
Ｔリセット指令が実行されてもイネーブル付フラグ解除
回路１０１はＷＤＴリセット信号１１を出力せず、ＷＤ
Ｔエラーフラグ１３を解除することができず、ＷＤＴエ
ラーフラグが有意となる。尚、ラッチ数、ラッチデコー
ド線数、ラッチデコード指令数を３としたが、それ以外
の数でも構わない。Similarly, even if the latch C decode command following the normal process-3 is executed at t37, the latch C output 46 of the latch C36 is not latched. Therefore, at t38 WD
Even if the T reset command is executed, the enable flag release circuit 101 does not output the WDT reset signal 11,
The T error flag 13 cannot be canceled and the WDT error flag becomes significant. Although the number of latches, the number of latch decode lines, and the number of latch decode commands are set to 3, any other number may be used.

【００５１】実施例４．上記、実施例３では特定アドレ
スをデコードして各ラッチへ出力し各ラッチ回路の出力
をラッチするようにしたが、ＣＰＵより順次出力される
データを各ラッチ回路を特定するアドレスにデーコード
してラッチ出力を出すようにしても良い。Embodiment 4 FIG. Although the specific address is decoded and output to each latch and the output of each latch circuit is latched in the third embodiment, the data sequentially output from the CPU is decoded to the address specifying each latch circuit. You may make it output a latch output.

【００５２】以下、本実施例を図について説明する。図
９は本実施例に係る電子機器の異常監視装置の構成図で
ある。尚、図中、図１と同一符号は同一又は相当部分を
示す。図において、３７はＣＰＵ１Ｄより入力されたデ
ータを一時記憶した後に後述するラッチ回路を特定する
信号に変換して出力するデコード機能付きのデータバッ
ファ、３８，３９，４０はデータバッファ機能を兼ね備
えたラッチＤ，ラッチＥ，ラッチＦ、５０，５１，５２
はそれぞれラッチＤ出力，ラッチＥ出力，ラッチＦ出
力、５３，５４，５５はデータバッファ３７のデータ出
力であり、ラッチＤデコード信号、ラッチＥデコード信
号、ラッチＦデコード信号として各ラッチの入力として
接続されている。The present embodiment will be described below with reference to the drawings. FIG. 9 is a block diagram of an abnormality monitoring device for an electronic device according to this embodiment. In the figure, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. In the figure, 37 is a data buffer with a decoding function for temporarily storing the data input from the CPU 1D and then converting the signal into a signal for specifying a latch circuit to be described later, and 38, 39, 40 are latches also having a data buffer function. D, Latch E, Latch F, 50, 51, 52
Is a latch D output, a latch E output, a latch F output, and 53, 54 and 55 are data outputs of the data buffer 37, which are connected as inputs of each latch as a latch D decode signal, a latch E decode signal, and a latch F decode signal. Has been done.

【００５３】図９に示すようにラッチＤ出力５０がラッ
チＥ３９のイネーブル入力として、ラッチＥ出力５１が
ラッチＦ４０のイネーブル入力として、ラッチＦ出力５
２がラッチ付フラグ解除回路１０１のイネーブル入力と
して接続されており、ラッチＤ３８、ラッチＥ３９、ラ
ッチＦ４０の出力はＷＤＴリセット信号１１でリセット
される。As shown in FIG. 9, the latch D output 50 is used as the enable input of the latch E39, the latch E output 51 is used as the enable input of the latch F40, and the latch F output 5 is used.
2 is connected as the enable input of the flag release circuit with latch 101, and the outputs of the latch D38, the latch E39, and the latch F40 are reset by the WDT reset signal 11.

【００５４】図１０はＷＤＴリセット指令間のＳ／Ｗ処
理を示している。ＷＤＴリセット信号間の通常処理を４
つに分割し、通常処理−１、通常処理−２、通常処理−
３、通常処理−４とし、それぞれの処理の間にデータバ
ッファ３７への特定データパターンライト指令としてデ
ータライト指令−１、データライト指令−２、データラ
イト指令−３が挿入されており、それぞれデータバッフ
ァ３７に特定データをライトし、この特定データをラッ
チＤデコード信号５３、ラッチＥデコード信号５４、ラ
ッチＦデコード信号５５にデコードして出力する指令で
ある。FIG. 10 shows the S / W processing between WDT reset commands. 4 normal processing between WDT reset signals
Divide into two, normal processing-1, normal processing-2, normal processing-
3, normal processing-4, data write instruction-1, data write instruction-2, and data write instruction-3 are inserted as the specific data pattern write instruction to the data buffer 37 during the respective processing, and each data is written. This is a command for writing the specific data in the buffer 37, decoding the specific data into the latch D decode signal 53, the latch E decode signal 54, and the latch F decode signal 55 and outputting the decoded data.

【００５５】次に、本実施例の動作を図１１のタイミン
グチャートに従って説明する。図１１のタイミングチャ
ートにおいて、Ｓ／Ｗ処理サイクルＴ４１は図１０のフ
ローチャート中で実線で示したＳ／Ｗサイクルを正常に
実行したサイクルで、リセット信号がｔ４１で出力さ
れ、ラッチＤ３８、ラッチＥ３９、ラッチＦ４０の出力
がリセットされる。通常処理−１に続く特定データライ
ト指令−１によりデータバッファ３７から出力されたラ
ッチＤデコード信号５３で、ｔ４２ではラッチＤ３８の
ラッチＤ出力５０がラッチされるとともにラッチＥ３９
がイネーブル状態になる。Next, the operation of this embodiment will be described with reference to the timing chart of FIG. In the timing chart of FIG. 11, the S / W processing cycle T41 is a cycle in which the S / W cycle shown by the solid line in the flowchart of FIG. 10 is normally executed, and the reset signal is output at t41, and the latch D38, the latch E39, The output of the latch F40 is reset. The latch D decode signal 53 output from the data buffer 37 by the specific data write command-1 following the normal process-1 causes the latch D output 50 of the latch D38 to be latched and the latch E39 to be latched at t42.
Is enabled.

【００５６】同様に通常処理−２に続く特定データライ
ト指令−２によりデータバッファ３７から出力されたラ
ッチＥデコード信号５４で、ｔ４３ではラッチＥ３９の
ラッチＥ出力５１がラッチされるとともにラッチＦ４０
がイネーブル状態になる。さらに通常処理−３に続く特
定データライト指令−３によりデータバッファ３７から
出力されたラッチＦデコード信号５５で、ｔ４４ではラ
ッチＦ４０の出力５２がラッチされるとともにイネーブ
ル付フラグ解除回路１０１がイネーブル状態になる。Similarly, the latch E decode signal 54 output from the data buffer 37 by the specific data write command-2 following the normal process-2 causes the latch E output 51 of the latch E39 to be latched and the latch F40 to be latched at t43.
Is enabled. Further, at t44, the output 52 of the latch F40 is latched by the latch F decode signal 55 output from the data buffer 37 by the specific data write command-3 subsequent to the normal process-3, and the enable flag release circuit 101 is enabled. Become.

【００５７】そして、ｔ４５でのＷＤＴ指令によりイネ
ーブル付フラグ解除回路１０１がＷＤＴリセット信号１
１を出力しＷＤＴエラーフラグ１３を解除するとともに
ラッチＤ３８、ラッチＥ３９、ラッチＦ４０をリセット
する。Then, the enable flag release circuit 101 causes the WDT reset signal 1 by the WDT command at t45.
1 is output, the WDT error flag 13 is released, and the latch D38, the latch E39, and the latch F40 are reset.

【００５８】図１１のＳ／Ｗ処理サイクルＴ４２は図１
０のフローチャート中で破線で示したＳ／Ｗサイクル
で、ＷＤＴリセット指令の後、Ｓ／Ｗ暴走等で通常処理
−１及び特定データライト指令−１を実行しなかったサ
イクルである。リセット信号がｔ４５で出力され、ラッ
チＤ３８、ラッチＥ３９、ラッチＦ４０の出力がリセッ
トされる。The S / W processing cycle T42 of FIG. 11 is shown in FIG.
In the S / W cycle indicated by the broken line in the flowchart of No. 0, the normal processing-1 and the specific data write command-1 are not executed due to S / W runaway after the WDT reset command. The reset signal is output at t45, and the outputs of the latch D38, the latch E39, and the latch F40 are reset.

【００５９】次に通常処理−２に続く特定データライト
指令−２がｔ４６で実行されるが、ラッチＤ３８のラッ
チＤ出力５０がラッチされてなくラッチＥ３９が非イネ
ーブル状態のままのため、ラッチＥ３９のラッチＥ出力
５１はラッチされない。同様に通常処理−３に続く特定
データライト指令−３がｔ４７で実行されても、ラッチ
Ｆ４０のラッチＦ出力５２がラッチされない。Next, the specific data write command-2 following the normal process-2 is executed at t46, but since the latch D output 50 of the latch D38 is not latched and the latch E39 remains in the non-enabled state, the latch E39. Latch E output 51 is not latched. Similarly, even if the specific data write command-3 following the normal process-3 is executed at t47, the latch F output 52 of the latch F40 is not latched.

【００６０】そしてｔ４８でＷＤＴ指令が実行されても
イネーブル付フラグ解除回路１０１はＷＤＴリセット信
号１１を出力せず、ＷＤＴエラーフラグ１３を解除する
ことができず、ＷＤＴエラーが発生する。尚、ラッチ
数、ラッチデコード線数、特定データライト指令数を３
としたが、それ以外の数でも構わない。Even if the WDT command is executed at t48, the enable flag release circuit 101 does not output the WDT reset signal 11, the WDT error flag 13 cannot be released, and a WDT error occurs. Note that the number of latches, the number of latch decode lines, and the number of specific data write commands is 3
However, any other number may be used.

【００６１】[0061]

【発明の効果】請求項１の発明によれば、一定周期ごと
にＣＰＵに起動をかけるための割り込み信号を生成する
リアルタイムクロック（以下ＲＴＣと省略）回路と、Ｒ
ＴＣが入力されてからリセットがかかるまでウオッチド
ッグタイマ（以下ＷＤＴと省略）フラグを有意にするＷ
ＤＴフラグ回路と、前記ＣＰＵによる１サイクルのＳ／
Ｗ処理が最後まで実行されることによって前記ＷＤＴフ
ラグ回路をリセット動作させるリセット信号を生成する
フラグ解除回路と、前記ＷＤＴフラグ回路がリセットさ
れる前に次のＲＴＣが入力した場合にＷＤＴエラーフラ
グを有意にするラッチ回路と、前記リセット信号の出力
の変動を検出してＳ／Ｗの暴走検出信号を前記ＣＰＵへ
出力するＳ／Ｗ暴走検出手段とを備えたので、リセット
信号の出力変動よりＳ／Ｗの暴走を検出できるという効
果がある。According to the first aspect of the present invention, a real-time clock (hereinafter abbreviated as RTC) circuit for generating an interrupt signal for activating the CPU at regular intervals, and R
W that makes the watchdog timer (hereinafter abbreviated as WDT) flag significant until it is reset after TC is input W
DT flag circuit and 1 cycle of S / by the CPU
A flag canceling circuit that generates a reset signal for resetting the WDT flag circuit by executing the W process to the end, and a WDT error flag when the next RTC is input before the WDT flag circuit is reset. Since the latch circuit for making significant and the S / W runaway detection means for detecting the change in the output of the reset signal and outputting the S / W runaway detection signal to the CPU are provided, the S output is based on the output change of the reset signal. There is an effect that a runaway of / W can be detected.

【００６２】請求項２の発明によれば、ＲＴＣが入力さ
れてからＷＤＴフラッグ回路にリセットがかかるまでの
最小時間を設定し、その時間のあいだゲート信号を発生
するゲート発生回路と、このゲート信号と前記リセット
信号とを比較し、前記ゲート信号が出力期間中に前記リ
セット信号が出力された時に、Ｓ／Ｗの暴走を検出して
暴走検出信号を前記ＣＰＵへ出力するＷＤＴリセット・
ゲート比較回路とを備えたので、請求項１の効果に加え
てＳ／Ｗ暴走を期間を限定して検出できるため突発的な
Ｓ／Ｗ暴走を検出できるという効果がある。According to the second aspect of the present invention, the minimum time from the input of the RTC to the reset of the WDT flag circuit is set, and the gate generation circuit for generating the gate signal during the time, and the gate signal. And the reset signal are compared with each other, and when the reset signal is output during the output period of the gate signal, a WDT reset that detects a runaway S / W and outputs a runaway detection signal to the CPU.
Since the gate comparator circuit is provided, in addition to the effect of claim 1, S / W runaway can be detected for a limited period of time, so that there is an effect that a sudden S / W runaway can be detected.

【００６３】請求項３の発明によれば１、Ｓ／Ｗ処理回
数に応じたリセット信号の出力回数を予め記憶したメモ
リ回路と、前記リセット信号の出力回数を計数するカウ
ント回路と、１Ｓ／Ｗ処理終了毎に前記メモリ回路に記
憶されたリセット信号出力回数と前記カウント回路で計
数されたリセット信号出力回数とを比較し、各回数の不
一致判定時にＳ／Ｗの暴走を判定する暴走判定手段とを
備えたので、請求項１の効果に加えてＳ／Ｗを特定して
暴走を検出できるという効果がある。According to the third aspect of the present invention, 1, a memory circuit that stores in advance the number of times the reset signal is output according to the number of S / W processes, a count circuit that counts the number of times the reset signal is output, and 1 S / W A runaway determination unit that compares the reset signal output count stored in the memory circuit with the reset signal output count counted by the count circuit each time processing is completed, and determines S / W runaway at the time of mismatch determination of each count. In addition to the effect of claim 1, there is an effect that S / W can be specified to detect runaway.

【００６４】請求項４の発明によれば、一定周期ごとに
ＣＰＵに起動をかけるための割り込み信号を生成するリ
アルタイムクロック（以下ＲＴＣと省略）回路と、ＲＴ
Ｃが入力されてからリセットがかかるまでウオッチドッ
グタイマ（以下ＷＤＴと省略）フラグを有意にするＷＤ
Ｔフラグ回路と、ＣＰＵによる１サイクルのＳ／Ｗ処理
が最後まで実行されることによって前記ＷＤＴフラグ回
路をリセット動作させるリセット信号を生成するフラグ
解除回路と、前記ＷＤＴフラグ回路が前記リセット信号
によってリセットされる前に次のＲＴＣが入力した場合
にＷＤＴエラーフラグを有意にするラッチ回路と、前記
ＣＰＵによるＳ／Ｗ処理結果より予め決められた処理が
なされているかを判定し、判定結果に従って前記フラッ
グ解除回路の動作を停止する処理結果判定手段とを備え
たので、リセット信号の停止によりＷＤＴエラーフラグ
を有意にすることでＣＰＵはＳ／Ｗ暴走を検出できると
いう効果がある。According to the fourth aspect of the invention, a real-time clock (hereinafter abbreviated as RTC) circuit for generating an interrupt signal for activating the CPU at regular intervals, and an RT
WD that makes a watchdog timer (hereinafter abbreviated as WDT) flag significant until a reset is applied after C is input
A T flag circuit, a flag canceling circuit that generates a reset signal for resetting the WDT flag circuit by executing one cycle of S / W processing by the CPU, and the WDT flag circuit is reset by the reset signal Before the next RTC is input, a latch circuit that makes the WDT error flag significant when the next RTC is input, and whether or not a predetermined process is performed based on the S / W processing result by the CPU is determined, and the flag is determined according to the determination result. Since the processing result determination means for stopping the operation of the release circuit is provided, the CPU can detect S / W runaway by making the WDT error flag significant by stopping the reset signal.

【００６５】請求項５の発明によれば、ＣＰＵによるＳ
／Ｗ処理により予め決められた順序で特定のアドレス信
号が出力されたか否かを判定し、判定結果に従って前記
フラッグ解除回路の動作を停止するアドレス信号判定手
段とを備えたので、請求項４の効果に加えてＣＰＵは出
力したアドレス信号よりＳ／Ｗ暴走箇所を特定して検出
できるという効果がある。According to the invention of claim 5, S by the CPU
The address signal determining means for determining whether or not a specific address signal is output in a predetermined order by the / W process and stopping the operation of the flag releasing circuit according to the determination result. In addition to the effect, the CPU has an effect that the S / W runaway portion can be specified and detected from the output address signal.

【００６６】請求項６の発明によれば、特定アドレスを
デコードすることにより出力をラッチするラッチ回路を
複数具備し、これらラッチ回路がＳ／Ｗによって決めら
れた順番でアドレスをデコードして初めてフラッグ解除
回路に対してＷＤＴリセット信号を出力可能にする当記
ラッチ群を備えたので、請求項５の効果に加えてＣＰＵ
は出力したアドレス信号よりＳ／Ｗ暴走箇所を特定して
検出できるという効果がある。According to the sixth aspect of the present invention, a plurality of latch circuits for latching the output by decoding the specific address are provided, and the flag is not decoded until the addresses are decoded in the order determined by the S / W. Since the latch group for enabling the WDT reset signal to be output to the release circuit is provided, the CPU in addition to the effect of claim 5.
Has an effect that the S / W runaway portion can be specified and detected from the output address signal.

【００６７】請求項７の発明によれば、前記ＣＰＵによ
るＳ／Ｗ処理により予め決められた順序で特定のデータ
が出力されたか否かを判定し、判定結果に従って前記フ
ラッグ解除回路の動作を停止するデータ判定手段とを備
えたので、請求項４の効果に加えて各Ｓ／Ｗの演算結果
の検証を踏まえてＳ／Ｗ暴走箇所を特定して検出できる
という効果がある。According to the invention of claim 7, it is judged by the S / W processing by the CPU whether or not the specific data is output in a predetermined order, and the operation of the flag canceling circuit is stopped according to the judgment result. In addition to the effect of claim 4, there is an effect that the S / W runaway portion can be specified and detected based on the verification of the calculation result of each S / W.

【００６８】請求項８の発明によれば、特定データをデ
コードすることにより出力をラッチするラッチ回路を複
数具備し、これらラッチ回路はＳ／Ｗによって決められ
た順番でデータをデコードして初めてフラッグ解除回路
に対してＷＤＴリセット信号の出力可能にするラッチ群
とを備えたので、請求項４の効果に加えて各Ｓ／Ｗの演
算結果の検証を踏まえてＳ／Ｗ暴走箇所を特定して検出
できるという効果がある。According to the invention of claim 8, a plurality of latch circuits for latching the output by decoding the specific data are provided, and these latch circuits do not decode the flag until the data is decoded in the order determined by the S / W. Since a latch group that enables the WDT reset signal to be output to the release circuit is provided, the S / W runaway location is specified based on the verification of the calculation result of each S / W in addition to the effect of claim 4. It has the effect of being detectable.

【図面の簡単な説明】[Brief description of drawings]

【図１】 この発明の実施例１における電子機器の異常
監視装置の構成図である。FIG. 1 is a configuration diagram of an abnormality monitoring device for an electronic device according to a first embodiment of the present invention.

【図２】 実施例１の動作を説明するタイミング図であ
る。FIG. 2 is a timing diagram illustrating the operation of the first embodiment.

【図３】 この発明の実施例２における電子機器の異常
監視装置の構成図である。FIG. 3 is a configuration diagram of an abnormality monitoring device for an electronic device according to a second embodiment of the present invention.

【図４】 実施例２のＳ／Ｗ処理動作を説明するフロー
チャートである。FIG. 4 is a flowchart illustrating an S / W processing operation according to the second embodiment.

【図５】 メモリアドレスに対応させてＷＤＴリセット
信号出力回数を予め記憶させたメモリテーブルの構成を
示す図である。FIG. 5 is a diagram showing a configuration of a memory table in which a WDT reset signal output count is stored in advance in association with a memory address.

【図６】 この発明の実施例３における電子機器の異常
監視装置の構成図である。FIG. 6 is a configuration diagram of an abnormality monitoring device for an electronic device according to a third embodiment of the present invention.

【図７】 実施例３のＳ／Ｗ処理動作を説明するフロー
チャートである。FIG. 7 is a flowchart illustrating an S / W processing operation according to the third exemplary embodiment.

【図８】 実施例３の動作を説明するタイミング図であ
る。FIG. 8 is a timing diagram illustrating the operation of the third embodiment.

【図９】 この発明の実施例４における電子機器の異常
監視装置の構成図である。FIG. 9 is a configuration diagram of an abnormality monitoring device for an electronic device according to a fourth embodiment of the present invention.

【図１０】 実施例４のＳ／Ｗ処理動作を説明するフロ
ーチャートである。FIG. 10 is a flowchart illustrating an S / W processing operation according to the fourth embodiment.

【図１１】 実施例４の動作を説明するタイミング図で
ある。FIG. 11 is a timing diagram illustrating the operation of the fourth embodiment.

【図１２】 従来の電子機器の異常監視装置の構成図で
ある。FIG. 12 is a configuration diagram of a conventional abnormality monitoring apparatus for electronic devices.

【図１３】 従来の電子機器の異常監視装置の動作を説
明するタイミング図である。FIG. 13 is a timing diagram illustrating an operation of a conventional abnormality monitoring device for an electronic device.

【符号の説明】[Explanation of symbols]

１Ａ〜１Ｄ ＣＰＵ、２ メモリ、６ ＲＴＣ回路、７
ＲＴＣ、８ ＷＤＴフラグ回路、９ ＷＤＴフラグ、
１０ フラグ解除回路、１１ ＷＤＴリセット信号、１
２ ラッチ回路、１３ ＷＤＴエラーフラグ、１４ デ
ータ信号、１６デコーダ、１８ 入出力アドレス信号、
３１ ゲート発生回路、３２ ＷＤＴリセット・ゲート
比較回路、３３ ＷＤＴリセット信号カクント回路、３
４〜３６ ラッチＡ〜Ｃ、３７ データバッファ、３８
〜４０ ラッチＤ〜Ｆ、４１ゲート信号、４２ 暴走検
出信号、４３ リード信号、４４〜４６，５０〜５２ラ
ッチＡ出力〜ラッチＣ出力、４７〜４９，５３〜５５
ラッチＡデコード信号〜ラッチＣデコード信号、１０１
イネーブル付きフラグ解除回路。1A to 1D CPU, 2 memories, 6 RTC circuits, 7
RTC, 8 WDT flag circuit, 9 WDT flag,
10 flag release circuit, 11 WDT reset signal, 1
2 latch circuits, 13 WDT error flags, 14 data signals, 16 decoders, 18 input / output address signals,
31 gate generation circuit, 32 WDT reset / gate comparison circuit, 33 WDT reset signal counter circuit, 3
4 to 36 Latches A to C, 37 Data buffer, 38
40 latches D to F, 41 gate signal, 42 runaway detection signal, 43 read signal, 44 to 46, 50 to 52 latch A output to latch C output, 47 to 49, 53 to 55
Latch A decode signal to Latch C decode signal, 101
Flag release circuit with enable.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 一定周期ごとにＣＰＵに起動をかけるた
めの割り込み信号を生成するリアルタイムクロック（以
下ＲＴＣと省略）回路と、 ＲＴＣが入力されてからリセットがかかるまでウオッチ
ドッグタイマ（以下ＷＤＴと省略）フラグを有意にする
ＷＤＴフラグ回路と、 前記ＣＰＵによる１サイクルのＳ／Ｗ処理が最後まで実
行されることによって前記ＷＤＴフラグ回路をリセット
するリセット信号を生成するフラグ解除回路と、 前記ＷＤＴフラグ回路がリセットされる前に次のＲＴＣ
が入力した場合にＷＤＴエラーフラグを有意にするラッ
チ回路と、 前記リセット信号の出力の変動を検出してＳ／Ｗの暴走
検出信号を前記ＣＰＵへ出力するＳ／Ｗ暴走検出手段と
を備えたことを特徴とする電子機器の異常監視装置。1. A real-time clock (hereinafter abbreviated as RTC) circuit that generates an interrupt signal for activating the CPU at regular intervals, and a watchdog timer (hereinafter abbreviated as WDT) after the RTC is input until a reset is applied. ) A WDT flag circuit that makes a flag significant, a flag canceling circuit that generates a reset signal that resets the WDT flag circuit by executing one cycle S / W processing by the CPU, and the WDT flag circuit Next RTC before is reset
A latch circuit that makes the WDT error flag significant when the input signal is input, and an S / W runaway detection unit that detects a change in the output of the reset signal and outputs a S / W runaway detection signal to the CPU. An abnormality monitoring device for electronic equipment, which is characterized in that 【請求項２】 Ｓ／Ｗ暴走検出手段は、ＲＴＣが入力さ
れてからＷＤＴフラッグ回路にリセットがかかるまでの
最小時間を設定し、その時間のあいだゲート信号を発生
するゲート発生回路と、 このゲート信号と前記リセット信号とを比較し、前記ゲ
ート信号が出力期間中に前記リセット信号が出力された
時に、Ｓ／Ｗの暴走を検出して暴走検出信号を前記ＣＰ
Ｕへ出力するＷＤＴリセット・ゲート比較回路とを備え
たことを特徴とする請求項１に記載の電子機器の異常監
視装置。2. The S / W runaway detection means sets a minimum time from when the RTC is input until the WDT flag circuit is reset, and a gate generation circuit which generates a gate signal during the time, and the gate generation circuit. A signal is compared with the reset signal, and when the reset signal is output during the output period of the gate signal, S / W runaway is detected and the runaway detection signal is sent to the CP.
The abnormality monitoring device for electronic equipment according to claim 1, further comprising a WDT reset / gate comparison circuit for outputting to U. 【請求項３】 Ｓ／Ｗ暴走検出手段は、Ｓ／Ｗ処理回数
に応じたリセット信号の出力回数を予め記憶したメモリ
回路と、 前記リセット信号の出力回数を計数するカウント回路
と、 所定回数のＳ／Ｗ処理終了時に前記メモリ回路に記憶さ
れたリセット信号出力回数と前記カウント回路で計数さ
れたリセット信号出力回数とを比較し、各回数の不一致
判定時にＳ／Ｗの暴走を判定する暴走判定手段とを備え
たことを特徴とする請求項１に記載の電子機器の異常監
視装置。3. The S / W runaway detection means includes a memory circuit that stores in advance the number of times a reset signal is output according to the number of S / W processes, a count circuit that counts the number of times the reset signal is output, and a predetermined number of times. At the end of the S / W processing, the number of reset signal outputs stored in the memory circuit is compared with the number of reset signal outputs counted by the count circuit, and a runaway determination of the S / W is made when the number of mismatches is determined. The abnormality monitoring device for electronic equipment according to claim 1, further comprising: 【請求項４】 一定周期ごとにＣＰＵに起動をかけるた
めの割り込み信号を生成するリアルタイムクロック（以
下ＲＴＣと省略）回路と、 ＲＴＣが入力されてからリセットがかかるまでウオッチ
ドッグタイマ（以下ＷＤＴと省略）フラグを有意にする
ＷＤＴフラグ回路と、 ＣＰＵによる１サイクルのＳ／Ｗ処理が最後まで実行さ
れることによって前記ＷＤＴフラグ回路をリセット動作
させるリセット信号を生成するフラグ解除回路と、 前記ＷＤＴフラグ回路が前記リセット信号によってリセ
ットされる前に次のＲＴＣが入力した場合にＷＤＴエラ
ーフラグを有意にするラッチ回路と、 前記ＣＰＵによるＳ／Ｗ処理結果より予め決められた処
理がなされているかを判定し、判定結果に従って前記フ
ラッグ解除回路の動作を停止する処理結果判定手段とを
備えたことを特徴とする電子機器の異常監視装置。4. A real-time clock (hereinafter abbreviated as RTC) circuit that generates an interrupt signal for activating the CPU at regular intervals, and a watchdog timer (hereinafter abbreviated as WDT) from when the RTC is input until reset is applied. ) A WDT flag circuit that makes a flag significant, a flag canceling circuit that generates a reset signal that causes the WDT flag circuit to perform a reset operation by executing one cycle of S / W processing by the CPU, and the WDT flag circuit Latch circuit that makes the WDT error flag significant when the next RTC is input before the reset signal is reset by the reset signal, and it is determined from the S / W processing result by the CPU whether predetermined processing is performed. , Processing result judgment for stopping the operation of the flag cancellation circuit according to the judgment result Abnormality monitoring device of the electronic device, characterized in that a means. 【請求項５】 処理結果判定手段は、ＣＰＵによるＳ／
Ｗ処理により予め決められた順序で特定のアドレス信号
が出力されたか否かを判定し、判定結果に従って前記フ
ラッグ解除回路の動作を停止するアドレス信号判定手段
とを備えたことを特徴とする請求項４に記載の電子機器
の異常監視装置。5. The processing result determination means is S / by a CPU.
7. An address signal determining means for determining whether or not a specific address signal is output in a predetermined order by the W process and stopping the operation of the flag releasing circuit according to the determination result. 4. An electronic device abnormality monitoring device according to item 4. 【請求項６】 アドレス信号判定手段は、特定アドレス
をデコードすることにより出力をラッチするラッチ回路
を複数具備し、これらラッチ回路がＳ／Ｗによって決め
られた順番でアドレスをデコードして初めてフラッグ解
除回路に対してＷＤＴリセット信号の出力を可能にする
ラッチ群を備えたことを特徴とする請求項５に記載の電
子機器の異常監視装置。6. The address signal judging means comprises a plurality of latch circuits for latching an output by decoding a specific address, and these latch circuits decode the addresses only in the order determined by S / W to release the flag. The abnormality monitoring device for an electronic device according to claim 5, further comprising a latch group that enables a WDT reset signal to be output to the circuit. 【請求項７】 処理結果判定手段は、前記ＣＰＵによる
Ｓ／Ｗ処理により予め決められた順序で特定のデータが
出力されたか否かを判定し、判定結果に従って前記フラ
ッグ解除回路の動作を停止するデータ判定手段とを備え
たことを特徴とする請求項４に記載の電子機器の異常監
視装置。7. The processing result judging means judges whether or not specific data has been output in a predetermined order by the S / W processing by the CPU, and stops the operation of the flag canceling circuit according to the judgment result. The abnormality monitoring device for electronic equipment according to claim 4, further comprising: a data determining unit. 【請求項８】 データ判定手段は、特定データをデコー
ドすることにより出力をラッチするラッチ回路を複数具
備し、これらラッチ回路がＳ／Ｗによって決められた順
番でデータをデコードして初めてフラッグ解除回路に対
してＷＤＴリセット信号の出力を可能にするラッチ群と
を備えたことを特徴とする請求項７に記載の電子機器の
異常監視装置。8. The data judging means comprises a plurality of latch circuits for latching an output by decoding specific data, and these flag circuits decode the data in the order determined by the S / W before the flag release circuit. 8. The abnormality monitoring device for electronic equipment according to claim 7, further comprising: a latch group that enables the output of a WDT reset signal.