JPH0888283A - Silicon carbide complementary type mosfet - Google Patents
Silicon carbide complementary type mosfetInfo
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- JPH0888283A JPH0888283A JP6221188A JP22118894A JPH0888283A JP H0888283 A JPH0888283 A JP H0888283A JP 6221188 A JP6221188 A JP 6221188A JP 22118894 A JP22118894 A JP 22118894A JP H0888283 A JPH0888283 A JP H0888283A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、高温や放射線下など
の過酷な条件下において使用可能な集積回路を構成する
炭化ケイ素相補形ＭＯＳＦＥＴに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a silicon carbide complementary MOSFET which constitutes an integrated circuit which can be used under severe conditions such as high temperature and radiation.
【０００２】[0002]
【従来の技術】炭化ケイ素はバンドギャップが３ｅＶと
大きく、また化学的にも安定な材料であるため、シリコ
ンと比較すると高温や放射線などの厳しい環境でも使用
可能な半導体デバイスとして期待され、研究されてい
る。従来のシリコンデバイスでは最高１５０°Ｃ程度が
その動作限界とされているが、炭化けい素でｐｎダイオ
ードやＭＯＳＦＥＴなどの要素デバイスが試作され、４
００°Ｃ以上の高温でも動作することが確認されてい
る。このような高温での使用が可能となれば、原子炉や
宇宙など環境が厳しく人が近づけない環境で使用する、
ロボットやコンピュータの主要部品として使用可能とな
る。また、従来のシリコンデバイスは動作時の発生損失
による熱により温度上昇し、それを抑制するために冷却
設備を備える必要があり、装置全体が大型化してしま
う。一方、高温に耐える炭化ケイ素デバイスを使用する
と、冷却設備を大幅に簡素化および小型化できる。例え
ば、自動車では半導体デバイスが多用されており、高温
に耐えるデバイスを使用することで電子回路の小型化が
可能となり、また自動車の軽量化にも繋がり、燃費を大
幅に向上でき、排ガスによる環境汚染を低減できる。こ
のように炭化ケイ素デバイスの利用は多方面で期待され
ている。2. Description of the Related Art Since silicon carbide has a large band gap of 3 eV and is a chemically stable material, it is expected to be a semiconductor device that can be used in harsh environments such as high temperature and radiation as compared with silicon and has been studied. ing. Although the maximum operating temperature of conventional silicon devices is about 150 ° C, element devices such as pn diodes and MOSFETs have been prototyped with silicon carbide.
It has been confirmed to operate even at high temperatures of 00 ° C or higher. If it can be used at such a high temperature, it will be used in an environment where the environment is severe and people cannot approach, such as reactors and space.
It can be used as a main part of robots and computers. Further, the temperature of the conventional silicon device rises due to the heat generated due to the loss generated during operation, and it is necessary to provide a cooling facility to suppress it, resulting in an increase in the size of the entire apparatus. On the other hand, the use of silicon carbide devices that withstand high temperatures can greatly simplify and miniaturize cooling equipment. For example, semiconductor devices are widely used in automobiles.By using devices that can withstand high temperatures, electronic circuits can be downsized, and the weight of automobiles can be reduced. Can be reduced. Thus, the use of silicon carbide devices is expected in many fields.
【０００３】各種応用分野で使用される電子部品に集積
回路があり、その中でも相補形ＭＯＳＦＥＴ（以下ＣＭ
ＯＳと略す）は低消費電力と高集積可能なことから、シ
リコン分野では普及している。ＣＭＯＳはｐチャネルと
ｎチャネルＭＯＳＦＥＴを組み合わせて、論理回路や場
合によってはアナログ回路を構成することが可能であ
る。図４はシリコンで製作されている従来のＣＭＯＳの
基本的な断面構造図である。同図の左側がｎチャネルＭ
ＯＳＦＥＴで右側がｐチャネルＭＯＳＦＥＴである。ｎ
形シリコン基板２０の一主面の表面層にｐ形領域２１を
形成し、ｐ形領域２１の表面層にｎ+ ソース領域３１と
ｎ+ ドレイン領域３２がそれぞれ選択的に形成され、ｎ
+ ソース領域３１とｎ+ ドレイン領域３２とに挟まれた
ｐ形領域の表面に絶縁膜を介して第１ゲート電極５が形
成され、ｎ+ ドレイン領域３２上に第１ドレイン電極７
２が形成されている。また、ｐ形領域２１から離れた位
置のｎ形基板２０の表面層にｐ+ ソース領域２３１とｐ
+ ドレイン領域２３２がそれぞれ選択的に形成され、ｐ
+ ソース領域２３１とｐ+ ドレイン領域２３２とに挟ま
れたｎ基板２０上に絶縁膜を介して第２ゲート電極６が
形成され、ｐ+ ドレイン領域２３２上には第２ドレイン
電極８２がそれぞれ形成されている。また、ｐ形領域２
１とｎ+ ソース領域３１の表面の一部は第１電極８で短
絡され、第１電極はソース端子（Ｖss）９と接続され、
ｎ基板１とｐ+ ソース領域２３１の表面の一部は第２電
極７で短絡され、第２電極７はドレイン端子（ＶDD）１
２と接続され、第１および第２ゲート電極は互いにイン
プット端子（Ｉ）１１と接続され、第１ドレイン電極７
２と第２ドレイン電極８２は互いにアウトプット端子
（Ｏ）１０と接続されている。シリコンでデバイスを製
作する場合はｐ形領域はイオン注入と熱拡散によって選
択的に形成される。Electronic parts used in various fields of application include integrated circuits. Among them, complementary MOSFETs (hereinafter referred to as CM
OS is abbreviated in the field of silicon because of its low power consumption and high integration capability. In CMOS, a p-channel MOSFET and an n-channel MOSFET can be combined to form a logic circuit or an analog circuit in some cases. FIG. 4 is a basic sectional structural view of a conventional CMOS made of silicon. The left side of the figure is n channel M
OSFET is a p-channel MOSFET on the right side. n
A p-type region 21 is formed on the surface layer of one main surface of the silicon substrate 20, and an n + source region 31 and an n + drain region 32 are selectively formed on the surface layer of the p-type region 21, respectively.
The first gate electrode 5 is formed on the surface of the p-type region sandwiched between the + source region 31 and the n + drain region 32 via an insulating film, and the first drain electrode 7 is formed on the n + drain region 32.
2 is formed. In addition, p + source regions 231 and p + are formed on the surface layer of the n-type substrate 20 at a position away from the p-type region 21.
+ Drain regions 232 are selectively formed, and p
The second gate electrode 6 is formed on the n substrate 20 sandwiched between the + source region 231 and the p + drain region 232 via an insulating film, and the second drain electrode 82 is formed on the p + drain region 232. Has been done. Also, p-type region 2
1 and a part of the surface of the n + source region 31 are short-circuited by the first electrode 8, and the first electrode is connected to the source terminal (Vss) 9;
Part of the surfaces of the n substrate 1 and the p + source region 231 are short-circuited by the second electrode 7, and the second electrode 7 is connected to the drain terminal (V DD ) 1
2, the first and second gate electrodes are connected to the input terminal (I) 11 with each other, and the first drain electrode 7
The second drain electrode 82 and the second drain electrode 82 are connected to the output terminal (O) 10. When the device is made of silicon, the p-type region is selectively formed by ion implantation and thermal diffusion.
【０００４】[0004]
【発明が解決しようとする課題】しかし、炭化ケイ素の
場合はシリコンとの物理的性質が異なり、不純物の拡散
係数がシリコンに比べ極めて小さく、シリコンの場合と
同じ深さに拡散するためには、１５００°Ｃ以上の超高
温での熱処理が必要である。この超高温での熱処理に耐
える選択拡散用のマスク材は金属に限られる。しかし、
後で金属マスクを化学処理で除去する場合に微量の残さ
が残り特性上悪影響を及ぼす。また１５００°Ｃ以上の
高温では試料表面は雰囲気ガスと激しく反応し、試料表
面に悪影響を及ぼす。そのため、シリコンと異なりｐ形
領域をイオン注入と熱拡散で選択的に形成できず、他の
製造方法でデバイスを製作しなければならない。However, in the case of silicon carbide, the physical properties of silicon carbide are different from those of silicon, and the diffusion coefficient of impurities is extremely smaller than that of silicon. Therefore, in order to diffuse to the same depth as that of silicon, A heat treatment at an ultrahigh temperature of 1500 ° C or higher is required. The mask material for selective diffusion that can withstand the heat treatment at the ultrahigh temperature is limited to metal. But,
When the metal mask is later removed by chemical treatment, a slight amount of residue remains, which adversely affects the characteristics. Further, at a high temperature of 1500 ° C. or higher, the sample surface reacts violently with the atmospheric gas, which adversely affects the sample surface. Therefore, unlike silicon, the p-type region cannot be selectively formed by ion implantation and thermal diffusion, and the device must be manufactured by another manufacturing method.
【０００５】この発明は、上記の問題点を解決し、シリ
コンデバイスとは異なる製法で製作できる新規構造の炭
化ケイ素相補形ＭＯＳＦＥＴを提供することにある。The present invention solves the above problems and provides a silicon carbide complementary MOSFET having a novel structure which can be manufactured by a manufacturing method different from that of a silicon device.
【０００６】[0006]
【課題を解決するための手段】この発明は前記の目的を
達成するために、炭化ケイ素半導体素体の第一導電形層
の上に第二導電形層が積層され、第二導電形層が第一導
電形層に達する分離溝で分割され、一方の領域の第二導
電層の表面層に第一導電形の第一ソース領域および第一
導電形の第一ドレイン領域が選択的に形成され、第一ソ
ース領域および第一ドレイン領域の表面に第一ソース電
極および第一ドレイン電極がそれぞれ形成され、第一ソ
ース領域と第一ドレイン領域とに挟まれた第二導電形層
の表面に絶縁膜を介して第一導電形のチャネルを有する
第一ＭＯＳＦＥＴの第一ゲート電極が形成され、他方の
領域の第二導電形層に第一導電形層に達するゲート溝が
形成され、この第二導電形層の一方を第二ソース領域と
し、他方を第二ドレイン領域とし、第二ソース領域およ
び第二ドレイン領域の表面に第二ソース電極および第二
ドレイン電極が形成され、第二ソース領域と第二ドレイ
ン領域とに挟まれた溝部の上に絶縁膜を介して第二導電
形のチャネルを有する第二ＭＯＳＦＥＴの第二ゲート電
極が形成され、第一ＭＯＳＦＥＴの第一ソース電極は第
二導電形層上に選択的に形成された第一電極に接続さ
れ、第二ＭＯＳＦＥＴの第二ソース電極は第一導電形層
に選択的に形成された第二電極に接続され、第一ドレイ
ン電極と第二ドレイン電極とが互いに接続され、第一ゲ
ート電極と第二ゲート電極とが互いに接続されるように
する。また第二ソース領域および第二ドレイン領域のそ
れぞれの表面層に第二導電形高濃度層が選択的に形成さ
れるとよい。また第二導電形層がエピタキシャル成長で
形成されるとよい。さらに、分離溝およびゲート溝の形
成にはドライエッチングまたは選択酸化とウエットエッ
チングの組み合わせが有効である。In order to achieve the above-mentioned object, the present invention comprises a second conductivity type layer laminated on a first conductivity type layer of a silicon carbide semiconductor body, and a second conductivity type layer comprising: A first source region of the first conductivity type and a first drain region of the first conductivity type are selectively formed on the surface layer of the second conductivity layer in one region by dividing the first conductivity type layer by an isolation groove. A first source electrode and a first drain electrode are formed on the surfaces of the first source region and the first drain region, respectively, and insulation is provided on the surface of the second conductivity type layer sandwiched between the first source region and the first drain region. A first gate electrode of the first MOSFET having a channel of the first conductivity type is formed through the film, and a gate groove reaching the first conductivity type layer is formed in the second conductivity type layer in the other region. One of the conductivity type layers is used as the second source region and the other is used as the second source region. The second source electrode and the second drain electrode are formed on the surfaces of the second source region and the second drain region as an in region, and an insulating film is formed on the groove portion sandwiched between the second source region and the second drain region. A second gate electrode of the second MOSFET having a channel of the second conductivity type is formed therethrough, and the first source electrode of the first MOSFET is connected to the first electrode selectively formed on the second conductivity type layer. The second source electrode of the second MOSFET is connected to the second electrode selectively formed in the first conductivity type layer, the first drain electrode and the second drain electrode are connected to each other, and the first gate electrode and the second gate electrode are connected to each other. The two gate electrodes are connected to each other. Further, the second conductivity type high concentration layer may be selectively formed on the surface layers of the second source region and the second drain region, respectively. The second conductivity type layer may be formed by epitaxial growth. Further, dry etching or a combination of selective oxidation and wet etching is effective for forming the separation groove and the gate groove.
【０００７】[0007]
【作用】第一導電形炭化ケイ素基体の表面に積層する第
二導電形層は熱拡散ではなく、エピタキシャル成長で形
成されるため、１５００°Ｃ以上の高温の熱処理が不要
となり、デバイス表面が汚染されたりダメージを受けた
りすることがない。また第一導電形基体に達する第二導
電形層に形成する分離溝、および第一導電形層にチャネ
ルを形成するＭＯＳＦＥＴの第二導電形ソース領域と第
二導電形ドレイン領域とを分離する働きもするゲート溝
は、プラズマや反応性イオンエッチングなどのドライエ
ッチングや、水蒸気雰囲気で選択的に熱酸化（選択酸
化）し、その後のウエットエッチングで酸化膜を除去し
て製作することができる。また第二導電形ソース領域と
第二導電形ドレイン領域の表面層に形成する第二導電形
高濃度層はその表面に形成されるソース電極およびドレ
イン電極との接続がオーミック性を確保する働きがあ
る。The second-conductivity-type layer laminated on the surface of the first-conductivity-type silicon carbide substrate is formed not by thermal diffusion but by epitaxial growth, so that heat treatment at a high temperature of 1500 ° C. or higher is unnecessary, and the device surface is contaminated. It will not be damaged or damaged. Also, a separation groove formed in the second conductivity type layer reaching the first conductivity type substrate, and a function of separating the second conductivity type source region and the second conductivity type drain region of the MOSFET forming a channel in the first conductivity type layer. The gate groove can be manufactured by dry etching such as plasma or reactive ion etching, or by selective thermal oxidation (selective oxidation) in a water vapor atmosphere, and then removing the oxide film by wet etching. Further, the second-conductivity-type high-concentration layer formed on the surface layer of the second-conductivity-type source region and the second-conductivity-type drain region has a function of ensuring ohmic contact with the source and drain electrodes formed on the surface thereof. is there.
【０００８】[0008]
【実施例】図１はこの発明の一実施例を示すＣＭＯＳの
断面構造図である。ｎ形炭化ケイ素基板１上にエピタキ
シャル成長でｐ層２を積層し、ｐ層２がｎ基板１に達す
る分離溝１３で分割される。分割された一方のｐ層２の
表面層にｎ+ ソース領域３１とｎ+ ドレイン領域３２が
形成され、ｎ+ ソース領域３１とｎ+ ドレイン領域３２
とに挟まれたｐ層２上に図示されていないゲート絶縁膜
を介してｎチャネルＭＯＳＦＥＴの第１ゲート電極５が
形成されている。ｎ+ ソース領域３１上とｎ + ドレイン
領域３２上およびｎ基板１上に第１ソース電極７１と第
１ドレイン電極７２および第２電極７が同時に形成され
ている。分割された他方のｐ層２はｎ基板１に達するゲ
ート溝１４で分離され、分離された一方のｐ層２をｐソ
ース領域４１とし、分離された他方のｐ層２をｐドレイ
ン領域４２とし、ｐソース領域４１の表面層およびｐド
レイン領域４２のそれぞれの表面層に電極とのオーミッ
ク性を確保するために、ｐ+ 領域４３、４４を形成し、
このｐ+ 領域４３、４４上およびｐ層２上に第２ソース
電極８１と第２ドレイン電極８２および第１電極８が同
時に形成される。第１ソース電極７１はｎ+ ソース領域
３１と隣接するｐ層２の表面に選択的に形成された第１
電極８と共にソース端子（ＶSS）９と接続されている。
第２ソース電極８１はｐソース領域４１と隣接するｎ基
板１の表面に選択的に形成された第２電極７と共にドレ
イン端子（ＶDD）１２に接続されている。また従来のシ
リコンデバイスのように第１ソース電極７１と第１電極
８および第２ソース電極８１と第２電極７とは一体の電
極としてもよい。また、ゲート溝１４上に図示されてい
ないゲート絶縁膜を介して第２ゲート電極６が形成され
る。第１ドレイン電極７２と第２ドレイン電極８２がア
ウトプット端子（Ｏ）１０に接続され、第１ゲート電極
５と第２ゲート電極６がインプット端子（Ｉ）１１に接
続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a CMOS of an embodiment of the present invention.
FIG. Epitaxy on n-type silicon carbide substrate 1
P layer 2 is stacked by char growth, and p layer 2 reaches n substrate 1.
It is divided by the separation groove 13 according to the present invention. One of the divided p layers 2
N on the surface layer+Source region 31 and n+Drain region 32
Formed, n+Source region 31 and n+Drain region 32
Gate insulating film (not shown) on the p layer 2 sandwiched between
Via the first gate electrode 5 of the n-channel MOSFET
Has been formed. n+On the source region 31 and n +drain
The first source electrode 71 and the first source electrode 71 are formed on the region 32 and the n substrate 1.
The first drain electrode 72 and the second electrode 7 are simultaneously formed.
ing. The other divided p-layer 2 reaches the n-substrate 1.
One of the separated p layers 2 is separated by the trench 14.
Source region 41, and the other separated p-layer 2 is p-drained.
And a surface layer of the p source region 41 and the p
An ohmic contact with an electrode is provided on each surface layer of the rain region 42.
P to secure the+Forming regions 43 and 44,
This p+Second source on regions 43, 44 and p-layer 2
The electrode 81, the second drain electrode 82, and the first electrode 8 are the same.
Sometimes formed. The first source electrode 71 is n+Source area
And a first layer selectively formed on the surface of the p-layer 2 adjacent to the first layer 31.
Source terminal (VSS) 9 is connected.
The second source electrode 81 is an n group adjacent to the p source region 41.
The drain is formed together with the second electrode 7 selectively formed on the surface of the plate 1.
IN terminal (VDD) 12 is connected. In addition, conventional
The first source electrode 71 and the first electrode like a recon device
8 and the second source electrode 81 and the second electrode 7 are integrated with each other.
It may be a pole. Also shown on the gate trench 14
The second gate electrode 6 is formed through the non-gate insulating film.
It The first drain electrode 72 and the second drain electrode 82 are
The first gate electrode connected to the output terminal (O) 10.
5 and the second gate electrode 6 are connected to the input terminal (I) 11.
Has been continued.
【０００９】図２にこの発明の製造工程の一実施例を示
し、同図（ａ）ないし同図（ｄ）は先行の工程を順番に
示している。同図（ａ）はｎ形炭化ケイ素基板１にｐ形
エピタキシャル層２を積層した工程図を示す。このｐ形
エピタキシャル層２の厚さは数μｍである。同図（ｂ）
はｐ層２にｎ形基板１に達する分離溝１３とゲート溝１
４を形成した工程図を示す。この溝の形成はプラズマや
反応性イオンエッチングなどのドライエッチングまたは
選択酸化とウエットエッチングの組み合わせのが利用で
きる。同図（ｃ）はｐ層２の表面層にｎチャネルの第１
ＭＯＳＦＥＴのｎ+ ソース領域３１とｎ+ ドレイン領域
３２を窒素（Ｎ）などのイオン注入で形成する工程図を
示す。同図（ｄ）はｐ層２の表面層にｐチャネルの第２
ＭＯＳＦＥＴのｐソース領域４１とｐドレイン領域４２
のそれぞれの表面層に電極とオーミック性を確保するた
めのｐ+ 領域をアルミニウム（Ａｌ）やボロン（Ｂ）な
どのイオン注入で形成する工程図を示す。同図（ｃ）、
同図（ｄ）の工程は順序は逆でもよい。FIG. 2 shows one embodiment of the manufacturing process of the present invention, and FIGS. 2A to 2D show the preceding processes in order. FIG. 1A shows a process diagram in which a p-type epitaxial layer 2 is laminated on an n-type silicon carbide substrate 1. The p-type epitaxial layer 2 has a thickness of several μm. FIG.
Is a separation groove 13 and a gate groove 1 reaching the n-type substrate 1 in the p-layer 2.
The process drawing which formed 4 is shown. This groove can be formed by dry etching such as plasma or reactive ion etching, or a combination of selective oxidation and wet etching. In the same figure (c), the n-channel first layer is formed on the surface layer of the p-layer 2.
The process drawing which forms the n <+> source region 31 and the n <+> drain region 32 of MOSFET by ion implantation of nitrogen (N) etc. is shown. In the same figure (d), the second p-channel layer is formed on the surface layer of the p-layer 2.
MOSFET p source region 41 and p drain region 42
5A to 5C are process diagrams for forming p + regions for ensuring ohmic contact with the respective surface layers by ion implantation of aluminum (Al) or boron (B). FIG.
The order of the steps of FIG. 7D may be reversed.
【００１０】図３は図２に引き続く後工程を順番に同図
（ａ）ないし同図（ｃ）に示す。同図（ａ）はｐ層２の
表面およびゲート溝１４の表面に図示していないゲート
絶縁膜を形成し、そのゲート絶縁膜上に第１ゲート電極
５および第２ゲート電極６を形成する工程図を示す。第
１および第２ゲート電極６はポリシリコンで形成され、
またゲート絶縁膜はシリコンデバイスと同様に熱酸化に
よっても形成できる。同図（ｂ）はｎ+ ソース領域３１
上、ｎ+ ドレイン領域３２上およびｎ基板１上にソース
電極７１、ドレイン電極７２および第２電極７をそれぞ
れ形成する工程図を示す。同図（ｃ）はｐソース領域４
１の表面層のｐ+ 領域４３上、ｐドレイン領域４２の表
面層のｐ+ 領域４４上およびｐ層２上に第２ソース電極
８１、第２ドレイン電極８２および第１電極８をそれぞ
れ形成する工程図を示す。図示されていないがこの後、
第１ソース電極７１と第１電極８とは共にソース端子
（Ｖ SS）に接続され、第２ソース電極８１と第２電極と
は共にドレイン端子（ＶDD）に接続され、第１ドレイン
電極７２と第２ドレイン電極８２とは互いにアウトプッ
ト端子（Ｏ）１０に接続され、第１および第２ゲート電
極５、６は互いにインプット端子（Ｉ）１１に接続され
る。またｎ形半導体にオーミックコンタクトする電極の
材質はＮｉ、Ｍｏなどであり、ｐ形半導体にオーミック
コンタクトする電極の材質はＡｌ、Ｔｉなどである。FIG. 3 shows the subsequent steps following FIG. 2 in order.
Shown in (a) to (c) of FIG. FIG. 3A shows the p-layer 2
Gate not shown on the surface and the surface of the gate groove 14
An insulating film is formed, and a first gate electrode is formed on the gate insulating film.
5A and 5B are process diagrams for forming the second gate electrode 6 and the second gate electrode 6. First
The first and second gate electrodes 6 are made of polysilicon,
In addition, the gate insulating film is not subject to thermal oxidation like the silicon device.
Therefore, it can also be formed. The same figure (b) is n+Source area 31
Top, n+Source on the drain region 32 and on the n-substrate 1
The electrode 71, the drain electrode 72 and the second electrode 7 are respectively
The process drawing which forms this is shown. FIG. 3C shows the p source region 4
1 surface layer p+A surface of the p-drain region 42 on the region 43
Surface layer p+A second source electrode on the region 44 and on the p-layer 2
81, the second drain electrode 82 and the first electrode 8 respectively.
The process drawing which forms this is shown. Although not shown, after this,
Both the first source electrode 71 and the first electrode 8 are source terminals.
(V SS), The second source electrode 81 and the second electrode
Are both drain terminals (VDD) Connected to the first drain
The electrode 72 and the second drain electrode 82 are output from each other.
Connected to the first terminal (O) 10 and connected to the first and second gate electrodes.
The poles 5 and 6 are connected to the input terminal (I) 11 with each other.
It In addition, of the electrode that makes ohmic contact with the n-type semiconductor
The material is Ni, Mo, etc., and ohmic for p-type semiconductor
The material of the contacting electrode is Al, Ti or the like.
【００１１】尚、ｎ+ ソース領域３１、ｎ+ ドレイン領
域３２およびｐソース領域４１の表面層に形成されるｐ
+ 領域４３、ｐドレイン領域４２の表面層に形成される
ｐ+領域４４は第１および第２ゲート電極５、６を形成
した後、これらのゲート電極をマスクにして形成する、
所謂セルフアラインによって形成してもよい。また、高
温熱処理によるゲート絶縁膜とゲート電極の反応による
ゲート絶縁膜の膜質の劣化を防止するために、第１およ
び第２のソース電極およびドレイン電極の形成時に高温
熱処理を必要とする場合には、これらの工程を先に行
い、その後で第１および第２のゲート電極を形成する方
法、つまり図３の（ａ）工程と（ｂ）、（ｃ）工程とを
逆にした方が好ましい。The p formed on the surface layers of the n + source region 31, the n + drain region 32 and the p source region 41.
The p + region 44 formed in the surface layer of the + region 43 and the p drain region 42 is formed by forming the first and second gate electrodes 5 and 6 and then using these gate electrodes as a mask.
It may be formed by so-called self-alignment. Further, in order to prevent the deterioration of the film quality of the gate insulating film due to the reaction between the gate insulating film and the gate electrode due to the high temperature heat treatment, when the high temperature heat treatment is required when forming the first and second source electrodes and the drain electrode, It is preferable to perform these steps first and then form the first and second gate electrodes, that is, the steps (a) and (b) and (c) of FIG. 3 are reversed.
【００１２】また、前記では、ｎ基板にｐ層を積層した
場合で説明したが、ｐ基板にｎ層を積層してデバイスを
製作してもよい。この場合は、前記のｎチャネルＭＯＳ
ＦＥＴを形成するように、ｐチャネルＭＯＳＦＥＴはゲ
ート溝を形成せずにゲート電極を平坦な面に形成でき、
微細加工が可能で、ＣＭＯＳの集積度を上げることがで
きる。また、微細加工によりチャネル長を短くでき、移
動度の大きい正孔が通るｐチャネルの抵抗を小さくでき
るため、前記のｐチャネルＭＯＳＦＥＴを形成するよう
に、ゲート溝を持つｎチャネルＭＯＳＦＥＴのチャネル
抵抗と抵抗値を容易に合わせることができる。In the above description, the case where the p layer is laminated on the n substrate has been described, but the device may be manufactured by laminating the n layer on the p substrate. In this case, the n-channel MOS described above
Like a FET, a p-channel MOSFET can form a gate electrode on a flat surface without forming a gate groove,
Microfabrication is possible and CMOS integration can be increased. Further, since the channel length can be shortened by the fine processing and the resistance of the p-channel through which holes having high mobility pass can be reduced, the channel resistance of the n-channel MOSFET having a gate groove can be formed so as to form the p-channel MOSFET. The resistance value can be easily adjusted.
【００１３】[0013]
【発明の効果】従来、炭化ケイ素半導体への不純物拡散
は１５００°Ｃ以下では殆ど起こらない。そのため相補
形ＭＯＳＦＥＴを製作する上で不可欠とされる選択的に
数μｍの深い拡散領域を形成することが炭化ケイ素半導
体では極めて困難である。この発明では深い拡散領域を
エピタキシャル成長層とこの成長層をエッチングによる
溝で形成することで、シリコンの場合とは異なる新しい
構造のデバイスを製作出来るようにした。具体的には炭
化ケイ素半導体素体のｎ形層上にｐ形層を積層し、ｐ形
層にｎ形層に達する分離溝とゲート溝を形成することに
よって、分離されたｐ形層にｎチャネルＭＯＳＦＥＴを
形成し、ゲート溝のある領域にｐチャネルＭＯＳＦＥＴ
を形成して、炭化ケイ素相補形ＭＯＳＦＥＴを製作する
ことができる。尚、ｎ形とｐ形を逆にしてデバイスを製
作するとｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴとのチャネル抵抗を合わせることが容易にできる。In the past, diffusion of impurities into a silicon carbide semiconductor hardly occurs at 1500 ° C or lower. Therefore, it is extremely difficult for a silicon carbide semiconductor to selectively form a deep diffusion region of several μm, which is indispensable for manufacturing a complementary MOSFET. In the present invention, a device having a new structure different from that of silicon can be manufactured by forming a deep diffusion region with an epitaxial growth layer and a groove formed by etching this growth layer. Specifically, a p-type layer is laminated on an n-type layer of a silicon carbide semiconductor element body, and an isolation groove and a gate groove reaching the n-type layer are formed in the p-type layer to form an n-type layer in the separated p-type layer. A channel MOSFET is formed and a p-channel MOSFET is formed in a region having a gate groove.
Can be formed to fabricate a silicon carbide complementary MOSFET. If the device is manufactured by reversing the n-type and the p-type, an n-channel MOSFET and a p-channel MOSF will be produced.
It is easy to match the channel resistance with ET.
【００１４】また、この発明の構造にすることで、製造
工程上、１５００°Ｃという超高温での処理が不必要
で、この超高温での熱処理に耐える選択拡散用のマスク
材も不要となり、後で金属マスクを化学処理で除去する
こともなく、金属マスクの微量の残さが残り特性上悪影
響を及ぼすこともない。また１５００°Ｃ以上の高温で
の処理がないため、試料表面は雰囲気ガスと激しく反応
することもなく、試料表面に悪影響を及ぼすこともな
い。Further, by adopting the structure of the present invention, the treatment at the ultrahigh temperature of 1500 ° C. is unnecessary in the manufacturing process, and the mask material for selective diffusion that can withstand the heat treatment at the ultrahigh temperature is not required. The metal mask is not subsequently removed by chemical treatment, and a trace amount of the metal mask remains and does not adversely affect the characteristics. Further, since there is no treatment at a high temperature of 1500 ° C. or higher, the sample surface does not react violently with the atmospheric gas, and the sample surface is not adversely affected.
【図１】図１はこの発明の一実施例を示すＣＭＯＳの断
面構造図FIG. 1 is a sectional structural view of a CMOS showing an embodiment of the present invention.
【図２】図２にこの発明の製造工程の一実施例を示し、
同図（ａ）ないし同図（ｄ）は順番に示した先行の工程
図FIG. 2 shows an embodiment of the manufacturing process of the present invention,
FIG. 3A to FIG. 3D are preceding process drawings sequentially shown.
【図３】図３は図２に引き続く後工程を同図（ａ）ない
し同図（ｃ）に順番に示した工程図FIG. 3 is a process diagram showing subsequent steps following FIG. 2 in order in FIGS. 3A to 3C.
【図４】図４はシリコンで作製されている従来のＣＭＯ
Ｓの基本的な断面構造図FIG. 4 is a conventional CMO made of silicon.
Basic sectional view of S
１ ｎ形炭化ケイ素基板 ２ ｐ層 ３１ ｎ+ ソース領域 ３２ ｎ+ ドレイン領域 ４１ ｐソース領域 ４２ ｐドレイン領域 ４３ ｐ+ 領域 ４４ ｐ+ 領域 ５ 第１ゲート電極 ６ 第２ゲート電極 ７ 第２電極 ７１ 第１ソース電極 ７２ 第１ドレイン電極 ８ 第１電極 ８１ 第２ソース電極 ８２ 第２ドレイン電極 ９ ソース端子（ＶSS） １０ アウトプット端子（Ｏ） １１ インプット端子（Ｉ） １２ ドレイン端子（ＶDD） １３ 分離溝 １４ ゲート溝 ２０ ｎ形シリコン基板 ２１ ｐ形領域 ２３１ ｐ+ ソース領域 ２３２ ｐ+ ドレイン領域1 n-type silicon carbide substrate 2 p layer 31 n + source region 32 n + drain region 41 p source region 42 p drain region 43 p + region 44 p + region 5 first gate electrode 6 second gate electrode 7 second electrode 71 First source electrode 72 First drain electrode 8 First electrode 81 Second source electrode 82 Second drain electrode 9 Source terminal (V SS ) 10 Output terminal (O) 11 Input terminal (I) 12 Drain terminal (V DD ). 13 isolation trench 14 gate trench 20 n-type silicon substrate 21 p-type region 231 p + source region 232 p + drain region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｖ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 29/78 301 V
Claims (4)
に第二導電形層が積層され、第二導電形層が第一導電形
層に達する分離溝で分割され、一方の領域の第二導電層
の表面層に第一導電形の第一ソース領域および第一導電
形の第一ドレイン領域が選択的に形成され、第一ソース
領域および第一ドレイン領域の表面に第一ソース電極お
よび第一ドレイン電極がそれぞれ形成され、第一ソース
領域と第一ドレイン領域とに挟まれた第二導電形層の表
面に絶縁膜を介して第一導電形のチャネルを有する第一
ＭＯＳＦＥＴの第一ゲート電極が形成され、他方の領域
の第二導電形層に第一導電形層に達するゲート溝が形成
され、この第二導電形層の一方を第二ソース領域とし、
他方を第二ドレイン領域とし、第二ソース領域および第
二ドレイン領域の表面に第二ソース電極および第二ドレ
イン電極がそれぞれ形成され、第二ソース領域と第二ド
レイン領域とに挟まれた溝部の上に絶縁膜を介して第二
導電形のチャネルを有する第二ＭＯＳＦＥＴの第二ゲー
ト電極が形成され、第一ＭＯＳＦＥＴの第一ソース電極
は第二導電形層上に選択的に形成された第一電極に接続
され、第二ＭＯＳＦＥＴの第二ソース電極は第一導電形
層に選択的に形成された第二電極に接続され、第一ドレ
イン電極と第二ドレイン電極とが互いに接続され、第一
ゲート電極と第二ゲート電極とが互いに接続されること
を特徴とする炭化ケイ素相補形ＭＯＳＦＥＴ。1. A second conductivity type layer is laminated on a first conductivity type layer of a silicon carbide semiconductor body, and the second conductivity type layer is divided by a separation groove reaching the first conductivity type layer, and one region is formed. A first source region of the first conductivity type and a first drain region of the first conductivity type are selectively formed on the surface layer of the second conductive layer of the first source region and the first source region on the surface of the first drain region. An electrode and a first drain electrode are respectively formed, and a first MOSFET having a channel of the first conductivity type on the surface of the second conductivity type layer sandwiched between the first source region and the first drain region via an insulating film. A first gate electrode is formed, a gate groove reaching the first conductivity type layer is formed in the second conductivity type layer in the other region, and one of the second conductivity type layers is used as the second source region,
The other is the second drain region, the second source electrode and the second drain electrode are formed on the surfaces of the second source region and the second drain region, respectively, and of the groove portion sandwiched between the second source region and the second drain region. A second gate electrode of the second MOSFET having a channel of the second conductivity type is formed on the insulating film, and a first source electrode of the first MOSFET is formed on the second conductivity type layer selectively. The second source electrode of the second MOSFET is connected to the second electrode selectively formed in the first conductivity type layer, the first drain electrode and the second drain electrode are connected to each other, and A silicon carbide complementary MOSFET, wherein one gate electrode and a second gate electrode are connected to each other.
それぞれの表面層に第二導電形高濃度層が選択的に形成
されることを特徴とする請求項１記載の炭化ケイ素相補
形ＭＯＳＦＥＴ。2. A silicon carbide complementary MOSFET according to claim 1, wherein a second-conductivity-type high-concentration layer is selectively formed on the respective surface layers of the second source region and the second drain region.
されることを特徴とする請求項１記載の炭化ケイ素相補
形ＭＯＳＦＥＴ。3. The complementary silicon carbide MOSFET according to claim 1, wherein the second conductivity type layer is formed by epitaxial growth.
および選択酸化とウエットエッチングの組み合わせのい
ずれかで形成されることを特徴とする請求項１記載の炭
化ケイ素相補形ＭＯＳＦＥＴ。4. The silicon carbide complementary MOSFET according to claim 1, wherein the isolation trench and the gate trench are formed by any one of dry etching and a combination of selective oxidation and wet etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221188A JPH0888283A (en) | 1994-09-16 | 1994-09-16 | Silicon carbide complementary type mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221188A JPH0888283A (en) | 1994-09-16 | 1994-09-16 | Silicon carbide complementary type mosfet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888283A true JPH0888283A (en) | 1996-04-02 |
Family
ID=16762860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221188A Pending JPH0888283A (en) | 1994-09-16 | 1994-09-16 | Silicon carbide complementary type mosfet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888283A (en) |
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1994
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