JPH088658B2 - Image signal amplification circuit of focus detection device - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明はカメラにおける焦点検出装置の画像信号増幅
回路に関する。TECHNICAL FIELD The present invention relates to an image signal amplification circuit of a focus detection device in a camera.

（従来技術） カメラの焦点検出装置において自己走査型イメージセ
ンサー、例えば電荷結合素子を使用してその出力信号を
増幅する場合は電荷結合素子の画像信号に先立って黒基
準となる信号が作られる。この信号は電荷結合素子にお
いてフォトダイオードアレイの出力端に近い数ビットを
アルミニウム電極等で遮光して作り、この遮光部の信号
を電荷結合素子の出力信号のうち一番暗い部分の信号と
して使用している。この黒基準の信号と次に電荷結合素
子から送られる画像信号との差分を増分することにより
電荷結合素子の有効な出力信号を得ることができる。(Prior Art) When a self-scanning image sensor such as a charge-coupled device is used to amplify its output signal in a focus detection device of a camera, a black reference signal is generated prior to the image signal of the charge-coupled device. This signal is made by shielding a few bits near the output end of the photodiode array in the charge coupled device with an aluminum electrode or the like, and the signal of this light shielding part is used as the darkest signal of the output signal of the charge coupled device. ing. An effective output signal of the charge coupled device can be obtained by incrementing the difference between this black reference signal and the image signal sent from the charge coupled device next.

しかしこの方法では第８図に示す電荷結合素子（CC
D）の出力信号のように被写体の暗い部分でも黒基準の
レベルよりかなり大きな信号となり、この信号をアナロ
グ／デジタル変換して演算処理することによりカメラの
焦点検出を行う場合第８図のａ部分が無駄になってしま
う。焦点検出の精度を上げるには信号の増幅度をできる
だけ大きくする必要があるが、第８図の信号をさらに増
幅すると、第９図に示すように無駄な部分が増え、しか
も信号の一部かアナログ／デジタル変換器（AD/C）の入
力レンジからはみだしてしまう。However, in this method, the charge-coupled device (CC
Even in the dark part of the subject such as the output signal of D), it becomes a signal that is considerably larger than the black reference level, and when this signal is subjected to analog / digital conversion and arithmetic processing, the focus detection of the camera is performed. Is wasted. In order to improve the accuracy of focus detection, it is necessary to increase the amplification of the signal as much as possible. However, if the signal of FIG. 8 is further amplified, as shown in FIG. It goes beyond the input range of the analog / digital converter (AD / C).

（目的） 本発明は上記欠点を除去し、焦点検出精度を上げるこ
とができる焦点検出装置の画像信号増幅回路を提供する
ことを目的とする。(Object) It is an object of the present invention to provide an image signal amplifying circuit of a focus detection device, which can eliminate the above-mentioned drawbacks and improve focus detection accuracy.

（構成） 上記目的を達成するため、本発明は、第１図に示すよ
うに蓄積電極及び蓄積電荷転送用のアナログシフトレジ
スタを有する自己走査型イメージセンサからの画像信号
をA/D変換手段によりデジタル画像信号に変換して演算
処理することによりカメラの焦点検出を行う焦点検出装
置において、被写体の輝度を検出するモニター用受光手
段１と、前記イメージセンサからの画像信号を増幅しそ
の増幅度を前記モニター用受光手段１の出力信号により
増幅後の画像信号レベルが一定になるように制御する自
動利得制御手段を有する増幅部２と、この増幅部２の出
力信号における被写体の暗い部分に相当する所定のレベ
ルを前記A/D変換手段の入力レンジの下限に合わせるよ
うなオフセット電圧を前記増幅器２の出力信号に与える
オフセット発生手段３と、前記モニター用受光手段１の
出力信号が所定の値以下になったことを検出することに
より前記自動利得制御手段が能力の限界を越えたことを
検出する検出手段４と、この検出手段４の出力信号によ
り前記モニター用受光手段１の出力信号が前記所定の値
以下になった時に前記オフセット電圧を消滅又は減少さ
せるオフセット低減手段５とを備えたものである。(Structure) In order to achieve the above object, the present invention uses an A / D conversion means to convert an image signal from a self-scanning image sensor having an accumulation electrode and an analog shift register for accumulated charge transfer as shown in FIG. In a focus detection device that detects a focus of a camera by converting it into a digital image signal and performing arithmetic processing on the light receiving unit for monitor 1 for detecting the brightness of a subject, and an image signal from the image sensor is amplified and its amplification degree is determined. It corresponds to an amplification section 2 having an automatic gain control means for controlling the image signal level after amplification by the output signal of the monitor light-receiving means 1 so as to be constant, and a dark part of the object in the output signal of the amplification section 2. Offset generation for giving an offset voltage to the output signal of the amplifier 2 so that a predetermined level is adjusted to the lower limit of the input range of the A / D conversion means Means 3; detecting means 4 for detecting that the output signal of the monitor light receiving means 1 has become less than a predetermined value to detect that the automatic gain control means has exceeded the capacity limit; An offset reducing means 5 is provided for extinguishing or reducing the offset voltage when the output signal of the monitor light receiving means 1 becomes equal to or less than the predetermined value by the output signal of the means 4.

次に本発明の実施例について説明する。 Next, examples of the present invention will be described.

この実施例は第９図に示すような増幅した画像信号に
オフセット電圧を与えることにより画像信号の無駄な部
分をアナログ／デジタル変換器の入力レンジから除外
し、画像信号の増幅度を大きくしてアナログ／デジタル
変換器の入力レンジを有効に使い焦点検出精度を上げて
いる。また増幅部において自動利得制御手段が働いてい
るときは画像信号の平均レベルは十分に高いレベルｂと
なるが、画像信号が自動制御手段の能力の限度を越える
ような小さい信号のときには画像信号は平均レベルが低
いレベルＣになって一部がオフセット電圧以下となるこ
とによりアナログ／デジタル変換器の入力レンジを外れ
てしまう。そこでこのようなときにはオフセット電圧を
消滅させて画像信号がアナログ／デジタル変換器の入力
レンジを外ずれないようにする。In this embodiment, an unnecessary voltage portion of the image signal is excluded from the input range of the analog / digital converter by applying an offset voltage to the amplified image signal as shown in FIG. 9 to increase the amplification degree of the image signal. Focus detection accuracy is improved by effectively using the input range of the analog / digital converter. Further, when the automatic gain control means is operating in the amplification section, the average level of the image signal becomes a sufficiently high level b, but when the image signal is a small signal exceeding the limit of the ability of the automatic control means, the image signal is When the average level becomes a low level C and a part of the average level becomes lower than the offset voltage, the input range of the analog / digital converter is deviated. Therefore, in such a case, the offset voltage is eliminated so that the image signal does not deviate from the input range of the analog / digital converter.

第２図は本発明を適用した焦点検出装置の一実施例を
示す。FIG. 2 shows an embodiment of a focus detection device to which the present invention is applied.

マイクロコンピュータ（CPU）11からパルス発生回路1
2に送られる▲▼/TO信号がＨ（高レベル）からＬ
（低レベル）になると、パルス発生回路12はリセットパ
ルスφＲを発生して自己走査型イメージセンサー13へ送
る。このイメージセンサー13は電荷結合素子が用いられ
ていてカメラの撮影レンズ及び焦点検出用光学系を介し
て被写体からの光を受光し、リセットパルスφＲにより
蓄積電極がリセットされるとともにモニター回路の出力
電圧Ｖ_MO，リファレンス電圧Ｖ_refが所定の電圧に設定
される。リセットパルスφＲが消滅すると、モニター回
路の出力電圧Ｖ_MOが被写体輝度に応じた速度で低下し、
リファレンス電圧Ｖ_refはほぼ一定の電圧を保ってい
る。信号処理回路14はモニター回路の出力電圧Ｖ_MOをリ
ファレンス電圧Ｖ_refから作った第１の基準電圧と比較
してモニター回路の出力電圧Ｖ_MOが第１の基準電圧を越
えると、パルス回路12へのAGCE信号をＨにして電荷結合
素子13の積分が終了したことをパルス発生回路12に知ら
せる。Microcomputer (CPU) 11 to pulse generator 1
▲ ▼ / TO signal sent to 2 goes from H (high level) to L
When it becomes (low level), the pulse generation circuit 12 generates a reset pulse φR and sends it to the self-scanning image sensor 13. The image sensor 13 uses a charge-coupled device, receives light from a subject through a photographing lens of a camera and an optical system for focus detection, resets a storage electrode by a reset pulse φR, and outputs voltage of a monitor circuit. V _MO and the reference voltage V _ref are set to predetermined voltages. When the reset pulse φR disappears, the output voltage V _MO of the monitor circuit drops at a speed according to the brightness of the subject,
The reference voltage V _ref maintains a substantially constant voltage. When the signal processing circuit 14 exceeds the first reference voltage and the output voltage V _MO is a first reference voltage of the monitor circuit compares the output voltage V _MO made from the reference voltage V _ref of the monitor circuit, to the pulse circuit 12 Then, the pulse generator circuit 12 is notified that the integration of the charge coupled device 13 is completed by setting the AGCE signal of H to H.

パルス発生回路12はAGCE信号がＨになると、電荷結合
素子13にシフトパルスφＴに送るとともに、CPU11にIE
信号を送り電荷結合素子13の積分が終了したことをCPU1
1にも知らせる。電荷結合素子13はシフトパルスφＴに
より蓄積電極の電荷を蓄積電荷転送用のアナログシフト
レジスタに転送し、パルス発生回路12からのフリーラン
している転送パルスφ1,φ２によりアナログシフトレジ
スタからその電荷を逐次画像信号Ｖ_O電圧として信号処
理回路14へ送る。信号処理回路14ではその画像信号Ｖ_O
をCPU11内のA/D変換手段としてのADコンバータ15の入力
電圧に適したレベルまで増幅してＶ_OA信号としてADコン
バータ15へ送る。When the AGCE signal becomes H, the pulse generation circuit 12 sends the shift pulse φT to the charge coupled device 13 and sends the shift pulse φT to the CPU 11.
A signal is sent to CPU 1 to indicate that the integration of charge-coupled device 13 is complete.
Inform 1 as well. The charge coupled device 13 transfers the charge of the storage electrode to the analog shift register for transferring the stored charge by the shift pulse φT, and transfers the charge from the analog shift register by the free-running transfer pulses φ1 and φ2 from the pulse generation circuit 12. It is sent to the signal processing circuit 14 as a sequential image signal V _O voltage. In the signal processing circuit 14, the image signal V _O
Is amplified to a level suitable for the input voltage of the AD converter 15 as A / D conversion means in the CPU 11 and sent to the AD converter 15 as a V _OA signal.

またパルス発生回路12はＶ_OA信号に同期した信号ADS
をCPU11へ送る。パルス発生回路12よりIE信号を受けたC
PU11はADS信号に同期してＶ_OA信号をADコンバータ15で
アナログ／デジタル変換して内部メモリに格納し、この
メモリ内のデータを演算処理することによりカメラの焦
点検出を行なって撮影レンズのデフォーカス量を求め
る。Further, the pulse generation circuit 12 outputs the signal ADS synchronized with the V _OA signal.
To CPU11. C receiving the IE signal from the pulse generator 12
The PU 11 performs analog / digital conversion of the V _OA signal in the AD converter 15 in synchronism with the ADS signal and stores it in the internal memory. The data in this memory is arithmetically processed to detect the focus of the camera and detect the defocusing of the photographing lens. Find the focus amount.

第３図は上記電荷結合素子13の構成を示す。 FIG. 3 shows the structure of the charge coupled device 13.

電荷結合素子13はフォトダイオードアレイ16の近傍に
被写体輝度を検出するモニター用受光手段としてのモニ
ター用フォトダイオード17を備えている。また電荷結合
素子13においてモニター回路はモニター用フォトダイオ
ード17と電界効果トランジスタ18,19、コンデンサ20及
びバッファ増幅器21で構成され、基準電圧発生に使うリ
ファレンス電圧回路は電界効果トランジスタ22、コンデ
ンサ23及びバッファ増幅器24で構成されている。さらに
画像信号出力回路は電界効果トランジスタ25、コンデン
サ26及びバッファ増幅器27で構成されている。The charge-coupled device 13 is provided with a monitor photodiode 17 near the photodiode array 16 as a monitor light receiving means for detecting subject brightness. In the charge-coupled device 13, the monitor circuit is composed of a monitoring photodiode 17, field effect transistors 18 and 19, a capacitor 20 and a buffer amplifier 21, and a reference voltage circuit used for generating a reference voltage is a field effect transistor 22, a capacitor 23 and a buffer. It is composed of an amplifier 24. Further, the image signal output circuit is composed of a field effect transistor 25, a capacitor 26 and a buffer amplifier 27.

この電荷結合素子13はリセットパルスφＲが入力され
ると、蓄積電極28の電荷がリセットされるとともに、電
界効果トランジスタ19,22がオンしてコンデンサ20,23が
電源電圧Ｖ_DDにより所定の電圧まで充電される。このコ
ンデンサ20,23の電圧はバッファ増幅器21,24を介してモ
ニター信号Ｖ_MO，リファレンス電圧Ｖ_refとして出力さ
れる。リセットパルスφＲが消滅すると、モニター用フ
ォトダイオード17に流れる光電流によりコンデンサ20の
電荷が放電されてモニター信号Ｖ_MOの電圧が低下する。
ここにモニタ用フォトダイオード17に流れる光電流は被
写体の輝度に対応して増減するからモニター信号Ｖ_MOの
電圧低下速度は被写体の輝度に対応した速度となる。フ
ォトダイオードアレイ16は被写体からの光を受光して光
電流が流れ、この光電流により蓄積電極28に電荷が蓄積
される。シフトパルスφＴが入力されると、シフトゲー
ト29かシフトパルスφＴによりオンして蓄積電極28の電
荷がアナログシフトレジスタ30に転送される。アナログ
シフトレジスタ30はその電圧を転送クロックφ1,φ２に
より逐次転送してコンデンサ26を放電させ、その電圧が
バッファ増幅器27を介して画像信号Ｖ_Oとして出力され
る。電界効果トランジスタ25は転送パルスφ１によりオ
ンしてコンデンサ26を所定の電圧まで充電させることに
よりリセットする。フォトダイオードアレイ16は出力端
に近い側の数ビット〜10数ビット分がアルミニウム電極
等で遮光されており、この遮光部による画像信号は画像
信号Ｖ_Oを増幅するときの暗黒レベルの基準信号として
使用される。When the reset pulse φR is input to the charge coupled device 13, the charge of the storage electrode 28 is reset, the field effect transistors 19 and 22 are turned on, and the capacitors 20 and 23 reach a predetermined voltage by the power supply voltage V _DD. Be charged. The voltages of the capacitors 20 and 23 are output as the monitor signal V _MO and the reference voltage V _ref via the buffer amplifiers 21 and 24. When the reset pulse φR disappears, the charge of the capacitor 20 is discharged by the photocurrent flowing through the monitoring photodiode 17, and the voltage of the monitor signal V _MO drops.
Here, the photocurrent flowing through the monitor photodiode 17 increases / decreases in accordance with the brightness of the subject, so that the rate of voltage decrease of the monitor signal V _MO corresponds to the brightness of the subject. The photodiode array 16 receives light from a subject and a photocurrent flows, and the photocurrent accumulates charges in the storage electrode 28. When the shift pulse φT is input, it is turned on by the shift gate 29 or the shift pulse φT, and the charge of the storage electrode 28 is transferred to the analog shift register 30. The analog shift register 30 sequentially transfers the voltage by transfer clocks φ1 and φ2 to discharge the capacitor 26, and the voltage is output as an image signal V _O via the buffer amplifier 27. The field effect transistor 25 is turned on by the transfer pulse φ1 and is reset by charging the capacitor 26 to a predetermined voltage. The photodiode array 16 is shielded from several bits to several tens of bits on the side close to the output end by an aluminum electrode or the like, and the image signal by this light shielding portion serves as a dark level reference signal when amplifying the image signal V _O. used.

第４図はパルス発生回路12の構成を示し、第６図はこ
の実施例のタイミングチャートを示す。FIG. 4 shows the configuration of the pulse generating circuit 12, and FIG. 6 shows a timing chart of this embodiment.

この実施例の電源投入時にCPU11から出力される信
号によりシフトレジスタSR1,SR2、フリップフロップFF
3,FF7がリセットされるとともにインバータINV10,NORゲ
ートG11を介してフリップフロップFF5がリセットされ、
又、フリップフロップFF4がセットされる。CPU11から送
られてくる▲▼/TO信号がＨからＬになると、この
信号はシフトレジスタSR1の入力端子SIRに印加されてク
ロックφをフリップフロップFF2及びカウンタCNTで1/16
に分周したクロックによりシフトレジスタSR1で順にシ
フトされる。NANDゲートG3には▲▼/TO信号がイン
バータINV1で反転されて入力されるとともにシフトレジ
スタSR1の第４ビット出力端子QDからの出力信号が入力
され、NANDゲートG3の出力信号がインバータINV3で反転
されてリセットパルスφＲとなり電荷結合素子13へ送ら
れる。NANDゲートG2にはシフトレジスタSR1の第３ビッ
ト出力端子QCからの信号が入力されるとともにシフトレ
ジスタSR1の第４ビット出力端子QDからの信号がインバ
ータINV2で反転されて入力され、NANDゲートG2の出力信
号はインバータINV4で反転されて▲▼信号とな
る。この▲▼信号は第６図に示すようにリセット
パルスφＲよりシフトレジスタSR1のクロックで２〜３
クロック分遅れて発生し、パルス終端がリセットパルス
φＲと一致したパルスである。NORゲートG1,G4で構成さ
れたＲ−ＳフリップフロップFF7はその▲▼信号
によりセットされ、NANDゲートG6,G8はNORゲートG1の出
力信号により開く。The shift registers SR1 and SR2, the flip-flop FF are output by the signal output from the CPU 11 when the power is turned on in this embodiment.
3, FF7 is reset and the flip-flop FF5 is reset via the inverter INV10, NOR gate G11,
Also, the flip-flop FF4 is set. When the ▲ ▼ / TO signal sent from the CPU 11 changes from H to L, this signal is applied to the input terminal SIR of the shift register SR1 and the clock φ is 1/16 by the flip-flop FF2 and the counter CNT.
It is sequentially shifted by the shift register SR1 by the clock divided by. The ▲ ▼ / TO signal is inverted by the inverter INV1 and input to the NAND gate G3, the output signal from the fourth bit output terminal QD of the shift register SR1 is input, and the output signal of the NAND gate G3 is inverted by the inverter INV3. The reset pulse φR is sent to the charge coupled device 13. The signal from the third bit output terminal QC of the shift register SR1 is input to the NAND gate G2, and the signal from the fourth bit output terminal QD of the shift register SR1 is inverted by the inverter INV2 and input to the NAND gate G2. The output signal is inverted by the inverter INV4 and becomes a ▲ ▼ signal. As shown in FIG. 6, this ▲ ▼ signal is 2 to 3 by the clock of the shift register SR1 from the reset pulse φR.
The pulse is generated with a delay by the clock, and the pulse end is the pulse that coincides with the reset pulse φR. The RS flip-flop FF7 composed of the NOR gates G1 and G4 is set by the signal ▲ ▼, and the NAND gates G6 and G8 are opened by the output signal of the NOR gate G1.

ここに▲▼信号がリセットパルスφＲより遅れ
て出力されるのはリセットパルスφＲで電荷結合素子13
がリセットされたときに電荷結合素子13より出力される
リファレンス電圧Ｖ_refやモニター信号Ｖ_MOはリセット
パルスφＲが電荷結合素子13に印加されても所定の値に
なるまでに時間遅れがあり、さらにこれらの信号が後述
する如く信号処理回路14を経てAGCE信号としてNANDゲー
トG8に達するまでに生ずる時間遅れより早くNANDゲート
G8を開いてしまうと、リセットパルスφＲでリセットさ
れる前のAGCE信号がNANDゲートG8より入力してしまって
直ちに積分終了信号が出力されてしまうので、リセット
パルスφＲが出力されてからNANDゲートG8の入力信号で
あるAGCE信号がきちんとリセット状態になるまでの時間
を経てからNANDゲートG8が開くようにするためである。The signal ▲ ▼ is output later than the reset pulse φR by the reset pulse φR.
When the reset pulse φR is applied to the charge-coupled device 13, the reference voltage V _ref and the monitor signal V _MO output from the charge-coupled device 13 when the charge-coupled device 13 is reset have a time delay until reaching a predetermined value. As will be described later, these signals pass through the signal processing circuit 14 and become an AGCE signal, which is earlier than the time delay that occurs before reaching the NAND gate G8.
If G8 is opened, the AGCE signal before being reset by the reset pulse φR will be input from the NAND gate G8 and the integration end signal will be output immediately. Therefore, after the reset pulse φR is output, the NAND gate G8 This is to allow the NAND gate G8 to open after the time until the AGCE signal, which is the input signal of, is properly reset.

NANDゲートG3の出力信号は▲▼信号としてフリッ
プフロップFF1をセットし、フリップフロップFF1の出力
信号であるIE信号をＨにする。CPU11から供給されるク
ロックφはＤフリップフロップFF2により1/2に分周さ
れ、シフトレジスタSR2とウンタCNTのクロック入力端子
CKに入力される。カウンタCNTの第３〜第６ビット出力
端子Q3〜Q6の出力信号はNORゲートG9に入力され、NORゲ
ートG9の出力信号は転送パルスφ１として電荷結合素子
13へ送られるとともにインバータINV7で反転されて反転
パルスφ２として電荷結合素子13へ送られる。またイン
バータINV7からのパルスφ２はADS信号としてCPU11へ送
られ、信号処理回路14からの出力信号（電荷結合素子13
からの画像信号Ｖ_OがADコンバータ15の入力電圧に適し
たレベルまで増幅された信号Ｖ_OA）をアナログ／デジタ
ル変換するときの同期信号として使用される。The output signal of the NAND gate G3 sets the flip-flop FF1 as a signal and sets the IE signal, which is the output signal of the flip-flop FF1, to H. The clock φ supplied from the CPU 11 is divided in half by the D flip-flop FF2, and the clock input terminal of the shift register SR2 and the counter CNT.
Input to CK. The output signals of the third to sixth bit output terminals Q3 to Q6 of the counter CNT are input to the NOR gate G9, and the output signal of the NOR gate G9 is the transfer pulse φ1 as a charge coupled device.
It is sent to 13 and inverted by the inverter INV7 and sent to the charge coupled device 13 as an inverted pulse φ2. Further, the pulse φ2 from the inverter INV7 is sent to the CPU 11 as an ADS signal, and the output signal from the signal processing circuit 14 (charge coupled device 13
Image signal V _O from is used the level amplified signal V _OA up) suitable input voltage of the AD converter 15 as a synchronizing signal when the analog / digital converter.

リセットパルスφＲが消滅した後、電荷結合素子13は
フォトダイオードアレイ16に被写体輝度に応じた電荷を
蓄積電極28に蓄えると同時にモニター用フォトダイオー
ド17によりモニター回路の出力電圧Ｖ_MOが低下し、後述
する如くこの電圧Ｖ_MOが第１の基準電圧を越えると、信
号処理回路14によりAGCE信号がＬからＨになる。このAG
CE信号はNORゲートG1の出力信号により開かれているNAN
DゲートG8を通るNORゲートG7とインバータINT5を介して
シフトレジスタSR2の入力端子SIRに印加される。シフト
レジスタSR2ではこの入力信号を第６図に示すように順
にシフトして第３ビットまでシフトすると、第３ビット
出力端子QCからの出力信号がＨからＬになる。この信号
はＲ−ＳフリップフロップFF7をリセットしてNANDゲー
トG6,G8を閉じさせる。よってシフトレジスタSR2は入力
端子SIRの入力信号がＬからＨとなり、この信号を順次
シフトする。シフトレジスタSR2の第１〜第３ビット出
力端子QA,QB,QCの出力信号はシフトレジスタSR2の入力
クロックの周期分ずつずれて幅が同入力クロックの３周
期分あるパルスとなる。After the reset pulse φR disappears, the charge-coupled device 13 causes the photodiode array 16 to store the charge in the storage electrode 28, and at the same time, the monitor photodiode 17 lowers the output voltage V _MO of the monitor circuit. As described above, when this voltage V _MO exceeds the first reference voltage, the signal processing circuit 14 changes the AGCE signal from L to H. This AG
CE signal is NAN opened by the output signal of NOR gate G1
It is applied to the input terminal SIR of the shift register SR2 via the NOR gate G7 passing through the D gate G8 and the inverter INT5. In the shift register SR2, this input signal is sequentially shifted as shown in FIG. 6 and shifted to the third bit, the output signal from the third bit output terminal QC changes from H to L. This signal resets the RS flip-flop FF7 and closes the NAND gates G6 and G8. Therefore, in the shift register SR2, the input signal of the input terminal SIR changes from L to H and sequentially shifts this signal. The output signals of the first to third bit output terminals QA, QB, QC of the shift register SR2 are shifted by the cycle of the input clock of the shift register SR2 and become a pulse whose width is three cycles of the same input clock.

シフトレジスタSR2の出力端子QBの出力信号はインバ
ータINV6で反転されてシフトパルスφＴとして電荷結合
素子13に送られ、電荷結合素子13はそのシフトパルスφ
Ｔによりシフトゲート29が開いて蓄積電極28の電荷がア
ナログシフトレジスタ30に転送される。シフトレジスタ
SR2の出力端子QAの出力信号はインバータINV8で反転さ
れてカウンタCNTのリセット端子Ｒに印加され、カウン
タCNTがリセットされる。ここにカウンタCNTはシフトパ
ルスφＴが出力されるよりシフトレジスタSR2の入力ク
ロックの１周期分だけ早くリセットされるから、電荷結
合素子13への転送パルスφ１はシフトパルスφＴが出力
されるより前にＨになる。転送パルスφ1,φ２によるア
ナログシフトレジスタの電荷転送中にシフトパルスφＴ
が電荷結合素子13に送られてもそれより前に必ず転送パ
ルスφ１がＨとなり、シフトパルスφＴによる蓄積電極
からアナログシフトレジスタへの電荷転送中はアナログ
シフトレジスタの転送パルスφ1,φ２電荷転送が必ず止
まっていて各ビットの電荷が混ってしまうことはない。The output signal of the output terminal QB of the shift register SR2 is inverted by the inverter INV6 and sent to the charge coupled device 13 as the shift pulse φT, and the charge coupled device 13 outputs the shift pulse φ.
The shift gate 29 is opened by T and the charge of the storage electrode 28 is transferred to the analog shift register 30. Shift register
The output signal of the output terminal QA of SR2 is inverted by the inverter INV8 and applied to the reset terminal R of the counter CNT to reset the counter CNT. Since the counter CNT is reset earlier by one cycle of the input clock of the shift register SR2 than the shift pulse φT is output, the transfer pulse φ1 to the charge coupled device 13 is output before the shift pulse φT is output. Become H. Shift pulse φT during charge transfer of analog shift register by transfer pulses φ1 and φ2
Is transferred to the charge coupled device 13, the transfer pulse φ1 always becomes H before the transfer pulse φT is transferred to the analog shift register by the shift pulse φT. It always stops and the charges of each bit do not mix.

シフトレジスタSR2の入力端子SIR,出力端子QA,QBの信
号はNORゲートG5に入力され、NORゲートG5の出力信号は
第６図に示すようにシフトパルスφＴとほぼ同一タイミ
ングでやや幅の広いパルスとなり、AGC.S/H信号として
信号処理回路14に送られて電荷結合素子13の積分終了時
のモニター回路出力電圧を記憶するためのサンプルホー
ルドパルスとなる。The signals from the input terminal SIR and the output terminals QA and QB of the shift register SR2 are input to the NOR gate G5, and the output signal of the NOR gate G5 is a pulse with a slightly wider pulse at almost the same timing as the shift pulse φT as shown in FIG. Then, it is sent to the signal processing circuit 14 as the AGC.S / H signal and becomes a sample hold pulse for storing the monitor circuit output voltage at the end of integration of the charge coupled device 13.

シフトレジスタSR2の出力端子QBからの出力信号は前
述のようにインバータINV6を介してシフトパルスφＴと
して出力される外にＲ−ＳフリップフロップFF1のリセ
ット端子Ｒに印加されてＲ−ＳフリップフロップFF1を
リセットしIE信号をＨからＬにする。CPU11はIE信号が
ＨからＬになったことから電荷結合素子13の積分が完了
したことを知り、信号処理回路14から送られてくる画像
信号（電荷結合素子13からの画像信号Ｖ_Oを増幅した信
号）Ｖ_OAをアナログ／デジタル変換するべく準備を始め
る。CPU11は転送パルスφ２と同じタイミングで送られ
てくるADS信号がＨからＬになったときCPU11内のADコン
バータ15に入力電圧である画像信号Ｖ_OAをアナログ／デ
ジタル変換するよう指示する。The output signal from the output terminal QB of the shift register SR2 is output as the shift pulse φT via the inverter INV6 as described above, and is applied to the reset terminal R of the RS flip-flop FF1 to output the RS flip-flop FF1. To reset the IE signal from H to L. The CPU 11 knows that the integration of the charge-coupled device 13 is completed because the IE signal has changed from H to L, and the image signal sent from the signal processing circuit 14 (the image signal V _O from the charge-coupled device 13 is amplified). Signal) V _OA to prepare for analog / digital conversion. When the ADS signal sent at the same timing as the transfer pulse φ2 changes from H to L, the CPU 11 instructs the AD converter 15 in the CPU 11 to perform analog / digital conversion of the image signal V _OA which is the input voltage.

CPU11が▲▼/TO信号をＨからＬにした後所定の時
間（第１の基準時間とする）経ってもIE信号がＨからＬ
にならない場合、すなわち被写体の輝度が暗くてモニタ
ー回路の出力電圧Ｖ_MOの低下速度が遅くて第１の基準時
間が経過してもモニター回路の出力電圧Ｖ_MOが第１の基
準電圧を越えない場合にはCPU11は▲▼/TO信号をＬ
からＨにする。この▲▼/TO信号はNANDゲートG6に
印加され、NANDゲートG6はＲ−ＳフリップフロップFF7
の出力信号により開いている。このため▲▼/TO信
号がＬからＨになると、前述したAGCE信号がNANDゲート
G8に印加されたときと同様の作動によりシフトパルスφ
Ｔ及びAGC・S/Hパルス等が作られ電荷結合素子13の積分
が終了する。Even if the CPU 11 changes the ▲ ▼ / TO signal from H to L and the IE signal goes from H to L for a predetermined time (first reference time).
When not, that is, the output voltage V _MO of the first monitor circuit even after the reference time slow rate of decrease in the output voltage V _MO of the monitor circuit dark luminance of the object does not exceed the first reference voltage In this case, CPU11 sets ▲ ▼ / TO signal to L
To H. This ▲ ▼ / TO signal is applied to the NAND gate G6, and the NAND gate G6 receives the RS flip-flop FF7.
It is opened by the output signal of. Therefore, when the ▲ ▼ / TO signal changes from L to H, the above-mentioned AGCE signal becomes the NAND gate.
The same operation as when applied to G8 shift pulse φ
T and AGC.S / H pulses are generated and the integration of the charge coupled device 13 is completed.

尚CPU11は第１の基準時間経過前にIE信号がＨからＬ
になった場合には画像信号Ｖ_OAを全ビットアナログ／デ
ジタル変換するまでは第１の基準時間が経過しても▲
▼/TO信号をＬのまま保持し、画像信号Ｖ_OAの全ビッ
トアナログ／デジタル変換終了後に▲▼/TO信号を
Ｈにする。このときは既にＲ−ＳフリップフロップFF7
の出力信号がＬになってNANDゲートG6が閉じており、シ
フトレジスタSR2の入力端子SIRに信号が伝えられること
はない。Note that the CPU 11 causes the IE signal to change from H to L before the first reference time has elapsed.
In this case, even if the first reference time elapses until the image signal V _OA is converted into all bits analog / digital,
The ▼ / TO signal is held as L, and the ▲ ▼ / TO signal is set to H after the completion of all-bit analog / digital conversion of the image signal V _OA . At this time, the RS flip-flop FF7 has already been
, The NAND gate G6 is closed and the signal is not transmitted to the input terminal SIR of the shift register SR2.

CPU11は上記第１の基準時間よりも短い第２の基準時
間が経過してもIE信号がＨからＬにならないときにはLL
端子をＨにする。このときパルス発生回路12のLL端子は
NANDゲートG3からのパルス▲▼（リセットパルスφ
Ｒが反転したパルス）によりＤフリップフロップFF3が
セットされていてその非反転出力信号及び反転出力信号
によりアナログスイッチ（トランスファゲート）AS50が
開いてアナログスイッチAS51が閉じていることにより、
既に入力端子として機能している。LL端子がＨになる
と、ＤフリップフロップFF4とNANDゲートG10によりLL端
子の信号の立上り部分だけが短いパルス信号に作られ
る。このパルスによりＤフリップフロップFF3がリセッ
トされてアナログスイッチAS50が閉じ、アナログスイッ
チAS51が開くことによりパルス発生回路12のLL端子が入
力端子から出力端子になる。またNANDゲートG10の出力
パルスはインバータINV9を介してＤフリップフロップFF
5のクロック入力端子CKに印加される。このときＤフリ
ップフロップFF5のデータ端子Ｄには信号処理回路14か
らLLC信号としてＨが入力されていればＤフリップフロ
ップFF5の非反転出力信号がＨとなり、この信号が抵抗R
50を介してトランジスタQ50のベースに印加されてトラ
ンジスタQ50がオンする。トランジスタQ50のコレクタに
は補助光源が接続されており、トランジスタQ50がオン
することにより補助光源が点灯して被写体を照明する。
ＤフリップフロップFF5の反転出力信号はアナログスイ
ッチAS51を介してCPU11に送られる。CPU11はＤフリップ
フロップFF5の反転出力信号（LL端子電圧）により補助
光源が点灯したかどうかを知る。補助光源が点灯した場
合にはCPU11は第１の基準時間より長い第３の基準時間
を設定する。補助光源が点灯し第３の基準時間が経過し
てもパルス発生回路12からのIE信号がＬレベルにならな
いときにはCPU11は▲▼/TO信号をＬからＨにして電
荷結合素子13の積分を終了させる。またCPU11からの▲
▼/TO信号はＤフリップフロップFF5の出力信号によ
り開けられているNANDゲートG12を通ってＲ−Ｓフリッ
プフロップFF6のセット端子Ｓに印加され、Ｒ−Ｓフリ
ップフロップFF6がセットされてその反転出力信号がＬ
になりOFFSET信号として信号処理回路14に送られる。そ
してNANDゲートG3から出力されるパルス▲▼がイン
バータINV11,NORゲートG11を介してＤフリップフロップ
FF5のリセット端子Ｒに印加され、ＤフリップフロップF
F5がリセットされる。When the IE signal does not change from H to L even after the second reference time shorter than the first reference time has elapsed, the CPU 11 determines LL.
Set the terminal to H. At this time, the LL terminal of the pulse generator 12
Pulse from NAND gate G3 ▲ ▼ (Reset pulse φ
The D flip-flop FF3 is set by the pulse in which R is inverted, and the analog switch (transfer gate) AS50 is opened and the analog switch AS51 is closed by the non-inverted output signal and the inverted output signal thereof.
It is already functioning as an input terminal. When the LL terminal becomes H, only the rising portion of the signal at the LL terminal is made into a short pulse signal by the D flip-flop FF4 and the NAND gate G10. The D flip-flop FF3 is reset by this pulse, the analog switch AS50 is closed, and the analog switch AS51 is opened, so that the LL terminal of the pulse generation circuit 12 changes from the input terminal to the output terminal. Further, the output pulse of the NAND gate G10 passes through the inverter INV9 and the D flip-flop FF.
5 is applied to the clock input terminal CK. At this time, if H is input as the LLC signal from the signal processing circuit 14 to the data terminal D of the D flip-flop FF5, the non-inverted output signal of the D flip-flop FF5 becomes H, and this signal becomes the resistance R.
It is applied to the base of the transistor Q50 via 50 to turn on the transistor Q50. An auxiliary light source is connected to the collector of the transistor Q50, and when the transistor Q50 is turned on, the auxiliary light source is turned on to illuminate the subject.
The inverted output signal of the D flip-flop FF5 is sent to the CPU 11 via the analog switch AS51. The CPU 11 knows whether or not the auxiliary light source is turned on by the inverted output signal (LL terminal voltage) of the D flip-flop FF5. When the auxiliary light source is turned on, the CPU 11 sets a third reference time which is longer than the first reference time. When the auxiliary light source is turned on and the IE signal from the pulse generation circuit 12 does not become L level even after the lapse of the third reference time, the CPU 11 changes the ▲ ▼ / TO signal from L to H and completes the integration of the charge coupled device 13. Let Also from ▲
The / TO signal is applied to the set terminal S of the RS flip-flop FF6 through the NAND gate G12 opened by the output signal of the D flip-flop FF5, and the RS flip-flop FF6 is set and its inverted output. Signal is L
And is sent to the signal processing circuit 14 as an OFFSET signal. Then, the pulse ▲ ▼ output from the NAND gate G3 passes through the inverter INV11 and the NOR gate G11, and the D flip-flop.
It is applied to the reset terminal R of FF5 and the D flip-flop F
F5 is reset.

第５図は信号処理回路14の構成を示す。 FIG. 5 shows the configuration of the signal processing circuit 14.

信号処理回路14は焦点検出装置の画像信号増幅回路を
構成しており電荷結合素子13から送られてきた画像信号
Ｖ_Oとリファレンス電圧Ｖ_refはそれぞれバッファ増幅器
B2,B1に入力される。バッファ増幅器B2,B1の出力信号は
抵抗R1〜R4と演算増幅器A1で構成されている差動増幅器
によりその差の演算が行なわれる。この差動増幅器には
電源電圧（＋Ｖ）とアース電位（GND）の中間電位Ｖ_Dの
オフセット電圧が与えられている。このため演算増幅器
A1の出力電圧Ｖ_OA1はR3＝R1,R4＝R2とすると、 となる。演算増幅器A1の出力信号は演算増幅器A2の非反
転入力端子に印加される一方、アナログスイッチAS1,抵
抗R5,コンデンサC1及びバッファ増幅器B3で構成されて
いるサンプルホールド回路にも印加される。アナログ／
スイッチAS1はCPU11から送られてくるサンプルホールド
信号S/HがインバータINV21,INV22を介して印加されてオ
ン／オフされる。CPU11からの画像信号のうちフォトダ
イオードアレイ16のアルミニウム電極等で遮光された部
分のデータ（暗黒時のデータ）が送られているときにア
ナログスイッチAS1がオンとなり、暗黒時のデータがコ
ンデンサC1にホールドされてバッファ増幅器B3の出力電
圧となる。抵抗R6にはバッファ増幅器B3の出力電圧Ｖ
_OB3と演算増幅器A1の出力信号Ｖ_OA1の差の電圧が加わ
り、抵抗R6に流れる電流をi1とすると、 となる。トランジスタQ2のコレクタにはほぼi1と等しい
電流が流れるからトランジスタQ2のベース・エミッタ間
の電圧Ｖ_BEQ2は一般に次式で表わされる。The signal processing circuit 14 constitutes an image signal amplification circuit of the focus detection device, and the image signal V _O and the reference voltage V _ref sent from the charge coupled device 13 are respectively buffer amplifiers.
It is input to B2 and B1. The difference between the output signals of the buffer amplifiers B2 and B1 is calculated by the differential amplifier composed of the resistors R1 to R4 and the operational amplifier A1. An offset voltage of an intermediate potential V _D between the power supply voltage (+ V) and the ground potential (GND) is applied to this differential amplifier. Therefore, the operational amplifier
If the output voltage V _{OA1 of} A1 is R3 = R1, R4 = R2, Becomes The output signal of the operational amplifier A1 is applied to the non-inverting input terminal of the operational amplifier A2, and is also applied to the sample-hold circuit composed of the analog switch AS1, the resistor R5, the capacitor C1 and the buffer amplifier B3. analog/
The sample hold signal S / H sent from the CPU 11 is applied to the switch AS1 via the inverters INV21 and INV22 to be turned on / off. The analog switch AS1 is turned on when the data of the image signal from the CPU 11 that is shielded by the aluminum electrodes of the photodiode array 16 (data in the dark) is sent, and the data in the dark is stored in the capacitor C1. It is held and becomes the output voltage of the buffer amplifier B3. The output voltage V of the buffer amplifier B3 is applied to the resistor R6.
_When a voltage that is the difference between the output signal V _OA1 of _OB3 and the operational amplifier A1 is applied and the current flowing through the resistor R6 is i1, Becomes Since a current substantially equal to i1 flows through the collector of the transistor Q2, the base-emitter voltage V _BEQ2 of the transistor Q2 is generally expressed by the following equation.

k:ボルツマン定数 q:電子の電荷 T:絶対温度 Ｉ_S：逆方向飽和電流 バッファ増幅器B1の出力端子に接続された抵抗R12,R1
3,R14にはトランジスタQ10〜Q16及び可変抵抗VR1によっ
て構成された定電流回路で一定の電流が流され、各抵抗
R12,R13,R14毎に電圧降下が発生する。抵抗R12により発
生した電圧を基準電圧Vr1、抵抗R14により発生した電圧
を第２の基準電圧Vr2、抵抗R13により発生した電圧を第
３の基準電圧Vr3とする。第１の基準電圧は演算増幅器A
3の非反転入力端子に印加されている。抵抗R7に流れる
電流をi2とすると、 となる。トランジスタQ4のコレクタにはほぼi2と等しい
電流が流れるからトランジスタQ4のベース・エミッタ間
の電圧Ｖ_BEQ4は（３）式と同様に となる。電荷結合素子13から送られたモニター回路出力
電圧Ｖ_MOはバッファ増幅器B6、抵抗R11を介してアナロ
グスイッチAS2,抵抗R8,コンデンサC2,演算増幅器A4で構
成されるサンプルホールド回路に入力される。このサン
プルホールド回路は後述する第１のリミッタ回路及び第
２のリミッタ回路とともに自動利得制御手段を構成す
る。アナログスイッチAS2のコントロールゲートにはパ
ルス発生回路12から出力されたAGC・S/H信号がインバー
タINV23を介して送られてくる。AGC・S/H信号はほぼシ
フトパルスφＴと同じタイミングで出力されるから上記
サンプルホールド回路では電荷結合素子13の積分完了直
後のモニター回路出力電圧がサンプルホールドされる。
このサンプルホールドされた電圧とリファレンス電圧と
の差をＶ_AGCとすると、抵抗R9に流れる電流i3は となる。トランジスタQ6,Q7,Q8のコレクタ電流はi3とほ
ぼ等しい電流が流れるからトランジスタQ8のベース・エ
ミッタ間の電圧Ｖ_BEQ8は（３）式と同様に となる。（３）（５）（７）式よりトランジスタQ9のベ
ース・エミッタ間電圧Ｖ_BEQ9は となる。次に抵抗R10の両端の電圧をＶ_R10とすると、抵
抗R10に流れる電流i4は となる。トランジスタＱ₉のベース・エミッタ間の電圧
Ｖ_BEQ9は（３）式と同様に となり、（10）式よりi4を求めると、 となる。（11）式に（８）式を代入すると、 となる。よってＶ_R10は となり、（13）式に（２）（４）（６）式を代入すると となる。ここで（Ｖ_OB3−Ｖ_OA1）をＶ_IN、R9/R7＝Ｋと
すると、 となる。Ｖ_R10/V_INはこの増幅部（電荷結合素子13から
入力された画像信号を増幅してトランジスタQ9のコレク
タから出力する部分）の増幅度であるから、これをＧと
すると、 となる。したがって、増幅度Ｇは、電荷結合素子13の積
分終了直後のモニター回路出力電圧Ｖ_AGCに反比例して
制御されることにより、増幅後の画像信号Ｖ_OAの平均レ
ベルが毎回一定になるように制御される。 k: Boltzmann's constant q: charge of electron T: absolute temperature I _S: reverse saturation current buffer amplifier resistor R12, connected to the output terminal of B1 R1
3, R14 is a constant current circuit composed of transistors Q10 to Q16 and variable resistor VR1 and a constant current is applied to each resistor.
A voltage drop occurs for each of R12, R13 and R14. The voltage generated by the resistor R12 is a reference voltage Vr1, the voltage generated by the resistor R14 is a second reference voltage Vr2, and the voltage generated by the resistor R13 is a third reference voltage Vr3. The first reference voltage is the operational amplifier A
Applied to the non-inverting input terminal of 3. If the current flowing through the resistor R7 is i2, Becomes Since a current substantially equal to i2 flows through the collector of the transistor Q4, the base-emitter voltage V _BEQ4 of the transistor Q4 is the same as that of the equation (3). Becomes The monitor circuit output voltage V _MO sent from the charge coupled device 13 is input to the sample hold circuit composed of the analog switch AS2, the resistor R8, the capacitor C2, and the operational amplifier A4 via the buffer amplifier B6 and the resistor R11. This sample hold circuit constitutes an automatic gain control means together with a first limiter circuit and a second limiter circuit which will be described later. The AGC / S / H signal output from the pulse generation circuit 12 is sent to the control gate of the analog switch AS2 via the inverter INV23. Since the AGC S / H signal is output at substantially the same timing as the shift pulse φT, the sample-hold circuit samples and holds the monitor circuit output voltage immediately after the completion of integration of the charge-coupled device 13.
If the difference between the sampled and held voltage and the reference voltage is V _AGC , the current i3 flowing through the resistor R9 is Becomes The collector currents of the transistors Q6, Q7, Q8 are almost equal to i3, so the base-emitter voltage V _BEQ8 of the transistor Q8 is the same as that of the equation (3). Becomes From the formulas (3), (5) and (7), the base-emitter voltage V _BEQ9 of the transistor Q9 is Becomes Now the voltage across the resistor R10 and V _R10, current i4 flowing through the resistor R10 Becomes The voltage V _BEQ9 between the base and the emitter of the transistor Q ₉ is the same as the formula (3). Then, when i4 is calculated from equation (10), Becomes Substituting equation (8) into equation (11), Becomes Therefore, V _R10 is Then, substituting equations (2), (4), and (6) into equation (13), Becomes If (V _OB3 −V _OA1 ) is V _IN and R9 / R7 = K, Becomes Since V _R10 / V _IN is the amplification degree of this amplification section (the section that amplifies the image signal input from the charge-coupled device 13 and outputs it from the collector of the transistor Q9), if this is G, then Becomes Therefore, the amplification degree G is controlled in inverse proportion to the monitor circuit output voltage V _AGC immediately after the integration of the charge-coupled device 13, so that the average level of the amplified image signal V _OA is controlled to be constant every time. To be done.

第２の基準電圧Vr2は演算増幅器A5の非反転入力端子
に印加される。演算増幅器A5はダイオードD1とともに第
１のリミッタ回路を構成している。演算増幅器A5の反転
入力端子には電荷結合素子13からのモニター回路出力電
圧Ｖ_MOがバッファ増幅器B6と抵抗R11を介して印加され
ている。モニター回路出力電圧が第２の基準電圧より低
下したときは第１のリミッタ回路により第２の基準電圧
Vr2に等しい電圧がサンプルホールド回路のアナログス
イッチAS2に入力される。The second reference voltage Vr2 is applied to the non-inverting input terminal of the operational amplifier A5. The operational amplifier A5 constitutes a first limiter circuit together with the diode D1. The monitor circuit output voltage V _MO from the charge coupled device 13 is applied to the inverting input terminal of the operational amplifier A5 via the buffer amplifier B6 and the resistor R11. When the monitor circuit output voltage is lower than the second reference voltage, the first limiter circuit outputs the second reference voltage.
A voltage equal to Vr2 is input to the analog switch AS2 of the sample hold circuit.

第１の基準電圧Vr1は演算増幅器A6の非反転入力端子
に印加され、演算増幅器A6はダイオードD2とともに第２
のリミッタ回路を構成している。演算増幅器A6の反転入
力端子には電荷結合素子13からのモニター回路出力電圧
Ｖ_MOがバッファ増幅器B6と抵抗R11を介して印加されて
いる。モニター回路出力電圧が第１の基準電圧を越える
と、第２のリミッタ回路により第１の基準電圧Vr1に等
しい電圧がサンプルホールド回路のアナログスイッチAS
2に入力される。したがってこのサンプルホールド回路
の出力は第２の基準電圧と第１の基準電圧との間の電圧
がホールドされたものとなる。The first reference voltage Vr1 is applied to the non-inverting input terminal of the operational amplifier A6, and the operational amplifier A6, together with the diode D2, receives the second reference voltage Vr1.
Constitutes a limiter circuit. The monitor circuit output voltage V _MO from the charge coupled device 13 is applied to the inverting input terminal of the operational amplifier A6 via the buffer amplifier B6 and the resistor R11. When the monitor circuit output voltage exceeds the first reference voltage, the second limiter circuit outputs a voltage equal to the first reference voltage Vr1 to the analog switch AS of the sample hold circuit.
Entered in 2. Therefore, the output of this sample hold circuit is the voltage between the second reference voltage and the first reference voltage held.

演算増幅器A6の出力端子とダイオードD2との接続点の
電圧はモニター回路出力電圧が第１の基準電圧以内のと
きにはほぼ0V付近にあり、パルス発生回路12へのAGCE信
号をＬにする。モニター回路出力電圧がリセットパルス
φＲの消滅と同時に低下を始めて第１の基準電圧を越え
ると、上記接続点の電圧はほぼリファレンス電圧Ｖ_ref
から第１の基準電圧Vr1を引いた電圧となり、AGCE信号
がＨになる。この信号がパルス発生回路12に送られて前
述したようにシフトパルスφＴ等を発生させ電荷結合素
子13の積分を完了させる。抵抗R17,R18及びツェナーダ
イオードZD2は演算増幅器A6の出力電圧とパルス発生回
路12の入力レベルを合わせるためのものである。The voltage at the connection point between the output terminal of the operational amplifier A6 and the diode D2 is around 0 V when the monitor circuit output voltage is within the first reference voltage, and the AGCE signal to the pulse generation circuit 12 is set to L. When the output voltage of the monitor circuit starts decreasing at the same time as the reset pulse φR disappears and exceeds the first reference voltage, the voltage at the connection point is almost the reference voltage V _ref.
Becomes the voltage obtained by subtracting the first reference voltage Vr1, and the AGCE signal becomes H. This signal is sent to the pulse generation circuit 12 to generate the shift pulse φT or the like as described above, and complete the integration of the charge coupled device 13. The resistors R17, R18 and the Zener diode ZD2 are for adjusting the output voltage of the operational amplifier A6 and the input level of the pulse generating circuit 12.

第３の基準電圧はコンパレータA7の反転入力端子に印
加され、コンパレータA7の非反転入力端子には電荷結合
素子13からのモニター回路出力電圧Ｖ_MOがバッファ増幅
器B6を介して印加される。コンパレータA7は、第２の基
準時間Ｔ₂が経過して電荷結合素子13のモニター回路出
力電圧が第３の基準電圧より小さいことを検出すること
により上記自動利得制御手段が能力の限界を越えたこと
を検出する検出手段を構成する。モニター回路出力電圧
が第３の基準電圧を越えると、コンパレータA7の出力信
号がＬとなり、この信号はLLC信号としてパルス発生回
路12に送られる。パルス発生回路12では前述したように
CPU11からLL端子への信号でLLC信号の状態を調べて補助
光源の点灯，不点灯を行う。抵抗R15,R16及びツェナー
ダイオードZD1はコンパレータA7の出力電圧をパルス発
生回路12のレベルに合せるためのものである。The third reference voltage is applied to the inverting input terminal of the comparator A7, and the monitor circuit output voltage V _MO from the charge coupled device 13 is applied to the non-inverting input terminal of the comparator A7 via the buffer amplifier B6. Comparator A7, the monitor circuit output voltage of the second reference time T ₂ has elapsed charge-coupled device 13 is the automatic gain control means exceeds the limit of the capacity by detecting less than the third reference voltage A detection means for detecting that is configured. When the monitor circuit output voltage exceeds the third reference voltage, the output signal of the comparator A7 becomes L, and this signal is sent to the pulse generation circuit 12 as the LLC signal. In the pulse generation circuit 12, as described above
The state of the LLC signal is checked by the signal from the CPU11 to the LL terminal, and the auxiliary light source is turned on and off. The resistors R15 and R16 and the Zener diode ZD1 are for adjusting the output voltage of the comparator A7 to the level of the pulse generating circuit 12.

第1,第2,第３の基準電圧Vr1,Vr2,Vr3の大小関係はVr1
＞Vr2＞Vr3となるように設定される。第２の基準電圧は
実質的には（15）式のＶ_AGCの最低値を制限するもので
あり、この実施例ではVr1を3V、Vr2を375mVに設定し、
最大で８倍の増幅率を持たせるようにしており、モニタ
ー回路出力電圧がVr1とVr2との間にある間は上記自動利
得制御手段が働いて上記増幅部の増幅度を制御する。ま
た、第2,第３の基準電圧と第１の基準時間T1,第２の基
準時間T2との関係を とすることにより、モニター回路出力電圧と、Vr2との
大小関係をφＴが出力される前、つまり、第２の基準時
間になった時に知ることができる。そこでT2/T1＝0.1と
すると、Vr3は37.5mVとなる。The magnitude relation between the first, second and third reference voltages Vr1, Vr2, Vr3 is Vr1.
>Vr2> Vr3 is set. The second reference voltage substantially limits the minimum value of V _AGC in equation (15). In this embodiment, Vr1 is set to 3 V and Vr2 is set to 375 mV.
The maximum amplification factor is 8 times. While the monitor circuit output voltage is between Vr1 and Vr2, the automatic gain control means operates to control the amplification degree of the amplification section. In addition, the relationship between the second and third reference voltages and the first reference time T1 and the second reference time T2 By doing so, the magnitude relationship between the monitor circuit output voltage and Vr2 can be known before φT is output, that is, when the second reference time is reached. Therefore, if T2 / T1 = 0.1, Vr3 becomes 37.5mV.

抵抗R19、トランジスタQ17,Q18からなるバイアス電流
回路により抵抗R20には一定電流が流れ、この抵抗R20及
びバイアス電流回路はオフセット発生手段を構成する。
抵抗R20の両端には一定電圧Ｖ_R20が発生し、オフセット
電圧として中間電圧Ｖ_bに加算された電圧がバッファ増
幅器B5を介して抵抗R10の一端に印加される。CPU11のAD
コンバータ15はアース電位（GND）から中間電位Ｖ_bまで
を８ビットで256に分割する。A constant current flows through the resistor R20 by the bias current circuit composed of the resistor R19 and the transistors Q17 and Q18, and the resistor R20 and the bias current circuit form an offset generating means.
A constant voltage V _R20 is generated across the resistor R20, and the voltage added to the intermediate voltage V _b as an offset voltage is applied to one end of the resistor R10 via the buffer amplifier B5. CPU11 AD
The converter 15 divides the ground potential (GND) to the intermediate potential V _b into 256 with 8 bits.

通常の被写体では明るい部と暗い部分とがあり、その
うち暗い部分が完全な暗黒にならない。このため電荷結
合素子13からの画像信号をみると、フォトダイオードア
レイのアルミニウムで覆われた部分による信号に比べ被
写体の暗い部分による信号がかなり高くなっているのが
普通である。そこで被写体の暗い部分に相当する画像信
号のレベルをADコンバータ15の入力レンジの下限に合せ
るようにADコンバータ15への画像信号Ｖ_OAにオフセット
電圧を付けることにより増幅部の増幅率を大きくしてAD
コンバータ15のレンジを有効に使うことができる。Ｖ
_R20はそのオフセット電圧として使用している。A normal subject has a bright part and a dark part, of which the dark part is not completely dark. Therefore, when looking at the image signal from the charge-coupled device 13, it is usual that the signal due to the dark part of the subject is considerably higher than the signal due to the part of the photodiode array covered with aluminum. Therefore, by adding an offset voltage to the image signal V _OA to the AD converter 15 so that the level of the image signal corresponding to the dark part of the subject matches the lower limit of the input range of the AD converter 15, the amplification factor of the amplification section is increased. AD
The range of the converter 15 can be effectively used. V
_R20 is used as the offset voltage.

アナログスイッチからなるオフセット低減手段AS3は
パルス発生回路12からのOFFSET信号がインバータINV24
を介して印加され、OFFSET信号がＬのときにオンとなっ
て抵抗R20の両端を短絡しオフセット電圧を0Vにする。O
FFSET信号は補助光源が点灯ししかも前述の第３の基準
時間が経過したときにＬとしてパルス発生回路12より出
力される。このような条件でOFFSET信号がＬになったと
きは電荷結合素子13からの画像信号が極めて小さく、オ
フセット電圧を印加したままであればこの実施例の増幅
部の増幅率が最大になっても出力信号Ｖ_OAは十分な振幅
及びレベルが得られないためその大部分が前述したオフ
セット電圧の中に入ってしまい、ADコンバータ15が満足
する入力信号が得られない。そこでこのような場合は、
信号処理回路14の増幅部において上述のように画像信号
の増幅した後のレベルが一定になるように画像信号の増
幅度を制御する自動利得制御部が能力の限界を超えたも
のとみなして検出したことになり、オフセット電圧を0V
としてオフセット電圧にかくれていた部分をADコンバー
タ15へ入力する。これによりより低輝度の被写体まで合
焦可能となる。The offset reducing means AS3 consisting of an analog switch receives the OFFSET signal from the pulse generating circuit 12 from the inverter INV24.
When the OFFSET signal is L, it is turned on to short-circuit both ends of the resistor R20 and set the offset voltage to 0V. O
The FFSET signal is output from the pulse generation circuit 12 as L when the auxiliary light source is turned on and the third reference time has elapsed. When the OFFSET signal becomes L under such a condition, the image signal from the charge coupled device 13 is extremely small, and if the offset voltage is still applied, even if the amplification rate of the amplification section of this embodiment becomes maximum. Since the output signal V _OA does not have sufficient amplitude and level, most of it goes into the above-mentioned offset voltage, and the input signal that the AD converter 15 satisfies cannot be obtained. So in this case,
In the amplification section of the signal processing circuit 14, the automatic gain control section that controls the amplification degree of the image signal so that the level after amplification of the image signal becomes constant as described above is detected as if the automatic gain control section exceeds the capacity limit. The offset voltage is 0V
Then, the portion exposed to the offset voltage is input to the AD converter 15. As a result, it becomes possible to focus on a subject having a lower brightness.

第７図はCPU11の処理フローの一部を示す。 FIG. 7 shows a part of the processing flow of the CPU 11.

CPU11は電源がオンすると、ステップS1で信号をＬ
にしてパルス発生回路12をリセットし、ステップS2で▲
▼/TO信号をＬにしてパルス発生回路12にリセット
パルスφＲの発生等を行なわせる。次にCPU11はステッ
プS3でそのLL端子を出力端子に設定してステップS4でLL
端子をＬにし、ステップS5で▲▼/TOがＬになって
から10ms（第２の基準時間）が経過したか否かを調べ
る。第２の基準時間が経過していない場合にはステップ
S6に進んでIE信号を調べ、IE信号がＬならばステップS7
に進むが、IE信号がＨならばステップS5に戻る。When the power of the CPU 11 is turned on, the signal is set to L at step S1.
To reset the pulse generator circuit 12, and in step S2
The / TO signal is set to L to cause the pulse generation circuit 12 to generate the reset pulse φR. Next, the CPU 11 sets the LL terminal as an output terminal in step S3 and sets LL in step S4.
The terminal is set to L, and it is checked in step S5 whether or not 10 ms (second reference time) has passed since ▲ ▼ / TO became L. Step if the second reference time has not elapsed
Proceed to S6 to check the IE signal, and if the IE signal is L, step S7
If the IE signal is H, the process returns to step S5.

ステップS5で第２の基準時間が経過した場合にはステ
ップS8に進んでLL端子をＨにしてパルス発生回路12にそ
のLL端子の出力端子設定等を行なわせ、ステップS9でLL
端子を入力端子に設定してステップS10でIE信号を調べ
る。このIE信号がＬならばステップS7に進むが、IE信号
がＨならばステップS11でLL端子を調べる。被写体が高
輝度でLL端子がＨの場合はステップS12で▲▼/TO信
号がＬになってから100ms（第１の基準時間）が経過し
たか否かを調べ、第１の基準時間が経過していなければ
ステップS10に戻る。第１の基準時間が経過すればステ
ップS13で▲▼/TO信号をＨにしてパルス発生回路12
にシフトパルスφＴの発生等を行なわせ、ステップS10
に戻る。またステップS11で被写体が低輝度であってLL
端子がＬの場合はステップS14で▲▼/TOがＬになっ
てから200ms（第３の基準時間）が経過したか否かを調
べ、第３の基準時間が経過していなければステップS10
に戻る。第３の基準時間が経過すればステップS13で▲
▼/TO信号をＨにしてパルス発生器12にシフトパル
スφＴの発生等を行なわせ、ステップS10に戻る。If the second reference time has elapsed in step S5, the flow advances to step S8 to set the LL terminal to H, causing the pulse generation circuit 12 to set the output terminal of the LL terminal, and the like in step S9.
Set the terminal as the input terminal and check the IE signal in step S10. If the IE signal is L, the process proceeds to step S7, but if the IE signal is H, the LL terminal is checked in step S11. If the subject has high brightness and the LL terminal is H, it is checked in step S12 whether 100 ms (first reference time) has elapsed since the ▲ ▼ / TO signal became L, and the first reference time has elapsed. If not, the process returns to step S10. If the first reference time has elapsed, the ▲ ▼ / TO signal is set to H in step S13 and the pulse generation circuit 12
To generate a shift pulse φT and the like, and in step S10
Return to In step S11, the subject has low brightness and LL
If the terminal is L, it is checked in step S14 whether or not 200 ms (third reference time) has elapsed since ▲ ▼ / TO became L. If the third reference time has not elapsed, step S10
Return to If the third reference time has elapsed, in step S13 ▲
The / TO signal is set to H to cause the pulse generator 12 to generate the shift pulse φT and the like, and the process returns to step S10.

IE信号がＬでステップS7に進むと、アナログ／デジタ
ル変換の割込み受付を可能とし、ステップS15でCCDカウ
ンタCNを１に設定する。次にステップS16でADS信号を調
べ、ADS信号がＨならばADS信号をくり返して調べる。AD
S信号がＬになればステップS17に進んでCCDカウンタCN
が８か否かを調べ、CCDカウンタCNが８でなければステ
ップS18でCCDカウンタCNが15以上か否かを調べる。電荷
結合素子13のフォトダイオードアレイ16は出力端の４ビ
ット分がダミーで次の10ビット分がアルミニウム電極で
遮光されており、CCDカウンタCNが15以上でなければス
テップS21に進んでCCDカウンタCNをインクリメントしス
テップS22でCCDカウンタが128以上か否かを調べる。CCD
カウンタCNが128以上でなければステップS16に戻り、CC
DカウンタCNが８になると、ステップS17からステップS2
5に進んで約20μｓ待機する。次にステップS26でS/H信
号をＬにしてステップS27で約50μｓだけ待機し、ステ
ップS28でS/HをＨにすることにより信号処理部14に電荷
結合素子13からの遮光部データをサンプルホールドさ
せ、ステップS21に進む。またCCDカウンタCNが15以上に
なると、ステップS18からステップS19に進んでADS信号
がＬになってから20〜28μｓ待ち、ステップS20で信号
処理回路14からの画像信号Ｖ_OAをADコンバータ15でアナ
ログ／デジタル変換してメモリに格納しステップS21でC
CDカウンタCNをインクリメントしてステップS22に進
む。CCDカウンタCNが128に達すると、ステップS23に進
んでアナログ／デジタル変換の割込みを禁止し、ステッ
プS24で▲▼/TO信号をＨにする。またCPU11はフリ
ーランのパルスφをパルス発生回路12へ出力し、上記メ
モリ内のデータを演算処理することによりカメラの焦点
検出を行う。When the IE signal is L and the process proceeds to step S7, the analog / digital conversion interrupt can be accepted, and the CCD counter CN is set to 1 in step S15. Next, in step S16, the ADS signal is checked, and if the ADS signal is H, the ADS signal is repeatedly checked. AD
If the S signal becomes L, the process proceeds to step S17 and the CCD counter CN
Is 8, and if the CCD counter CN is not 8, it is checked in step S18 if the CCD counter CN is 15 or more. In the photodiode array 16 of the charge-coupled device 13, 4 bits at the output end are dummy and the next 10 bits are shielded by the aluminum electrode, and if the CCD counter CN is not 15 or more, the process proceeds to step S21 and the CCD counter CN. Is incremented and it is checked in step S22 whether the CCD counter is 128 or more. CCD
If the counter CN is not 128 or more, the process returns to step S16 and CC
When the D counter CN reaches 8, step S17 to step S2
Go to 5 and wait for about 20 μs. Next, in step S26, the S / H signal is set to L, and in step S27 it waits for about 50 μs, and in step S28, S / H is set to H to sample the light-shielding part data from the charge-coupled device 13 in the signal processing part 14. Hold and proceed to step S21. When the CCD counter CN becomes 15 or more, the process proceeds from step S18 to step S19 and waits 20 to 28 μs after the ADS signal becomes L, and in step S20 the image signal V _OA from the signal processing circuit 14 is analogized by the AD converter 15. / Digitally convert and store in memory, then C in step S21
The CD counter CN is incremented and the process proceeds to step S22. When the CCD counter CN reaches 128, the process proceeds to step S23, the interruption of analog / digital conversion is prohibited, and the ▲ ▼ / TO signal is set to H in step S24. Further, the CPU 11 outputs a free-running pulse φ to the pulse generation circuit 12 and arithmetically processes the data in the memory to detect the focus of the camera.

（効果） 以上のように本発明によれば増幅部の出力信号におけ
る被写体の暗い部分に相当する所定のレベルをA/D変換
手段の入力レンジの下限に合わせるようなオフセット電
圧を増幅部の出力信号に与えるので、画像信号の無駄な
部分をアナログ／デジタル変換器の入力レンジから除外
し画像信号の増幅度を大きくして焦点検出精度を上げる
ことができる。また、モニター用受光手段の出力信号が
所定の値以下になったことを検出することにより自動利
得制御手段が能力の限界を超えたことを検出して上記オ
フセット電圧を消滅又は減少させるので、被写体が低輝
度で画像信号が小さくても画像信号がアナログ／デジタ
ル変換器の入力レンジを外ずれず焦点検出が可能とな
り、さらに、一回のAF測定で一回しか出てこない画像信
号に対してオフセット電圧を与えるか、オフセット電圧
を消滅又は減少させるかを画像信号が出て来る前に決め
ることができ、カメラの速写性を損うことなく実現でき
る。(Effect) As described above, according to the present invention, an offset voltage that causes the predetermined level corresponding to the dark portion of the object in the output signal of the amplification unit to match the lower limit of the input range of the A / D conversion unit is output from the amplification unit. Since the signal is given to the signal, the useless part of the image signal can be excluded from the input range of the analog / digital converter to increase the amplification degree of the image signal to improve focus detection accuracy. Further, since the automatic gain control means detects that the output signal of the monitor light receiving means has become less than or equal to a predetermined value and the automatic gain control means has exceeded the limit of the capacity, the offset voltage is eliminated or reduced. Even when the image signal is low and the image signal is small, focus detection can be performed without the image signal deviating from the input range of the analog / digital converter. Furthermore, for image signals that only come out once in one AF measurement. It is possible to determine whether to apply the offset voltage or to eliminate or reduce the offset voltage before the image signal comes out, which can be realized without impairing the quick-shooting property of the camera.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の構成を示すブロック図、第２図は本発
明を適用した焦点検出装置の一実施例を示すブロック
図、第３図は同実施例における電荷結合素子の構成説明
図、第４図及び第５図は同実施例におけるパルス発生回
路と信号処理回路の各構成を示すブロック図、第６図は
同実施例のタイミングチャート、第７図は同実施例にお
けるCPUの処理フローの一部を示すフローチャート、第
８図及び第９図は本発明を説明するための図である。 １……モニター用受光手段、２……増幅部、３……オフ
セット発生手段、４……検出手段、５……オフセット低
減手段。FIG. 1 is a block diagram showing a configuration of the present invention, FIG. 2 is a block diagram showing an embodiment of a focus detection apparatus to which the present invention is applied, and FIG. 3 is a configuration explanatory view of a charge coupled device in the same embodiment, 4 and 5 are block diagrams showing respective configurations of the pulse generation circuit and the signal processing circuit in the same embodiment, FIG. 6 is a timing chart of the same embodiment, and FIG. 7 is a processing flow of the CPU in the same embodiment. FIG. 8 and FIG. 9 are diagrams for explaining a part of the present invention to explain the present invention. 1 ... Monitor light receiving means, 2 ... Amplifying section, 3 ... Offset generating means, 4 ... Detecting means, 5 ... Offset reducing means.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 一雅 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 畑瀬 貴之 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (56)参考文献 特開 昭54−88022（ＪＰ，Ａ) 特開 昭54−42929（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Kazumasa Aoki 1-3-6 Nakamagome, Ota-ku, Tokyo Inside Ricoh Co., Ltd. (72) Takayuki Hatase 1-3-6 Nakamagome, Ota-ku, Tokyo Within Ricoh Co., Ltd. (56) Reference JP-A-54-88022 (JP, A) JP-A-54-42929 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】蓄積電極及び蓄積電荷転送用のアナログシ
フトレジスタを有する自己走査型イメージセンサからの
画像信号をA/D変換手段によりデジタル画像信号に変換
して演算処理することによりカメラの焦点検出を行う焦
点検出装置において、被写体の輝度を検出するモニター
用受光手段と、前記イメージセンサからの画像信号を増
幅しその増幅度を前記モニター用受光手段の出力信号に
より増幅後の画像信号レベルが一定になるように制御す
る自動利得制御手段を有する増幅部と、この増幅部の出
力信号における被写体の暗い部分に相当する所定のレベ
ルを前記A/D変換手段の入力レンジの下限に合わせるよ
うなオフセット電圧を前記増幅器の出力信号に与えるオ
フセット発生手段と、前記モニター用受光手段の出力信
号が所定の値以下になったことを検出することにより前
記自動利得制御手段が能力の限界を越えたことを検出す
る検出手段と、この検出手段の出力信号により前記モニ
ター用受光手段の出力信号が前記所定の値以下になった
時に前記オフセット電圧を消滅又は減少させるオフセッ
ト低減手段とを備えたことを特徴とする焦点検出装置の
画像信号増幅回路。1. Focus detection of a camera by converting an image signal from a self-scanning image sensor having an accumulation electrode and an analog shift register for transferring accumulated charges into a digital image signal by an A / D conversion means and performing arithmetic processing. In the focus detection device for performing the above, the monitor light receiving means for detecting the brightness of the subject and the image signal from the image sensor are amplified, and the amplification degree is fixed by the output signal of the monitor light receiving means so that the image signal level after amplification is constant. And an offset for adjusting a predetermined level corresponding to the dark part of the object in the output signal of the amplifier to an automatic gain control means for controlling so as to match the lower limit of the input range of the A / D conversion means. When the output signal of the offset generating means for applying a voltage to the output signal of the amplifier and the output signal of the monitor light receiving means are below a predetermined value. By detecting the fact that the automatic gain control means has exceeded the limit of the capacity, the output signal of this detection means causes the output signal of the monitor light receiving means to fall below the predetermined value. An image signal amplifying circuit for a focus detecting device, comprising: an offset reducing unit that eliminates or reduces the offset voltage when the offset voltage rises.