JPH0884082A - Viterbi decoding method and viterbi decoding device - Google Patents

Abstract

PURPOSE: To provide a viterbi decoding method and a viterbi decoding device capable of operations faster than a conventional device. CONSTITUTION: A branch metric calculation part 10 calculates the branch.metric of a branch for respectively connecting M pieces of states and M pieces of the states of adjacent sample points between a starting point and an ending point separated for N sample points. An ACS circuit 20 adds the branch metric, obtains the metric of partial paths and detects the partial path whose metric is highest. The ACS circuit 40 adds the metric of the partial path and a state metric from a path memory 60, obtains the state metric of a path and detects the path whose state metric is highest. A state metric storage part 50 stores the state metric and then, supplies it to the ACS circuit 40 after N sampling points and the path memory 60 outputs decoding data based on the information of the detected partial path and path.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ビタビ復号方法及びビ
タビ復号装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Viterbi decoding method and a Viterbi decoding device.

【０００２】[0002]

【従来の技術】所謂パーシャルレスポンスや畳み込み符
号に対する最尤復号方式（Maximum Likehod Decoding）
として、ビタビ復号（Viterbi decoding）が知られてい
る。ビタビ復号は、伝送路等で生じるランダムエラーに
対するエラー訂正能力が高く、データの記録再生系では
パーシャルレスポンスと組み合わせられて、例えば磁気
ディスク装置等に用いられる。一方、データ通信系で
は、ビタビ復号化は、畳み込み符号の復号化方法とし
て、例えば衛星通信等への実用化が進められている。2. Description of the Related Art Maximum Likehod Decoding for so-called partial response and convolutional codes
As known, Viterbi decoding is known. The Viterbi decoding has a high error correction capability with respect to a random error generated in a transmission line or the like, and is used in a data recording / reproducing system in combination with a partial response, for example, in a magnetic disk device or the like. On the other hand, in the data communication system, Viterbi decoding is being put into practical use as a method of decoding a convolutional code, for example, satellite communication.

【０００３】ここで、制御可能な符号間干渉を許容し、
伝送効率を高めたパーシャルレスポンスとビタビ復号を
組み合わせた一般的なデータの記録再生装置について説
明する。Here, the controllable intersymbol interference is allowed,
A general data recording / reproducing apparatus that combines partial response and Viterbi decoding with improved transmission efficiency will be described.

【０００４】図４に示すように、変調器１０１は、例え
ば８−１０変換等の記録媒体１０４へのデータの記録に
適した変調を行う変調器であり、端子１７１を介し、情
報系列として入力されるデータ（以下、単に情報系列と
いう。）を変調系列ｘ_t （ｔ＝０、１、２・・・）に変
換する。As shown in FIG. 4, the modulator 101 is a modulator that performs modulation suitable for recording data on the recording medium 104, such as 8-10 conversion, and is input as an information sequence via a terminal 171. Converted data (hereinafter, simply referred to as information sequence) to a modulation sequence x _t (t = 0, 1, 2, ...).

【０００５】プリコーダ１０２は、パーシャルレスポン
スにおけるプリコーダであり、変調系列ｘ_t を所定の符
号則に基づいて符号化して、中間系列ｙ_t を生成する。
そして、プリコーダ１０２は、この中間系列ｙ_t を、記
録ヘッド等からなる記録アンプ１０３を介して記録媒体
１０４に記録する。かくして、端子１７１を介して入力
されたデータ（情報系列）が記録媒体１０４に記録され
る。The precoder 102 is a partial response precoder and encodes the modulation sequence x _t based on a predetermined coding rule to generate an intermediate sequence y _t .
Then, the precoder 102 records the intermediate sequence y _t on the recording medium 104 via the recording amplifier 103 including a recording head or the like. Thus, the data (information sequence) input via the terminal 171 is recorded on the recording medium 104.

【０００６】再生ヘッド等からなる再生アンプ１０５
は、記録媒体１０４から再生信号を検出し、等化器１０
６は、再生信号の波形等化を行い、伝送路出力Ｚを出力
する。A reproducing amplifier 105 including a reproducing head and the like.
Detects a reproduction signal from the recording medium 104, and the equalizer 10
Reference numeral 6 equalizes the waveform of the reproduced signal and outputs the transmission line output Z.

【０００７】フェイズロックドループ（以下、ＰＬＬ：
Phase Locked Loop という。）１０７は、記録媒体１０
４等からなる伝送路の出力Ｚからクロック成分を抽出
し、すなわち再生信号に同期したクロックを生成する。Phase locked loop (hereinafter, PLL:
It's called Phase Locked Loop. ) 107 is the recording medium 10
A clock component is extracted from the output Z of the transmission line composed of 4 or the like, that is, a clock synchronized with the reproduction signal is generated.

【０００８】標本化回路１０８は、ＰＬＬ１０７からの
クロックにより、伝送路出力Ｚをサンプリングしてデー
タに変換し、得られる標本系列ｚ_t をビタビ復号器１０
９に供給する。ビタビ復号器１０９は、この標本系列ｚ
_t に対してビタビ復号を施し、記録系の変調器１０１の
出力に相当する変調系列ｘ_t を再生する。The sampling circuit 108 samples the transmission path output Z by the clock from the PLL 107 and converts it into data, and the obtained sample series z _t is the Viterbi decoder 10.
Supply to 9. The Viterbi decoder 109 uses this sample sequence z
performing Viterbi decoding to _t, reproduces the modulation series x _t corresponding to the output of the modulator 101 of the recording system.

【０００９】復調器１１０は、記録系の変調器１０１に
対応したものであり、変調系列ｘ_tを復号化して、元の
情報系列を再生し、この情報系列を復調系列とし、端子
１７２を介して出力する。かくして、記録媒体１０４か
らデータが再生される。The demodulator 110 corresponds to the modulator 101 of the recording system, decodes the modulation sequence x _t , reproduces the original information sequence, and uses this information sequence as a demodulation sequence via the terminal 172. Output. Thus, the data is reproduced from the recording medium 104.

【００１０】つぎに、パーシャルレスポンスを所謂パー
シャルレスポンス（１，１）（以下、ＰＲ（１，１）と
いう。）としたときの伝送システムについて説明する。Next, a transmission system in which the partial response is a so-called partial response (1,1) (hereinafter referred to as PR (1,1)) will be described.

【００１１】ＰＲ（１，１）を適用した伝送システム
は、図５に示す等価回路で表すことができる。A transmission system to which PR (1,1) is applied can be represented by an equivalent circuit shown in FIG.

【００１２】具体的には、この伝送システムは、その送
信系として、ＰＲ（１，１）に対するプリコーダを備
え、このプリコーダは、排他的論理和回路（以下、ＥＸ
ＯＲ回路という。）１２１と、該ＥＸＯＲ回路１２１の
出力である中間系列ｙ_t を遅延してＥＸＯＲ回路１２１
に供給する遅延器１２２とから構成される。Specifically, this transmission system is provided with a precoder for PR (1,1) as its transmission system, and this precoder is an exclusive OR circuit (hereinafter, EX).
It is called an OR circuit. ) 121 and the intermediate sequence y _t which is the output of the EXOR circuit 121, and delays the EXOR circuit 121.
And a delay device 122 for supplying the

【００１３】そして、ＥＸＯＲ回路１２１は、端子１７
３を介して、例えば上述の図４に示す変調器１０１から
供給される変調系列ｘ_t と、遅延器１２２で１サンプリ
ング時間遅延された中間系列ｙ_t との排他的論理和を求
める。すなわち、ＥＸＯＲ回路１２１と遅延器１２２か
ら構成されるプリコーダは、法２の加算器（Mod2加算
器）として機能し、変調系列ｘ_t を法２の加算すること
により、中間系列ｙ_t を生成し、この中間系列ｙ_t を伝
送路に出力する。The EXOR circuit 121 has a terminal 17
3, the exclusive OR of the modulation sequence x _t supplied from the modulator 101 shown in FIG. 4 described above and the intermediate sequence y _t delayed by one sampling time by the delay device 122 is obtained. That is, the precoder composed of the EXOR circuit 121 and the delay device 122 functions as an adder (Mod2 adder) of the method 2, and adds the modulation sequence x _t of the method 2 to generate the intermediate sequence y _t. , This intermediate sequence y _t is output to the transmission line.

【００１４】ＰＲ（１，１）に対する伝送路は、中間系
列ｙ_t を遅延する遅延器１２３と、中間系列ｙ_t と遅延
器１２３で遅延された中間系列ｙ_t を加算する加算器１
２４とから構成される回路と等価であり、遅延器１２３
は、ＥＸＯＲ回路１２１からの中間系列ｙ_t を１サンプ
リング時間遅延し、加算器１２４は、中間系列ｙ_t と遅
延された中間系列ｙ_t を加算して、伝送路出力Ｚを出力
する。[0014] transmission path for PR (1, 1) includes a delay device 123 for delaying the intermediate sequence y _t, the adder adds the intermediate sequence y _t delayed by the delaying unit 123 and the intermediate sequence y _t 1
24 is equivalent to the circuit composed of
Is an intermediate series y _t delayed by one sampling time from the EXOR circuit 121, the adder 124 adds the intermediate sequence y _t and the delayed intermediate sequence y _t, and outputs transmission path output Z.

【００１５】したがって、ＥＸＯＲ回路１２１乃至加算
器１２４から構成される回路（以下、ＰＲ（１，１）回
路という。）の動作は、図６に示す状態遷移図で表すこ
とができる。Therefore, the operation of the circuit composed of the EXOR circuit 121 to the adder 124 (hereinafter referred to as PR (1,1) circuit) can be represented by the state transition diagram shown in FIG.

【００１６】すなわち、端子１７３を介して供給される
変調系列ｘ_t の値を０又は１とし、伝送路出力Ｚの値を
＋Ａ、０又は−Ａとし、中間系列ｙ_t の値（以下、状態
という。）をＳ０又はＳ１とすると、このＰＲ（１，
１）回路は、中間系列ｙ_t が状態Ｓ０のときに変調系列
ｘ_t として０が入力されると、伝送路出力Ｚをサンプリ
ングして得られる標本系列ｚ_t として−Ａを出力し、中
間系列ｙ_t+1 は状態Ｓ０になる。That is, the value of the modulation sequence x _t supplied through the terminal 173 is 0 or 1, the value of the transmission line output Z is + A, 0 or -A, and the value of the intermediate sequence y _t (hereinafter, state Is S0 or S1, this PR (1,
1) When 0 is input as the modulation sequence x _t when the intermediate sequence y _t is in the state S0, the circuit outputs −A as the sample sequence z _t obtained by sampling the transmission path output Z, and the intermediate sequence y _{t + 1} goes to state S0.

【００１７】同様に、ＰＲ（１，１）回路は、中間系列
ｙ_t が状態Ｓ０のときに１（ｘ_t )が入力されると、０
（ｚ_t ）を出力し、中間系列ｙ_t+1 は状態Ｓ１になる。Similarly, in the PR (1,1) circuit, when 1 (x _t ) is input when the intermediate sequence y _t is in the state S0, 0
(Z _t ) is output, and the intermediate sequence y _{t + 1} becomes the state S1.

【００１８】また、ＰＲ（１，１）回路は、中間系列ｙ
_t が状態Ｓ１のときに０（ｘ_t ）が入力されると、＋Ａ
（ｚ_t ）を出力し、中間系列ｙ_t+1 は状態Ｓ１になる。The PR (1,1) circuit has an intermediate series y.
_If 0 (x _t ) is input when _t is in state S1, + A
(Z _t ) is output, and the intermediate sequence y _{t + 1} becomes the state S1.

【００１９】また、ＰＲ（１，１）回路は、中間系列ｙ
_t が状態Ｓ１のときに１（ｘ_t ）が入力されると、０
（ｚ_t ）を出力し、中間系列ｙ_t+1 は状態Ｓ０になる。The PR (1,1) circuit has an intermediate sequence y.
_If 1 (x _t ) is input when _t is in state S1, 0
(Z _t ) is output, and the intermediate sequence y _{t + 1} becomes the state S0.

【００２０】図７は、上述の図６に示す状態遷移図を所
謂トレリス線図（Trellis diagram)に展開したものであ
る。ここで、状態から状態への矢印１本をブランチ
（枝）と呼び、ブランチの連なりをパスと呼ぶ。すなわ
ち、このＰＲ（１，１）回路の入力である変調系列ｘ_t
とブランチは１対１に対応している。FIG. 7 is a development of the state transition diagram shown in FIG. 6 described above in a so-called Trellis diagram. Here, one arrow from state to state is called a branch, and a chain of branches is called a path. That is, the modulation sequence x _t which is the input of this PR (1,1) circuit
And the branches correspond one to one.

【００２１】また、この伝送システムは、その受信系と
して、Mod2加算器１２５からなる復調器を備える。そし
て、Mod2加算器１２５は、伝送路出力Ｚを法２の加算を
することにより、変調系列ｘ_t を再生し、この変調系列
ｘ_t を端子１７４を介して出力する。This transmission system also has a demodulator consisting of a Mod2 adder 125 as its reception system. Then, the Mod2 adder 125 reproduces the modulation sequence x _t by adding the transmission line output Z by the method 2, and outputs this modulation sequence x _t via the terminal 174.

【００２２】ここで、上述の図４に示すデータ記録再生
装置にＰＲ（１，１）を適用した場合のビタビ復号器１
０９について説明する。したがって、このビタビ復号器
１０９の動作は、上述の図６、図７に示す状態遷移図、
トレリス線図を用いて説明することができる。Here, the Viterbi decoder 1 in the case of applying PR (1,1) to the data recording / reproducing apparatus shown in FIG.
09 will be described. Therefore, the operation of the Viterbi decoder 109 is performed by the state transition diagram shown in FIG. 6 and FIG.
It can be explained using a trellis diagram.

【００２３】ところで、等化器１０６の出力である伝送
路出力Ｚは、−Ａ〜＋Ａの範囲の値をとり、それを標本
化回路１０８でサンプリングして得られる標本系列ｚ_t
の各データ（以下、サンプルデータｚ_t という。）は、
必ずしも−Ａ、０、＋Ａではない。そこで、状態Ｓ０に
あるときにサンプルデータｚ_t が受信され、その原因、
すなわち変調系列ｘ_t が０である確率をＰ₀₀(z_t ) とす
る。The transmission line output Z, which is the output of the equalizer 106, takes a value in the range of -A to + A and is sampled by the sampling circuit 108 to obtain a sample series z _t.
Each data (hereinafter referred to as sample data z _t ) of
Not necessarily -A, 0, + A. Therefore, when in the state S0, the sample data z _t is received,
That is, the probability that the modulation sequence x _t is 0 is P ₀₀ (z _t ).

【００２４】同様に、状態Ｓ０にあるときにサンプルデ
ータｚ_t が受信され、変調系列ｘ_tが１である確率をＰ
₀₁(z_t ) とし、状態Ｓ１にあるときにサンプルデータｚ
_t が受信され、変調系列ｘ_t が０である確率をＰ
₁₀(z_t ) とし、状態Ｓ１にあるときにサンプルデータｚ
_t が受信され、変調系列ｘ_t が１である確率をＰ
₁₁(z_t ) とする。Similarly, when the sample data z _t is received in the state S0, the probability that the modulation sequence x _t is 1 is P
₀₁ (z _t ), sample data z when in state S1
Let _t be the probability that _t is received and the modulation sequence x _t is 0.
₁₀ (z _t ), sample data z when in the state S1
Let _t be the probability that _t is received and the modulation sequence x _t is 1.
₁₁ (z _t ).

【００２５】また、これらの確率Ｐ₀₀(z_t ) 、Ｐ
₀₁(z_t ) 、Ｐ₁₀(z_t ) 、Ｐ₁₁(z_t ) の自然対数の負の値
で表される各ブランチの確からしさの度合い、すなわち
各ブランチの尤度（以下、ブランチメトリックとい
う。）をそれぞれＩ₀₀(z_t ) 、Ｉ₀₁(z_t) 、Ｉ₁₀(z_t )
、Ｉ₁₁(z_t ) とすると、上述の図７にトレリス線図
は、図８に示すトレリス線図に変形することができる。Also, these probabilities P ₀₀ (z _t ) and P
The degree of certainty of each branch represented by the negative value of the natural logarithm of ₀₁ (z _t ), P ₁₀ (z _t ), and P ₁₁ (z _t ), that is, the likelihood of each branch (hereinafter referred to as branch metric .) Respectively I ₀₀ (z _t ), I ₀₁ (z _t ), I ₁₀ (z _t ).
, I ₁₁ (z _t ), the trellis diagram shown in FIG. 7 can be transformed into the trellis diagram shown in FIG.

【００２６】そして、ビタビ復号器１０９では、この図
８に示すように、サンプルデータｚ₁ 、ｚ₂ 、ｚ₃ ・・
・が得られると、それぞれのパスを通ったときのメトリ
ックが計算でき、これらのメトリックの比較により、最
も確からしいパスを決定することができる。Then, in the Viterbi decoder 109, as shown in FIG. 8, sample data z ₁ , z ₂ , z ₃ ...
・ When is obtained, the metric of each path can be calculated, and the most probable path can be determined by comparing these metrics.

【００２７】具体的には、ビタビ復号器１０９は、図９
に示すように、ブランチメトリックを算出するブランチ
メトリック計算部１３０と、該ブランチメトリック計算
部１３０からのブランチメトリックとステートメトリッ
クを加算して新たなステートメトリックを算出するＡＣ
Ｓ（Add Compare Select) 回路１４０と、該ＡＣＳ回路
１４０からのステートメトリックを記憶するステートメ
トリック記憶部１５０と、上記ＡＣＳ回路１４０からの
ステートメトリックの比較結果に基づいて、復号データ
を出力するパスメモリ１６０とを備える。ここで、例え
ば時刻０における状態Ｓ０に到る生き残りパスのメトリ
ック、すなわち過去の生き残ったブランチメトリックの
累積和であるステートメトリックをＳＰ０とし、状態Ｓ
１に至るパスのステートメトリックをＳＰ１とする。Specifically, the Viterbi decoder 109 is shown in FIG.
As shown in FIG. 5, a branch metric calculation unit 130 that calculates a branch metric, and an AC that adds a branch metric and a state metric from the branch metric calculation unit 130 to calculate a new state metric
An S (Add Compare Select) circuit 140, a state metric storage unit 150 that stores the state metric from the ACS circuit 140, and a path memory that outputs decoded data based on the comparison result of the state metric from the ACS circuit 140. And 160. Here, for example, the metric of the surviving path reaching the state S0 at time 0, that is, the state metric that is the cumulative sum of the past surviving branch metrics is set to SP0, and the state S
The state metric of the path leading to 1 is SP1.

【００２８】また、ブランチメトリック計算部１３０
は、図１０に示すように、４つの演算回路１３１、１３
２、１３４、１３４から構成される。Further, the branch metric calculation unit 130
Are four arithmetic circuits 131 and 13 as shown in FIG.
It is composed of 2,134,134.

【００２９】そして、演算回路１３１〜１３４は、標本
化回路１０８から端子１７５を介して供給されるサンプ
ルデータｚ_t に基づいて、それぞれブランチメトリック
Ｉ₀₁(z_t ) 、Ｉ₁₀(z_t ) 、Ｉ₀₀(z_t ) 、Ｉ₁₁(z_t ) を計
算し、これらのブランチメトリックをＡＣＳ回路１４０
に供給する。具体的には、演算回路１３１〜１３４は、
それぞれ例えば下記式１、２、３、４により、ブランチ
メトリックＩ₀₁(z_t )、Ｉ₁₀(z_t ) 、Ｉ₀₀(z_t ) 、Ｉ
₁₁(z_t ) を求める。Then, the arithmetic circuits 131 to 134 respectively calculate branch metrics I ₀₁ (z _t ) and I ₁₀ (z _t ) on the basis of the sample data z _t supplied from the sampling circuit 108 via the terminal 175. I ₀₀ (z _t ) and I ₁₁ (z _t ) are calculated, and these branch metrics are calculated by the ACS circuit 140.
Supply to. Specifically, the arithmetic circuits 131 to 134 are
Branch metrics I ₀₁ (z _t ), I ₁₀ (z _t ), I ₀₀ (z _t ), I
Find ₁₁ (z _t ).

【００３０】 Ｉ₀₁(z_t ) ＝（ｚ_t −０)²・・・式１ Ｉ₁₀(z_t ) ＝（ｚ_t −Ａ)²・・・式２ Ｉ₀₀(z_t ) ＝（ｚ_t ＋Ａ)²・・・式３ Ｉ₁₁(z_t ) ＝（ｚ_t −０)²・・・式４ ＡＣＳ回路１４０は、上述の図１０に示すように、４つ
の加算器１４１、１４２、１４３、１４４と、該加算器
１４１、１４２からのステートメトリックを比較する比
較器１４５と、該比較器１４５の出力に基づいて、加算
器１４１、１４２からのステートメトリックの何れか一
方を選択するセレクタ１４７と、上記加算器１４３、１
４４からのステートメトリックを比較する比較器１４６
と、該比較器１４６の出力に基づいて、加算器１４３、
１４４からのステートメトリックの何れか一方を選択す
るセレクタ１４８とを備える。I ₀₁ (z _t ) = (z _t −0) ² ... Equation 1 I ₁₀ (z _t ) = (z _t −A) ² ... Equation 2 I ₀₀ (z _t ) = (z _t + A) ² ... Equation 3 I ₁₁ (z _t ) = (z _{t −} 0) ² ... Equation 4 The ACS circuit 140 has four adders 141 and 142, as shown in FIG. 143 and 144, a comparator 145 that compares the state metrics from the adders 141 and 142, and a selector that selects one of the state metrics from the adders 141 and 142 based on the output of the comparator 145. 147 and the adders 143 and 1
Comparator 146 for comparing state metrics from 44
And an adder 143, based on the output of the comparator 146,
A selector 148 for selecting one of the state metrics from 144.

【００３１】また、ステートメトリック記憶部１５０
は、上述の図１０に示すように、上記セレクタ１４７で
選択されたステートメトリックＳＰ１を記憶するメモリ
１５１と、上記セレクタ１４８で選択されたステートメ
トリックＳＰ０を記憶するメモリ１５２とを備える。Further, the state metric storage unit 150
As shown in FIG. 10 described above, includes a memory 151 for storing the state metric SP1 selected by the selector 147 and a memory 152 for storing the state metric SP0 selected by the selector 148.

【００３２】そして、加算器１４１は、演算回路１３１
からのブランチメトリックＩ₀₁(z_t) を、メモリ１５２
から供給されるステートメトリックＳＰ０に加算して、
新たなステートメトリックＳＰ１（＝ＳＰ０＋Ｉ
₀₁(z_t ))を求め、このステートメトリックＳＰ１を比較
器１４５とセレクタ１４７に供給する。Then, the adder 141 has the arithmetic circuit 131.
The branch metric I ₀₁ (z _t ) from the memory 152
Add to the state metric SP0 supplied from
New state metric SP1 (= SP0 + I
₀₁ (z _t )) is obtained, and this state metric SP1 is supplied to the comparator 145 and the selector 147.

【００３３】同様に、加算器１４２は、演算回路１３２
からのブランチメトリックＩ₁₀(z_t) を、メモリ１５１
から供給されるステートメトリックＳＰ１に加算して、
新たなステートメトリックＳＰ１（＝ＳＰ１＋Ｉ
₁₀(z_t ))を求め、このステートメトリックＳＰ１を比較
器１４５とセレクタ１４７に供給する。Similarly, the adder 142 includes an arithmetic circuit 132.
The branch metric I ₁₀ (z _t ) from the memory 151
Add to the state metric SP1 supplied from
New state metric SP1 (= SP1 + I
₁₀ (z _t )) is obtained, and this state metric SP1 is supplied to the comparator 145 and the selector 147.

【００３４】また、加算器１４３は、演算回路１３３か
らのブランチメトリックＩ₀₀(z_t )を、メモリ１５２か
ら供給されるステートメトリックＳＰ０に加算して、新
たなステートメトリックＳＰ０（＝ＳＰ０＋Ｉ₀₀(z_t ))
を求め、このステートメトリックＳＰ０を比較器１４６
とセレクタ１４８に供給する。Further, the adder 143 adds the branch metric I ₀₀ (z _t ) from the arithmetic circuit 133 to the state metric SP0 supplied from the memory 152 to obtain a new state metric SP0 (= SP0 + I ₀₀ (z _t ))
And the state metric SP0 is calculated by the comparator 146
And to the selector 148.

【００３５】また、加算器１４４は、演算回路１３４か
らのブランチメトリックＩ₁₁(z_t )を、メモリ１５１か
ら供給されるステートメトリックＳＰ１に加算して、新
たなステートメトリックＳＰ０（＝ＳＰ１＋Ｉ₁₁(z_t ))
を求め、このステートメトリックＳＰ０を比較器１４６
とセレクタ１４８に供給する。Further, the adder 144 adds the branch metric I ₁₁ (z _t ) from the arithmetic circuit 134 to the state metric SP1 supplied from the memory 151 to obtain a new state metric SP0 (= SP1 + I ₁₁ (z _t ))
And the state metric SP0 is calculated by the comparator 146
And to the selector 148.

【００３６】比較器１４５は、加算器１４１からの新た
なステートメトリックＳＰ１と加算器１４２からの新た
なステートメトリックＳＰ１を比較して、値が小さなス
テートメトリックＳＰ１を選択するように、セレクタ１
４７を制御する。そして、メモリ１５１は、セレクタ１
４７で選択された新たなステートメトリックＳＰ１を次
の時刻におけるステートメトリックの計算に使用するた
めに記憶する。また、このとき、比較器１４５は、その
比較結果を端子１７６ａを介してパスメモリ１６０に供
給する。換言すると、比較器１４５は、例えば図８に示
す時刻ｔ＝３の状態Ｓ１に到る２つのパスの尤度、すな
わち時刻ｔ＝２での状態がＳ０であって変調系列ｘ_t と
して１が入力された尤度と、状態がＳ１であって変調系
列ｘ_t として０が入力された尤度とを比較して、例えば
変調系列ｘ_t として１が入力された尤度が高いとき、１
を出力する。そして、セレクタ１４７は、加算器１４１
からのステートメトリックＳＰ１を選択する。The comparator 145 compares the new state metric SP1 from the adder 141 with the new state metric SP1 from the adder 142 and selects the state metric SP1 having a smaller value.
Control 47. The memory 151 is the selector 1
The new state metric SP1 selected at 47 is stored for use in calculating the state metric at the next time. Further, at this time, the comparator 145 supplies the comparison result to the path memory 160 via the terminal 176a. In other words, the comparator 145 indicates that the likelihood of two paths reaching the state S1 at time t = 3 shown in FIG. 8, that is, the state at time t = 2 is S0 and 1 is set as the modulation sequence x _t. By comparing the input likelihood and the likelihood that 0 is input as the modulation sequence x _t in the state S1, for example, when the likelihood that 1 is input as the modulation sequence x _t is high, 1
Is output. The selector 147 then adds the adder 141.
Select the state metric SP1 from.

【００３７】比較器１４６は、加算器１４３からの新た
なステートメトリックＳＰ０と加算器１４４からの新た
なステートメトリックＳＰ０を比較して、値が小さなス
テートメトリックＳＰ０を選択するように、セレクタ１
４８を制御する。そして、メモリ１５２は、セレクタ１
４８で選択された新たなステートメトリックＳＰ０を次
の時刻におけるステートメトリックの計算に使用するた
めに記憶する。また、比較器１４６は、その比較結果を
端子１７６ｂを介してパスメモリ１６０に供給する。換
言すると、比較器１４６は、例えば図８に示す時刻ｔ＝
３の状態Ｓ０に到る２つのパスの尤度、すなわち時刻ｔ
＝２での状態がＳ０であって変調系列ｘ_t として０が入
力された尤度と、状態がＳ１であって変調系列ｘ_t とし
て１が入力された尤度とを比較して、例えば変調系列ｘ
_t として０が入力された尤度が高いとき、１を出力す
る。そして、セレクタ１４８は、加算器１４３からのス
テートメトリックＳＰ１を選択する。The comparator 146 compares the new state metric SP0 from the adder 143 and the new state metric SP0 from the adder 144, and selects the state metric SP0 having a smaller value, so that the selector 1
Control 48. Then, the memory 152 uses the selector 1
The new state metric SP0 selected at 48 is stored for use in calculating the state metric at the next time. Further, the comparator 146 supplies the comparison result to the path memory 160 via the terminal 176b. In other words, the comparator 146, for example, the time t = shown in FIG.
Likelihood of two paths reaching state S0 of 3, that is, time t
= 2, the likelihood that 0 is input as the modulation sequence x _t and the state is S0, and the likelihood that 1 is input as the modulation sequence x _t when the state is S1 are compared, and, for example, modulation is performed. Series x
When the likelihood that 0 is input as _t is high, 1 is output. Then, the selector 148 selects the state metric SP1 from the adder 143.

【００３８】すなわち、このＡＣＳ回路１４０は、例え
ば図８に示す時刻ｔ＝１における状態Ｓ１に到る２つの
パス、すなわち時刻ｔ＝０の状態Ｓ０からのブランチメ
トリックがＩ₀₁(z_t ) であるブランチのパスと、状態Ｓ
１からのブランチメトリックがＩ₁₀(z_t ) であるブラン
チのパスとを、それらのパスのステートメトリックＳＰ
１を比較して、値が小さい、すなわち尤度が高いパスを
生き残りパスとして選択する。また、このＡＣＳ回路１
４０は、時刻ｔ＝１における状態Ｓ０に到るパスの内の
尤度が高いパスを選択する。That is, the ACS circuit 140 has, for example, two paths reaching the state S1 at time t = 1 shown in FIG. 8, that is, the branch metric from the state S0 at time t = 0 is I ₀₁ (z _t ). The path of a branch and the state S
1 and the paths of the branches whose branch metric is I ₁₀ (z _t ) and the state metric SP of those paths.
1 is compared, and a path having a small value, that is, a high likelihood is selected as a surviving path. In addition, this ACS circuit 1
40 selects a path with a high likelihood out of the paths reaching the state S0 at time t = 1.

【００３９】パスメモリ１６０は、図１１に示すよう
に、各段がセレクタ１６１及びメモリ１６２からなる回
路と、セレクタ１６３及びメモリ１６４からなる回路と
から構成され、これらの回路がパスが１本化されるのに
必要なＫ個縦続接続されたシフトレジスタからなる。As shown in FIG. 11, the path memory 160 is composed of a circuit in which each stage includes a selector 161 and a memory 162 and a circuit including a selector 163 and a memory 164, and these circuits have a single path. It consists of K cascaded shift registers required to be performed.

【００４０】また、シフトレジスタの各段の接続は、例
えば＃ｋ（ｋ＝１〜Ｋ）段目のセレクタ１６１、１６３
に、＃（ｋ−１）段目のメモリ１６２、１６４の両出力
が供給される接続となっている。なお、＃１段目のセレ
クタ１６１（以下、単にセレクタ１６１_#1という。）に
は、端子１７７ａ、１７７ｂを介して１、０が供給さ
れ、セレクタ１６３_#1には、端子１７８ａ、１７８ｂを
介して０、１が供給されている。The connection of each stage of the shift register is performed, for example, by selectors 161 and 163 of the #k (k = 1 to K) stage.
In addition, both outputs of the memories 162 and 164 in the # (k−1) th stage are connected. It should be noted that the # 1 stage selector 161 (hereinafter simply referred to as selector 161 _{# 1} ) is supplied with 1, 0 via terminals 177a and 177b, and the selector 163 _{# 1} via terminals 178a and 178b. 0, 1 is being supplied.

【００４１】そして、セレクタ１６１_#1は、端子１７６
ａを介し、比較器１４５から比較結果として例えば１が
供給されると、端子１７７ａを介して供給される１を選
択し、セレクタ１６１_#kは、前段のメモリ１６４_#(k-1)
の出力を選択する。一方、比較結果として０が供給され
ると、セレクタ１６１_#1は、端子１７７ｂを介して供給
される０を選択し、セレクタ１６１_#kは、前段のメモリ
１６２_#(k-1)の出力を選択する。The selector 161 _{# 1} has a terminal 176.
When, for example, 1 is supplied from the comparator 145 as the comparison result via a, the selector 161 _#k selects the 1 supplied via the terminal 177 a, and the selector 161 _#k selects the memory 164 _{# (k−1) in the} preceding stage.
Select the output of. On the other hand, when 0 is supplied as the comparison result, the selector 161 _{# 1} selects 0 supplied via the terminal 177b, and the selector 161 _#k outputs the output of the memory 162 _{# (k-1) in} the preceding stage. select.

【００４２】また、同様に、セレクタ１６３_#1は、比較
器１４６から端子１７６ｂを介して１が供給されると、
端子１７８ａを介して供給される０を選択し、セレクタ
１６３_#kは、前段のメモリ１６４_#(k-1)の出力を選択す
る。一方、比較結果として０が供給されると、セレクタ
１６３_#1は、端子１７８ｂを介して供給される１を選択
し、セレクタ１６３_#kは、前段のメモリ１６２_#(k-1)の
出力を選択する。Similarly, when the selector 163 _{# 1} is supplied with 1 from the comparator 146 via the terminal 176b,
The 0 supplied from the terminal 178a is selected, and the selector 163 _#k selects the output of the memory 164 _{# (k-1) in} the preceding stage. On the other hand, when 0 is supplied as the comparison result, the selector 163 _{# 1} selects ₁ supplied via the terminal 178b, and the selector 163 _#k outputs the output of the memory 162 _{# (k-1) in} the preceding stage. select.

【００４３】すなわち、このパスメモリ１６０は、ＡＧ
Ｃ回路１４０で選択されたパスに対応した変調系列ｘ_t
を順次記憶し、Ｋ段目の例えばメモリ１６２_#Kから変調
系列ｘ_t を復号データとし、端子１７４を介して復調器
１１０に出力する。なお、Ｋ段目のメモリ１６４_#Kから
も同じデータが出力されるので、このメモリ１６４_#Kの
出力を復号データとしてもよい。また、ＡＣＳ回路１４
０とステートメトリック記憶部１５０の間にＡＣＳ回路
１４０で求められたステートメトリックを正規化する正
規化部を設けるようにしてもい。That is, the path memory 160 is
Modulation sequence x _t corresponding to the path selected by the C circuit 140
_Are sequentially stored, and the modulation sequence x _t from the memory 162 _{#K at the Kth} stage is used as decoded data and is output to the demodulator 110 via the terminal 174. Since the same data is output from the _Kth stage memory 164 _#K , the output of this memory 164 _#K may be used as the decoded data. In addition, the ACS circuit 14
A normalization unit that normalizes the state metric obtained by the ACS circuit 140 may be provided between 0 and the state metric storage unit 150.

【００４４】[0044]

【発明が解決しようとする課題】ところで、ビタビ復号
器の問題点の１つとして動作速度の高速化が難しいとい
う点がある。具体的には、ビタビ復号器には、上述した
ようにＡＣＳ回路１４０の出力であるステートメトリッ
クをステートメトリック記憶部５０で記憶し、この記憶
したステートメトリックをＡＣＳ回路１４０の入力とす
るループが存在し、このループ部での演算を情報系列の
速度、すなわち１タイムスロット内で行う必要がある。
したがって、情報系列の速度を高くして行くと、ループ
部の１回の演算に許容される時間が短くなり、ある速度
以上になると、１回の演算を終えることができなくな
る。すなわち、ループ部以外の回路では、所謂パイプラ
イン処理や回路の並列化等の一般的な高速化の手法を用
いることができるが、ループ部では、１つ前の演算結果
を現在の演算にすぐに使用するため、これらの手法を適
用することができず、上述したように、ビタビ復号器の
動作速度の高速化は困難であった。By the way, one of the problems of the Viterbi decoder is that it is difficult to increase the operating speed. Specifically, the Viterbi decoder has a loop in which the state metric output from the ACS circuit 140 is stored in the state metric storage unit 50 and the stored state metric is input to the ACS circuit 140, as described above. However, it is necessary to perform the calculation in this loop section within the speed of the information sequence, that is, within one time slot.
Therefore, when the speed of the information sequence is increased, the time allowed for one calculation of the loop portion becomes shorter, and when the speed exceeds a certain speed, one calculation cannot be completed. That is, in circuits other than the loop part, general speed-up techniques such as so-called pipeline processing and circuit parallelization can be used, but in the loop part, the immediately preceding calculation result is immediately compared with the current calculation. Therefore, these methods cannot be applied, and as described above, it is difficult to increase the operating speed of the Viterbi decoder.

【００４５】本発明は、このような実情に鑑みてなされ
たものであり、従来の装置に比してより高速動作が可能
なビタビ復号方法及びビタビ復号装置の提供を目的とす
る。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a Viterbi decoding method and a Viterbi decoding apparatus that can operate at higher speed than conventional apparatuses.

【００４６】[0046]

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る第１のビタビ復号方法は、ビタビ復
号の系を表現するＭ（Ｍ＞１：整数）個の状態の時間的
な推移を表すトレリス線図において、始点のＭ個の状態
のうちの１つの状態と、始点からＮ（Ｎ＞１：整数）標
本点離れた終点のＭ個の状態のうちの１つの状態とをそ
れぞれ連結する複数の部分的なパスの尤度を算出すると
共に、各部分的なパスの尤度に基づいて、尤度が最も高
い部分的なパスを検出する処理を、始点と終点の全て状
態のＭ×Ｍ個の組合せで繰り返す第１の工程と、始点の
それぞれの状態に到るＭ個のパスの尤度と、第１の工程
で検出されたＭ×Ｍ個の部分的なパスの尤度とを対応す
る始点の状態毎に加算して、終点のそれぞれの状態に到
るＭ×Ｍ個のパスの尤度を求めると共に、各パスの尤度
に基づいて、尤度が最も高いパスを終点のＭ個の状態毎
に検出する第２の工程と、第２の工程で検出されたＭ個
のパスの尤度を記憶すると共に、記憶した各パスの尤度
を、Ｎ標本点後に始点のそれぞれの状態に到るＭ個のパ
スの尤度とする第３の工程を有することを特徴とする。In order to solve the above-mentioned problems, a first Viterbi decoding method according to the present invention uses time of M (M> 1: integer) states representing a Viterbi decoding system. In a trellis diagram showing a dynamic transition, one of M states at a starting point and one of M states at an end point N (N> 1: integer) sample points away from the starting point While calculating the likelihood of a plurality of partial paths that respectively connect and, based on the likelihood of each partial path, the process of detecting the partial path with the highest likelihood is performed. The first step is repeated with M × M combinations of all states, the likelihood of M paths reaching each state of the starting point, and the M × M partial paths detected in the first step. The likelihood of the path is added for each state of the corresponding start point, and M × M paths reaching each state of the end point are added. Of the M paths detected in the second step and the second step of detecting the path having the highest likelihood for each of the M states of the end points based on the likelihood of each path. It is characterized by including a third step of storing the likelihood and setting the stored likelihood of each path as the likelihood of M paths reaching each state of the starting point after N sample points.

【００４７】本発明に係る第２のビタビ復号方法は、第
１のビタビ復号方法において、第１の工程は、互いにＮ
標本点離れた始点と終点間において、互いに隣接した標
本点のＭ個の状態とＭ個の状態をそれぞれ連結する複数
の枝の尤度を算出する第４の工程と、第４の工程で算出
された各枝の尤度を加算して、複数の部分的なパスの尤
度を求める第５の工程と、第５の工程で求められた各部
分的なパスの尤度を比較して、尤度が最も高い部分的な
パスを、終点のＭ個の状態毎に検出する第６の工程から
なることを特徴とする。A second Viterbi decoding method according to the present invention is the same as the first Viterbi decoding method, except that the first step is N
Between the start point and the end point which are away from the sample point, a fourth step of calculating M states of adjacent sample points and a likelihood of a plurality of branches respectively connecting the M states, and a fourth step The likelihoods of the partial branches obtained by the fifth step are compared with the fifth step of calculating the likelihoods of the partial paths by adding the calculated likelihoods of the respective branches. It is characterized by comprising a sixth step of detecting the partial path having the highest likelihood for each of the M states of the end points.

【００４８】本発明に係る第３のビタビ復号方法は、第
１又は第２のビタビ復号方法において、始点又は終点の
状態の数Ｍを２とし、始点と終点の間隔Ｎを２とするこ
とを特徴とする。According to a third Viterbi decoding method of the present invention, in the first or second Viterbi decoding method, the number M of states at the start point or the end point is 2, and the interval N between the start point and the end point is 2. Characterize.

【００４９】本発明に係る第１のビタビ復号装置は、ビ
タビ復号の系を表現するＭ（Ｍ＞１：整数）個の状態の
時間的な推移を表すトレリス線図において、始点のＭ個
の状態のうちの１つの状態と、始点からＮ（Ｎ＞１：整
数）標本点離れた終点のＭ個の状態のうちの１つの状態
とをそれぞれ連結する複数の部分的なパスの尤度を算出
すると共に、各部分的なパスの尤度に基づいて、尤度が
最も高い部分的なパスを、始点と終点の全ての状態のＭ
×Ｍ個の組合せで求める第１の演算手段と、始点のそれ
ぞれの状態に到るＭ個のパスの尤度と、第１の演算手段
から供給されるＭ×Ｍ個の部分的なパスの尤度とを対応
する始点の状態毎に加算して、終点のそれぞれの状態に
到るＭ×Ｍ個のパスの尤度を求めると共に、各パスの尤
度に基づいて、尤度が最も高いパスを終点のＭ個の状態
毎に検出する第２の演算手段と、第２の演算手段からの
Ｍ個のパスの尤度を記憶すると共に、記憶した各パスの
尤度を、Ｎ標本点後に始点のそれぞれの状態に到るＭ個
のパスの尤度として、第２の演算手段に供給する記憶手
段とを備えることを特徴とする。The first Viterbi decoding apparatus according to the present invention is a trellis diagram representing a temporal transition of M (M> 1: integer) states representing a Viterbi decoding system. The likelihoods of a plurality of partial paths respectively connecting one of the states and one of the M states at the end point N (N> 1: integer) sample points away from the start point The partial path having the highest likelihood is calculated based on the likelihood of each partial path, and M of all the states of the start point and the end point is calculated.
The first calculation means obtained by the combination of × M pieces, the likelihoods of the M paths reaching the respective states of the start points, and the M × M partial paths supplied from the first calculation means. Likelihood is added for each state of the corresponding start point to obtain the likelihood of M × M paths reaching each state of the end point, and the likelihood is highest based on the likelihood of each path. Second calculating means for detecting a path for each of the M states at the end point, and likelihoods of the M paths from the second calculating means are stored, and the stored likelihoods of the respective paths are N sample points. It is characterized by further comprising storage means for supplying to the second calculation means as likelihoods of M paths which will reach respective states of the starting point later.

【００５０】本発明に係る第２のビタビ復号装置は、第
１のビタビ復号装置において、第１の演算手段は、互い
にＮ標本点離れた始点と終点間において、互いに隣接し
た標本点のＭ個の状態とＭ個の状態をそれぞれ連結する
枝の尤度を算出する枝尤度計算手段と、枝尤度計算手段
からの各枝の尤度を加算して、Ｍ×Ｍ個の部分的なパス
の尤度を求める部分パス尤度計算手段と、部分パス尤度
計算手段からの部分的なパスの尤度を比較して、尤度が
最も高い部分的なパスを、終点のＭ個の状態毎に検出す
る比較手段とを備えることを特徴とする。A second Viterbi decoding apparatus according to the present invention is the first Viterbi decoding apparatus, wherein the first computing means has M sample points adjacent to each other between a start point and an end point which are N sample points apart from each other. Branch likelihood calculation means for calculating the likelihood of a branch connecting each state and M states, and the likelihood of each branch from the branch likelihood calculation means are added to obtain M × M partial The partial path likelihood calculating means for obtaining the likelihood of the path is compared with the partial path likelihoods from the partial path likelihood calculating means, and the partial path with the highest likelihood is determined by the M number of end points. It is characterized by comprising a comparing means for detecting each state.

【００５１】本発明に係る第３のビタビ復号装置は、第
１又は第２のビタビ復号装置において、始点又は終点の
状態の数Ｍを２とし、始点と終点の間隔Ｎを２とするこ
とを特徴とする。A third Viterbi decoding apparatus according to the present invention is that in the first or second Viterbi decoding apparatus, the number M of states at the start point or the end point is 2, and the interval N between the start point and the end point is 2. Characterize.

【００５２】[0052]

【作用】本発明では、始点のＭ個の状態のうちの１つの
状態と、始点からＮ標本点離れた終点のＭ個の状態のう
ちの１つの状態とをそれぞれ連結する複数の部分的なパ
スの尤度を算出すると共に、各部分的なパスの尤度に基
づいて、尤度が最も高い部分的なパスを検出する処理
を、始点と終点の全て状態のＭ×Ｍ個の組合せで繰り返
す。この検出されたＭ×Ｍ個の部分的なパスの尤度と、
始点のそれぞれの状態に到るＭ個のパスの尤度とを対応
する始点の状態毎に加算して、終点のそれぞれの状態に
到るＭ×Ｍ個のパスの尤度を求めると共に、各パスの尤
度に基づいて、尤度が最も高いパスを終点のＭ個の状態
毎に検出する。そして、検出されたＭ個のパスの尤度を
記憶すると共に、記憶した各パスの尤度を、Ｎ標本点後
に始点のそれぞれの状態に到るＭ個のパスの尤度とす
る。According to the present invention, one of the M states at the start point and one of the M states at the end point N sample points away from the start point are connected to each other. The process of calculating the likelihood of a path and detecting the partial path with the highest likelihood based on the likelihood of each partial path is performed with M × M combinations of all states at the start point and the end point. repeat. The likelihoods of the detected M × M partial paths, and
Likelihoods of M paths reaching each state of the starting point are added for each corresponding state of the starting point to obtain likelihoods of M × M paths reaching each state of the ending point, and The path having the highest likelihood is detected for each of the M states of the end points based on the likelihood of the path. Then, the detected likelihoods of the M paths are stored, and the stored likelihoods of the respective paths are set as the likelihoods of the M paths reaching the respective states of the starting point after N sample points.

【００５３】[0053]

【実施例】以下、本発明に係るビタビ復号方法及びビタ
ビ復号装置の一実施例を図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a Viterbi decoding method and a Viterbi decoding apparatus according to the present invention will be described below with reference to the drawings.

【００５４】本発明を適用したビタビ復号装置は、例え
ば図１に示すように、ビタビ復号の系を表現するＭ（Ｍ
＞１：整数）個の状態の時間的な推移を表すトレリス線
図において、互いにＮ（Ｎ＞１：整数）標本点離れた始
点と終点間における互いに隣接した標本点のＭ個の状態
とＭ個の状態をそれぞれ連結する複数の枝（以下、ブラ
ンチという。）の尤度（以下、メトリックという。）を
求めるブランチメトリック計算部１０と、該ブランチメ
トリック計算部１０からの各ブランチメトリックを加算
して、ブランチの連なりからなる複数の部分的なパス
（以下、部分パスという。）のメトリックを求めると共
に、これらの部分パスのメトリックを比較して、メトリ
ックが最も高い部分パスを上記終点のＭ個の状態毎に検
出するＡＣＳ（Add Compare Select) 回路２０と、上記
始点のそれぞれの状態に到るＭ個のパスの尤度（以下、
ステートメトリックという。）と、上記ＡＣＳ回路２０
から供給されるＭ×Ｍ個の部分パスのメトリックとを対
応する始点の状態毎に加算して、上記終点のそれぞれの
状態に到るＭ×Ｍ個のパスのステートメトリックを求め
ると共に、該各パスのステートメトリックに基づいて、
ステートメトリックが最も高いパスを上記終点のＭ個の
状態毎に検出するＡＣＳ回路４０と、該ＡＣＳ回路４０
からのＭ個のパスのステートメトリックを記憶すると共
に、該記憶した各パスのステートメトリックを、Ｎ標本
点後に上記始点のそれぞれの状態に到るＭ個のパスのス
テートメトリックとして、上記ＡＣＳ回路４０に供給す
るステートメトリック記憶部５０と、上記ＡＣＳ回路２
０、４０で検出された部分パス、パスの情報に基づい
て、復号データを出力するパスメモリ６０とを備える。A Viterbi decoding apparatus to which the present invention is applied is, for example, as shown in FIG. 1, M (M) that represents a Viterbi decoding system.
> 1: integer) in a trellis diagram representing the temporal transition of states (N> 1: integer) M points of adjacent sample points between the start point and the end point separated from each other by N (N> 1: integer) and M states A branch metric calculation unit 10 that obtains the likelihood (hereinafter, referred to as a metric) of a plurality of branches (hereinafter, referred to as branches) that connect the respective states, and each branch metric from the branch metric calculation unit 10 are added. Then, the metrics of a plurality of partial paths (hereinafter referred to as partial paths) consisting of a series of branches are obtained, the metrics of these partial paths are compared, and the partial path with the highest metric is the end point M pieces. ACS (Add Compare Select) circuit 20 for detecting each state of M, and the likelihood of M paths reaching each state of the starting point (hereinafter,
It is called state metric. ) And the ACS circuit 20
And the metrics of the M × M partial paths supplied from the above are added for each state of the corresponding starting point to obtain the state metrics of the M × M paths reaching the respective states of the end points, and Based on the path state metric,
An ACS circuit 40 that detects a path having the highest state metric for each of the M states of the end points, and the ACS circuit 40.
The state metrics of the M paths from the above are stored, and the stored state metrics of each path are used as the state metrics of the M paths reaching the respective states of the starting point after N sample points, and the ACS circuit 40 And the ACS circuit 2 described above.
The path memory 60 outputs the decoded data based on the partial path and path information detected at 0 and 40.

【００５５】ここで、この本発明を適用したビタビ復号
装置を、所謂パーシャルレスポンス（１，１）（以下、
ＰＲ（１，１）という。）に対する復号手段として用い
た具体例について説明する。したがって、トレリス線図
における状態の数Ｍは２（以下、状態Ｓ１、Ｓ０とす
る。）となる。Here, the Viterbi decoding device to which the present invention is applied is referred to as a so-called partial response (1, 1) (hereinafter,
It is called PR (1,1). A specific example used as a decoding means for () will be described. Therefore, the number M of states in the trellis diagram is 2 (hereinafter, states S1 and S0).

【００５６】そして、ブランチメトリック計算部１０に
は、伝送路の出力をサンプリングしてデータに変換し
た、例えば従来の技術で述べた図４に示す標本化回路１
０８の出力である標本系列ｚ_t が、端子１を介し、入力
データ（以下、サンプルデータｚ_t という。）として供
給される。Then, the branch metric calculation unit 10 samples the output of the transmission line and converts it into data, for example, the sampling circuit 1 shown in FIG.
The sample series z _t, which is the output of 08, is supplied as input data (hereinafter referred to as sample data z _t ) via the terminal 1.

【００５７】そして、始点と終点の間隔Ｎを例えば２と
すると、ブランチメトリック計算部１０は、互いに２標
本点離れた始点と終点間における互いに隣接した標本点
の２つの状態Ｓ１、Ｓ０と２つの状態Ｓ１、Ｓ０をそれ
ぞれ連結する、全体として８個のブランチのメトリック
（以下、ブランチメトリックという。）を、サンプルデ
ータｚ_t に基づいて求める。そして、ブランチメトリッ
ク計算部１０は、これらのブランチメトリックをＡＣＳ
回路２０に供給する。If the interval N between the start point and the end point is set to 2, for example, the branch metric calculator 10 has two states S1, S0 and two states of the sample points which are adjacent to each other between the start point and the end point which are separated from each other by two sample points. The metrics of eight branches (hereinafter, referred to as branch metrics) connecting the states S1 and S0, respectively, are obtained based on the sample data z _t . Then, the branch metric calculation unit 10 calculates these branch metrics by ACS.
Supply to the circuit 20.

【００５８】ＡＣＳ回路２０は、ブランチメトリック計
算部１０から供給される各ブランチメトリックを、連続
した３つの標本点の各状態Ｓ１、Ｓ０を連続して連結す
る部分パス毎に加算して、８個の部分パスのメトリック
を求めると共に、これらの部分パスのメトリックを比較
して、メトリックが最も高い部分パスを終点の２個の状
態毎に検出する。そして、ＡＣＳ回路２０は、検出した
部分パスを示す情報をパスメモリ６０に供給すると共
に、これらの部分パスのメトリックをＡＣＳ回路４０に
供給する。すなわち、このＡＣＳ回路２０は、部分パス
のメトリックを２標本点毎に出力する。The ACS circuit 20 adds each branch metric supplied from the branch metric calculation unit 10 for each partial path which continuously connects the respective states S1 and S0 of three consecutive sample points, to obtain eight pieces. The partial path metric is obtained, the partial path metrics are compared, and the partial path with the highest metric is detected for each of the two states of the end points. Then, the ACS circuit 20 supplies the information indicating the detected partial paths to the path memory 60, and also supplies the metrics of these partial paths to the ACS circuit 40. That is, the ACS circuit 20 outputs the metric of the partial path for every two sample points.

【００５９】ＡＣＳ回路４０は、ステートメトリック記
憶部５０から供給される始点のそれぞれの状態Ｓ１、Ｓ
０に到る２つのパスのステートメトリックと、ＡＣＳ回
路２０から供給される４個の部分パスのメトリックとを
対応する始点の状態毎に加算して、終点のそれぞれの状
態Ｓ１、Ｓ０に到る４のパスのステートメトリックを求
める。また、ＡＣＳ回路４０は、これらのパスのステー
トメトリックに基づいて、ステートメトリックが最も高
いパスを終点の２個の状態毎に検出する。そして、検出
したパスを示す情報をパスメモリ６０に供給すると共
に、これらのパスのステートメトリックをステートメト
リック記憶部５０に供給する。The ACS circuit 40 includes the states S1 and S of the starting points supplied from the state metric storage unit 50.
The state metrics of the two paths reaching 0 and the metrics of the four partial paths supplied from the ACS circuit 20 are added for each corresponding start point state, and the end states S1 and S0 are reached. Obtain the state metric of path 4. Further, the ACS circuit 40 detects the path having the highest state metric for each of the two states of the end points based on the state metrics of these paths. Then, the information indicating the detected paths is supplied to the path memory 60, and the state metrics of these paths are supplied to the state metric storage unit 50.

【００６０】すなわち、このＡＣＳ回路４０は、上述の
終点の状態に到る４つのパスのステートメトリックを求
める演算と最高のステートメトリックのパスを検出する
処理を、標本点毎に行うのではなく、２標本点毎に行
う。したがって、ＡＣＳ回路４０に許容される処理時間
は、従来の装置の２倍となる。換言すると、始点と終点
間隔をＮとすると、ＡＣＳ回路４０に許容される処理時
間は、従来の装置のＮ倍となる。That is, the ACS circuit 40 does not perform the calculation for obtaining the state metric of the four paths reaching the above-mentioned end point state and the processing for detecting the path with the highest state metric, instead of performing it for each sample point. Perform every two sample points. Therefore, the processing time allowed for the ACS circuit 40 is twice as long as that of the conventional device. In other words, when the start point and the end point interval are N, the processing time allowed in the ACS circuit 40 is N times that of the conventional device.

【００６１】ステートメトリック記憶部５０は、ＡＣＳ
回路４０から供給される２つのパスのステートメトリッ
クを記憶すると共に、記憶した各パスのステートメトリ
ックを、２標本点後に始点のそれぞれの状態に到る２つ
のパスのステートメトリックとして、ＡＣＳ回路４０に
供給する。The state metric storage unit 50 stores the ACS
The state metrics of the two paths supplied from the circuit 40 are stored, and the stored state metrics of the respective paths are stored in the ACS circuit 40 as the state metrics of the two paths reaching the respective states of the starting point after two sampling points. Supply.

【００６２】パスメモリ６０は、ＡＣＳ回路２０、４０
から供給される部分パスとパスの情報に基づいて、復号
データを再生し、この復号データを端子２を介して後段
に接続された復調器（例えば図４に示す復調器５０）に
出力する。The path memory 60 includes the ACS circuits 20 and 40.
The decoded data is reproduced based on the partial path and the path information supplied from, and the decoded data is output to the demodulator (for example, the demodulator 50 shown in FIG. 4) connected to the subsequent stage via the terminal 2.

【００６３】以上のように、この本発明を適用したビタ
ビ復号装置には、ビタビ復号の動作速度を制限するルー
プ、すなわちＡＣＳ回路４０からのステートメトリック
をステートメトリック記憶部５０で記憶し、記憶したス
テートメトリックをＡＣＳ回路４０の入力とするループ
が存在するが、上述したように、ＡＣＳ回路４０での演
算処理は、Ｎ（例えば２）標本点毎に行えばよく、ＡＣ
Ｓ回路４０に許容される処理時間を従来の装置に比して
Ｎ倍にすることができる。換言すると、このビタビ復号
装置では、従来の装置に比して情報を伝送する伝送速度
を２倍にすることができる。As described above, in the Viterbi decoding apparatus to which the present invention is applied, the loop for limiting the operation speed of Viterbi decoding, that is, the state metric from the ACS circuit 40 is stored in the state metric storage unit 50 and stored. Although there is a loop that uses the state metric as an input to the ACS circuit 40, as described above, the arithmetic processing in the ACS circuit 40 may be performed every N (for example, 2) sample points.
The processing time allowed for the S circuit 40 can be N times as long as that of the conventional device. In other words, this Viterbi decoding device can double the transmission speed for transmitting information as compared with the conventional device.

【００６４】つぎに、上述したビタビ復号装置を構成す
る各部の具体的な構成について説明する。Next, a concrete configuration of each section constituting the above-mentioned Viterbi decoding apparatus will be described.

【００６５】ブランチメトリック計算部１０は、例えば
図２に示すように、隣接する状態と状態を結ぶブランチ
のブランチメトリックをそれぞれ求める８個の演算回路
１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂ、１
４ａ、１４ｂから構成される。また、端子１は２つの端
子１ａ、１ｂからなり、演算回路１１ａ〜１４ａには、
端子１ａを介して奇数のサンプルデータｚ_t が供給さ
れ、演算回路１１ｂ〜１４ｂには、端子１ｂを介して偶
数のサンプルデータｚ_t が供給される。ここで、奇数の
サンプルデータｚ_t とは、例えば従来の技術で述べた図
８に示す時刻ｔ＝０、２・・・の状態から時刻ｔ＝１、
３・・・の状態にそれぞれ到る各ブランチに対応したサ
ンプルデータｚ₁ 、ｚ₃ ・・・であり、偶数のサンプル
データｚ_tとは、時刻ｔ＝１、３・・・の状態から時刻
ｔ＝２、４・・・の状態にそれぞれ到る各ブランチに対
応したサンプルデータｚ₂ 、ｚ₄ ・・・である。As shown in FIG. 2, the branch metric calculator 10 has eight arithmetic circuits 11a, 11b, 12a, 12b, 13a, 13b, 1 for calculating branch metrics of branches connecting adjacent states.
It is composed of 4a and 14b. The terminal 1 is composed of two terminals 1a and 1b, and the arithmetic circuits 11a to 14a are
Is supplied odd sample data z _t through the terminals 1a, the arithmetic circuit 11B～14b, an even number of sample data z _t through the terminal 1b is supplied. Here, the odd-numbered sample data z _t is, for example, from the state of time t = 0, 2, ... Shown in FIG.
The sample data z ₁ , z ₃ ... Corresponding to each branch reaching the state of ₃ ... and the even sample data z _t are the time t = 1, 3 ... .. are sample data z ₂ , z _4, ... Corresponding to the respective branches reaching the states of t = ₂ , ₄ ,.

【００６６】そして、状態Ｓ０にあるときにサンプルデ
ータｚ_t が受信され、その原因、すなわちパーシャルレ
スポンスにおけるプリコーダ（例えば図８に示すプリコ
ーダ５２）に入力される変調系列ｘ_t が０である確率を
Ｐ₀₀(z_t ) とする。同様に、状態Ｓ０にあるときにサン
プルデータｚ_t が受信され、変調系列ｘ_t が１である確
率をＰ₀₁(z_t ) とし、状態Ｓ１にあるときにサンプルデ
ータｚ_t が受信され、変調系列ｘ_t が０である確率をＰ
₁₀(z_t ) とし、状態Ｓ１にあるときにサンプルデータｚ
_t が受信され、変調系列ｘ_t が１である確率をＰ
₁₁(z_t ) とすると、これらの演算回路１１ａ、１１ｂ
は、確率Ｐ₁₀(z_t ) の自然対数の負の値で表されるブラ
ンチの確からしさの度合い、すなわちブランチメトリッ
クＩ₁₀(z_t ) を算出する。したがって、ブランチの確か
らしさの度合いは、この計算で求められるブランチメト
リックＩ₁₀(z_t ) の値が小さいとき、高いことになる。Then, in the state S0, the sample data z _t is received, and the cause thereof, that is, the probability that the modulation sequence x _t input to the precoder (for example, the precoder 52 shown in FIG. 8) in the partial response is 0 is Let P ₀₀ (z _t ). Similarly, the sample data z _t is received in the state S0, the probability that the modulation sequence x _t is 1 is P ₀₁ (z _t ), and the sample data z _t is received and modulated in the state S1. The probability that the sequence x _t is 0 is P
₁₀ (z _t ), sample data z when in the state S1
Let _t be the probability that _t is received and the modulation sequence x _t is 1.
₁₁ (z _t ), these arithmetic circuits 11a and 11b
Calculates the degree of certainty of the branch represented by the negative value of the natural logarithm of the probability P ₁₀ (z _t ), that is, the branch metric I ₁₀ (z _t ). Therefore, the degree of branch certainty is high when the value of the branch metric I ₁₀ (z _t ) obtained by this calculation is small.

【００６７】同様に、演算回路１２ａ、１２ｂは、確率
Ｐ₁₁(z_t ) からブランチメトリックＩ₁₁(z_t ) を算出
し、演算回路１３ａ、１３ｂは、確率Ｐ₀₁(z_t ) からブ
ランチメトリックＩ₀₁(z_t ) を算出し、演算回路１４
ａ、１４ｂは、確率Ｐ₀₀(z_t ) からブランチメトリック
Ｉ₀₀(z_t ) 算出する。なお、演算回路１１ａ〜１４ａで
は、ｔは奇数であり、演算回路１１ｂ〜１４ｂでは、ｔ
は偶数である。Similarly, the arithmetic circuits 12a and 12b calculate the branch metric I ₁₁ (z _t ) from the probability P ₁₁ (z _t ) and the arithmetic circuits 13a and 13b calculate the branch metric from the probability P ₀₁ (z _t ). I ₀₁ (z _t ) is calculated, and the arithmetic circuit 14
a and 14b calculate the branch metric I ₀₀ (z _t ) from the probability P ₀₀ (z _t ). In the arithmetic circuits 11a to 14a, t is an odd number, and in the arithmetic circuits 11b to 14b, t is an odd number.
Is an even number.

【００６８】具体的には、例えば従来の技術で述べた図
８に示すように、演算回路１１ａは、例えば時刻ｔ＝０
における状態Ｓ１から時刻ｔ＝１における状態Ｓ１に到
るブランチに対応した（以下、ブランチ（状態Ｓ１_t=0
−状態Ｓ１_t=1)と表す。）ブランチメトリックＩ₁₀(z₁)
を求める。Specifically, for example, as shown in FIG. 8 described in the prior art, the arithmetic circuit 11a operates at time t = 0.
Corresponding to the branch from the state S1 at time t1 to the state S1 at time t = 1 (hereinafter, branch (state S1 _{t = 0}
-State S1 _{t = 1} ). ) Branch metric I ₁₀ (z ₁ )
Ask for.

【００６９】同様に、演算回路１２ａは、ブランチ（状
態Ｓ１_t=0 −状態Ｓ０_t=1)のブランチメトリックＩ₁₁(z
₁)を求め、演算回路１３ａは、ブランチ（状態Ｓ０_t=0
−状態Ｓ１_t=1)のブランチメトリックＩ₀₁(z₁)を求め、
演算回路１４ａは、ブランチ（状態Ｓ０_t=0 −状態Ｓ０
_t=1)のブランチメトリックＩ₀₀(z₁)を求める。[0069] Similarly, the arithmetic circuit 12a, branch - the branch metric I ₁₁ of (state S1 _{t = 0} state S0 _{t = 1)} (z
₁ ) and the arithmetic circuit 13a determines that the branch (state S0 _{t = 0}
-The branch metric I ₀₁ (z ₁ ) of the state S1 _{t = 1} ) is calculated,
The arithmetic circuit 14a has a branch (state S0 _{t = 0} −state S0
The branch metric I ₀₀ (z ₁ ) of _{t = 1} ) is calculated.

【００７０】一方、演算回路１１ｂは、ブランチ（状態
Ｓ１_t=1 −状態Ｓ１_t=2)のブランチメトリックＩ₁₀(z₂)
を求め、演算回路１２ｂは、ブランチ（状態Ｓ１_t=1 −
状態Ｓ０_t=2)のブランチメトリックＩ₁₁(z₂)を求め、演
算回路１３ｂは、ブランチ（状態Ｓ０_t=1 −状態Ｓ１
_t=2)のブランチメトリックＩ₀₁(z₂)を求め、演算回路１
４ｂは、ブランチ（状態Ｓ０_t=1 −状態Ｓ０_t=2)のブラ
ンチメトリックＩ₀₀(z₂)を求める。そして、これらの８
個のブランチメトリックはＡＣＳ回路２０に供給され
る。On the other hand, the arithmetic circuit 11b outputs the branch metric I ₁₀ (z ₂ ) of the branch (state S1 _{t = 1} -state S1 _{t = 2} ).
The arithmetic circuit 12b determines that the branch (state S1 _{t = 1−}
The branch metric I ₁₁ (z ₂ ) of the state S0 _{t = 2} ) is calculated, and the arithmetic circuit 13b determines the branch (state S0 _{t = 1} −state S1).
The branch metric I ₀₁ (z ₂ ) of _{t = 2} ) is calculated, and the arithmetic circuit 1
4b obtains the branch metric I ₀₀ (z ₂ ) of the branch (state S0 _{t = 1} −state S0 _{t = 2} ). And these eight
The branch metric is supplied to the ACS circuit 20.

【００７１】ところで、演算回路１１ａ、１１ｂは、例
えば下記式５により、演算回路１２ａ、１２ｂは、例え
ば下記式６により、演算回路１３ａ、１３ｂは、例えば
下記式７により、演算回路１４ａ、１４ｂは、例えば下
記式８により、それぞれのブランチメトリックＩ
₁₀(z_t ) 、Ｉ₁₁(z_t ) 、Ｉ₀₁(z_t ) 、Ｉ₀₀(z_t ) を求め
るようにしてもよい。なお、ｔは、演算回路１１ａ〜１
４ａでは奇数であり、演算回路１１ｂ〜１４ｂでは偶数
である。The arithmetic circuits 11a and 11b are, for example, by the following equation 5, the arithmetic circuits 12a and 12b are, for example, by the following equation 6, the arithmetic circuits 13a and 13b are, for example, by the following equation 7, and the arithmetic circuits 14a and 14b are , For example, each branch metric I
It is also possible to obtain ₁₀ (z _t ), I ₁₁ (z _t ), I ₀₁ (z _t ), and I ₀₀ (z _t ). Note that t is the arithmetic circuits 11a to 1
4a is an odd number, and arithmetic circuits 11b to 14b are even numbers.

【００７２】 Ｉ₀₁(z_t ) ＝（ｚ_t −０)²・・・式５ Ｉ₁₀(z_t ) ＝（ｚ_t −Ａ)²・・・式６ Ｉ₀₀(z_t ) ＝（ｚ_t ＋Ａ)²・・・式７ Ｉ₁₁(z_t ) ＝（ｚ_t −０)²・・・式８ ＡＣＳ回路２０は、例えば上述の図２に示すように、連
続した３標本点の各状態を連続してそれぞれ連結する各
部分パスのメトリックをそれぞれ算出する８個の加算器
２１、２２、２３、２４、２５、２６、２７、２８と、
該加算器２１〜２８で算出された部分パスのメトリック
を比較する４つの比較器３１、３２、３３、３４と、該
比較器３１〜３４の比較結果に基づいて、上記加算器２
１〜２８からの部分パスのメトリックを切り換え選択す
る４個のセレクタ３５、３６、３７、３８とを備える。I ₀₁ (z _t ) = (z _t −0) ² ... Equation 5 I ₁₀ (z _t ) = (z _t −A) ² ... Equation 6 I ₀₀ (z _t ) = (z _t + A) ² ... Equation 7 I ₁₁ (z _t ) = (z _{t −} 0) ² ... Equation 8 The ACS circuit 20 has three consecutive sample points, for example, as shown in FIG. Eight adders 21, 22, 23, 24, 25, 26, 27, 28 for respectively calculating the metric of each partial path that continuously connects the states,
Based on the comparison results of the four comparators 31, 32, 33 and 34 for comparing the partial path metrics calculated by the adders 21 to 28 and the comparators 31 to 34, the adder 2
Four selectors 35, 36, 37 and 38 are provided for switching and selecting the metrics of the partial paths from 1 to 28.

【００７３】そして、例えば、加算器２１は、演算回路
１１ａから供給されるブランチメトリックＩ₁₀(z₁)と演
算回路１１ｂから供給されるブランチメトリックＩ₁₀(z
₂)を加算して、状態Ｓ１_t=0 −状態Ｓ１_t=1 −状態Ｓ１
_t=2 からなる部分パス（以下、部分パス（状態Ｓ１_t=0
−状態Ｓ１_t=1 −状態Ｓ１_t=2)という。）のメトリック
（Ｉ₁₀(z₁)＋Ｉ₁₀(z₂)) を求め、この部分パスのメトリ
ックを比較器３１とセレクタ３５に供給する。[0073] Then, for example, the adder 21, the arithmetic circuit 11a branch metric supplied from the I ₁₀ (z ₁₎ and the branch metric supplied from the arithmetic circuit 11b I ₁₀ (z
₂ ) is added, and state S1 _{t = 0} -state S1 _{t = 1} -state S1
Partial path consisting of _{t = 2} (hereinafter, partial path (state S1 _{t = 0}
-State S1 _{t = 1} -State S1 _{t = 2} ). ) (I ₁₀ (z ₁ ) + I ₁₀ (z ₂ )) is obtained, and the metric of this partial path is supplied to the comparator 31 and the selector 35.

【００７４】同様に、加算器２２は、演算回路１２ａか
らのブランチメトリックＩ₁₁(z₁)と演算回路１３ｂから
のブランチメトリックＩ₀₁(z₂)を加算して、部分パス
（状態Ｓ１_t=0 −状態Ｓ０_t=1 −状態Ｓ１_t=2)のメトリ
ック（Ｉ₁₁(z₁)＋Ｉ₀₁(z₂)) を求め、この部分パスのメ
トリックを比較器３１とセレクタ３５に供給する。Similarly, the adder 22 adds the branch metric I ₁₁ (z ₁ ) from the arithmetic circuit 12a and the branch metric I ₀₁ (z ₂ ) from the arithmetic circuit 13b to obtain a partial path (state S1 _{t =} The metric (I ₁₁ (z ₁ ) + I ₀₁ (z ₂ )) of ₀ -state S0 _{t = 1} -state S1 _{t = 2} ) is obtained, and the metric of this partial path is supplied to the comparator 31 and the selector 35.

【００７５】加算器２３は、演算回路１３ａからのブラ
ンチメトリックＩ₀₁(z₁)と演算回路１１ｂからのブラン
チメトリックＩ₁₀(z₂)を加算して、部分パス（状態Ｓ０
_t=0−状態Ｓ１_t=1 −状態Ｓ１_t=2)のメトリック（Ｉ
₀₁(z₁)＋Ｉ₁₀(z₂)) を求め、この部分パスのメトリック
を比較器３２とセレクタ３６に供給する。The adder 23 adds the branch metric I ₀₁ (z ₁ ) from the arithmetic circuit 13a and the branch metric I ₁₀ (z ₂ ) from the arithmetic circuit 11b to obtain a partial path (state S0).
_{t = 0} -state S1 _{t = 1} -state S1 _{t = 2} ) metric (I
₀₁ (z ₁ ) + I ₁₀ (z ₂ )) is obtained, and the metric of this partial path is supplied to the comparator 32 and the selector 36.

【００７６】加算器２４は、演算回路１４ａからのブラ
ンチメトリックＩ₀₀(z₁)と演算回路１３ｂからのブラン
チメトリックＩ₀₁(z₂)を加算して、部分パス（状態Ｓ０
_t=0−状態Ｓ０_t=1 −状態Ｓ１_t=2)のメトリック（Ｉ
₀₀(z₁)＋Ｉ₀₁(z₂)) を求め、この部分パスのメトリック
を比較器３２とセレクタ３６に供給する。The adder 24 adds the branch metric I ₀₀ (z ₁ ) from the arithmetic circuit 14 a and the branch metric I ₀₁ (z ₂ ) from the arithmetic circuit 13 b to obtain a partial path (state S 0
_{t = 0} -state S0 _{t = 1} -state S1 _{t = 2} ) metric (I
₀₀ (z ₁ ) + I ₀₁ (z ₂ )) is obtained, and the metric of this partial path is supplied to the comparator 32 and the selector 36.

【００７７】加算器２５は、演算回路１１ａからのブラ
ンチメトリックＩ₁₀(z₁)と演算回路１２ｂからのブラン
チメトリックＩ₁₁(z₂)を加算して、部分パス（状態Ｓ１
_t=0−状態Ｓ１_t=1 −状態Ｓ０_t=2)のメトリック（Ｉ
₁₀(z₁)＋Ｉ₁₁(z₂)) を求め、この部分パスのメトリック
を比較器３３とセレクタ３７に供給する。The adder 25 adds the branch metric I ₁₀ (z ₁ ) from the arithmetic circuit 11a and the branch metric I ₁₁ (z ₂ ) from the arithmetic circuit 12b to obtain a partial path (state S1.
_{t = 0} -state S1 _{t = 1} -state S0 _{t = 2} ) metric (I
₁₀ (z ₁ ) + I ₁₁ (z ₂ )) is obtained, and the metric of this partial path is supplied to the comparator 33 and the selector 37.

【００７８】加算器２６は、演算回路１２ａからのブラ
ンチメトリックＩ₁₁(z₁)と演算回路１４ｂからのブラン
チメトリックＩ₀₀(z₂)を加算して、部分パス（状態Ｓ１
_t=0−状態Ｓ０_t=1 −状態Ｓ０_t=2)のメトリック（Ｉ
₁₁(z₁)＋Ｉ₀₀(z₂)) を求め、この部分パスのメトリック
を比較器３３とセレクタ３７に供給する。The adder 26 adds the branch metric I ₁₁ (z ₁ ) from the arithmetic circuit 12a and the branch metric I ₀₀ (z ₂ ) from the arithmetic circuit 14b to obtain a partial path (state S1.
_{t = 0} -state S0 _{t = 1} -state S0 _{t = 2} ) metric (I
₁₁ (z ₁ ) + I ₀₀ (z ₂ )) is obtained, and the metric of this partial path is supplied to the comparator 33 and the selector 37.

【００７９】加算器２７は、演算回路１３ａからのブラ
ンチメトリックＩ₀₁(z₁)と演算回路１２ｂからのブラン
チメトリックＩ₁₁(z₂)を加算して、部分パス（状態Ｓ０
_t=0−状態Ｓ１_t=1 −状態Ｓ０_t=2)のメトリック（Ｉ
₀₁(z₁)＋Ｉ₁₁(z₂)) を求め、この部分パスのメトリック
を比較器３４とセレクタ３８に供給する。The adder 27 adds the branch metric I ₀₁ (z ₁ ) from the arithmetic circuit 13 a and the branch metric I ₁₁ (z ₂ ) from the arithmetic circuit 12 b to obtain a partial path (state S 0
_{t = 0} -state S1 _{t = 1} -state S0 _{t = 2} ) metric (I
₀₁ (z ₁ ) + I ₁₁ (z ₂ )) is obtained, and the metric of this partial path is supplied to the comparator 34 and the selector 38.

【００８０】加算器２８は、演算回路１４ａからのブラ
ンチメトリックＩ₀₀(z₁)と演算回路１４ｂからのブラン
チメトリックＩ₀₀(z₂)を加算して、部分パス（状態Ｓ０
_t=0−状態Ｓ０_t=1 −状態Ｓ０_t=2)のメトリック（Ｉ
₀₀(z₁)＋Ｉ₀₀(z₂)) を求め、この部分パスのメトリック
を比較器３４とセレクタ３８に供給する。The adder 28 adds the branch metric I ₀₀ (z ₁ ) from the arithmetic circuit 14 a and the branch metric I ₀₀ (z ₂ ) from the arithmetic circuit 14 b to obtain a partial path (state S 0
_{t = 0} -state S0 _{t = 1} -state S0 _{t = 2} ) metric (I
₀₀ (z ₁ ) + I ₀₀ (z ₂ )) is obtained, and the metric of this partial path is supplied to the comparator 34 and the selector 38.

【００８１】比較器３１は、加算器２１から供給される
部分パス（状態Ｓ１_t=0 −状態Ｓ１_t=1 −状態Ｓ１_t=2)
のメトリック（Ｉ₁₀(z₁)＋Ｉ₁₀(z₂)) と、加算器２２か
ら供給される部分パス（状態Ｓ１_t=0 −状態Ｓ０_t=1 −
状態Ｓ１_t=2)のメトリック（Ｉ₁₁(z₁)＋Ｉ₀₁(z₂)) とを
比較して、メトリック（計算値）が小さい方を選択する
ようにセレクタ３５を制御する。例えば、比較器３１
は、部分パス（状態Ｓ１_t=0 −状態Ｓ１_t=1 −状態Ｓ１
_t=2)のメトリックが小さいときは１を出力し、セレクタ
３５は、比較器３１の出力に基づいて、例えば比較結果
が１のときは、加算器２１から供給される部分パス（状
態Ｓ１_t=0 −状態Ｓ１_t=1 −状態Ｓ１_t=2)のメトリック
（Ｉ₁₀(z₁)＋Ｉ₁₀(z₂)) を選択し、比較結果が０のとき
は、加算器２２から供給される部分パス（状態Ｓ１_t=0
−状態Ｓ０_t=1 −状態Ｓ１_t=2)のメトリック（Ｉ₁₁(z₁)
＋Ｉ₀₁(z₂)) を選択して、選択したメトリックをＡＣＳ
回路４０に供給する。The comparator 31 supplies the partial path supplied from the adder 21 (state S1 _{t = 0} -state S1 _{t = 1} -state S1 _{t = 2} ).
(I ₁₀ (z ₁ ) + I ₁₀ (z ₂ )) and the partial path (state S1 _{t = 0} −state S0 _{t = 1} −) supplied from the adder 22.
The metric (I ₁₁ (z ₁ ) + I ₀₁ (z ₂ )) in the state S1 _{t = 2} ) is compared, and the selector 35 is controlled so that the one having the smaller metric (calculated value) is selected. For example, the comparator 31
Is a partial path (state S1 _{t = 0} -state S1 _{t = 1} -state S1
When the metric of _{t = 2} ) is small, 1 is output. Based on the output of the comparator 31, the selector 35 outputs the partial path (state S1 _{t t)} supplied from the adder 21 when the comparison result is 1, for example. _{= 0} -state S1 _{t = 1} -state S1 _{t = 2} ) metric (I ₁₀ (z ₁ ) + I ₁₀ (z ₂ )) is selected, and when the comparison result is 0, it is supplied from the adder 22. Partial path (state S1 _{t = 0}
-State S0 _{t = 1} -State S1 _{t = 2} ) metric (I ₁₁ (z ₁ )
Select + I ₀₁ (z ₂ )) to ACS the selected metric
Supply to the circuit 40.

【００８２】同様に、比較器３２は、加算器２３から供
給される部分パス（状態Ｓ０_t=0 −状態Ｓ１_t=1 −状態
Ｓ１_t=2)のメトリック（Ｉ₀₁(z₁)＋Ｉ₁₀(z₂)) と、加算
器２４から供給される部分パス（状態Ｓ０_t=0 −状態Ｓ
０_t=1 −状態Ｓ１_t=2)のメトリック（Ｉ₀₀(z₁)＋Ｉ₀₁(z
₂)) とを比較して、メトリックが小さい方を選択するよ
うにセレクタ３６を制御する。Similarly, the comparator 32 supplies the metric (I ₀₁ (z ₁ ) + I ₁₀ ) of the partial path (state S0 _{t = 0} -state S1 _{t = 1} -state S1 _{t = 2} ) supplied from the adder 23. (z ₂ )) and the partial path supplied from the adder 24 (state S0 _{t = 0} −state S
0 _{t = 1} -state S1 _{t = 2} ) metric (I ₀₀ (z ₁ ) + I ₀₁ (z
₂ )) is compared and the selector 36 is controlled so as to select one having a smaller metric.

【００８３】また、比較器３３は、加算器２５から供給
される部分パス（状態Ｓ１_t=0 −状態Ｓ１_t=1 −状態Ｓ
０_t=2)のメトリック（Ｉ₁₀(z₁)＋Ｉ₁₁(z₂)) と、加算器
２６から供給される部分パス（状態Ｓ１_t=0 −状態Ｓ０
_t=1 −状態Ｓ０_t=2)のメトリック（Ｉ₁₁(z₁)＋Ｉ
₀₀(z₂)) とを比較して、メトリックが小さい方を選択す
るようにセレクタ３７を制御する。Further, the comparator 33 supplies the partial path (state S1 _{t = 0} -state S1 _{t = 1} -state S) supplied from the adder 25.
0 _{t = 2} ) metric (I ₁₀ (z ₁ ) + I ₁₁ (z ₂ )) and the partial path (state S1 _{t = 0} −state S0) supplied from the adder 26.
_{t = 1} -state S0 _{t = 2} ) metric (I ₁₁ (z ₁ ) + I
₀₀ (z ₂ )) and controls the selector 37 to select the one with the smaller metric.

【００８４】また、比較器３４は、加算器２７から供給
される部分パス（状態Ｓ０_t=0 −状態Ｓ１_t=1 −状態Ｓ
０_t=2)のメトリック（Ｉ₀₁(z₁)＋Ｉ₁₁(z₂)) と、加算器
２８から供給される部分パス（状態Ｓ０_t=0 −状態Ｓ０
_t=1 −状態Ｓ０_t=2)のメトリック（Ｉ₀₀(z₁)＋Ｉ
₀₀(z₂)) とを比較して、メトリックが小さい方を選択す
るようにセレクタ３８を制御する。Further, the comparator 34 supplies the partial path (state S0 _{t = 0} -state S1 _{t = 1} -state S) supplied from the adder 27.
0 _{t = 2} ) metric (I ₀₁ (z ₁ ) + I ₁₁ (z ₂ )) and the partial path (state S0 _{t = 0} −state S0) supplied from the adder 28.
_{t = 1} -state S0 _{t = 2} ) metric (I ₀₀ (z ₁ ) + I
₀₀ (z ₂ )) and controls the selector 38 to select the one with the smaller metric.

【００８５】かくして、このＡＣＳ回路２０は、始点の
状態がＳ１から終点の状態がＳ１に到る２つの部分パス
のうちの尤度（メトリック）が高い（計算値が小さい）
部分パスと、始点の状態がＳ０から終点の状態がＳ１に
到る２つの部分パスのうちのメトリックが高い部分パス
と、始点の状態がＳ１から終点の状態がＳ０に到る２つ
の部分パスのうちのメトリックが高い部分パスと、始点
の状態がＳ０から終点の状態がＳ０に到る２つの部分パ
スのうちのメトリックが高い部分パスとを検出して、検
出した４つの部分パスのメトリックをＡＣＳ回路４０に
供給する。また、ＡＣＳ回路２０は、比較器３１〜３４
からの比較結果、すなわち選択した部分パスを示す情報
を、端子３ａ、３ｂ、３ｃ、３ｄを介してパスメモリ６
０に供給する。Thus, in the ACS circuit 20, the likelihood (metric) of the two partial paths from the start state S1 to the end state S1 is high (the calculated value is small).
Partial path, partial path with a high metric of two partial paths whose starting point state is S0 to ending point state is S1, and two partial path whose starting point state is from S1 to ending point state is S0 Of the four partial paths detected by detecting a partial path having a high metric and a partial path having a high metric of two partial paths having a start point state of S0 to an end point state of S0. Is supplied to the ACS circuit 40. Further, the ACS circuit 20 includes comparators 31 to 34.
From the path memory 6 via the terminals 3a, 3b, 3c and 3d.
Supply 0.

【００８６】ＡＣＳ回路４０は、例えば上述の図２に示
すように、始点のそれぞれの状態に到る２個のステート
メトリックＳＰ１、ＳＰ０と、上記ＡＣＳ回路２０から
供給される４個の部分パスのメトリックとを対応する始
点の状態毎に加算して、終点のそれぞれの状態に到る４
つのパスのステートメトリックを求める加算器４１、４
２、４３、４４と、該加算器４１〜４４で算出されたス
テートメトリックを比較する２つの比較器４５、４６
と、該比較器４５、４６の比較結果に基づいて、上記加
算器４１〜４４からのステートメトリックを切り換え選
択する２つのセレクタ４７、４８とを備える。The ACS circuit 40 has, for example, as shown in FIG. 2 described above, two state metrics SP1 and SP0 that reach the respective states of the starting points, and four partial paths supplied from the ACS circuit 20. Add each metric and each corresponding start point state to reach each end state 4
Adders 41 and 4 for obtaining the state metric of one path
2, 43, 44 and two comparators 45, 46 for comparing the state metrics calculated by the adders 41-44.
And two selectors 47 and 48 for switching and selecting the state metrics from the adders 41 to 44 based on the comparison results of the comparators 45 and 46.

【００８７】また、ステートメトリック記憶部５０は、
例えば上述の図２に示すように、上記セレクタ４６で選
択されたステートメトリックＳＰ１を記憶するメモリ５
１と、上記セレクタ４８で選択されたステートメトリッ
クＳＰ０を記憶するメモリ５２とを備える。Further, the state metric storage unit 50 is
For example, as shown in FIG. 2 described above, the memory 5 for storing the state metric SP1 selected by the selector 46.
1 and a memory 52 for storing the state metric SP0 selected by the selector 48.

【００８８】そして、加算器４１は、下記式９により、
セレクタ３５から供給される始点の状態がＳ１であって
終点の状態がＳ１の部分パスのメトリックと、メモリ５
１から供給される始点の状態Ｓ１に到るパスのステート
メトリックＳＰ１とを加算して、終点の状態Ｓ１に到る
パスのステートメトリックＳＰ１を求め、このステート
メトリックＳＰ１を比較器４５とセレクタ４７に供給す
る。Then, the adder 41 uses the following equation 9
The metric of the partial path supplied from the selector 35 is S1 and the end state is S1, and the memory 5
1 is added to the state metric SP1 of the path reaching the state S1 of the start point to obtain the state metric SP1 of the path reaching the state S1 of the end point, and this state metric SP1 is sent to the comparator 45 and the selector 47. Supply.

【００８９】 ＳＰ１＝min[Ｉ₁₀(z₁)＋Ｉ₁₀(z₂)，Ｉ₁₁(z₁)＋Ｉ₀₁(z₂)] ＋ＳＰ１ ・・・式９ ここで、min[Ｘ，Ｙ] は、ＸとＹの値が小さい方を選択
することを表す。SP1 = min [I ₁₀ (z ₁ ) + I ₁₀ (z ₂ ), I ₁₁ (z ₁ ) + I ₀₁ (z ₂ )] + SP 1 Equation 9 Here, min [X, Y] is It means that the one with the smaller value of X and Y is selected.

【００９０】同様に、加算器４２は、下記式１０によ
り、セレクタ３６から供給される始点の状態がＳ０であ
って終点の状態がＳ１の部分パスのメトリックと、メモ
リ５２から供給される始点の状態Ｓ０に到るパスのステ
ートメトリックＳＰ０とを加算して、終点の状態Ｓ１に
到るパスのステートメトリックＳＰ１を求め、このステ
ートメトリックＳＰ１を比較器４５とセレクタ４７に供
給する。Similarly, in the adder 42, the metric of the partial path whose start point state is S0 and whose end point state is S1 supplied from the selector 36 and the start point supplied from the memory 52 are calculated by the following expression 10. The state metric SP0 of the path reaching the state S0 is added to obtain the state metric SP1 of the path reaching the end state S1, and this state metric SP1 is supplied to the comparator 45 and the selector 47.

【００９１】 ＳＰ１＝min[Ｉ₀₁(z₁)＋Ｉ₁₀(z₂), Ｉ₀₀(z₁)＋Ｉ₀₁(z₂)] ＋ＳＰ０ ・・・式１０ また、加算器４３は、下記式１１により、セレクタ３７
から供給される始点の状態がＳ１であって終点の状態が
Ｓ０の部分パスのメトリックと、メモリ５１から供給さ
れる始点の状態Ｓ１に到るパスのステートメトリックＳ
Ｐ１とを加算して、終点の状態Ｓ０に到るパスのステー
トメトリックＳＰ０を求め、このステートメトリックＳ
Ｐ０を比較器４６とセレクタ４８に供給する。SP1 = min [I ₀₁ (z ₁ ) + I ₁₀ (z ₂ ), I ₀₀ (z ₁ ) + I ₀₁ (z ₂ )] + SP0 Equation 10 Further, the adder 43 is calculated by the following Equation 11. , Selector 37
Of the partial path whose start point state is S1 and whose end point state is S0 and the state metric S of the path reaching the start point state S1 which is supplied from the memory 51.
P1 is added to obtain the state metric SP0 of the path reaching the end state S0, and this state metric S0
P0 is supplied to the comparator 46 and the selector 48.

【００９２】 ＳＰ０＝min[Ｉ₁₀(z₁)＋Ｉ₁₁(z₂) ,Ｉ₁₁(z₁)＋Ｉ₀₀(z₂)] ＋ＳＰ０ ・・・式１１ また、加算器４４は、下記式１２により、セレクタ３８
から供給される始点の状態がＳ０であって終点の状態が
Ｓ０の部分パスのメトリックと、メモリ５１から供給さ
れる始点の状態Ｓ１に到るパスのステートメトリックＳ
Ｐ１とを加算して、終点の状態Ｓ０に到るパスのステー
トメトリックＳＰ０を求め、このステートメトリックＳ
Ｐ０を比較器４６とセレクタ４８に供給する。SP0 = min [I ₁₀ (z ₁ ) + I ₁₁ (z ₂ ), I ₁₁ (z ₁ ) + I ₀₀ (z ₂ )] + SP0 Equation 11 Further, the adder 44 uses the following Equation 12 , Selector 38
From the start point state S0 and the end point state S0 supplied from the memory 51 and the state metric S from the memory 51 to the start point state S1.
P1 is added to obtain the state metric SP0 of the path reaching the end state S0, and this state metric S0
P0 is supplied to the comparator 46 and the selector 48.

【００９３】 ＳＰ０＝min[Ｉ₀₁(z₁)＋Ｉ₁₁(z₂) ,Ｉ₀₀(z₁)＋Ｉ₀₀(z₂)] ＋ＳＰ１ ・・・式１２ 比較器４５は、加算器４１から供給される終点の状態Ｓ
１に到るパスのステートメトリックＳＰ１と、加算器４
２から供給される終点の状態Ｓ１に到るパスのステート
メトリックＳＰ１とを比較して、ステートメトリックＳ
Ｐ１が大きい方を選択するようにセレクタ３５を制御す
る。例えば、比較器４１は、加算器４１からのステート
メトリックＳＰ１が大きいときは１を出力し、セレクタ
４７は、比較器３１の出力に基づいて、例えば比較結果
が１のときは、加算器４１からのステートメトリックＳ
Ｐ１を選択し、比較結果が０のときは、加算器４２から
のステートメトリックＳＰ１を選択して、選択したステ
ートメトリックＳＰ１をメモリ５１に供給する。SP0 = min [I ₀₁ (z ₁ ) + I ₁₁ (z ₂ ), I ₀₀ (z ₁ ) + I ₀₀ (z ₂ )] + SP ₁ (Equation 12) The comparator 45 is supplied from the adder 41. State S of the end point
State metric SP1 of path to 1 and adder 4
2 is compared with the state metric SP1 of the path reaching the end point state S1 supplied from
The selector 35 is controlled so that the larger P1 is selected. For example, the comparator 41 outputs 1 when the state metric SP1 from the adder 41 is large, and the selector 47 outputs from the adder 41 based on the output of the comparator 31, for example, when the comparison result is 1. State metric S
When P1 is selected and the comparison result is 0, the state metric SP1 from the adder 42 is selected and the selected state metric SP1 is supplied to the memory 51.

【００９４】同様に、比較器４７は、加算器４４から供
給される終点の状態Ｓ０に到るパスのステートメトリッ
クＳＰ０と、加算器４４から供給される終点の状態Ｓ０
に到るパスのステートメトリックＳＰ０とを比較して、
ステートメトリックＳＰ０が大きい方を選択するように
セレクタ４８を制御する。Similarly, the comparator 47 supplies the state metric SP0 of the path reaching the end point state S0 supplied from the adder 44 and the end point state S0 supplied from the adder 44.
Compare with the state metric SP0 of the path to
The selector 48 is controlled so as to select the larger state metric SP0.

【００９５】かくして、このＡＣＳ回路４０は、終点の
状態がＳ１に到る２つのパスのうちのステートメトリッ
クＳＰ１が高い（計算値が小さい）パスと、終点の状態
がＳ０に到る２つのパスのうちのステートメトリックＳ
Ｐ０が高いパスとを検出して、検出した２つのパスのス
テートメトリックＳＰ１、ＳＰ０をステートメトリック
記憶部５０に供給する。また、ＡＣＳ回路４０は、比較
器４５、４６からの比較結果、すなわち選択したパスを
示す情報を、端子４ａ、４ｂを介してパスメモリ６０に
供給する。Thus, in the ACS circuit 40, of the two paths whose end states reach S1, the path whose state metric SP1 is high (the calculated value is small) and the two paths whose end states reach S0. State metric S of
A path having a high P0 is detected, and the state metrics SP1 and SP0 of the detected two paths are supplied to the state metric storage unit 50. Further, the ACS circuit 40 supplies the comparison result from the comparators 45 and 46, that is, the information indicating the selected path, to the path memory 60 via the terminals 4a and 4b.

【００９６】パスメモリ６０は、例えば図３に示すよう
に、各段が、奇数ビット用のセレクタ７１及びメモリ７
２からなる回路と、偶数ビット用のセレクタ７３及びメ
モリ７４からなる回路と、奇数ビット用のセレクタ７５
及びメモリ７６からなる回路と、偶数ビット用のセレク
タ７７及びメモリ７８からなる回路とから構成され、こ
れらの回路がパスが１本化されるのに必要なＫ個縦続接
続されたシフトレジスタを備える。For example, as shown in FIG. 3, the path memory 60 has a selector 71 and memory 7 for odd bits at each stage.
2, a circuit including a selector 73 for even bits and a memory 74, and a selector 75 for odd bits
And a memory 76 and a circuit including an even-bit selector 77 and a memory 78, and these circuits are provided with K shift registers cascade-connected to form a single path. .

【００９７】また、このパスメモリ６０は、上記比較器
３１〜３４からの比較結果に基づいて、上記セレクタ３
５〜３８で選択された部分パスの各ブランチに対応した
変調系列ｘ_t の値を選択する８個のセレクタ６１ａ、６
１ｂ、６２ａ、６２ｂ、６３ａ、６３ｂ、６４ａ、６４
ｂと、上記Ｋ段目のメモリ７２、７３の各出力をシリア
ルデータに変換して出力するパラレル／シリアル変換器
８１とを備える。Further, the path memory 60 uses the selector 3 based on the comparison result from the comparators 31 to 34.
Eight selectors 61a, 6 for selecting the value of the modulation sequence x _t corresponding to each branch of the partial path selected in 5 to 38
1b, 62a, 62b, 63a, 63b, 64a, 64
b, and a parallel / serial converter 81 that converts each output of the memories 72 and 73 at the Kth stage into serial data and outputs the serial data.

【００９８】そして、シフトレジスタの各段の接続は、
例えば＃ｋ（ｋ＝１〜Ｋ）段目のセレクタ７１に、＃
（ｋ−１）段目のメモリ７２、７６（以下、単にメモリ
７２_{#( k-1)}、７６_#(k-1)という。）の各出力が供給さ
れ、セレクタ７３_#kにメモリ７４_#(k-1)、７８_#(k-1)の
各出力が供給され、セレクタ７５_#kにメモリ７
２_#(k-1)、７６_#k-1の各出力が供給され、セレクタ７７
_#kにメモリ７４_#(k-1)、７８_#(k-1)の各出力が供給され
る接続となっている。なお、＃１段目のセレクタ７１_#1
には、端子５ａ、５ｂを介して供給される０、１を選択
するセレクタ６１ａの出力と、端子６ａ、６ｂを介して
供給される１、０を選択するセレクタ６２ａの出力とが
接続されている。また、セレクタ７３_#1には、端子５
ａ、５ｂを介して供給される０、１を選択するセレクタ
６１ｂ、６２ｂの各出力が接続されている。また、セレ
クタ７５_#1には、端子５ａ、５ｂを介して供給される
０、１を選択するセレクタ６３ａの出力と、端子６ａ、
６ｂを介して供給される１、０を選択するセレクタ６４
ａの出力とが接続されている。また、セレクタ７７_#1に
は、端子６ａ、６ｂを介して供給される１、０を選択す
るセレクタ６３ｂ、６４ｂの各出力が接続されている。The connection of each stage of the shift register is
For example, in the selector 71 at the #k (k = 1 to K) stage,
The respective outputs of the memories 72 and 76 of the (k-1) th stage (hereinafter simply referred to as memories 72 _{# ( k-1)} and 76 _{# (k-1))} are supplied to the selector 73 _#k and the memory 74 _{#. (k-1)} , 78 _{# (k-1)} outputs are supplied to the selector 75 _#k and the memory 7 is supplied.
2 _{# (k-1)} and 76 _{# k-1} outputs are supplied to the selector 77.
_The output of the memories 74 _{# (k-1)} and 78 _{# (k-1)} is supplied to _#k . In addition, the selector 71 _{# 1} of the first stage
The output of the selector 61a for selecting 0 and 1 supplied through the terminals 5a and 5b and the output of the selector 62a for selecting 1 and 0 supplied through the terminals 6a and 6b are connected to. There is. In addition, the selector 73 _{# 1} has a terminal 5
Outputs of selectors 61b and 62b for selecting 0 and 1 supplied via a and 5b are connected. Further, the selector 75 _{# 1} is provided with the output of the selector 63a for selecting 0 and 1 supplied via the terminals 5a and 5b and the terminal 6a,
Selector 64 for selecting 1, 0 supplied via 6b
The output of a is connected. Further, each output of selectors 63b, 64b for selecting 1, 0 supplied via terminals 6a, 6b is connected to the selector 77 _{# 1} .

【００９９】そして、セレクタ６１ａ、６１ｂは、端子
３ａを介し、比較器３１から比較結果として例えば１が
供給されると、端子５ａを介して供給される０を選択
し、比較結果として０が供給されると、端子５ｂを介し
て供給される１を選択する。Then, the selectors 61a and 61b select 0 supplied via the terminal 5a when, for example, 1 is supplied as the comparison result from the comparator 31 via the terminal 3a, and 0 is supplied as the comparison result. Then, 1 supplied via the terminal 5b is selected.

【０１００】同様に、端子３ｂを介し、比較器３２から
比較結果として例えば１が供給されると、セレクタ６２
ａは、端子６ａを介して供給される１を選択し、セレク
タ６２ｂは、端子５ａを介して供給される０を選択し、
比較結果として０が供給されると、セレクタ６２ａは、
端子６ｂを介して供給される０を選択し、セレクタ６２
ｂは、端子５ｂを介して供給される１を選択する。Similarly, when 1 is supplied as the comparison result from the comparator 32 through the terminal 3b, the selector 62
a selects 1 supplied through the terminal 6a, and the selector 62b selects 0 supplied through the terminal 5a,
When 0 is supplied as the comparison result, the selector 62a
Select 0 supplied through the terminal 6b to select the selector 62.
b selects 1 supplied via terminal 5b.

【０１０１】また、端子３ｃを介し、比較器３３から比
較結果として例えば１が供給されると、セレクタ６３ａ
は、端子５ａを介して供給される０を選択し、セレクタ
６３ｂは、端子６ａを介して供給される１を選択し、比
較結果として０が供給されると、セレクタ６３ａは、端
子５ｂを介して供給される１を選択し、セレクタ６３ｂ
は、端子６ｂを介して供給される０を選択する。When 1 is supplied as the comparison result from the comparator 33 through the terminal 3c, the selector 63a
Selects 0 supplied through the terminal 5a, the selector 63b selects 1 supplied through the terminal 6a, and when 0 is supplied as a comparison result, the selector 63a selects through the terminal 5b. 1 to be supplied by the selector 63b
Selects 0 supplied through terminal 6b.

【０１０２】また、セレクタ６４ａ、６４ｂは、端子３
ｄを介し、比較器３４から比較結果として例えば１が供
給されると、端子６ａを介して供給される１を選択し、
比較結果として０が供給されると、端子６ｂを介して供
給される０を選択する。The selectors 64a and 64b have terminals 3
When, for example, 1 is supplied as a comparison result from the comparator 34 via d, 1 selected via the terminal 6a is selected,
When 0 is supplied as the comparison result, 0 supplied via the terminal 6b is selected.

【０１０３】かくして、セレクタ６１ａ〜６４ｂは、Ａ
ＣＳ回路２０の比較器３１〜３４からの比較結果、すな
わち選択した部分パスを示す情報に基づいて、ＡＣＳ回
路２０のセレクタ３５〜３８で選択された部分パスの各
ブランチに対応した変調系列ｘ_t の値を選択して、選択
した０又は１をセレクタ７１_#1、７３_#1、７５_#1、７７
_#1に供給する。Thus, the selectors 61a-64b are
Based on the comparison result from the comparators 31 to 34 of the CS circuit 20, that is, the information indicating the selected partial path, the modulation sequence x _t corresponding to each branch of the partial path selected by the selectors 35 to 38 of the ACS circuit 20. Select the value of and select the selected 0 or 1 as selector 71 _{# 1} , 73 _{# 1} , 75 _{# 1} , 77
Supply to _{# 1} .

【０１０４】セレクタ７１_#1、は、端子４ａを介し、比
較器４５から比較結果として１が供給されると、セレク
タ６１ａの出力を選択し、このとき、セレクタ７３_#1は
セレクタ６１ｂの出力を選択し、ｋ段目のセレクタ７１
_#kは、メモリ７２_#(k-1)の出力を選択し、セレクタ７３
_#kは、メモリ７４_#(k-1)の出力を選択する。The selector 71 _{# 1} selects the output of the selector 61a when 1 is supplied as the comparison result from the comparator 45 via the terminal 4a, and at this time, the selector 73 _{# 1} changes the output of the selector 61b. Select the k-th stage selector 71
_#k selects the output of the memory 72 _{# (k-1)} , and the selector 73
_#k selects the output of the memory 74 _{# (k-1)} .

【０１０５】一方、比較結果として０が供給されると、
セレクタ７１_#1、は、セレクタ６２ａの出力を選択し、
セレクタ７３_#1はセレクタ６２ｂの出力を選択し、セレ
クタ７１_#kはメモリ７６_#(k-1)の出力を選択し、セレク
タ７３_#kは、メモリ７８_{#(k- 1)}の出力を選択する。On the other hand, when 0 is supplied as the comparison result,
The selector 71 _{# 1} selects the output of the selector 62a,
The selector 73 _{# 1} selects the output of the selector 62b, the selector 71 _#k selects the output of the memory 76 _{# (k-1)} , and the selector 73 _#k selects the output of the memory 78 _{# (k- 1).} To do.

【０１０６】同様に、端子４ｂを介し、比較器４６から
比較結果として１が供給されると、セレクタ７５_#1は、
セレクタ６３ａの出力を選択し、セレクタ７７_#1はセレ
クタ６３ｂの出力を選択し、セレクタ７５_#kは、メモリ
７２_#(k-1)の出力を選択し、セレクタ７７_#kは、メモリ
７４_#(k-1)の出力を選択する。一方、比較結果として０
が供給されると、セレクタ７５_#1、は、セレクタ６４ａ
の出力を選択し、セレクタ７７_#1はセレクタ６４ｂの出
力を選択し、セレクタ７５_#kはメモリ７６_{#(k- 1)}の出力
を選択し、セレクタ７７_#kは、メモリ７８_#(k-1)の出力
を選択する。Similarly, when 1 is supplied as the comparison result from the comparator 46 through the terminal 4b, the selector 75 _{# 1} changes
The output of the selector 63a is selected, the selector 77 _{# 1} selects the output of the selector 63b, the selector 75 _#k selects the output of the memory 72 _{# (k-1)} , and the selector 77 _#k selects the memory 74 _#. Select the output of _(k-1) . On the other hand, the comparison result is 0
Is supplied, the selector 75 _{# 1} is connected to the selector 64a.
, The selector 77 _{# 1} selects the output of the selector 64b, the selector 75 _#k selects the output of the memory 76 _{# (k- 1)} , and the selector 77 _#k selects the memory 78 _{# (k-} Select the output of ₁₎ .

【０１０７】かくして、セレクタ７１_#k、７３_#k、７５
_#k、７７_#kは、ＡＣＳ回路４０の比較器４５、４６から
の比較結果、すなわち選択したパスを示す情報に基づい
て、ＡＣＳ回路４０のセレクタ４７、４８で選択された
パスの各ブランチに対応した変調系列ｘ_t の値を選択
し、メモリ７２_#k、７４_#k、７６_#k、７８_#kは、これら
の値を記憶する。そして、Ｋ段目のメモリ７２_#K、７４
_#Kから、選択されたパスに対応した変調系列ｘ_t が、奇
数サンプルデータｚ_t と偶数サンプルデータｚ_tとに分
離されて出力される。Thus, the selectors 71 _#k , 73 _#k and 75
_#k and 77 _#k are assigned to the branches of the paths selected by the selectors 47 and 48 of the ACS circuit 40 based on the comparison result from the comparators 45 and 46 of the ACS circuit 40, that is, the information indicating the selected path. The values of the corresponding modulation sequence x _t are selected, and the memories 72 _#k , 74 _#k , 76 _#k , 78 _#k store these values. Then, the _Kth memory 72 _#K , 74
_{From #K} , the modulation sequence x _t corresponding to the selected path is separated and output as odd sample data z _t and even sample data z _t .

【０１０８】Ｐ／Ｓ変換器８１は、パラレルデータとし
て供給される再生された変調系列ｘ _t をシリアルデータ
に変換し、端子２ａを介し、復号データとして復調器
（例えば図１に示す復調器１１０）に出力する。なお、
Ｋ段目のメモリ７６_#K、７８_#Kからも同じデータが出力
されるので、これらのメモリ７６_#K、７８_#Kの出力をＰ
／Ｓ変換器でシリアルデータに変換し、復号データとし
て出力するようにしてもよい。また、ＡＣＳ回路４０と
ステートメトリック記憶部５０の間にＡＣＳ回路４０で
求められたステートメトリックを正規化する正規化部を
設けるようにしてもい。 なお、上述の実施例では、ト
レリス線図における状態の数Ｍを２とし、始点と終点の
間隔Ｎを２としているが、本発明では、これらの値は２
に限定されるものではなく、例えば始点と終点の間隔Ｎ
をさらに大きくすると、ビタビ復号の動作速度を制限す
るループ内のＡＣＳ回路４０に許容される処理時間を、
従来の装置に比してＮ倍に長くすることができ、情報を
伝送する伝送速度を速くすることができる。The P / S converter 81 outputs parallel data.
Regenerated modulation sequence x supplied by _tThe serial data
To a demodulator as decoded data via the terminal 2a.
(For example, demodulator 110 shown in FIG. 1). In addition,
Kth memory 76_#K, 78_#KOutput the same data from
These memory 76_#K, 78_#KOutput of P
Converted to serial data with the / S converter and used as decoded data
You may make it output it. In addition, the ACS circuit 40
The ACS circuit 40 is provided between the state metric storage units 50.
A normalization unit that normalizes the obtained state metric
It may be provided. In the above embodiment,
The number M of states in the Lelys diagram is set to 2 and the start and end points are
Although the interval N is 2, these values are 2 in the present invention.
Is not limited to, for example, the interval N between the start point and the end point
Further increases the Viterbi decoding operation speed.
The processing time allowed for the ACS circuit 40 in the loop
It can be made N times longer than conventional devices,
The transmission speed for transmission can be increased.

【０１０９】[0109]

【発明の効果】以上の説明で明かなように、本発明で
は、始点のＭ個の状態のうちの１つの状態と、始点から
Ｎ標本点離れた終点のＭ個の状態のうちの１つの状態と
をそれぞれ連結する複数の部分的なパスの尤度を算出す
ると共に、各部分的なパスの尤度に基づいて、尤度が最
も高い部分的なパスを検出する処理を、始点と終点の全
て状態のＭ×Ｍ個の組合せで繰り返す。この検出された
Ｍ×Ｍ個の部分的なパスの尤度と、始点のそれぞれの状
態に到るＭ個のパスの尤度とを対応する始点の状態毎に
加算して、終点のそれぞれの状態に到るＭ×Ｍ個のパス
の尤度を求めると共に、各パスの尤度に基づいて、尤度
が最も高いパスを終点のＭ個の状態毎に検出する。そし
て、検出されたＭ個のパスの尤度を記憶すると共に、記
憶した各パスの尤度を、Ｎ標本点後に始点のそれぞれの
状態に到るＭ個のパスの尤度とする。これにより、本発
明では、ビタビ復号の動作速度を制限するループ内の演
算処理に許容される時間を、従来の装置に比してＮ倍に
することができ、従来の装置に比して情報を伝送する伝
送速度を速くすることができる。As is apparent from the above description, according to the present invention, one of the M states at the start point and one of the M states at the end point N sample points away from the start point. The process of calculating the likelihood of a plurality of partial paths that respectively connect the states and the process of detecting the partial path with the highest likelihood based on the likelihood of each of the partial paths is performed. Repeat with M × M combinations of all states. The detected likelihoods of the M × M partial paths and the likelihoods of the M paths reaching each state of the start point are added for each corresponding state of the start point, and each of the end points is added. Likelihoods of M × M paths reaching a state are obtained, and based on the likelihood of each path, the path having the highest likelihood is detected for each of the M states at the end point. Then, the detected likelihoods of the M paths are stored, and the stored likelihoods of the respective paths are set as the likelihoods of the M paths reaching the respective states of the starting point after N sample points. As a result, in the present invention, the time allowed for the arithmetic processing in the loop that limits the operation speed of Viterbi decoding can be N times as large as that of the conventional apparatus, and the information can be made as compared with the conventional apparatus. The transmission speed for transmitting can be increased.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を適用したビタビ復号装置の具体的な構
成を示すブロック図である。FIG. 1 is a block diagram showing a specific configuration of a Viterbi decoding device to which the present invention has been applied.

【図２】上記ビタビ復号装置を構成するブランチメトリ
ック計算部、ＡＣＳ回路、ステートメトリック記憶部の
具体的な回路構成を示すブロック図である。FIG. 2 is a block diagram showing a specific circuit configuration of a branch metric calculation unit, an ACS circuit, and a state metric storage unit that form the Viterbi decoding device.

【図３】上記ビタビ復号装置を構成するパスメモリの具
体的な回路構成を示すブロック図である。FIG. 3 is a block diagram showing a specific circuit configuration of a path memory which constitutes the Viterbi decoding device.

【図４】ビタビ復号を適用したデータ記録再生装置の構
成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a data recording / reproducing device to which Viterbi decoding is applied.

【図５】パーシャルレスポンス（１，１）を適用した伝
送システムの等価回路を示すブロック図である。FIG. 5 is a block diagram showing an equivalent circuit of a transmission system to which the partial response (1,1) is applied.

【図６】上記伝送システムの動作を説明するための状態
遷移図である。FIG. 6 is a state transition diagram for explaining the operation of the transmission system.

【図７】上記伝送システムの動作を説明するためのトレ
リス線図である。FIG. 7 is a trellis diagram for explaining the operation of the transmission system.

【図８】パーシャルレスポンス（１，１）を適用したデ
ータ記録再生装置の動作を説明するためのトレリス線図
である。FIG. 8 is a trellis diagram for explaining the operation of the data recording / reproducing device to which the partial response (1, 1) is applied.

【図９】上記データ記録再生装置を構成するビタビ復号
器の構成を示すブロック図である。FIG. 9 is a block diagram showing a configuration of a Viterbi decoder which constitutes the data recording / reproducing apparatus.

【図１０】上記ビタビ復号器を構成するブランチメトリ
ック計算部、ＡＣＳ回路、ステートメトリック記録部の
回路構成を示すブロック図である。FIG. 10 is a block diagram showing a circuit configuration of a branch metric calculation unit, an ACS circuit, and a state metric recording unit which form the Viterbi decoder.

【図１１】上記ビタビ復号器を構成するパスメモリの回
路構成を示すブロック図である。FIG. 11 is a block diagram showing a circuit configuration of a path memory which constitutes the Viterbi decoder.

【符号の説明】[Explanation of symbols]

１０ ブランチメトリック計算部 １１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂ、１
４ａ、１４ｂ 演算回路 ２０ ＡＣＳ回路 ２１、２２、２３、２４、２５、２６、２７、２８ 加
算器 ３１、３２、３３、３４ 比較器 ３５、３６、３７、３８ セレクタ ４０ ＡＣＳ回路 ４１、４２、４３、４４ 加算器 ４５、４６ 比較器 ４７、４８ セレクタ ５０ ステートメトリック記憶部 ５１、５２ メモリ ６０ パスメモリ ７１_#k、７３_#k、７５_#k、７７_#k セレクタ ７２_#k、７４_#k、７６_#k、７８_#k メモリ10 branch metric calculators 11a, 11b, 12a, 12b, 13a, 13b, 1
4a, 14b Arithmetic circuit 20 ACS circuit 21, 22, 23, 24, 25, 26, 27, 28 Adder 31, 32, 33, 34 Comparator 35, 36, 37, 38 Selector 40 ACS circuit 41, 42, 43 , 44 adder 45, 46 comparator 47, 48 selector 50 state metric memory 51, 52 memory 60 path memory 71 _#k , 73 _#k , 75 _#k , 77 _#k selector 72 _#k , 74 _#k , 76 _#k , 78 _#k memory

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 ビタビ復号の系を表現するＭ（Ｍ＞１：
整数）個の状態の時間的な推移を表すトレリス線図にお
いて、始点のＭ個の状態のうちの１つの状態と、上記始
点からＮ（Ｎ＞１：整数）標本点離れた終点のＭ個の状
態のうちの１つの状態とをそれぞれ連結する複数の部分
的なパスの尤度を算出すると共に、該各部分的なパスの
尤度に基づいて、尤度が最も高い部分的なパスを検出す
る処理を、上記始点と終点の全て状態のＭ×Ｍ個の組合
せで繰り返す第１の工程と、 上記始点のそれぞれの状態に到るＭ個のパスの尤度と、
上記第１の工程で検出されたＭ×Ｍ個の部分的なパスの
尤度とを対応する始点の状態毎に加算して、上記終点の
それぞれの状態に到るＭ×Ｍ個のパスの尤度を求めると
共に、該各パスの尤度に基づいて、尤度が最も高いパス
を上記終点のＭ個の状態毎に検出する第２の工程と、 該第２の工程で検出されたＭ個のパスの尤度を記憶する
と共に、該記憶した各パスの尤度を、Ｎ標本点後に上記
始点のそれぞれの状態に到るＭ個のパスの尤度とする第
３の工程を有することを特徴とするビタビ復号方法。1. M (M> 1 :) that represents a Viterbi decoding system.
(Integer), in a trellis diagram representing the temporal transition of the states, one of the M states at the starting point and the M points at the end point N (N> 1: integer) sample points away from the starting point. And calculating the likelihoods of a plurality of partial paths that respectively connect one of the states, and the partial path with the highest likelihood based on the likelihood of each of the partial paths. A first step of repeating the detecting process with M × M combinations of all the states of the start point and the end point; likelihoods of M paths reaching each state of the start point;
The likelihoods of the M × M partial paths detected in the first step are added for each state of the corresponding start point, and the M × M paths reaching each state of the end point are added. The second step of obtaining the likelihood and detecting the path having the highest likelihood for each of the M states of the end points based on the likelihood of each path, and the M detected in the second step. A third step of storing the likelihoods of the individual paths and using the stored likelihoods of the individual paths as the likelihoods of the M paths reaching the respective states of the starting point after N sample points. A Viterbi decoding method characterized by. 【請求項２】 前記第１の工程は、 互いにＮ標本点離れた始点と終点間において、互いに隣
接した標本点のＭ個の状態とＭ個の状態をそれぞれ連結
する複数の枝の尤度を算出する第４の工程と、 該第４の工程で算出された各枝の尤度を加算して、前記
複数の部分的なパスの尤度を求める第５の工程と、 該第４の工程で求められた各部分的なパスの尤度を比較
して、尤度が最も高い部分的なパスを、前記終点のＭ個
の状態毎に検出する第６の工程からなることを特徴とす
る請求項１記載のビタビ復号方法。2. The first step is to calculate the likelihoods of a plurality of branches connecting M states and M states of adjacent sample points between a start point and an end point that are N sample points apart from each other. A fourth step of calculating, a fifth step of adding the likelihoods of the respective branches calculated in the fourth step to obtain the likelihoods of the plurality of partial paths, and the fourth step It is characterized by comprising a sixth step of comparing the likelihoods of the respective partial paths obtained in 1. and detecting the partial path having the highest likelihood for each of the M states of the end points. The Viterbi decoding method according to claim 1. 【請求項３】 前記始点又は終点の状態の数Ｍを２と
し、前記始点と終点の間隔Ｎを２とすることを特徴とす
る請求項１又は２記載のビタビ復号方法。3. The Viterbi decoding method according to claim 1, wherein the number M of states of the start point or the end point is 2, and the interval N between the start point and the end point is 2. 【請求項４】 ビタビ復号の系を表現するＭ（Ｍ＞１：
整数）個の状態の時間的な推移を表すトレリス線図にお
いて、始点のＭ個の状態のうちの１つの状態と、上記始
点からＮ（Ｎ＞１：整数）標本点離れた終点のＭ個の状
態のうちの１つの状態とをそれぞれ連結する複数の部分
的なパスの尤度を算出すると共に、該各部分的なパスの
尤度に基づいて、尤度が最も高い部分的なパスを、上記
始点と終点の全ての状態のＭ×Ｍ個の組合せで求める第
１の演算手段と、 上記始点のそれぞれの状態に到るＭ個のパスの尤度と、
上記第１の演算手段から供給されるＭ×Ｍ個の部分的な
パスの尤度とを対応する始点の状態毎に加算して、上記
終点のそれぞれの状態に到るＭ×Ｍ個のパスの尤度を求
めると共に、該各パスの尤度に基づいて、尤度が最も高
いパスを上記終点のＭ個の状態毎に検出する第２の演算
手段と、 該第２の演算手段からのＭ個のパスの尤度を記憶すると
共に、該記憶した各パスの尤度を、Ｎ標本点後に上記始
点のそれぞれの状態に到るＭ個のパスの尤度として、上
記第２の演算手段に供給する記憶手段とを備えることを
特徴とするビタビ復号装置。4. M (M> 1 :) that represents a Viterbi decoding system.
(Integer), in a trellis diagram representing the temporal transition of the states, one of the M states at the starting point and the M points at the end point N (N> 1: integer) sample points away from the starting point. And calculating the likelihoods of a plurality of partial paths that respectively connect one of the states, and the partial path with the highest likelihood based on the likelihood of each of the partial paths. , A first calculation means obtained by M × M combinations of all the states of the start point and the end point, and likelihoods of M paths reaching each state of the start point,
Likelihoods of M × M partial paths supplied from the first computing means are added for each state of the corresponding start point, and M × M paths reaching each state of the end point are added. And a second computing means for detecting the likelihood of each of the M states of the end points based on the likelihood of each of the paths, and the second computing means. The second computing means stores the likelihoods of the M paths and uses the stored likelihoods of the paths as the likelihoods of the M paths reaching the respective states of the starting point after N sample points. A Viterbi decoding device comprising: 【請求項５】 前記第１の演算手段は、 互いにＮ標本点離れた始点と終点間において、互いに隣
接した標本点のＭ個の状態とＭ個の状態をそれぞれ連結
する枝の尤度を算出する枝尤度計算手段と、 該枝尤度計算手段からの各枝の尤度を加算して、前記Ｍ
×Ｍ個の部分的なパスの尤度を求める部分パス尤度計算
手段と、 該部分パス尤度計算手段からの部分的なパスの尤度を比
較して、尤度が最も高い部分的なパスを、前記終点のＭ
個の状態毎に検出する比較手段とを備えることを特徴と
する請求項４記載のビタビ復号装置。5. The first calculation means calculates the likelihoods of branches connecting the M states and the M states of adjacent sample points between a start point and an end point that are N sample points apart from each other. Branch likelihood calculation means and the likelihood of each branch from the branch likelihood calculation means are added to obtain the M
The partial path likelihood calculating means for calculating the likelihoods of the × M partial paths and the partial path likelihoods from the partial path likelihood calculating means are compared to determine the partial path with the highest likelihood. The path is M at the end point
The Viterbi decoding apparatus according to claim 4, further comprising a comparing unit that detects each state. 【請求項６】 前記始点又は終点の状態の数Ｍを２と
し、前記始点と終点の間隔Ｎを２とすることを特徴とす
る請求項４又は５記載のビタビ復号装置。6. The Viterbi decoding apparatus according to claim 4, wherein the number M of states of the start point or the end point is 2, and the interval N between the start point and the end point is 2.