JPH088393A - 半導体装置 - Google Patents

半導体装置

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JPH088393A
JPH088393A JP6142034A JP14203494A JPH088393A JP H088393 A JPH088393 A JP H088393A JP 6142034 A JP6142034 A JP 6142034A JP 14203494 A JP14203494 A JP 14203494A JP H088393 A JPH088393 A JP H088393A
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JP
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insulating layer
substrate
semiconductor device
thin film
wiring pattern
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Withdrawn
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English (en)
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Takeshi Sohara
剛 曽原
Hirohisa Matsuki
浩久 松木
Toshiyuki Kuramochi
俊幸 倉持
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 本発明はマルチチップモジュール型の半導体
装置に関し、信頼性の向上を実現することを目的とす
る。 【構成】 セラミック基板５１と、薄膜多層基板５２
と、ベアチップと、実装のためのリード５５とを有す
る。薄膜多層基板５２は、基板本体７０と、薄膜多層配
線層７１とを有する。薄膜多層配線層７１は、絶縁層７
３-1〜７３-3と、配線パターン７４と、ビア構造部７５
と、デ・カップキャパシタ７２とを有する。絶縁層７３
-1〜７３-3は、感光性物質が混合している混合樹脂製の
絶縁層本体１００と、これを覆うＢＯＢ製の被覆絶縁層
部１０１とを有し、上面は平滑である。ビア構造部７５
は、ビアが重なり合わずに互いにずれている構造を有す
る。デ・カップリングキャパシタ７２は、一対の櫛歯状
電極が組合わされた構成を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
マルチチップモジュール構造の半導体装置に関する。
【０００２】近年、電子装置においては、取扱う信号の
周波数が１００ＭＨｚ以上と相当に高くなってきてい
る。
【０００３】これに伴って、電子装置に組込まれる半導
体装置は、高周波数に対応可能であることが要求されて
きている。
【０００４】この要求を満たす半導体装置として、現在
は、薄膜多層基板上にベアＬＳＩが実装されたマルチチ
ップモジュール構造の半導体装置が多く用いられてい
る。
【０００５】
【従来の技術】図１３は従来のマルチチップモジュール
構造の半導体装置１０の一部を拡大して示す。
【０００６】半導体装置１０は、セラミック基板１１、
薄膜多層基板１２、ベアチップ１３、リード１４、及び
ワイヤ１５等を有する。
【０００７】ベアチップ１３は、フリップチップ方式
で、薄膜多層基板１２上に、複数実装してある。
【０００８】薄膜多層基板１２は、Ｓｉ製の基板本体２
０と、この上面の薄膜多層配線層２１とよりなる。
【０００９】薄膜多層配線層２１は、最下部に、デ・カ
ップリングキャパシタ２２を有し、この上側に、絶縁層
２３とＣｕ製の配線パターン２４と交互に複数有し、且
つビア２５を有する構造を有する。
【００１０】デ・カップリングキャパシタ２２は、ベア
チップ１３が動作することに伴って発生するスイッチン
グノイズを抑えて、電圧Ｖｃｃを安定化させる働きをす
るものであり、基板本体１２と略同じ大きさを有する、
一対の電極としてのＣｕ膜３０，３１と、この間の誘電
体層３２とよりなる構造を有する。
【００１１】絶縁層２３は、感光物質が混合してある混
合ポリイミド樹脂である。
【００１２】感光性物質を混入させるのは、感光基とポ
リイミドとの複雑な合成反応を用いないことにより安価
な絶縁材料となり、装置全体のコストを下げることがで
きるからである。
【００１３】ビア２５は、三つのビア部３５，３６，３
７が、同じ位置に重なっている構造を有する。
【００１４】
【発明が解決しようとする課題】従来の半導体装置１０
は、薄膜多層配線層２１の部分に、解決しようとする課
題を有する。具体的には、デ・カップリングキャパシタ
２２、Ｃｕ配線層２４、ビア２５について、夫々解決し
ようとする課題を有している。
【００１５】デ・カップリングキャパシタ２２に関す
る解決しようとする課題 電圧安定化のためには、デ・カップリングキャパシタ２
２は、静電容量が出来るだけ大きいことが必要である。
【００１６】このため、Ｃｕ膜３０，３１は、広い面積
を有しており、誘電体層３２は、出来る限り薄くしてあ
る。
【００１７】このため、誘電体層３２にピンホールが生
じ易く、このピンホールが原因で、上下のＣｕ膜３０，
３１が短絡し、デ・カップリングキャパシタ２２が不良
となってしまうことが起き易かった。
【００１８】Ｃｕ配線層２４に関する解決しようとす
る課題 Ｃｕ配線層２４の下地面である絶縁層２３の表面２３ａ
は、感光性物質の存在によって、１〜２μｍの微細な凹
凸を有する粗面となっている。
【００１９】Ｃｕ配線層２４は、Ｃｕをスパッタリング
して、Ｃｕの膜を形成し、次いで、エッチングを行って
形成される。
【００２０】上記の微細な凹凸がスパッタリングに悪影
響を及ぼし、Ｃｕ膜は局所的な膜厚のバラツキを有する
ものとなる。このため、エッチングして形成された配線
パターン２４は、局所的に薄い部分を有するものとな
り、体積電気抵抗率が理論値の数倍大きくなってしま
う。
【００２１】本発明者は、配線パターン２４の体積電気
抵抗率を測定したところ、５．３０μΩｃｍであった。
この値は、理論値である１．６７μΩｃｍの約３倍大き
い。このため、半導体装置の動作時に配線パターン２４
が異常に発熱し、これが原因でマイグレーションが進
み、絶縁層２３の材質を変化させ、絶縁性を低下させて
しまう。絶縁層２３の絶縁性の低下が進行すると、絶縁
層２３の上側の配線パターン２４と下側の配線パターン
２４とが短絡する事故を起こしてしまう。
【００２２】また、薄膜多層基板１２は、設計値からか
なり外れた特性を有するものとなってしまい、結果的に
は、半導体装置１０の特性を低下させていた。
【００２３】また、最悪の場合には、配線パターン２４
が断線してしまうこともあった。
【００２４】ビア２５に関する解決しようとする課題 ビア部が同じ個所に形成されているため、ビア部が重な
るにつれて、ビア部が深く、急峻となって、符号３８で
示すように、一部が薄くなってしまう。
【００２５】このことによって、ビア２５の信頼性が低
下してしまう。
【００２６】そこで、本発明は、上記の課題を解決した
半導体装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】請求項１の発明は、基板
本体と、該基板本体の表面の薄膜多層配線層とよりなる
基板と、該基板に実装された半導体部品と、実装のため
の端子とを有し、上記薄膜多層配線層は、絶縁層と、配
線パターンとが順次積み重なった構造を有し、上記絶縁
層は、添加材が混合してある混合樹脂製の絶縁層本体
と、該絶縁層本体を覆う、添加材を有しない絶縁材料製
の被覆絶縁層部とよりなり、上記配線パターンが、上記
被覆絶縁層部の表面上に存在する構成としたものであ
る。
【００２８】請求項２の発明は、上記被覆絶縁層部は、
上記絶縁層本体の厚さより薄い厚さを有する構成とした
ものである。
【００２９】請求項３の発明は、上記被覆絶縁層部の絶
縁材料は、ＢＣＢ，ポリイミド樹脂，エポキシ樹脂又は
ＳＯＧのうちのいずれか一つである構成としたものであ
る。請求項４の発明は、基板本体と、該基板本体の表面
の薄膜多層配線層とよりなる基板と、該基板に実装され
た半導体部品と、実装のための端子とを有し、上記薄膜
多層配線層は、絶縁層と、配線パターンとが順次積み重
なっており、且つビア構造部を有する構造を有し、該ビ
ア構造部は、放射状に配された複数の腕部を有する形状
を有し、上記個々の絶縁層の上面の同じ位置に、各腕部
が対向する位置関係で配してあり、間に絶縁層を挟んで
積み重なっている複数のビア用パッドと、上記各絶縁層
を挟んで対向する二つのビア用パッドの対応する腕部の
間を電気的に接続するビアとよりなり、上記ビアは、重
なり合わない位置関係を有する構成としたものである。
【００３０】請求項５の発明は、基板本体と、該基板本
体の表面の薄膜多層配線層とよりなる基板と、該基板に
実装された半導体部品と、実装のための端子とを有し、
上記薄膜多層配線層は、複数の絶縁層と、複数配線パタ
ーンとが順次積み重なり合っており、且つデ・カップリ
ングキャパシタを有する構造を有し、該デ・カップリン
グキャパシタは、夫々の歯部が交互に並ぶように配され
た、一対の櫛歯状電極と、隣り合う歯部の間を占めてい
る誘電体部とよりなる構成としたものである。
【００３１】請求項６の発明は、上記櫛歯状電極は、屈
曲した形状の歯部を有する構成としたものである。
【００３２】
【作用】請求項１の被覆絶縁層部を有し、この平滑な表
面に配線パターンを有する構成は、配線パターンの元に
なる膜を形成するときのステップカバーレージを良くす
るように作用する。
【００３３】請求項２の被覆絶縁層部を絶縁層本体より
薄くした構成は、被覆絶縁層部を形成するために使用す
る絶縁材料の量を少なくするように作用する。
【００３４】請求項３のＢＣＢ，ポリイミド樹脂，エポ
キシ樹脂又はＳＯＧは、平滑さの程度の高い表面を形成
するように作用する。
【００３５】請求項４の放射状の腕部を有する形状のビ
ア用パッドを同じ位置に有する構成は、腕を選んで腕部
の間をビアによって電気的に接続することによって、ビ
アが重なり合うことが無いように作用する。
【００３６】請求項５の一対の櫛歯状電極の歯部が交互
に並んだ構成は、隣り合う歯部の間の寸法が、該電体部
によって影響を受けないように作用する。
【００３７】請求項６の歯部を屈曲した構成は、歯部の
対向する面の面積を広くするように作用する。
【００３８】
【実施例】図２は本発明の一実施例になる、ＱＦＰ（Qu
ad Flat Package)型であるマルチチップモジュール型の
半導体装置５０を示す。図１は、図２中、Ｉ−Ｉに沿う
拡大断面図を示す。
【００３９】図１及び図２に示すように、半導体装置５
０は、セラミック基板５１と、セラミック基板１１上に
載置されて固定してある薄膜多層基板５２と、フリップ
チップ方式で薄膜多層基板５２上に実装してある二つの
ベアチップ５３-1，５３-2と、各ベアチップ５３-1，５
３-2上の冷却ブロック５４-1，５４-2と、各辺に沿って
並んでいる実装のための端子としての多数のリード５５
と、薄膜多層基板５２の周辺に沿って並んでいるパッド
５６とリード５５との間を接続するワイヤ５７と、基板
５１，５２及びベアチップ５３-1，５３-2等を封止する
樹脂パッケージ部５８と、冷却ブロック５４-1，５４-2
と接触して、樹脂パッケージ部５８上に固定してあるヒ
ートシンク５９とを有する構造を有する。
【００４０】この半導体装置５０は、リード５５の先端
側を半田付けされて、プリント基板（図示せず）上に実
装されて使用される。
【００４１】図２に示すように薄膜多層基板５２は、Ｓ
ｉ製の基板本体７０と、この上面の薄膜多層配線層７１
とよりなる。
【００４２】薄膜多層配線層７１は、最下部に、デ・カ
ップリングキャパシタ７２を有し、この上側に、交互に
積層された絶縁層７３-1〜７３-3とＣｕ製の配線パター
ン７４とを有し、且つビア構造部７５を有する構造を有
する。絶縁層７３-1〜７３-3を総合的にさすときには、
符号７３を使用する。
【００４３】本発明は、薄膜多層基板５２の薄膜多層配
線層７１に特徴を有する。具体的には、本発明は、デ・
カップリングキャパシタ７２、絶縁層７３、配線パター
ン７４、ビア構造部７５について特徴を有する。
【００４４】以下、本発明の特徴部分について説明す
る。
【００４５】〔デ・カップリングキャパシタ７２〕デ・
カップリングキャパシタ７２は、図３（Ａ）に併せて示
すように、一対の櫛歯状の電極８０，８１と、誘電体部
８２とよりなる。
【００４６】一方の電極８０は接地してあり、他方の電
極８１は、Ｖｃｃ配線パターンに接続してある。
【００４７】各櫛歯状電極８０，８１は、夫々、帯状の
基部８０ａ，８１ａと、帯状基部８０ａ，８１ａより突
き出しており、等間隔Ｐ1 で並んでいる、直線状の多数
の歯部８０ｂ，８１ｂとよりなる。
【００４８】一対の櫛歯状電極８０，８１は、歯部８０
ｂと歯部８１ｂとが交互に並んだ状態にある。
【００４９】誘電体部８２は、隣り合う歯部８０ｂ，８
１ｂとの間の隙間８３内を占めている。
【００５０】静電体部８２を間に挟んで対向し合ってい
る、歯部８０ｂの側面８０ｃと、歯部８１ｂの側面８１
ｃとがキャパシタＣ1 を形成している。側面８０ｃ，８
１ｃは夫々面積Ｓ1 を有する。
【００５１】電気的には、デ・カップリングキャパシタ
７２は、図３（Ｂ）に示すように、このキャパシタＣ1
が並列に多数接続された構造を有する。
【００５２】ここで、歯部８０ｂ，８１ｂは、長く基板
５２の一辺の長さａに略相当する長さｂを有する。
【００５３】基板本体７０の上面には、全面に亘って、
絶縁層８４が形成してある。
【００５４】電極８０，８１は、絶縁層８４の上面に、
基板本体７０の全面に亘って形成してある。
【００５５】絶縁層８４は、電極８０，８１と基板本体
７０との間の絶縁を確実に保障すると共に、電極８０，
８１と基板本体７０とが反応することを確実に防止する
ために形成してある。この絶縁層８４が無くても、絶縁
及び反応防止を保証できるときには、絶縁層８４は省略
してもよい。
【００５６】上記構造のデ・カップリングキャパシタ７
２は、図４に示すように製造される。
【００５７】まず、絶縁層形成工程９０を行う。ここで
は、スパッタリングによって、基板本体７０の上面全体
に、絶縁層８４を形成する。
【００５８】次に、Ｃｕ膜形成工程９１を行う。ここで
は、スパッタリングによって絶縁層８４の上面の全面に
亘って、Ｃｕ膜を形成する。
【００５９】次に、エッチング工程９２を行う。ここで
は、Ｃｕ膜をエッチングして、櫛歯状電極８０，８１を
形成する。
【００６０】次に、誘電体層形成工程９３を行う。ここ
では、塗布によって、櫛歯状電極８０，８１の厚さｔ1
より厚い厚さｔ2 に、誘電体層８５を形成する。
【００６１】誘電体層８５のうち、上記隙間８３を埋め
た部分が、上記の誘電体部８２を構成する。上記構造の
デ・カップリングキャパシタ７２は、以下に述べる特長
を有する。 歯部８０ｂ，８１ｂ間の短絡が起こりにくい。
【００６２】歯部８０ｂ，８１ｂは、水平方向に並んで
いる。このため、隣り合う歯部８０ｂ，８１ｂの間の間
隔ｅは、エッチングによって決まり、電極が厚さ方向に
配されている従来の構造に比べて、安定に定まる。
【００６３】従って、隙間８３が狭くなる部分ができに
くく、歯部８０ａと歯部８０ｂとか短絡してしまう、初
期不良は起きにくい。
【００６４】修理が可能である。
【００６５】歯部８０ａ，８０ｂが基板本体７０の面方
向に並んでいるため、歯部８０ａ，８０ｂが短絡してい
る場所を発見し易い。この短絡している歯部８０ａ，８
０ｂについては、歯部の基部側を切断することによっ
て、初期不良を起こしていたデ・カップリングキャパシ
タ７２を修理しうる。
【００６６】上記及びによって、半導体装置５０
の歩留りは、従来のものに比べて高くなる。
【００６７】〔絶縁層７３と配線パターン７４〕図５及
び図１に示すように、絶縁層７３は、絶縁層本体１００
と、この絶縁層本体１００の上面の表面絶縁層１０１と
よりなる二層構造である。
【００６８】絶縁層本体１００は、ポリイミド樹脂に添
加物としての感光性物質が混合してある、富士通研究所
製のブレンドポリイミド製であり、厚さｔ3 は７μｍで
ある。
【００６９】被覆絶縁層１０１は、添加材が混入してし
ない、ダウケミカル社製のＢＣＢ（Benzocyclobutene)
製であり、厚さｔ4 は５μｍである。即ち、ｔ4 ＜ｔ3
である。
【００７０】絶縁層本体１００の表面１００ａは、混合
してある感光性物質によって、高さが数μｍの微小な凹
部１０２及び凸部１０３を有する。
【００７１】被覆絶縁層部１０１は、凹部１０２を埋
め、凸部１０３を覆って形成されている。ＢＣＢには添
加材が添加されていないため、被覆絶縁層部１０１は、
平滑な表面１０１ａを有する。
【００７２】被覆絶縁層部１０１の平滑な表面１０１ａ
上に、配線パターン７４が形成してある。
【００７３】配線パターン７４は、厚さｔ5 が約３μｍ
であり、下側から順に、厚さが０．１μｍのＣｒＷ層、
厚さが３μｍのＣｕ層、厚さが０．１μｍのＣｒＷ層よ
りなる三層構造を有する。
【００７４】配線パターン７４は、下地が平滑であるの
で、全長に亘って略均一な厚さｔ5を有し、局所的な薄
い部分は有しない。
【００７５】本発明者は、配線パターン７４の体積電気
抵抗率を測定した。結果は、１．９８μΩｃｍであっ
た。この値は、理論値である１．６７μΩｃｍと略等し
い。
【００７６】また、ビア用パッド１１０も、平滑な面１
０１ａ上に形成してあり、一様な厚さを有する。
【００７７】ビア１１１も、平滑な面上に形成してあ
り、厚さは一様である。
【００７８】上記の配線パターン７４、ビア用パッド１
１０、及びビア１１１は、図６（Ａ）乃至（Ｆ）に示す
工程によって形成される。
【００７９】絶縁層本体形成工程１２０（図６（Ａ）
参照） 富士通研究所製のブレンドポリイミドを塗布して、絶縁
層本体１００を形成する。
【００８０】パターニング工程１２１（図６（Ｂ）参
照） 露光、現像を行って、ビアが形成される予定の個所に、
孔１３０をあける。
【００８１】表面絶縁層形成工程１２２（図６（Ｃ）
参照） ダウケミカル社製のＢＣＢを塗布して、被覆絶縁層１０
１を形成する。
【００８２】パターニング工程１２３（図６（Ｄ）参
照） 露光、現像を行って、ビアが形成される予定の個所に、
孔１３１をあける。
【００８３】導体膜形成工程１２４（図６（Ｅ）参
照） ＣｒＷ，Ｃｕ，ＣｒＷを順次スパッタリングして、導体
膜１３２を形成する。 パターニング工程１２５（図６（Ｆ）参照） 露光、現像を行って、配線パターン７４、ビア１１０、
ビア用パッド１１１を形成する。
【００８４】上記構造の絶縁層７３及び配線パターン７
４は、以下の特長を有する。
【００８５】配線パターン７４は、薄い部分を有して
いず、理論値に近い体積電気抵抗率を有する。従って、
配線パターン７４が断線することは勿論、異常に発熱す
ることも防止出来る。異常発熱が起きないため、マイグ
レーションが進まず、よって絶縁層の絶縁特性が低下す
ることが起きず、絶縁層の上側と下側の配線パターンが
短絡してしまうことを長期間に亘って確実に防止するこ
とが出来る。この結果、半導体装置５０は、長期に亘っ
て安定に動作し続ける。
【００８６】また、薄膜多層基板５２は設計値に近い特
性を有する。これによって、半導体装置５０は、設計値
に近い特性を有する。
【００８７】ｔ4 ＜ｔ3 であるため、富士通研究所製
のブレンドポリイミドに比べて価格の高いダウケミカル
社製のＢＣＢの使用量を少なくすることが出来る。これ
により、半導体装置５０をより安価としうる。
【００８８】〔ビア構造部７５〕ビア構造部７５は、図
１及び図７に示すように、第１乃至第４のビア用パッド
１１１-1〜１１１-4と、第１乃至第３のビア１１０-1〜
１１０-3とを有する。
【００８９】各ビア用パッド１１１-1〜１１１-4は、夫
々十字形状であり、四方に、放射状に存在する腕部１１
１-1-1〜１１１-1-4〜１１１-4-1〜１１１-4-4を有し、
同じ大きさを有する。
【００９０】ビア用パッド１１１-1は、誘電体層８５の
上面に、ビア用パッド１１１-2は、絶縁層７３-1の上面
に、ビア用パッド１１１-3は、絶縁層７３-2の上面に、
ビア用パッド１１１-4は絶縁層７３-3の上面に、夫々の
中心Ｏ1 ，Ｏ2 ，Ｏ3 ，Ｏ4が一致し、且つ対応する腕
部１１１-1-1〜１１１-4-4が対向した位置関係で配して
ある。
【００９１】ビア用パッド１１１-1の第４の腕部１１１
-1-4から、配線パターン１４０が引き出されている。
【００９２】絶縁層７３-1をつらぬくビア１１０-1は、
ビア用パッド１１１-2の第２の腕部１１１-2-2と、ビア
用パッド１１１-1の第２の腕部１１１-1-2との間に、形
成してある。
【００９３】絶縁層７３-2をつらぬくビア１１０-2は、
ビア用パッド１１１-3の第３の腕部１１１-3-3とビア用
パッド１１１-2の第３の腕部１１１-2-3との間に形成し
てある。
【００９４】絶縁層７３-3をつらぬくビア１１０-3は、
ビア用パッド１１１-4の第４の腕部１１１-4-4とビア用
パッド１１１-3の第４の腕部１１１-3-4との間に形成し
てある。
【００９５】ビア用パッド１１１-4のうちのベアチップ
実装用パッド部１１１-4a は、ビア１１０-3→ビア用パ
ッド１１１-3→ビア１１０-2→ビア用パッド１１１-2→
ビア１１０-1を介して、ビア用パッド１１１-1と電気的
に接続してある。
【００９６】半導体装置５０の上方からみたとき、即ち
矢印Ａ方向からみたとき、ビア１１０-2の位置は、ビア
１１０-1の位置に対してずれている。また、ビア１１０
-3の位置は、ビア１１０-2及びビア１１０-1の位置に対
してずれている。このため、ビア１１０-2は、これより
下側に位置するビアであるビア１１０-1の影響を全く受
けないで形成してあり、正常な形状及び膜厚を有する。
【００９７】また、ビア１１０-3は、これより下側に位
置するビアであるビア１１０-2及び１１０-1の影響を全
く受けないで形成してあり、正常な形状及び膜厚を有す
る。
【００９８】また、ビア１１０-1より下側にはビアは存
在していず、ビア１１０-1は、正常な形状及び膜厚を有
する。
【００９９】ここで、内側に、ビア用パッド１１１-1〜
１１１-4を含む四角柱状の空間１５０を考えてみる。
【０１００】また、各絶縁層７３-1〜７３-3の上面に形
成される配線パターンの経路について考えてみる。
【０１０１】ビア用パッド１１１-1〜１１１-4の十字形
状は、配線パターンが形成されることを制限するように
作用する。
【０１０２】従って、配線パターン７４，１５１，１５
２は、上記空間１５０をつらぬくようには形成されず、
必ず空間１５０の外側を通るように形成される。
【０１０３】矢印Ａ方向からみたとき、絶縁層７３-1上
の配線パターン１５１は、少くも、ビア用パッド１１１
-1，１１１-3，１１１-4とは重なってはいず、配線パタ
ーン１５１と、ビア用パッド１１１-1，１１１-3，１１
１-4との間に、誘導容量成分は発生しない。
【０１０４】同じく、絶縁層７３-2上の配線パターン１
５２は、少しも、ビア用パッド１１１-1，１１１-2，１
１１-4とは重なっていず、配線パターン１５２と、ビア
用パッド１１１-1，１１１-2，１１１-4との間に、誘導
容量成分は発生しない。
【０１０５】同じく、絶縁層７３-3上の配線パターン１
５３は、少しも、ビア用パッド１１１-1，１１１-2，１
１１-3とは重なっていず、配線パターン１５３とベア用
パッド１１１-1，１１１-2，１１１-3との間に、誘導容
量成分は発生しない。
【０１０６】次に、上記のビア構造部７５の製造方法に
ついて、図８（Ａ）乃至（Ｇ）を併せ参照して説明す
る。
【０１０７】ビア構造部７５は、以下の工程１６０〜１
６７を経て製造される。
【０１０８】第１のビア用パッド形成工程１６０（図
８（Ａ）参照） 膜形成及びエッチングによって、十字形状の第１のビア
用パッド１１１-1を形成する。
【０１０９】第１の絶縁層形成工程１６１（図８
（Ｂ）参照） 第１の絶縁層７３-1を形成する。
【０１１０】第１の絶縁層７３-1は、第１のビア用パッ
ド１１１-1を覆い、第２の腕部１１１-1-2の個所に、ス
ルーホール１７０を有する。
【０１１１】第３のビア用パッド形成工程１６２（図
８（Ｃ）参照） 第１のビア用パッド１１１-1の真上の位置に、第２のビ
ア用パッド１１１-2を形成する。
【０１１２】このとき、スルーホール１７０内に、第１
のビア１１０-1が同時に形成される。
【０１１３】第２の絶縁層形成工程１６３（図８
（Ｄ）参照） 第２の絶縁層７３-2を形成する。
【０１１４】第２の絶縁層７３-2は、第２のビア用パッ
ド１１１-2を覆い、第３の腕部１１１-2-3の個所に、ス
ルーホール１７１を有する。
【０１１５】第３のビア用パッド形成工程１６４（図
８（Ｅ）参照） 第２のビア用パッド１１１-2の真上の位置に、第３のビ
ア用パッド１１１-3を形成する。
【０１１６】このとき、スルーホール１７１内に、第２
のビア１１０-2が同時に形成される。
【０１１７】第３の絶縁層形成工程１６５（図８
（Ｅ）参照） 第３の絶縁層７３-3を形成する。
【０１１８】第３の絶縁層７３-3は、第３のビア用パッ
ド１１１-3を覆い、第３の腕部１１１-3-4の個所に、ス
ルーホール１７２を有する。
【０１１９】第４のビア用パッド形成工程１６６（図
８（Ｃ）参照） 第３のビア用パッド１１１-3の真上の位置に、第４のビ
ア用パット１１１-4を形成する。
【０１２０】このとき、スルーホール１７２内に、第３
のビア１１０-3が同時に形成される。
【０１２１】以上により、ビア構造部７５が完成する。
【０１２２】上記のビア構造部７５は、以下に挙げる特
長を有する。
【０１２３】各ビア１１０-1〜１１０-3が共に正常な
形状及び膜厚を有し、各ビア１１０ -1〜１１０-3の個所
において、電気的接続は確実になされている。即ち、電
気的導通に関して、高い信頼性を有する。
【０１２４】配線パターン１５１，１５２，１５３
は、これらと各ビア用パッド１１１-1〜１１１-4との間
に、誘導容量成分が、発生しない状態で形成されてい
る。即ち、高周波信号の伝送時に、クロストーク・ノイ
ズの発生が抑えられ、半導体装置５０は、その分、信頼
性良く動作する。
【０１２５】図１及び図２の半導体装置５０は、上記構
造のデ・カップリングキャパシタ７２、絶縁層７３-1〜
７３-3，配線パターン７４、及びビア構造部７５を有し
ているため、従来の半導体装置に比べて以下に挙げる特
長を有する。
【０１２６】歩留り良く製造し得る。
【０１２７】高い信頼性を有する。
【０１２８】優れた高周波伝導特性を有する。
【０１２９】〔変形例〕次に、デ・カップリングキャパ
シタ７２、絶縁層７３-1〜７３-3，配線パターン７４、
及びビア構造部７５の変形例について説明する。
【０１３０】〔デ・カップリングキャパシタ７２の変形
例〕 〔第１の変形例〕図９のデ・カップリングキャパシタ７
２Ａは、櫛歯状電極８０Ａ，８１Ａを有する。
【０１３１】櫛歯状電極８０Ａは、矩形波形状の歯部８
０Ａｂを有する。
【０１３２】櫛歯状電極８１Ａは、枝を有する歯部８１
Ａｂを有する。
【０１３３】歯部８０Ａｂは歯部８１Ａｂとが対向し合
う部分の面積は、歯部が直線状である場合に比べて広
い。
【０１３４】従って、デ・カップリングキャパシタ７２
Ａは、図３のデ・カップリング・キャパシタ７２に比べ
て、大きい容量を有する。
【０１３５】〔第２の変形例〕図１０のデ・カップリン
グキャパシタ７２Ｂは、櫛歯状電極８０Ｂ，８１Ｂを有
する。
【０１３６】櫛歯状電極８０Ｂは、三角波形状の歯部８
０Ｂｂを有する。
【０１３７】櫛歯状電極８１Ｂも、同じく三角波形状の
歯部８１Ｂｂを有する。
【０１３８】歯部８０Ｂｂと歯部８１Ｂｂとが対向し合
う部分の面積は、歯部が直線状である場合に比べて広
い。
【０１３９】従って、デ・カップリングキャパシタ７２
Ｂは、図３のデ・カップリングキャパシタ７２に比べ
て、大きい容量を有する。
【０１４０】〔第３の変形例〕図１１のデ・カップリン
グキャパシタ７２Ｃは、櫛歯状電極８０Ｃ，８１Ｃを有
する。
【０１４１】櫛歯状電極８０Ｃは、ｓｉｎ波形状の歯部
Ｃｂを有する。
【０１４２】櫛歯状電極８１Ｃは、ｓｉｎ波形状の歯部
８１Ｃｂを有する。
【０１４３】歯部８０Ｃｂと歯部８１Ｃｂとが対向し合
う部分の面積は、歯部が直線状である場合に比べて広
い。
【０１４４】従って、デ・カップリングキャパシタ７２
Ｃは、図３のデ・カップリングキャパシタ７２に比べて
大きい容量を有する。
【０１４５】〔絶縁層７３-1〜７３-3、配線パターン７
４の変形例〕図５中の表面絶縁層１０１の材質は、ＢＣ
Ｂに限らず、ポリイミド樹脂、エポキシ樹脂、又はＳＯ
Ｇ（Spin-on: Glass) でもよい。
【０１４６】〔ビア構造部７５の変形例〕図７中、各ビ
ア用パッド１１１-1〜１１１-4の第１の腕部１１１-1-1
〜１１１ -4-1の間には、ビアは形成されていない。
【０１４７】このため、例えば第１の腕部１１１-2-1と
１１１-3-1との間にビアを追加して形成してもよい。
【０１４８】この構成によれば、第２のビア用パッド１
１１-2と第３のビア用パッド１１１ -3との間が二個所で
接続される。
【０１４９】このように、ビア用パッドの間を、２個所
以上で接続することによって、ビア構造部は、電気的接
続について、高い信頼性を有する。
【０１５０】図１２は、第１の変形例になるビア用パッ
ド１８０を示す。ビア用パット１８０は、四方に延在す
る腕部１８１-1〜１８１-4を有する。
【０１５１】各腕部１８１-1〜１８１-4の長さｆは、比
較的長く、各腕部１８１-1〜１８１ -4について、ビアを
形成できる部分１８２を二つづつ有する。
【０１５２】図１３は、第２の変形例になるビア用パッ
ド１９０を示す。ビア用パッド１９０は、三方に延在す
る腕部１９１-1〜１９１-3を有する。
【０１５３】各腕部１９１-1〜１９１-3は、ビアを形成
できる部分１９２を有する。
【０１５４】
【発明の効果】以上説明したように、請求項１の発明に
よれば、配線パターンと、厚さが局所的に薄くなってい
る部分を有しない構成とし得る。これによって、配線パ
ターンが断線する虞れを殆ど無くすることが出来、信頼
性の向上を図ることができる。特に、異常発熱が起きな
いため、異常発熱が原因で進行するマイグレーションに
よる絶縁層の絶縁性の低下、更にはこれによって起こり
うる上下の配線パターンが短絡する故障を防止でき、信
頼性の向上を図ることが出来る。
【０１５５】また、配線パターンは、理論値に近い体積
電気抵抗率を有する。このため、設計値に近い特性を有
する。半導体装置を安定に製造することが出来る。
【０１５６】請求項２の発明によれば、平滑の程度の高
い表面を得ることが出来、これによって、厚さがより安
定した配線パターンを形成することが出来る。
【０１５７】請求項４の発明によれば、全部のビアが、
他のビアによる影響を受けないで形成されたものとな
り、よって、全部のビアが正常な寸法形状を有し、この
結果、ビアによる電気接続の信頼性の向上を図ることが
できる。
【０１５８】請求項５の発明によれば、隣り合う歯部の
間の寸法を精度良く定めることが出来、よって、デ・カ
ップリングキャパシタを歩留り良く形成することが出来
る。また、一部の歯部の間が短絡している場合には、短
絡している個所を容易にみつけ出すことが出来、しか
も、その歯部の基部を切断することによって、修理する
ことが出来る。
【０１５９】従って、半導体装置の製造コストを安価と
出来る。
【０１６０】請求項６の発明によれば、デ・カップリン
グキャパシタの容量を効果的に大きくすることが出来、
これによって、半導体装置の高周波信号の伝達特性を改
善出来る。
【図面の簡単な説明】
【図１】図２に示す半導体装置の一部を拡大して示す断
面図である。
【図２】本発明の一実施例になる半導体装置の一部切截
斜視図である。
【図３】図１中のデ・カップリングキャパシタを示す図
である。
【図４】図３のデ・カップリングキャパシタの製造工程
図である。
【図５】図１中、一部の絶縁層及び配線パターンを取り
出して拡大して示す図である。
【図６】図５の絶縁層及び配線パターンの製造工程図で
ある。
【図７】図１中のビア構造部を示す図である。
【図８】図７のビア構造部の製造工程図である。
【図９】デ・カップリングキャパシタの第１の変形例を
示す図である。
【図１０】デ・カップリングキャパシタの第２の変形例
を示す図である。
【図１１】デ・カップリングキャパシタの第３の変形例
を示す図である。
【図１２】ビア用パッドの第１の変形例を示す図であ
る。
【図１３】ビア用パッドの第２の変形例を示す図であ
る。
【図１４】従来の半導体装置の一部を示す図である。
【符号の説明】
５０ マルチチップモジュール型の半導体装置 ５１ セラミック基板 ５２ 薄膜多層基板 ５３-1，５３-2 ベアチップ ５４-1，５４-2 冷却ブロック ５５ リード ５６ パッド ５７ ワイヤ ５８ 樹脂パッケージ部 ５９ シートシンク ７０ 基板本体 ７１ 薄膜多層配線層 ７２，７２Ａ，７２Ｂ，７２Ｃ デ・カップリングキャ
パシタ ７３（７３-1，７３-2，７３-3） 絶縁層 ７４ Ｃｕ製配線パターン ７５ ビア構造部 ８０，８０Ａ，８０Ｂ，８０Ｃ，８１，８１Ａ，８１
Ｂ，８１Ｃ 櫛歯状電極 ８０ａ，８１ａ 帯状基部 ８０ｂ，８１ｂ 直線状の歯部 ８０Ａｂ 矩形波形状の歯部 ８１Ａｂ 枝を有する歯部 ８０Ｂｂ，８１Ｂｂ 三角波形状の歯部 ８０Ｃｂ，８１Ｃｂ ｓｉｎ波形状の歯部 ８０ｃ，８１ｃ 側面 ８２ 誘電体部 ８３ 隙間 ８４ 絶縁層 ８５ 誘電体層 ９０ 絶縁層形成工程 ９１ Ｃｕ膜形成工程 ９２ エッチング工程 ９３ 誘電体層形成工程 １００ 絶縁層本体 １０１ 被覆絶縁層部 １０１ａ 平滑な表面 １０２ 微小な凹部 １０３ 微小の凸部 １１０-1〜１１-3（１１０） ビア １１１-1〜１１１-4（１１１） ビア用パッド １１１-1-1，１１１-1-2〜１１１-4-3，１１１-4-4 腕
部 １１１-4a ベアチップ実装用パッド部 １２０ 絶縁層本体形成工程 １２１，１２３，１２５ パターニング工程 １２２ 被覆絶縁層部形成工程 １２４ 導体膜形成工程 １２５ パターニング工程 １３０，１３１ 孔 １３２ 導体膜 １４０，１５１，１５２ 配線パターン １５０ 四角柱状空間 １６０ 第１のビア用パッド形成工程 １６１ 第１の絶縁層形成工程 １６２ 第２のビア用パッド形成工程 １６３ 第２の絶縁層形成工程 １６４ 第３のビア用パッド形成工程 １６５ 第３の絶縁層形成工程 １６６ 第４のビア用パッド形成工程 １７０，１７１，１７２ スルーホール １８０，１９０ ビア用パッド １８１-1〜１８１-4，１９１-1〜１９１-3 腕部 １８２，１９２ ビアを形成できる部分

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板本体（７０）と、該基板本体の表面
    の薄膜多層配線層（７１）とよりなる基板（５２）と、 該基板に実装された半導体部品（５３-1）と、 実装のための端子（５５）とを有し、 上記薄膜多層配線層は、絶縁層（７３）と、配線パター
    ン（７４）とが順次積み重なった構造を有し、 上記絶縁層は、添加材が混合してある混合樹脂製の絶縁
    層本体（１００）と、該絶縁層本体を覆う、添加材を有
    しない絶縁材料製の被覆絶縁層部（１０１）とよりな
    り、 上記配線パターン（７４）が、上記被覆絶縁層部（１０
    １）の表面（１０１ａ）上に存在する構成としたことを
    特徴とする半導体装置。
  2. 【請求項２】 上記被覆絶縁層部は、上記絶縁層本体の
    厚さ（ｔ3 ）より薄い厚さ（ｔ4 ）を有する構成とした
    ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 上記被覆絶縁層部の絶縁材料は、ＢＣ
    Ｂ，ポリイミド樹脂，エポキシ樹脂又はＳＯＧのうちの
    いずれか一つである構成としたことを特徴とする請求項
    １記載の半導体装置。
  4. 【請求項４】 基板本体（７０）と、該基板本体の表面
    の薄膜多層配線層（７１）とよりなる基板（５２）と、 該基板に実装された半導体部品（５３-1）と、 実装のための端子（５５）とを有し、 上記薄膜多層配線層は、絶縁層（７３）と、配線パター
    ン（７４）とが順次積み重なっており、且つビア構造部
    （７５）を有する構造を有し、 該ビア構造部は、 放射状に配された複数の腕部（１１１-1-1〜１１
    １-4-4）を有する形状を有し、上記個々の絶縁層の上面
    の同じ位置に、各腕部が対向する位置関係で配してあ
    り、間に絶縁層を挟んで積み重なっている複数のビア用
    パッド（１１１-1〜１１１-4）と、 上記各絶縁層を挟んで対向する二つのビア用パッドの対
    応する腕部の間を電気的に接続するビア（１１０-1〜１
    １０-3）とよりなり、 上記ビアは、重なり合わない位置関係を有する構成とし
    たことを特徴とする半導体装置。
  5. 【請求項５】 基板本体（７０）と、該基板本体の表面
    の薄膜多層配線層（７１）とよりなる基板（５２）と、 該基板に実装された半導体部品（５３-1）と、 実装のための端子（５５）とを有し、 上記薄膜多層配線層は、絶縁層（７３）と、配線パター
    ン（７４）とが順次積み重なり合っており、且つデ・カ
    ップリングキャパシタ（７２）を有する構造を有し、 該デ・カップリングキャパシタは、夫々の歯部（８０
    ｂ，８１ｂ）が交互に並ぶように配された、一対の櫛歯
    状電極（８０，８１）と、隣り合う歯部の間を占めてい
    る誘電体部（８２）とよりなる構成としたことを特徴と
    する半導体装置。
  6. 【請求項６】 上記櫛歯状電極は、屈曲した形状の歯部
    （８０Ｂｂ，８１Ｂｂ，８０Ｃｂ，８１Ｃｂ）を有する
    構成としたことを特徴とする請求項５記載の半導体装
    置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308872B1 (ko) * 2000-02-23 2001-11-03 이상헌 다층 멀티칩 모듈
US7319197B2 (en) 2002-05-23 2008-01-15 International Business Machines Corporation Structure of stacked vias in multiple layer electrode device carriers
JP2010267781A (ja) * 2009-05-14 2010-11-25 Fujitsu Ltd プリント配線板および電子部品パッケージ
JP2014525330A (ja) * 2011-09-01 2014-09-29 エムシー１０ インコーポレイテッド 組織の状態を検出する電子装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847457A (en) * 1993-11-12 1998-12-08 Stmicroelectronics, Inc. Structure and method of forming vias
TW341022B (en) * 1995-11-29 1998-09-21 Nippon Electric Co Interconnection structures and method of making same
US6049132A (en) * 1996-07-12 2000-04-11 Kawasaki Steel Corporation Multiple metallization structure for a reflection type liquid crystal display
US6822312B2 (en) 2000-04-07 2004-11-23 Koninklijke Philips Electronics N.V. Interdigitated multilayer capacitor structure for deep sub-micron CMOS
US6410954B1 (en) 2000-04-10 2002-06-25 Koninklijke Philips Electronics N.V. Multilayered capacitor structure with alternately connected concentric lines for deep sub-micron CMOS
US6323050B1 (en) * 2000-10-02 2001-11-27 International Business Machines Corporation Method for evaluating decoupling capacitor placement for VLSI chips
JP3843027B2 (ja) * 2002-03-12 2006-11-08 日東電工株式会社 プリント配線板の製造方法
US6765152B2 (en) * 2002-09-27 2004-07-20 International Business Machines Corporation Multichip module having chips on two sides

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338975A (en) * 1990-07-02 1994-08-16 General Electric Company High density interconnect structure including a spacer structure and a gap
JPH0481878A (ja) * 1990-07-25 1992-03-16 Canon Inc 定着装置
JPH0481879A (ja) * 1990-07-25 1992-03-16 Mitsubishi Heavy Ind Ltd プラントの運転規範作成装置
DE4031733A1 (de) * 1990-10-06 1992-04-09 Bosch Gmbh Robert Mehrlagenhybride mit leistungsbauelementen
JP3041101B2 (ja) * 1991-09-27 2000-05-15 株式会社東芝 使用済燃料集合体装荷体系の実効増倍率測定方法
US5410107A (en) * 1993-03-01 1995-04-25 The Board Of Trustees Of The University Of Arkansas Multichip module

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308872B1 (ko) * 2000-02-23 2001-11-03 이상헌 다층 멀티칩 모듈
US7319197B2 (en) 2002-05-23 2008-01-15 International Business Machines Corporation Structure of stacked vias in multiple layer electrode device carriers
JP2010267781A (ja) * 2009-05-14 2010-11-25 Fujitsu Ltd プリント配線板および電子部品パッケージ
JP2014525330A (ja) * 2011-09-01 2014-09-29 エムシー１０ インコーポレイテッド 組織の状態を検出する電子装置

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