JPH088353B2 - 二次元ヘテロ接合素子 - Google Patents
二次元ヘテロ接合素子Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高速電子デバイスに使用される2次元ヘテ
ロ接合素子に関し、特に高速電子デバイスの性能をさら
に向上できる二次元ヘテロ接合素子に関するものであ
る。
ロ接合素子に関し、特に高速電子デバイスの性能をさら
に向上できる二次元ヘテロ接合素子に関するものであ
る。
従来用いられている二次元ヘテロ接合素子は、バンド
ギャップの異なる2つの半導体を用い、バンドギャップ
の大きい半導体のみをN型にドープし、両者のヘテロ接
合界面に形成される二次元電子を利用するデバイスであ
る。
ギャップの異なる2つの半導体を用い、バンドギャップ
の大きい半導体のみをN型にドープし、両者のヘテロ接
合界面に形成される二次元電子を利用するデバイスであ
る。
第3図はこのような従来の二次元ヘテロ接合素子の一
例を示す図であり、11はN−AlxGa1-xAsからなる電子供
給層、12はGaAsからなるチャネル層、4は二次元電子、
5はソース電極、6はゲート電極、7はドレイン電極で
ある。また、第4図は第3図の二次元ヘテロ接合素子の
バンド構造を示す図である。
例を示す図であり、11はN−AlxGa1-xAsからなる電子供
給層、12はGaAsからなるチャネル層、4は二次元電子、
5はソース電極、6はゲート電極、7はドレイン電極で
ある。また、第4図は第3図の二次元ヘテロ接合素子の
バンド構造を示す図である。
現状では、第4図に示すように、バンドギャップの大
きい半導体としてAlxGa1-xAs、バンドギャップの小さい
半導体としてGaAsを用いたN−AlxGa1-xAs/GaAsヘテロ
接合素子が代表的構造である。本構造ではN−AlxGa1-x
Asが電子供給層、ノンドープGaAsがチャネル層として作
用するものである。
きい半導体としてAlxGa1-xAs、バンドギャップの小さい
半導体としてGaAsを用いたN−AlxGa1-xAs/GaAsヘテロ
接合素子が代表的構造である。本構造ではN−AlxGa1-x
Asが電子供給層、ノンドープGaAsがチャネル層として作
用するものである。
同一デバイス構造を有するヘテロ接合素子の性能向上
に対してはゲート・ソース間寄生抵抗Rsの低減化が重要
である。二次元ヘテロ接合素子のゲート・ソース間寄生
抵抗Rsは第3図からもわかるように、ソースコンタクト
抵抗Rcoとゲート・ソース間チャネル抵抗Rsgの和で表さ
れる。すなわちRs=Rco+Rsgである。ここでソースコン
タクト抵抗Rcoはゲート・ソース間チャネル抵抗Rsgに対
してほぼ無視できる程度に小さいため、Rsを低減するこ
とはRsgを低減することを意味する。ゲート・ソース間
チャネル抵抗Rsgは、二次元電子濃度をNs,その移動度を
μ,素子のゲート巾をωgt,ゲート・ソース間距離を
Lsg,電荷量をqとすると、 で表される。すなわちデバイス形状一定(Lsg/ωgt=一
定)のもとでRsgを低減するためには二次元電子濃度Ns
及び移動度μを増加させる必要がある。
に対してはゲート・ソース間寄生抵抗Rsの低減化が重要
である。二次元ヘテロ接合素子のゲート・ソース間寄生
抵抗Rsは第3図からもわかるように、ソースコンタクト
抵抗Rcoとゲート・ソース間チャネル抵抗Rsgの和で表さ
れる。すなわちRs=Rco+Rsgである。ここでソースコン
タクト抵抗Rcoはゲート・ソース間チャネル抵抗Rsgに対
してほぼ無視できる程度に小さいため、Rsを低減するこ
とはRsgを低減することを意味する。ゲート・ソース間
チャネル抵抗Rsgは、二次元電子濃度をNs,その移動度を
μ,素子のゲート巾をωgt,ゲート・ソース間距離を
Lsg,電荷量をqとすると、 で表される。すなわちデバイス形状一定(Lsg/ωgt=一
定)のもとでRsgを低減するためには二次元電子濃度Ns
及び移動度μを増加させる必要がある。
従来構造における二次元電子濃度Nsは、N−AlxGa1-x
AsとGaAsの伝導帯不連続をΔEc,N−AlxGa1-xAsのキャリ
ア濃度をN,N型AlxGa1-xAsの誘電率をεとすると、 Ns(2εNΔEc/q)1/2 …(2) で近似的に表現できる。すなわち二次元電子濃度Nsを増
加するためにはキャリア濃度N及び伝導帯不連続ΔEcを
増加する必要がある。
AsとGaAsの伝導帯不連続をΔEc,N−AlxGa1-xAsのキャリ
ア濃度をN,N型AlxGa1-xAsの誘電率をεとすると、 Ns(2εNΔEc/q)1/2 …(2) で近似的に表現できる。すなわち二次元電子濃度Nsを増
加するためにはキャリア濃度N及び伝導帯不連続ΔEcを
増加する必要がある。
一方二次元電子の移動度μは、 で近似的に表現できる。ここでμLは格子振動により決
定され、一定温度に対し、一般に有効質量が小さい材料
程大きい傾向におる。またμiはイオン散乱による移動
度で、一定温度に対し、イオン濃度が少ない程大きくな
る。すなわちμiはノンドープGaAs中のイオン濃度及び
二次元電子とN−AlxGa1-xAs中のイオンとのクーロン相
互作用により決定される。
定され、一定温度に対し、一般に有効質量が小さい材料
程大きい傾向におる。またμiはイオン散乱による移動
度で、一定温度に対し、イオン濃度が少ない程大きくな
る。すなわちμiはノンドープGaAs中のイオン濃度及び
二次元電子とN−AlxGa1-xAs中のイオンとのクーロン相
互作用により決定される。
従来の二次元ヘテロ接合素子においえてそのゲート・
ソース間チャネル抵抗を低減する場合、以下のような問
題点がある。
ソース間チャネル抵抗を低減する場合、以下のような問
題点がある。
すなわちN−AlxGa1-xAs/GaAsヘテロ接合において
は、 i)AlxGa1-xAs層にドープされたドナーが二次元電子を
供給する浅いドナーのみならず深い準位(DXセンタ)と
しても作用する。
は、 i)AlxGa1-xAs層にドープされたドナーが二次元電子を
供給する浅いドナーのみならず深い準位(DXセンタ)と
しても作用する。
ii)伝導帯不連続ΔEcはAlxGa1-xAsのAl組成比xに依
存し、xの増加とともに増加するが、xの増加に伴いド
ナーの活性化エネルギも増加し、同一ドーピングレベル
に対しキャリア濃度Nが減少する。それ故単独にΔEcの
みを増加させることはできず、同一ドーピングレベルに
対しキャリア濃度Nと伝導帯不連続ΔEc積が最大となる
ΔEcが存在し、通常ΔEc0.3eVである。ΔEc0.3eVの
時AlxGa1-xAs層中にドープされる浅いドナーの最大値は
1×1018cm-3であり、この時式(2)より算出される二
次元電子濃度Nsの最大値は2×1012cm-2である。
存し、xの増加とともに増加するが、xの増加に伴いド
ナーの活性化エネルギも増加し、同一ドーピングレベル
に対しキャリア濃度Nが減少する。それ故単独にΔEcの
みを増加させることはできず、同一ドーピングレベルに
対しキャリア濃度Nと伝導帯不連続ΔEc積が最大となる
ΔEcが存在し、通常ΔEc0.3eVである。ΔEc0.3eVの
時AlxGa1-xAs層中にドープされる浅いドナーの最大値は
1×1018cm-3であり、この時式(2)より算出される二
次元電子濃度Nsの最大値は2×1012cm-2である。
従って、従来の二次元ヘテロ接合素子では寄生抵抗の
低減による性能の向上を十分にできないという問題点が
あった。
低減による性能の向上を十分にできないという問題点が
あった。
この発明は上記のような問題点を解消するためになさ
れたもので、高速電子デバイスの性能をさらに向上でき
る二次元ヘテロ接合素子を得ることを目的とする。
れたもので、高速電子デバイスの性能をさらに向上でき
る二次元ヘテロ接合素子を得ることを目的とする。
この発明に係る二次元ヘテロ接合素子は、二次元ヘテ
ロ接合の電子供給層としてドーピングによって深い準位
を形成しにくい材料を用い、チャネル層として高い移動
度を有しかつ上記電子供給層に対し伝導帯不連続ΔEcを
大きくできる材料を用いるとともに、上記電子供給層と
チャネル層との間に二次元電子と電子供給層中のイオン
とのクーロン相互作用を小さくするとともに電子供給量
とチャネル層との間の実質的なΔEcを大きくできる材料
からなり、そのバンドギャップが上記キャリア供給層か
ら上記チャネル層に向かって増大する,傾向バンドギャ
ップ型であるスペサ層を設けたものである。
ロ接合の電子供給層としてドーピングによって深い準位
を形成しにくい材料を用い、チャネル層として高い移動
度を有しかつ上記電子供給層に対し伝導帯不連続ΔEcを
大きくできる材料を用いるとともに、上記電子供給層と
チャネル層との間に二次元電子と電子供給層中のイオン
とのクーロン相互作用を小さくするとともに電子供給量
とチャネル層との間の実質的なΔEcを大きくできる材料
からなり、そのバンドギャップが上記キャリア供給層か
ら上記チャネル層に向かって増大する,傾向バンドギャ
ップ型であるスペサ層を設けたものである。
この発明においては、電子供給層としてドーピングに
よって深い準位を形成しにくい材料を用い、チャネル層
として高い移動度を有しかつ上記電子供給層に対し伝導
帯不連続ΔEcを大きくできる材料を用いるとともに、上
記電子供給層とチャネル層との間に二次元電子と電子供
給層中のイオンとのクーロン相互作用を小さくするとと
もに電子供給層とチャネル層との間の実質的なΔEcを大
きくする材料からなり、そのバンドギャップが上記キャ
リア供給層から上記チャネル層に向かって増大する,傾
斜バンドギャップ型であるスペサ層を設けた構成とした
から、寄生抵抗をより低減することができる。
よって深い準位を形成しにくい材料を用い、チャネル層
として高い移動度を有しかつ上記電子供給層に対し伝導
帯不連続ΔEcを大きくできる材料を用いるとともに、上
記電子供給層とチャネル層との間に二次元電子と電子供
給層中のイオンとのクーロン相互作用を小さくするとと
もに電子供給層とチャネル層との間の実質的なΔEcを大
きくする材料からなり、そのバンドギャップが上記キャ
リア供給層から上記チャネル層に向かって増大する,傾
斜バンドギャップ型であるスペサ層を設けた構成とした
から、寄生抵抗をより低減することができる。
以下、この発明の一実施例を図について説明する。
第1図は本発明の一実施例による二次元ヘテロ接合素
子を示す図、第2図は第1の二次元ヘテロ接合素子のバ
ンド構造を示す図であり、図において、1はN−GaAs電
子供給層、2はノンドープInyGa1-yAsチャネル層、3は
傾斜バンドギャップ型ノンドープAlxGa1-xAsスペサ層で
ある。
子を示す図、第2図は第1の二次元ヘテロ接合素子のバ
ンド構造を示す図であり、図において、1はN−GaAs電
子供給層、2はノンドープInyGa1-yAsチャネル層、3は
傾斜バンドギャップ型ノンドープAlxGa1-xAsスペサ層で
ある。
次に作用について説明する。
本実施例においては電子供給層として深い準位を形成
せずにキャリア濃度を高くできるN−GaAsを用いてい
る。このN−GaAs層の最大キャリア濃度は、N−AlGaAs
のそれが前述のように1×1018cm-3であるのに対し5×
1018cm-3と大きい。またチャネル層としてはN−GaAs電
子供給層と伝導帯不連続を形成できる材料であるノンド
ープInyGa1-yAsを用いている。このノンドープInyGa1-y
As層は従来のGaAsによるチャネル層より20%以上の移動
度の増大が可能な材料である。さらに本実施例では電子
供給層とチャネル層との間に二次元電子と電子供給層中
のイオンとのクーロン相互作用を小さくするとともに電
子供給層とチャネル層と実質的なΔEcを大きくするため
に傾斜バンドギャップ型ノンドープAlxGa1-xAsスペサ層
2を設けている。このスペサ層3の組成比xはInyGa1-y
Asチャネル層2との接合面で最大、GaAs電子供給層1と
の接合面でx=0となっており、そのバンドギャップを
傾斜させてある。このスペサ層3を設けることにより電
子供給層1とチャネル層2との伝導帯不連続ΔEcはAlxG
a1-xAsとGaAsの0.3gVに対し、0.5eV程度迄大きくでき
る。
せずにキャリア濃度を高くできるN−GaAsを用いてい
る。このN−GaAs層の最大キャリア濃度は、N−AlGaAs
のそれが前述のように1×1018cm-3であるのに対し5×
1018cm-3と大きい。またチャネル層としてはN−GaAs電
子供給層と伝導帯不連続を形成できる材料であるノンド
ープInyGa1-yAsを用いている。このノンドープInyGa1-y
As層は従来のGaAsによるチャネル層より20%以上の移動
度の増大が可能な材料である。さらに本実施例では電子
供給層とチャネル層との間に二次元電子と電子供給層中
のイオンとのクーロン相互作用を小さくするとともに電
子供給層とチャネル層と実質的なΔEcを大きくするため
に傾斜バンドギャップ型ノンドープAlxGa1-xAsスペサ層
2を設けている。このスペサ層3の組成比xはInyGa1-y
Asチャネル層2との接合面で最大、GaAs電子供給層1と
の接合面でx=0となっており、そのバンドギャップを
傾斜させてある。このスペサ層3を設けることにより電
子供給層1とチャネル層2との伝導帯不連続ΔEcはAlxG
a1-xAsとGaAsの0.3gVに対し、0.5eV程度迄大きくでき
る。
本実施例による二次元ヘテロ接合素子構造における二
次元電子移動度はNsは、 で表される。ここでNはGaAsのキャリア濃度、lはノン
ドープAlxGa1-xAsスペサ層の厚み、ε1及びε2はそれ
ぞれGaAs,AlxGa1-xAsの誘電率、qは電荷量である。
次元電子移動度はNsは、 で表される。ここでNはGaAsのキャリア濃度、lはノン
ドープAlxGa1-xAsスペサ層の厚み、ε1及びε2はそれ
ぞれGaAs,AlxGa1-xAsの誘電率、qは電荷量である。
Nを3×1018cm-3,ΔEc=0.35eV,ε1/ε21.03とす
ると、Ns2.9×1012cm-2となり、従来の1.5倍のNsの増
加が期待できる。上記計算に用いた数値となるN−GaAs
/AlxGa1-xAs/InyGa1-yAsヘテロ接合を作製した時に得ら
れた値はNs=2.8×1012cm-2,μ=8000cm2v-1sec-1であ
った。これは、Ns=2×1012cm-2,μ=6000cm2v-1sec-1
なる値をもつ通常のN−AlxGa1-xAs/GaAsヘテロ接合素
子に対し、式(1)からも明らかなようにRSgを約1/2に
低減するものである。通常のN−AlxGa1-xAs/GaAsヘテ
ロ接合素子において12GHzにおける雑音指数が1.0dBであ
るデバイスと同一構造(ゲート長,電極間隔,ゲート巾
の等しい)のデバイスに本実施例の二次元ヘテロ接合素
子を用いた場合、その雑音指数は0.85dBとなり、0.15dB
の雑音低減ができた。
ると、Ns2.9×1012cm-2となり、従来の1.5倍のNsの増
加が期待できる。上記計算に用いた数値となるN−GaAs
/AlxGa1-xAs/InyGa1-yAsヘテロ接合を作製した時に得ら
れた値はNs=2.8×1012cm-2,μ=8000cm2v-1sec-1であ
った。これは、Ns=2×1012cm-2,μ=6000cm2v-1sec-1
なる値をもつ通常のN−AlxGa1-xAs/GaAsヘテロ接合素
子に対し、式(1)からも明らかなようにRSgを約1/2に
低減するものである。通常のN−AlxGa1-xAs/GaAsヘテ
ロ接合素子において12GHzにおける雑音指数が1.0dBであ
るデバイスと同一構造(ゲート長,電極間隔,ゲート巾
の等しい)のデバイスに本実施例の二次元ヘテロ接合素
子を用いた場合、その雑音指数は0.85dBとなり、0.15dB
の雑音低減ができた。
このように本実施例の二次元ヘテロ接合素子は、二次
元ヘテロ接合の電子供給層としてドーピングによって深
い準位を形成しにくいN−GaAsを用い、チャネル層とし
て高い移動度を有しかつ上記電子供給層に対し伝導帯不
連続ΔEcを大きくできるノンドープInyGa1-yAsを用いる
とともに、上記電子供給層とチャネル層と間に二次元電
子と電子供給層中のイオンとのクーロン相互作用を小さ
くするとともに電子供給層とチャネル層と間の実質的な
ΔEcを大きくできるノンドープAlxGa1-xAsによるスペサ
層を設けた構成としたからその寄生抵抗をより低減する
ことができ、デバイスの雑音指数を大幅に低減できる等
その性能向上に大きな効果がある。
元ヘテロ接合の電子供給層としてドーピングによって深
い準位を形成しにくいN−GaAsを用い、チャネル層とし
て高い移動度を有しかつ上記電子供給層に対し伝導帯不
連続ΔEcを大きくできるノンドープInyGa1-yAsを用いる
とともに、上記電子供給層とチャネル層と間に二次元電
子と電子供給層中のイオンとのクーロン相互作用を小さ
くするとともに電子供給層とチャネル層と間の実質的な
ΔEcを大きくできるノンドープAlxGa1-xAsによるスペサ
層を設けた構成としたからその寄生抵抗をより低減する
ことができ、デバイスの雑音指数を大幅に低減できる等
その性能向上に大きな効果がある。
なお、上記実施例では二次元ヘテロ接合を構成する3
つの異なる材料として、N−GaAs/AlxGa1-xAs/InyGa1-y
Asなる組み合わせを用いたが、これはN−InP/AlxIn1-x
As/GayIn1-yAs,N−InxGa1-yAlyAs/ノンドープAlzGa1-zA
s/ノンドープInGaAs,N−InxGa1-xAly1As/InxGa1-y2Aly2
As/InGaAs(y2>y1),N−GaAs/ZnSe/InGaAs,N−GaAs/Zn
S/InGaAs等の組み合わせであってもよく上記実施例と同
様の効果を奏する。
つの異なる材料として、N−GaAs/AlxGa1-xAs/InyGa1-y
Asなる組み合わせを用いたが、これはN−InP/AlxIn1-x
As/GayIn1-yAs,N−InxGa1-yAlyAs/ノンドープAlzGa1-zA
s/ノンドープInGaAs,N−InxGa1-xAly1As/InxGa1-y2Aly2
As/InGaAs(y2>y1),N−GaAs/ZnSe/InGaAs,N−GaAs/Zn
S/InGaAs等の組み合わせであってもよく上記実施例と同
様の効果を奏する。
以上のように、この発明によれば、二次元ヘテロ接合
素子において、電子供給層としてドーピングによって深
い準位を形成しにくい材料を用い、チャネル層として高
い移動度を有しかつ上記電子供給層に対し伝導帯不連続
ΔEcを大きくできる材料を用いるとともに、上記電子供
給層とチャネル層との間に二次元電子と電子供給層中の
イオンとのクーロン相互作用を小さくするとともに電子
供給層とチャネル層との間の実質的なΔEcを大きくでき
る材料からなり、そのバンドギャップが上記キャリア供
給層から上記チャネル層に向かって増大する,傾斜バン
ドギャップ型であるスペサ層を設けた構成としたから、
寄生抵抗を低減でき、その性能向上を実現できる効果が
ある。
素子において、電子供給層としてドーピングによって深
い準位を形成しにくい材料を用い、チャネル層として高
い移動度を有しかつ上記電子供給層に対し伝導帯不連続
ΔEcを大きくできる材料を用いるとともに、上記電子供
給層とチャネル層との間に二次元電子と電子供給層中の
イオンとのクーロン相互作用を小さくするとともに電子
供給層とチャネル層との間の実質的なΔEcを大きくでき
る材料からなり、そのバンドギャップが上記キャリア供
給層から上記チャネル層に向かって増大する,傾斜バン
ドギャップ型であるスペサ層を設けた構成としたから、
寄生抵抗を低減でき、その性能向上を実現できる効果が
ある。
第1図はこの発明の一実施例による二次元ヘテロ接合素
子を示す図、第2図は第1図の二次元ヘテロ接合素子の
バンド構造を示す図、第3図は従来の二次元ヘテロ接合
素子を示す図、第4図は第3図の二次元ヘテロ接合素子
のバンド構造を示す図である。 1はN−GaAs電子供給層、2はノンドープInyGa1-yAsチ
ャネル層、3は傾斜バンドギャップAlxGa1-xAsスペサ
層、4は二次元電子。 なお図中同一符号は同一又は相当部分を示す。
子を示す図、第2図は第1図の二次元ヘテロ接合素子の
バンド構造を示す図、第3図は従来の二次元ヘテロ接合
素子を示す図、第4図は第3図の二次元ヘテロ接合素子
のバンド構造を示す図である。 1はN−GaAs電子供給層、2はノンドープInyGa1-yAsチ
ャネル層、3は傾斜バンドギャップAlxGa1-xAsスペサ
層、4は二次元電子。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項1】ノンドープのチャネル層と、該チャネル層
の構成材料より高いバンドギャップをもつ構成材料から
なるノンドープのスペサ層と、上記チャネル層の構成材
料より高くかつ上記スペサ層の構成材料より低いバンド
ギャップをもつ材料からなる不純物がドープされたキャ
リア供給層とを有し、上記スペサ層とチャネル層との接
合に形成される二次元電子もしくは二次元正孔を利用す
る二次元ヘテロ接合素子であって、 上記キャリア供給層の構成材料はドーピングによって深
い準位が形成されにくい材料であり、 上記スペサ層は、そのバンドギャップが上記キャリア供
給層から上記チャネル層に向かって増大する,傾斜バン
ドギャップ型であり、 上記チャネル層の構成材料は二次元電子,二次元正孔の
移動度の高い材料であることを特徴とする二次元ヘテロ
接合素子。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63012251A JPH088353B2 (ja) | 1988-01-21 | 1988-01-21 | 二次元ヘテロ接合素子 |
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Application Number | Priority Date | Filing Date | Title |
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JP63012251A JPH088353B2 (ja) | 1988-01-21 | 1988-01-21 | 二次元ヘテロ接合素子 |
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JPH01187878A JPH01187878A (ja) | 1989-07-27 |
JPH088353B2 true JPH088353B2 (ja) | 1996-01-29 |
Family
ID=11800144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63012251A Expired - Lifetime JPH088353B2 (ja) | 1988-01-21 | 1988-01-21 | 二次元ヘテロ接合素子 |
Country Status (3)
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