JPH0882655A - Testing equipment of integrated circuit - Google Patents
Testing equipment of integrated circuitInfo
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- JPH0882655A JPH0882655A JP6218528A JP21852894A JPH0882655A JP H0882655 A JPH0882655 A JP H0882655A JP 6218528 A JP6218528 A JP 6218528A JP 21852894 A JP21852894 A JP 21852894A JP H0882655 A JPH0882655 A JP H0882655A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、集積回路試験装置に関
するものであり、更に詳しく言えば、非常に多くの端子
を持つ半導体集積回路（以下ＬＳＩという）装置やＭＣ
Ｍ（ＭultiＣhip Ｍodule ）を試験する装置及び試験方
法の改善に関するものである。近年、ＬＳＩ装置の超集
積化及び高密度化に伴い、信号を入出力する接続ピンが
益々増加する傾向にある。このため、多数の試験用のプ
ローブピンを備えた集積回路試験装置が開発されてい
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit test apparatus, and more specifically, a semiconductor integrated circuit (hereinafter referred to as LSI) apparatus having a large number of terminals and an MC.
The present invention relates to improvement of an apparatus and a test method for testing M (MultiChip Module). In recent years, the number of connection pins for inputting / outputting signals tends to increase more and more with the super integration and high density of LSI devices. For this reason, an integrated circuit test apparatus having a large number of test probe pins has been developed.
【０００２】これによれば、ＬＳＩ装置にクロック信号
を供給するピンエレクロトニクスボードやスキャン信号
を送受するボードが、全く同じ試験回路素子により実装
されている。このため、ＬＳＩの高速・多ピン化に対応
するためには、このようなボードを各チャネル毎に多数
並べる必要がある。しかし、高速で高機能な回路は、高
価でしかも実装スペースを多く取る。According to this, a pin electronics board for supplying a clock signal to an LSI device and a board for transmitting / receiving a scan signal are mounted by the same test circuit element. Therefore, it is necessary to arrange a large number of such boards for each channel in order to cope with high-speed and high-pin count LSIs. However, a high-speed and highly functional circuit is expensive and takes up a lot of mounting space.
【０００３】また、ＬＳＩやＭＣＭのスキャンテストに
おいて、ピンエレクロトニクスボードの中で使用されな
い試験回路素子も生ずる。そこで、被試験ＬＳＩにクロ
ック信号を専用供給するボード、スキャン試験をする専
用ボード及びスキャン試験以外の試験をする専用ボード
に機能分担し、試験回路素子の実装スペースの低減化及
び試験コストの低減化を図り、数千ピン以上の超ＬＳＩ
装置を現実に試験することができる装置が望まれてい
る。Further, in the scan test of LSI and MCM, some test circuit elements are not used in the pin electronics board. Therefore, the functions are assigned to the board that exclusively supplies the clock signal to the LSI under test, the board that performs the scan test, and the board that performs the tests other than the scan test to reduce the mounting space of the test circuit element and the test cost. For ultra-LSI with more than several thousand pins
What is desired is a device that can actually test the device.
【０００４】[0004]
【従来の技術】図８は従来例に係る多ピンＬＳＩ試験装
置のピンエレクトロニクスボードの構成図を示してい
る。例えば、５00ピン程度のＬＳＩ装置（以下被試験Ｌ
ＳＩという）を試験する装置に適用されるピンエレクト
ロニクスボード（以下単にピンエレボードと略す）は、
図８に示すように、ｎ枚のピンエレボードを備える。１
枚のピンエレボードには、パターンメモリ１，タイミン
グ発生器２，波形整形器（フォーマッタ）３，高速ドラ
イバ４，高速コンパレータ５，６及びデジタルコンパレ
ータ＆フェイルメモリ７を有する。2. Description of the Related Art FIG. 8 is a block diagram of a pin electronics board of a conventional multi-pin LSI tester. For example, an LSI device with about 500 pins (hereinafter referred to as L
The pin electronics board (hereinafter simply abbreviated as pin electronics board) applied to the device for testing
As shown in FIG. 8, n pin eleboards are provided. 1
Each of the pin-eleboards has a pattern memory 1, a timing generator 2, a waveform shaper (formatter) 3, a high speed driver 4, high speed comparators 5 and 6, and a digital comparator & fail memory 7.
【０００５】当該試験装置の機能は、例えば、制御バス
８から試験アルゴリズムに基づくパターンデータがパタ
ーンメモリ１に書き込まれると、クロック信号を被試験
ＬＳＩに供給するピンエレボード（以下クロック用チャ
ネルともいう）では、タイミング発生器２及び波形整形
器３により生成された所定タイミング及び所定パルス幅
のクロック信号が高速ドライバ４を介して不図示の被試
験ＬＳＩに供給される。なお、高速コンパレータ５，６
及びデジタルコンパレータ＆フェイルメモリ７の動作は
停止され、当該ボードはクロック信号供給源（ドライバ
専用ボード）として使用される。The function of the test apparatus is, for example, when a pattern data based on a test algorithm is written in the pattern memory 1 from the control bus 8 and supplies a clock signal to the LSI under test (hereinafter also referred to as a clock channel). In (), a clock signal having a predetermined timing and a predetermined pulse width generated by the timing generator 2 and the waveform shaper 3 is supplied to the LSI under test (not shown) via the high speed driver 4. The high speed comparators 5 and 6
The operation of the digital comparator & fail memory 7 is stopped, and the board is used as a clock signal supply source (driver-dedicated board).
【０００６】スキャンテストに割当てられたピンエレボ
ード（以下スキャン用チャネルともいう）では、制御バ
ス８から試験アルゴリズムに基づくスキャンデータがパ
ターンメモリ１に書き込まれると、タイミング発生器２
及び波形整形器３により生成された所定タイミング及び
所定パルス幅のスキャン入力信号が高速ドライバ４を介
して不図示の被試験ＬＳＩに供給される。また、被試験
ＬＳＩからのスキャン出力信号は高速コンパレータ５，
６により、アナログ・デジタル変換され、デジタルコン
パレータ＆フェイルメモリ７により、期待値データと比
較され、そのフェイルデータが記憶される。なお、期待
値データはパターンメモリ１から転送を受ける。In the pin-eleboard (hereinafter also referred to as a scan channel) assigned to the scan test, when the scan data based on the test algorithm is written in the pattern memory 1 from the control bus 8, the timing generator 2
The scan input signal having the predetermined timing and the predetermined pulse width generated by the waveform shaper 3 is supplied to the LSI under test (not shown) through the high-speed driver 4. Further, the scan output signal from the LSI under test is supplied to the high speed comparator 5,
Analog-to-digital conversion is performed by 6 and comparison is performed with expected value data by the digital comparator & fail memory 7, and the fail data is stored. The expected value data is transferred from the pattern memory 1.
【０００７】一般テストに割当てられたピンエレボード
（以下一般用チャネルともいう）では、制御バス８から
試験アルゴリズムに基づくテストデータがパターンメモ
リ１に書き込まれると、タイミング発生器２及び波形整
形器３により生成された所定タイミング及び所定パルス
幅の試験データが高速ドライバ４を介して不図示の被試
験ＬＳＩに供給される。In the pin-eleboard (hereinafter also referred to as general-purpose channel) assigned to the general test, when the test data based on the test algorithm is written from the control bus 8 to the pattern memory 1, the timing generator 2 and the waveform shaper 3 The test data having the predetermined timing and the predetermined pulse width generated by the above is supplied to the LSI under test (not shown) through the high-speed driver 4.
【０００８】また、被試験ＬＳＩからの試験結果データ
は高速コンパレータ５，６により、アナログ・デジタル
変換され、デジタルコンパレータ＆フェイルメモリ７に
より、期待値データと比較され、そのフェイルデータが
記憶される。なお、期待値データはパターンメモリ１か
ら転送を受ける。これにより、５00ピン程度のＬＳＩ装
置を試験が実行される。Further, the test result data from the LSI under test is subjected to analog / digital conversion by the high speed comparators 5 and 6, and compared with expected value data by the digital comparator & fail memory 7, and the fail data is stored. The expected value data is transferred from the pattern memory 1. As a result, a test is performed on an LSI device having about 500 pins.
【０００９】[0009]
【発明が解決しようとする課題】ところで、従来例によ
ればｎ枚のピンエレボードが、それぞれパターンメモリ
１，タイミング発生器２，波形整形器３，高速ドライバ
４，高速コンパレータ５，６及びデジタルコンパレータ
＆フェイルメモリ７等の全く同じ試験回路素子により構
成されている。By the way, according to the conventional example, the n pin-eleboards have the pattern memory 1, the timing generator 2, the waveform shaper 3, the high-speed driver 4, the high-speed comparators 5, 6 and the digital circuit, respectively. It is composed of exactly the same test circuit elements such as the comparator & fail memory 7.
【００１０】このため、近年のＬＳＩの高速・多ピン化
に対応するためには、従来例のような非常に高速で高機
能な試験回路素子を実装した多用途対応のピンエレボー
ドを各チャネル毎に多数並べる必要がある。ところが、
高速で高機能な回路は、高価でしかも実装スペースを多
く取るという欠点がある。これにより、数千チャネルの
高速ＬＳＩテスタを安価に作製する妨げとなるという問
題がある。Therefore, in order to cope with the recent trend of high-speed and multi-pin LSIs, a multi-purpose pin-eleboard equipped with a very high-speed and highly-functional test circuit element as in the conventional example is used for each channel. It is necessary to arrange a large number for each. However,
A high-speed and high-performance circuit has a drawback that it is expensive and takes up a lot of mounting space. As a result, there is a problem in that a high-speed LSI tester with several thousands of channels can be manufactured at low cost.
【００１１】また、近年のＬＳＩやＭＣＭはスキャン設
計されていること、及び、組み込み自己検査機能（ＢＩ
ＳＴ：ビルトイン・セルフテスト回路）が組み込まれる
ようになったことにより、実際の試験には、ある限られ
たピンのみが高速に動作し、全ピンが高速動作している
状態ではない。本発明は、かかる従来例の問題点に鑑み
創作されたものであり、被試験ＬＳＩにクロック信号を
専用供給するボード、スキャン試験をする専用ボード及
びスキャン試験以外の試験をする専用ボードに機能分担
し、試験回路素子の実装スペースの低減化及び試験コス
トの低減化を図り、数千ピン以上の超ＬＳＩ装置を試験
することが可能となる集積回路試験装置の提供を目的と
する。Further, recent LSIs and MCMs are designed to be scan, and a built-in self-inspection function (BI
Since the built-in self-test circuit (ST: built-in self-test circuit) is incorporated, only a limited number of pins operate at high speed in an actual test, and not all pins operate at high speed. The present invention was created in view of the problems of the conventional example, and the functions are divided into a board that exclusively supplies a clock signal to the LSI under test, a board that performs a scan test, and a board that performs a test other than the scan test. However, it is an object of the present invention to provide an integrated circuit test apparatus capable of testing a VLSI device having several thousand pins or more by reducing the mounting space of a test circuit element and the test cost.
【００１２】[0012]
【課題を解決するための手段】本発明に係る集積回路試
験装置は、その実施例を図１〜７に示すように、第１の
装置は、被試験半導体装置にクロック信号を供給する試
験回路素子を実装した第１のピンエレクトロニクスボー
ドと、前記被試験半導体装置のスキャン試験をする試験
回路素子を実装した第２のピンエレクトロニクスボード
と、前記被試験半導体装置のスキャン試験以外の試験を
する試験回路素子を実装した第３のピンエレクトロニク
スボードとを備え、前記被試験半導体装置の回路規模に
応じて複数の前記第１〜第３のピンエレクトロニクスボ
ードが設けられることを特徴とする。As shown in FIGS. 1 to 7, an integrated circuit test device according to the present invention is a test circuit for supplying a clock signal to a semiconductor device under test. A first pin electronics board on which elements are mounted, a test circuit for performing a scan test on the semiconductor device under test, and a second pin electronics board on which a circuit element is mounted, and a test for performing a test other than the scan test on the semiconductor device under test. A third pin electronics board on which circuit elements are mounted, and a plurality of the first to third pin electronics boards are provided according to the circuit scale of the semiconductor device under test.
【００１３】本発明の第１の試験装置において、前記第
１のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、クロック信号の出力タイミングを発生
するタイミング発生器と、１パターン分のパターンデー
タを一時記憶するパターンレジスタと、前記パターンレ
ジスタからの出力信号を前記タイミング発生器からのタ
イミングにより前記クロック信号の波形を整形する整形
器と、前記波形整形されたクロック信号を前記被試験半
導体装置に供給する出力ドライバから成ることを特徴と
する。In the first test apparatus of the present invention, the first pin electronics board is, as shown in FIG. 2, at least a timing generator for generating output timing of a clock signal and pattern data for one pattern. To a semiconductor device under test, and a pattern register for temporarily storing the output signal from the pattern register, a shaper for shaping the waveform of the clock signal at the timing from the timing generator, and the waveform-shaped clock signal for the semiconductor device under test. It is characterized by comprising an output driver for supplying.
【００１４】本発明の第１の試験装置において、前記第
２のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、被試験半導体装置に供給するスキャン
入力信号の出力タイミングを発生するタイミング発生器
と、複数のスキャン入力パターン又はスキャン出力期待
値を記憶するスキャンパターンメモリと、前記パターン
メモリからの出力信号を前記タイミング発生器からのタ
イミングにより前記スキャン入力信号の波形を整形する
整形器と、前記波形整形されたスキャン入力信号を被試
験半導体装置に供給する出力ドライバと、前記被試験半
導体装置からのスキャン出力信号をデジタル信号に変換
するコンパレータと、前記コンパレータからのデジタル
信号とスキャン出力信号の判定基準となる期待値信号と
を比較する比較回路と、前記比較回路からの比較結果を
複数のスキャンパターン分だけ記憶するフェールメモリ
から成ることを特徴とする。In the first test apparatus of the present invention, the second pin electronics board is, as shown in FIG. 2, a timing generator for generating at least the output timing of the scan input signal supplied to the semiconductor device under test. A scan pattern memory that stores a plurality of scan input patterns or expected scan output values; a shaper that shapes the waveform of the scan input signal at the timing from the timing generator for the output signal from the pattern memory; An output driver for supplying the waveform-shaped scan input signal to the semiconductor device under test, a comparator for converting the scan output signal from the semiconductor device under test into a digital signal, and the determination of the digital signal and the scan output signal from the comparator Comparison circuit that compares the expected value signal that becomes the reference Characterized in that it consists of a fail memory for comparison only multiple scan patterns content storage from the comparator circuit.
【００１５】本発明の第１の試験装置において、前記第
３のピンエレクトロニクスボードは、図２に示すよう
に、少なくとも、１パターン分のパターンデータを一時
記憶するパターンレジスタと、被試験半導体装置に試験
データを供給する出力ドライバと、前記被試験半導体装
置からの出力信号をデジタル信号に変換するコンパレー
タから成ることを特徴とする。In the first test apparatus of the present invention, the third pin electronics board has a pattern register for temporarily storing pattern data of at least one pattern and a semiconductor device under test as shown in FIG. It is characterized by comprising an output driver for supplying test data and a comparator for converting an output signal from the semiconductor device under test into a digital signal.
【００１６】本発明の第１の試験装置において、前記第
１のピンエレクトロニクスボードは、図４に示すような
信号伝送ピンの周りに接地ピンが配設された同軸型のプ
ローブピンを有し、前記第２のピンエレクトロニクスボ
ードは、図５に示すようなインピーダンス整合型のプロ
ーブピンを有し、前記第３のピンエレクトロニクスボー
ドは、図６に示すような高密度型のプローブピンをそれ
ぞれ有することを特徴とする。In the first test apparatus of the present invention, the first pin electronics board has coaxial probe pins in which ground pins are arranged around signal transmission pins as shown in FIG. The second pin electronics board has impedance matching type probe pins as shown in FIG. 5, and the third pin electronics board has high density type probe pins as shown in FIG. Is characterized by.
【００１７】本発明の第１の試験装置において、図２に
示すような前記第１，第２及び第３のピンエレクトロニ
クスボードと、前記被試験半導体装置との間を中継する
中継ボートが設けられ、前記中継ボート内での配線は、
第１，第２，第３のピンエレクトロニクスボードの順に
優先して結線され、かつ、第１のピンエレクトロニクス
ボードのプローブピンに対しては同軸ケーブルにより結
線され、第２及び第３のピンエレクトロニクスボードの
プローブピンに対してツイストペア線によりそれぞれ結
線されることを特徴とする。In the first test apparatus of the present invention, a relay boat for relaying between the first, second and third pin electronics boards as shown in FIG. 2 and the semiconductor device under test is provided. The wiring in the relay boat is
The first, second, and third pin electronics boards are preferentially connected in this order, and the probe pins of the first pin electronics board are connected by a coaxial cable, and the second and third pin electronics boards are connected. The probe pins are connected by twisted pair wires.
【００１８】本発明の第２の試験装置は、図２に示すよ
うにバーストクロック信号を前記被試験半導体装置に供
給するクロック発生器が設けられることを特徴とする。
本発明の第３の試験装置は、図２に示すように前記クロ
ック信号又は外部から供給されるバーストクロック信号
のいずれか一方を選択する切り換え器が設けられること
を特徴とし、上記目的を達成する。A second test apparatus of the present invention is characterized in that a clock generator for supplying a burst clock signal to the semiconductor device under test is provided as shown in FIG.
The third test apparatus of the present invention is characterized by being provided with a switcher for selecting either the clock signal or a burst clock signal supplied from the outside as shown in FIG. 2, and achieves the above object. .
【００１９】[0019]
【作 用】本発明の第１の集積回路試験装置によれば、
被試験半導体装置の回路規模に応じて、複数の第１〜第
３のピンエレクトロニクスボードが設けられ、第１のピ
ンエレクトロニクスボードから被試験半導体装置にクロ
ック信号が供給され、第２のピンエレクトロニクスボー
ドにより、被試験半導体装置のスキャン試験が実行さ
れ、第３のピンエレクトロニクスボードにより、スキャ
ン試験以外の試験が実行される。[Operation] According to the first integrated circuit test apparatus of the present invention,
A plurality of first to third pin electronics boards are provided according to the circuit scale of the semiconductor device under test, a clock signal is supplied from the first pin electronics board to the semiconductor device under test, and a second pin electronics board is provided. Thus, the scan test of the semiconductor device under test is executed, and tests other than the scan test are executed by the third pin electronics board.
【００２０】このため、被試験半導体装置の高速・多ピ
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなる。このことで、高速で高機能な試験回路素子を専
用に実装したボードと、低速な試験回路素子を専用に実
装したボードとを組み合わせて試験装置を構成すること
ができる。Therefore, in order to increase the speed and the number of pins of the semiconductor device under test, it is not necessary to arrange a large number of pin electronics boards corresponding to various uses for each channel as in the conventional example. As a result, the test apparatus can be configured by combining the board on which the high-speed and high-performance test circuit element is exclusively mounted and the board on which the low-speed test circuit element is exclusively mounted.
【００２１】すなわち、第１のピンエレクトロニクスボ
ードでは、図２に示すような信号発生器，整形器及び出
力ドライバを実装すれば良く、従来例のような多用途対
応のピンエレクトロニクスボードに比べ、高速コンパレ
ータ及びデジタルコンパレータ＆フェイルメモリを省略
することでき、実装スペースが低減化する。また、第３
のピンエレクトロニクスボードでは、図２に示すような
試験結果データを取り込む入力ドライバについては、第
２のピンエレクトロニクスボードの高速性を必要とする
ドライバに比べて低速動作のもので充分対処できる。ま
た、従来例のようなデジタルコンパレータ＆フェイルメ
モリも省略することができ、実装スペースが低減化す
る。That is, on the first pin electronics board, it suffices to mount a signal generator, a shaper and an output driver as shown in FIG. 2, which is faster than a versatile pin electronics board as in the conventional example. The comparator, the digital comparator and the fail memory can be omitted, and the mounting space can be reduced. Also, the third
In the pin electronics board of No. 2, the input driver for fetching the test result data as shown in FIG. 2 can be sufficiently dealt with by the low speed operation as compared with the driver requiring the high speed of the second pin electronics board. Further, the digital comparator and fail memory as in the conventional example can be omitted, and the mounting space can be reduced.
【００２２】これにより、被試験ＬＳＩにクロック信号
を専用供給するボード、スキャン試験をする専用ボード
及びスキャン試験以外の試験をする専用ボードに機能分
担することにより、試験回路素子の実装スペースの低減
化及び試験装置の低廉化を図ることが可能となる。ま
た、数千ピン以上の超ＬＳＩ装置を試験する高速ＬＳＩ
テスタを効率良く構築することができる。As a result, the board for supplying the clock signal to the LSI under test, the board for performing the scan test, and the board for performing the test other than the scan test are allotted functions, thereby reducing the mounting space of the test circuit element. Also, the cost of the test device can be reduced. In addition, a high-speed LSI for testing VLSI devices with thousands of pins or more
The tester can be constructed efficiently.
【００２３】本発明の第１の試験装置において、第１の
ピンエレクトロニクスボードには、図４に示すような高
価ではあるが、高速伝送特性に優れた同軸型のプローブ
ピンが採用され、その中継ボート内では、当該ボードが
第１順位により配線され、端子間が同軸ケーブルにより
結線される。また、第２のピンエレクトロニクスボード
では、図５に示すようなインピーダンス整合型のプロー
ブピンが採用され、第３のピンエレクトロニクスボード
には、図６に示すような高密度型のプローブピンがそれ
ぞれ採用され、これら端子間が安価なツイストペア線に
よりそれぞれ結線される。In the first test apparatus of the present invention, the first pin electronics board employs a coaxial type probe pin, which is expensive but excellent in high-speed transmission characteristics, as shown in FIG. In the boat, the boards are wired in the first order and the terminals are connected by coaxial cables. Further, impedance matching type probe pins as shown in FIG. 5 are adopted in the second pin electronics board, and high density type probe pins as shown in FIG. 6 are adopted in the third pin electronics board. Then, these terminals are connected by inexpensive twisted pair wires.
【００２４】このため、各ボード配置位置の相違と、信
号伝送するプローブピン接続とに伴う信号遅延時間を調
整することができる。これにより、ピン接続機能の考慮
した信頼性の良い試験装置を構成できる。本発明の第２
の試験装置によれば、図２に示すようなクロック発生器
が設けられ、被試験半導体装置にバーストクロック信号
が供給されることから、スキャン設計されたＬＳＩやＭ
ＣＭ、及び、自己試験機能（ＢＩＳＴ回路）が組み込ま
れたＬＳＩやＭＣＭを試験することができる。Therefore, it is possible to adjust the signal delay time associated with the difference in the board layout position and the probe pin connection for signal transmission. As a result, it is possible to configure a highly reliable test device in consideration of the pin connection function. Second of the present invention
According to this test apparatus, since the clock generator as shown in FIG. 2 is provided and the burst clock signal is supplied to the semiconductor device under test, the scan designed LSI or M
It is possible to test a CM and an LSI or MCM in which a self-test function (BIST circuit) is incorporated.
【００２５】本発明の第３の試験装置によれば、図２に
示すような第１のピンエレクトロニクスボードに切り換
え器が設けられ、クロック信号又は外部から供給される
バーストクロック信号のいずれか一方が選択される。例
えば、図７（Ａ）に示すように、一般論理回路を試験す
る場合は、切り換え器によって、まず、クロック信号を
選択し、自己試験機能を備えた半導体集積回路を試験す
る。次いで、図７（Ｂ）に示すように、切り換え器によ
って、クロック信号からバーストクロック信号に切り換
えて、それを供給することにより、ＢＩＳＴ回路を備え
た半導体集積回路をも試験することができる。According to the third test apparatus of the present invention, the switch is provided on the first pin electronics board as shown in FIG. 2, and either the clock signal or the burst clock signal supplied from the outside is supplied. To be selected. For example, as shown in FIG. 7A, when a general logic circuit is tested, a clock signal is first selected by a switch and a semiconductor integrated circuit having a self-test function is tested. Then, as shown in FIG. 7B, the semiconductor integrated circuit having the BIST circuit can be tested by switching from the clock signal to the burst clock signal by the switch and supplying the burst clock signal.
【００２６】このため、ある限られたピンのみを高速に
動作させることができ、全てのピンを高速動作させる必
要が無くなる。これにより、高速多ピンのＬＳＩやＭＣ
Ｍに対してパーマンスやスループットをほとんど落とす
ことなく試験を行うことができ、試験コストの低減化を
図ることができる。Therefore, only certain limited pins can be operated at high speed, and it is not necessary to operate all pins at high speed. This enables high-speed multi-pin LSI and MC
The test can be performed on M without substantially reducing the performance and the throughput, and the test cost can be reduced.
【００２７】[0027]
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図１〜７は、本発明の実施例に係る集
積回路試験装置及び集積回路試験方法の説明図である。
図１は、本発明の実施例に係るＶＬＳＩ用試験装置の外
観図であり、図２は、そのピンエレクトロニクスボード
の機能回路図である。図３は各ボード間及び被試験物と
の接続図をそれぞれ示している。Embodiments of the present invention will now be described with reference to the drawings. 1 to 7 are explanatory views of an integrated circuit test device and an integrated circuit test method according to an embodiment of the present invention.
FIG. 1 is an external view of a VLSI test apparatus according to an embodiment of the present invention, and FIG. 2 is a functional circuit diagram of the pin electronics board. FIG. 3 shows a connection diagram between each board and with the device under test.
【００２８】例えは、本発明の第１〜第３の集積回路試
験装置を組合わせたＶＬＳＩ用試験装置は、図１に示す
ように、筐体１０に、クロック用チャネルボード１１，
スキャン用チャネルボード１２，一般用チャネルボード
１３を備え、その上部にパーフォーマンスボード１４
と、及びＬＳＩソケット１５を有する。すなわち、クロ
ック用チャネルボード１１は第１のピンエレクトロニク
スボードの一例であり、被試験ＬＳＩ１６にクロック信
号（以下ＣＫ信号という）を供給する試験回路素子を実
装した基板である。このチャネルは被試験ＬＳＩ１６の
回路規模にもよるが、通常，数チャネル〜数十チャネル
あれば充分である。クロック用チャネルボード１１は、
図２に示すように、パターンレジスタ101 ，タイミング
発生器102 ，フォーマッタ103 ，超高速ドライバ104 ，
切り換え器105 を有する。For example, as shown in FIG. 1, a VLSI test device in which the first to third integrated circuit test devices of the present invention are combined includes a housing 10, a clock channel board 11 and a clock channel board 11, as shown in FIG.
A scan channel board 12 and a general-purpose channel board 13 are provided, and a performance board 14 is provided above the channel board 12.
And an LSI socket 15. That is, the clock channel board 11 is an example of the first pin electronics board, and is a board on which a test circuit element for supplying a clock signal (hereinafter referred to as a CK signal) is mounted on the LSI under test 16. Although it depends on the circuit scale of the LSI under test 16, several channels to several tens of channels are usually sufficient. The clock channel board 11 is
As shown in FIG. 2, the pattern register 101, the timing generator 102, the formatter 103, the ultra-high speed driver 104,
It has a switch 105.
【００２９】パターンレジスタ101 は制御バス８に接続
され、上位の制御装置から転送されてくる１パターン分
のパターンデータを一時記憶する。タイミング発生器10
2 はＣＫ信号の出力タイミングを発生する。フォーマッ
タ103 は整形器の一例であり、パターンレジスタ101 か
らの出力信号をタイミング発生器102 からのタイミング
によりＣＫ信号を整形する。The pattern register 101 is connected to the control bus 8 and temporarily stores the pattern data for one pattern transferred from the host controller. Timing generator 10
2 generates the output timing of the CK signal. The formatter 103 is an example of a shaper, and shapes the output signal from the pattern register 101 into the CK signal at the timing from the timing generator 102.
【００３０】超高速ドライバ104 は出力ドライバの一例
であり、波形整形された高速のＣＫ信号を被試験ＬＳＩ
１６に供給する。高速のＣＫ信号は、パルス幅が狭く、
急峻に立ち上がる信号である。切り換え器105 は、ＣＫ
信号又は外部から供給されるバーストクロック信号（以
下ＢＣＫ信号という）のいずれか一方を選択する（第３
の試験装置）。The ultra-high-speed driver 104 is an example of an output driver, which outputs a waveform-shaped high-speed CK signal to an LSI under test.
Supply to 16. The high-speed CK signal has a narrow pulse width,
It is a signal that rises sharply. The switch 105 is a CK
Either the signal or the burst clock signal (hereinafter referred to as the BCK signal) supplied from the outside is selected (the third).
Test equipment).
【００３１】クロック用チャネルボード１１は、同軸型
のプローブピンを有する。当該プローブピンについては
図４において説明する。当該ボード１１は、ドライブ専
用基板であるため、スキャン用チャネルボード１２のよ
うなコンパレータやデジタルコンパレータは装備する必
要が無い。また、ボード１２のようなパターンメモリ20
1 は持たず、１パターン分のデータはパターンレジスタ
101 に一時記憶する。The clock channel board 11 has coaxial probe pins. The probe pin will be described with reference to FIG. Since the board 11 is a drive-dedicated board, it is not necessary to equip it with a comparator or digital comparator like the scanning channel board 12. In addition, the pattern memory 20 such as the board 12
Do not have 1 and data for 1 pattern is a pattern register
Temporarily store in 101.
【００３２】スキャン用チャネルボード１２は第２のピ
ンエレクトロニクスボードの一例であり、被試験ＬＳＩ
１６のスキャン試験をする試験回路素子を実装した基板
である。ここで、スキャン試験とは、ＬＳＩソケットの
スキャンテストピンから高速のシリアルパターンを被試
験ＬＳＩ１６に印加し、そこから出力されてくる高速の
シリアルパターンを受信して、それが期待値パターンと
一致しているか否かを比較することをいう。The scanning channel board 12 is an example of the second pin electronics board, and is the LSI to be tested.
16 is a board on which test circuit elements for performing 16 scan tests are mounted. Here, in the scan test, a high-speed serial pattern is applied to the LSI under test 16 from the scan test pin of the LSI socket, and the high-speed serial pattern output from the LSI 16 is received. It is to compare whether or not there is.
【００３３】スキャン用チャネルボード１２は、図２に
示すように、スキャンパターンメモリ201 ，タイミング
発生器202 ，フォーマッタ203 ，高速ドライバ204 ，高
速コンパレータ205 ，206 及びデジタルコンパレータ＆
フェイルメモリ207 を有する。スキャンパターンメモリ
201 は、制御バス８に接続され、上位の制御装置から転
送されてくるスキャンパターンデータを一時記憶する。
これにより、高速テストが連続して行える。タイミング
発生器202 は被試験ＬＳＩ１６に供給するスキャン入力
信号の出力タイミングを発生する。フォーマッタ203 は
整形器の一例であり、パターンメモリ201 からの出力信
号をタイミング発生器202 からのタイミングにより整形
してスキャン入力信号を生成する。この際の波形は、被
試験ＬＳＩ１６に供給するＲＺ，ＮＲＺである。高速ド
ライバ204 は、出力ドライバの一例であり、波形整形さ
れたスキャン入力信号を被試験ＬＳＩ１６に供給する出
力ドライバと波形整形されたスキャン入力信号を送出す
る。As shown in FIG. 2, the scan channel board 12 includes a scan pattern memory 201, a timing generator 202, a formatter 203, a high speed driver 204, high speed comparators 205 and 206, and a digital comparator &.
It has a fail memory 207. Scan pattern memory
Reference numeral 201 is connected to the control bus 8 and temporarily stores the scan pattern data transferred from the host controller.
This allows high speed tests to be performed continuously. The timing generator 202 generates the output timing of the scan input signal supplied to the LSI under test 16. The formatter 203 is an example of a shaper, and shapes the output signal from the pattern memory 201 according to the timing from the timing generator 202 to generate a scan input signal. The waveforms at this time are RZ and NRZ supplied to the LSI under test 16. The high-speed driver 204 is an example of an output driver, and sends an output driver that supplies a waveform-shaped scan input signal to the LSI under test 16 and a waveform-shaped scan input signal.
【００３４】高速コンパレータ205 ，206 は、被試験Ｌ
ＳＩ１６からのスキャン出力信号をアナログ・デジタル
変換してスキャン出力データをデジタルコンパレータ＆
フェイルメモリ207 に出力する。デジタルコンパレータ
＆フェイルメモリ207 は比較回路の一例であり、スキャ
ン出力データと、該出力データの判定基準となる期待値
データとを比較し、欠陥データを一時記憶する。スキャ
ン用チャネルボード１２はインピーダンス整合型のプロ
ーブピンを有する。当該プローブピンについては、図５
において説明する。このチャネルは通常，数十チャネル
あれば充分である。回路規模は比較的大きいがチャネル
数が少ないので、従来例に比べて全体の費用と実装スペ
ースは低減される。The high speed comparators 205 and 206 are connected to the L to be tested.
The scan output signal from SI16 is converted from analog to digital and the scan output data is converted to digital comparator &
Output to fail memory 207. The digital comparator & fail memory 207 is an example of a comparison circuit, and compares scan output data with expected value data which is a criterion for the output data, and temporarily stores defective data. The scanning channel board 12 has impedance matching type probe pins. The probe pin is shown in FIG.
Will be explained. For this channel, several tens of channels are usually sufficient. Since the circuit scale is relatively large, but the number of channels is small, the overall cost and mounting space are reduced compared to the conventional example.
【００３５】一般用チャネルボード１３は第３のピンエ
レクトロニクスボードの一例であり、被試験ＬＳＩ１６
のスキャン試験以外の試験をする試験回路素子を実装し
た基板である。このチャネルは通常，数百〜数千チャネ
ルを装備する。回路規模は常に小さく、チャネル数が多
くなるが、従来例に比べて全体の費用と実装スペースは
低減される。The general-purpose channel board 13 is an example of the third pin electronics board, and is the LSI under test 16
It is a substrate on which a test circuit element for performing a test other than the scan test is mounted. This channel is usually equipped with hundreds to thousands of channels. The circuit scale is always small and the number of channels is large, but the overall cost and mounting space are reduced compared to the conventional example.
【００３６】一般用チャネルボード１３は、図２に示す
ように、パターンレジスタ301 ，低速ドライバ302 及び
低速コンパレータ304 ，305 を有する。パターンレジス
タ301 は制御バス８に接続され、上位の制御装置から転
送されてくる試験データを一時記憶する。低速ドライバ
302 は出力ドライバの一例であり、数ＫHz程度の試験デ
ータを被試験ＬＳＩ１６に供給する。低速コンパレータ
304 ，305 は、被試験ＬＳＩ１６からの試験結果データ
を取り込む。低速コンパレータ304 ，305 のデジタル出
力は制御バス８を経由して制御計算機に読み込まれ、計
算機内で期待値と比較照合される。一般用チャネルボー
ド１３は、図６に示すような高密度型のプローブピンを
有する。As shown in FIG. 2, the general channel board 13 has a pattern register 301, a low speed driver 302, and low speed comparators 304 and 305. The pattern register 301 is connected to the control bus 8 and temporarily stores the test data transferred from the upper control device. Slow driver
302 is an example of an output driver, which supplies test data of about several KHz to the LSI 16 under test. Low speed comparator
304 and 305 take in the test result data from the LSI under test 16. The digital outputs of the low speed comparators 304 and 305 are read into the control computer via the control bus 8 and compared with the expected value in the computer. The general-purpose channel board 13 has high-density probe pins as shown in FIG.
【００３７】なお、パーマンスボード１４は中継ボート
の一例であり、図１に示すようなクロック用チャネルボ
ード１１，スキャン用チャネルボード１２及び一般用チ
ャネルボード１３と、ＬＳＩソケット１５との間を中継
する基板である。パーマンスボード１４とＬＳＩソケッ
ト１５間の配線は、図３に示すようにクロック用チャネ
ルボード１１を優先（第１順位に）して、スキャン用チ
ャネルボード１２及び一般用チャネルボード１３を結線
する。これは、従来例のような全チャネルがフル機能を
持っている場合には、パフォーマンスボート内の配線に
おいては、テスタのチャネルと被試験ＬＳＩ１６のピン
が最短距離になるピン同士を接続すれば良かった。しか
し、本発明では、クロック用チャネルボード１１とスキ
ャン用チャネルボード１２とは数に限りがあるため、ピ
ンの種別により配線を優先させる必要があるからであ
る。The performance board 14 is an example of a relay board, and relays between the clock channel board 11, the scan channel board 12, the general channel board 13 and the LSI socket 15 as shown in FIG. It is the substrate. As for the wiring between the performance board 14 and the LSI socket 15, as shown in FIG. 3, the scanning channel board 12 and the general-purpose channel board 13 are connected by giving priority to the clock channel board 11 (first order). This is because when all channels have full functions as in the conventional example, it is sufficient to connect the channels of the tester and the pins of the LSI under test 16 with the shortest distance in the wiring in the performance boat. It was However, in the present invention, the number of the clock channel boards 11 and the number of the scan channel boards 12 are limited, and it is necessary to give priority to the wiring depending on the type of the pin.
【００３８】例えば、ボード１１とＬＳＩソケット１５
間の配線が最短距離になるように結線し、ボード１１の
プローブピンに対しては同軸ケーブルにより結線する。
ボード１２，１３のプローブピンに対してはツイストペ
ア線によりそれぞれ結線する。ＬＳＩソケット１５は被
試験ＬＳＩ１６を差し込むものであり、例えば、クロッ
クピン，スキャンピン１，２及びその他のピンを有す
る。For example, the board 11 and the LSI socket 15
The wiring between them is connected so as to have the shortest distance, and the probe pins of the board 11 are connected by a coaxial cable.
The probe pins of the boards 12 and 13 are connected by twisted pair wires. The LSI socket 15 is for inserting the LSI under test 16, and has, for example, a clock pin, scan pins 1 and 2, and other pins.
【００３９】本発明の実施例では、図２に示すように超
高速バーストクロック発生器１７が設けられ、ＢＣＫ信
号は各ボード１１の切り換え器105 を介して被試験ＬＳ
Ｉ１６に供給する（第２の試験装置）。例えば、制御バ
ス８を経由して転送されてくるスタート信号ＳＴに基づ
いて、指示された所定数のパルスを連続して発生し、そ
れをＢＩＳＴ回路を内蔵した被試験ＬＳＩ１６に供給す
る。In the embodiment of the present invention, an ultra-high speed burst clock generator 17 is provided as shown in FIG. 2, and the BCK signal is sent to the LS under test through the switch 105 of each board 11.
Supply to I16 (second test device). For example, based on the start signal ST transferred via the control bus 8, a prescribed number of designated pulses are continuously generated and supplied to the LSI under test 16 having the BIST circuit built therein.
【００４０】図４（Ａ），（Ｂ）は、本発明の実施例に
係るクロック用チャネルボードに適用される同軸プロー
ブである。図４（Ａ）の上面図において、同軸プローブ
２０はＣＫ信号を伝送する中央プローブピン２２及びそ
の周辺に４本の接地プローブピン２１が配設されて成
る。図４（Ｂ）はその側面図であり、基板２４に各ピン
２１，２２が埋め込まれ、図４（Ｂ）に示すような同軸
ケーブル２３が係合される。FIGS. 4A and 4B show a coaxial probe applied to the clock channel board according to the embodiment of the present invention. In the top view of FIG. 4 (A), the coaxial probe 20 includes a central probe pin 22 that transmits a CK signal and four ground probe pins 21 arranged around the central probe pin 22. 4B is a side view thereof, in which the pins 21 and 22 are embedded in the substrate 24, and the coaxial cable 23 as shown in FIG. 4B is engaged.
【００４１】図５（Ａ）〜（Ｃ）は、本発明の実施例に
係るスキャン用チャネルボードに適用されるインピーダ
ンス整合型のプローブである。図５（Ａ）の上面図にお
いて、当該プローブ３０はスキャン信号を伝送する１対
の信号プローブピン３１が複数設けられて成る。Ｓピン
は信号線に接続され、Ｇピンは接地線（グランド）ＧND
に接続される。Ｓピン及びＧピン交互に配置される。図
５（Ｂ）はその側面図であり、スキャン用チャネルボー
ド１２にプローブフォルダ３３が係合される。図５
（Ｃ）はその正面図を示している。FIGS. 5A to 5C show an impedance matching type probe applied to the scanning channel board according to the embodiment of the present invention. In the top view of FIG. 5A, the probe 30 is provided with a plurality of pairs of signal probe pins 31 that transmit a scan signal. The S pin is connected to the signal line, and the G pin is the ground line (ground) GND.
Connected to. The S pin and the G pin are alternately arranged. FIG. 5B is a side view thereof, and the probe holder 33 is engaged with the scanning channel board 12. Figure 5
(C) has shown the front view.
【００４２】図６（Ａ）〜（Ｃ）は、本発明の実施例に
係る一般用チャネルボードに適用される高密度型のプロ
ーブである。図６（Ａ）の上面図において、当該プロー
ブ４０は、試験データを伝送する１対の信号プローブピ
ン４１が複数設けられて成り、インピーダンス整合型の
プローブ３０よりも設置数が多い。Ｓピンは信号線に接
続され、Ｇピンは接地線（グランド）ＧNDに接続され
る。Ｓピン及びＧピンは例えば、３対１の割合で交互に
配置される。図６（Ｂ）はその側面図であり、一般用チ
ャネルボード１３にプローブフォルダ４４が係合され
る。図６（Ｃ）はその正面図を示している。なお、各プ
ローブピン２１，３１，４１はスプリングプローブから
成る。FIGS. 6A to 6C show a high-density probe applied to the general-purpose channel board according to the embodiment of the present invention. In the top view of FIG. 6A, the probe 40 is provided with a plurality of pairs of signal probe pins 41 that transmit test data, and the probe 40 is installed more than the impedance matching probe 30. The S pin is connected to the signal line, and the G pin is connected to the ground line (ground) GND. For example, the S pins and the G pins are alternately arranged at a ratio of 3: 1. FIG. 6B is a side view thereof, and the probe holder 44 is engaged with the general-purpose channel board 13. FIG. 6C shows the front view. The probe pins 21, 31, 41 are spring probes.
【００４３】次に、本発明の実施例に係るＶＬＳＩ用試
験装置の動作を説明する。図７（Ａ）（Ｂ）は本発明の
実施例に係るＶＬＳＩの試験時の接続図をそれぞれ示し
ている。例えば、数千ピンを有する一般論理回路16Ａを
試験をする場合、まず、図７（Ａ）に示すように、クロ
ック用チャネルボード１１では、切り換え器105 により
ＣＫ信号の出力が選択される。この際に、制御バス８か
ら転送されてくる１パターン分のデータがパターンレジ
スタ101 に一時記憶され、タイミング発生器102 ではタ
イミング制御信号が発生され、フォーマッタ103 により
ＣＫ信号の波形が整形される。波形整形された高速なＣ
Ｋ信号が超高速ドライバ104 を介して被試験ＬＳＩ１６
に供給される。Next, the operation of the VLSI test apparatus according to the embodiment of the present invention will be described. 7A and 7B are connection diagrams at the time of testing the VLSI according to the embodiment of the present invention. For example, when testing a general logic circuit 16A having several thousand pins, first, as shown in FIG. 7A, in the clock channel board 11, the switch 105 selects the output of the CK signal. At this time, one pattern of data transferred from the control bus 8 is temporarily stored in the pattern register 101, the timing generator 102 generates a timing control signal, and the formatter 103 shapes the waveform of the CK signal. High-speed C with waveform shaping
The K signal is transmitted via the ultra-high speed driver 104 to the LSI under test 16
Is supplied to.
【００４４】また、スキャン用チャネルボード１２で
は、被試験ＬＳＩ１６のスキャン試験をすべく、ＬＳＩ
ソケット１５のスキャンテストピンから高速のシリアル
パターンを被試験ＬＳＩ１６に印加し、そこから出力さ
れてくる高速のシリアルパターンを受信して、それが期
待値パターンと一致しているか否かを比較する。例え
ば、スキャン用チャネルボード１２では、高速テストを
連続して行えるようなスキャンパターンデータが制御バ
ス８からスキャンパターンメモリ201 に書き込まれる。
タイミング発生器202 ではスキャン入力信号Ｓinの出力
タイミングが調整され、フォーマッタ203 ではスキャン
入力信号Ｓinの波形が整形される。波形整形されたスキ
ャン入力信号Ｓinは高速ドライバ204 を介して被試験Ｌ
ＳＩ１６に供給される。シリアルなスキャン信号が被試
験ＬＳＩ１６が供給されることから、被試験ＬＳＩ１６
の各機能回路16Ａをスキャンパスしたスキャン出力信号
Ｓout が高速コンパレータ205 ，206 によりアナログ・
デジタル変換され、スキャン出力データがデジタルコン
パレータ＆フェイルメモリ207 に出力され、該出力デー
タと期待値データとがデジタルコンパレータにより比較
され、欠陥データがフェイルメモリ207 に一時記憶され
る。Further, in the scanning channel board 12, the LSI to be tested is subjected to a scan test.
A high-speed serial pattern is applied from the scan test pin of the socket 15 to the LSI under test 16, the high-speed serial pattern output from the LSI 16 is received, and it is compared whether or not it matches the expected value pattern. For example, in the scan channel board 12, scan pattern data that enables continuous high-speed testing is written from the control bus 8 to the scan pattern memory 201.
The timing generator 202 adjusts the output timing of the scan input signal Sin, and the formatter 203 shapes the waveform of the scan input signal Sin. The waveform-shaped scan input signal Sin is passed through the high-speed driver 204 to the L-under-test.
Supplied to SI16. Since the LSI under test 16 is supplied with a serial scan signal, the LSI under test 16
The scan output signal Sout that has passed through each functional circuit 16A of
Digitally converted, scan output data is output to the digital comparator & fail memory 207, the output data and expected value data are compared by the digital comparator, and defective data is temporarily stored in the fail memory 207.
【００４５】なお、一般用チャネルボード１３では、数
ＫHz程度の試験データが、制御バス８からパターンレジ
スタ301 に転送され、それが一時記憶され、試験データ
ＤINは低速ドライバ302 を介して被試験ＬＳＩ１６に供
給される。そして、被試験ＬＳＩ１６からの試験結果デ
ータＤOUT が低速コンパレータ304 ，305 に取り込ま
れ、そこでアナログ・デジタル変換されたデータは制御
バス８を介して上位の制御装置に転送される。これによ
り、数千ピンを有する一般論理回路16Ａを試験すること
ができる。In the general-purpose channel board 13, test data of about several KHz is transferred from the control bus 8 to the pattern register 301 and is temporarily stored, and the test data DIN is transferred to the LSI 16 under test via the low speed driver 302. Is supplied to. Then, the test result data DOUT from the LSI under test 16 is taken into the low speed comparators 304 and 305, and the data which has been analog-to-digital converted therein is transferred to the upper control device via the control bus 8. This makes it possible to test the general logic circuit 16A having thousands of pins.
【００４６】なお、図７（Ｂ）に示すように、ＢＩＳＴ
内蔵の被試験ＬＳＩ１６Ｂを試験する場合には、ＣＫ信
号に代えてＢＣＫ信号を供給する。例えば、クロック用
チャネルボード１１では、切り換え器105 によりＢＣＫ
信号の出力が選択される。ＢＣＫ信号の出力イーブル
は、上位制御装置からのスタート信号ＳＴのアサートに
よって行われる。例えば、数百〜数千発の超高速なＢＣ
Ｋ信号が、被試験ＬＳＩ１６ＢのＢＩＳＴ回路に供給さ
れる。これにより、ＢＣＫ信号に応じて自己検査機能を
備えた被試験ＬＳＩ１６Ｂを試験することできる。As shown in FIG. 7B, BIST
When testing the built-in LSI under test 16B, the BCK signal is supplied instead of the CK signal. For example, in the clock channel board 11, the BCK is set by the switch 105.
The signal output is selected. The output enable of the BCK signal is performed by asserting the start signal ST from the host controller. For example, hundreds to thousands of ultra-fast BC
The K signal is supplied to the BIST circuit of the LSI under test 16B. As a result, the LSI under test 16B having a self-inspection function can be tested according to the BCK signal.
【００４７】このようにして、本発明の実施例に係るＶ
ＬＳＩ用試験装置によれば、図１に示すように、被試験
ＬＳＩ１６の回路規模に応じて、例えば、２枚のクロッ
ク用チャネルボード１１が設けられ、当該ボード１１か
ら被試験ＬＳＩ１６にＣＫ信号が供給され、３枚のスキ
ャン用チャネルボード１２により、被試験ＬＳＩ１６の
スキャン試験が実行され、５枚の一般用チャネルク１３
により、スキャン試験以外の試験が実行される。Thus, the V according to the embodiment of the present invention is
According to the LSI test device, as shown in FIG. 1, for example, two clock channel boards 11 are provided according to the circuit scale of the LSI under test 16, and a CK signal is sent from the board 11 to the LSI under test 16. The scan test of the LSI under test 16 is performed by the three scan channel boards 12 supplied, and the five general-purpose channel tracks 13 are supplied.
Thus, tests other than the scan test are executed.
【００４８】このため、被試験ＬＳＩ１６の高速・多ピ
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなる。このことで、超高速ドライバ104 ，204 及び高
速コンパレータ205, 206を専用に実装したボードと、低
速ドライバ302 及び低速コンパレータ303, 304を専用に
実装したボードとを組み合わせて試験装置を構成するこ
とができ、各ボードの実装スペースを低減化すること、
及び、試験装置の低廉化を図ることが可能となる。Therefore, in order to increase the speed and the number of pins of the LSI under test 16, it is not necessary to arrange a large number of pin electronics boards corresponding to various uses for each channel as in the conventional example. As a result, the test apparatus can be configured by combining the board on which the ultra-high speed drivers 104 and 204 and the high speed comparators 205 and 206 are exclusively mounted and the board on which the low speed driver 302 and the low speed comparators 303 and 304 are exclusively mounted. Can reduce the mounting space of each board,
Also, the cost of the test device can be reduced.
【００４９】すなわち、クロック用チャネルボード１１
では、図２に示すようなパターンレジスタ101 ，タイミ
ング発生器102 ，フォーマッタ103 ，超高速ドライバ10
4 ，切り換え器105 を実装すれば良く、従来例のような
多用途対応のピンエレボード１３に比べ、高速コンパレ
ータ及びデジタルコンパレータ＆フェイルメモリを省略
することでき、実装スペースが低減化する。That is, the clock channel board 11
Then, as shown in FIG. 2, the pattern register 101, the timing generator 102, the formatter 103, and the ultra-high speed driver 10 are shown.
4. It suffices to mount the switch 105, and the high-speed comparator and the digital comparator & fail memory can be omitted as compared with the versatile pin electronics board 13 as in the conventional example, and the mounting space can be reduced.
【００５０】また、一般用チャネルボード１３では、ス
キャン用チャネルボード１２の高速性を必要とする高速
ドライバ204 や高速コンパレータ205, 206に比べて、図
２に示すような低速ドライバ302 及び低速コンパレータ
303, 304で充分対処できる。また、従来例のようなデジ
タルコンパレータ＆フェイルメモリも省略することがで
き、実装スペースが低減化する。Further, the general-purpose channel board 13 has a low-speed driver 302 and a low-speed comparator as shown in FIG. 2 as compared with the high-speed driver 204 and the high-speed comparators 205 and 206 which require high speed of the scanning channel board 12.
303 and 304 are enough. Further, the digital comparator and fail memory as in the conventional example can be omitted, and the mounting space can be reduced.
【００５１】これにより、２000 〜3000本規模の入出力
ピンを有する超ＬＳＩ装置を試験する高速ＬＳＩテスタ
を効率良く構成することができる。また、本発明の実施
例に係る試験装置によれば、クロック用チャネルボード
１１には、図４に示すような同軸型のプローブピンが採
用され、その中継ボート内では、当該ボードが第１順位
により配線され、端子間が同軸ケーブルにより結線され
る。また、スキャン用チャネルボード１３では、図５に
示すようなインピーダンス整合型のプローブピンが採用
され、一般用チャネルボード１３には、図６に示すよう
な高密度型のプローブピンがそれぞれ採用され、これら
端子間がツイストペア線によりそれぞれ結線される。As a result, a high-speed LSI tester for testing a VLSI device having 2000 to 3000 input / output pins can be efficiently constructed. Further, according to the test apparatus of the embodiment of the present invention, the clock channel board 11 employs the coaxial type probe pin as shown in FIG. 4, and the board has the first rank in the relay boat. And the terminals are connected by a coaxial cable. Moreover, the impedance matching type probe pins as shown in FIG. 5 are adopted in the scanning channel board 13, and the high density type probe pins as shown in FIG. 6 are adopted in the general purpose channel board 13, respectively. The terminals are connected by twisted pair wires.
【００５２】さらに、図２に示すような超高速バースト
クロック発生器１７が設けられ、被試験ＬＳＩ１６にＢ
ＣＫ信号が供給されることから、自己試験機能（ＢＩＳ
Ｔ回路）が組み込まれたＬＳＩやＭＣＭを高速に試験す
ることができる。また、本発明の実施例の試験方法によ
れば、図７（Ａ）に示したように、ある限られたピンの
みを高速に動作させることができ、全てのピンを高速動
作させる必要が無くなる。ここで、高速動作が必要なピ
ンとなるのは、スキャンテストを制御するピン及びクロ
ックピンのみであり、他の大多数のピンは低速動作で充
分である。このように、スキャンピンとクロックピンに
対応するチャネルのみを高速パターン発生回路や高速パ
ターン比較回路によって構成すれば良いことになる。Further, an ultra high speed burst clock generator 17 as shown in FIG.
Since the CK signal is supplied, the self-test function (BIS
An LSI or MCM in which a T circuit) is incorporated can be tested at high speed. Further, according to the test method of the embodiment of the present invention, as shown in FIG. 7A, only certain limited pins can be operated at high speed, and it is not necessary to operate all pins at high speed. . Here, only the pins that control the scan test and the clock pins are required to operate at high speed, and the other majority of pins need to operate at low speed. Thus, only the channels corresponding to the scan pins and the clock pins need to be configured by the high speed pattern generation circuit and the high speed pattern comparison circuit.
【００５３】これにより、高速多ピンのＬＳＩやＭＣＭ
に対してパーマンスやスループットをほとんど落とすこ
となく、ＶＬＳＩを高速に試験可能な装置のコスト低減
に寄与するところが大きい。As a result, a high-speed multi-pin LSI or MCM
On the other hand, it largely contributes to the cost reduction of a device capable of testing VLSI at high speed with almost no reduction in performance or throughput.
【００５４】[0054]
【発明の効果】以上説明したように、本発明の集積回路
試験装置によれば、被試験半導体装置の回路規模に応じ
て、クロック信号を専用に供給するピンエレクトロニク
スボード、スキャン試験をする専用に行うピンエレクト
ロニクスボード及びスキャン試験以外の試験をするピン
エレクトロニクスボードが複数設けられる。As described above, according to the integrated circuit test apparatus of the present invention, depending on the circuit scale of the semiconductor device under test, the pin electronics board for exclusively supplying the clock signal and the dedicated for the scan test are provided. A plurality of pin electronics boards to perform and pin electronics boards to perform tests other than the scan test are provided.
【００５５】このため、被試験半導体装置の高速・多ピ
ン化に対して、従来例のような多用途対応のピンエレク
トロニクスボードを各チャネル毎に多数並べる必要がな
くなり、高速で高機能な試験回路素子を専用に実装した
ボードと、低速な試験回路素子を専用に実装したボード
とを組み合わせて装置を構成することができる。本発明
の試験装置によれば、同軸型のプローブピンが採用さ
れ、その中継ボート内では、優先順位に基づいて配線さ
れ、端子間が同軸ケーブルにより結線される。また、他
のボードではインピーダンス整合型のプローブピンや高
密度型のプローブピンが採用され、これら端子間が安価
なツイストペア線によりそれぞれ結線される。Therefore, in order to increase the speed and the number of pins of the semiconductor device under test, it is not necessary to arrange a large number of pin electronics boards corresponding to various applications for each channel as in the conventional example, and a high-speed and highly functional test circuit is provided. The device can be configured by combining a board on which elements are exclusively mounted and a board on which low-speed test circuit elements are exclusively mounted. According to the test apparatus of the present invention, the coaxial type probe pin is adopted, in the relay boat, wiring is performed based on the priority order, and the terminals are connected by the coaxial cable. Further, impedance matching type probe pins and high density type probe pins are adopted in other boards, and these terminals are connected by inexpensive twisted pair wires.
【００５６】本発明の他の試験装置によれば、被試験半
導体装置にバーストクロック信号を供給するクロック発
生器が設けられることから、自己試験機能が組み込まれ
たＬＳＩやＭＣＭを高速に試験することができる。本発
明の試験方法によれば、ある限られたピンのみを高速に
動作させることができ、全てのピンを高速動作させる必
要が無くなる。According to another test apparatus of the present invention, since the semiconductor device under test is provided with the clock generator for supplying the burst clock signal, the LSI or MCM having the self-test function can be tested at high speed. You can According to the test method of the present invention, only certain limited pins can be operated at high speed, and it is not necessary to operate all pins at high speed.
【００５７】これにより、数千ピンを有するＬＳＩやＭ
ＣＭに対してパーマンスやスループットを低下すること
なく試験を行うことができる。また、高速試験が可能な
ＶＬＳＩ試験装置の提供及びその低廉化に大きく寄与す
る。As a result, an LSI or M having thousands of pins
The test can be performed on the CM without lowering the performance or the throughput. Further, it greatly contributes to the provision of a VLSI test apparatus capable of high-speed testing and its cost reduction.
【図１】本発明の実施例に係るＶＬＳＩ用試験装置の外
観図である。FIG. 1 is an external view of a VLSI test apparatus according to an embodiment of the present invention.
【図２】本発明の実施例に係るピンエレクトロニクスボ
ードの構成図である。FIG. 2 is a configuration diagram of a pin electronics board according to an embodiment of the present invention.
【図３】本発明の実施例に係る各ボード間及び被試験Ｌ
ＳＩとの接続図である。FIG. 3 is a diagram illustrating an inter-board and L-under-test according to an embodiment of the present invention
It is a connection diagram with SI.
【図４】本発明の実施例に係るクロック用チャネルの同
軸プローブの構成図である。FIG. 4 is a configuration diagram of a clock channel coaxial probe according to an embodiment of the present invention.
【図５】本発明の実施例に係るスキャン用チャネルのプ
ローブの構成図である。FIG. 5 is a configuration diagram of a scanning channel probe according to an embodiment of the present invention.
【図６】本発明の実施例に係る一般用チャネルのプロー
ブの構成図である。FIG. 6 is a configuration diagram of a probe for a general-purpose channel according to an embodiment of the present invention.
【図７】本発明の実施例に係る被試験ＬＳＩの試験方法
の説明図である。FIG. 7 is an explanatory diagram of a test method for the LSI under test according to the embodiment of the present invention.
【図８】従来例に係る多ピンＬＳＩ試験装置のピンエレ
クトロニクスボードの構成図である。FIG. 8 is a configuration diagram of a pin electronics board of a multi-pin LSI test device according to a conventional example.
１０…筐体、 １１…クロック用チャネルボード、 １２…スキャン用チャネルボード、 １３…一般用チャネルボード、 １４…パフォーマンスボード、 １５…ＬＳＩソケット、 １７…超高速バーストクロック発生器、 ２０…同軸ケーブル、 ３０…インピーダンス整合型のプローブ、 ４０…高密度型のプローブ、 101, 301…パターンレジスタ、 102, 202…タイミング発生器、 103, 203…フォーマッタ、 104 …超高速ドライバ、 105 …切り換え器、 201 …スキャンパターンメモリ、 204 …高速ドライバ、 205, 206…高速コンパレータ 207 …デジタルコンパレータ＆フェイルメモリ 302 …低速ドライバ、 303, 304…低速コンパレータ。 10 ... Casing, 11 ... Clock channel board, 12 ... Scan channel board, 13 ... General channel board, 14 ... Performance board, 15 ... LSI socket, 17 ... Ultra high speed burst clock generator, 20 ... Coaxial cable, 30 ... Impedance matching type probe, 40 ... High density type probe, 101, 301 ... Pattern register, 102, 202 ... Timing generator, 103, 203 ... Formatter, 104 ... Ultra high speed driver, 105 ... Switching device, 201 ... Scan pattern memory, 204 ... High speed driver, 205, 206 ... High speed comparator 207 ... Digital comparator & fail memory 302 ... Low speed driver, 303, 304 ... Low speed comparator.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 上坂 光司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Toru Asano Toru Asano 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor, Koji Uesaka 1015, Kamedotachu, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited
Claims (8)
する試験回路素子を実装した第１のピンエレクトロニク
スボードと、前記被試験半導体装置のスキャン試験をす
る試験回路素子を実装した第２のピンエレクトロニクス
ボードと、前記被試験半導体装置のスキャン試験以外の
試験をする試験回路素子を実装した第３のピンエレクト
ロニクスボードとを備え、 前記被試験半導体装置の回路規模に応じて複数の前記第
１〜第３のピンエレクトロニクスボードが設けられるこ
とを特徴とする集積回路試験装置。1. A first pin electronics board on which a test circuit element for supplying a clock signal to a semiconductor device under test is mounted, and a second pin electronics on which a test circuit element for performing a scan test of the semiconductor device under test is mounted. A board and a third pin electronics board on which a test circuit element for performing a test other than the scan test of the semiconductor device under test is mounted, and a plurality of the first to the first plurality of pin electronics boards according to the circuit scale of the semiconductor device under test are provided. An integrated circuit test device, wherein a pin electronics board of 3 is provided.
は、少なくとも、クロック信号の出力タイミングを発生
するタイミング発生器と、１パターン分のパターンデー
タを一時記憶するパターンレジスタと、前記パターンレ
ジスタからの出力信号を前記タイミング発生器からのタ
イミングにより前記クロック信号の波形を整形する整形
器と、前記波形整形されたクロック信号を前記被試験半
導体装置に供給する出力ドライバから成ることを特徴と
する請求項１記載の集積回路試験装置。2. The first pin electronics board includes at least a timing generator that generates an output timing of a clock signal, a pattern register that temporarily stores pattern data for one pattern, and an output signal from the pattern register. 2. A shaper for shaping the waveform of the clock signal according to the timing from the timing generator, and an output driver for supplying the waveform-shaped clock signal to the semiconductor device under test. Integrated circuit test equipment.
は、少なくとも、被試験半導体装置に供給するスキャン
入力信号の出力タイミングを発生するタイミング発生器
と、複数のスキャン入力パターン又はスキャン出力期待
値を記憶するスキャンパターンメモリと、前記パターン
メモリからの出力信号を前記タイミング発生器からのタ
イミングにより前記スキャン入力信号の波形を整形する
整形器と、前記波形整形されたスキャン入力信号を被試
験半導体装置に供給する出力ドライバと、前記被試験半
導体装置からのスキャン出力信号をデジタル信号に変換
するコンパレータと、前記コンパレータからのデジタル
信号とスキャン出力信号の判定基準となる期待値信号と
を比較する比較回路と、前記比較回路からの比較結果を
複数のスキャンパターン分だけ記憶するフェールメモリ
から成ることを特徴とする請求項１記載の集積回路試験
装置。3. The second pin electronics board stores at least a timing generator that generates an output timing of a scan input signal supplied to a semiconductor device under test, and a plurality of scan input patterns or scan output expected values. A scan pattern memory, a shaper that shapes the waveform of the scan input signal according to the timing from the timing generator from the output signal from the pattern memory, and the waveform-shaped scan input signal is supplied to the semiconductor device under test. An output driver, a comparator for converting a scan output signal from the semiconductor device under test into a digital signal, a comparator circuit for comparing a digital signal from the comparator with an expected value signal serving as a criterion for determining the scan output signal, The comparison results from the comparison circuit are output to multiple scan patterns. 2. The integrated circuit test device according to claim 1, wherein the integrated circuit test device comprises a fail memory for storing only one portion.
は、少なくとも、１パターン分のパターンデータを一時
記憶するパターンレジスタと、被試験半導体装置に試験
データを供給する出力ドライバと、前記被試験半導体装
置からの出力信号をデジタル信号に変換するコンパレー
タから成ることを特徴とする請求項１記載の集積回路試
験装置。4. The third pin electronics board comprises: a pattern register for temporarily storing pattern data for at least one pattern; an output driver for supplying test data to the semiconductor device under test; and a semiconductor device under test. 2. The integrated circuit testing device according to claim 1, comprising a comparator for converting the output signal of the above into a digital signal.
は、信号伝送ピンの周りに接地ピンが配設された同軸型
のプローブピンを有し、前記第２のピンエレクトロニク
スボードは、インピーダンス整合型のプローブピンを有
し、前記第３のピンエレクトロニクスボードは、高密度
型のプローブピンをそれぞれ有することを特徴とする請
求項１記載の集積回路試験装置。5. The first pin electronics board has coaxial probe pins in which ground pins are arranged around signal transmission pins, and the second pin electronics board is an impedance matching probe. 2. The integrated circuit testing device according to claim 1, further comprising pins, wherein each of the third pin electronics boards has a high-density probe pin.
ロニクスボードと、前記被試験半導体装置との間を中継
する中継ボートが設けられ、 前記中継ボート内での配線は、第１，第２，第３のピン
エレクトロニクスボードの順に優先して結線され、か
つ、第１のピンエレクトロニクスボードのプローブピン
に対しては同軸ケーブルにより結線され、第２及び第３
のピンエレクトロニクスボードのプローブピンに対して
ツイストペア線によりそれぞれ結線されることを特徴と
する請求項１記載の集積回路試験装置。6. A relay boat for relaying between the first, second, and third pin electronics boards and the semiconductor device under test is provided, and wiring in the relay boat includes first, first, and second wirings. The second and third pin electronics boards are preferentially connected in this order, and the probe pins of the first pin electronics board are connected by a coaxial cable.
2. The integrated circuit test device according to claim 1, wherein the probe pins of the pin electronics board are connected by twisted pair wires.
体装置に供給するクロック発生器が設けられることを特
徴とする請求項１記載の集積回路試験装置。7. The integrated circuit test apparatus according to claim 1, further comprising a clock generator for supplying a burst clock signal to the semiconductor device under test.
るバーストクロック信号のいずれか一方を選択する切り
換え器が設けられることを特徴とする請求項１記載の集
積回路試験装置。8. The integrated circuit test apparatus according to claim 1, further comprising a switcher for selecting either the clock signal or a burst clock signal supplied from the outside.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21852894A JP3401713B2 (en) | 1994-09-13 | 1994-09-13 | Integrated circuit test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21852894A JP3401713B2 (en) | 1994-09-13 | 1994-09-13 | Integrated circuit test equipment |
Publications (2)
| Publication Number | Publication Date |
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| JPH0882655A true JPH0882655A (en) | 1996-03-26 |
| JP3401713B2 JP3401713B2 (en) | 2003-04-28 |
Family
ID=16721344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP21852894A Expired - Lifetime JP3401713B2 (en) | 1994-09-13 | 1994-09-13 | Integrated circuit test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3401713B2 (en) |
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| WO2023276769A1 (en) * | 2021-06-29 | 2023-01-05 | 日本電産リード株式会社 | Scanner device and electrical inspection device |
-
1994
- 1994-09-13 JP JP21852894A patent/JP3401713B2/en not_active Expired - Lifetime
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| US7768255B2 (en) | 2008-08-28 | 2010-08-03 | Advantest Corporation | Interconnection substrate, skew measurement method, and test apparatus |
| CN102132166A (en) * | 2008-08-28 | 2011-07-20 | 爱德万测试株式会社 | Interconnect circuit board, skew measuring method and testing device |
| JP5475666B2 (en) * | 2008-08-28 | 2014-04-16 | 株式会社アドバンテスト | Skew measuring method and test apparatus |
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| JP3401713B2 (en) | 2003-04-28 |
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