JPH0878414A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0878414A JPH0878414A JP23970094A JP23970094A JPH0878414A JP H0878414 A JPH0878414 A JP H0878414A JP 23970094 A JP23970094 A JP 23970094A JP 23970094 A JP23970094 A JP 23970094A JP H0878414 A JPH0878414 A JP H0878414A
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- wiring
- aluminum
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Abstract
(57)【要約】
【目的】 マイクロローディング効果の抑制。
【構成】 シリコン基板１１上にシリコン酸化膜１２を
介してアルミニウム膜１３を形成し、その上に将来密な
配線が形成される領域上に開口を有するフォトレジスト
膜１４を形成する〔図１（ａ）〕。フォトレジスト膜１
４をマスクにアルミニウム膜１３にリンをイオン注入す
る〔図１（ｂ）〕。フォトレジスト膜１４を除去した
後、配線形成用のフォトレジスト膜１６を形成する〔図
１（ｃ）〕。フォトレジスト膜１６をマスクにアルミニ
ウム膜１３をドライ法により加工してアルミニウム配線
１７を形成する〔図１（ｄ）〕。 【効果】 イオン注入された部分（配線の密な領域）の
アルミニウム膜はエッチングレートが高くなるから、マ
イクロローディング効果は抑制される。
介してアルミニウム膜１３を形成し、その上に将来密な
配線が形成される領域上に開口を有するフォトレジスト
膜１４を形成する〔図１（ａ）〕。フォトレジスト膜１
４をマスクにアルミニウム膜１３にリンをイオン注入す
る〔図１（ｂ）〕。フォトレジスト膜１４を除去した
後、配線形成用のフォトレジスト膜１６を形成する〔図
１（ｃ）〕。フォトレジスト膜１６をマスクにアルミニ
ウム膜１３をドライ法により加工してアルミニウム配線
１７を形成する〔図１（ｄ）〕。 【効果】 イオン注入された部分（配線の密な領域）の
アルミニウム膜はエッチングレートが高くなるから、マ
イクロローディング効果は抑制される。
Description
【０００１】
【産業上の利用分野】本発明は、特にアルミニウム等の
配線を備える半導体装置およびその製造方法に関し、特
に微細化に適した配線およびその形成方法に関するもの
である。
配線を備える半導体装置およびその製造方法に関し、特
に微細化に適した配線およびその形成方法に関するもの
である。
【０００２】
【従来の技術】ＲＩＥ（Reactive Ion Etching）法など
のドライエッチング法によりアルミニウムなどの金属薄
膜をパターニングして配線を形成する際に、被加工金属
薄膜に予め不純物イオンを注入しておくとエッチングレ
ートが上昇することが知られている。イオン注入により
金属間の結合エネルギーが小さくなり、金属薄膜がエッ
チングされやすくなるからである。
のドライエッチング法によりアルミニウムなどの金属薄
膜をパターニングして配線を形成する際に、被加工金属
薄膜に予め不純物イオンを注入しておくとエッチングレ
ートが上昇することが知られている。イオン注入により
金属間の結合エネルギーが小さくなり、金属薄膜がエッ
チングされやすくなるからである。
【０００３】金属膜のこの特長を利用して配線を形成す
る技術がいくつか提案されている。図３（ａ）〜（ｃ）
は、特開昭５９−１００５３７号公報にて提案された配
線の形成方法を示す工程順断面図である。まず、図３
（ａ）に示すように、シリコン基板３１上にシリコン酸
化膜３２を介してアルミニウム膜３３を設け、その上に
配線形成用のフォトレジスト膜３６を形成する。次に、
例えばボロン３５のイオン注入を行ってフォトレジスト
膜に被覆されていない部分のアルミニウム膜３３にダメ
ージを与える。
る技術がいくつか提案されている。図３（ａ）〜（ｃ）
は、特開昭５９−１００５３７号公報にて提案された配
線の形成方法を示す工程順断面図である。まず、図３
（ａ）に示すように、シリコン基板３１上にシリコン酸
化膜３２を介してアルミニウム膜３３を設け、その上に
配線形成用のフォトレジスト膜３６を形成する。次に、
例えばボロン３５のイオン注入を行ってフォトレジスト
膜に被覆されていない部分のアルミニウム膜３３にダメ
ージを与える。
【０００４】次に、図３（ｂ）に示すように、プラズマ
３９雰囲気中に曝し、アルミニウム膜３３を選択的にエ
ッチングしてアルミニウム配線３７を形成する。その
後、フォトレジスト膜３６を除去すれば、図３（ｃ）に
示されるように、目的のアルミニウム配線３７を有する
半導体装置が得られる。
３９雰囲気中に曝し、アルミニウム膜３３を選択的にエ
ッチングしてアルミニウム配線３７を形成する。その
後、フォトレジスト膜３６を除去すれば、図３（ｃ）に
示されるように、目的のアルミニウム配線３７を有する
半導体装置が得られる。
【０００５】図４（ａ）〜（ｄ）は、特開昭６３−１８
１４４７号公報にて提案された配線の形成方法を示す工
程順断面図である。この従来例では、図４（ａ）に示す
ように、シリコン基板４１上にシリコン酸化膜４２を介
してアルミニウム膜４３を形成した後、全面に例えばボ
ロン４５をイオン注入する。次に、図４（ｂ）に示すよ
うに、配線形成用のフォトレジスト膜４６を形成し、図
４（ｃ）に示すように、プラズマ４９に曝してアルミニ
ウム配線４７を形成する。その後、フォトレジスト膜４
６を剥離すれば、アルミニウム配線４７を有する半導体
装置が得られる。
１４４７号公報にて提案された配線の形成方法を示す工
程順断面図である。この従来例では、図４（ａ）に示す
ように、シリコン基板４１上にシリコン酸化膜４２を介
してアルミニウム膜４３を形成した後、全面に例えばボ
ロン４５をイオン注入する。次に、図４（ｂ）に示すよ
うに、配線形成用のフォトレジスト膜４６を形成し、図
４（ｃ）に示すように、プラズマ４９に曝してアルミニ
ウム配線４７を形成する。その後、フォトレジスト膜４
６を剥離すれば、アルミニウム配線４７を有する半導体
装置が得られる。
【０００６】而して、近年、配線の微細化は急速に進め
られており、ハーフミクロン（０．５μｍ）からクオー
タミクロン（０．２５μｍ）の時代をを迎えようとして
いる。このような微細化された構造のパターニングでは
パターンの粗密によるマイクロローディング効果が著し
くなり面内均一性の高い加工が困難となる。このマイク
ロローディング効果は、狭い開口部では広い開口部に比
較してドライエッチング用のイオンやラジカルが底に届
きにくくなることによって起こる。
られており、ハーフミクロン（０．５μｍ）からクオー
タミクロン（０．２５μｍ）の時代をを迎えようとして
いる。このような微細化された構造のパターニングでは
パターンの粗密によるマイクロローディング効果が著し
くなり面内均一性の高い加工が困難となる。このマイク
ロローディング効果は、狭い開口部では広い開口部に比
較してドライエッチング用のイオンやラジカルが底に届
きにくくなることによって起こる。
【０００７】図３、図４に示した従来の方法では、アル
ミニウムにイオン注入を行うことによってアルミニウム
のレジストや酸化膜に対するエッチング選択性は高くな
るものの、このマイクロローディング効果を抑制する効
果はなく、そのため、パターンが微細化されかつ面内に
粗・密のパターンが混在しているときには、エッチング
不良が発生する。すなわち、図５（ａ）に示すように、
狭い溝部Ｂで下地が完全に露出するまでエッチングを続
けると、広い溝部分Ｂではパターンが細くなってなって
しまい、逆に、広い溝部Ａでのパターニングが完了した
時点でエッチングを終了すると、狭い溝部Ｂではエッチ
ング残りが発生する〔図５（ｂ）〕。
ミニウムにイオン注入を行うことによってアルミニウム
のレジストや酸化膜に対するエッチング選択性は高くな
るものの、このマイクロローディング効果を抑制する効
果はなく、そのため、パターンが微細化されかつ面内に
粗・密のパターンが混在しているときには、エッチング
不良が発生する。すなわち、図５（ａ）に示すように、
狭い溝部Ｂで下地が完全に露出するまでエッチングを続
けると、広い溝部分Ｂではパターンが細くなってなって
しまい、逆に、広い溝部Ａでのパターニングが完了した
時点でエッチングを終了すると、狭い溝部Ｂではエッチ
ング残りが発生する〔図５（ｂ）〕。
【０００８】ところで、フォトレジストのアルミニウム
に対するエッチングの選択性は高くないので、通常アル
ミニウム膜の２倍以上の膜厚のフォトレジストを形成し
てエッチングを行っている。従って、配線のパターンが
微細化されそのアスペクト比が悪化した場合にはそれ以
上にフォトレジストのアスペクト比が悪化する。このフ
ォトレジストのアスペクト比の増加がマイクロローディ
ング効果の主要な原因となっているので、エッチングマ
スクにフォトレジスト以外のエッチング耐性のあるマス
ク（ハードマスク）を用い、マスクのアスペクト比を改
善することが提案されている。
に対するエッチングの選択性は高くないので、通常アル
ミニウム膜の２倍以上の膜厚のフォトレジストを形成し
てエッチングを行っている。従って、配線のパターンが
微細化されそのアスペクト比が悪化した場合にはそれ以
上にフォトレジストのアスペクト比が悪化する。このフ
ォトレジストのアスペクト比の増加がマイクロローディ
ング効果の主要な原因となっているので、エッチングマ
スクにフォトレジスト以外のエッチング耐性のあるマス
ク（ハードマスク）を用い、マスクのアスペクト比を改
善することが提案されている。
【０００９】図６（ａ）〜（ｄ）は、その製造方法を示
す工程順断面図であって、これは、青木他により、ジャ
パニーズ ジャーナル オブ アブライド フィジクス
（Jpn.J.Appl.Phys.) １９９２ ３０巻 Ｌ４３７６
ページ、において発表されたものである。この手法で
は、まず、図６（ａ）に示すように、シリコン基板５１
上にシリコン酸化膜５２を介してアルミニウム膜５３を
形成し、その上にマスク材となるシリコン酸化膜５２ａ
を堆積する。そして、その上に配線パターン状のフォト
レジスト膜５６を設ける。
す工程順断面図であって、これは、青木他により、ジャ
パニーズ ジャーナル オブ アブライド フィジクス
（Jpn.J.Appl.Phys.) １９９２ ３０巻 Ｌ４３７６
ページ、において発表されたものである。この手法で
は、まず、図６（ａ）に示すように、シリコン基板５１
上にシリコン酸化膜５２を介してアルミニウム膜５３を
形成し、その上にマスク材となるシリコン酸化膜５２ａ
を堆積する。そして、その上に配線パターン状のフォト
レジスト膜５６を設ける。
【００１０】次に、図６（ｂ）に示すように、フォトレ
ジスト膜５６をマスクとして、プラズマ５９を用いたド
ライ法によりシリコン酸化膜５２ａをパターニングし
て、酸化膜マスク５２ｂ〔（ｃ）図参照〕を形成する。
次に、図６（ｃ）に示すように、形成された酸化膜マス
ク５２ｂをマスクとしてプラズマ５９を用いたドライ法
により、アルミニウム膜５３をパターニングして、図６
（ｄ）に示すように、アルミニウム配線５７を形成す
る。この方法によれば、エッチング面に斜め方向から入
射するイオンなどを増加させることができるため、マイ
クロローディング効果を抑制することができる。
ジスト膜５６をマスクとして、プラズマ５９を用いたド
ライ法によりシリコン酸化膜５２ａをパターニングし
て、酸化膜マスク５２ｂ〔（ｃ）図参照〕を形成する。
次に、図６（ｃ）に示すように、形成された酸化膜マス
ク５２ｂをマスクとしてプラズマ５９を用いたドライ法
により、アルミニウム膜５３をパターニングして、図６
（ｄ）に示すように、アルミニウム配線５７を形成す
る。この方法によれば、エッチング面に斜め方向から入
射するイオンなどを増加させることができるため、マイ
クロローディング効果を抑制することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
たハードマスクを用いる従来の技術では、微細化がさら
に進んだ場合には次のような問題が生じる。第１に、マ
スクのアスペクト比が改善されても配線のアスペクト比
はそのままであるから配線のアスペクト比がさらに高く
なるとマイクロローディング効果が再び著しくなってく
る。第２に、デバイスサイズの微細化に伴い、アルミニ
ウム配線のエレクトロマイグレーション、ストレスマイ
グレーションに対する耐性を向上させる必要が高くな
り、そのためアルミニウム上に、チタン、窒化チタンや
タングステン等を積層した積層配線構造が用いられるよ
うになってきているが、この積層配線が採用された場合
には、配線の各層とハードマスク（ＳｉＯ2 ）とのエッ
チング選択比を大きくとることが困難となり、ハードマ
スクでの対応が困難となる。本発明はこの点に対処して
なされたものであって、その目的は、ハードマスクに頼
ることなくマイクロローディング効果を抑制しうる配線
の構造およびその形成方法を提供することである。
たハードマスクを用いる従来の技術では、微細化がさら
に進んだ場合には次のような問題が生じる。第１に、マ
スクのアスペクト比が改善されても配線のアスペクト比
はそのままであるから配線のアスペクト比がさらに高く
なるとマイクロローディング効果が再び著しくなってく
る。第２に、デバイスサイズの微細化に伴い、アルミニ
ウム配線のエレクトロマイグレーション、ストレスマイ
グレーションに対する耐性を向上させる必要が高くな
り、そのためアルミニウム上に、チタン、窒化チタンや
タングステン等を積層した積層配線構造が用いられるよ
うになってきているが、この積層配線が採用された場合
には、配線の各層とハードマスク（ＳｉＯ2 ）とのエッ
チング選択比を大きくとることが困難となり、ハードマ
スクでの対応が困難となる。本発明はこの点に対処して
なされたものであって、その目的は、ハードマスクに頼
ることなくマイクロローディング効果を抑制しうる配線
の構造およびその形成方法を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、配線を構成する金属膜が、配線パ
ターンが密な領域では不純物を含有し、配線パターンが
粗な領域では不純物を含有していないことを特徴とする
半導体装置、が提供される。
め、本発明によれば、配線を構成する金属膜が、配線パ
ターンが密な領域では不純物を含有し、配線パターンが
粗な領域では不純物を含有していないことを特徴とする
半導体装置、が提供される。
【００１３】また、本発明によれば、（１）半導体基板
上の層間絶縁膜上全面に金属膜を形成する工程と、
（２）配線パターンが密になる領域に開口を有するフォ
トレジストマスクを形成する工程と、（３）イオン注入
法により不純物を注入して、前記開口下の前記金属膜に
選択的に不純物を導入する工程と、（４）イオン注入用
のフォトレジスト膜を剥離し、新たに配線形成用のフォ
トレジストマスクを形成する工程と、（５）前記配線形
成用のフォトレジストマスクを介して前記金属膜をドラ
イエッチング法にて加工して配線を形成する工程と、を
備える半導体装置の製造方法、が提供される。
上の層間絶縁膜上全面に金属膜を形成する工程と、
（２）配線パターンが密になる領域に開口を有するフォ
トレジストマスクを形成する工程と、（３）イオン注入
法により不純物を注入して、前記開口下の前記金属膜に
選択的に不純物を導入する工程と、（４）イオン注入用
のフォトレジスト膜を剥離し、新たに配線形成用のフォ
トレジストマスクを形成する工程と、（５）前記配線形
成用のフォトレジストマスクを介して前記金属膜をドラ
イエッチング法にて加工して配線を形成する工程と、を
備える半導体装置の製造方法、が提供される。
【００１４】
【作用】本発明においては、金属膜の配線パターンの密
になる領域にあらかじめイオン注入を行うものであるの
で、その領域での金属の結合エネルギーが小さくなり、
その結果エッチングレートが増大することから、パター
ンの粗・密からくるマイクロローディング効果を抑制す
ることができ、均等なエッチングを行うことが可能とな
る。
になる領域にあらかじめイオン注入を行うものであるの
で、その領域での金属の結合エネルギーが小さくなり、
その結果エッチングレートが増大することから、パター
ンの粗・密からくるマイクロローディング効果を抑制す
ることができ、均等なエッチングを行うことが可能とな
る。
【００１５】また、アルミニウム膜上にマイグレーショ
ン対策としてチタン等の被膜を形成した場合にも、その
被膜の結晶構造が乱されエッチングレートが増大するこ
とから、単一の金属膜の配線を用いる場合と同様にマイ
クロローディング効果を抑制することができる。
ン対策としてチタン等の被膜を形成した場合にも、その
被膜の結晶構造が乱されエッチングレートが増大するこ
とから、単一の金属膜の配線を用いる場合と同様にマイ
クロローディング効果を抑制することができる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜（ｃ）は、本発明の第１
の実施例を説明するための工程順に示した半導体チップ
の断面図である。まず、図１（ａ）に示すように、シリ
コン基板１１上に熱酸化法あるいは気相成長法により厚
さ約５００ｎｍのシリコン酸化膜１２を形成し、その上
に、イオン蒸着法あるいはスパッタ法により厚さ約１μ
ｍのアルミニウム膜１３を形成する。次いで、アルミニ
ウム膜１３上に厚さ約１μｍにフォトレジストを塗付
し、露光・現像を行って、配線パターンが密となる領域
に開口を有するフォトレジスト膜１４を形成する。
て説明する。 ［第１の実施例］図１（ａ）〜（ｃ）は、本発明の第１
の実施例を説明するための工程順に示した半導体チップ
の断面図である。まず、図１（ａ）に示すように、シリ
コン基板１１上に熱酸化法あるいは気相成長法により厚
さ約５００ｎｍのシリコン酸化膜１２を形成し、その上
に、イオン蒸着法あるいはスパッタ法により厚さ約１μ
ｍのアルミニウム膜１３を形成する。次いで、アルミニ
ウム膜１３上に厚さ約１μｍにフォトレジストを塗付
し、露光・現像を行って、配線パターンが密となる領域
に開口を有するフォトレジスト膜１４を形成する。
【００１７】次に、図１（ｂ）に示すように、フォトレ
ジスト膜１４をマスクとしてイオン注入法にて、リン１
５を例えば加速エネルギー４５ｋｅＶ、ドーズ量１×１
０16／ｃｍ2 で注入する。なお、注入イオンのドーズ量
やエネルギーは、配線の粗密差の程度やアルミニウム膜
の膜厚に応じて最適値に設定すればよい。また、イオン
注入を複数回に分け、異なるエネルギーにより注入して
全膜厚に均等に不純物がドープされるようにしてもよ
い。イオン注入後、フォトレジスト膜１４を剥離し、続
いて、アルミニウム膜１３上にフォトレジストを２．５
μｍの膜厚に塗付し、露光・現像を行って、図１（ｃ）
に示すように、配線形成用のフォトレジスト膜１６を形
成する。
ジスト膜１４をマスクとしてイオン注入法にて、リン１
５を例えば加速エネルギー４５ｋｅＶ、ドーズ量１×１
０16／ｃｍ2 で注入する。なお、注入イオンのドーズ量
やエネルギーは、配線の粗密差の程度やアルミニウム膜
の膜厚に応じて最適値に設定すればよい。また、イオン
注入を複数回に分け、異なるエネルギーにより注入して
全膜厚に均等に不純物がドープされるようにしてもよ
い。イオン注入後、フォトレジスト膜１４を剥離し、続
いて、アルミニウム膜１３上にフォトレジストを２．５
μｍの膜厚に塗付し、露光・現像を行って、図１（ｃ）
に示すように、配線形成用のフォトレジスト膜１６を形
成する。
【００１８】次に、図１（ｄ）に示すように、フォトレ
ジスト膜１６をマスクとしてドライエッチング法にて例
えば、マイクロ波電力：３００ｍＡ、ＲＦ電力：１５０
Ｗ、圧力：２ｍＴｏｒｒ、塩素ガス流量：３０ｓｃｃｍ
でエッチングを行ない、アルミニウム配線１７を形成す
る。アルミニウム配線１７形成後、フォトレジスト膜１
６を剥離し、水素雰囲気中で例えば４５０℃、３０分の
熱処理（いわゆる水素アロイ）を行ない、アルミニウム
膜中の不純物拡散を行う。
ジスト膜１６をマスクとしてドライエッチング法にて例
えば、マイクロ波電力：３００ｍＡ、ＲＦ電力：１５０
Ｗ、圧力：２ｍＴｏｒｒ、塩素ガス流量：３０ｓｃｃｍ
でエッチングを行ない、アルミニウム配線１７を形成す
る。アルミニウム配線１７形成後、フォトレジスト膜１
６を剥離し、水素雰囲気中で例えば４５０℃、３０分の
熱処理（いわゆる水素アロイ）を行ない、アルミニウム
膜中の不純物拡散を行う。
【００１９】このように本実施例によれば、アルミニウ
ム膜のパターンが密な領域に不純物を注入することによ
りその領域でのエッチングレートを増大させることがで
き、パターンの粗密によるマイクロローディング効果を
抑制することができる。
ム膜のパターンが密な領域に不純物を注入することによ
りその領域でのエッチングレートを増大させることがで
き、パターンの粗密によるマイクロローディング効果を
抑制することができる。
【００２０】そして、アルミニウム膜中に注入した不純
物を拡散させることにより、拡散した不純物とアルミニ
ウムの合金が粒界に形成されあるいは不純物が粒界に析
出することとなり膜表面が硬化する。硬化した膜は、機
械的強度が増しさらに組成変動に対しても抵抗力が増す
ため、エレクトロマイグレーションやストレスマイグレ
ーション耐性が向上する。
物を拡散させることにより、拡散した不純物とアルミニ
ウムの合金が粒界に形成されあるいは不純物が粒界に析
出することとなり膜表面が硬化する。硬化した膜は、機
械的強度が増しさらに組成変動に対しても抵抗力が増す
ため、エレクトロマイグレーションやストレスマイグレ
ーション耐性が向上する。
【００２１】また、アルミニウム配線構造を工夫するこ
とにより、０．３μｍレベルまではエレクトロマイグレ
ーション・ストレスマイグレーション耐性に問題ないこ
とが確認されており、不純物が拡散されていない領域が
あっても問題にならない（吉川 他 ＩＥＥＥ トラン
ザクション オン エレクトロン デバイス（ＴＲＡＮ
ＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ）１９９３ ４０冊 ２号 ２９６ページ）。
とにより、０．３μｍレベルまではエレクトロマイグレ
ーション・ストレスマイグレーション耐性に問題ないこ
とが確認されており、不純物が拡散されていない領域が
あっても問題にならない（吉川 他 ＩＥＥＥ トラン
ザクション オン エレクトロン デバイス（ＴＲＡＮ
ＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ）１９９３ ４０冊 ２号 ２９６ページ）。
【００２２】［第２の実施例］次に、図２を参照して本
発明の第２の実施例について説明する。図２（ａ）〜
（ｄ）は、本発明の第２の実施例を説明するための工程
順に示した半導体チップの断面図である。まず、図２
（ａ）に示すように、シリコン基板２１上に熱酸化法あ
るいは気相成長法により厚さ約５００ｎｍのシリコン酸
化膜２２を形成し、その上に、イオン蒸着法あるいはス
パッタ法により厚さ０．９μｍのアルミニウム膜２３を
形成し、さらにその上にスパッタ法により厚さ０．１μ
ｍの窒化チタン（ＴｉＮ）膜２８を形成する。次いで、
窒化チタン膜２８上にフォトレジストを１μｍの厚さに
塗付し、露光・現像を行って配線パターンが密になる領
域に開口を有するフォトレジスト膜２４を形成する。
発明の第２の実施例について説明する。図２（ａ）〜
（ｄ）は、本発明の第２の実施例を説明するための工程
順に示した半導体チップの断面図である。まず、図２
（ａ）に示すように、シリコン基板２１上に熱酸化法あ
るいは気相成長法により厚さ約５００ｎｍのシリコン酸
化膜２２を形成し、その上に、イオン蒸着法あるいはス
パッタ法により厚さ０．９μｍのアルミニウム膜２３を
形成し、さらにその上にスパッタ法により厚さ０．１μ
ｍの窒化チタン（ＴｉＮ）膜２８を形成する。次いで、
窒化チタン膜２８上にフォトレジストを１μｍの厚さに
塗付し、露光・現像を行って配線パターンが密になる領
域に開口を有するフォトレジスト膜２４を形成する。
【００２３】次に、図２（ｂ）に示すように、フォトレ
ジスト膜２４をマスクとしてイオン注入法にてヒ素２５
を例えば加速エネルギー７０ｋｅＶ、ドーズ量１×１０
16／ｃｍ2 で注入する。次に、図２（ｃ）に示すよう
に、イオン注入後、フォトレジスト膜２４を剥離し、新
たに窒化チタン膜上に、膜厚２．５μｍの配線形成用の
フォトレジスト膜２６を形成する。
ジスト膜２４をマスクとしてイオン注入法にてヒ素２５
を例えば加速エネルギー７０ｋｅＶ、ドーズ量１×１０
16／ｃｍ2 で注入する。次に、図２（ｃ）に示すよう
に、イオン注入後、フォトレジスト膜２４を剥離し、新
たに窒化チタン膜上に、膜厚２．５μｍの配線形成用の
フォトレジスト膜２６を形成する。
【００２４】次に、図２（ｄ）に示すように、フォトレ
ジスト膜２６をマスクとしてドライエッチング法にて例
えば、マイクロ波電力：３００ｍＡ、ＲＦ電力：１５０
Ｗ、圧力：２ｍＴｏｒｒ、塩素ガス流量：３０ｓｃｃｍ
でエッチングを行ない、窒化チタン膜２８の被膜を有す
るアルミニウム配線２７を形成する。その後、フォトレ
ジスト膜２６を剥離し、水素アロイを例えば４５０℃で
３０分行い配線中の不純物拡散を行う。
ジスト膜２６をマスクとしてドライエッチング法にて例
えば、マイクロ波電力：３００ｍＡ、ＲＦ電力：１５０
Ｗ、圧力：２ｍＴｏｒｒ、塩素ガス流量：３０ｓｃｃｍ
でエッチングを行ない、窒化チタン膜２８の被膜を有す
るアルミニウム配線２７を形成する。その後、フォトレ
ジスト膜２６を剥離し、水素アロイを例えば４５０℃で
３０分行い配線中の不純物拡散を行う。
【００２５】このように、本実施例によれば、図６に示
した従来例では対応が困難であったエレクトロ／ストレ
スマイグレーション対策用の被膜の施された配線を形成
する場合にも、配線パターンが密な領域に不純物を注入
することによりその領域のエッチングレートを増大させ
ることができ、パターンの粗密によるマイクロローディ
ング効果を抑制することができる。
した従来例では対応が困難であったエレクトロ／ストレ
スマイグレーション対策用の被膜の施された配線を形成
する場合にも、配線パターンが密な領域に不純物を注入
することによりその領域のエッチングレートを増大させ
ることができ、パターンの粗密によるマイクロローディ
ング効果を抑制することができる。
【００２６】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、配線形成用金属膜の密な配線領域
に予め不純物をドープしておいてからパターニングを行
うものであるので、密な配線領域でのエッチングレート
のみを速めることができ、したがって、マイクロローデ
ィング効果を抑制して、高精度で信頼性の高い配線を形
成することができる。
体装置の製造方法は、配線形成用金属膜の密な配線領域
に予め不純物をドープしておいてからパターニングを行
うものであるので、密な配線領域でのエッチングレート
のみを速めることができ、したがって、マイクロローデ
ィング効果を抑制して、高精度で信頼性の高い配線を形
成することができる。
【００２７】また、イオン注入によるエッチングレート
促進効果は、アルミニウム膜以外の高融点金属被膜や高
融点金属化合物被膜に対しても同様に期待できるため、
従来例では対応が困難であったエレクトロマイグレーシ
ョン・ストレスマイグレーション対策用の被膜の施され
た配線を形成する場合にも、配線パターンが密な領域に
不純物をイオン注入してその領域でのエッチングレート
を選択的に増大させることにより容易に対応することが
できるようになる。
促進効果は、アルミニウム膜以外の高融点金属被膜や高
融点金属化合物被膜に対しても同様に期待できるため、
従来例では対応が困難であったエレクトロマイグレーシ
ョン・ストレスマイグレーション対策用の被膜の施され
た配線を形成する場合にも、配線パターンが密な領域に
不純物をイオン注入してその領域でのエッチングレート
を選択的に増大させることにより容易に対応することが
できるようになる。
【００２８】また、本発明によれば、不純物の拡散され
た金属膜では、不純物合金が粒界に形成されあるいは不
純物が粒界に析出して膜表面が硬化するため、部分的で
はあるが機械的強度や組成変動に対する抵抗力を向上さ
せることができるようになりエレクトロマイグレーショ
ンやストレスマイグレーション耐性を向上させることが
できる。
た金属膜では、不純物合金が粒界に形成されあるいは不
純物が粒界に析出して膜表面が硬化するため、部分的で
はあるが機械的強度や組成変動に対する抵抗力を向上さ
せることができるようになりエレクトロマイグレーショ
ンやストレスマイグレーション耐性を向上させることが
できる。
【図１】本発明の第１の実施例の製造方法を示す工程順
断面図。
断面図。
【図２】本発明の第２の実施例の製造方法を示す工程順
断面図。
断面図。
【図３】イオン注入によりエッチングレートを向上させ
た従来の半導体装置の製造方法を説明するための工程順
断面図。
た従来の半導体装置の製造方法を説明するための工程順
断面図。
【図４】イオン注入によりエッチングレートを向上させ
た従来の半導体装置の製造方法を説明するための工程順
断面図。
た従来の半導体装置の製造方法を説明するための工程順
断面図。
【図５】マイクロローディング効果を説明するための断
面図。
面図。
【図６】従来例の製造方法を説明するための工程順断面
図。
図。
１１、２１、３１、４１、５１ シリコン基板 １２、２２、３２、４２、５２、５２ａ シリコン酸化
膜 ５２ｂ 酸化膜マスク １３、２３、３３、４３、５３ アルミニウム膜 １４、２４ フォトレジスト膜 １５ リン ２５ ヒ素 ３５、４５ ボロン １６、２６、３６、４６、５６ フォトレジスト膜 １７、２７、３７、４７、５７ アルミニウム配線 ２８ 窒化チタン膜 ３９、４９、５９ プラズマ
膜 ５２ｂ 酸化膜マスク １３、２３、３３、４３、５３ アルミニウム膜 １４、２４ フォトレジスト膜 １５ リン ２５ ヒ素 ３５、４５ ボロン １６、２６、３６、４６、５６ フォトレジスト膜 １７、２７、３７、４７、５７ アルミニウム配線 ２８ 窒化チタン膜 ３９、４９、５９ プラズマ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｊ 21/88 Ｄ
Claims (4)
- 【請求項１】 金属膜の配線を有する半導体装置におい
て、前記金属膜は配線パターンが密な領域では不純物を
含有し、配線パターンが粗な領域では不純物を含有して
いないことを特徴とする半導体装置。 - 【請求項２】 前記不純物がリン（Ｐ）またはヒ素（Ａ
ｓ）であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記金属膜が、アルミニウムを主体とす
る金属膜またはこれに高融点金属若しくは高融点金属化
合物の被膜の施されたものであることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】 （１）半導体基板上の層間絶縁膜上に金
属膜を形成する工程と、 （２）前記金属膜上に配線パターンが密になる領域に開
口を有するフォトレジストマスクを形成する工程と、 （３）イオン注入法により不純物を注入して、前記開口
下の前記金属膜に選択的に不純物を導入する工程と、 （４）イオン注入用のフォトレジスト膜を剥離し、新た
に配線形成用のフォトレジストマスクを形成する工程
と、 （５）前記配線形成用のフォトレジストマスクを介して
前記金属膜をドライエッチング法にて加工して配線を形
成する工程と、を備えることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6239700A JP2616460B2 (ja) | 1994-09-08 | 1994-09-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6239700A JP2616460B2 (ja) | 1994-09-08 | 1994-09-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878414A true JPH0878414A (ja) | 1996-03-22 |
| JP2616460B2 JP2616460B2 (ja) | 1997-06-04 |
Family
ID=17048627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6239700A Expired - Lifetime JP2616460B2 (ja) | 1994-09-08 | 1994-09-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616460B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112462B2 (en) | 1997-03-07 | 2006-09-26 | Tdk Corporation | Self-light-emitting apparatus and semiconductor device used in the apparatus |
| US7151685B2 (en) | 1998-07-02 | 2006-12-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US7311850B2 (en) | 2001-11-01 | 2007-12-25 | Tdk Corporation | Method of forming patterned thin film and method of fabricating micro device |
| US7679128B2 (en) | 2003-12-24 | 2010-03-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
-
1994
- 1994-09-08 JP JP6239700A patent/JP2616460B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112462B2 (en) | 1997-03-07 | 2006-09-26 | Tdk Corporation | Self-light-emitting apparatus and semiconductor device used in the apparatus |
| US7151685B2 (en) | 1998-07-02 | 2006-12-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US7359228B2 (en) | 1998-07-02 | 2008-04-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US7787277B2 (en) | 1998-07-02 | 2010-08-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US8248849B2 (en) | 1998-07-02 | 2012-08-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US8259494B2 (en) | 1998-07-02 | 2012-09-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US8665661B2 (en) | 1998-07-02 | 2014-03-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
| US7311850B2 (en) | 2001-11-01 | 2007-12-25 | Tdk Corporation | Method of forming patterned thin film and method of fabricating micro device |
| US7679128B2 (en) | 2003-12-24 | 2010-03-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2616460B2 (ja) | 1997-06-04 |
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