JPH0878411A - Semiconductor device and its manufacture - Google Patents
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- JPH0878411A JPH0878411A JP21414794A JP21414794A JPH0878411A JP H0878411 A JPH0878411 A JP H0878411A JP 21414794 A JP21414794 A JP 21414794A JP 21414794 A JP21414794 A JP 21414794A JP H0878411 A JPH0878411 A JP H0878411A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ポリサイド構造を使用
する半導体装置およびその製造方法に関し、更に詳しく
はポリサイド構造における金属シリサイド層の異常酸
化、膜剥がれや段切れの発生を防止する半導体装置およ
びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using a polycide structure and a method of manufacturing the same, and more particularly to a semiconductor device which prevents abnormal oxidation of a metal silicide layer in a polycide structure, film peeling and step breakage. The present invention relates to a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年の半導体装置、すなわち半導体集積
回路の高集積化に伴い、ＭＯＳトランジスタのゲート電
極等に代表される配線材料として、シリコン層単独で構
成される配線材料に代えて、低抵抗特性を持つポリサイ
ド構造のものが広く用いられるようになった。2. Description of the Related Art With the recent high integration of semiconductor devices, that is, semiconductor integrated circuits, as a wiring material represented by a gate electrode of a MOS transistor, etc., a low resistance has been used instead of a wiring material composed of a silicon layer alone. A polycide structure having characteristics has been widely used.
【０００３】ゲート材料に必要な条件は、低抵抗性と耐
熱処理性である。半導体装置におけるゲートは、単なる
電極として使用されるのではなく、集積回路の配線にも
なっている。そのため、高集積化に伴い信号の遅延防止
を図る必要があるため、材料の低抵抗化が積極的に行わ
れている。しかし、シリコン層は半導体であるため、高
濃度にリンドープを施しても、高集積回路としてその低
抵抗化には限界がある。The requirements for the gate material are low resistance and heat resistance. The gate in the semiconductor device is not simply used as an electrode but also as a wiring of an integrated circuit. Therefore, it is necessary to prevent the delay of signals as the degree of integration increases, so that the resistance of the material is actively reduced. However, since the silicon layer is a semiconductor, even if it is heavily doped with phosphorus, there is a limit in reducing the resistance thereof as a highly integrated circuit.
【０００４】ポリサイド構造の配線材料として、配線の
低抵抗化を図るため、ポリシリコン層の上層にタングス
テンなどの高融点金属とシリコンとの化合物であるタン
グステンシリサイドなどの金属シリサイド層を積層する
構造のものが開発されている。しかし、このような配線
材料であっても、耐熱処理性の問題が未解決の場合が多
く、ＬＳＩ製造プロセスにおいて、高温の熱処理に伴っ
て酸化種が金属シリサイド層に過剰に供給され、金属シ
リサイド層が異常酸化を起こし、膜剥がれや段切れが発
生するという問題がある。As a wiring material of a polycide structure, a metal silicide layer such as tungsten silicide, which is a compound of a refractory metal such as tungsten and silicon, is stacked on the polysilicon layer in order to reduce the resistance of the wiring. Things are being developed. However, even with such a wiring material, the problem of heat resistance is often unsolved, and in the LSI manufacturing process, the oxidizing species are excessively supplied to the metal silicide layer due to the high temperature heat treatment, and the metal silicide There is a problem that the layer is abnormally oxidized and film peeling or step breakage occurs.
【０００５】図２は、ポリサイド構造のゲート電極の形
成工程を説明する要部断面を示す図である。同図に基づ
いて、ＬＤＤ構造のＮチャネルトランジスタに用いられ
るポリサイド構造のゲート電極の形成方法、さらに異常
酸化の発生事例を説明する。FIG. 2 is a diagram showing a cross section of a main part for explaining a step of forming a gate electrode having a polycide structure. A method of forming a gate electrode having a polycide structure used for an LDD structure N-channel transistor and a case where abnormal oxidation occurs will be described with reference to FIG.
【０００６】シリコン基板１の表面上にゲート絶縁膜と
してゲートシリコン酸化膜２の薄膜が成膜され（例え
ば、膜厚12nm程度）、さらにゲートシリコン酸化膜２の
上には、ポリサイド構造の電極膜として、下層にポリシ
リコン層３と上層にタングステンシリサイド層４が積層
される。例えば、ポリシリコン層３としてリンドープポ
リシリコンが使用され、膜厚150nm で成膜された後、タ
ングステンシリサイド層が同膜厚の150nm で成膜される
（図２（ａ）参照）。A thin film of the gate silicon oxide film 2 is formed as a gate insulating film on the surface of the silicon substrate 1 (for example, a film thickness of about 12 nm), and on the gate silicon oxide film 2, an electrode film of polycide structure is formed. As a result, the polysilicon layer 3 is laminated as the lower layer and the tungsten silicide layer 4 is laminated as the upper layer. For example, phosphorus-doped polysilicon is used as the polysilicon layer 3 and is deposited to a film thickness of 150 nm, and then a tungsten silicide layer is deposited to the same film thickness of 150 nm (see FIG. 2A).
【０００７】ゲート電極にパターン形成を行うために、
感光性高分子からなるレジスト７のパターンがポリサイ
ド構造の電極膜に形成される。その後、このレジスト７
をマスクとして、タングステンシリサイド層４およびポ
リシリコン層３が順次エッチングされ、エッチング後、
不要となったレジスト７は、電極膜から除去される。In order to form a pattern on the gate electrode,
The pattern of the resist 7 made of a photosensitive polymer is formed on the electrode film having a polycide structure. After that, this resist 7
Is used as a mask to sequentially etch the tungsten silicide layer 4 and the polysilicon layer 3, and after etching,
The unnecessary resist 7 is removed from the electrode film.
【０００８】この時、ゲートシリコン酸化膜２も同時に
エッチングされるので、その膜は、一層薄膜化される
（図２（ｂ）（ｃ）参照）。At this time, since the gate silicon oxide film 2 is also etched at the same time, the film is further thinned (see FIGS. 2B and 2C).
【０００９】次に、ＭＯＳトランジスタにｎ- 領域８が
形成されるが、通常、その方法としてイオン注入法が採
用される。イオン注入時のソース・ドレイン拡散層の保
護のため、イオン注入前に、ソース・ドレイン拡散層上
にシリコン酸化膜によって注入用保護膜10p が成膜され
る。このときの注入イオン６として、例えばリンイオン
が用いられ、加速電圧が60kVで、注入量が 3.0Ｅ13cm-2
の条件でイオン注入される。また、注入用保護膜10p が
成膜される際に熱処理が行われるが、この熱処理にとも
なってポリサイド電極膜の上層に成膜されたタングステ
ンシリサイド層４が結晶化される（図２（ｄ）参照）。Next, the n − region 8 is formed in the MOS transistor, and an ion implantation method is usually adopted as the method. In order to protect the source / drain diffusion layer at the time of ion implantation, an implantation protection film 10p is formed by a silicon oxide film on the source / drain diffusion layer before the ion implantation. For example, phosphorus ions are used as the implantation ions 6 at this time, the acceleration voltage is 60 kV, and the implantation amount is 3.0E13 cm -2.
Ion implantation is performed under the conditions of. Further, heat treatment is performed when the protective film 10p for injection is formed, and the tungsten silicide layer 4 formed on the upper layer of the polycide electrode film is crystallized by this heat treatment (FIG. 2 (d)). reference).
【００１０】ポリサイド構造の電極膜の側壁にサイドウ
ォール11を形成した後、さらにイオン注入法でＭＯＳト
ランジスタにｎ+ 領域９を形成するために、新たに注入
用保護膜10a が設けられる。このときの注入条件は、例
えば注入イオン６として砒素イオンを用い、加速電圧が
80kVで、注入量が 5.0Ｅ15cm-2の条件である。この注入
用保護膜10a の形成は酸素雰囲気中における熱処理によ
って行われるため、既に結晶化されているタングステン
シリサイド層４は、耐熱処理性が小く、異常酸化を生じ
る。異常酸化が発生したタングステンシリサイド層４a
は、酸化タングステンを多く含んだ膜となり、膜剥がれ
や段差部でのタングステンポリサイト配線の段切れ、あ
るいは酸化タングステンを生成することに伴う体積膨張
によって完全な断線を生じたり、抵抗の増大によって信
号が遅延するという問題を有している（図２（ｅ）参
照）。After forming the side wall 11 on the side wall of the electrode film having the polycide structure, an implantation protection film 10a is newly provided in order to further form the n + region 9 in the MOS transistor by the ion implantation method. The implantation conditions at this time are, for example, arsenic ions are used as the implantation ions 6, and the acceleration voltage is
The condition is 80 kV and the implantation amount is 5.0E15 cm -2 . Since the implantation protection film 10a is formed by heat treatment in an oxygen atmosphere, the already crystallized tungsten silicide layer 4 has low heat resistance and abnormal oxidation. Tungsten silicide layer 4a in which abnormal oxidation occurs
Is a film containing a large amount of tungsten oxide, which causes a complete disconnection due to film peeling, disconnection of the tungsten polysite wiring at the step, or volume expansion associated with the generation of tungsten oxide, and signal increase due to increased resistance. Is delayed (see FIG. 2 (e)).
【００１１】その後、ｎ- 領域８およびｎ+ 領域９に所
望の熱処理 (例えば、窒素雰囲気にて 900℃、30分の熱
処理) を施し、注入不純物の活性化を行い、ソース・ド
レイン拡散層12を形成する（図２（ｆ）参照）。Thereafter, desired heat treatment (for example, heat treatment at 900 ° C. for 30 minutes in a nitrogen atmosphere) is applied to the n − region 8 and the n + region 9 to activate the implanted impurities, and the source / drain diffusion layer 12 is then activated. Are formed (see FIG. 2 (f)).
【００１２】上記のポリサイド構造の異常酸化、膜剥が
れ、段切れ等の問題を解決するため、ポリサイド構造の
上層に形成された金属シリサイド層の表面に、絶縁ギャ
ップ層を形成し、その後、コントロールゲート層および
フローティングゲート層を絶縁ギャップ層と共に、所定
のパターンにエッチングし、コントロールゲート層およ
びフローティングゲート層の側壁に側壁絶縁膜が形成さ
れるように、絶縁ギャップ層が積層してある状態で、コ
ントロールゲート層およびフローティングゲート層を酸
化する半導体装置の製造方法が提案されている (例え
ば、特開平５−226671号公報参照) 。In order to solve the above-mentioned problems such as abnormal oxidation of the polycide structure, film peeling, and step breakage, an insulating gap layer is formed on the surface of the metal silicide layer formed on the upper layer of the polycide structure, and then the control gate is formed. Layer and the floating gate layer are etched together with the insulating gap layer into a predetermined pattern, and the insulating gap layer is laminated so that the sidewall insulating film is formed on the sidewalls of the control gate layer and the floating gate layer. A method for manufacturing a semiconductor device in which a gate layer and a floating gate layer are oxidized has been proposed (see, for example, Japanese Patent Laid-Open No. 5-226671).
【００１３】しかしながら、上記提案の半導体装置の製
造方法においても、絶縁膜である絶縁ギャップ層を金属
シリサイド上に積層するには、注入用保護膜を成膜する
ために、前述の図２で示したゲート電極の形成工程と同
様に、二度にわたる高温熱処理が必要となる。すなわ
ち、例えば一回目に温度 950℃で２時間の熱処理を、二
回目に温度 900℃で30分の熱処理を、いずれも酸素雰囲
気中で行う必要がある。However, also in the above-mentioned method of manufacturing a semiconductor device, in order to form an insulating gap layer, which is an insulating film, on a metal silicide, a protective film for injection is formed, so that the method shown in FIG. Similar to the step of forming the gate electrode, two high temperature heat treatments are required. That is, for example, the first heat treatment at a temperature of 950 ° C. for 2 hours and the second heat treatment at a temperature of 900 ° C. for 30 minutes both need to be performed in an oxygen atmosphere.
【００１４】本発明者らの実験によれば、二度にわたる
酸素雰囲気中での熱処理に起因する金属シリサイドの異
常酸化を防ぐには、膜厚70nm以上の絶縁膜層を設けなけ
ればならなかった。それより薄い絶縁膜層であれば、金
属シリサイドに異常酸化が発生し、膜剥がれ、段切り等
の不良モードを生じ、高抵抗化やパーティクル発生等を
引き起こすという問題があった。According to the experiments by the present inventors, an insulating film layer having a thickness of 70 nm or more had to be provided in order to prevent abnormal oxidation of metal silicide due to heat treatment in an oxygen atmosphere twice. . If the insulating film layer is thinner than that, there is a problem that abnormal oxidation occurs in the metal silicide, film peeling, defective modes such as step cutting, and high resistance and particles are generated.
【００１５】一方、異常酸化を防止するため、膜厚70nm
の絶縁膜を設けたポリサイド構造の配線材料をゲート電
極として使用すると、ゲート電極の高さが高くなるた
め、エッチングの際のゲート電極の線幅制御性が悪化す
るとともに、さらに集積回路の配線として平坦性が確保
できないという問題がある。On the other hand, in order to prevent abnormal oxidation, the film thickness is 70 nm.
When the wiring material of the polycide structure provided with the insulating film is used as the gate electrode, the height of the gate electrode becomes high, which deteriorates the line width controllability of the gate electrode during etching, and further as the wiring of the integrated circuit. There is a problem that flatness cannot be secured.
【００１６】[0016]
【発明が解決しようとする課題】本発明は、上記した従
来技術の問題点を克服して、ポリサイド構造における金
属シリサイド層の異常酸化や膜剥がれ等が発生しない半
導体装置およびその製造方法を確立することを課題とし
てなされたものである。SUMMARY OF THE INVENTION The present invention overcomes the above-mentioned problems of the prior art and establishes a semiconductor device in which abnormal oxidation or film peeling of a metal silicide layer in a polycide structure does not occur and a manufacturing method thereof. This was done as an issue.
【００１７】[0017]
【課題を解決するための手段】本発明は、次の(1) の半
導体装置および(2) 〜(3) の半導体装置の製造方法を要
旨としている。The gist of the present invention is a semiconductor device of the following (1) and a method of manufacturing a semiconductor device of (2) to (3).
【００１８】(1) ポリサイド構造を有する半導体装置で
あって、ポリサイド構造の上層を構成する金属シリサイ
ド層の表面に窒素を含有する絶縁膜層が形成されている
ことを特徴とする半導体装置。(1) A semiconductor device having a polycide structure, characterized in that an insulating film layer containing nitrogen is formed on the surface of a metal silicide layer constituting an upper layer of the polycide structure.
【００１９】(2) ポリサイド構造を有する半導体装置の
製造方法において、ポリサイド構造の上層を構成する金
属シリサイド層４の表面に絶縁膜層５を形成してのち、
この絶縁膜中に窒素イオンを注入することによって、窒
素を含有させることを特徴とする半導体装置の製造方法
（図１参照）。(2) In the method of manufacturing a semiconductor device having a polycide structure, an insulating film layer 5 is formed on the surface of the metal silicide layer 4 constituting the upper layer of the polycide structure,
A method of manufacturing a semiconductor device, characterized by containing nitrogen by implanting nitrogen ions into the insulating film (see FIG. 1).
【００２０】(3) 上記の絶縁膜中に窒素イオンを注入す
ることに代え、亜酸化窒素またはアンモニアを含む雰囲
気中において熱処理を施すことによって、この絶縁膜中
に窒素を含有させることを特徴とする半導体装置の製造
方法。(3) Instead of implanting nitrogen ions into the insulating film, a heat treatment is performed in an atmosphere containing nitrous oxide or ammonia so that the insulating film contains nitrogen. Of manufacturing a semiconductor device.
【００２１】なお、亜酸化窒素またはアンモニアを含む
雰囲気とは、亜酸化窒素 100％、またはアンモニア 100
％からなる雰囲気あるいはこれらの亜酸化窒素またはア
ンモニアを窒素やアルゴン等の不活性ガスで希釈した雰
囲気をいう。The atmosphere containing nitrous oxide or ammonia means 100% nitrous oxide or 100% ammonia.
% Or an atmosphere in which nitrous oxide or ammonia is diluted with an inert gas such as nitrogen or argon.
【００２２】[0022]
【作用】本発明の特徴は、ポリサイド構造を有する半導
体装置およびその製造方法において、金属シリサイド層
の上層に窒素を含有する絶縁膜層を形成、または積層す
る工程を設けることにある。これによって、ゲート材料
として耐熱処理性を確保し、数度にわたる熱処理を施す
場合でも、酸化種が金属シリサイド層へ達することを防
止することができる。したがって、本発明の半導体装置
または製造方法によれば、より薄い絶縁膜層を形成する
だけで、金属シリサイド層の異常酸化を防止することが
できるので、ゲート電極形成時のエッチングにおける線
幅制御性を向上させ、さらに集積回路の配線として平坦
性を向上させることができる。A feature of the present invention is that a semiconductor device having a polycide structure and a method of manufacturing the same are provided with a step of forming or laminating an insulating film layer containing nitrogen on the metal silicide layer. This ensures heat resistance as the gate material and prevents the oxidizing species from reaching the metal silicide layer even when the heat treatment is performed for several times. Therefore, according to the semiconductor device or the manufacturing method of the present invention, the abnormal oxidation of the metal silicide layer can be prevented only by forming a thinner insulating film layer, so that the line width controllability in etching at the time of forming the gate electrode is improved. And the flatness of the wiring of the integrated circuit can be improved.
【００２３】[0023]
【実施例】以下、本発明の一実施例である半導体装置の
製造方法を、図面に基づき詳細に説明する。図面に示し
たゲート電極形成方法は、図２の場合と同様に、Ｎチャ
ネルトランジスタの形成方法に基づいている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device manufacturing method according to an embodiment of the present invention will be described in detail below with reference to the drawings. The method of forming the gate electrode shown in the drawing is based on the method of forming the N-channel transistor, as in the case of FIG.
【００２４】図１は、本発明の一実施例であるポリサイ
ド構造のゲート電極の形成工程を説明する要部断面を示
す図である。FIG. 1 is a diagram showing a cross section of a main part for explaining a step of forming a gate electrode having a polycide structure which is an embodiment of the present invention.
【００２５】シリコン基板１の表面上にゲート絶縁膜と
してゲートシリコン酸化膜２の薄膜が成膜され（例え
ば、膜厚12nm程度）、さらにシリコン酸化膜２の上に
は、ポリサイド構造の電極膜として、下層にポリシリコ
ン層３と上層にタングステンシリサイド層４が積層され
る。図２の場合と同様に、ポリシリコン層３としてリン
ドープポリシリコンが使用され、膜厚150nm で成膜され
た後、タングステンシリサイド層４が同膜厚の150nm で
成膜される。その後、プラズマＣＶＤ法によって、シリ
コン酸化膜からなる絶縁膜層５を膜厚45nmで積層される
（図１（ａ）（ｂ）参照）。A thin film of the gate silicon oxide film 2 is formed as a gate insulating film on the surface of the silicon substrate 1 (for example, a film thickness of about 12 nm), and further on the silicon oxide film 2 as an electrode film having a polycide structure. A polysilicon layer 3 is laminated as a lower layer and a tungsten silicide layer 4 is laminated as an upper layer. As in the case of FIG. 2, phosphorus-doped polysilicon is used as the polysilicon layer 3 and is deposited to a film thickness of 150 nm, and then the tungsten silicide layer 4 is deposited to the same film thickness of 150 nm. After that, the insulating film layer 5 made of a silicon oxide film is laminated with a film thickness of 45 nm by the plasma CVD method (see FIGS. 1A and 1B).
【００２６】後述の熱処理において、タングステンシリ
サイド層４が異常酸化するのを防止するため、絶縁膜層
５中に窒素を含有させる。窒素を含有させる方法とし
て、下記のイオン注入法と、熱処理法とがある。Nitrogen is contained in the insulating film layer 5 in order to prevent the tungsten silicide layer 4 from being abnormally oxidized in the heat treatment described later. As a method of incorporating nitrogen, there are the following ion implantation method and heat treatment method.
【００２７】イオン注入法（図１（ｃ）参照） 注入イオン６として窒素イオンを使用し、この時のイオ
ン注入加速電圧は、注入窒素イオンの飛程のピーク深さ
が絶縁膜層５中に留まるようにする。したがって、本実
施例では、絶縁膜層５の膜厚が45nmであるから、加速電
圧は20kV以下で、注入量は１Ｅ15cm-2程度とする。Ion implantation method (see FIG. 1 (c)) Nitrogen ions are used as the implantation ions 6, and the ion implantation accelerating voltage at this time is such that the peak depth of the range of the implantation nitrogen ions is within the insulating film layer 5. Try to stay. Therefore, in this embodiment, since the thickness of the insulating film layer 5 is 45 nm, the accelerating voltage is 20 kV or less and the implantation amount is about 1E15 cm -2 .
【００２８】熱処理法（図示せず） 本実施例の膜厚45nmの絶縁膜層５が積層されている場合
には、例えば、亜酸化窒素（N2O ） 100％の雰囲気中で
温度1000℃で保持時間30分の熱処理を行えば、所定量の
窒素を含有させることができる。Heat treatment method (not shown) When the insulating film layer 5 having a film thickness of 45 nm in this embodiment is laminated, for example, the temperature is 1000 ° C. in an atmosphere of nitrous oxide (N 2 O) 100%. If a heat treatment is performed for 30 minutes, the nitrogen can be contained in a predetermined amount.
【００２９】ゲート電極にパターン形成するために、感
光性高分子からなるレジスト７のパターンが絶縁膜層５
の上に形成される。その後、このレジスト７をマスクと
して、絶縁膜層５、タングステンシリサイト層４および
ポリシリコン層３が順次エッチングされ、エッチング
後、不要となったレジスト７は、電極膜から除去され
る。この時、ゲートシリコン酸化膜２も同時にエッチン
グされるので、その膜厚は、一層薄膜化される（図１
（ｄ）（ｅ）参照）。In order to form a pattern on the gate electrode, the pattern of the resist 7 made of a photosensitive polymer is used as the insulating film layer 5.
Formed on. After that, the insulating film layer 5, the tungsten silicite layer 4, and the polysilicon layer 3 are sequentially etched using the resist 7 as a mask, and after the etching, the unnecessary resist 7 is removed from the electrode film. At this time, since the gate silicon oxide film 2 is also etched at the same time, the film thickness is further reduced (see FIG. 1).
(See (d) and (e)).
【００３０】次に、ＭＯＳトランジスタにｎ- 領域８が
形成されるが、通常、その方法としてイオン注入法が採
用される。イオン注入時のソース・ドレイン拡散層の保
護のために、イオン注入前に、ソース・ドレイン拡散層
上にシリコン酸化膜によって注入用保護膜10p が成膜さ
れる。このときの注入イオン６としてリンイオンが用い
られ、加速電圧が60kVで、注入量が 3.0Ｅ13cm-2の条件
でイオン注入される（図１（ｆ）参照）。Next, the n − region 8 is formed in the MOS transistor, and the ion implantation method is usually adopted as the method. In order to protect the source / drain diffusion layer at the time of ion implantation, the implantation protection film 10p is formed by a silicon oxide film on the source / drain diffusion layer before the ion implantation. Phosphorus ions are used as the implanted ions 6 at this time, and the ions are implanted under the conditions of an acceleration voltage of 60 kV and an implantation amount of 3.0E13 cm -2 (see FIG. 1 (f)).
【００３１】ポリサイド構造の電極膜の側壁にサイドウ
ォール11を形成した後は、拡散層上の保護膜であるシリ
コン酸化物が除去されるので、イオン注入法でＭＯＳト
ランジスタにｎ+ 領域９を形成するためには、新たに注
入用保護膜10a を設ける。このときの注入条件は、注入
イオン６として砒素イオンを用い、加速電圧が80kVで、
注入量が 5.0Ｅ15cm-2の条件である（図１（ｇ）参
照）。After the side wall 11 is formed on the side wall of the electrode film having the polycide structure, the silicon oxide which is the protective film on the diffusion layer is removed. Therefore, the n + region 9 is formed in the MOS transistor by the ion implantation method. In order to do so, a protective film 10a for injection is newly provided. The implantation conditions at this time are such that arsenic ions are used as the implantation ions 6, the acceleration voltage is 80 kV,
The injection amount is 5.0E15 cm -2 (see Fig. 1 (g)).
【００３２】その後、ｎ- 領域８およびｎ+ 領域９に所
望の熱処理 (例えば、窒素雰囲気にて 900℃、30分の熱
処理) を施し、注入不純物の活性化を行い、ソース・ド
レイン拡散層12を形成する（図１（ｈ）参照）。Thereafter, desired heat treatment (for example, heat treatment at 900 ° C. for 30 minutes in a nitrogen atmosphere) is applied to the n − region 8 and the n + region 9 to activate the implanted impurities, and the source / drain diffusion layer 12 is then activated. Are formed (see FIG. 1 (h)).
【００３３】上記の工程によって、ゲート電極を形成し
たが、絶縁膜層５中に窒素を含有させる方法としてイ
オン注入法または熱処理法のいずれの方法を採用して
も、タングステンポリサイド層４には、全く異常酸化の
発生がなかった。Although the gate electrode is formed by the above steps, the tungsten polycide layer 4 can be formed by using either an ion implantation method or a heat treatment method as a method of incorporating nitrogen into the insulating film layer 5. , No abnormal oxidation occurred.
【００３４】さらに、本発明者らの実験によれば、タン
グステンシリサイド層４の異常酸化を防止するには、絶
縁膜層５に窒素を含有させることによって、絶縁膜層５
の膜厚を30nmまで薄くできることが明らかになった。絶
縁膜層５に窒素を含有させることによって、絶縁膜層５
中にシリコン−窒素結合層が形成させ、酸素雰囲気中で
の熱処理に際しても、金属シリサイド中への酸化種の供
給を抑制することができるのである。これによって、ゲ
ート電極の膜剥がれや段切りの不良モードの発生を防止
することができる。Further, according to the experiments conducted by the present inventors, in order to prevent the abnormal oxidation of the tungsten silicide layer 4, the insulating film layer 5 is made to contain nitrogen.
It has been revealed that the film thickness can be reduced to 30 nm. By including nitrogen in the insulating film layer 5, the insulating film layer 5
It is possible to suppress the supply of oxidizing species into the metal silicide even during heat treatment in an oxygen atmosphere by forming a silicon-nitrogen bond layer therein. As a result, it is possible to prevent the film peeling of the gate electrode and the occurrence of defective modes such as step cutting.
【００３５】なお、本発明は、前記の実施例に限定され
るものでなく、本発明の範囲内で種々にその条件を変更
することができる。The present invention is not limited to the above-mentioned embodiments, and various conditions can be changed within the scope of the present invention.
【００３６】[0036]
【発明の効果】本発明によれば、ポリサイド構造におけ
る金属シリサイド層の異常酸化、膜剥がれや段切れが発
生しない半導体装置が得られ、さらに、このような半導
体装置を容易に製造することができる。According to the present invention, it is possible to obtain a semiconductor device in which abnormal oxidation of a metal silicide layer in a polycide structure, film peeling or step breakage does not occur, and such a semiconductor device can be easily manufactured. .
【図１】本発明の一実施例であるポリサイド構造のゲー
ト電極の形成工程を説明する要部断面を示す図である。FIG. 1 is a diagram showing a cross-section of a main part for explaining a process of forming a gate electrode having a polycide structure which is an embodiment of the present invention.
【図２】ポリサイド構造のゲート電極の形成工程を説明
する要部断面を示す図である。FIG. 2 is a diagram showing a cross-section of a main part for explaining a step of forming a gate electrode having a polycide structure.
１…シリコン基板、 ２…ゲートシリコン酸化膜、 ３
…ポリシリコン層 ４…タングステンシリサイド層、 4a…異常酸化の発生
したタングステンシリサイド層、 ５…絶縁膜層（窒素
含有） ６…注入イオン（窒素、リン、砒素）、 ７…レジスト ８…ｎ- 領域、 ９…ｎ+ 領域 10、10p 、10ａ…注入用保護膜、 11 …サイドウォール 12…ソース・ドレイン拡散層1 ... Silicon substrate, 2 ... Gate silicon oxide film, 3
... polysilicon layer 4 ... tungsten silicide layer, 4a ... tungsten silicide layer where abnormal oxidation occurs, 5 ... insulating film layer (containing nitrogen) 6 ... implanted ions (nitrogen, phosphorus, arsenic), 7 ... resist 8 ... n - region , 9 + n + regions 10, 10p, 10a ... protective film for injection, 11 ... sidewall 12 ... source / drain diffusion layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/31 Ｅ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 21/31 E
Claims (3)
て、ポリサイド構造の上層を構成する金属シリサイド層
の表面に窒素を含有する絶縁膜層が形成されていること
を特徴とする半導体装置。1. A semiconductor device having a polycide structure, wherein an insulating film layer containing nitrogen is formed on the surface of a metal silicide layer forming an upper layer of the polycide structure.
方法において、ポリサイド構造の上層を構成する金属シ
リサイド層の表面に絶縁膜層を形成したのち、この絶縁
膜中に窒素イオンを注入することによって、窒素を含有
させることを特徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device having a polycide structure, comprising forming an insulating film layer on a surface of a metal silicide layer constituting an upper layer of the polycide structure, and then implanting nitrogen ions into the insulating film. A method for manufacturing a semiconductor device, characterized by containing nitrogen.
方法において、ポリサイド構造の上層を構成する金属シ
リサイド層の表面に絶縁膜層を形成したのち、亜酸化窒
素またはアンモニアを含む雰囲気中において熱処理を施
すことによって、この絶縁膜中に窒素を含有させること
を特徴とする半導体装置の製造方法。3. In a method of manufacturing a semiconductor device having a polycide structure, an insulating film layer is formed on the surface of a metal silicide layer forming an upper layer of the polycide structure, and then heat treatment is performed in an atmosphere containing nitrous oxide or ammonia. Accordingly, a method for manufacturing a semiconductor device, wherein nitrogen is contained in the insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21414794A JPH0878411A (en) | 1994-09-08 | 1994-09-08 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21414794A JPH0878411A (en) | 1994-09-08 | 1994-09-08 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878411A true JPH0878411A (en) | 1996-03-22 |
Family
ID=16651009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21414794A Pending JPH0878411A (en) | 1994-09-08 | 1994-09-08 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878411A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35064E (en) * | 1988-08-01 | 1995-10-17 | Circuit Components, Incorporated | Multilayer printed wiring board |
| KR100243280B1 (en) * | 1997-02-05 | 2000-03-02 | 윤종용 | Gate pattern of semiconductor device &fabrication method thereof |
| KR100289809B1 (en) * | 1999-04-08 | 2001-05-15 | 김영환 | Method of fabricating a metal oxide semiconductor device |
| KR100351899B1 (en) * | 2000-04-03 | 2002-09-12 | 주식회사 하이닉스반도체 | Low-resistance gate with transistor and method for fabricating the same |
-
1994
- 1994-09-08 JP JP21414794A patent/JPH0878411A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35064E (en) * | 1988-08-01 | 1995-10-17 | Circuit Components, Incorporated | Multilayer printed wiring board |
| KR100243280B1 (en) * | 1997-02-05 | 2000-03-02 | 윤종용 | Gate pattern of semiconductor device &fabrication method thereof |
| KR100289809B1 (en) * | 1999-04-08 | 2001-05-15 | 김영환 | Method of fabricating a metal oxide semiconductor device |
| KR100351899B1 (en) * | 2000-04-03 | 2002-09-12 | 주식회사 하이닉스반도체 | Low-resistance gate with transistor and method for fabricating the same |
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