JPH0876723A - Driving circuit of active matrix type display device and its operation method - Google Patents
Driving circuit of active matrix type display device and its operation methodInfo
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- JPH0876723A JPH0876723A JP6238506A JP23850694A JPH0876723A JP H0876723 A JPH0876723 A JP H0876723A JP 6238506 A JP6238506 A JP 6238506A JP 23850694 A JP23850694 A JP 23850694A JP H0876723 A JPH0876723 A JP H0876723A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アクティブマトリクス
型表示装置の駆動回路に関し、特に冗長化したシフトレ
ジスタ回路の構成と切り換え方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive circuit for an active matrix type display device, and more particularly to a redundant shift register circuit configuration and a switching method.
【０００２】[0002]
【従来の技術】薄膜トランジスタを使用したシフトレジ
スタ回路は、イメージセンサ・液晶表示装置の駆動回路
に用いられ、特に最近アクティブマトリクス型の表示装
置の駆動回路に用いることが盛んである。アクティブマ
トリクス型表示装置とは、マトリクスの各交差部に画素
が配置され、全ての画素にはスイッチング用の素子が設
けられており、画像情報はスイッチング素子のオン／オ
フによって制御されるものをいう。このような表示装置
の表示媒体としては液晶、プラズマ、その他、電気的に
光学特性（反射率、屈折率、透過率、発光強度等）を変
化させることが可能な物体、状態を用いる。本発明では
スイッチング素子として、特に三端子素子、すなわち、
ゲイト、ソース、ドレインを有する薄膜トランジスタを
用いる。2. Description of the Related Art A shift register circuit using thin film transistors is used in a drive circuit of an image sensor / liquid crystal display device, and particularly recently, it is actively used in a drive circuit of an active matrix type display device. An active matrix display device is a device in which pixels are arranged at each intersection of a matrix, switching elements are provided in all pixels, and image information is controlled by turning on / off switching elements. . As a display medium of such a display device, a liquid crystal, plasma, or other object or state capable of electrically changing optical characteristics (reflectance, refractive index, transmittance, emission intensity, etc.) is used. In the present invention, as a switching element, particularly a three-terminal element, that is,
A thin film transistor having a gate, a source, and a drain is used.
【０００３】また、本明細書においては、マトリクスに
おける行とは、当該行に平行に配置された信号線（ゲイ
ト線）が当該行のトランジスタのゲイト電極に接続され
ているものを言い、列とは、当該列に平行に配置された
信号線（ソース線）が当該列のトランジスタのソース
（もしくはドレイン）電極に接続されているものを言
う。さらに、ゲイト線を駆動する回路をゲイト駆動回
路、ソース線を駆動する回路をソース駆動回路と称す
る。また薄膜トランジスタをＴＦＴと称する。In the present specification, a row in a matrix means a signal line (gate line) arranged in parallel to the row connected to a gate electrode of a transistor in the row, and a column. Means a signal line (source line) arranged in parallel to the column is connected to the source (or drain) electrode of the transistor in the column. Further, a circuit that drives the gate line is called a gate drive circuit, and a circuit that drives the source line is called a source drive circuit. The thin film transistor is called a TFT.
【０００４】ゲイト駆動回路では、アクティブマトリク
ス型表示装置の垂直方向走査タイミングの信号を発生す
るため、垂直方向のゲイト線数のシフトレジスタが１列
に直列に接続している。このようにして、該ゲイト駆動
回路でアクティブマトリクス型表示装置内のＴＦＴのス
イッチングを行なっている。ソース駆動回路では、アク
ティブマトリクス型表示装置の表示する画像データの水
平方向画像データを表示させるため、水平方向のソース
線数のシフトレジスタが１列に直列に接続している。ま
た水平走査信号に同期したラッチパルスで前記アナログ
スイッチをオン／オフする。このようにして、該ソース
駆動回路でアクティブマトリクス型表示装置内のＴＦＴ
に電流を流し、画素セルの表示状態をコントロールして
いる。In the gate drive circuit, shift registers for the number of gate lines in the vertical direction are connected in series in one column in order to generate signals for the vertical scanning timing of the active matrix display device. In this way, the gate drive circuit switches the TFTs in the active matrix display device. In the source drive circuit, in order to display the horizontal image data of the image data displayed by the active matrix display device, shift registers for the number of horizontal source lines are connected in series in one column. The analog switch is turned on / off by a latch pulse synchronized with the horizontal scanning signal. In this way, the TFT in the active matrix type display device is formed by the source drive circuit.
A current is applied to control the display state of the pixel cell.
【０００５】一般のアクティブマトリクス型表示装置に
ついて図６で説明する。シフトレジスタ回路Ｘは、アク
ティブマトリクス型表示装置の垂直方向にタイミング信
号を発生させ、ビデオ信号をアナログメモリに保持させ
る。アナログメモリに保持されたビデオ信号は、ラッチ
パルスによるタイミングでアナログバッファに入力され
る。アナログバッファは、ラッチパルスによるタイミン
グでビデオ信号をアクティブマトリクス型表示装置内の
ＴＦＴのソース線に供給する。一方、シフトレジスタ回
路Ｙは、アクティブマトリクス型表示装置の水平方向に
タイミング信号を発生させ、同一走査線上のＴＦＴのゲ
イト線にＯＮ信号を入力して、ＴＦＴのソース線に供給
されたビデオ信号によって、ＴＦＴのドレイン電極に接
続された画素セルの配向を決定する。A general active matrix type display device will be described with reference to FIG. The shift register circuit X generates a timing signal in the vertical direction of the active matrix display device and holds a video signal in an analog memory. The video signal held in the analog memory is input to the analog buffer at the timing of the latch pulse. The analog buffer supplies a video signal to the source line of the TFT in the active matrix type display device at the timing of the latch pulse. On the other hand, the shift register circuit Y generates a timing signal in the horizontal direction of the active matrix display device, inputs an ON signal to the gate line of the TFT on the same scanning line, and receives a video signal supplied to the source line of the TFT. , Determine the orientation of the pixel cell connected to the drain electrode of the TFT.
【０００６】一般にシフトレジスタ回路は、図７、８に
示すような回路がありＤ型フリップフロップ回路を使用
したものが多く用いられる。図７はアナログスイッチを
使用したものであり、図８はクロックトインバータを使
用したものである。以下その動作を説明する。Generally, a shift register circuit has a circuit as shown in FIGS. 7 and 8 and a D-type flip-flop circuit is often used. FIG. 7 uses an analog switch, and FIG. 8 uses a clocked inverter. The operation will be described below.
【０００７】図７において、動作クロックＣＫのレベル
Ｈ、入力信号ＤＡＴＡのレベルＨの場合、相補型トラン
スファゲイト（７０１）のＰ型ＴＦＴが導通し、入力信
号ＤＡＴＡは、各々の相補型インバータ回路（７０
２）、（７０３）を介する。この時、各々の相補型トラ
ンスファゲイト（７０４）、（７０５）は非導通状態で
ある。In FIG. 7, in the case of the level H of the operation clock CK and the level H of the input signal DATA, the P-type TFT of the complementary transfer gate (701) becomes conductive, and the input signal DATA is supplied to each complementary inverter circuit ( 70
2) and (703). At this time, the complementary transfer gates (704) and (705) are in a non-conducting state.
【０００８】動作クロックＣＫのレベルＬ、入力信号Ｄ
ＡＴＡのレベルＨの場合、相補型トランスファゲイト
（７０１）は非導通状態になり、以前の出力レベルＨが
保持され、相補型トランスファゲイト（７０４）のＰ型
ＴＦＴが導通し、相補型インバータ回路（７０２）を介
して、入力信号ＤＡＴＡのレベルはＬになる。相補型ト
ランスファゲイト（７０５）について、相補型トランス
ファゲイト（７０５）の出力端子のレベルがＬであれ
ば、入力端子のレベルと同じになり電流は流れない。し
かし、出力信号Ｑは相補型インバータ回路（７０６）を
介してレベルＨになる。また相補型トランスファゲイト
（７０５）の出力端子のレベルがＨであれば、Ｎ型ＴＦ
Ｔが導通して相補型インバータ回路（７０２）にチャー
ジが回収されて、レベルがＬになる。この時も同様に出
力信号Ｑは相補型インバータ回路（７０６）を介してレ
ベルＨになる。いずれの場合も出力信号ＱはレベルＨに
なる。この時相補型トランスファゲイト（７０８）は非
導通状態である。Level L of operation clock CK, input signal D
At the level H of ATA, the complementary transfer gate (701) becomes non-conductive, the previous output level H is held, the P-type TFT of the complementary transfer gate (704) becomes conductive, and the complementary inverter circuit ( 702), the level of the input signal DATA becomes L. Regarding the complementary transfer gate (705), if the level of the output terminal of the complementary transfer gate (705) is L, it becomes the same as the level of the input terminal and no current flows. However, the output signal Q goes to level H through the complementary inverter circuit (706). If the level of the output terminal of the complementary transfer gate (705) is H, the N-type TF
When T becomes conductive, the charge is collected in the complementary inverter circuit (702), and the level becomes L. At this time also, the output signal Q becomes level H through the complementary inverter circuit (706). In either case, the output signal Q becomes level H. At this time, the complementary transfer gate (708) is in a non-conducting state.
【０００９】動作クロックＣＫのレベルＨ、入力信号Ｄ
ＡＴＡのレベルＬの場合、相補型トランスファゲイト
（７０１）のＮ型ＴＦＴが導通して、入力信号ＤＡＴＡ
は相補型インバータ回路（７０２）、（７０３）を介し
て、レベルＬになる。この時相補型トランスファゲイト
（７０４）、（７０５）は非導通状態になるが、以前の
出力レベルＬを保持しており、相補型トランスファゲイ
ト（７０８）のＮ型ＴＦＴが導通してレベルＬが相補型
インバータ回路（７０６）に入力され、出力信号Ｑはレ
ベルＨに保持される。Level H of operating clock CK, input signal D
When the level of ATA is L, the N-type TFT of the complementary transfer gate (701) becomes conductive, and the input signal DATA is input.
Goes to level L via the complementary inverter circuits (702) and (703). At this time, the complementary transfer gates (704) and (705) are in a non-conducting state, but retain the previous output level L, and the N-type TFT of the complementary transfer gate (708) is conducting and the level L becomes low. The signal is input to the complementary inverter circuit (706) and the output signal Q is held at the level H.
【００１０】動作クロックＣＫのレベルＬ、入力信号Ｄ
ＡＴＡのレベルＬの場合、相補型トランスファゲイト
（７０４）は前述のようにＮ型ＴＦＴが導通して、相補
型インバータ回路（７０２）を介して入力信号ＤＡＴＡ
のレベルはＨになる。同時に相補型トランスファゲイト
（７０５）は、Ｐ型ＴＦＴが導通し、相補型インバータ
回路（７０６）を介して、出力信号ＱはレベルＬにな
る。この時相補型トランスファゲイト（７０８）は非導
通状態である。以上のようにして、アナログスイッチか
らＤ型フリップフロップ回路が構成される。Level L of operation clock CK, input signal D
In the case of ATA level L, the complementary transfer gate (704) has the N-type TFT conducting as described above, and the input signal DATA is transmitted through the complementary inverter circuit (702).
Becomes H level. At the same time, in the complementary transfer gate (705), the P-type TFT becomes conductive, and the output signal Q becomes the level L via the complementary inverter circuit (706). At this time, the complementary transfer gate (708) is in a non-conducting state. As described above, the D-type flip-flop circuit is composed of the analog switches.
【００１１】図８において、動作クロックＣＫのレベル
Ｈ、入力信号ＤＡＴＡのレベルＨの場合、相補型クロッ
クトインバータ回路（８０１）の出力のレベルはＬにな
り、相補型インバータ回路（８０２）を介して、レベル
はＨになる。この時各々の相補型クロックトインバータ
回路（８０３）、（８０４）は非導通状態である。In FIG. 8, when the level of the operation clock CK is H and the level of the input signal DATA is H, the level of the output of the complementary clocked inverter circuit (801) becomes L, and the level of the output of the complementary clocked inverter circuit (801) passes through the complementary inverter circuit (802). Then, the level becomes H. At this time, the complementary clocked inverter circuits (803) and (804) are in a non-conducting state.
【００１２】動作クロックＣＫのレベルＬ、入力信号Ｄ
ＡＴＡのレベルＨの場合、相補型クロックトインバータ
回路（８０３）が導通し、出力のレベルはＬになり、再
び相補型インバータ回路（８０２）を介して、相補型ク
ロックトインバータ回路（８０４）にレベルＨの信号を
入力する。相補型クロックトインバータ回路（８０４）
は導通し、出力のレベルはＬになり、相補型インバータ
回路（８０５）に入力されレベルＨの信号として、出力
信号ＱのレベルはＨで出力される。この時相補型クロッ
クトインバータ回路（８０６）は非導通状態である。Level L of operating clock CK, input signal D
In the case of the level H of ATA, the complementary clocked inverter circuit (803) becomes conductive, the output level becomes L, and the complementary clocked inverter circuit (804) returns to the complementary clocked inverter circuit (804). Input a signal of level H. Complementary clocked inverter circuit (804)
Becomes conductive, the output level becomes L, and the output signal Q is output at H level as a level H signal input to the complementary inverter circuit (805). At this time, the complementary clocked inverter circuit (806) is off.
【００１３】動作クロックＣＫのレベルＨ、入力信号Ｄ
ＡＴＡのレベルＬの場合、相補型クロックトインバータ
回路（８０１）が導通し、出力のレベルはＨになり、相
補型インバータ回路（８０２）を介してレベルＬにな
る。この時、相補型クロックトインバータ回路（８０
３）、（８０４）は非導通状態である。しかし、相補型
インバータ回路（８０５）の保持していた出力信号レベ
ルＨが、導通している相補型クロックトインバータ回路
（８０６）に入力し、出力のレベルはＬになる。従っ
て、相補型インバータ回路（８０５）を介して出力信号
ＱのレベルはＨで保持される。Level H of operating clock CK, input signal D
In the case of ATA level L, the complementary clocked inverter circuit (801) becomes conductive, the output level becomes H, and the level becomes L via the complementary inverter circuit (802). At this time, the complementary clocked inverter circuit (80
3) and (804) are in a non-conducting state. However, the output signal level H held by the complementary inverter circuit (805) is input to the conductive complementary clocked inverter circuit (806), and the output level becomes L. Therefore, the level of the output signal Q is held at H through the complementary inverter circuit (805).
【００１４】動作クロックＣＫのレベルＬ、入力信号Ｄ
ＡＴＡのレベルＬの場合、相補型クロックトインバータ
回路（８０３）が導通し、出力のレベルはＨになり、再
び相補型インバータ回路（８０２）を介して、相補型ク
ロックトインバータ回路（８０４）にレベルＬの信号を
入力する。相補型クロックトインバータ回路（８０４）
は導通し、出力はレベルＨになり、相補型インバータ回
路（８０５）に入力されレベルＬの信号として、出力信
号ＱはレベルＬで出力される。この時相補型クロックト
インバータ回路（８０６）は非導通状態である。以上の
ようにして、クロックトインバータからＤ型フリップフ
ロップ回路が構成される。Level L of operation clock CK, input signal D
In the case of the level L of ATA, the complementary clocked inverter circuit (803) becomes conductive, the output level becomes H, and the complementary clocked inverter circuit (804) returns to the complementary clocked inverter circuit (804). Input level L signal. Complementary clocked inverter circuit (804)
Becomes conductive, the output becomes level H, and the output signal Q is output at level L as a signal of level L input to the complementary inverter circuit (805). At this time, the complementary clocked inverter circuit (806) is off. As described above, the clocked inverter constitutes the D-type flip-flop circuit.
【００１５】[0015]
【発明が解決しようとする課題】従来のアクティブマト
リクス型表示装置のゲイト／ソース駆動回路を構成して
いる各々のシフトレジスタ回路は、図４、図５で示すよ
うに前記表示装置のゲイト線またはソース線と同数のシ
フトレジスタ回路が直列に接続している。ゲイト駆動回
路の場合、シフトレジスタ回路の出力は図４に示すよう
にインバータ型のバッファ回路を介してゲート線に接続
されている。ソース駆動回路の場合、シフトレジスタ回
路の出力は図５に示すようにインバータ型のバッファ回
路を介して、サンプリング用トランスミッションゲイト
の制御端子に接続されている。このため、前記直列に接
続したシフトレジスタ回路の内、最低１個不具合な、す
なわち正常に動作しないフリップフロップ回路が存在す
ると、該当する不具合なフリップフロップ回路、及び前
記不具合なフリップフロップ回路より後段に接続される
フリップフロップ回路から出力する、前記表示装置の画
像データと走査タイミングが正常でなくなり、正確な画
像が得られなくなる。Each of the shift register circuits constituting the gate / source driving circuit of the conventional active matrix type display device has a gate line or a gate line of the display device as shown in FIGS. The same number of shift register circuits as the source lines are connected in series. In the case of the gate drive circuit, the output of the shift register circuit is connected to the gate line via an inverter type buffer circuit as shown in FIG. In the case of the source drive circuit, the output of the shift register circuit is connected to the control terminal of the sampling transmission gate via an inverter type buffer circuit as shown in FIG. Therefore, if there is at least one defective flip-flop circuit among the serially connected shift register circuits, that is, there is a malfunctioning flip-flop circuit, the defective flip-flop circuit concerned and a stage subsequent to the defective flip-flop circuit are present. The image data of the display device and the scanning timing output from the flip-flop circuit connected thereto are not normal, and an accurate image cannot be obtained.
【００１６】これを防ぐために、複数のシフトレジスタ
回路を有する冗長化回路を設けることが知られている。
しかしながら、この場合、製造時にシフトレジスタ回路
の引き出しパターンから波形を観測して、不具合を発見
すればシフトレジスタ回路のパターンをレーザ等で切断
して予備のシフトレジスタ回路に切り換えるため、専用
の治具と設備が必要である。そして、この方法では、装
置として組み込まれた後にシフトレジスタ回路が故障し
た時には、再び装置を分解してシフトレジスタ回路が搭
載された基板を取り替える必要がある。In order to prevent this, it is known to provide a redundancy circuit having a plurality of shift register circuits.
However, in this case, when a waveform is observed from the pullout pattern of the shift register circuit at the time of manufacture, and if a defect is found, the pattern of the shift register circuit is cut with a laser or the like and switched to a spare shift register circuit. And equipment is required. In this method, when the shift register circuit fails after being incorporated as a device, it is necessary to disassemble the device again and replace the substrate on which the shift register circuit is mounted.
【００１７】本発明は、アクティブマトリクス型表示装
置の駆動回路において、冗長構成を有するシフトレジス
タ回路における、回路に不具合が生じた場合の予備回路
への切替えを、レーザカット等の工程を行うことなく、
自動的に行うことを目的とする。According to the present invention, in a drive circuit of an active matrix type display device, in a shift register circuit having a redundant structure, switching to a spare circuit when a circuit failure occurs is performed without performing a step such as laser cutting. ,
It is intended to be done automatically.
【００１８】[0018]
【課題を解決するための手段】上述の課題を解決するた
め、本明細書で開示する構成の一つは、アクティブマト
リクス型表示装置の駆動回路において、主系と予備系よ
りなる複数のシフトレジスタ回路が並列に接続されてお
り、前記主系のシフトレジスタ回路に不具合が生じた場
合に、前記主系のシフトレジスタ回路を、予備系のシフ
トレジスタ回路に自動的に切り換えること、を特徴とす
るアクティブマトリクス型表示装置の駆動回路の動作方
法である。In order to solve the above problems, one of the configurations disclosed in this specification is to provide a plurality of shift registers each including a main system and a standby system in a drive circuit of an active matrix display device. Circuits are connected in parallel, and when a malfunction occurs in the main system shift register circuit, the main system shift register circuit is automatically switched to a standby system shift register circuit. It is a method of operating a drive circuit of an active matrix display device.
【００１９】他の構成の一つは、主系と予備系よりなる
複数のシフトレジスタ回路が並列に接続された、アクテ
ィブマトリクス型表示装置の駆動回路において、前記主
系のシフトレジスタ回路を構成するフリップフロップ回
路のうちの、最終段のフリップフロップ回路の出力と、
前記最終段のフリップフロップ回路の出力に接続したフ
リップフロップ回路の出力とを比較して、主系のシフト
レジスタの動作異常を検出すること、を特徴とするアル
ティブマトリクス型表示装置の駆動回路の動作方法であ
る。Another of the configurations is a drive circuit of an active matrix type display device in which a plurality of shift register circuits including a main system and a standby system are connected in parallel, and the main system shift register circuit is configured. Of the flip-flop circuits, the output of the final stage flip-flop circuit,
Comparing the output of the flip-flop circuit connected to the output of the final-stage flip-flop circuit to detect an operation abnormality of the main system shift register; It is an operation method.
【００２０】他の構成の一つは、主系と予備系よりなる
複数のシフトレジスタ回路が並列に接続された、アクテ
ィブマトリクス型表示装置の駆動回路において、前記主
系のシフトレジスタ回路を構成するフリップフロップ回
路のうちの、最終段のフリップフロップ回路の出力と、
前記最終段のフリップフロップ回路の出力に接続したフ
リップフロップ回路の出力とを比較して、主系のシフト
レジスタの動作異常を検出し、異常である場合に、前記
予備系のシフトレジスタ回路の出力を用いること、を特
徴とするアクティブマトリクス型表示装置の駆動回路の
動作方法である。Another of the configurations is a drive circuit of an active matrix type display device in which a plurality of shift register circuits including a main system and a standby system are connected in parallel, which constitutes the main system shift register circuit. Of the flip-flop circuits, the output of the final stage flip-flop circuit,
The output of the flip-flop circuit connected to the final stage is compared with the output of the flip-flop circuit connected to the final stage to detect an operation abnormality of the main-system shift register. Is used to operate the drive circuit of the active matrix type display device.
【００２１】他の構成の一つは、並列に接続された、主
系および予備系のシフトレジスタ回路と、前記主系のシ
フトレジスタ回路を構成するフリップフロップ回路のう
ちの、最終段のフリップフロップ回路の出力と、前記最
終段のフリップフロップ回路の出力に接続したフリップ
フロップ回路の出力とを比較する出力比較回路と、前記
出力比較回路の出力信号により、前記主系のシフトレジ
スタ回路の各フリップフロップ回路の出力信号を、前記
予備系のフリップフロップ回路の出力信号に切り換え
る、前記主系および予備系のフリップフロップ回路の各
段毎に設けられたマルチプレクサ回路と、を少なくとも
有することを特徴とするアクティブマトリクス型表示装
置の駆動回路である。One of the other configurations is a final-stage flip-flop of main-system and standby-system shift register circuits connected in parallel and a flip-flop circuit constituting the main-system shift register circuit. An output comparison circuit that compares the output of the circuit with the output of the flip-flop circuit connected to the output of the final-stage flip-flop circuit, and the output signal of the output comparison circuit causes each flip-flop of the main-system shift register circuit. At least a multiplexer circuit that switches an output signal of the flip-flop circuit to an output signal of the flip-flop circuit of the standby system and is provided for each stage of the flip-flop circuit of the main system and the standby system. It is a drive circuit of an active matrix display device.
【００２２】他の構成の一つは、複数のフリップフロッ
プ回路を単位とするブロックを複数有して構成される、
並列に接続された、主系および予備系のシフトレジスタ
回路と、前記主系のシフトレジスタ回路を構成する各ブ
ロックの、最終段のフリップフロップ回路の出力と、前
記最終段のフリップフロップ回路の出力に接続したフリ
ップフロップ回路の出力とを比較する、出力比較回路
と、前記出力比較回路の出力信号により、前記主系のシ
フトレジスタ回路の、特定のブロックの出力信号を、前
記予備系のシフトレジスタ回路の、前記特定のブロック
に対応するブロックの出力信号に切り換える、第１のマ
ルチプレクサ回路と、前記出力比較回路の出力信号によ
り、前記切り換えられたブロック内の、前記主系のフリ
ップフロップ回路の出力信号を、前記切り換えられたブ
ロックに対応するブロック内の、前記予備系のフリップ
フロップ回路の出力信号に切り換える、第２のマルチプ
レクサ回路と、を少なくとも有することを特徴とするア
クティブマトリクス型表示装置の駆動回路である。One of the other configurations is configured by including a plurality of blocks each including a plurality of flip-flop circuits.
Main system and standby system shift register circuits connected in parallel, and outputs of the final stage flip-flop circuit and outputs of the final stage flip-flop circuit of each block constituting the main system shift register circuit The output signal of a specific block of the main system shift register circuit is compared with the output signal of the flip-flop circuit connected to the output comparison circuit and the output signal of the output comparison circuit. The output of the flip-flop circuit of the main system in the switched block according to the output signal of the first multiplexer circuit for switching to the output signal of the block corresponding to the specific block of the circuit and the output comparison circuit. The signal is output from the standby flip-flop circuit in the block corresponding to the switched block. Switch No. is a driving circuit of an active matrix display device characterized by having at least a second multiplexer circuit.
【００２３】他の構成の一つは、並列に接続された主系
および予備系のフリップフロップ回路を複数段有し、各
段の主系のフリップフロップ回路の入力信号と出力信号
を比較する、出力比較回路と、前記出力比較回路の出力
信号により、前記主系のフリップフロップ回路の出力信
号を、同じ段の予備系のフリップフロップ回路の出力信
号に切り換える、マルチプレクサ回路と、を少なくとも
有することを特徴とするアクティブマトリクス型表示装
置の駆動回路である。One of the other configurations has a plurality of main-system and standby-system flip-flop circuits connected in parallel, and compares the input signal and the output signal of the main-system flip-flop circuit of each stage. At least an output comparison circuit and a multiplexer circuit for switching the output signal of the main flip-flop circuit to the output signal of the standby flip-flop circuit of the same stage by the output signal of the output comparison circuit. This is a drive circuit of a characteristic active matrix display device.
【００２４】なお、本明細書においては、主系とは、冗
長構成を有する回路において、製造当初正常動作してい
ることが望まれる側の系列をいい、予備系とは、主系の
回路の動作が正常でない場合に切り換えて用いられる
側、すなわち冗長側の系列をいう。In the present specification, the main system is a series of circuits having a redundant configuration, which is expected to be operating normally at the beginning of manufacture, and the standby system is a circuit of the main system. It refers to the side that is used by switching when the operation is not normal, that is, the sequence on the redundant side.
【００２５】すなわち、本発明は、 （１） 主系のシフトレジスタ回路を構成するフリップ
フロップ回路の最終段と、動作異常判断用に設けた（最
終段＋１）段とにおける出力信号を比較して動作異常を
判断し、異常な場合には、予備系のシフトレジスタの出
力信号を用いる。 （２） 主系のシフトレジスタ回路を構成する複数のブ
ッロクに分割された複数のフリップフロップ回路の、各
ブロックの最終段と、動作異常判断用に設けた、（最終
段＋１）段とにおける出力信号を比較して動作異常を判
断し、異常な場合には、異常な主系のブロックに対応す
る、予備系のブロックの出力信号を用いる。 （３） シフトレジスタ回路を、各段毎に主系と予備系
のフリップフロップ回路を並列接続した構成とし、各段
において、主系のフリップフロップ回路の入力信号と出
力信号とを比較して動作異常を判断し、異常な場合に
は、並列に設けられた予備系のフリップフロップ回路の
出力信号を用いる。 という構成により、主系の回路を予備系の回路へ、電気
的に接続を切り換えて、アクティブマトリクス型表示装
置の駆動回路の歩留りを向上させるものである。That is, the present invention (1) compares the output signals of the final stage of the flip-flop circuit constituting the main system shift register circuit with the (final stage + 1) stage provided for the operation abnormality determination. An operation abnormality is judged, and if it is abnormal, the output signal of the standby shift register is used. (2) Output of the final stage of each block and the (final stage + 1) stage provided for the operation abnormality determination, of the plurality of flip-flop circuits divided into a plurality of blocks forming the main system shift register circuit An abnormal operation is judged by comparing the signals, and if the operation is abnormal, the output signal of the standby block corresponding to the abnormal main block is used. (3) The shift register circuit has a configuration in which a main system and a standby system flip-flop circuit are connected in parallel for each stage, and operates at each stage by comparing the input signal and the output signal of the main system flip-flop circuit. An abnormality is judged, and if it is abnormal, the output signal of the parallel flip-flop circuit of the standby system is used. With this configuration, the main system circuit is electrically switched to the standby system circuit to improve the yield of the drive circuit of the active matrix display device.
【００２６】[0026]
【実施例１】本実施例では、主系のシフトレジスタ回路
と予備系のシフトレジスタ回路の２系統で構成される。
各系のシフトレジスタ回路は同じ動作クロックと同じ入
力信号を与えられ、各系が同じ動作をする。図１に、本
実施例における冗長化されたシフトレジスタ回路のブロ
ック図を示す。主系のシフトレジスタ回路が正常に動作
しているか判断するのは、出力比較回路（１０３）で行
う。出力比較回路（１０３）は、シフトレジスタ回路を
構成するフリップフロップ回路の最終段のフリップフロ
ップ回路（１０１）の出力信号と、最終段のフリップフ
ロップ回路（１０１）の出力を接続したフリップフロッ
プ回路（１０２）の出力信号のＥＸＯＲ（Ｅｘｃｌｕｓ
ｉｖｅ ＯＲ）をとることにより、シフトレジスタ回路
として動作しているか判断する。尚、シフトレジスタ回
路の途中で断線等の不具合があると回路が発振する可能
性があるため、それを防ぐために最終段と最終段より１
段後のフリップフロップ回路の出力端子にプルアップ抵
抗を接続して論理を確定させる。[Embodiment 1] This embodiment is composed of two systems, a main system shift register circuit and a standby system shift register circuit.
The shift register circuit of each system is given the same operation clock and the same input signal, and each system operates in the same manner. FIG. 1 shows a block diagram of a redundant shift register circuit in this embodiment. The output comparison circuit (103) determines whether the main system shift register circuit is operating normally. The output comparison circuit (103) connects the output signal of the final-stage flip-flop circuit (101) of the flip-flop circuit forming the shift register circuit and the output of the final-stage flip-flop circuit (101) ( 102) output signal EXOR (Exclus
IVE OR) to determine whether it is operating as a shift register circuit. If there is a problem such as disconnection in the middle of the shift register circuit, the circuit may oscillate.
The logic is fixed by connecting a pull-up resistor to the output terminal of the flip-flop circuit after the stage.
【００２７】そして、主系のシフトレジスタ回路が正常
動作していれば、主系および予備系の各フリップフロッ
プ回路の出力信号線と接続しているマルチプレクサ回路
（１０４）に対して、主系のフリップフロップ回路の出
力信号を選択する信号を出力比較回路は出力する。ま
た、主系のシフトレジスタ回路が正常に動作していなけ
れば、前記マルチプレクサ回路に対して、予備系のフリ
ップフロップ回路の出力信号を選択する信号を出力比較
回路は出力する。Then, if the main system shift register circuit is operating normally, the main system is compared with the multiplexer circuit (104) connected to the output signal lines of the main system and the standby system flip-flop circuits. The output comparison circuit outputs a signal for selecting the output signal of the flip-flop circuit. If the main system shift register circuit is not operating normally, the output comparison circuit outputs a signal for selecting the output signal of the standby system flip-flop circuit to the multiplexer circuit.
【００２８】以下に本実施例の動作説明を行う。図１１
にシフトレジスタ回路のタイミングチャートを示す。図
１１に示すように、シフトレジスタ回路に入力信号、動
作クロックが入力されると、各フリップフロップ回路は
動作クロックの１周期分の長さのパルスを出力する。ま
た、シフトレジスタ回路の構成上、回路の途中に不具合
があれば、回路の最後の出力が設計上予定したタイミン
グで出力されるパルスにならない。よってシフトレジス
タ回路の最終段と最終段より１段後の出力信号の比較
で、不具合を判断することが可能である。The operation of this embodiment will be described below. Figure 11
A timing chart of the shift register circuit is shown in FIG. As shown in FIG. 11, when an input signal and an operation clock are input to the shift register circuit, each flip-flop circuit outputs a pulse having a length of one cycle of the operation clock. In addition, if there is a defect in the circuit due to the configuration of the shift register circuit, the last output of the circuit will not be the pulse output at the timing scheduled for design. Therefore, it is possible to judge the defect by comparing the final stage of the shift register circuit and the output signal of one stage after the final stage.
【００２９】図１２は出力比較回路の等価回路である。
本実施例では、各シフトレジスタ回路のフリップフロッ
プ回路の内、１〜ｎ段目の回路をシフトレジスタ回路と
して使用し、（ｎ＋１）段目の回路をシフトレジスタ回
路の動作確認用として使用する。出力比較回路は、図１
１に示すように、ｎ番目と（ｎ＋１）番目のフリップフ
ロップ回路の出力が正常な値の場合には、サイクルｓ
n+1 に出力比較回路はレベル‘Ｈ’を保持して主系のシ
フトレジスタ回路を選択する。また、フリップフロップ
回路の出力が正常な値でない場合には、サイクルｓn+1
を経過しても出力比較回路はレベル‘Ｌ’を保持して予
備系のシフトレジスタ回路を選択する。図９は、出力比
較回路を構成するＥＸＯＲの等価回路を示す。図９
（ａ）に論理回路の１例、図９（ｂ）にトランジスタで
構成した回路の１例を示す。FIG. 12 is an equivalent circuit of the output comparison circuit.
In the present embodiment, among the flip-flop circuits of each shift register circuit, the 1st to nth stage circuits are used as shift register circuits, and the (n + 1) th stage circuit is used for confirming the operation of the shift register circuits. The output comparison circuit is shown in Fig. 1.
As shown in 1, when the outputs of the nth and (n + 1) th flip-flop circuits have normal values, the cycle s
The output comparison circuit holds the level "H" at n + 1 and selects the main system shift register circuit. If the output of the flip-flop circuit is not a normal value, the cycle s n + 1
The output comparison circuit retains the level “L” even after lapse of time and selects the spare shift register circuit. FIG. 9 shows an equivalent circuit of EXOR which constitutes an output comparison circuit. Figure 9
FIG. 9A shows an example of a logic circuit, and FIG. 9B shows an example of a circuit composed of transistors.
【００３０】図１０は、マルチプレクサ回路の等価回路
である。図１０（ａ）に論理回路の１例、図１０にトラ
ンジスタで構成した回路の１例を示す。マルチプレクサ
回路は出力比較回路の保持された出力信号により、シフ
トレジスタ回路を構成する各フリップフロップ回路の出
力信号を主系と予備系に切り換える役割を果たす。以上
のようにして、レーザカットをすることなく、不具合な
シフトレジスタ回路の切り換えを可能とする。FIG. 10 is an equivalent circuit of the multiplexer circuit. FIG. 10A shows an example of a logic circuit, and FIG. 10 shows an example of a circuit including transistors. The multiplexer circuit plays a role of switching the output signal of each flip-flop circuit which constitutes the shift register circuit between the main system and the standby system by the output signal held by the output comparison circuit. As described above, a defective shift register circuit can be switched without performing laser cutting.
【００３１】[0031]
【実施例２】本実施例においては、シフトレジスタ回路
をブロック分割し、各ブロック毎に冗長化した例を示
す。図２に、本実施例における冗長化されたシフトレジ
スタ回路のブロック図を示す。図２（ａ）は各ブロック
内の構成を、図２（ｂ）はシフトレジスタ全体の構成を
示す。本実施例では、主系のシフトレジスタ回路と予備
系のシフトレジスタ回路を各々ｐ個（０＜ｐ＜ｎ）のブ
ロックに分割し、各ブロック毎に出力比較回路を設け
る。シフトレジスタ回路の動作は実施例１と同様であ
る。また、出力比較回路の出力信号は、マルチプレクサ
回路１（２０１）とマルチプレクサ回路２（２０２）に
接続する。１ブロック内のフリップフロップ回路の数は
（ｑ＋１）個とする。（０＜ｑ≦（ｎ／ｐ）） 出力比較回路は実施例１と同じ回路を使用する。本実施
例では、１ブロックのフリップフロップ回路の内、１〜
ｑ段目の回路をシフトレジスタ回路として使用し、（ｑ
＋１）段目の回路は、ブロック内のシフトレジスタ回路
の動作確認用として使用する。[Embodiment 2] This embodiment shows an example in which the shift register circuit is divided into blocks and each block is made redundant. FIG. 2 shows a block diagram of a redundant shift register circuit in this embodiment. 2A shows the configuration in each block, and FIG. 2B shows the configuration of the entire shift register. In this embodiment, the main shift register circuit and the spare shift register circuit are each divided into p (0 <p <n) blocks, and an output comparison circuit is provided for each block. The operation of the shift register circuit is similar to that of the first embodiment. The output signal of the output comparison circuit is connected to the multiplexer circuit 1 (201) and the multiplexer circuit 2 (202). The number of flip-flop circuits in one block is (q + 1). (0 <q ≦ (n / p)) The same circuit as that of the first embodiment is used as the output comparison circuit. In the present embodiment, among the one block of flip-flop circuits, 1 to
The qth stage circuit is used as a shift register circuit, and (q
The +1) th stage circuit is used for confirming the operation of the shift register circuit in the block.
【００３２】マルチプレクサ回路１（２０１）は出力比
較回路の出力信号に応じて、主系または予備系のブロッ
ク内のシフトレジスタ回路の出力を切り換えて、ブロッ
クから次のブロックへシフトレジスタ回路の出力信号を
渡す。マルチプレクサ回路２（２０２）は出力比較回路
の出力信号に応じて、ブロック内の主系または予備系の
シフトレジスタ回路の出力を切り換えて、ＴＦＴのゲイ
ト電極またはソース電極と接続させる。マルチプレクサ
回路１、２（２０１）、（２０２）と出力比較回路（２
０３）の等価回路と動作については、実施例１と同様で
ある。The multiplexer circuit 1 (201) switches the output of the shift register circuit in the main system block or the standby system block in accordance with the output signal of the output comparison circuit to output the output signal of the shift register circuit from the block to the next block. give. The multiplexer circuit 2 (202) switches the output of the main system or standby system shift register circuit in the block according to the output signal of the output comparison circuit to connect it to the gate electrode or the source electrode of the TFT. The multiplexer circuits 1 and 2 (201) and (202) and the output comparison circuit (2
The equivalent circuit and operation of (03) are the same as in the first embodiment.
【００３３】[0033]
【実施例３】図３に、本実施例における冗長化回路を示
す。本実施例は、主系および予備系のフリップフロップ
回路を各段毎に並列に接続して設け、シフトレジスタ回
路を構成し、各系列の各段について、出力比較回路とマ
ルチプレクサ回路を備えた場合について示す。ここでは
出力比較回路は、主系のフリップフロップ回路の入力信
号と出力信号を比較して判断を行う。シフトレジスタ回
路の動作は実施例１と同様である。また、出力比較回路
の出力信号はマルチプレクサ回路に接続する。Third Embodiment FIG. 3 shows a redundancy circuit in this embodiment. In this embodiment, the main system and the standby system flip-flop circuits are connected in parallel for each stage to form a shift register circuit, and an output comparison circuit and a multiplexer circuit are provided for each stage of each system. About. Here, the output comparison circuit compares the input signal and the output signal of the main flip-flop circuit to make a determination. The operation of the shift register circuit is similar to that of the first embodiment. The output signal of the output comparison circuit is connected to the multiplexer circuit.
【００３４】マルチプレクサ回路（３０１）は出力比較
回路の出力信号に応じて、主系または予備系のフリップ
フロップ回路の出力を切り換えて、次の段へ出力信号を
渡し、かつフリップフロップ回路の出力をＴＦＴのゲイ
ト電極またはソース電極に接続させる。マルチプレクサ
回路（３０１）と出力比較回路（３０２）の等価回路と
動作については、実施例１と同様である。The multiplexer circuit (301) switches the output of the main system or standby system flip-flop circuit according to the output signal of the output comparison circuit, passes the output signal to the next stage, and outputs the output of the flip-flop circuit. Connect to the gate electrode or source electrode of the TFT. Equivalent circuits and operations of the multiplexer circuit (301) and the output comparison circuit (302) are the same as in the first embodiment.
【００３５】[0035]
【発明の効果】本発明により、シフトレジスタ回路に不
具合すなわち動作異常が発生した場合に対して、正常動
作する予備系の回路への、自動的な切り換えを実現する
ことで、レーザカット等の工程を追加することなく、駆
動回路一体型のアクティブマトリクス型表示装置の製造
の歩留り向上と製造工程の簡易化に寄与することができ
た。According to the present invention, when a malfunction, that is, an operation abnormality occurs in the shift register circuit, the automatic switching to the standby system circuit which operates normally is realized, and the process such as laser cutting is performed. It was possible to contribute to the improvement of the manufacturing yield and the simplification of the manufacturing process of the active matrix type display device integrated with the driving circuit without adding the above.
【図１】 実施例における冗長化したシフトレジスタ回
路のブロック図を示す。FIG. 1 shows a block diagram of a redundant shift register circuit according to an embodiment.
【図２】 実施例における冗長化したシフトレジスタ回
路のブロック図を示す。FIG. 2 is a block diagram of a redundant shift register circuit according to an embodiment.
【図３】 実施例における冗長化したシフトレジスタ回
路のブロック図を示す。FIG. 3 is a block diagram of a redundant shift register circuit according to an embodiment.
【図４】 従来例によるゲイト駆動回路例を示す。FIG. 4 shows an example of a gate drive circuit according to a conventional example.
【図５】 従来例によるソース駆動回路例を示す。FIG. 5 shows an example of a conventional source drive circuit.
【図６】 従来例によるアクティブマトリクス型表示装
置の概略を示す。FIG. 6 schematically shows a conventional active matrix type display device.
【図７】 アナログスイッチによるＤ型フリップフロッ
プ回路を示す。FIG. 7 shows a D-type flip-flop circuit using analog switches.
【図８】 クロックトインバータによるＤ型フリップフ
ロップ回路を示す。FIG. 8 shows a D-type flip-flop circuit using a clocked inverter.
【図９】 ＥＸＯＲ（排他的論理和）の等価回路を示
す。FIG. 9 shows an equivalent circuit of EXOR (exclusive OR).
【図１０】 マルチプレクサ回路の等価回路を示す。FIG. 10 shows an equivalent circuit of a multiplexer circuit.
【図１１】 シフトレジスタ回路のタイミングチャート
を示す。FIG. 11 shows a timing chart of a shift register circuit.
【図１２】 出力比較回路の等価回路を示す。FIG. 12 shows an equivalent circuit of an output comparison circuit.
１０１，１０２ Ｆ／Ｆ（フ
リップフロップ回路） １０３，２０３，３０２ 出力比較回
路 １０４，２０１，２０２，３０１ ＭＵＸ（マ
ルチプレクサ回路）101, 102 F / F (flip-flop circuit) 103, 203, 302 output comparison circuit 104, 201, 202, 301 MUX (multiplexer circuit)
Claims (6)
路において、 主系と予備系よりなる複数のシフトレジスタ回路が並列
に接続されており、 前記主系のシフトレジスタ回路に不具合が生じた場合
に、 前記主系のシフトレジスタ回路を、予備系のシフトレジ
スタ回路に自動的に切り換えること、 を特徴とするアクティブマトリクス型表示装置の駆動回
路の動作方法。1. A drive circuit for an active matrix display device, wherein a plurality of shift register circuits including a main system and a standby system are connected in parallel, and when a defect occurs in the main system shift register circuit, A method of operating a drive circuit of an active matrix type display device, wherein the main system shift register circuit is automatically switched to a standby system shift register circuit.
タ回路が並列に接続された、アクティブマトリクス型表
示装置の駆動回路において、 前記主系のシフトレジスタ回路を構成するフリップフロ
ップ回路のうちの、最終段のフリップフロップ回路の出
力と、前記最終段のフリップフロップ回路の出力に接続
したフリップフロップ回路の出力とを比較して、 主系のシフトレジスタの動作異常を検出すること、 を特徴とするアルティブマトリクス型表示装置の駆動回
路の動作方法。2. A drive circuit of an active matrix type display device, wherein a plurality of shift register circuits including a main system and a standby system are connected in parallel, and among the flip-flop circuits constituting the main system shift register circuit. Comparing the output of the final stage flip-flop circuit with the output of the flip-flop circuit connected to the output of the final stage flip-flop circuit to detect the operation abnormality of the main system shift register. Method for operating a drive circuit of an altitrive matrix type display device.
タ回路が並列に接続された、アクティブマトリクス型表
示装置の駆動回路において、 前記主系のシフトレジスタ回路を構成するフリップフロ
ップ回路のうちの、最終段のフリップフロップ回路の出
力と、前記最終段のフリップフロップ回路の出力に接続
したフリップフロップ回路の出力とを比較して、 主系のシフトレジスタの動作異常を検出し、 異常である場合に、前記予備系のシフトレジスタ回路の
出力を用いること、 を特徴とするアクティブマトリクス型表示装置の駆動回
路の動作方法。3. A drive circuit of an active matrix type display device in which a plurality of shift register circuits including a main system and a standby system are connected in parallel, and among the flip-flop circuits constituting the main system shift register circuit. , When the output of the final stage flip-flop circuit is compared with the output of the flip-flop circuit connected to the output of the final stage flip-flop circuit, an abnormal operation of the main system shift register is detected In addition, the output of the shift register circuit of the standby system is used, and the operating method of the drive circuit of the active matrix type display device.
フトレジスタ回路と、 前記主系のシフトレジスタ回路を構成するフリップフロ
ップ回路のうちの、最終段のフリップフロップ回路の出
力と、前記最終段のフリップフロップ回路の出力に接続
したフリップフロップ回路の出力とを比較する出力比較
回路と、 前記出力比較回路の出力信号により、前記主系のシフト
レジスタ回路の各フリップフロップ回路の出力信号を、
前記予備系のフリップフロップ回路の出力信号に切り換
える、前記主系および予備系のフリップフロップ回路の
各段毎に設けられたマルチプレクサ回路と、 を少なくとも有することを特徴とするアクティブマトリ
クス型表示装置の駆動回路。4. A main system and a standby system shift register circuit connected in parallel, and an output of a final stage flip-flop circuit among the flip-flop circuits constituting the main system shift register circuit; An output comparison circuit for comparing the output of the flip-flop circuit connected to the output of the final stage flip-flop circuit, and an output signal of the flip-flop circuit of the main system by the output signal of the output comparison circuit. ,
A drive circuit for an active matrix type display device, comprising at least a multiplexer circuit provided for each stage of the main system and standby system flip-flop circuits, which is switched to the output signal of the standby system flip-flop circuit. circuit.
ブロックを複数有して構成される、並列に接続された、
主系および予備系のシフトレジスタ回路と、 前記主系のシフトレジスタ回路を構成する各ブロック
の、最終段のフリップフロップ回路の出力と、前記最終
段のフリップフロップ回路の出力に接続したフリップフ
ロップ回路の出力とを比較する、出力比較回路と、 前記出力比較回路の出力信号により、前記主系のシフト
レジスタ回路の、特定のブロックの出力信号を、前記予
備系のシフトレジスタ回路の、前記特定のブロックに対
応するブロックの出力信号に切り換える、第１のマルチ
プレクサ回路と、 前記出力比較回路の出力信号により、前記切り換えられ
たブロック内の、前記主系のフリップフロップ回路の出
力信号を、前記切り換えられたブロックに対応するブロ
ック内の、前記予備系のフリップフロップ回路の出力信
号に切り換える、第２のマルチプレクサ回路と、 を少なくとも有することを特徴とするアクティブマトリ
クス型表示装置の駆動回路。5. A plurality of blocks each having a plurality of flip-flop circuits as units are connected in parallel,
Main-system and standby-system shift register circuits, and a flip-flop circuit connected to the output of the final-stage flip-flop circuit and the output of the final-stage flip-flop circuit of each block constituting the main-system shift register circuit An output comparison circuit for comparing the output of the main system shift register circuit with an output signal of the output comparison circuit, and an output signal of the specific block of the main system shift register circuit, The output signal of the main system flip-flop circuit in the switched block is switched by the first multiplexer circuit for switching to the output signal of the block corresponding to the block and the output signal of the output comparison circuit. Switch to the output signal of the standby flip-flop circuit in the block corresponding to the block Driving circuit of an active matrix display device and having a second multiplexer circuit, at least.
ップフロップ回路を複数段有し、 各段の主系のフリップフロップ回路の入力信号と出力信
号を比較する、出力比較回路と、 前記出力比較回路の出力信号により、前記主系のフリッ
プフロップ回路の出力信号を、同じ段の予備系のフリッ
プフロップ回路の出力信号に切り換える、マルチプレク
サ回路と、 を少なくとも有することを特徴とするアクティブマトリ
クス型表示装置の駆動回路。6. An output comparison circuit having a plurality of main-system and standby-system flip-flop circuits connected in parallel and comparing an input signal and an output signal of each stage main-system flip-flop circuit, An active matrix type characterized by at least including a multiplexer circuit for switching the output signal of the main flip-flop circuit to the output signal of the standby flip-flop circuit of the same stage according to the output signal of the output comparison circuit. Drive circuit of display device.
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