JPH087580A - 半導体記憶装置および情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 連想の範囲を変えられる連想機能を有する半
導体記憶装置において、センス線の負荷容量並びに電気
抵抗を低減することにより、高速化をはかる。 【構成】 連想セル１１４の内部にあり、ビット線Ｂ３
−７およびＢ３−８から入力される値とインバータ１１
０および１１１に記憶された値を比較するＮＭＯＳトラ
ンジスタ１０３〜１０６に、比較の結果センス線Ｓ１を
接地すべき条件が成立しても接地を抑止可能にするため
のＮＭＯＳトランジスタ１０７を設け、そのゲート信号
を同一行にあるマスクセル１２の出力に接続し、マスク
セル１２の記憶内容で接地の抑止を制御する。１１５〜
１１７も連想セル１１４と同一の構成を持つ。そして、
図に示すマスクセルを備える連想セル群を複数用いて、
あるいは図に示すマスクセルを備える連想セル群の１以
上とマスクセルを備えない連想セル群とを組合せ用い
て、ＴＬＢのエントリを構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連想機能を備えたフル
アソシアティブ型の半導体記憶装置に係り、特に、電子
計算機の仮想メモリにおいて、複数のページサイズが混
在するような条件下での、高速アドレス変換装置に好適
な半導体記憶装置およびそれを用いた情報処理装置に関
する。

【０００２】

【従来の技術】近年、電子計算機の主記憶容量が高集積
の半導体メモリ技術の進展によって、著しく増大してい
る。これに伴い、プログラムが使用する記憶容量の範囲
も増大し、ごく僅かな記憶容量で実行可能なプログラム
から、非常に大きな記憶容量が必要なプログラムまで
が、ひとつの電子計算機システムに混在して実行される
ようになった。これに応じて、主記憶の使用効率を高め
るために、仮想記憶において、複数のページサイズが混
在するような方式が採用されてきている。この方式を実
現するためには、ページサイズに応じて、連想に用いる
アドレス信号の範囲を変更する必要があり、これを可能
にするフルアソシアティブ型のＴＬＢ（Ｔｒａｎｓｌａ
ｔｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）方式
が提案されている。また、主記憶容量が増大すると、主
記憶アドレスのビット数が増える。その結果、フルアソ
シアティブ型のＴＬＢにおいて、連想機能を有するメモ
リセルに設けられた比較回路に接続されるセンス線の負
荷容量が増大し、ＴＬＢのアクセス時間が大きくなって
しまうことがないように、センス線を階層化する方式も
提案されている。

【０００３】上記第１の方式の具体例としては、例えば
特開平５−２８２８７７に開示された技術がある。この
技術の概要を図１０および図１１に示す。図１０はこの
技術で用いられるメモリセルを示す。図１０において１
００１は連想セル、１００２はマスクセルである。連想
セル１００１は、ビット線１００４および１００５に印
加された相補な信号と、このセルの記憶内容を比較し、
不一致であるときにセンス線１０１１を接地する。１０
１３ないし１０１５も連想セルであり、１００１と同様
の機能を持つ。１００８はＮＭＯＳ、１００９はＰＭＯ
Ｓで、両社あわせてＭＯＳスイッチを構成し、それぞれ
のゲート入力信号に応じてセンス線１０１０と１０１１
との電気的接続を開閉する。１００２はマスクセルであ
り、その記憶内容が１００８および１００９からなるＭ
ＯＳスイッチの開閉を制御する。以上の構成要素をパー
ティションと呼ぶことにする。図１１は、図１０に示し
たパーティションを組み合せることで実現する連想メモ
リを示す。図中、１０２０、１０２１、１０２２はパー
ティションであり、ＴＬＢのエントリ１０２８を構成す
る。１０２４、１０２５、１０２６、１０２７はセンス
線であり、ＭＯＳスイッチである１０２９、１０３０、
１０３１によって電気的に接続されたり、切り離された
りする。１０２３はセンス回路で、センス線１０２４の
状態をセンスする。ここで、例えば各ＭＯＳスイッチ１
０２９、１０３０、１０３１がそれぞれＯＦＦ、ＯＮ、
ＯＮであるときには、センス線１０２６、１０２５と１
０２４が接続される。そのため、センス線１０２６、１
０２５に接続された連想セルの少なくともひとつで不一
致が検出されるとセンス線１０２６、１０２５、１０２
４は接地され、これがセンス回路１０２３で検出される
が、センス線１０２７に接続された連想セルで不一致が
検出されてもセンス回路１０２３には検出されない。つ
まり、各ＭＯＳスイッチ１０２９、１０３０、１０３１
の設定に応じて連想範囲を変えることが可能である。

【０００４】一方、上記第２の方式の具体例にとして
は、例えば特開平５−１２７８７２に開示された技術が
ある。この技術では、センス線を適宜階層化し、階層の
間で適宜センス線上の信号を増幅することで、各連想セ
ルがディスチャージすべき電荷の量を減らしている。こ
の方式は、ディスチャージすべき電荷の量が軽減される
ことによるメリットが、階層の間に増幅回路が入るため
のアクセス時間の増大というデメリットを克服できる場
合に有効である。

【０００５】

【発明が解決しようとする課題】上記第１の方式におい
ては、各ＭＯＳスイッチ１０２９、１０３０、１０３１
が全てＯＮで、パーティション１０２０内の連想セルに
おいてのみ不一致が検出された場合には、センス線１０
２４ないし１０２７の寄生容量に蓄えられた電荷を、Ｏ
Ｎであってもメタル配線に比べると遥かに大きい抵抗値
を持つＭＯＳスイッチ１０２９、１０３０、１０３１を
経由してディスチャージしなければならないのみなら
ず、さらにＭＯＳスイッチ１０２９、１０３０、１０３
１自体のソースおよびドレインの寄生容量に蓄えられた
電荷をもディスチャージしなければならないため、ＭＯ
Ｓスイッチ１０２９、１０３０、１０３１を持たない従
来型のＴＬＢ回路に比べてアクセス時間が遅くなる恐れ
がある。そして、このＴＬＢを用いた電子計算機のマシ
ンサイクルは、上述のようなアクセス時間が最も遅いケ
ースによって制約されるため、マシンサイクルの向上が
困難な恐れがある。一方、上記第２の方式においては、
アドレス入力のうち連想に用いる部分を変えるための方
法が示されておらず、電子計算機の主記憶の使用効率を
向上するため複数のページサイズを混在させるアーキテ
クチャの実現が困難である。

【０００６】本発明の第１の目的は、ＴＬＢのエントリ
にある連想セルがセンス線からディスチャージすべき電
荷の量、ディスチャージする経路の電気抵抗ならびに消
費電力を低減することを通じ、複数のページサイズに対
応可能で高速なＴＬＢ向きの半導体記憶装置を提供する
ことにある。本発明の第２の目的は、高速化のために階
層化されたセンス線を有するフルアソシアティブ型連想
記憶をベースにして、複数のページサイズに対応可能な
ＴＬＢ向きの半導体記憶装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、行方向および列方向の２次元にメモリセ
ルが配置され、各行に配置された全メモリセルが１本の
ワード線に接続され、各列に配置された全メモリセルが
１組のビット線に接続される半導体記憶装置において、
各行内にはメモリセルとして、前記行に配置されたメモ
リセルに接続するワード線がアサートされた時に、該メ
モリセルに接続するビット線に外部から加えられた信号
を記憶するｎ個（ｎ≧１）のマスクセルと、前記行に配
置されたメモリセルに接続するワード線がアサートされ
た時に、該メモリセルに接続するビット線に外部から加
えられた信号を記憶し、該メモリセルに接続するビット
線に外部から信号が加えられたとき、該信号と該メモリ
セルの記憶内容とを比較し、その比較結果を出力する１
以上の第１の連想セルからなる第１の連想セル群と、前
記第１の連想セルに、さらに外部から入力される抑止信
号の値により比較結果を抑止しまたは出力する抑止手段
が接続された１以上の第２の連想セルからなるｎ群（ｎ
≧１）の第２の連想セル群とが分割配置され、前記行に
配置された第１および第２の連想セルの比較結果の出力
は１本のセンス線に接続され、前記各群の第２の連想セ
ルは各群に対応する前記マスクセルの出力を前記抑止信
号とするようにしている。また、行方向および列方向の
２次元にメモリセルが配置され、各行に配置された全メ
モリセルが１本のワード線に接続され、各列に配置され
た全メモリセルが１組のビット線に接続される半導体記
憶装置において、各行内にはメモリセルとして、前記行
に配置されたメモリセルに接続するワード線がアサート
された時に、該メモリセルに接続するビット線に外部か
ら加えられた信号を記憶するｎ個（ｎ≧２）のマスクセ
ルと、前記行に配置されたメモリセルに接続するワード
線がアサートされた時に、該メモリセルに接続するビッ
ト線に外部から加えられた信号を記憶し、該メモリセル
に接続するビット線に外部から信号が加えられたとき、
該信号と該メモリセルの記憶内容とを比較し、その比較
結果を出力する第１の連想セルに外部から入力される抑
止信号の値により比較結果を抑止しまたは出力する抑止
手段が接続された１以上の第２の連想セルからなるｎ群
（ｎ≧２）の第２の連想セル群とが分割配置され、前記
行に配置された第２の連想セルの比較結果の出力は１本
のセンス線に接続され、前記各群の第２の連想セルは各
群に対応する前記マスクセルの出力を前記抑止信号とし
て接続するようにしている。また、前記各行におけるメ
モリセルの分割配置および前記抑止信号の接続が、各行
において同一であるようにしている。また、前記第２の
連想セル群に属する第２の連想セルが互いに隣接してレ
イアウトされるようにしている。また、前記各第２の連
想セル群に対応するマスクセルは、対応する前記第２の
連想セル群に隣接してレイアウトされるようにしてい
る。また、各行のいずれか一方の端に該センス線の状態
を検出するためのセンス回路が設けられ、前記第２の連
想セル群と対応するマスクセルの組の１つが該センス回
路に隣接してレイアウトされるようにしている。また、
各行には該行の内容が有効か無効かを記憶するメモリセ
ルをさらに設け、該有効か無効かを記憶するメモリセル
の内容が無効である場合には、該行にある第１または第
２の連想セルの比較結果にかかわらず、該メモリセルの
出力にしたがって該行に設けられた前記センス線を一定
の電位にする手段を有するようにしている。さらにま
た、各行に配置された全メモリセルが１本のワード線に
接続され、各列に配置された全メモリセルが１組のビッ
ト線に接続される半導体記憶装置において、各行内には
メモリセルとして、前記行に配置されたメモリセルに接
続するワード線がアサートされた時に、該メモリセルに
接続するビット線に外部から加えられた信号を記憶し、
該メモリセルに接続するビット線に外部から信号が加え
られたとき、該信号と該メモリセルの記憶内容とを比較
し、その比較結果を出力する１以上の第１の連想セルか
らなる第１の連想セル群と、前記第１の連想セル群と、
前記行に配置されたメモリセルに接続するワード線がア
サートされた時に該メモリセルに接続するビット線に外
部から加えられた信号を記憶するマスクセルとの組から
なるｎ個（ｎ≧１）の第２の連想セル群とが分割配置さ
れ、前記各連想セル群の連想セルの比較結果出力は各連
想セル群毎に設けられたサブセンス線に接続され、該各
サブセンス線にはそれぞれセンス回路が接続され、各連
想セル群毎にセンス回路の出力を連想セル群外部に出力
する出力手段が設けられ、該出力手段の出力は全てメイ
ンセンス線に接続され、前記第２の連想セル群は前記マ
スクセルの出力信号の値により前記出力手段の出力を抑
止するか否か制御する手段を備え、各行には該行の内容
が有効か無効かを記憶するメモリセルをさらに設け、該
有効か無効かを記憶するメモリセルの内容が無効である
場合には、該行にある前記各連想セル群の連想セルの比
較結果にかかわらず、該メモリセルの出力にしたがって
各連想セル群のサブセンス線を一定の電位にする手段を
有するようにしている。また、行方向および列方向の２
次元にメモリセルが配置され、各行に配置された全メモ
リセルが１本のワード線に接続され、各列に配置された
全メモリセルが１組のビット線に接続される半導体記憶
装置において、各行内にはメモリセルとして、前記行に
配置されたメモリセルに接続するワード線がアサートさ
れた時に、該メモリセルに接続するビット線に外部から
加えられた信号を記憶し、該メモリセルに接続するビッ
ト線に外部から信号が加えられたとき、該信号と該メモ
リセルの記憶内容とを比較し、その比較結果を出力する
１以上の第１の連想セルからなる第１の連想セル群と前
記行に配置されたメモリセルに接続するワード線がアサ
ートされた時に該メモリセルに接続するビット線に外部
から加えられた信号を記憶するマスクセルとの組からな
るｎ個（ｎ≧２）の第２の連想セル群が分割配置され、
前記各第２の連想セル群の連想セルの比較結果出力は各
第２の連想セル群毎に設けられたサブセンス線に接続さ
れ、該各サブセンス線にはそれぞれセンス回路が接続さ
れ、各第２の連想セル群毎にセンス回路の出力を第２の
連想セル群外部に出力する手段が設けられ、該手段の出
力は全てメインセンス線に接続され、前記第２の連想セ
ル群は前記マスクセルの出力信号の値により前記出力手
段の出力を抑止するか否か制御する手段を備え、各行に
は該行の内容が有効か無効かを記憶するメモリセルをさ
らに設け、該有効か無効かを記憶するメモリセルの内容
が無効である場合には、該行にある前記各第２の連想セ
ル群の連想セルの比較結果にかかわらず、該メモリセル
の出力にしたがって各第２の連想セル群のサブセンス線
を一定の電位にする手段を有するようにしている。さら
に、１個以上のＴＬＢを有する情報処理装置において、
該ＴＬＢが、上記記載のいずれかの半導体記憶装置を用
いて構成されるようにしている。

【０００８】

【作用】本発明の半導体記憶装置においては、各エント
リの中にあり、当該エントリが保持するアドレス変換対
におけるページサイズに関する情報によって、ページサ
イズから外れた連想セルで不一致が検出されても、該検
出によって起こるセンス線全体における電荷のディスチ
ャージを抑止することができる。ここで、ディスチャー
ジの抑止とは、そのセルで検出された不一致との判定結
果をセンス線に伝達しないことに相当するため、そのセ
ルが連想の範囲に入らない。つまり、エントリ内のペー
ジサイズに関する情報によって連想範囲を変化させるこ
とができる。また、センス線にＭＯＳスイッチを介在さ
せないため、センス線をすべてメタル配線にすることが
でる。また、有効か無効かを記憶するメモリセルの出力
により、無効の場合はセンス線が常時接地されるため、
無効なエントリでの消費電力を抑制することができる。

【０００９】

【実施例】以下、本発明の実施例を図によって詳細に説
明する。 〈第１の実施例〉本発明の第１の実施例を図１から図４
を用いて説明する。図１は、本発明の第１の実施例に係
る半導体記憶装置の構成を示す図である。図１において
１は仮想アドレスを保持するアドレスレジスタ、２はマ
スクレジスタ、３は本発明の半導体記憶装置に情報を書
き込む時に、書き込むべきエントリを指定するためのデ
コーダ、４−１ないし４−ｎ（ｎは自然数）は本発明の
半導体記憶装置に記憶されるアドレス変換対のうち、仮
想アドレス部分を記憶するためのエントリ、５−１ない
し５−ｎは、それぞれエントリ４−１ないし４−ｎにお
ける連想の結果を判定するためのセンス回路、６はデー
タレジスタである。７はＲＡＭマットであり、そのエン
トリ数はエントリ４−１ないし４−ｎのエントリ数であ
るｎに等しい。８はセレクタである。９はエントリ４−
１に記憶されているアドレス変換対が有効であるか無効
であるかを記憶するためのｖａｌｉｄセル、１０、１
１、および１３は連想セル群、１２および１４は、エン
トリ４−１での連想範囲を指定するためのマスクセル、
１５はプルアップ回路、１６はセンス回路である。ｖａ
ｌｉｄセル９、連想セル群１０、１１、１３、およびマ
スクセル１２、１４の詳細な回路については、図２ない
し図４を用いて後で詳しく説明する。また、線Ｗ１ない
しＷｎは、それぞれエントリ４−１ないし４−ｎに対応
するワード線、線Ｓ１ないしＳｎは、それぞれエントリ
４−１ないし４−ｎに対応するセンス線、線Ｂ１ないし
Ｂ６はビット線群、Ｗ１１ないしＷ１ｎはＲＡＭマット
７に入力されるワード線群である。Ｈ１はヒット信号セ
ンス線、Ｍ１、Ｍ２はマスクセル１２および１４の内容
を伝達するためのマスク線である。

【００１０】続いて、本実施例におけるアドレス変換の
アーキテクチャについて説明する。本実施例に示した半
導体記憶装置をＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏ
ｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）として用いる電子計算
機の仮想アドレスは３２ｂｉｔの幅を持つ。仮想空間を
実記憶に割り当てる単位であるところのページサイズと
しては、４ＫＢ、６４ＫＢおよび１ＭＢが可能であり、
これらの選択はページ単位で可能である。そのため、主
記憶上に設けられるアドレス変換テーブルの各エントリ
には、そのエントリに対応するページについてのアドレ
ス変換対とともに、ページサイズに関する情報も格納さ
れており、アドレス変換テーブルのエントリにあるアド
レス変換対がＴＬＢに書き込まれるときには、このペー
ジサイズに関連する情報も一緒にＴＬＢに書き込まれ
る。このとき、これと同じエントリのｖａｌｉｄセル９
には、このエントリに有効な情報が書き込まれているこ
とを表す値である１が書き込まれる。

【００１１】上記のページサイズに関する情報は、次の
ような２ビットの値にエンコードされている。

【００１２】１１： ４ＫＢ １０： ６４ＫＢ ００： １ＭＢ ０１： 使用禁止 エンコードされた値の上位ビット、下位ビットは、それ
ぞれこのエントリの中のマスクセル１２、１４に保持さ
れる。

【００１３】続いて、ＴＬＢの動作の概要を説明する。
まず、プログラムから仮想アドレスが出力されると、こ
の仮想アドレスはアドレスレジスタ１に入力される。入
力された仮想アドレスのうち、上位１２ビットはビット
線群Ｂ２を経由して全エントリである４−１ないし４−
ｎの中の、連想セル群１０に入力される。これに続く４
ビットはビット線Ｂ３を経由して４−１ないし４−ｎの
中の連想セル群１１に入力される。さらにこれに続く４
ビットはビット線Ｂ４を経由して４−１ないし４−ｎの
中の連想セル群１３に入力される。仮想アドレスのうち
下位１２ビットは、ＴＬＢには入力されない。また、４
−１ないし４−ｎの中のｖａｌｉｄセル９には、セレク
タ８により値１が選択され、これがビット線Ｂ１を経由
して入力される。仮想アドレスの一部分が入力される
と、エントリ４−１中の連想セル群１０は、ここに入力
された値とそのエントリが保持する値を比較し、これら
が一致しなければ、センス線Ｓ１をアース電位に接続す
る。他のエントリ４−２ないし４−ｎにおいても同様
で、比較した結果、不一致が判明すると、それぞれセン
ス線Ｓ２ないしＳｎをアース電位にする。エントリ４−
１ないし４−ｎ中の連想セル群１１では、マスクセル１
２に保持されている値をマスク線Ｍ１から入力し、この
値が１のときに限り、ここに入力された値とそのエント
リが保持する値を比較し、これらが一致しなければ、セ
ンス線Ｓ１ないしＳｎをアース電位に接続する。エント
リ４−１ないし４−ｎ中の連想セル群１３では、マスク
セル１４に保持されている値をマスク線Ｍ２から入力
し、この値が１のときに限り、ここに入力された値とそ
のエントリが保持する値を比較し、これらが一致しなけ
れば、センス線Ｓ１ないしＳｎをアース電位に接続す
る。

【００１４】センス回路５−１ないし５−ｎは、それぞ
れセンス線Ｓ１ないしＳｎの状態を監視し、これらがア
ース電位に接続されているか否か、すなわち、各エント
リで実際に比較を行なった範囲で不一致が検出されてい
るか否かを検出し、不一致が検出されていない場合に
は、ヒット信号センス線Ｈ１をアース電位に接続すると
ともに、ワード線Ｗ１１ないしＷ１ｎをアサートし、Ｒ
ＡＭマット７の該当するエントリに記憶されているアド
レス変換対のうちの実アドレスの部分を読み出す。ま
た、センス回路１６は、ヒット信号センス線Ｈ１がアー
ス電位に接続されているか否か、すなわち、４−１から
４−ｎの中に入力された仮想アドレスと一致する内容を
保持するエントリが存在するか否かを検出し、存在する
場合にはいわゆるヒット信号を出力する。なお、ひとつ
の仮想アドレスに対応するアドレス変換対が、ＴＬＢの
複数のエントリに登録させないように管理されていると
する。

【００１５】続いて、本実施例の詳細な構成と動作を、
図１ないし図４を参照しながら詳細に説明する。図２
は、連想セル群１１およびマスクセル１２の内部構造を
示す。図２におけるＷ１、Ｓ１、Ｍ１は、それぞれ図１
におけるワード線Ｗ１、センス線Ｓ１、マスク線Ｍ１で
ある。Ｂ３−１ないしＢ３−８はビット線で、図１にお
いてはビット線群Ｂ３として、これらをまとめて図示し
てある。また、１０１ないし１０９はＮＭＯＳトランジ
スタ、１１０ないし１１３はインバータである。１１４
は、ＮＭＯＳ１０１ないし１０７と、インバータ１１
０、１１１で構成される連想セルである。１１５ないし
１１７も連想セルであり、その内部構造は連想セル１１
４と同一である。なお、連想セル群１３および、マスク
セル１４の構造も図２に示した構造と同様であり、接続
されるビット線群Ｂ３、Ｂ５を、それぞれビット線群Ｂ
４、Ｂ６に置き替えた点のみが異なる。

【００１６】図３は、連想セル群１０の内部構造を示
す。連想セル群１０には、１２個の連想セルである１２
１ないし１３２があり、全て同じ内部構造になってい
る。ここでは簡単のため連想セル１２３ないし１３０を
図示していない。図２におけるＷ１、Ｓ１は、それぞれ
図１におけるワード線Ｗ１、センス線Ｓ１である。Ｂ２
−１ないしＢ２−２４はビット線で、図１においてはビ
ット線群Ｂ２として、これらをまとめて図示してある。
また、１４１ないし１５２はＮＭＯＳトランジスタ、１
５３ないし１５６はインバータである。連想セル１２１
ないし１３２の内部構成は公知であり、その実施も容易
である。

【００１７】図４は、プルアップ回路１５、およびセン
ス回路５−１ないし５−ｎの構造を示す。センス回路５
−１ないし５−ｎは全て同じ構造であるため、代表して
５−１のみ内部構造を示してある。図４におけるＷ１な
いしＷｎ、Ｓ１ないしＳｎ、Ｗ１１ないしＷ１ｎ、およ
びＨ１は、それぞれ図１におけるワード線Ｗ１ないしＷ
ｎ、センス線Ｓ１ないしＳｎ、ワード線Ｗ１１ないしＷ
１ｎ、およびヒット信号センス線Ｈ１である。また、１
６０、１６１はＰＭＯＳトランジスタ、１６２はＮＭＯ
Ｓトランジスタ、１６３はセンスアンプ、１６４はＯＲ
回路である。

【００１８】図１におけるｖａｌｉｄセル９の内部構造
は、図３における連想セル１２１と同様で、ビット線Ｂ
２−１、Ｂ２−２のかわりにビット線群Ｂ１が接続され
ている点が異なる。ビット線群Ｂ１は、２本のビット線
Ｂ１−１、Ｂ１−２（図示せず）からなる。図１におけ
るセレクタ８において、値１が選択されたときには、Ｂ
１−１、Ｂ１−２にはそれぞれ、１、０に対応する信号
が与えられ、値０が選択されたときには、０、１に対応
する信号が与えられる。ビット線群Ｂ２ないしＢ６につ
いても、同一のセルに入力される２本のビット線、例え
ば図２のＢ３−７とＢ３−８には、互いに論理値が反対
であるような信号が与えられるように、アドレスレジス
タ１、マスクレジスタ２およびデータレジスタ６は信号
を出力する。以上では、エントリ４−１の内部構造を説
明したが、他のエントリ４−２ないし４−ｎの構造も４
−１と同様であり、接続されるワード線Ｗ１が、Ｗ２な
いしＷｎで、センス線Ｓ１が、Ｓ２ないしＳｎである点
が異なるのみである。以上が、本発明の第１の実施例に
よる半導体記憶装置の構成の説明である。

【００１９】以下、この半導体装置の動作を説明する。
初めに、この半導体装置への書き込みの動作を説明す
る。書き込みにあたっては、まず書き込むべきエントリ
を指定するためのエントリ指定信号を、線Ｌ１を経由し
てデコーダ３に入力する。すると、デコーダ３は、エン
トリ指定信号をデコードし、ワード線Ｗ１ないしＷｎの
中から指定されたエントリに対応するワード線のみをア
サートする。以下では、ワード線Ｗ１がアサートされた
として説明する。なお、エントリ指定信号の生成は、電
子計算機に関する従来技術によって容易に実施可能であ
る。これと同時に、エントリに書き込むべきアドレス変
換対に関するデータとして、アドレスレジスタ１には仮
想アドレスを、マスクレジスタには先に説明したように
２ビットにエンコードされたページサイズに関する情報
を、データレジスタ６には実アドレスを設定する。ま
た、当該エントリが有効であることをｖａｌｉｄセルに
書き込むために、セレクタ８が値１を選択するようにす
る。これにより、ビット線群Ｂ１ないしＢ６にはエント
リに書き込むべきアドレス変換対に関するデータ（およ
び、その反転されたデータ）が与えられる。なお、アド
レス変換対に関するデータの生成は、電子計算機に関す
る従来技術によって容易に実施可能である。ワード線Ｗ
１がアサートされると、エントリ４−１にあるｖａｌｉ
ｄセル９、連想セル群１０、１１、１３およびマスクセ
ル１２、１４に、それぞれが接続されたビット線群Ｂ
１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、およびＢ６に与えられた
データが書き込まれる。例えば、図２に示した連想セル
１１４においては、Ｗ１のアサートによりＮＭＯＳトラ
ンジスタ１０１と１０２がＯＮ状態になるため、ビット
線Ｂ３−７およびＢ３−８に与えられた信号がインバー
タ１１０と１１１からなるループに記憶される。また、
ワード線Ｗ１がアサートされると図４におけるＯＲ回路
１６４がワード線Ｗ１１をアサートするため、ＲＡＭマ
ット７における第１番目のエントリに、データレジスタ
６の内容が記憶される。このような動作をするＲＡＭマ
ット７は、従来技術にて容易に実施できる。なお、本実
施例の半導体記憶装置の全ｖａｌｉｄセルは、電源投入
後に全て０が書き込まれるような初期化がなされてお
り、上述の書き込みが行なわれない限り、エントリのｖ
ａｌｉｄセルは値０を保持していると仮定する。

【００２０】続いて、本発明の第１の実施例による半導
体記憶装置におけるエントリの無効化の動作を説明す
る。エントリを無効化するためには、エントリが有効か
否かを示すｖａｌｉｄセル９に０を書き込む。そのため
には、上述の書き込みの動作と同様に、無効化すべきエ
ントリを指定するためのエントリ指定信号を、線Ｌ１を
経由してデコーダ３に入力する。すると、デコーダ３
は、エントリ指定信号をデコードし、ワード線Ｗ１ない
しＷｎの中から指定されたエントリに対応するワード線
のみをアサートする。以下では、ワード線Ｗ１がアサー
トされたとして説明する。これと同時に、セレクタ８が
値０を選択するようにする。アドレスレジスタ１、マス
クレジスタ２およびデータレジスタ６の内容は任意で良
い。以降は書き込みの動作と同様でにして、ｖａｌｉｄ
セル９に値０が書き込まれる。

【００２１】続いて、本発明の第１の実施例による半導
体記憶装置の連想の動作を、エントリ４−１を例に取り
説明する。連想にあたっては、まず連想のタグとなるべ
き仮想アドレスをアドレスレジスタ１に設定するととも
に、セレクタ８が値１を選択するようにする。マスクレ
ジスタ２内容は任意の値で構わない。データレジスタ６
の値も任意で構わないが、その内容がＲＡＭマットに接
続するビット線とは電気的に切り放されるようにする。
また、デコーダ３にはエントリ指定信号は入力されてお
らず、従ってワード線Ｗ１ないしＷｎは全てアサートさ
れていない。以上により、ビット線群Ｂ１に値１に対応
する信号が、ビット線群Ｂ２、Ｂ３、Ｂ４には仮想アド
レスに対応する信号が与えられる。このとき、ｖａｌｉ
ｄセル９と連想セル群１０においては、記憶内容とビッ
ト線群Ｂ１、Ｂ２から入力された信号の内容が１ビット
でも異なると、センス線Ｓ１を接地する。例えば、図３
の連想セル１２１に値１が記憶されており、信号Ｑ、Ｑ
／（ここで、“／”は否定を表わす）が１、０であると
きに、ビット線Ｂ２−１、Ｂ２−２に、それぞれ１、０
が入力された場合には、ＮＭＯＳトランジスタ１４３、
１４４、１４５、１４６は、それぞれＯＦＦ、ＯＮ、Ｏ
Ｎ、ＯＦＦになるため、センス線Ｓ１は接地されない
が、ビット線Ｂ２−１、Ｂ２−２に、それぞれ０、１が
入力されると、ＮＭＯＳトランジスタ１４３、１４４、
１４５、１４６は、それぞれＯＦＦ、ＯＦＦ、ＯＮ、Ｏ
Ｎになり、センス線Ｓ１はＮＭＯＳトランジスタ１４５
と１４６を経由して接地される。また、連想セル１２１
に値０が記憶されており、信号Ｑ、Ｑ／が０、１である
ときに、ビット線Ｂ２−１、Ｂ２−２に、それぞれ１、
０が入力された場合には、ＮＭＯＳトランジスタ１４
３、１４４、１４５、１４６は、それぞれＯＮ、ＯＮ、
ＯＦＦ、ＯＦＦになり、センス線Ｓ１はＮＭＯＳトラン
ジスタ１４３と１４４を経由して接地されるが、ビット
線Ｂ２−１、Ｂ２−２に、それぞれ０、１が入力される
と、ＮＭＯＳトランジスタ１４３、１４４、１４５、１
４６は、それぞれＯＮ、ＯＦＦ、ＯＦＦ、ＯＮになり、
センス線Ｓ１は接地されない。すなわち、記憶内容と異
なる信号がビット線Ｂ２−１、Ｂ２−２に入力されたと
きにのみ、センス線Ｓ１が接地される。

【００２２】また、連想セル群１１においては、記憶内
容とビット線群Ｂ３から入力された信号の内容が１ビッ
ト以上異なり、かつ、マスクセル１２の記憶内容が１で
あるときに、センス線Ｓ１が接地される。例えば、図２
の連想セル１１４においては、上記の連想セル１２１の
動作と同様にして、記憶内容と異なる信号がビット線Ｂ
３−７、Ｂ３−８に入力されたときにのみ、ＮＭＯＳト
ランジスタ１０３と１０４の組、または、１０５と１０
６の組のいずれか一方がＯＮ、ＯＮになるが、センス線
Ｓ１が接地されるためには、マスクセル１２の記憶内容
が１であり、マスク線Ｍ１に１が与えられているためＮ
ＭＯＳトランジスタ１０７がＯＮになっているという条
件がさらに必要である。連想セル群１３についても、連
想セル群１１の場合と同様に、記憶内容とビット線群Ｂ
４から入力された信号の内容が１ビット以上異なり、か
つ、マスクセル１４の記憶内容が１であるときに、セン
ス線Ｓ１が接地される。

【００２３】以上において、センス線Ｓ１が接地される
条件をまとめると次のようになる。なお、下記の条件の
うち、少なくとも１つが成立するとセンス線が接地され
る。 （１） ｖａｌｉｄセル９の記憶内容が０である場合。 （２） 連想セル群１０において、記憶内容と入力信号
が少なくとも１ビットは異なる場合。 （３） マスクセル１２の記憶内容が１であり、かつ、
連想セル群１１において、記憶内容と入力信号が少なく
とも１ビットは異なる場合。 （４） マスクセル１４の記憶内容が１であり、かつ、
連想セル群１３において、記憶内容と入力信号が少なく
とも１ビットは異なる場合。

【００２４】これらの条件に、先に示したページサイズ
に関する情報の解釈を加味して、上記とは逆にセンス線
Ｓ１が接地されない条件をまとめると、まずｖａｌｉｄ
セル９の記憶内容が１であることが必須であり、これに
加えて、下記のいずれかが成立する必要があることがわ
かる。なお、この条件を、「このエントリにおいてヒッ
トする条件」と以下で参照することにする。 （１） 当該エントリに対応するページサイズが４ＫＢ
の場合 入力された仮想アドレスの上位２０ビットがエントリの
記憶内容と一致 （２） 当該エントリに対応するページサイズが６４Ｋ
Ｂの場合 入力された仮想アドレスの上位１６ビットがエントリの
記憶内容と一致 （３） 当該エントリに対応するページサイズが１ＭＢ
の場合 入力された仮想アドレスの上位１２ビットがエントリの
記憶内容と一致 以上では、エントリ４−１を例にして連想の動作を説明
したが、他のエントリ４−２ないし４−ｎについても全
く同様の動作が行なわれる。また、先に示したように、
ひとつの仮想アドレスに対応するアドレス変換対が、Ｔ
ＬＢの複数のエントリに登録させないように管理されて
いると仮定しているため、センス線Ｓ１ないしＳｎのう
ち接地されないセンス線は高々１本である。

【００２５】続いて、センス回路５−１ないし５−ｎの
動作をセンス回路５−１を例にとり説明する。図４にお
いて、ＰＭＯＳトランジスタ１６０および１６１のゲー
ト入力はいずれも接地されているため、常時ＯＮになっ
ており、それぞれヒット信号センス線Ｈ１およびセンス
線Ｓ１についての負荷抵抗としてふるまう。なお、ＰＭ
ＯＳトランジスタ１６０および１６１のゲート入力を、
常時接地ではなく、連想動作の直前にのみ接地するよう
にし、ヒット信号センス線Ｈ１およびセンス線Ｓ１に電
荷を蓄えるプリチャージのためのトランジスタとして動
作させることも可能である。センス線Ｓ１が接地された
場合には、ＰＭＯＳトランジスタ１６１に電流が流れる
ことにより、センス線Ｓ１の電位が低下し、アース電位
に近づく。一方、センス線Ｓ１が接地されないときに
は、ＰＭＯＳトランジスタ１６１には電流が流れず、セ
ンス線Ｓ１の電位は電源電位になる。センスアンプ１６
３は、センス線Ｓ１の電位の変化を検出し、センス線Ｓ
１の電位が低下した場合には０を、電源電位の場合には
１を出力する。なお、ＰＭＯＳトランジスタ１６１をプ
リチャージのためのトランジスタとして動作させる場合
には、ＰＭＯＳトランジスタ１６１に電流は流れない
が、センス線Ｓ１が接地されるとセンス線Ｓ１に蓄えら
れた電荷が放電し、センス線Ｓ１の電位はやはり低下す
るため、センスアンプ１６３にて同様に検出できる。セ
ンスアンプ１６３が１を出力すると、ＮＭＯＳトランジ
スタ１６２がＯＮし、ヒット信号センス線Ｈ１が接地さ
れ、センスアンプ１６３が０を出力すると、ＮＭＯＳト
ランジスタ１６２はＯＦＦし、ヒット信号センス線は接
地されない。また、センスアンプ１６３が１を出力する
と、ＯＲ回路１６４が１を出力するので、ワード線Ｗ１
１がアサートされるため、ＲＡＭマット７の対応するエ
ントリの内容が読み出される。つまり、このエントリに
おいてヒットする条件が成立するとヒット信号センス線
Ｈ１が接地されるとともに、対応するＲＡＭマットのエ
ントリの記憶内容が、この半導体記憶装置の外部に出力
されることになる。以上ではセンス回路５−１を例に取
り説明したが、他のセンス回路５−２ないし５−ｎも同
様に動作し、対応するエントリにおいてヒットする条件
が成立すると、ヒット信号センス線Ｈ１を接地するとと
もに、対応するＲＡＭマットのエントリの記憶内容が、
この半導体記憶装置の外部に出力される。なお、先に述
べたように、連想検索においては高々１エントリしかヒ
ットしないので、ワード線Ｗ１１ないしＷ１ｎの中の中
の複数がアサートされるこはない。センス線Ｓ１と同様
に、ヒット信号センス線Ｈ１が接地されると、この線の
電位はアース電位に近づき、接地されないと電源電位に
なる。この電位の変化をセンス回路１６が検出し、ヒッ
トするエントリが存在してヒット信号センス線Ｈ１が接
地されると１を、そうでない場合には０を、この半導体
記憶装置の外部に出力する。以上が本発明の第１の実施
例の説明である。

【００２６】本実施例によれば、複数のページサイズに
対応可能なＴＬＢ向きの半導体記憶装置のセンス線にＭ
ＯＳスイッチを介在させることなく、センス線をすべて
メタル配線で構成可能になる。そのため、従来技術に比
べて連想セルがセンス線からディスチャージすべき電荷
の量ならびにディスチャージする経路の電気抵抗を低減
することが可能になり、本発明の第１の目的が達成され
る。また、従来の技術による複数のページサイズに対応
可能なＴＬＢ向きの半導体記憶装置では、仮想アドレス
の上位ビットを保持する連想セルがセンスアンプの近く
に、下位ビットがセンスアンプの遠くにレイアウトしな
ければならないという制約があったが、本発明ではセン
ス線にＭＯＳスイッチを介在させず、通常のメタル配線
で構成してよいため、上述のような制約がないため、Ｌ
ＳＩ上に回路のレイアウトをする場合に柔軟に対応でき
るという効果もある。あるいは、レイアウト上でビット
位置についての特段の制約がないのであれば、連想セル
群１１および１３のように、連想セル群１０に比べてセ
ンス線から電荷をディスチャージする経路にトランジス
が１個多くある（図２のＮＭＯＳトランジスタ１０７が
これに相当する）ため駆動力がやや低くなるセル群を、
図１に示すようにセンス回路５−１ないし５−ｎの近く
に配置すればよい。なお、連想セル群１０、１１、１３
に含まれる連想セルの数を変えることによって、３２ビ
ットではない幅の仮想アドレスの場合や、本実施例とは
異なるページサイズについても容易に対応できることは
明らかである。

【００２７】〈第２の実施例〉本発明の第２の実施例を
図５を用いて説明する。図５は、本発明の第２の実施例
に係る半導体記憶装置の構成を示す図である。図５にお
いて、１はアドレスレジスタ、２はマスクレジスタ、３
はデコーダ、２００−１ないし２００−ｎ（ｎは自然
数）は本実施例の半導体記憶装置に記憶されるアドレス
変換対のうち、仮想アドレス部分を記憶するためのエン
トリ、５−１ないし５−ｎはセンス回路、８はセレクタ
である。１６はセンス回路である。２０１はエントリ２
００−１に記憶されているアドレス変換対が有効である
か無効であるかを記憶するためのｖａｌｉｄセルであ
る。２０２ないし２１３は１２個の連想セルであるが、
簡単のため２個のみを図示した。２２１ないし２２４は
連想セルである。２２６および２２７はセンス回路、２
２８ないし２３０はＮＭＯＳトランジスタである。２２
５は、マスクセルである。以上ではエントリ２００−１
の構成を説明したが、他のエントリ２００−２ないし２
００−ｎの構成も同様である。また、線Ｗ１ないしＷｎ
はワード線、線ＭＳ１ないしＭＳｎはメインセンス線
で、それぞれエントリ２００−１ないし２００−ｎに対
応する。線ＳＳ１およびＳＳ２はサブセンス線である。
線Ｈ１はヒット信号センス線である。線Ｗ１１ないしＷ
１ｎはワード線である。なお、図５において図１と同じ
符号で参照される構成要素は、図１の場合と同じ機能な
らびに構成を持つ。また、図１に示されているＲＡＭマ
ット７とデータレジスタ６は本実施例においても存在す
るが、図１と全く同じ構成であるため図では省略した。

【００２８】以下では、第１の実施例との相違点を中心
に説明する。まず、構成の相違点を説明する。図５に示
す通り、本実施例では各エントリ２００−１ないし２０
０−ｎの中を、２３１、２３２および２３３の３つの区
画に分割している。なお、区画２３２の構成は図示して
いないが、区画２３３と同じである。そして、各区画内
にサブセンス線がある点が異なる。区画２３１における
連想セル２０１ないし２１３の構成は、図３に示した連
想セル１２１と同様であるが、連想セル１２１における
センス線Ｓ１のかわりにサブセンス線ＳＳ１が接続され
ている。区画２３３における連想セル２２１ないし２２
４の構成は、図３に示した連想セル１２１と同様である
が、連想セル１２１におけるセンス線Ｓ１のかわりにサ
ブセンス線ＳＳ２が接続されている。区画２３３におけ
るマスクセル２２５の構成は、図２に示したマスクセル
１２と同様であるが、マスクセル１２におけるマスク線
Ｍ１のかわりにマスク線Ｍ３が接続されている。センス
回路２２６および２２７の構成は、図４におけるＰＭＯ
Ｓトランジスタ１６１とセンスアンプ１６３の組と同様
であるが、入力になるサブセンス線が接地されていると
きに出力として１を、接地されていないときに出力とし
て０を出力するというように、反転機能が含まれてい
る。また、マスクレジスタ２からビット線群Ｂ５、Ｂ６
を経由してマスクセルに記録されたページサイズに関す
る情報の解釈は、第１の実施例と同じである。

【００２９】続いて、動作の相違点を説明する。まず、
書き込み動作を説明する。書き込み動作に関しては、第
１の実施例とほぼ同様である。まず、書き込むべきエン
トリを指定するためのエントリ指定信号が線Ｌ１を経由
してデコーダ３に入力され、これがデコードされてワー
ド線Ｗ１ないしＷｎの中の１本、例えばＷ１がアサート
される。これと同時に書き込むべきアドレス変換対に関
するデータが、アドレスレジスタ１、マスクレジスタ２
に設定され、これらの内容がビット線群Ｂ２ないしＢ６
に与えられる。ＲＡＭマット７（図示せず）に書き込ま
れる値は、データレジスタ６（図示せず）に設定され、
ＲＡＭマット７に入力される。また、セレクタ８は値１
を選択し、ビット線群Ｂ１にこれを与える。これによ
り、区画２３１、２３２、２３３にある各連想セルおよ
びマスクセルにビット線群Ｂ１ないしＢ６に与えられた
データが、ＲＡＭマット７の第１のエントリにデータレ
ジスタ６のデータが書き込まれる。

【００３０】次に、エントリの無効化の動作を説明す
る。エントリの無効化は、基本的には書き込みの動作と
同じであるが、セレクタ８が値０を選択することと、ア
ドレスレジスタ１、マスクレジスタ２、およびデータレ
ジスタ６の内容が任意であってよい点が異なる。

【００３１】続いて本実施例における連想の動作をエン
トリ２００−１を例に説明する。連想にあたっては、ま
ず連想のタグとなるべき仮想アドレスをアドレスレジス
タ１に設定するとともに、セレクタ８が値１を選択する
ようにする。マスクレジスタ２の内容は任意であってよ
い。データレジスタ６の値も任意で構わないが、その内
容がＲＡＭマットに接続するビット線とは電気的に切り
放されるようにする。また、デコーダ３にはエントリ指
定信号は入力されておらず、従ってワード線Ｗ１ないし
Ｗｎはアサートされていない。以上により、ビット線群
Ｂ１に値１に対応する信号が、ビット線群Ｂ２、Ｂ３、
Ｂ４には仮想アドレスに対応する信号が与えられる。こ
のとき、区画２３１においては、記憶内容と、ビット線
群Ｂ１およびＢ２から入力された信号の内容が１ビット
でも異なると、サブセンス線ＳＳ１が接地され、その結
果センス回路２２６が値１を出力する。その結果、ＮＭ
ＯＳトランジスタ２２８がＯＮし、メインセンス線ＭＳ
１が接地される。区画２３３においても、記憶内容とビ
ット線群Ｂ４から入力された信号の内容が１ビットでも
異なると、サブセンス線ＳＳ２が接地され、その結果セ
ンス回路２２７が値１を出力し、ＮＭＯＳトランジスタ
２２９がＯＮする。ところが区画２３３においては、Ｎ
ＭＯＳトランジスタ２３０がＯＮ、すなわちマスクセル
２２５の記憶内容が１であり、マスク線Ｍ３がこれをＮ
ＭＯＳトランジスタ２３０に伝えているときに限り、メ
インセンス線ＭＳ１が接地される。区画２３２の動作
は、区画２３３の動作と同様である。そのため、メンイ
センス線ＭＳ１が接地されないための条件は、第１の実
施例で述べた「このエントリにおいてヒットする条件」
に一致する。以上ではエントリ２００−１を例にして連
想の動作を説明したが、他のエントリ２００−２ないし
２００−ｎについても全く同様の動作が行なわれる。

【００３２】センス回路５−１ないし５−ｎの動作は、
第１の実施例と全く同じであり、メインセンス線ＭＳｊ
が接地されていないときに、ワード線Ｗ１ｊがアサート
されてＲＡＭマット７の中の対応するエントリの記憶内
容が、この半導体記憶装置の外部に出力されるととも
に、センスアンプ１６から値１が出力される。メインセ
ンス線ＭＳ１ないしＭＳｎのいずれもが接地された場合
には、ワード線Ｗ１１ないしＷ１ｎはいずれもアサート
されることはなく、センス回路１６が値１を出力するこ
ともない。

【００３３】以上が本発明の第２実施例の説明である。
本実施例によれば、高速化のために階層化されたセンス
線を有するフルアソシアティブ型連想記憶をベースにし
て、複数のページサイズに対応可能なＴＬＢ向きの半導
体記憶装置を提供でき、しかも、いずれのセンス線につ
いてもＭＯＳスイッチを介在させる必要がない。そのた
め、従来技術に比べて高機能かつ高速なＴＬＢ向き半導
体記憶装置を提供できる。

【００３４】〈第３の実施例〉本発明の第３の実施例を
図６および図７を用いて説明する。第３の実施例は、第
１の実施例の変形であるため、第１の実施例との相違点
を中心に述べる。図６は第３の実施例に係る半導体記憶
装置の構成を示す図である。図６において、図１と同一
の符号で参照される構成要素は、図１の場合と同じ機能
および構成を持つ。図６と図１の相違は、まず、図１に
おけるエントリ４−１ないし４−ｎがエントリ３００−
１ないし３００−ｎに置き換えられている点にある。エ
ントリ３００−１ないし３００−ｎは、図１に示したエ
ントリ４−１ないし４−ｎから、ｖａｌｉｄセル９を除
去した構成になっている。また、本実施例では図１にお
けるセンス回路５−１ないし５−ｎを、センス回路３０
１−１ないし３０１−ｎに置き換えている。さらにセレ
クタ８の出力をセンス回路３０１−１ないし３０１−ｎ
に接続している。

【００３５】図７はセンス回路３０１−１の構成を示
す。図７において、図４と同一の符号で参照される構成
要素は、図４の場合と同じ機能および構成を持つ。図７
において、３０２−１はｖａｌｉｄセルであり、第１の
実施例におけるｖａｌｉｄセル９と同様に、セレクタ８
の出力とビット線群Ｂ１を経由して接続されており、ワ
ード線Ｗ１にも接続されている。ｖａｌｉｄセル３０１
−１のＱ側に記憶されている値が１であるときには、エ
ントリ３００−１の記憶内容が有効であることを表す。
また、３１１と３１２はＮＭＯＳトランジスタ、３１３
と３１４はインバータ、３１５と３１６はＰＭＯＳトラ
ンジスタ、３１７はＮＭＯＳトランジスタである。な
お、他のセンス回路３０１−２ないし３０１−ｎの構成
も３０１−１と同様であるが、３０１−１におけるワー
ド線Ｗ１、センス線Ｓ１、ワード線Ｗ１１が、それぞれ
ワード線Ｗ２ないしＷｎ、センス線Ｓ２ないしＳｎ、ワ
ード線Ｗ１２ないしＷ１ｎになる点が異なる。

【００３６】続いて、第３の実施例の動作を説明する。
まず、書き込みの動作とエントリ無効化の動作を説明す
る。本実施例に係る半導体記憶装置への書き込みおよび
エントリ無効化の動作は、第１の実施例とほぼ同様であ
るが、セレクタ８が出力する値が書き込まれるセルが、
ｖａｌｉｄセル９からｖａｌｉｄセル３０２−１に変更
されている点のみが異なる。

【００３７】次に、連想の動作を説明する。ここでは、
エントリ３００−１とセンス回路３０１−１の動作を例
にするが、他のエントリ３００−２ないし３００−ｎ、
およびセンス回路３０１−２ないし３０１−ｎについて
も同様である。エントリ３００−１については、第１の
実施例のエントリ４−１から、ｖａｌｉｄセル９を除去
しただけであるので、その動作は第１の実施例とほぼ同
じである。すなわち、ビット線群Ｂ２、Ｂ３、およびＢ
４から入力された仮想アドレスが、マスクセル１２およ
び１４で制御される範囲で、連想セル群１０、１１、１
３の記憶内容と比較され、一致する場合にはセンス線Ｓ
１は接地されず、不一致の場合にはセンス線Ｓ１が接地
される。以下、ｖａｌｉｄセル３０２−１の記憶内容で
場合分けして説明する。まず、ｖａｌｉｄセル３０２−
１のＱ側に１が、Ｑ／側に０が保持されている場合につ
いて説明する。この場合、ＰＭＯＳトランジスタ３１５
はＯＮ、ＮＭＯＳトランジスタ３１７はＯＦＦである。
そのため、センス線Ｓ１が接地されている場合には、Ｐ
ＭＯＳトランジスタ３１５、３１６に電流が流れるた
め、センス線Ｓ１の電位がアース電位に向かって低下す
る。また、センス線Ｓ１が接地されていない場合には、
センス線Ｓ１の電位は電源電位になる。センス線Ｓ１の
電位はセンスアンプ１６３により検出される。それ以降
の動作は第１の実施例と全く同じになる。次に、ｖａｌ
ｉｄセル３０２−１のＱ側に０が、Ｑ／側に１が保持さ
れている場合について説明する。この場合、ＰＭＯＳト
ランジスタ３１５はＯＦＦ、ＮＭＯＳトランジスタ３１
７はＯＮである。そのため、センス線Ｓ１はＮＭＯＳト
ランジスタ３１７により常時接地され、エントリ３００
−１での連想動作には全く依存しないことになる。その
ため、センスアンプ１６３は値０を出力し、ＮＭＯＳト
ランジスタ１６２はＯＦＦになる。すなわち、当該エン
トリではヒットしなかったことを表示する。これ以降の
動作は第１の実施例と全く同じになる。このとき、セン
スアンプ１６３の入力インピーダンスが充分に高けれ
ば、センス回路３０１−１における消費電力はほぼ０に
できる。以上が本発明の第３の実施例である。本実施例
によれば、第１の実施例で得られる効果に加え、無効な
エントリでの電力消費を抑制することができる。

【００３８】〈第４の実施例〉本発明の第４の実施例を
図８および図９を用いて説明する。第４の実施例は、第
２の実施例の変形であるため、第２の実施例との相違点
を中心に述べる。図８は第４の実施例に係る半導体記憶
装置の構成を示す図である。図８において、図５と同一
の符号で参照される構成要素は、図５の場合と同じ機能
および構成を持つ。図８と図５の相違は、まず、図５に
おけるエントリ２００−１ないし２００−ｎがエントリ
４００−１ないし４００−ｎに置き換えられている点に
ある。エントリ４００−１ないし４００−ｎは、図５に
示したエントリ２００−１ないし２００−ｎから、ｖａ
ｌｉｄセル２０１を除去し、センス回路２２６と２２７
をセンス回路４０４と４０５に変更した構成になってい
る。なお、エントリ４００−１は第２の実施例と同様に
区画４０１、４０２、４０３に分割されている。区画４
０２と４０３が同じ構成である点も第２の実施例と同様
である。他のエントリ４００−２ないし４００−ｎも同
様に分割されている。また、本実施例では図５における
センス回路５−１ないし５−ｎを、センス回路４０６−
１ないし４０６−ｎに置き換えている。さらにセレクタ
８の出力をセンス回路４０６−１ないし４０６−ｎに接
続している。センス回路４０６−１ないし４０６−ｎの
構成は、図７に示したセンス回路３０１−１と同様であ
るが、図７におけるセンス線Ｓ１を、メインセンス線Ｍ
Ｓ１ないしＭＳｎにする点と、ｖａｌｉｄセル３０２−
１のＱ／側の信号を外部に取り出す点が異なる。

【００３９】図９はセンス回路４０４の構成を示す。図
９において、４１０と４１１はＰＭＯＳトランジスタ、
４１２はＮＭＯＳトランジスタ、４１３はセンスアンプ
である。なお、センスアンプ４１３は、入力が接地され
ているときに１を、入力が電源電位であるときに０を出
力する反転型になっている。なお、他のセンス回路４０
５の構成も４０４と同様であるが、４０４におけるサブ
センス線ＳＳ１が、サブセンス線ＳＳ２に、ＮＭＯＳト
ランジスタ２２８がＮＭＯＳトランジスタ２２９になる
点が異なる。

【００４０】続いて、第４の実施例の動作を説明する。
まず、書き込みの動作とエントリ無効化の動作を説明す
る。本実施例に係る半導体記憶装置への書き込みおよび
エントリ無効化の動作は、第２の実施例とほぼ同様であ
るが、セレクタ８が出力する値が書き込まれるセルが、
ｖａｌｉｄセル２０１から、センス回路４０６−１ない
し４０６−ｎの中に設けられているｖａｌｉｄセル３０
２−１（図７）に変更されている点のみが異なる。

【００４１】次に、連想の動作を説明する。ここでは、
エントリ４００−１とセンス回路４０６−１の動作を例
にするが、他のエントリ４００−２ないし４００−ｎ、
およびセンス回路４０６−２ないし４０６−ｎについて
も同様である。エントリ４００−１については、第２の
実施例のエントリ２００−１から、ｖａｌｉｄセル２０
１を除去し、センス回路を４０４、４０５に変更しただ
けであるので、その動作は第２の実施例とほぼ同じであ
る。すなわち、ビット線群Ｂ２、Ｂ３、およびＢ４から
入力された仮想アドレスが、マスクセル２２５等で制御
される範囲で、連想セル２０２ないし２１３、２２１な
いし２２４等の記憶内容と比較され、各区画内で一致す
る場合にはサブセンス線ＳＳ１、ＳＳ２等は接地され
ず、不一致の場合には接地される。

【００４２】以下、ｖａｌｉｄセル３０２−１の記憶内
容で場合分けして説明する。まず、ｖａｌｉｄセル３０
２−１のＱ側に１が、Ｑ／側に０が保持されている場合
について説明する。この場合、センス回路４０６−１の
動作は第３の実施例の場合と全く同様であり、メインセ
ンス線ＭＳ１が接地されるとヒット信号センス線Ｈ１は
接地されず、また、ワード線Ｗ１１もアサートされな
い。メインセンス線ＭＳ１が接地されないときにはヒッ
ト信号センス線Ｈ１が接地され、また、ワード線Ｗ１１
がアサートされる。センス回路４０４においては、ｖａ
ｌｉｄセル３０２−１のＱ／側の信号がＰＭＯＳトラン
ジスタ４１０とＮＭＯＳトランジスタ４１２のゲート入
力に与えられているため、それぞれＯＮ、ＯＦＦにな
る。そのため、サブセンス線ＳＳ１が接地されていれば
センスアンプ４１３が１を出力してＮＭＯＳトランジス
タ２２８がＯＮになるためメインセンス線ＭＳ１は接地
され、サブセンス線ＳＳ１が接地されていなければメイ
ンセンス線ＭＳ１は接地されない。センス回路４０５に
おいても同様であるが、メインセンス線ＭＳ１は、さら
にマスクセル２２５が１を保持しているときにのみ接地
される。従って、各区画４０１ないし４０３での、マス
クセルの内容に従った連想の結果、エントリ４００−１
に記憶されている値と入力された仮想アドレスが一致す
ると、ヒット信号センス線Ｈ１が接地され、ワード線Ｗ
１１もアサートされる。以降の動作は第２の実施例と同
じである。

【００４３】次に、ｖａｌｉｄセル３０２−１のＱ側に
０が、Ｑ／側に１が保持されている場合について説明す
る。この場合も、センス回路４０６−１の動作は第３の
実施例の場合と全く同様であり、メインセンス線ＭＳ１
は常時接地される。また、センス回路４０４では、ＰＭ
ＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１２
は、それぞれＯＦＦ、ＯＮになるため、サブセンス線Ｓ
Ｓ１が常時接地される。同様にサブセンス線ＳＳ２も常
時接地される。そのため、ヒット信号センス線Ｈ１は決
して接地されず、また、ワード線Ｗ１１もアサートされ
ない。すなわち、当該エントリはヒットしたことを表示
しない。以降の動作は第２の実施例と同じである。この
とき、第３の実施例と同様に、各センス線に電流はほと
んど流れず、エントリ４００−１での消費電力はほぼ０
になる。以上が本発明の第４の実施例である。本実施例
によれば、第２の実施例で得られる効果に加え、無効な
エントリでの消費電力を抑制することができる。

【００４４】〈第５の実施例〉本発明の第５の実施例を
図１２を用いて説明する。本実施例は第１の実施例の変
形であるため、相違点のみを説明する。本実施例は、第
１の実施例において、図２に示されている連想セル群１
１の構成を、図１２に示す連想セル群５１１に置き換え
た構成になっている。同様に、連想セル群１３について
も図１２のようにする。図２と図１２の相違は、ＮＭＯ
Ｓトランジスタ１０３ないし１０７の接続方法にある
が、図２において１０３ないし１０７によってセンス線
Ｓ１が接地される条件と、図１２において１０３ないし
１０７によってセンス線Ｓ１が接地される条件は完全に
同一であることは明かである。従って、本実施例の動作
は、第１の実施例と同様である。本実施例によれば、第
１の実施例で得られる効果に加え、図１の連想セル群１
１および１３ににおいて、センス線Ｓ１に直接接続され
るＮＭＯＳトランジスタの数を半分にできるため、セン
ス線Ｓ１に直接接続されるＮＭＯＳトランジスタのドレ
イン端子における接合容量も半分にすることが可能にな
る。そのため、連想時間も短縮可能になる。

【００４５】〈第６の実施例〉本発明の第６の実施例を
図１３を用いて説明する。本実施例は、本発明の第１な
いし第５に示すような半導体記憶装置をＴＬＢに用いた
情報処理装置に関する。図１３において、２００１は命
令プロセッサ、２００２は主記憶装置である。また、２
００３は命令実行制御回路、２００４はプログラムカウ
ンタ、２００５および２００６は命令レジスタ、２００
７はレジスタファイルである。２００８および２００９
はＴＬＢで、本発明の第１ないし第５の実施例に示す半
導体記憶装置のいずれであっても良い。２０１０はキャ
ッシュメモリである。以上のうち、２００８および２０
０９を除いた各構成要素は、従来技術にて実施可能であ
る。続いて本実施例の動作を説明する。まず、プログラ
ムカウンタ２００４の示す命令アドレスに格納されてい
る命令を命令レジスタ２００５および２００６に格納す
る。そのための機構は図示していないが、従来技術によ
って容易に実施できる。命令レジスタ２００５および２
００６に格納された命令が、メモリアクセス命令ではな
い場合の動作は、従来技術の情報処理装置と同じであ
る。メモリアクセス命令の場合には、以下に示すように
ＴＬＢが用いられる。命令レジスタ２００５にロード命
令が格納された場合、命令レジスタ２００５のＲ１フィ
ールドに格納されているレジスタ番号をレジスタファイ
ル２００７に送り、指定された番号のレジスタの内容で
ある仮想アドレスを線ＶＡ１を介してＴＬＢ２００８に
入力する。ＴＬＢ２００８の各エントリは、線ＶＡ１か
ら入力された仮想アドレスと、そのエントリに記憶され
ている値とを、各エントリに格納されたページサイズ情
報で指定される部分についてのみ比較する。比較の結
果、線ＶＡ１から入力された仮想アドレスと、記憶され
ている値とが一致するようなエントリがある場合には、
線Ｈｉｔ１を介してその旨を命令実行制御回路２００３
に通知するとともに、対応する実アドレスを線ＲＡ１を
介してキャッシュメモリ２０１０に渡す。そうでない場
合には、その旨を線Ｈｉｔ１を介して命令実行制御回路
２００３に通知し、主記憶にあるアドレス変換テーブル
参照の動作を起動させる。実アドレスを線ＲＡ１を介し
て渡されたキャッシュメモリ２０１０は、このアドレス
に対応するデータを線Ｄ１を介して、命令レジスタ２０
０５のＲ２フィールドに格納されているレジスタ番号で
指定されるレジスタファイル２００７内のレジスタに書
き込む。渡された実アドレスに対応するデータがキャッ
シュメモリ２０１０に無い場合は、そのデータを線Ｍ１
を介して主記憶から読み出す。以上が第６の実施例であ
る。本実施例によれば、第１ないし第５の実施例に示し
たような、複数のページサイズのアドレス変換対が同時
に存在可能で、かつ高速なＴＬＢを用いた情報処理装置
が構成できる。

【００４６】

【発明の効果】本発明によれば、複数のページサイズに
対応可能なＴＬＢ向きのフルアソシアティブ型半導体記
憶装置のセンス線にＭＯＳスイッチを介在させることな
く、センス線をすべてメタル配線で構成可能になる。ま
た、内容が無効なエントリでの消費電力を低減できる。
さらに、高速化のためのセンス線の階層化も可能にな
る。そのため、従来技術に比べて、高速で低消費電力で
あり、複数のページサイズにも対応可能なＴＬＢ向きの
半導体記憶装置、ならびにそれを用いた情報処理装置の
提供が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体記憶装置の
構成を示す図である。

【図２】本発明の第１の実施例に係る半導体記憶装置を
構成するにあたって導入された条件付の連想セルの構成
を示す図である。

【図３】本発明の第１の実施例に係る半導体記憶装置に
おける連想セルの構成を示す図である。

【図４】本発明の第１の実施例に係る半導体記憶装置に
おけるセンス回路の構成を示す図である。

【図５】本発明の第２の実施例に係る半導体記憶装置の
構成を示す図である。

【図６】本発明の第３の実施例に係る半導体記憶装置の
構成を示す図である。

【図７】本発明の第３の実施例に係る半導体記憶装置に
おけるセンス回路の構成を示す図である。

【図８】本発明の第４の実施例に係る半導体記憶装置の
構成を示す図である。

【図９】本発明の第４の実施例に係る半導体記憶装置に
おけるサブセンス線のためのセンス回路の構成を示す図
である。

【図１０】従来技術の半導体記憶装置のエントリの構成
を示す図である。

【図１１】従来技術の半導体記憶装置の構成を示す図で
ある。

【図１２】本発明の第５の実施例に係る半導体記憶装置
を構成するにあたって導入された条件付の連想セルの構
成を示す図である。

【図１３】本発明の第６の実施例に係る情報処理装置の
構成を示す図である。

【符号の説明】

１ アドレスレジスタ ２ マスクレジスタ ３ デコーダ ４−１〜４−ｎ エントリ ５−１〜５−ｎ センス回路 ６ データレジスタ ７ ＲＡＭマット ８ セレクタ ９ ｖａｌｉｄセル １０ 連想セル群 １１ 連想セル群 １２ マスクセル １３ 連想セル群 １４ マスクセル １５ プルアップ回路 １６ センスアンプ １０１〜１０９ ＮＭＯＳトランジスタ １１０〜１１３ インバータ １１４〜１１７ 連想セル １２１〜１３２ 連想セル １４１〜１５２ ＮＭＯＳトランジスタ １５３〜１５６ インバータ １６０〜１６１ ＰＭＯＳトランジスタ １６２ ＮＭＯＳトランジスタ １６３ センスアンプ １６４ ＯＲ回路 ２００−１〜２００−ｎ エントリ ２０１〜２１３ 連想セル ２２１〜２２４ 連想セル ２２５ マスクセル ２２６〜２２７ センス回路 ２２８〜２３０ ＮＭＯＳトランジスタ ２３１〜２３３ 区画 ３００−１〜３００−ｎ エントリ ３０１−１〜３０１−ｎ センス回路 ３０２−１ マスクセル ３１１〜３１２ ＮＭＯＳトランジスタ ３１３〜３１４ インバータ ３１５〜３１６ ＰＭＯＳトランジスタ ３１７ ＮＭＯＳトランジスタ ４００−１〜４００−ｎ エントリ ４０１〜４０３ 区画 ４０４〜４０５ センス回路 ４０６−１〜４０６−ｎ センス回路 ４１０〜４１１ ＰＭＯＳトランジスタ ４１２ ＮＭＯＳトランジスタ ４１３ センスアンプ ５１１ 連想セル群 １００１ 連想セル １００２ マスクセル １００３ ワード線 １００４〜１００７ ビット線 １００８ ＮＭＯＳトランジスタ １００９ ＰＭＯＳトランジスタ １０１０〜１０１１ センス線 １０１２ パーティション １０１３〜１０１５ 連想セル １０２０〜１０２２ パーティション １０２３ センス回路 １０２４〜１０２７ センス線 １０２９〜１０３１ ＭＯＳスイッチ ２００１ 命令プロセッサ ２００２ 主記憶装置 ２００３ 命令実行制御回路 ２００４ プログラムカウンタ ２００５〜２００６ 命令レジスタ ２００７ レジスタファイル ２００８〜２００９ ＴＬＢ ２０１０ キャッシュメモリ Ｗ１〜Ｗｎ ワード線 Ｓ１〜Ｓｎ センス線 Ｗ１１〜Ｗ１ｎ ワード線 Ｂ１〜Ｂ６ ビット線 Ｈ１ ヒット信号センス線 ＳＳ１〜ＳＳ２ サブセンス線 ＭＳ１〜ＭＳｎ メインセンス線

フロントページの続き (72)発明者 伊藤 昌尚 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 前島 英雄 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 行方向および列方向の２次元にメモリセ
   ルが配置され、 各行に配置された全メモリセルが１本のワード線に接続
   され、 各列に配置された全メモリセルが１組のビット線に接続
   される半導体記憶装置において、 各行内にはメモリセルとして、 前記行に配置されたメモリセルに接続するワード線がア
   サートされた時に、該メモリセルに接続するビット線に
   外部から加えられた信号を記憶するｎ個（ｎ≧１）のマ
   スクセルと、 前記行に配置されたメモリセルに接続するワード線がア
   サートされた時に、該メモリセルに接続するビット線に
   外部から加えられた信号を記憶し、該メモリセルに接続
   するビット線に外部から信号が加えられたとき、該信号
   と該メモリセルの記憶内容とを比較し、その比較結果を
   出力する１以上の第１の連想セルからなる第１の連想セ
   ル群と、 前記第１の連想セルに、さらに外部から入力される抑止
   信号の値により比較結果を抑止しまたは出力する抑止手
   段が接続された１以上の第２の連想セルからなるｎ群
   （ｎ≧１）の第２の連想セル群とが分割配置され、 前記行に配置された第１および第２の連想セルの比較結
   果の出力は１本のセンス線に接続され、 前記各群の第２の連想セルは各群に対応する前記マスク
   セルの出力を前記抑止信号とすることを特徴とする半導
   体記憶装置。
2. 【請求項２】 行方向および列方向の２次元にメモリセ
   ルが配置され、 各行に配置された全メモリセルが１本のワード線に接続
   され、 各列に配置された全メモリセルが１組のビット線に接続
   される半導体記憶装置において、 各行内にはメモリセルとして、 前記行に配置されたメモリセルに接続するワード線がア
   サートされた時に、該メモリセルに接続するビット線に
   外部から加えられた信号を記憶するｎ個（ｎ≧２）のマ
   スクセルと、 前記行に配置されたメモリセルに接続するワード線がア
   サートされた時に、該メモリセルに接続するビット線に
   外部から加えられた信号を記憶し、該メモリセルに接続
   するビット線に外部から信号が加えられたとき、該信号
   と該メモリセルの記憶内容とを比較し、その比較結果を
   出力する第１の連想セルに外部から入力される抑止信号
   の値により比較結果を抑止しまたは出力する抑止手段が
   接続された１以上の第２の連想セルからなるｎ群（ｎ≧
   ２）の第２の連想セル群とが分割配置され、 前記行に配置された第２の連想セルの比較結果の出力は
   １本のセンス線に接続され、 前記各群の第２の連想セルは各群に対応する前記マスク
   セルの出力を前記抑止信号として接続することを特徴と
   する半導体記憶装置。
3. 【請求項３】 請求項１または請求項２記載の半導体記
   憶装置において、前記各行におけるメモリセルの分割配
   置および前記抑止信号の接続が、各行において同一であ
   ることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、前記第２の連想セル群に属する第２の連想セルが互
   いに隣接してレイアウトされることを特徴とする半導体
   記憶装置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、前記各第２の連想セル群に対応するマスクセルは、
   対応する前記第２の連想セル群に隣接してレイアウトさ
   れることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項４記載の半導体記憶装置におい
   て、各行のいずれか一方の端に該センス線の状態を検出
   するためのセンス回路が設けられ、前記第２の連想セル
   群と対応するマスクセルの組の１つが該センス回路に隣
   接してレイアウトされることを特徴とする半導体記憶装
   置。
7. 【請求項７】 請求項１または請求項２記載の半導体記
   憶装置において、 各行には該行の内容が有効か無効かを記憶するメモリセ
   ルをさらに設け、該有効か無効かを記憶するメモリセル
   の内容が無効である場合には、該行にある第１または第
   ２の連想セルの比較結果にかかわらず、該メモリセルの
   出力にしたがって該行に設けられた前記センス線を一定
   の電位にする手段を有することを特徴とする半導体記憶
   装置。
8. 【請求項８】 行方向および列方向の２次元にメモリセ
   ルが配置され、 各行に配置された全メモリセルが１本のワード線に接続
   され、 各列に配置された全メモリセルが１組のビット線に接続
   される半導体記憶装置において、 各行内にはメモリセルとして、 前記行に配置されたメモリセルに接続するワード線がア
   サートされた時に、該メモリセルに接続するビット線に
   外部から加えられた信号を記憶し、該メモリセルに接続
   するビット線に外部から信号が加えられたとき、該信号
   と該メモリセルの記憶内容とを比較し、その比較結果を
   出力する１以上の第１の連想セルからなる第１の連想セ
   ル群と、 前記第１の連想セル群と、前記行に配置されたメモリセ
   ルに接続するワード線がアサートされた時に該メモリセ
   ルに接続するビット線に外部から加えられた信号を記憶
   するマスクセルとの組からなるｎ個（ｎ≧１）の第２の
   連想セル群とが分割配置され、 前記各連想セル群の連想セルの比較結果出力は各連想セ
   ル群毎に設けられたサブセンス線に接続され、 該各サブセンス線にはそれぞれセンス回路が接続され、
   各連想セル群毎にセンス回路の出力を連想セル群外部に
   出力する出力手段が設けられ、該出力手段の出力は全て
   メインセンス線に接続され、 前記第２の連想セル群は前記マスクセルの出力信号の値
   により前記出力手段の出力を抑止するか否か制御する手
   段を備え、 各行には該行の内容が有効か無効かを記憶するメモリセ
   ルをさらに設け、該有効か無効かを記憶するメモリセル
   の内容が無効である場合には、該行にある前記各連想セ
   ル群の連想セルの比較結果にかかわらず、該メモリセル
   の出力にしたがって各連想セル群のサブセンス線を一定
   の電位にする手段を有することを特徴とする半導体記憶
   装置。
9. 【請求項９】 行方向および列方向の２次元にメモリセ
   ルが配置され、 各行に配置された全メモリセルが１本のワード線に接続
   され、 各列に配置された全メモリセルが１組のビット線に接続
   される半導体記憶装置において、 各行内にはメモリセルとして、 前記行に配置されたメモリセルに接続するワード線がア
   サートされた時に、該メモリセルに接続するビット線に
   外部から加えられた信号を記憶し、該メモリセルに接続
   するビット線に外部から信号が加えられたとき、該信号
   と該メモリセルの記憶内容とを比較し、その比較結果を
   出力する１以上の第１の連想セルからなる第１の連想セ
   ル群と前記行に配置されたメモリセルに接続するワード
   線がアサートされた時に該メモリセルに接続するビット
   線に外部から加えられた信号を記憶するマスクセルとの
   組からなるｎ個（ｎ≧２）の第２の連想セル群が分割配
   置され、 前記各第２の連想セル群の連想セルの比較結果出力は各
   第２の連想セル群毎に設けられたサブセンス線に接続さ
   れ、 該各サブセンス線にはそれぞれセンス回路が接続され、
   各第２の連想セル群毎にセンス回路の出力を第２の連想
   セル群外部に出力する手段が設けられ、該手段の出力は
   全てメインセンス線に接続され、 前記第２の連想セル群は前記マスクセルの出力信号の値
   により前記出力手段の出力を抑止するか否か制御する手
   段を備え、 各行には該行の内容が有効か無効かを記憶するメモリセ
   ルをさらに設け、該有効か無効かを記憶するメモリセル
   の内容が無効である場合には、該行にある前記各第２の
   連想セル群の連想セルの比較結果にかかわらず、該メモ
   リセルの出力にしたがって各第２の連想セル群のサブセ
   ンス線を一定の電位にする手段を有することを特徴とす
   る半導体記憶装置。
10. 【請求項１０】 １個以上のＴＬＢを有する情報処理装
    置において、 該ＴＬＢが、請求項１乃至請求項９のいずれかの請求項
    記載の半導体記憶装置を用いて構成されることを特徴と
    する情報処理装置。