JPH087163B2 - Defect data acquisition circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、欠点検出装置の欠点データ取込み回路、特
にガラス板等の透明板の欠点の種類，欠点の大きさおよ
び欠点の位置を検出することのできる識別型欠点検出装
置の欠点データ取込み回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention detects the type of defect, the size of the defect and the position of the defect of a defect data capturing circuit of a defect detection device, particularly a transparent plate such as a glass plate. The present invention relates to a defect data acquisition circuit of an identification type defect detection device capable of performing the above.

〔従来の技術〕[Conventional technology]

ガラス板等の透明板を製造する際、透明板に存在する
欠点（欠陥）の種類（異物，泡，フシ，ドリップ等），
欠点の大きさ，欠点の位置を検出する装置として、フラ
イングスポット型の識別型欠点検出装置がある。When manufacturing a transparent plate such as a glass plate, the types of defects (defects) present in the transparent plate (foreign matter, bubbles, humps, drip etc.),
As a device for detecting the size of the defect and the position of the defect, there is a flying spot type identification type defect detection device.

本出願人の開発した識別型欠点検出装置の一例の概略
を第３図に示す。この識別型欠点検出装置は、レーザ光
源１からのレーザ光を多角形回転ミラー２に入射し、製
造工程ラインを流れるガラス板３上にレーザスポットを
走査させる。走査方向は、ガラス板の流れる方向（Ｙ軸
方向）に対して直角な方向、すなわちガラス板の幅方向
（Ｘ軸方向）である。また、レーザ光はガラス板３の表
面に対して斜めから入射される。これは、ガラス板表面
からの反射光とガラス板裏面からの反射光との干渉を避
けるためである。An outline of an example of the identification type defect detection device developed by the present applicant is shown in FIG. In this identification type defect detection device, a laser beam from a laser light source 1 is incident on a polygonal rotary mirror 2 to scan a laser spot on a glass plate 3 flowing through a manufacturing process line. The scanning direction is a direction perpendicular to the flowing direction of the glass plate (Y-axis direction), that is, the width direction of the glass plate (X-axis direction). The laser light is obliquely incident on the surface of the glass plate 3. This is to avoid interference between the light reflected from the front surface of the glass plate and the light reflected from the back surface of the glass plate.

ガラス板３に入射したレーザ光の透過光，透過散乱
光，反射光を、ガラス板の幅方向に細長い受光面を有す
る受光器D1,D2,D3,D4,D5で受光する。なお、これら各受
光器は、多数本のガラスファイバを配列して構成され
る。受光器D1は透過光を、受光器D2は近軸透過散乱光
を、受光器D3およびD4は遠軸透過散乱光を、受光器D5は
反射光を受光する。各受光器を構成するガラスファイバ
は、それぞれ対応する光電子増倍管PM1,PM2,PM3,PM4,PM
5に導かれ、受光した光は各光電子増倍管で電気信号に
変換される。信号処理回路４では、これら電気信号に微
分処理、幅処理、比較処理、波形整形などの信号処理を
加えて、欠点データD₁₁，D₁₂，・・・，D₅₂を作成す
る。欠点データは複数種類存在するが、例えば欠点デー
タD₁₁は、受光器D1で受光された透過光を光電変換して
得た電気信号をマイナス微分して得られた微分波形を所
定の検出レベルと比較した比較結果を示すデータであ
る。The transmitted light, the transmitted scattered light, and the reflected light of the laser light incident on the glass plate 3 are received by the light receivers D1, D2, D3, D4, D5 having a light receiving surface elongated in the width direction of the glass plate. Each of these light receivers is configured by arranging a large number of glass fibers. The light receiver D1 receives the transmitted light, the light receiver D2 receives the paraxial transmitted scattered light, the light receivers D3 and D4 receive the far axial transmitted scattered light, and the light receiver D5 receives the reflected light. The glass fibers that make up each photoreceiver are the corresponding photomultiplier tubes PM1, PM2, PM3, PM4, PM.
The light guided to 5 and received is converted into an electric signal by each photomultiplier tube. In the signal processing circuit 4, signal processing such as differentiation processing, width processing, comparison processing, and waveform shaping is applied to these electric signals to create defect data D ₁₁ , D ₁₂ , ..., D ₅₂ . There are a plurality of types of defect data, for example, the defect data D ₁₁ is a differential detection waveform obtained by negatively differentiating the electric signal obtained by photoelectrically converting the transmitted light received by the light receiver D 1 as a predetermined detection level. It is data showing a comparison result of comparison.

以下の説明の便宜上、信号処理回路４までの構成を、
欠点検出器５とするものとする。この欠点検出器５から
の欠点データは欠点データ取込み回路６により取込まれ
て信号処理がなされた後、中央処理装置（CPU）７へ送
られる。CPU7では、欠点データから欠点パターンを作成
し、あらかじめ保持している欠点識別パターンテーブル
と照合して、欠点の種類，大きさ等を判別している。For convenience of description below, the configuration up to the signal processing circuit 4 will be described.
The defect detector 5 is used. The defect data from the defect detector 5 is fetched by the defect data fetching circuit 6 and subjected to signal processing, and then sent to the central processing unit (CPU) 7. In the CPU 7, a defect pattern is created from the defect data and collated with a defect identification pattern table stored in advance to determine the defect type, size, etc.

本発明は、このような識別型欠点検出装置における欠
点データ取込み回路の改良に関するものであるが、本発
明は上述の識別型欠点検出装置のみを対象とするもので
はなく、フライングスポット型のものであれば、いかな
る種類の識別型欠点検出装置をも対象とすることができ
る。また、光量変化を検出する光に、反射散乱光がさら
に加わったものであってもよい。The present invention relates to an improvement of the defect data capturing circuit in such an identification type defect detection device, but the present invention is not intended only for the identification type defect detection device described above, but is of a flying spot type. If so, any type of identification type defect detection device can be targeted. Further, the reflected and scattered light may be further added to the light for detecting the change in the light amount.

本出願人は、このような欠点データ取込み回路につい
て、第４図に示す構成の回路を既に提案している。The present applicant has already proposed a circuit having the configuration shown in FIG. 4 for such a defect data acquisition circuit.

この既提案の欠点データ取込み回路10は、Ｘ軸カウン
タ11と、ORユニット12と、分周回路13と、Ｙ軸カウンタ
14と、FIFOメモリ15とを備えている。Ｘ軸カウンタ11
は、Ｘ座標分割のためのクロックCLKをカウントするカ
ウンタであり、走査開始信号であるスタートパルスSTで
リセットされる。このスタートパルスSTは、欠点検出器
５の多角形回転ミラー２を反射したレーザ光を特定の位
置でガラスファイバで取り出し、光電変換後、波形整形
して得られる。Ｘ軸カウンタ11は、欠点データが取込ま
れたときのカウント値をＸ座標位置データとして出力す
る。The previously proposed defect data acquisition circuit 10 includes an X-axis counter 11, an OR unit 12, a frequency dividing circuit 13, and a Y-axis counter.
14 and a FIFO memory 15. X-axis counter 11
Is a counter that counts a clock CLK for X-coordinate division, and is reset by a start pulse ST that is a scanning start signal. The start pulse ST is obtained by extracting the laser light reflected by the polygonal rotary mirror 2 of the defect detector 5 at a specific position with a glass fiber, performing photoelectric conversion, and shaping the waveform. The X-axis counter 11 outputs the count value when the defect data is taken in as X coordinate position data.

ORユニット12は、欠点検出器５からの複数走査分の欠
点データをため込み、所定のタイミングで出力するユニ
ットであり、このようなORユニットについては、特公昭
56-39419号公報「欠点検出装置」に開示されている。こ
のORユニット12の目的は、CPU7の処理速度との関係で、
識別型欠点検出装置の処理能力を高めることにある。The OR unit 12 is a unit for accumulating defect data for a plurality of scans from the defect detector 5 and outputting the defect data at a predetermined timing.
It is disclosed in Japanese Unexamined Patent Publication No. 56-39419, “Defect Detection Device”. The purpose of this OR unit 12 is in relation to the processing speed of the CPU 7,
It is to improve the processing capability of the identification type defect detection device.

分周回路13は、ガラス板のライン方向への移動距離に
対応したライン同期信号PGを分周して、ORユニット12に
入力する。ORユニット12は、分周されたライン同期信号
PGのタイミングで、ため込んだ欠点データを出力する。The frequency dividing circuit 13 frequency-divides the line synchronization signal PG corresponding to the moving distance of the glass plate in the line direction and inputs the frequency-divided signal to the OR unit 12. The OR unit 12 outputs the divided line sync signal.
The accumulated defect data is output at the timing of PG.

Ｙ軸カウンタ14は、分周回路13からの分周されたライ
ン同期信号PGをカウントし、欠点データ入力時に、カウ
ント値をＹ座標位置データとしてFIFOメモリ15に出力す
る。なお、Ｙ軸カウンタ14のリセットはソフト的に行わ
れる。The Y-axis counter 14 counts the frequency-divided line synchronization signal PG from the frequency dividing circuit 13, and outputs the count value to the FIFO memory 15 as Y-coordinate position data when the defect data is input. The Y-axis counter 14 is reset by software.

FIFOメモリ15は、Ｘ軸カウンタ11からのＸ座標位置デ
ータ、ORユニット12からの欠点データ、Ｙ軸カウンタ14
からのＹ座標位置データを一時格納する。そして、FIFO
メモリ15から欠点データおよび欠点位置データ（X,Y）
が、ダイレクトメモリアクセス（DMA）でCPU7のメモリ
に転送される。The FIFO memory 15 includes X coordinate position data from the X axis counter 11, defect data from the OR unit 12, and Y axis counter 14.
The Y coordinate position data from is temporarily stored. And FIFO
Defect data and defect position data (X, Y) from memory 15
Is transferred to the memory of CPU7 by direct memory access (DMA).

第５図にORユニット12の一例を示す。このORユニット
12は、複数種類の欠点データD₁₁，D₁₂，・・・，D₅₂に
それぞれ対応した、論理和回路OR₁₁，OR₁₂，・・・，OR
₅₂と、ランダムアクセスメモリRAM₁₁，RAM₁₂，・・・，
RAM₅₂と、ゲート回路G₁₁，G₁₂，・・・，G₅₂とから構成
されている。FIG. 5 shows an example of the OR unit 12. This OR unit
12, a plurality of types of flaw data D _11, D _12, · · ·, respectively corresponding to D _52, the OR circuit OR _11, OR _12, · · ·, OR
₅₂ and random access memory RAM ₁₁ , RAM ₁₂ , ...
RAM ₅₂ and gate circuits G ₁₁ , G ₁₂ , ..., G ₅₂ .

第６図および第７図は、ORユニット12の動作の理解を
助けるための図であり、第６図はレーザスポットによる
走査と、クロックCLKおよび分周後のライン同期信号PG
との関係を示す模式図、第７図はORユニットのRAMへの
欠点データD₁₁のため込み状態を示す図である。これら
図面を参照してORユニット12に一例として欠点データD
₁₁がため込まれる動作について説明する。分周後のライ
ン同期信号PGの間に、レーザスポットによりＸ軸方向に
ガラス板がｎ回走査されるものとする。また、ORユニッ
ト12の各RAMのアドレスは1000番地まであるものとす
る。各RAMのアドレスは、クロックCLKが何個目のクロッ
クであるかに対応している。6 and 7 are diagrams for helping understanding of the operation of the OR unit 12, and FIG. 6 shows scanning by a laser spot, a clock CLK, and a line synchronization signal PG after frequency division.
FIG. 7 is a schematic diagram showing a relationship with the above, and FIG. 7 is a diagram showing a state in which the defect data D ₁₁ is stored in the RAM of the OR unit. With reference to these drawings, the defect data D as an example in the OR unit 12
_The operation of accumulating ₁₁ will be described. It is assumed that the glass plate is scanned n times in the X-axis direction by the laser spot during the line synchronization signal PG after frequency division. It is also assumed that each RAM of the OR unit 12 has addresses up to 1000. The address of each RAM corresponds to what number clock the clock CLK is.

さて、第６図に示すようにガラス板３に欠点25がある
場合、１回目の走査で欠点検出器５から入力される欠点
データD₁₁がRAM₁₁に書き込まれ、アドレス502,503番地
にビット“1"が立つ。２回目の走査で入力された欠点デ
ータD₁₁は、RAM₁₁から読み出された欠点データと論理和
回路OR₁₁においてORがとられた後、RAM₁₁に再書き込み
され、・・・第ｎ回目の走査で入力された欠点データD
₁₁は、RAM₁₁から読み出された欠点データと論理和回路O
R₁₁においてORがとられた後、RAM₁₁に再書き込みされ、
最終的にアドレス501番地から504番地にビット“1"が格
納される。このようにしてRAM₁₁にため込まれた欠点デ
ータD₁₁は、分周回路13で分周されたライン同期信号PG
のタイミングでゲート回路G₁₁を経てFIFOメモリ15に出
力される。Now, as shown in FIG. 6, when the glass plate 3 has a defect 25, the defect data D ₁₁ inputted from the defect detector 5 in the first scanning is written in the RAM ₁₁ and the bit “1” is set at the addresses 502 and 503. "Is standing. Flaw data D ₁₁ that has been entered in the second scanning after the OR is taken in flaw data and the logical OR circuit OR ₁₁ read from the RAM _11, is re-written to RAM _11, the n-th ... Defect data D input by scanning
₁₁ is the defect data read from the RAM ₁₁ and the OR circuit O
After being ORed in R ₁₁ , it is rewritten in RAM ₁₁ ,
Finally, the bit “1” is stored in the addresses 501 to 504. The defect data D ₁₁ stored in the RAM ₁₁ in this way is the line synchronization signal PG divided by the divider circuit 13.
It is output to the FIFO memory 15 via the gate circuit G ₁₁ at the timing of.

以上のような構成の欠点データ取込み回路では、欠点
検出器５から送られてくる欠点データはすべて取込むの
で、例えば欠点検出器５の光学系に塵などが付着してい
て、常に一定のアドレスに欠点データが出力されるよう
な場合、このような不所望な欠点データまでも取り込ん
でしまうという問題がある。In the defect data acquisition circuit having the above-mentioned configuration, since all the defect data sent from the defect detector 5 is acquired, for example, dust or the like is attached to the optical system of the defect detector 5, and a fixed address is always maintained. When the defect data is output in the above, there is a problem that even such undesired defect data is taken in.

本発明の目的は、不所望な欠点データを１ビット単位
でサプレスする機能を備えた欠点データ取込み回路を提
供することにある。An object of the present invention is to provide a defect data acquisition circuit having a function of suppressing unwanted defect data in 1-bit units.

〔発明の構成〕[Structure of Invention]

本発明は、長さ方向に走行する透明板を幅方向に光ス
ポットで走査し、透過光，透過散乱光，反射光，反射散
乱光のうちのいずれかの光の光量変化の組合せに基づい
て欠点の種類，大きさ，位置等を検出する識別型欠点検
出装置の欠点データ取込み回路において、 前記透明板の幅方向の位置に関連する第１のパルス列
を計数し、欠点データが取込まれたときの計数値を出力
する第１のカウンタと、 前記透明板の長さ方向の位置に関連する第２のパルス
列を計数し、欠点データが取込まれたときの計数値を出
力する第２のカウンタと、 マスクデータが走査ごとに交互に書き込まれ、走査ご
とに交互に読み出される２個のメモリと、 これらメモリから読み出されたマスクデータと取込ま
れた１走査分の欠点データとの論理積をとるAND回路
と、 このAND回路から出力される複数走査分の欠点データ
をため込みOR処理し、前記第２のパルス列のパルス発生
タイミングで、処理された欠点データを出力するORユニ
ットとを備えたことを特徴としている。According to the present invention, a transparent plate running in the length direction is scanned with a light spot in the width direction, and based on a combination of light amount changes of any one of transmitted light, transmitted scattered light, reflected light, and reflected scattered light. In the defect data acquisition circuit of the identification type defect detection device for detecting the type, size, position, etc. of the defect, the first pulse train related to the position of the transparent plate in the width direction is counted, and the defect data is acquired. A first counter that outputs a count value when the second pulse train that counts the second pulse train related to the position of the transparent plate in the lengthwise direction, and a second counter that outputs the count value when the defect data is captured. The logic of a counter, two memories in which mask data is written alternately for each scan and which is read alternately for each scan, and mask data read from these memories and defect data for one scan taken in AND circuit that takes the product, AND circuit for accumulating defect data for a plurality of scans output from the AND circuit and outputting the processed defect data at the pulse generation timing of the second pulse train. .

〔実施例〕〔Example〕

以下、本発明の実施例を説明する。 Examples of the present invention will be described below.

第１図は、本発明の一実施例を示すブロック図であ
る。なお、欠点データは、第３図に示した欠点検出器５
から入力されるものとする。この欠点データ取込み回路
30は、第４図に示した欠点データ取込み回路において、
ORユニット12の前段に、書込み・読出し可能な第１のメ
モリ31および第２のメモリ32と、これらメモリに書き込
まれたマスクデータの読出しを切り換える切換えスイッ
チ33と、マスクデータと欠点データとのANDをとるAND回
路34とを付加したものである。第１のメモリ31および第
２のメモリ32は共にソフト的にマスクデータを書き込む
ことができ、一方のメモリにマスクデータが書き込まれ
ているときには、他方のメモリからはマスクが読み出さ
れる。FIG. 1 is a block diagram showing an embodiment of the present invention. The defect data is the defect detector 5 shown in FIG.
Shall be input from. This defect data acquisition circuit
30 is the defect data acquisition circuit shown in FIG.
In the preceding stage of the OR unit 12, a writable / readable first memory 31 and a second memory 32, a changeover switch 33 for changing over reading of mask data written in these memories, and an AND of mask data and defect data. And an AND circuit 34 for taking Both the first memory 31 and the second memory 32 can write mask data by software. When the mask data is written in one memory, the mask is read from the other memory.

これらメモリ31,32、切換えスイッチ33およびAND回路
34によるサプレス機能を、第２図を参照しながら説明す
る。なお、第２図はレーザスポットがガラス板を１走査
したときに欠点検出器５から出力される欠点データD₁₁
（アドレス１〜1000番地）と、このときメモリから読み
出されるマスクデータとを示す図である。These memories 31, 32, changeover switch 33 and AND circuit
The suppress function by 34 will be described with reference to FIG. Note that FIG. 2 shows defect data D ₁₁ output from the defect detector 5 when the laser spot scans the glass plate once.
FIG. 3 is a diagram showing (addresses 1 to 1000) and mask data read from the memory at this time.

さて、欠点D₁₁は、前述したように欠点検出器５の光
学系に付着した塵等が原因となって、アドレス500番地
に常にビット“1"が立つものとする。このビット“1"は
ガラス板の欠点に起因するものではないから欠点データ
として取り込むべきではない。Now, it is assumed that the defect D ₁₁ always has a bit “1” at the address 500 due to the dust or the like adhering to the optical system of the defect detector 5 as described above. This bit "1" should not be taken as defect data because it is not due to the defect of the glass plate.

そこで、このような500番地のビット“1"をサプレス
するために、第１のメモリ31にソフト的に第２図に示す
ようなマスクデータを書き込む。すなわち、アドレス１
番地〜499番地に“1"ビット、500番地に“0"ビット、50
1番地〜1000番地に“1"を有するビット列よりなるマス
クデータを第１のメモリ31に書き込む。ビームスポット
による走査が終り、次の走査が開始するまでの間に切換
えスイッチ33を端子ａと端子ｃが接続されるように切り
換える。そして走査が開始されると第１のメモリ31に書
き込まれているマスクデータを読出し、AND回路34に送
る。一方、AND回路34には欠点検出器５から１走査分の
欠点データD₁₁が入力され、AND回路34では、マスクデー
タと欠点データとのアドレス対応のANDをとり、第２図
に示すようなAND出力を出す。アドレス500番地では、マ
スクデータのビットが“0"であるので、アドレス500番
地の出力ビット“0"となる。すなわち、欠点データの50
0番地のビット“1"はサプレスされ、ORユニット12には
入力されない。Therefore, in order to suppress such a bit "1" at the address 500, mask data as shown in FIG. 2 is written to the first memory 31 by software. That is, address 1
"1" bit from address to 499, "0" bit from address 500, 50
The mask data composed of a bit string having “1” at addresses 1 to 1000 is written in the first memory 31. The switching switch 33 is switched so that the terminal a and the terminal c are connected by the time when the scanning by the beam spot ends and the next scanning starts. When the scanning is started, the mask data written in the first memory 31 is read out and sent to the AND circuit 34. On the other hand, the defect data D _{11 for} one scan is input from the defect detector 5 to the AND circuit 34, and the AND circuit 34 ANDs the mask data and the defect data in correspondence with the addresses, as shown in FIG. Output AND output. At the address 500, since the bit of the mask data is "0", the output bit at the address 500 is "0". That is, 50 of the defect data
Bit "1" at address 0 is suppressed and not input to OR unit 12.

第１のメモリ31が読み出されている間に、第２のメモ
リ32には第２図のマスクデータが書き込まれており、前
の走査が終わると切換えスイッチ33は第２のメモリ32側
に切り換わる。そして、次の走査において、第２のメモ
リから読み出されたマスクデータにより、AND回路にお
いて欠点データ500番地のビット“1"がサプレスされ
る。While the first memory 31 is being read, the mask data of FIG. 2 is written in the second memory 32, and when the previous scan is completed, the changeover switch 33 is moved to the second memory 32 side. Switch. Then, in the next scan, the mask data read from the second memory suppresses the bit “1” at the defect data address 500 in the AND circuit.

以上のようにして、不所望なビットの取込みを排除す
ることができる。As described above, it is possible to eliminate the capture of undesired bits.

以上の実施例では、１ビットのみをサプレスする側に
ついて説明したが、連続する複数ビットをサプレスする
こともできることは以上の説明より明らかであろう。ま
た、他の種類の欠点データに対しても、同様にサプレス
することが可能である。In the above embodiments, the side that suppresses only one bit has been described, but it will be apparent from the above description that it is also possible to suppress a plurality of consecutive bits. In addition, it is possible to suppress other types of defect data in the same manner.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明の欠点データ取込み回路に
よれば、欠点が原因でない不所望な欠点データをビット
単位でサプレスすることができるので、正確な欠点情報
を得ることが可能となる。As described above, according to the defect data fetching circuit of the present invention, it is possible to suppress undesired defect data that is not caused by a defect in bit units, so that it is possible to obtain accurate defect information.

【図面の簡単な説明】[Brief description of drawings]

第１図は、本発明の一実施例を示すブロック図、 第２図は、第１図の実施例におけるサプレスの動作を説
明するための図、 第３図は、識別型欠点検出装置の概略を示すブロック
図、 第４図は、既提案の欠点データ取込み回路を示すブロッ
ク図、 第５図は、第４図のORユニットの一例を示すブロック
図、 第６図および第７図は、ORユニットの動作を説明するた
めの図である。 １……レーザ光源 ２……多角形回転ミラー ３……ガラス板 ４……信号処理回路 ５……欠点検出器 6,10,30……欠点データ取込み回路 ７……CPU 11……Ｘ軸カウンタ 12……ORユニット 13……分周回路 14……Ｙ軸カウンタ 15……FIFOメモリ 31……第１のメモリ 32……第２のメモリ 33……切換えスイッチ 34……AND回路FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a view for explaining the operation of suppress in the embodiment of FIG. 1, and FIG. 3 is an outline of an identification type defect detection device. FIG. 4, FIG. 4 is a block diagram showing an already proposed defect data acquisition circuit, FIG. 5 is a block diagram showing an example of the OR unit of FIG. 4, and FIG. 6 and FIG. It is a figure for demonstrating operation | movement of a unit. 1 …… Laser light source 2 …… Polygonal rotating mirror 3 …… Glass plate 4 …… Signal processing circuit 5 …… Fault detector 6,10,30 …… Fault data acquisition circuit 7 …… CPU 11 …… X-axis counter 12 …… OR unit 13 …… Division circuit 14 …… Y-axis counter 15 …… FIFO memory 31 …… First memory 32 …… Second memory 33 …… Selection switch 34 …… AND circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】長さ方向に走行する透明板を幅方向に光ス
ポットで走査し、透過光，透過散乱光，反射光，反射散
乱光のうちのいずれかの光の光量変化の組合せに基づい
て欠点の種類，大きさ，位置等を検出する識別型欠点検
出装置の欠点データ取込み回路において、 前記透明板の幅方向の位置に関連する第１のパルス列を
計数し、欠点データが取込まれたときの計数値を出力す
る第１のカウンタと、 前記透明板の長さ方向の位置に関連する第２のパルス列
を計数し、欠点データが取込まれたときの計数値を出力
する第２のカウンタと、 マスクデータが走査ごとに交互に書き込まれ、走査ごと
に交互に読み出される２個のメモリと、 これらメモリから読み出されたマスクデータと取込まれ
た１走査分の欠点データとの論理積をとるAND回路と、 このAND回路から出力される複数走査分の欠点データを
ため込みOR処理し、前記第２のパルス列のパルス発生タ
イミングで、処理された欠点データを出力するORユニッ
トとを備えたことを特徴とする欠点データ取込み回路。1. A transparent plate running in the length direction is scanned with a light spot in the width direction, and based on a combination of changes in the light amount of any one of transmitted light, transmitted scattered light, reflected light, and reflected scattered light. In the defect data acquisition circuit of the identification type defect detection device that detects the type, size, position, etc. of the defect, the first pulse train related to the position of the transparent plate in the width direction is counted, and the defect data is acquired. A first counter that outputs a count value when the defect data is obtained, and a second counter that counts a second pulse train related to the position of the transparent plate in the longitudinal direction and outputs a count value when defect data is taken in. Counter, two memories in which mask data is written alternately for each scan and read alternately for each scan, mask data read from these memories, and defect data for one scan taken in. AND circuit that takes the logical product, An OR unit is provided for accumulating OR processing the defect data for a plurality of scans output from the AND circuit, and outputting the processed defect data at the pulse generation timing of the second pulse train. Defect data acquisition circuit.