JPH0870223A - Offset cancellation circuit - Google Patents
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- JPH0870223A JPH0870223A JP6205125A JP20512594A JPH0870223A JP H0870223 A JPH0870223 A JP H0870223A JP 6205125 A JP6205125 A JP 6205125A JP 20512594 A JP20512594 A JP 20512594A JP H0870223 A JPH0870223 A JP H0870223A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、光通信の信号伝送にお
ける信号受信装置等で使用されるオフセットキャンセル
回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an offset cancel circuit used in a signal receiving device in signal transmission of optical communication.
【０００２】[0002]
【従来の技術】図２は、従来のオフセットキャンセル回
路を示す回路図である。一般的に用いられる図２のオフ
セットキャンセル回路は、入力端子ＤＩからの入力信号
の電位をベースに入力するｎｐｎ型トランジスタ（以
下、Ｔｒという）１と制御端子ＶＡからの制御信号の電
位をベースに入力するＴｒ２を有した差動増幅回路で構
成されている。各Ｔｒ１，２のコレクタは、負荷抵抗
３，４をそれぞれ介して電源電位Ｖｃｃに接続され、各
Ｔｒ１，２のエミッタはエミッタ抵抗５，６を介して互
いに接続されている。エミッタ抵抗５，６の接続点が電
流源７を介して接地電位Ｖｅｅに接続されている。各Ｔ
ｒ１，２のコレクタには、出力端子ＤＯＰ，ＤＯＮがそ
れぞれ接続されている。次に、図２のオフセットキャン
セル回路の動作を説明する。図２のオフセットキャンセ
ル回路は入力信号と制御信号の電位差を増幅する。入力
信号と制御信号の電位差を差動増幅した結果の電位差が
出力端子ＤＯＰ，ＤＯＮから出力される。ここで、制御
端子ＶＡの電位を変化させることによってＴｒ２の抵抗
が変化し、そのＴｒ２のコレクタの電位が変化する。即
ち、制御信号によってオフセットキャンセル回路におけ
るスレッショルド電圧が変化し、出力端子ＤＯＰ，ＤＯ
Ｎの間の電位差中のオフセットが制御される。2. Description of the Related Art FIG. 2 is a circuit diagram showing a conventional offset cancel circuit. The offset cancel circuit of FIG. 2 which is generally used is based on the potential of the control signal from the npn-type transistor (hereinafter referred to as Tr) 1 and the control terminal VA which inputs the potential of the input signal from the input terminal DI to the base. It is composed of a differential amplifier circuit having an input Tr2. The collectors of the Tr1 and Tr2 are connected to the power supply potential Vcc via the load resistors 3 and 4, respectively, and the emitters of the Tr1 and Tr2 are connected to each other via the emitter resistors 5 and 6. The connection point of the emitter resistors 5 and 6 is connected to the ground potential Vee via the current source 7. Each T
Output terminals DOP and DON are connected to the collectors of r1 and r2, respectively. Next, the operation of the offset cancel circuit of FIG. 2 will be described. The offset cancel circuit of FIG. 2 amplifies the potential difference between the input signal and the control signal. The potential difference resulting from the differential amplification of the potential difference between the input signal and the control signal is output from the output terminals DOP and DON. Here, by changing the potential of the control terminal VA, the resistance of the Tr2 changes, and the potential of the collector of the Tr2 changes. That is, the threshold voltage in the offset cancel circuit changes according to the control signal, and the output terminals DOP, DO
The offset in the potential difference between N is controlled.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
オフセットキャンセル回路においては、次のような課題
があった。即ち、差動増幅回路における片相の入力端子
である制御端子ＶＡには制御信号を入力する構成である
ので、入力信号を差動増幅する場合に比べて、ゲインが
６ｄＢ低くなるという課題があった。また、入力信号に
対するゲインと制御信号のゲイン及びダイナミックレン
ジを別々に設定することが不可能であるという問題もあ
った。However, the conventional offset cancel circuit has the following problems. That is, since the control signal is input to the control terminal VA, which is a one-phase input terminal in the differential amplifier circuit, there is a problem that the gain becomes 6 dB lower than in the case where the input signal is differentially amplified. It was There is also a problem that it is impossible to separately set the gain for the input signal, the gain of the control signal, and the dynamic range.
【０００４】[0004]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、オフセットキャンセル回路を次のよ
うな構成にしている。第１及び第２電極とその第１及び
第２電極間の導通状態を制御する制御電極とを持ち該第
１電極同士が接続されてそれぞれ差動動作を行う第１及
び第２のトランジスタと、前記各第１及び第２のトラン
ジスタの第２電極と電源間にそれぞれ接続された第１及
び第２の負荷抵抗と、前記第１及び第２のトランジスタ
の第１電極同士の接続ノードに接続され、該第１及び第
２のトランジスタに電流を供給する第１の電流源とを有
し、１対の差動信号入力端子を介して前記各第１及び第
２のトランジスタの制御電極に与えられた入力信号の電
位を差動増幅する第１の差動増幅部と、前記第１及び第
２電極と制御電極とを持ち該第１電極同士が接続されて
それぞれ差動動作を行う第３及び第４のトランジスタ
と、前記第３及び第４のトランジスタの第１電極同士の
接続ノードに接続され、該第３及び第４のトランジスタ
に電流を供給する第２の電流源とを有し、前記３及び第
４のトランジスタの第２電極は前記第１及び第２の負荷
抵抗を介して電源にそれぞれ接続されかつ制御電極には
１対のオフセット制御端子を介したオフセット制御信号
の電位がそれぞれ印加され、前記第１の差動増幅部の出
力信号中のオフセットを補償する第２の差動増幅部と
を、備えている。According to a first aspect of the present invention, in order to solve the above problems, an offset cancel circuit has the following configuration. First and second transistors having first and second electrodes and a control electrode for controlling a conduction state between the first and second electrodes, the first electrodes being connected to each other and performing a differential operation, respectively. The first and second load resistors connected between the second electrodes of the first and second transistors and the power supply, respectively, and the connection nodes of the first electrodes of the first and second transistors are connected to each other. A first current source that supplies a current to the first and second transistors, and is supplied to the control electrodes of the first and second transistors through a pair of differential signal input terminals. A first differential amplification unit that differentially amplifies the potential of the input signal, and third and third electrodes that have the first and second electrodes and the control electrode and are connected to each other to perform a differential operation. A fourth transistor and a third transistor of the third and fourth transistors A second current source connected to a connection node between the electrodes and supplying a current to the third and fourth transistors, wherein the second electrodes of the third and fourth transistors have the first and second electrodes, respectively. Of the offset control signal connected to the power supply via the load resistances of the first and the control electrodes, respectively, to which the potential of the offset control signal is applied via the pair of offset control terminals. And a second differential amplifier section for compensation.
【０００５】第２の発明は、第１の発明における第１及
び第２のトランジスタと第１の電流源とを有し、１対の
差動信号入力端子を介して前記第１及び第２のトランジ
スタの制御電極に与えられた入力信号を差動増幅する第
１の差動増幅部と、請求項１記載の第３及び第４のトラ
ンジスタと第２の電流源とを有し、１対のオフセット制
御端子を介して第３及び第４のトランジスタに与えられ
たオフセット制御信号を差動増幅する第２の差動増幅部
とをオフセットキャンセル回路に備えている。さらに、
このオフセットキャンセル回路には、第１及び第２電極
とその第１及び第２電極間の導通状態を制御する制御電
極とを持ち該第１電極同士が接続されかつ該各制御電極
に１対のゲイン制御端子から与えられたゲイン制御信号
の電位に対する差動動作をそれぞれ行う第５及び第６の
トランジスタをそれぞれ有し、前記第５及び第６のトラ
ンジスタの第１電極同士の接続ノードが前記第１のトラ
ンジスタまたは第２のトランジスタの第２電極にそれぞ
れ接続され、前記第１の差動増幅部における差動増幅の
ゲインを制御する第３及び第４の差動増幅部と、前記第
１及び第２電極と制御電極とを持ち該第１電極同士が接
続されかつ該各制御電極に１対のゲイン制御端子から与
えられたゲイン制御信号の電位に対する差動動作をそれ
ぞれ行う第７及び第８のトランジスタをそれぞれ有し、
前記第７及び第８のトランジスタの第１電極同士の接続
ノードが前記第３のトランジスタまたは第４のトランジ
スタの第２電極にそれぞれ接続され、前記第２の差動増
幅部における差動増幅のゲインを制御する第５及び第６
の差動増幅部とが、設けられている。第３の発明は、第
１または第２の発明におけるオフセットキャンセル回路
に、前記第２の電流源が供給する電流を制御する電流制
御部を設けている。A second invention has the first and second transistors and the first current source in the first invention, and the first and second transistors are provided via a pair of differential signal input terminals. A first differential amplifying unit that differentially amplifies an input signal applied to a control electrode of the transistor, the third and fourth transistors according to claim 1, and a second current source, and a pair of pairs. The offset cancel circuit is provided with a second differential amplifier section that differentially amplifies the offset control signals given to the third and fourth transistors via the offset control terminal. further,
The offset cancel circuit has first and second electrodes and a control electrode for controlling a conduction state between the first and second electrodes, the first electrodes are connected to each other, and a pair of control electrodes is provided. The semiconductor device further includes fifth and sixth transistors that respectively perform a differential operation with respect to the potential of the gain control signal given from the gain control terminal, and the connection node between the first electrodes of the fifth and sixth transistors is the first node. First and second transistors, respectively connected to the second electrodes of the first transistor and the second transistor to control the gain of differential amplification in the first differential amplification section; and the first and second differential amplification sections. A seventh electrode having a second electrode and a control electrode, the first electrodes being connected to each other, and performing a differential operation with respect to the potential of a gain control signal applied to each of the control electrodes from a pair of gain control terminals; It has 8 transistor, respectively,
The connection node between the first electrodes of the seventh and eighth transistors is connected to the second electrode of the third transistor or the fourth transistor, respectively, and the gain of the differential amplification in the second differential amplifier is obtained. 5th and 6th for controlling
And a differential amplifier section of. According to a third aspect of the invention, the offset cancel circuit according to the first or second aspect of the invention is provided with a current controller for controlling the current supplied by the second current source.
【０００６】[0006]
【作用】第１の発明によれば、以上のようにオフセット
キャンセル回路を構成したので、第１の差動増幅部中の
第１及び第２のトランジスタの各制御電極には、差動信
号入力端子を介した入力信号の振幅に対応する電位が与
えられる。第１及び第２のトランジスタの差動動作によ
って、その入力信号が差動増幅される。ここで、入力信
号中或いはこのオフセットキャンセル回路にオフセット
が存在する場合、差動増幅結果の出力信号にもオフセッ
ト分が含まれる。第２の差動増幅部中の第３及び第４の
トランジスタの制御電極には、例えば、その出力信号中
のオフセットを除去するためのオフセット制御信号に対
応する電位が与えられ、第３及び第４のトランジスタが
オフセット制御信号を差動増幅して出力信号中のオフセ
ットを除去する。第２の発明は、第３及び第４の差動増
幅部は、第１の差動増幅部中の第１及び第２のトランジ
スタの各差動動作におけるゲインをゲイン制御信号の電
位に基づいて制御する。また、第４及び第５の差動増幅
部は、第２の差動増幅部中の第３及び第４のトランジス
タの各差動動作におけるゲインをゲイン制御信号の電位
に基づいて制御する。第３の発明は、第１または第２の
発明における第２の電流源が電流制御部によって制御さ
れ、第２の差動増幅部に流れる電流が制御される。その
ため、第２の差動増幅部によるオフセット制御量が制御
される。従って、前記課題を解決できるのである。According to the first aspect of the present invention, since the offset cancel circuit is configured as described above, the differential signal input to the respective control electrodes of the first and second transistors in the first differential amplifier section. A potential corresponding to the amplitude of the input signal via the terminal is given. The differential operation of the first and second transistors differentially amplifies the input signal. Here, when there is an offset in the input signal or in the offset cancel circuit, the offset signal is also included in the output signal of the differential amplification result. To the control electrodes of the third and fourth transistors in the second differential amplifier section, for example, a potential corresponding to an offset control signal for removing the offset in the output signal is applied, and the third and fourth control electrodes are provided. The fourth transistor differentially amplifies the offset control signal to remove the offset in the output signal. A second aspect of the present invention is that the third and fourth differential amplifying sections determine the gain in each differential operation of the first and second transistors in the first differential amplifying section based on the potential of the gain control signal. Control. Further, the fourth and fifth differential amplifiers control the gains in the differential operations of the third and fourth transistors in the second differential amplifier based on the potential of the gain control signal. In a third aspect of the invention, the second current source in the first or second aspect of the invention is controlled by the current control section, and the current flowing through the second differential amplification section is controlled. Therefore, the offset control amount by the second differential amplifier is controlled. Therefore, the above problem can be solved.
【０００７】[0007]
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すオフセットキャン
セル回路の回路図である。このオフセットキャンセル回
路は、第１及び第２の差動増幅部Ａ１，Ａ２を備えてい
る。差動増幅部Ａ１は、入力信号用の１対の差動信号入
力端子ＤＩＰ，ＤＩＮを有し、それらの端子ＤＩＰ，Ｄ
ＩＮは第１及び第２のトランジスタであるＴｒ１１，１
２の制御電極のベースにそれぞれ接続されている。Ｔｒ
１１，１２の第２電極であるコレクタは第１及び第２の
負荷抵抗１３，１４をそれぞれ介して電源電位Ｖｃｃに
接続され、抵抗１３，１４と各Ｔｒ１１，１２のコレク
タの接続ノードＮ１１，１２が、１対の差動出力端子Ｄ
ＯＰ，ＤＯＮに接続されている。Ｔｒ１１，１２の第１
電極の各エミッタ同士はエミッタ抵抗１５，１６を介し
て互いに接続され、そのら抵抗１５，１６の接続点が、
第１の電流源１７を介して接地電位Ｖｅｅに接続されて
いる。差動増幅部Ａ２は、オフセット制御信号用の１対
のオフセット制御端子ＶＡＰ，ＶＡＮとを有し、それら
の端子ＶＡＰ，ＶＡＮが、第３及び第４のトランジスタ
であるＴｒ２１，２２のベースに接続されている。Ｔｒ
２１，２２のコレクタは、抵抗１３，１４を介して電源
電位Ｖｃｃに接続され、Ｔｒ２１，２２のエミッタ同士
はエミッタ抵抗２３，２４を介して互いに接続されてい
る。即ち、これらＴｒ２１，２２における負荷抵抗は、
差動増幅部Ａ１と共に負荷抵抗１３，１４を共用する構
成である。抵抗２３，２４の接続点が第２の電流源２５
を介して接地電位Ｖｅｅに接続されている。電流源２５
には、電流制御部２６が接続されている。電流制御部２
６は電流源２５に対する制御を行い、その結果電流源２
５から送出される電流が制御される構成となってとい
る。 First Embodiment FIG. 1 is a circuit diagram of an offset cancel circuit showing a first embodiment of the present invention. The offset cancel circuit includes first and second differential amplifiers A1 and A2. The differential amplifier A1 has a pair of differential signal input terminals DIP, DIN for input signals, and these terminals DIP, D
IN is the first and second transistors Tr11,1
It is connected to the bases of the two control electrodes, respectively. Tr
The collectors of the second electrodes 11 and 12 are connected to the power supply potential Vcc through the first and second load resistors 13 and 14, respectively, and the connection nodes N11 and 12 of the resistors 13 and 14 and the collectors of the Trs 11 and 12 are connected. Is a pair of differential output terminals D
It is connected to OP and DON. 1st of Tr11, 12
The emitters of the electrodes are connected to each other via emitter resistors 15 and 16, and the connection points of the resistors 15 and 16 are
It is connected to the ground potential Vee via the first current source 17. The differential amplifier A2 has a pair of offset control terminals VAP and VAN for offset control signals, and these terminals VAP and VAN are connected to the bases of Tr21 and Tr22 which are third and fourth transistors. Has been done. Tr
The collectors of 21 and 22 are connected to the power supply potential Vcc via resistors 13 and 14, and the emitters of Tr 21 and 22 are connected to each other via emitter resistors 23 and 24. That is, the load resistance in these Tr21, 22 is
The load resistors 13 and 14 are shared with the differential amplifier A1. The connection point of the resistors 23 and 24 is the second current source 25.
Is connected to the ground potential Vee via. Current source 25
A current control unit 26 is connected to. Current control unit 2
6 controls the current source 25 and, as a result, the current source 2
It is said that the configuration is such that the current sent from 5 is controlled.
【０００８】次に、図１のオフセットキャンセル回路の
動作を説明する。入力信号が差動信号入力端子ＤＩＰ，
ＤＩＮ間に印加され、各入力端子ＤＩＰ，ＤＩＮの電位
によってＴｒ１１，１２の導通状態がそれぞれ変化す
る。一方、制御信号が制御端子ＶＡＰ，ＶＡＮに印加さ
れ、Ｔｒ２１，２２の導通状態も制御端子ＶＡＰ，ＶＡ
Ｎの電位によってそれぞれ変化する。負荷抵抗１３，１
４には、各Ｔｒ１１，１２，２１，２２の導通状態と電
流源１７，２５に対応した電流が流れ、ノードＮ１１，
１２の電位、即ち端子ＤＯＰ，ＤＯＮの電位が設定され
る。図３は、オフセットの説明図である。図３の（ｉ）
のように、入力信号にオフセット、つまり差動信号入力
端子ＤＩＰ，ＤＩＮ間の電位差にオフセットがあるとす
ると、オフセット制御端子ＶＡＰ，ＶＡＮの電位が等し
いとき、各端子ＤＯＰ，ＤＯＮ間の電位差におけるオフ
セット電圧は、入力端子ＤＩＰ，ＤＩＮ間の電位差と差
動増幅部Ａ１の持つゲインとの積となる。つまり、図３
の（ii）のようになる。ここで、差動入力信号のオフセ
ット電位差をＶoffI、差動増幅Ａ１のゲインをＧA1とす
ると出力端子間ＤＯＰ，ＤＯＮ間におけるオフセット電
位差ＶoffO1 は、次の（１）式になる。Next, the operation of the offset cancel circuit of FIG. 1 will be described. The input signal is the differential signal input terminal DIP,
It is applied between DIN, and the conduction state of Tr11, 12 changes according to the potential of each input terminal DIP, DIN. On the other hand, the control signal is applied to the control terminals VAP and VAN, and the conduction states of the Trs 21 and 22 are also set to the control terminals VAP and VA.
It changes depending on the potential of N. Load resistance 13,1
4, currents corresponding to the conduction states of the Trs 11, 12, 21, 22 and the current sources 17, 25 flow, and the node N11,
Twelve potentials, that is, the potentials of the terminals DOP and DON are set. FIG. 3 is an explanatory diagram of offset. (I) of FIG.
As described above, assuming that the input signal has an offset, that is, the potential difference between the differential signal input terminals DIP and DIN has an offset, when the potentials of the offset control terminals VAP and VAN are equal, the offset in the potential difference between the terminals DOP and DON. The voltage is the product of the potential difference between the input terminals DIP and DIN and the gain of the differential amplifier A1. That is, FIG.
It becomes like (ii). Here, assuming that the offset potential difference of the differential input signal is V offI and the gain of the differential amplifier A1 is G A1 , the offset potential difference V offO1 between the output terminals DOP and DON is given by the following equation (1).
【０００９】 ＶoffO1 ＝ＶoffI×ＧA1 ・・・（１） また、同様に各オフセット制御端子ＶＡＰ，ＶＡＮ間の
電位差をＶoffA、差動増幅部Ａ２のゲインをＧA2とする
と、出力端子間ＤＯＰ，ＤＯＮ間におけるオフセット電
位差ＶoffO2 は次の（２）式となる。 ＶoffO2 ＝ＶoffA×ＧA2 ・・・（２） ここで、次の（３）式のなるように、オフセット制端子
制御ＶＡＰ，ＶＡＮの電位を制御することにより、図３
の（iii)のように、入力端子ＤＩＰ，ＤＩＮ間のオフセ
ットを補償することができる。 ＶoffO1 −ＶoffO2 ＝０ ・・・（３） 次に、電流源２５に付加された電流制御部２６の動作に
ついて説明する。電流制御部２６は電流源２５を制御
し、これにより差動増幅部Ａ２に流れる電流が制御され
る。この電流制御部２６の制御によって差動増幅部Ａ２
を流れる電流Ｉ２が変化すると抵抗１３，１４に流れる
電流が変化し、ノードＮ１１，Ｎ１２の電位が変化す
る。即ち、端子ＤＯＰ，ＤＯＮの電位が共にバイアスさ
れる。差動増幅部Ａ２に流れる電流が、例えばΔＩ2 変
化すると、出力端子ＤＯＰ，ＤＯＮのバイアス電位の変
化量ΔＶは、次の（４）式となる。ただし、Ｒ13は抵抗
１３の抵抗値である。V offO1 = V offI × G A1 (1) Similarly, if the potential difference between the offset control terminals VAP and VAN is V offA and the gain of the differential amplifier A 2 is G A2 , the output terminal The offset potential difference V offO2 between the intervals DOP and DON is given by the following equation (2). V offO2 = V offA × G A2 (2) Here, by controlling the potentials of the offset control terminal control VAP and VAN as shown in the following equation (3), FIG.
As in (iii), the offset between the input terminals DIP and DIN can be compensated. V offO1 −V offO2 = 0 (3) Next, the operation of the current control unit 26 added to the current source 25 will be described. The current control unit 26 controls the current source 25, which controls the current flowing through the differential amplification unit A2. The differential amplifier A2 is controlled by the current controller 26.
When the current I2 flowing through the resistor changes, the current flowing through the resistors 13 and 14 changes, and the potentials of the nodes N11 and N12 change. That is, the potentials of the terminals DOP and DON are both biased. When the current flowing through the differential amplifier A2 changes by, for example, ΔI 2 , the change amount ΔV of the bias potentials of the output terminals DOP and DON is given by the following equation (4). However, R 13 is the resistance value of the resistor 13.
【００１０】 ΔＶ＝１／２×ΔＩ2 ×Ｒ13 ・・・（４） このように、電流制御部２６はその制御量に応じ、出力
信号のバイアス電位を自由に設定することを可能する。
また、この電流Ｉ２の変化によって、差動増幅部Ａ２に
おけるゲインが変化するため、電流制御部２６の制御に
より、オフセット制御量のゲインを変化させることがで
きる。以上のように、本実施例では、入力信号用の差動
増幅部Ａ１と、オフセット制御用の差動増幅部Ａ２を別
々に備えているので、入力信号に対する差動増幅を行う
ことができ、入力信号に対するゲインを向上でききる。
また、差動増幅部Ａ１における抵抗１５，１６及び電流
源１７と、差動増幅部Ａ２における抵抗２３，２４及び
電流源２５の特性とを、それぞれ別々に設定できるの
で、入力信号に対するオフセットを補償すると共にこの
オフセットキャンセル回路に存在するオフセットも補償
でき、結果として入力信号とオフセット制御信号のゲイ
ン及びダイナミックレンジを独立に設定できる。さら
に、差動増幅部Ａ２の電流源２５を制御する電流制御部
２６を設けているので、出力信号の電位及びオフセット
制御量のゲインを自由に制御すること可能となり、オフ
セット制御信号のみで制御しきれないオフセットを容易
に補償することができる。ΔV = 1/2 × ΔI 2 × R 13 (4) As described above, the current control unit 26 can freely set the bias potential of the output signal according to the control amount.
Further, since the gain in the differential amplifier A2 changes due to the change in the current I2, the gain of the offset control amount can be changed under the control of the current controller 26. As described above, in the present embodiment, since the differential amplification section A1 for the input signal and the differential amplification section A2 for the offset control are separately provided, it is possible to perform the differential amplification on the input signal. The gain for the input signal can be improved.
Further, since the characteristics of the resistors 15 and 16 and the current source 17 in the differential amplifier A1 and the characteristics of the resistors 23 and 24 and the current source 25 in the differential amplifier A2 can be set separately, the offset with respect to the input signal is compensated. In addition, the offset existing in the offset cancel circuit can be compensated, and as a result, the gain and dynamic range of the input signal and the offset control signal can be set independently. Further, since the current control unit 26 for controlling the current source 25 of the differential amplification unit A2 is provided, it becomes possible to freely control the potential of the output signal and the gain of the offset control amount, and it is possible to control only by the offset control signal. The offset that cannot be cut off can be easily compensated.
【００１１】第２の実施例 図４は、本発明の第２の実施を示すオフセットキャンセ
ル回路の回路図であり、図１と共通する要素には共通の
符号が付されている。図３の回路は、第１の実施例のオ
フセットキャンセル回路の第１及び第２の差動増幅部Ａ
１，Ａ２における各Ｔｒ１１，１２，２１，２２のコレ
クタに、新たに第３〜第６の差動増幅部Ａ３〜６を縦積
みに設けた構成となっている。このオフセットキャンセ
ル回路の差動増幅部Ａ１は、第１の実施例と同様に、１
対の差動信号入力端子ＤＩＰ，ＤＩＮと、端子ＤＩＰ，
ＤＩＮにそれぞれのベースが接続されたは２個のｎｐｎ
型Ｔｒ１１，１２と、Ｔｒ１１，１２のエミッタ同士を
接続するエミッタ抵抗１５，１６と、それら抵抗１５，
１６の接続点と接地電位Ｖｅｅ間に設けられた電流源１
７を備えている。Ｔｒ１１のコレクタに差動増幅部Ａ３
が接続されている。差動増幅部Ａ３は、ゲイン制御信号
の振幅を入力する１対のゲイン制御端子ＶＢＰ，ＶＢＮ
にベースがそれぞれ接続された第５及び第６のトランジ
スタであるＴｒ３１，３２を有し、各Ｔｒ３１，３２の
コレクタが負荷抵抗３３，３４を介して電源電位Ｖｃｃ
に接続されている。各Ｔｒ３１，３２のエミッタはエミ
ッタ抵抗３５，３６を介して互いに接続され、エミッタ
抵抗３５，３６の接続点がＴｒ１１のコレクタに接続さ
れている。Ｔｒ１２のコレクタには差動増幅部Ａ４が接
続されている。差動増幅部Ａ４は、ゲイン制御端子ＶＢ
Ｐ，ＶＢＮにベースがそれぞれ接続された第５及び第６
のトランジスタであるＴｒ４１，４２を有し、各Ｔｒ４
１，４２のコレクタが負荷抵抗４３，４４を介して電源
電位Ｖｃｃに接続されている。各Ｔｒ４１，４２のエミ
ッタはエミッタ抵抗４５，４６を介して互いに接続され
ている。抵抗３５，３６の接続点がＴｒ１２のコレクタ
に接続されている。 Second Embodiment FIG. 4 is a circuit diagram of an offset cancel circuit showing a second embodiment of the present invention. Elements common to FIG. 1 are designated by common reference numerals. The circuit of FIG. 3 corresponds to the first and second differential amplifiers A of the offset cancel circuit of the first embodiment.
The collectors of the Trs 11, 12, 21, 22 in 1 and A2 are newly provided with the third to sixth differential amplifiers A3 to A6 vertically stacked. As in the first embodiment, the differential amplifier A1 of this offset cancel circuit is
A pair of differential signal input terminals DIP, DIN and a terminal DIP,
2 npn with each base connected to DIN
Types Tr11,12, emitter resistors 15,16 connecting the emitters of Tr11,12, and resistors 15,16,
Current source 1 provided between the connection point of 16 and the ground potential Vee
Equipped with 7. The differential amplifier A3 is connected to the collector of Tr11.
Is connected. The differential amplifier A3 has a pair of gain control terminals VBP and VBN for inputting the amplitude of the gain control signal.
The transistors Tr31 and 32, which are the fifth and sixth transistors whose bases are connected to the respective terminals, are connected to the power supply potential Vcc via the load resistors 33 and 34.
It is connected to the. The emitters of the Trs 31 and 32 are connected to each other via the emitter resistors 35 and 36, and the connection point of the emitter resistors 35 and 36 is connected to the collector of the Tr 11. The differential amplifier A4 is connected to the collector of Tr12. The differential amplifier A4 has a gain control terminal VB.
Fifth and sixth with bases connected to P and VBN, respectively
Transistors Tr41 and 42, each of the Tr4
The collectors of 1, 42 are connected to the power supply potential Vcc via load resistors 43, 44. The emitters of the Trs 41 and 42 are connected to each other via emitter resistors 45 and 46. The connection point of the resistors 35 and 36 is connected to the collector of the Tr12.
【００１２】一方、このオフセットキャンセル回路の差
動増幅部Ａ２は、第１の実施例と同様に、１対のオフセ
ット制御端子ＶＡＰ，ＶＡＮにそれぞれのベースが接続
されたＴｒ２１，２２と、Ｔｒ２１，２２のエミッタ同
士を接続するエミッタ抵抗２３，２４とを有し、抵抗２
３，２４の接続点が電流源２５を介して接地電位Ｖｅｅ
に接続されている。また、電流源２５には、第１の実施
例と同様の電流制御部２６が接続されている。Ｔｒ２１
のコレクタには、差動増幅部Ａ５が接続されている。差
動増幅部Ａ５は１対のゲイン制御端子ＶＢＰ，ＶＢＮに
それぞれのベースが接続された第７及び第８のトランジ
スタであるＴｒ５１，５２を有している。それらＴｒ５
１，５２のコレクタは抵抗４３，４４を介して電源電位
Ｖｃｃにそれぞれ接続され、各Ｔｒ５１，５２のエミッ
タ同士はエミッタ抵抗５３，５４を介して互いに接続さ
れている。即ち、これら各Ｔｒ５１，５２は、差動増幅
部Ａ４と共に負荷抵抗４３，４４を共用する構成であ
る。抵抗５３，５４の接続点がＴｒ２１のコレクタに接
続されている。Ｔｒ２２のコレクタには、差動増幅部Ａ
６が接続されている。差動増幅部Ａ６は１対のゲイン制
御端子ＶＢＰ，ＶＢＮにそれぞれのベースが接続された
第７及び第８のトランジスタであるＴｒ６１，６２を有
している。それらＴｒ６１，６２のコレクタは抵抗３
３，３４を介して電源電位Ｖｃｃにそれぞれ接続され、
Ｔｒ６１，６２のエミッタ同士はエミッタ抵抗６３，６
４を介して互いに接続されている。即ち、これらＴｒ６
１，６２は、差動増幅部Ａ３と共に負荷抵抗３３，３４
を共用する構成である。抵抗６３，６４の接続点がＴｒ
２２のコレクタに接続されている。このオフセットキャ
ンセル回路の差動出力端子であるい１対の出力端子ＤＯ
Ｐ，ＤＯＮは、各抵抗３３，４４とＴｒ３１，４２のコ
レクタの接続ノードＮ３１，Ｎ４２に接続されている。On the other hand, the differential amplifying section A2 of this offset cancel circuit has Tr21, 22 and Tr21, whose bases are respectively connected to a pair of offset control terminals VAP, VAN, as in the first embodiment. 22 has emitter resistors 23 and 24 for connecting the emitters of
The connection point of 3, 24 is connected to the ground potential Vee via the current source 25.
It is connected to the. Further, the current source 25 is connected with a current control unit 26 similar to that of the first embodiment. Tr21
The differential amplifier A5 is connected to the collector of the. The differential amplifier A5 has Tr51 and 52, which are seventh and eighth transistors whose bases are connected to a pair of gain control terminals VBP and VBN, respectively. Those Tr5
The collectors of 1, 52 are connected to the power supply potential Vcc via resistors 43, 44, respectively, and the emitters of the Trs 51, 52 are connected to each other via emitter resistors 53, 54. That is, each of the Trs 51 and 52 shares the load resistors 43 and 44 with the differential amplifier A4. The connection point of the resistors 53 and 54 is connected to the collector of Tr21. The differential amplifier A is connected to the collector of Tr22.
6 is connected. The differential amplifier A6 has transistors 61 and 62, which are seventh and eighth transistors whose bases are connected to a pair of gain control terminals VBP and VBN. The collectors of the Trs 61 and 62 are resistors 3
Connected to the power supply potential Vcc via 3, 34,
The emitters of the Trs 61 and 62 have emitter resistors 63 and 6
4 are connected to each other. That is, these Tr6
1, 62 are load resistors 33, 34 together with the differential amplifier A3.
Is shared. The connection point of the resistors 63 and 64 is Tr
It is connected to 22 collectors. A pair of output terminals DO which are differential output terminals of this offset cancel circuit
P and DON are connected to the connection nodes N31 and N42 of the resistors 33 and 44 and the collectors of the Trs 31 and 42, respectively.
【００１３】次に、このオフセットキャンセル回路の動
作を説明する。第１の実施例と同様に、差動増幅部Ａ１
は入力端子ＤＩＰ，ＤＩＮの電位に応じた入力信号の差
動増幅を行い、差動増幅部Ａ２はオフセット制御端子Ｖ
ＡＰ，ＶＡＮに与えられた電位に基づきオフセット制御
量を制御する。また、電流制御部２６は出力端子ＤＯ
Ｐ，ＤＯＮのバイアス電位を設定する。一方、新たに設
けられた差動増幅部Ａ３〜Ａ６は、差動増幅部Ａ１，Ａ
２における入力信号の差動増幅とオフセット制御量のゲ
インを制御する。例えば、差動増幅部Ａ１，Ａ３に着目
して電流源１７に流れる電流をＩ１、抵抗３３の抵抗値
をＲ33、抵抗１５の抵抗値をＲ15、及びＴｒ３１のコレ
クタ電流をＩ31とすると、本実施例の回路の入力信号に
対するゲインはＧV は、概略次の（５）式で表すことが
できる。Next, the operation of this offset cancel circuit will be described. Similar to the first embodiment, the differential amplifier A1
Performs the differential amplification of the input signal according to the potentials of the input terminals DIP and DIN.
The offset control amount is controlled based on the potentials given to AP and VAN. Further, the current control unit 26 uses the output terminal DO
Set the bias potential of P and DON. On the other hand, the newly provided differential amplifiers A3 to A6 are different from the differential amplifiers A1 and A1.
2, the differential amplification of the input signal and the gain of the offset control amount are controlled. For example, focusing on the differential amplifiers A1 and A3, if the current flowing through the current source 17 is I1, the resistance value of the resistor 33 is R 33 , the resistance value of the resistor 15 is R 15 , and the collector current of Tr 31 is I 31. The gain G V with respect to the input signal of the circuit of this embodiment can be roughly expressed by the following equation (5).
【００１４】[0014]
【数１】 である。[Equation 1] Is.
【００１５】電流Ｉ31はゲイン制御端子ＶＢＰ，ＶＢＮ
間に電位差に比例する。そのため、ゲイン制御端子ＶＢ
Ｐ，ＶＢＮ間に電位差を制御することによってゲインＧ
V を自由に設定することができる。また、同様に、ゲイ
ン制御端子ＶＢＰ，ＶＢＮの電位に基づいて、差動増幅
部Ａ５，Ａ６を流れる電流が変化し、オフセット制御量
におけるゲインも変化する。以上のように、本実施例で
は、第１のオフセットキャンセル回路に、新たにゲイン
可変用の差動増幅部Ａ３〜Ａ６を設けているので、ゲイ
ン制御端子ＶＢＰ，ＶＢＮの電位を駆動することで各ゲ
インを制御することができ、ＡＧＣ（Auto Gain Contro
l ）機能或いはＭＧＣ（Manual Gain Control ）機能を
オフセットキャンセル回路に追加することができる。The current I 31 is the gain control terminals VBP and VBN.
In proportion to the potential difference. Therefore, the gain control terminal VB
Gain G by controlling the potential difference between P and VBN
V can be set freely. Similarly, the current flowing through the differential amplifiers A5 and A6 changes based on the potentials of the gain control terminals VBP and VBN, and the gain in the offset control amount also changes. As described above, in this embodiment, since the first offset cancel circuit is additionally provided with the differential amplifying units A3 to A6 for changing the gain, it is possible to drive the potentials of the gain control terminals VBP and VBN. Each gain can be controlled, and AGC (Auto Gain Contro
l) function or MGC (Manual Gain Control) function can be added to the offset cancel circuit.
【００１６】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１の実施例において、電流制御部２６は差動
増幅部Ａ２の電流源２５を制御する構成にしているが、
電流制御部２６が差動増幅部Ａ１中の電流源１７を制御
する構成としてもよく、また、電流制御部２６が電流源
１７，２５の両方を制御する構成にしてもよい。いずれ
の場合にも、入力信号に対するオフセット制御量の比率
を変化させることができ、第１の実施例におけるオフセ
ットキャンセル回路の機能を損なうことはない。 （２） 第２の実施例では、第１の実施例に対して電流
バイパス型のゲイン制御用差動増幅部Ａ３〜Ａ６を設け
たが、それらは加算型或いは掛け算型等のすべての増幅
回路を用いて構成することも可能である。 （３） 第１及び第２の実施例の各差動増幅部Ａ１〜Ａ
６中のＴｒのエミッタは、抵抗を介して互いに接続され
ているが、抵抗を介さず直接接続してもよい。The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications. (1) In the first embodiment, the current control unit 26 is configured to control the current source 25 of the differential amplification unit A2.
The current control unit 26 may be configured to control the current source 17 in the differential amplifier A1, or the current control unit 26 may be configured to control both the current sources 17 and 25. In either case, the ratio of the offset control amount to the input signal can be changed without impairing the function of the offset cancel circuit according to the first embodiment. (2) In the second embodiment, the current bypass type gain control differential amplifiers A3 to A6 are provided in the first embodiment, but they are all addition type or multiplication type amplifier circuits. It is also possible to configure using. (3) Each of the differential amplifiers A1 to A of the first and second embodiments
Although the emitters of Tr in 6 are connected to each other via a resistor, they may be directly connected to each other without a resistor.
【００１７】[0017]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力信号を差動増幅する第１の差動増幅部
と、オフセット制御信号を差動増幅する第２の差動増幅
部を別々に備えているので、入力信号に対するゲインを
向上でききる。また、第１の差動増幅部と第２の差動増
幅部を別々にしているので、入力信号に対するゲインと
オフセット制御のゲインを別々設定することができる。
第２の発明によれば、第１の発明における第１の差動増
幅部中の第１及び第２のトランジスタの各差動動作にお
けるゲインをゲイン制御信号の電位に基づいて制御する
第３及び第４の差動増幅部と、第２の差動増幅部中の第
３及び第４のトランジスタの各差動動作におけるゲイン
をゲイン制御信号の電位に基づいて制御する第４及び第
５の差動増幅部とを設けているので、例えば、ＡＧＣ機
能或いはＭＧＣ機能をオフセットキャンセル回路に追加
することができる。第３の発明によれば、第１または第
２の発明における第２の電流源を制御する電流制御部を
設けているので、そのため、第２の差動増幅部によるオ
フセット制御量を自由に変更することができ、例えば、
オフセット制御信号のみで制御しきれないオフセットの
除去も可能となる。As described above in detail, according to the first aspect of the invention, the first differential amplifying section for differentially amplifying the input signal and the second differential amplifying section for differentially amplifying the offset control signal are provided. Since the amplifiers are separately provided, the gain for the input signal can be improved. Moreover, since the first differential amplifier and the second differential amplifier are separate, the gain for the input signal and the offset control gain can be set separately.
According to the second invention, the gain in each differential operation of the first and second transistors in the first differential amplifier section in the first invention is controlled based on the potential of the gain control signal. Fourth and fifth differences that control the gain in each differential operation of the fourth differential amplifier and the third and fourth transistors in the second differential amplifier based on the potential of the gain control signal. Since the dynamic amplification section is provided, for example, the AGC function or the MGC function can be added to the offset cancel circuit. According to the third invention, since the current control unit for controlling the second current source in the first or second invention is provided, therefore, the offset control amount by the second differential amplification unit is freely changed. Can be, for example,
It is also possible to remove an offset that cannot be controlled only by the offset control signal.
【図１】本発明の第１の実施例を示すオフセットキャン
セル回路の回路図である。FIG. 1 is a circuit diagram of an offset cancel circuit showing a first embodiment of the present invention.
【図２】従来のオフセットキャンセル回路の回路図であ
る。FIG. 2 is a circuit diagram of a conventional offset cancel circuit.
【図３】オフセットの説明図である。FIG. 3 is an explanatory diagram of offset.
【図４】本発明の第２の実施例を示すオフセットキャン
セル回路の回路図である。FIG. 4 is a circuit diagram of an offset cancel circuit showing a second embodiment of the present invention.
１１，１２，２１，２２ 第１〜第４のトラン
ジスタ １３，１４ 第１及び第２の負荷
抵抗 １７，２５ 第１及び第２の電流
源 ２６ 電流制御部 ３１，４１ 第５のトランジスタ ３２，４２ 第６のトランジスタ ５１，６１ 第７のトランジスタ ５２，６２ 第８のトランジスタ Ａ１〜Ａ６ 第１〜第６の差動増
幅部11, 12, 21, 22 First to fourth transistors 13, 14 First and second load resistors 17, 25 First and second current sources 26 Current control unit 31, 41 Fifth transistor 32, 42 Sixth transistor 51,61 Seventh transistor 52,62 Eighth transistor A1 to A6 First to sixth differential amplifier section
Claims (3)
極間の導通状態を制御する制御電極とを持ち該第１電極
同士が接続されてそれぞれ差動動作を行う第１及び第２
のトランジスタと、前記各第１及び第２のトランジスタ
の第２電極と電源間にそれぞれ接続された第１及び第２
の負荷抵抗と、前記第１及び第２のトランジスタの第１
電極同士の接続ノードに接続され、該第１及び第２のト
ランジスタに電流を供給する第１の電流源とを有し、１
対の差動信号入力端子を介して前記各第１及び第２のト
ランジスタの制御電極に与えられた入力信号の電位を差
動増幅する第１の差動増幅部と、 前記第１及び第２電極と制御電極とを持ち該第１電極同
士が接続されてそれぞれ差動動作を行う第３及び第４の
トランジスタと、前記第３及び第４のトランジスタの第
１電極同士の接続ノードに接続され、該第３及び第４の
トランジスタに電流を供給する第２の電流源とを有し、
前記３及び第４のトランジスタの第２電極は前記第１及
び第２の負荷抵抗を介して電源にそれぞれ接続されかつ
制御電極には１対のオフセット制御端子を介したオフセ
ット制御信号の電位がそれぞれ印加され、前記第１の差
動増幅部の出力信号中のオフセットを補償する第２の差
動増幅部とを、 備えたことを特徴とするオフセットキャンセル回路。1. A first and a second electrode having first and second electrodes and a control electrode for controlling a conduction state between the first and second electrodes, the first electrodes being connected to each other and performing a differential operation, respectively. Two
Transistor and first and second transistors connected between the second electrodes of the first and second transistors and the power supply, respectively.
Load resistance and the first and second transistors
A first current source connected to a connection node between the electrodes and supplying a current to the first and second transistors, 1
A first differential amplifier that differentially amplifies the potential of the input signal applied to the control electrodes of the first and second transistors via a pair of differential signal input terminals; and the first and second differential amplifiers. Third and fourth transistors each having an electrode and a control electrode and having the first electrodes connected to each other and performing a differential operation, and connected to a connection node between the first electrodes of the third and fourth transistors. , A second current source for supplying current to the third and fourth transistors,
The second electrodes of the third and fourth transistors are respectively connected to a power source via the first and second load resistors, and the control electrodes are respectively supplied with the potential of the offset control signal via a pair of offset control terminals. A second differential amplifier section that is applied and compensates for an offset in the output signal of the first differential amplifier section.
スタと第１の電流源とを有し、１対の差動信号入力端子
を介して前記第１及び第２のトランジスタの制御電極に
与えられた入力信号を差動増幅する第１の差動増幅部
と、 請求項１記載の第３及び第４のトランジスタと第２の電
流源とを有し、１対のオフセット制御端子を介して第３
及び第４のトランジスタに与えられたオフセット制御信
号を差動増幅する第２の差動増幅部とを備え、 第１及び第２電極とその第１及び第２電極間の導通状態
を制御する制御電極とを持ち該第１電極同士が接続され
かつ該各制御電極に１対のゲイン制御端子から与えられ
たゲイン制御信号の電位に対する差動動作をそれぞれ行
う第５及び第６のトランジスタをそれぞれ有し、前記第
５及び第６のトランジスタの第１電極同士の接続ノード
が前記第１のトランジスタまたは第２のトランジスタの
第２電極にそれぞれ接続され、前記第１の差動増幅部に
おける差動増幅のゲインを制御する第３及び第４の差動
増幅部と、 前記第１及び第２電極と制御電極とを持ち該第１電極同
士が接続されかつ該各制御電極に１対のゲイン制御端子
から与えられたゲイン制御信号の電位に対する差動動作
をそれぞれ行う第７及び第８のトランジスタをそれぞれ
有し、前記第７及び第８のトランジスタの第１電極同士
の接続ノードが前記第３のトランジスタまたは第４のト
ランジスタの第２電極にそれぞれ接続され、前記第２の
差動増幅部における差動増幅のゲインを制御する第５及
び第６の差動増幅部とを、 設けたことを特徴とするオフセットキャンセル回路。2. A control electrode for the first and second transistors, comprising the first and second transistors according to claim 1 and a first current source, and a pair of differential signal input terminals. A first differential amplifier that differentially amplifies an input signal given to the first and second transistors; and a third current source and a third current source according to claim 1, and a pair of offset control terminals. Through the third
And a second differential amplifier section that differentially amplifies the offset control signal provided to the fourth transistor, and controls to control the conduction state between the first and second electrodes and the first and second electrodes. And a first electrode connected to the first electrodes and a fifth transistor and a sixth transistor, respectively, for performing a differential operation with respect to the potential of a gain control signal given from a pair of gain control terminals to the respective control electrodes. Then, a connection node between the first electrodes of the fifth and sixth transistors is connected to the second electrode of the first transistor or the second transistor, respectively, and differential amplification in the first differential amplification section is performed. Third and fourth differential amplifiers that control the gain of the first and second electrodes, the first and second electrodes and the control electrode, the first electrodes are connected to each other, and a pair of gain control terminals is provided to each of the control electrodes. Given by The seventh and eighth transistors respectively perform a differential operation with respect to the potential of the gain control signal, and the connection node between the first electrodes of the seventh and eighth transistors is the third transistor or the fourth transistor. An offset cancel circuit, comprising: fifth and sixth differential amplifiers, each of which is connected to a second electrode of a transistor and controls a gain of differential amplification in the second differential amplifier. .
する電流制御部を設けたことを特徴とする請求項１また
は２記載のオフセットキャンセル回路。3. The offset cancel circuit according to claim 1, further comprising a current control unit that controls a current supplied by the second current source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205125A JPH0870223A (en) | 1994-08-30 | 1994-08-30 | Offset cancellation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205125A JPH0870223A (en) | 1994-08-30 | 1994-08-30 | Offset cancellation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870223A true JPH0870223A (en) | 1996-03-12 |
Family
ID=16501848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6205125A Pending JPH0870223A (en) | 1994-08-30 | 1994-08-30 | Offset cancellation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870223A (en) |
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1994
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021119 |