JPH0870084A - 半導体パッケージおよびその製造方法 - Google Patents
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Abstract
れた超薄形半導体パッケージやパワーICの外部リード
を朱錫や半田等で電気鍍金法により表面処理時にダイパ
ッドに鍍金膜が形成されないようにする。 【解決手段】 リードフレーム10のサイドレール13
とダイパッド11を連結するタイバーを切断してから、
非伝導性の絶縁テープ19を付着して前記ダイパッド1
1を機械的に固定させた状態から表面を処理することに
よって、鍍金電極の電位が加えられる前記サイドレール
13とダイパッド11を電気的に分離させるとか、前記
リードフレーム10の製造時にサイドレール13にダイ
パッド11の方に突出された補助タイバーを形成し、モ
ールディング段階からこの補助パッドがモールド樹脂内
に包含されるようにする。
Description
よびその製造方法に関するもので、より具体的にはダイ
パッドが外部に露出される形態の超薄形パッケージやパ
ワーパッケージから露出された前記ダイパッドには前記
外部リードの表面処理工程の間に鍍金膜が形成されない
構造を有する半導体パッケージおよびその製造方法に関
する。
リードフレームの前記外部リードを通じて外部回路と電
気的に連結される。前記外部リードの接続は普通、半田
づけによって行なわれるが、前記外部リードの材料とし
て普通にアルミニウムや鉄−ニッケル合金または銅合金
を使用しているので、組立工程の間の加熱等によって前
記外部リードの表面が酸化されると、半田づけが困難に
なる。したがって、モールディング工程の後に朱錫や半
田等を使用して前記外部リードの表面を処理する。
通、電気鍍金法によって行なわれる。前記電気鍍金法に
よる前記外部リードの表面処理は、トランスファモール
ディング工程等によってパッケージする半導体チップ、
ボンディングワイヤ、内部リードを封止してから行なわ
れるのが一般的である。
化の趨勢に応答して開発された0.5mm以下の厚さを有
するUTSOP(Ultra Thin SOP)のような超薄形パッ
ケージや、優秀な熱の放出特性が要求されるパワーIC
またはパワーQUAD形態のパッケージにおいては前記
リードフレームのパッド(ダイパッド)がパッケージの
外部、即ち封止樹脂外に露出された構造をもっている。
このような構造をもつパッケージは、一般的なパッケー
ジ製品と同様に前記ダイパッドが前記リードフレームの
サイドレールとタイバーによって電気的に連結されてい
る。この状態からモールディング工程後に電気鍍金法に
よる前記外部リードの表面処理の工程をすると、前記封
止樹脂外部に露出されている前記ダイパッドにも鍍金膜
が形成される。
形成された鍍金膜は普通に朱錫、半田またはこれらの合
金等からなっているので、アルミニウムや鉄−ニッケル
合金の前記リードフレームに比べ耐蝕性が悪くパッケー
ジの環境試験下から腐蝕による不良を容易に発生させ、
前記半導体パッケージを印刷回路基板に実装した後にも
鍍金成分中に包含された朱錫マイグレーション(tin mi
gration)によって前記半導体パッケージと前記印刷回路
基板との間の電気的なショート不良を発生させる。ま
た、鍍金工程から形成された鍍金膜は表面状態が柔軟で
あるので、鍍金工程以後の組立工程の間に鍍金膜が剥け
るとか押さえ付け等によって外観上の脆弱性が現れる。
形態の前記パッケージの場合、鍍金工程から鍍金膜が前
記ダイパッドに形成されることを防止するために鍍金工
程を進行する前に、露出された前記ダイパッド面に絶縁
テープを接着して鍍金膜が形成されないようにし、鍍金
工程の終了後に前記絶縁テープを除去する工程を追加す
る技術が知られている。
鍍金膜形成の防止技術は、前記絶縁テープの接着および
除去工程から前記リードフレームの大きさや露出された
前記ダイパッドの大きさにより各々異なる形態のテープ
接着装備と除去装備が必要であるので、この組立工程が
複雑であるばかりではなく、その製造費用が増加される
という問題点がある。
の問題点を解決するためのもので、本発明の目的は、前
記ダイパッドが外部に露出された形態のパッケージの前
記外部リードを表面処理するとき、前記ダイパッドに鍍
金膜が形成されることを防止することができる新たな形
態の半導体パッケージおよびその製造方法を提供するこ
とにある。
るため、請求項1記載の第1の発明は、半導体チップが
実装されるダイパッドと、前記半導体チップとボンディ
ングワイヤによって電気的に連結されるための内部リー
ドと、前記内部リードと一体形となっている外部リード
と、前記内部リードと外部リードとの間に形成されてい
るダムバーと、前記ダムバーの両方の端と連結され、前
記外部リードを電気鍍金法によって表面処理時に鍍金電
極の電位が加えられるサイドレールと、前記ダイパッド
とサイドレールを連結させるタイバーを具備する半導体
パッケージにおいて、前記タイバーは前記電気鍍金法に
よる前記外部リードの表面処理の間に前記サイドレール
とダイパッドを機械的に連結させて、電気的には絶縁さ
せることを要旨とする。従って、ダイパッドが外部に露
出された形態のパッケージの前記外部リードを表面処理
するとき、前記ダイパッドに鍍金膜が形成されることを
防止できる。
ーは非伝導性の絶縁テープによって前記サイドレールと
ダイパッドを機械的に連結させることを要旨とする。従
って、リードフレームの製造工程から前記外部リードの
鍍金までの工程の間には前記絶縁テープとタイバーによ
って前記ダイパッドが支持されているので、ワイヤボン
ディングやモールディング工程は安定的に施工できる。
ーの一部分は前記ダイパッドと機械的に電気的に連結さ
れることを要旨とする。
レールとダイパッドの機械的な連結は前記サイドレール
から前記ダイパッドの方に突出された補助タイバーおよ
びモールド樹脂によって行なわれることを要旨とする。
従って、前記状態から鍍金工程を進行すると電気的に絶
縁された前記ダイパッドには鍍金膜が被覆されないよう
になる。
プが実装される前記ダイパッドと、前記半導体チップと
電気的に連結されるための内部リードと、前記内部リー
ドと一体形となっている外部リードと、前記内部リード
と外部リードとの間に形成されているダムバーと、前記
ダムバーの両方の端と連結されているサイドレールと、
前記ダイパッドとサイドレールを連結させるタイバーを
具備するリードフレームを製造する段階と、前記半導体
チップを前記リードフレームの前記ダイパッドに付着す
るダイ付着段階と、前記リードフレームに樹脂を注入す
る段階として、前記ダイパッドの底面が前記注入された
樹脂の外部に露出されるように樹脂を注入するモールデ
ィング段階と、前記リードフレームの前記ダムバーを切
断する段階と、前記モールディング段階から注入された
樹脂によって封止されなかった外部リードを表面処理す
る段階と、前記外部リードの表面処理段階は前記リード
フレームのサイドレールに鍍金電極を連結して鍍金液の
中で酸化還元反応が発生されるようにする電気鍍金法に
よって行われており、前記ダイパッドとサイドレールは
機械的には連結されて、電気的には絶縁される段階とを
有することを要旨とする。従って、ダイパッドが外部に
露出された形態のパッケージの前記外部リードを表面処
理するとき、前記ダイパッドに鍍金膜が形成されること
を防止できる。
フレームの製造段階は前記タイバーを切断し非伝導性の
絶縁テープに前記切断されたタイバーを連結する段階を
包含することを要旨とする。従って、リードフレームの
製造工程から前記外部リードの鍍金までの工程の間には
前記絶縁テープとタイバーによって前記ダイパッドが支
持されているので、ワイヤボンディングやモールディン
グ工程は安定的に施工できる。
フレームの製造段階は前記ダムバーの一部分と前記ダイ
パッドを連結させる段階を包含することを要旨とする。
フレームの製造段階は前記サイドレールから前記ダイパ
ッドの方に突出される補助タイバーを形成する段階を包
含することを要旨とする。従って、ダイパッドを支持す
ることができる。
ディング段階は前記補助タイバーが封止樹脂に包含され
るようにすることを要旨とする。従って、鍍金膜はダイ
パッドが鍍金電極と絶縁されているので、外部リードの
み被覆される。
ムバーの切断段階は前記リードフレームの前記タイバー
およびダムバーを切断する段階であることを要旨とす
る。従って、前記状態から鍍金工程を進行すると電気的
に絶縁された前記ダイパッドには鍍金膜が被覆されない
ようになる。
細に説明する。
を示しているもので、帯形態の前記リードフレームは一
度に同一の工程が進行されるが、説明の便宜上前記のリ
ードフレーム製造、半導体チップの付着、モールディン
グ工程が進行された状態を分けて図示した。
リードフレームは、リードフレームパッド(ダイパッド
ともいう)1、前記タイバー2、内部リード3、外部リ
ード4およびサイドレール5で構成されている。前記ダ
イパッド1は前記タイバー2によって前記リードフレー
ムのサイドレール5と機械的に、そして電気的に連結さ
れている。
ド1上にパッケージしようとする前記半導体チップ6を
ダイアタッチ工程によって付着してから、前記内部リー
ド3とワイヤ7をボンディングして前記リードフレーム
と半導体チップ6を電気的に連結する。その次に、図面
の一番右側に図示のように、前記リードフレームをモー
ルディング装備に配置してから、ゲート8を通じてモー
ルド樹脂9を注入して前記半導体チップ6を封止する。
このとき樹脂が注入される領域は図中左右には前記内部
リード3と外部リード4の境界部分までであり、図中上
下には前記ゲート8の注入口の端までである。
前記リードフレーム状態から行なわれるが、前記リード
フレームのサイドレール5に陰極電位を加え、前記リー
ドフレーム全体を鍍金液の中に浸漬して酸化還元反応に
よる朱錫や半田の鍍金処理が行なわれる。ところが、前
記ダイパッド1が前記タイバー2を通じて前記リードフ
レームと電気的に連結されているので、前記ダイパッド
1がモールド樹脂外に露出されている場合には、このダ
イパッドにも鍍金膜が形成されるであろう。
一つの実施形態を示した図面である。
ド11が前記リードフレームの中央およびコーナータイ
バー12a,12bによって前記リードフレームのサイ
ドレール13と連結されている。パッケージの完了され
た製品の電気的な連結のための前記内部リード15aと
外部リード15bとの間にはダムバー(dam bar)14が
形成されている。しかし、このダムバー14は、モール
ディング工程時に樹脂が前記外部リード15bの方に流
出されることを防止するためのものである。前記リード
フレーム10には、またモールディングされる樹脂が注
入されるゲート16と、前記リードフレームを移送する
ためのスリット17が形成されている。
リードフレーム10は次のような順序によって製造され
る。前記リードフレームが願う構造をもつようにする蝕
刻またはスタンピング(stamping)工程から前記ダムバ
ー14と連結される前記コーナータイバー12aを前記
ダイパッド11の側面に形成して前記ダイパッド11を
支持することができるようにする。前記ダイパッド11
とサイドレール13を連結している前記タイバー12b
を切断してから、切断部18にポリイミド等の非伝導性
のテープ19を接着する。このとき、切断される前記切
断部18の幅は、前記絶縁テープ19による前記ダイパ
ッド11の支持役割を確保するために最小化することが
望ましい。このような構造を有する前記リードフレーム
の前記ダイパッド11に半導体チップを載置してワイヤ
ボンディングし、モールド樹脂によって封止してから前
記ダムバー14を切断すると前記ダイパッド11はリー
ドフレームのサイドレール13と電気的に完全に分離さ
れることが分かる。この状態から前記外部リード15b
を表面処理すると、前記ダイパッド11が外部に露出さ
れてあっても前記ダイパッド11には鍍金膜が形成され
ないであろう。また、前記リードフレームの製造工程か
ら前記外部リード11の鍍金までの工程の間には前記絶
縁テープ19とタイバー12aによって前記ダイパッド
11が支持されているので、ワイヤボンディングやモー
ルディング工程は安定的に施工されることができる。
他の実施形態である。
部リード25aと外部リード25bとの間に縦の方向に
ダイパッド21の両側に形成されてあって、トランスフ
ァモールディング工程時に樹脂が外部に流出されること
を防止する。
ッド21の上下に形成されており、タイバー22bは従
来のリードフレーム(図1参照)と同様に前記ダイパッ
ド21とサイドレール23を連結させている。前記タイ
バー22bの両側には補助タイバー22aが形成されて
いる。前記補助タイバー22aはサイドレール23から
突出された形状となっており、前記内部リード25aや
ダイパッド21には連結されていないが、その役割は次
のようである。
バー22bによって前記サイドレール23とダイパッド
21が連結された状態から鍍金処理すると上述の説明の
ように前記ダイパッド21にも鍍金膜が被覆される。し
たがって、前記タイバー22bを切断して電気的に遮断
しなければならない。ところが、鍍金処理は切断された
部分にも鍍金が行なわれるようにするためにモールディ
ング工程の終了後にダムバー24を切断した後に行なわ
れるが、このとき前記タイバー22bまでも切断すると
モールド樹脂は点線28に示した部分まで注入されるの
で、前記ダイパッド21を支持することができないよう
になる。
2aを前記サイドレール23から点線28の内側に突出
されるように形成させると既存のタイバー22bを切断
してもダイパッド21は、補助タイバー22aによって
機械的に支持されることができる。この状態から鍍金工
程を進行すると電気的に絶縁された前記ダイパッド21
には鍍金膜が被覆されないようになる。
ドフレームを利用した前記半導体パッケージの断面図で
ある。
着剤32を使用して前記半導体チップ33を付着する。
モールディング工程によって樹脂36を封止してから、
前記外部リード35bを電気鍍金法等によって表面処理
する。鍍金膜37は前記ダイパッド31が鍍金電極(図
示せず)と絶縁されているので、外部リード35bのみ
被覆されるであろう。
がモールド樹脂外に露出された場合にも電気鍍金法によ
る外部リードを表面処理してもダイパッドには鍍金膜が
形成されないので、パッケージの信頼性の試験途中のパ
ッケージの腐蝕発生を防止することができ、外観の不良
や電気的な不良率を減らすことができる。
が、これは例示的なものに過ぎず、本発明の範囲を限定
させるためのものではない。例えば、図2および図3の
実施形態はタイバーを電気的に絶縁させリードフレーム
のサイドレールとダイパッドを機械的に連結させてやる
ための手段を2つの実施形態として図示したものである
が、本発明の範囲を逸脱しないで各種の変形等が可能で
あるというのは当業者なら容易に理解することができる
であろう。
部リードと外部リードとの間に形成されているダムバー
は前記電気鍍金法による前記外部リードの表面処理の間
に前記サイドレールとダイパッドを機械的には連結させ
て、電気的には絶縁させるので、ダイパッドが外部に露
出された形態のパッケージの前記外部リードを表面処理
するとき、前記ダイパッドに鍍金膜が形成されることを
防止することができる。
絶縁テープによって前記サイドレールとダイパッドを機
械的に連結させるので、リードフレームの製造工程から
前記外部リードの鍍金までの工程の間には前記絶縁テー
プとタイバーによって前記ダイパッドが支持されるた
め、ワイヤボンディングやモールディング工程は安定的
に施工されることができる。
ッドの機械的な連結は前記サイドレールから前記ダイパ
ッドの方に突出された補助タイバーおよびモールド樹脂
によって行なわれるので、前記状態から鍍金工程を進行
すると電気的に絶縁された前記ダイパッドには鍍金膜が
被覆されないようになる。
前記ダイパッドと、前記半導体チップと電気的に連結さ
れるための内部リードと、前記内部リードと一体形とな
っている外部リードと、前記内部リードと外部リードと
の間に形成されているダムバーと、前記ダムバーの両方
の端と連結されているサイドレールと、前記ダイパッド
とサイドレールを連結させるタイバーを具備するリード
フレームを製造する段階と、前記半導体チップを前記リ
ードフレームの前記ダイパッドに付着するダイ付着段階
と、前記リードフレームに樹脂を注入する段階として、
前記ダイパッドの底面が前記注入された樹脂の外部に露
出されるように樹脂を注入するモールディング段階と、
前記リードフレームの前記ダムバーを切断する段階と、
前記モールディング段階から注入された樹脂によって封
止されなかった外部リードを表面処理する段階と、前記
外部リードの表面処理段階は前記リードフレームのサイ
ドレールに鍍金電極を連結して鍍金液の中で酸化還元反
応が発生されるようにする電気鍍金法によって行われて
おり、前記ダイパッドとサイドレールは機械的には連結
されて、電気的には絶縁される段階とを有するので、ダ
イパッドが外部に露出された形態のパッケージの前記外
部リードを表面処理するとき、前記ダイパッドに鍍金膜
が形成されることを防止することができる。
段階は前記タイバーを切断し非伝導性の絶縁テープに前
記切断されたタイバーを連結する段階を包含するので、
リードフレームの製造工程から前記外部リードの鍍金ま
での工程の間には前記絶縁テープとタイバーによって前
記ダイパッドが支持されるため、ワイヤボンディングや
モールディング工程は安定的に施工されることができ
る。
段階は前記サイドレールから前記ダイパッドの方に突出
される補助タイバーを形成する段階を包含するので、ダ
イパッドを支持することができる。
前記補助タイバーが封止樹脂に包含されるので、鍍金膜
はダイパッドが鍍金電極と絶縁されるため、外部リード
のみ被覆されるであろう。
は前記リードフレームの前記タイバーおよびダムバーを
切断する段階であるので、前記状態から鍍金工程を進行
すると電気的に絶縁された前記ダイパッドには鍍金膜が
被覆されないようになる。
形態を示す平面図である。
態を示す平面図である。
導体パッケージとしてリードフレームパッドが封止樹脂
の外部に露出されたパッケージの断面図である。
Claims (10)
- 【請求項1】 半導体チップが実装されるダイパッド
と、前記半導体チップとボンディングワイヤによって電
気的に連結されるための内部リードと、前記内部リード
と一体形となっている外部リードと、前記内部リードと
外部リードとの間に形成されているダムバーと、前記ダ
ムバーの両方の端と連結され、前記外部リードを電気鍍
金法によって表面処理時に鍍金電極の電位が加えられる
サイドレールと、前記ダイパッドとサイドレールを連結
させるタイバーを具備する半導体パッケージにおいて、 前記タイバーは前記電気鍍金法による前記外部リードの
表面処理の間に前記サイドレールとダイパッドを機械的
に連結させて、電気的には絶縁させることを特徴とする
半導体パッケージ。 - 【請求項2】 前記タイバーは非伝導性の絶縁テープに
よって前記サイドレールとダイパッドを機械的に連結さ
せることを特徴とする請求項1記載の半導体パッケー
ジ。 - 【請求項3】 前記ダムバーの一部分は前記ダイパッド
と機械的に電気的に連結されることを特徴とする請求項
2記載の半導体パッケージ。 - 【請求項4】 前記サイドレールとダイパッドの機械的
な連結は前記サイドレールから前記ダイパッドの方に突
出された補助タイバーおよびモールド樹脂によって行な
われることを特徴とする請求項1記載の半導体パッケー
ジ。 - 【請求項5】 半導体チップが実装される前記ダイパッ
ドと、前記半導体チップと電気的に連結されるための内
部リードと、前記内部リードと一体形となっている外部
リードと、前記内部リードと外部リードとの間に形成さ
れているダムバーと、前記ダムバーの両方の端と連結さ
れているサイドレールと、前記ダイパッドとサイドレー
ルを連結させるタイバーを具備するリードフレームを製
造する段階と、 前記半導体チップを前記リードフレームの前記ダイパッ
ドに付着するダイ付着段階と、 前記リードフレームに樹脂を注入する段階として、前記
ダイパッドの底面が前記注入された樹脂の外部に露出さ
れるように樹脂を注入するモールディング段階と、 前記リードフレームの前記ダムバーを切断する段階と、 前記モールディング段階から注入された樹脂によって封
止されなかった外部リードを表面処理する段階と、 前記外部リードの表面処理段階は前記リードフレームの
サイドレールに鍍金電極を連結して鍍金液の中で酸化還
元反応が発生されるようにする電気鍍金法によって行わ
れており、前記ダイパッドとサイドレールは機械的には
連結されて、電気的には絶縁される段階と、 を有することを特徴とする半導体パッケージの製造方
法。 - 【請求項6】 前記リードフレームの製造段階は前記タ
イバーを切断し非伝導性の絶縁テープに前記切断された
タイバーを連結する段階を包含することを特徴とする請
求項5記載の半導体パッケージの製造方法。 - 【請求項7】 前記リードフレームの製造段階は前記ダ
ムバーの一部分と前記ダイパッドを連結させる段階を包
含することを特徴とする請求項5記載の半導体パッケー
ジの製造方法。 - 【請求項8】 前記リードフレームの製造段階は前記サ
イドレールから前記ダイパッドの方に突出される補助タ
イバーを形成する段階を包含することを特徴とする請求
項5記載の半導体パッケージの製造方法。 - 【請求項9】 前記モールディング段階は前記補助タイ
バーが封止樹脂に包含されるようにすることを特徴とす
る請求項8記載の半導体パッケージの製造方法。 - 【請求項10】 前記ダムバーの切断段階は前記リード
フレームの前記タイバーおよびダムバーを切断する段階
であることを特徴とする請求項5記載の半導体パッケー
ジの製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015179737A (ja) * | 2014-03-19 | 2015-10-08 | セイコーインスツル株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (124)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0177744B1 (ko) * | 1995-08-14 | 1999-03-20 | 김광호 | 전기적 특성이 향상된 반도체 장치 |
JPH09260538A (ja) * | 1996-03-27 | 1997-10-03 | Miyazaki Oki Electric Co Ltd | 樹脂封止型半導体装置及び製造方法とその実装構造 |
US5717246A (en) | 1996-07-29 | 1998-02-10 | Micron Technology, Inc. | Hybrid frame with lead-lock tape |
KR100216840B1 (ko) * | 1996-12-06 | 1999-09-01 | 김규현 | 반도체 패키지용 인쇄회로기판 스트립 |
US5907769A (en) * | 1996-12-30 | 1999-05-25 | Micron Technology, Inc. | Leads under chip in conventional IC package |
CN1134839C (zh) * | 1997-12-26 | 2004-01-14 | 三星航空产业株式会社 | 引线框架及涂敷引线框架的方法 |
US6229200B1 (en) | 1998-06-10 | 2001-05-08 | Asat Limited | Saw-singulated leadless plastic chip carrier |
US8330270B1 (en) | 1998-06-10 | 2012-12-11 | Utac Hong Kong Limited | Integrated circuit package having a plurality of spaced apart pad portions |
US7270867B1 (en) | 1998-06-10 | 2007-09-18 | Asat Ltd. | Leadless plastic chip carrier |
US6143981A (en) | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
US6075283A (en) | 1998-07-06 | 2000-06-13 | Micron Technology, Inc. | Downset lead frame for semiconductor packages |
US6281568B1 (en) | 1998-10-21 | 2001-08-28 | Amkor Technology, Inc. | Plastic integrated circuit device package and leadframe having partially undercut leads and die pad |
US6448633B1 (en) | 1998-11-20 | 2002-09-10 | Amkor Technology, Inc. | Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant |
KR100379089B1 (ko) | 1999-10-15 | 2003-04-08 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임 및 이를 이용한 반도체패키지 |
US6847103B1 (en) | 1999-11-09 | 2005-01-25 | Amkor Technology, Inc. | Semiconductor package with exposed die pad and body-locking leadframe |
US6476478B1 (en) | 1999-11-12 | 2002-11-05 | Amkor Technology, Inc. | Cavity semiconductor package with exposed leads and die pad |
KR100421774B1 (ko) * | 1999-12-16 | 2004-03-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
KR100583494B1 (ko) * | 2000-03-25 | 2006-05-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
KR100559664B1 (ko) | 2000-03-25 | 2006-03-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
JP2001308247A (ja) * | 2000-04-19 | 2001-11-02 | Nec Kansai Ltd | リードフレーム及び表面実装型半導体装置 |
US7042068B2 (en) | 2000-04-27 | 2006-05-09 | Amkor Technology, Inc. | Leadframe and semiconductor package made using the leadframe |
KR20020058209A (ko) | 2000-12-29 | 2002-07-12 | 마이클 디. 오브라이언 | 반도체패키지 |
KR100394030B1 (ko) * | 2001-01-15 | 2003-08-06 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
KR100731007B1 (ko) * | 2001-01-15 | 2007-06-22 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
US6605865B2 (en) | 2001-03-19 | 2003-08-12 | Amkor Technology, Inc. | Semiconductor package with optimized leadframe bonding strength |
US6545345B1 (en) | 2001-03-20 | 2003-04-08 | Amkor Technology, Inc. | Mounting for a package containing a chip |
KR100369393B1 (ko) * | 2001-03-27 | 2003-02-05 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법 |
KR100393448B1 (ko) * | 2001-03-27 | 2003-08-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조 방법 |
US6756658B1 (en) | 2001-04-06 | 2004-06-29 | Amkor Technology, Inc. | Making two lead surface mounting high power microleadframe semiconductor packages |
US6790710B2 (en) | 2002-01-31 | 2004-09-14 | Asat Limited | Method of manufacturing an integrated circuit package |
US6611047B2 (en) | 2001-10-12 | 2003-08-26 | Amkor Technology, Inc. | Semiconductor package with singulation crease |
US6798046B1 (en) | 2002-01-22 | 2004-09-28 | Amkor Technology, Inc. | Semiconductor package including ring structure connected to leads with vertically downset inner ends |
US6885086B1 (en) | 2002-03-05 | 2005-04-26 | Amkor Technology, Inc. | Reduced copper lead frame for saw-singulated chip package |
US6608366B1 (en) | 2002-04-15 | 2003-08-19 | Harry J. Fogelson | Lead frame with plated end leads |
US6627977B1 (en) | 2002-05-09 | 2003-09-30 | Amkor Technology, Inc. | Semiconductor package including isolated ring structure |
US6841414B1 (en) | 2002-06-19 | 2005-01-11 | Amkor Technology, Inc. | Saw and etch singulation method for a chip package |
US6867071B1 (en) | 2002-07-12 | 2005-03-15 | Amkor Technology, Inc. | Leadframe including corner leads and semiconductor package using same |
JP4111767B2 (ja) * | 2002-07-26 | 2008-07-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法および小型素子の電気特性検査方法 |
US7732914B1 (en) | 2002-09-03 | 2010-06-08 | Mclellan Neil | Cavity-type integrated circuit package |
US6818973B1 (en) | 2002-09-09 | 2004-11-16 | Amkor Technology, Inc. | Exposed lead QFP package fabricated through the use of a partial saw process |
US6919620B1 (en) | 2002-09-17 | 2005-07-19 | Amkor Technology, Inc. | Compact flash memory card with clamshell leadframe |
US7723210B2 (en) | 2002-11-08 | 2010-05-25 | Amkor Technology, Inc. | Direct-write wafer level chip scale package |
US6905914B1 (en) | 2002-11-08 | 2005-06-14 | Amkor Technology, Inc. | Wafer level package and fabrication method |
US6798047B1 (en) | 2002-12-26 | 2004-09-28 | Amkor Technology, Inc. | Pre-molded leadframe |
US6750545B1 (en) | 2003-02-28 | 2004-06-15 | Amkor Technology, Inc. | Semiconductor package capable of die stacking |
US6927483B1 (en) | 2003-03-07 | 2005-08-09 | Amkor Technology, Inc. | Semiconductor package exhibiting efficient lead placement |
US6794740B1 (en) | 2003-03-13 | 2004-09-21 | Amkor Technology, Inc. | Leadframe package for semiconductor devices |
US20040183166A1 (en) * | 2003-03-17 | 2004-09-23 | Abbott Donald C. | Preplated leadframe without precious metal |
US6879034B1 (en) | 2003-05-01 | 2005-04-12 | Amkor Technology, Inc. | Semiconductor package including low temperature co-fired ceramic substrate |
US7033517B1 (en) | 2003-09-15 | 2006-04-25 | Asat Ltd. | Method of fabricating a leadless plastic chip carrier |
US6921967B2 (en) | 2003-09-24 | 2005-07-26 | Amkor Technology, Inc. | Reinforced die pad support structure |
EP1524693A1 (en) * | 2003-10-13 | 2005-04-20 | Infineon Technologies AG | Leadframe being protected against corrosion |
JP2005163152A (ja) * | 2003-12-05 | 2005-06-23 | Renesas Technology Corp | 電気メッキ方法及び半導体装置の製造方法 |
US7091581B1 (en) | 2004-06-14 | 2006-08-15 | Asat Limited | Integrated circuit package and process for fabricating the same |
US7411289B1 (en) | 2004-06-14 | 2008-08-12 | Asat Ltd. | Integrated circuit package with partially exposed contact pads and process for fabricating the same |
US7595225B1 (en) | 2004-10-05 | 2009-09-29 | Chun Ho Fan | Leadless plastic chip carrier with contact standoff |
US7358119B2 (en) * | 2005-01-12 | 2008-04-15 | Asat Ltd. | Thin array plastic package without die attach pad and process for fabricating the same |
US7348663B1 (en) | 2005-07-15 | 2008-03-25 | Asat Ltd. | Integrated circuit package and method for fabricating same |
US7410830B1 (en) | 2005-09-26 | 2008-08-12 | Asat Ltd | Leadless plastic chip carrier and method of fabricating same |
US7507603B1 (en) | 2005-12-02 | 2009-03-24 | Amkor Technology, Inc. | Etch singulated semiconductor package |
US7572681B1 (en) | 2005-12-08 | 2009-08-11 | Amkor Technology, Inc. | Embedded electronic component package |
US7301225B2 (en) * | 2006-02-28 | 2007-11-27 | Freescale Semiconductor, Inc. | Multi-row lead frame |
US7902660B1 (en) | 2006-05-24 | 2011-03-08 | Amkor Technology, Inc. | Substrate for semiconductor device and manufacturing method thereof |
US7968998B1 (en) | 2006-06-21 | 2011-06-28 | Amkor Technology, Inc. | Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package |
US8014154B2 (en) * | 2006-09-27 | 2011-09-06 | Samsung Electronics Co., Ltd. | Circuit substrate for preventing warpage and package using the same |
US7687893B2 (en) | 2006-12-27 | 2010-03-30 | Amkor Technology, Inc. | Semiconductor package having leadframe with exposed anchor pads |
US7829990B1 (en) | 2007-01-18 | 2010-11-09 | Amkor Technology, Inc. | Stackable semiconductor package including laminate interposer |
US7982297B1 (en) | 2007-03-06 | 2011-07-19 | Amkor Technology, Inc. | Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same |
KR100826360B1 (ko) * | 2007-04-18 | 2008-05-02 | 삼성전기주식회사 | 반도체 패키지용 인쇄회로기판의 제조방법 |
US7977774B2 (en) | 2007-07-10 | 2011-07-12 | Amkor Technology, Inc. | Fusion quad flat semiconductor package |
US7687899B1 (en) | 2007-08-07 | 2010-03-30 | Amkor Technology, Inc. | Dual laminate package structure with embedded elements |
US7777351B1 (en) | 2007-10-01 | 2010-08-17 | Amkor Technology, Inc. | Thin stacked interposer package |
US8089159B1 (en) | 2007-10-03 | 2012-01-03 | Amkor Technology, Inc. | Semiconductor package with increased I/O density and method of making the same |
US7847386B1 (en) | 2007-11-05 | 2010-12-07 | Amkor Technology, Inc. | Reduced size stacked semiconductor package and method of making the same |
US7956453B1 (en) | 2008-01-16 | 2011-06-07 | Amkor Technology, Inc. | Semiconductor package with patterning layer and method of making same |
US7723852B1 (en) | 2008-01-21 | 2010-05-25 | Amkor Technology, Inc. | Stacked semiconductor package and method of making same |
US8067821B1 (en) | 2008-04-10 | 2011-11-29 | Amkor Technology, Inc. | Flat semiconductor package with half package molding |
US7768135B1 (en) | 2008-04-17 | 2010-08-03 | Amkor Technology, Inc. | Semiconductor package with fast power-up cycle and method of making same |
US7808084B1 (en) | 2008-05-06 | 2010-10-05 | Amkor Technology, Inc. | Semiconductor package with half-etched locking features |
US8125064B1 (en) | 2008-07-28 | 2012-02-28 | Amkor Technology, Inc. | Increased I/O semiconductor package and method of making same |
US8184453B1 (en) | 2008-07-31 | 2012-05-22 | Amkor Technology, Inc. | Increased capacity semiconductor package |
US7847392B1 (en) | 2008-09-30 | 2010-12-07 | Amkor Technology, Inc. | Semiconductor device including leadframe with increased I/O |
US7989933B1 (en) | 2008-10-06 | 2011-08-02 | Amkor Technology, Inc. | Increased I/O leadframe and semiconductor device including same |
US8008758B1 (en) | 2008-10-27 | 2011-08-30 | Amkor Technology, Inc. | Semiconductor device with increased I/O leadframe |
US8089145B1 (en) | 2008-11-17 | 2012-01-03 | Amkor Technology, Inc. | Semiconductor device including increased capacity leadframe |
US8072050B1 (en) | 2008-11-18 | 2011-12-06 | Amkor Technology, Inc. | Semiconductor device with increased I/O leadframe including passive device |
US7875963B1 (en) | 2008-11-21 | 2011-01-25 | Amkor Technology, Inc. | Semiconductor device including leadframe having power bars and increased I/O |
US7982298B1 (en) | 2008-12-03 | 2011-07-19 | Amkor Technology, Inc. | Package in package semiconductor device |
US8487420B1 (en) | 2008-12-08 | 2013-07-16 | Amkor Technology, Inc. | Package in package semiconductor device with film over wire |
US8680656B1 (en) | 2009-01-05 | 2014-03-25 | Amkor Technology, Inc. | Leadframe structure for concentrated photovoltaic receiver package |
US20170117214A1 (en) | 2009-01-05 | 2017-04-27 | Amkor Technology, Inc. | Semiconductor device with through-mold via |
US8058715B1 (en) | 2009-01-09 | 2011-11-15 | Amkor Technology, Inc. | Package in package device for RF transceiver module |
US8026589B1 (en) | 2009-02-23 | 2011-09-27 | Amkor Technology, Inc. | Reduced profile stackable semiconductor package |
US7960818B1 (en) | 2009-03-04 | 2011-06-14 | Amkor Technology, Inc. | Conformal shield on punch QFN semiconductor package |
US8575742B1 (en) | 2009-04-06 | 2013-11-05 | Amkor Technology, Inc. | Semiconductor device with increased I/O leadframe including power bars |
US8796561B1 (en) | 2009-10-05 | 2014-08-05 | Amkor Technology, Inc. | Fan out build up substrate stackable package and method |
US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
US8324511B1 (en) | 2010-04-06 | 2012-12-04 | Amkor Technology, Inc. | Through via nub reveal method and structure |
US8294276B1 (en) | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
US8440554B1 (en) | 2010-08-02 | 2013-05-14 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
TWI453831B (zh) | 2010-09-09 | 2014-09-21 | 台灣捷康綜合有限公司 | 半導體封裝結構及其製造方法 |
US8487445B1 (en) | 2010-10-05 | 2013-07-16 | Amkor Technology, Inc. | Semiconductor device having through electrodes protruding from dielectric layer |
US8791501B1 (en) | 2010-12-03 | 2014-07-29 | Amkor Technology, Inc. | Integrated passive device structure and method |
US8390130B1 (en) | 2011-01-06 | 2013-03-05 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
US8648450B1 (en) | 2011-01-27 | 2014-02-11 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands |
TWI557183B (zh) | 2015-12-16 | 2016-11-11 | 財團法人工業技術研究院 | 矽氧烷組成物、以及包含其之光電裝置 |
US8552548B1 (en) | 2011-11-29 | 2013-10-08 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
US9704725B1 (en) | 2012-03-06 | 2017-07-11 | Amkor Technology, Inc. | Semiconductor device with leadframe configured to facilitate reduced burr formation |
US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
US9966330B2 (en) | 2013-03-14 | 2018-05-08 | Vishay-Siliconix | Stack die package |
US9589929B2 (en) * | 2013-03-14 | 2017-03-07 | Vishay-Siliconix | Method for fabricating stack die package |
CN103178041B (zh) * | 2013-03-27 | 2016-05-04 | 日月光封装测试(上海)有限公司 | 导线架框条及封胶方法 |
KR101486790B1 (ko) | 2013-05-02 | 2015-01-28 | 앰코 테크놀로지 코리아 주식회사 | 강성보강부를 갖는 마이크로 리드프레임 |
KR101563911B1 (ko) | 2013-10-24 | 2015-10-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
US20150144389A1 (en) * | 2013-11-22 | 2015-05-28 | Texas Instruments Incorporated | Method of minimizing mold flash during dambar cut |
JP6284397B2 (ja) * | 2014-03-10 | 2018-02-28 | エイブリック株式会社 | 半導体装置及びその製造方法 |
US9673122B2 (en) | 2014-05-02 | 2017-06-06 | Amkor Technology, Inc. | Micro lead frame structure having reinforcing portions and method |
US9425304B2 (en) | 2014-08-21 | 2016-08-23 | Vishay-Siliconix | Transistor structure with improved unclamped inductive switching immunity |
CN104505346A (zh) * | 2014-11-03 | 2015-04-08 | 南通富士通微电子股份有限公司 | 半导体封装工艺 |
US10796986B2 (en) | 2016-03-21 | 2020-10-06 | Infineon Technologies Ag | Leadframe leads having fully plated end faces |
US20190229044A1 (en) * | 2018-01-23 | 2019-07-25 | Nxp B.V. | Lead frame with plated lead tips |
CN111341747A (zh) * | 2018-12-19 | 2020-06-26 | 恩智浦美国有限公司 | 用以改进爬电距离的引线缩短 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5084753A (en) * | 1989-01-23 | 1992-01-28 | Analog Devices, Inc. | Packaging for multiple chips on a single leadframe |
JPH02306690A (ja) * | 1989-05-22 | 1990-12-20 | Toshiba Corp | 表面実装用配線基板の製造方法 |
US4992628A (en) * | 1990-05-07 | 1991-02-12 | Kyocera America, Inc. | Ceramic-glass integrated circuit package with ground plane |
US5177032A (en) * | 1990-10-24 | 1993-01-05 | Micron Technology, Inc. | Method for attaching a semiconductor die to a leadframe using a thermoplastic covered carrier tape |
US5138430A (en) * | 1991-06-06 | 1992-08-11 | International Business Machines Corporation | High performance versatile thermally enhanced IC chip mounting |
US5256598A (en) * | 1992-04-15 | 1993-10-26 | Micron Technology, Inc. | Shrink accommodating lead frame |
NL195026C (nl) * | 1992-04-22 | 2003-06-18 | Yamaha Corporation | Werkwijze voor het bewerken van een raam van elektrische geleiders voor een halfgeleiderelement. |
US5539251A (en) * | 1992-05-11 | 1996-07-23 | Micron Technology, Inc. | Tie bar over chip lead frame design |
US5394607A (en) * | 1993-05-20 | 1995-03-07 | Texas Instruments Incorporated | Method of providing low cost heat sink |
US5459103A (en) * | 1994-04-18 | 1995-10-17 | Texas Instruments Incorporated | Method of forming lead frame with strengthened encapsulation adhesion |
US5471011A (en) * | 1994-05-26 | 1995-11-28 | Ak Technology, Inc. | Homogeneous thermoplastic semi-conductor chip carrier package |
-
1994
- 1994-08-16 KR KR1019940020085A patent/KR0145768B1/ko not_active IP Right Cessation
-
1995
- 1995-08-08 JP JP7202108A patent/JP2552822B2/ja not_active Expired - Fee Related
- 1995-08-10 US US08/513,309 patent/US5710064A/en not_active Expired - Lifetime
- 1995-08-16 TW TW084108564A patent/TW369706B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015179737A (ja) * | 2014-03-19 | 2015-10-08 | セイコーインスツル株式会社 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
TW369706B (en) | 1999-09-11 |
KR0145768B1 (ko) | 1998-08-01 |
KR960009136A (ko) | 1996-03-22 |
US5710064A (en) | 1998-01-20 |
JP2552822B2 (ja) | 1996-11-13 |
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