JPH0869882A - エレクトロルミネッセンス装置 - Google Patents
エレクトロルミネッセンス装置Info
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- 238000003860 storage Methods 0.000 claims abstract description 20
- 230000015556 catabolic process Effects 0.000 claims abstract description 10
- 238000005401 electroluminescence Methods 0.000 claims abstract description 9
- 230000005684 electric field Effects 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 17
- 239000012212 insulator Substances 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 238000001465 metallisation Methods 0.000 abstract description 5
- 238000004020 luminiscence type Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 20
- 238000013461 design Methods 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000011521 glass Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 229910018404 Al2 O3 Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 241001270131 Agaricus moelleri Species 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000003877 atomic layer epitaxy Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B33/00—Electroluminescent light sources
- H05B33/12—Light sources with substantially two-dimensional radiating surfaces
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 金属化ライン数を減少させ、リフレッシュレ
ートを高くし、製造歩留りを高くし、解像度を高くす
る。 【解決手段】 少なくとも、透明電極層170 と、回路層
172 と、前部及び後部誘電体層176, 178間のエレクトロ
ルミネッセンス層174 を含む代表的に３つの層とを設
け、これら３つの層が回路層と透明電極層との間に配置
され、回路層に、データライン102 及び選択ライン108
に結合された第１ゲート装置106 を設け、その出力端を
電荷蓄積装置116 の入力端に結合し、電荷蓄積装置の端
子を第１接地層120 に接続し、回路層に、ブレークダウ
ン領域で動作するトランジスタを有する第２ゲート装置
を設け、このトランジスタには電荷蓄積装置の入力端に
結合したゲートと、第２接地層134 に結合した第１端子
と、画素電極128 に結合した第２端子とを設け、透明電
極層には、第２ゲート装置の動作時に透明電極層と画素
電極との間に電界が発生してルミネッセンス層を発光さ
せる電気信号を流す。
ートを高くし、製造歩留りを高くし、解像度を高くす
る。 【解決手段】 少なくとも、透明電極層170 と、回路層
172 と、前部及び後部誘電体層176, 178間のエレクトロ
ルミネッセンス層174 を含む代表的に３つの層とを設
け、これら３つの層が回路層と透明電極層との間に配置
され、回路層に、データライン102 及び選択ライン108
に結合された第１ゲート装置106 を設け、その出力端を
電荷蓄積装置116 の入力端に結合し、電荷蓄積装置の端
子を第１接地層120 に接続し、回路層に、ブレークダウ
ン領域で動作するトランジスタを有する第２ゲート装置
を設け、このトランジスタには電荷蓄積装置の入力端に
結合したゲートと、第２接地層134 に結合した第１端子
と、画素電極128 に結合した第２端子とを設け、透明電
極層には、第２ゲート装置の動作時に透明電極層と画素
電極との間に電界が発生してルミネッセンス層を発光さ
せる電気信号を流す。
Description
【０００１】
【発明の属する技術分野】本発明は、改善した光学ディ
スプレイを得るための薄膜エレクトロルミネッセンス装
置、特に光学ディスプレイとして用いる改善した能動マ
トリックス薄膜エレクトロルミネッセンス装置（ＡＭＥ
Ｌ）に関するものである。
スプレイを得るための薄膜エレクトロルミネッセンス装
置、特に光学ディスプレイとして用いる改善した能動マ
トリックス薄膜エレクトロルミネッセンス装置（ＡＭＥ
Ｌ）に関するものである。
【０００２】
【従来の技術】ＡＭＥＬ装置は一般に、透明基板（ガラ
ス）上に堆積した酸化錫インジウムとするのが代表的で
ある発光信号発生用の一組の透明な前面電極を有する薄
膜積層体を以って構成されている。前面電極の後ろに堆
積されている前部誘電体層及び後部誘電体層間に透明な
エレクトロルミネッセンス蛍光体（燐光体）層がはさま
れている。後部誘電体層上には画素電極が堆積されてお
り、これら画素電極は代表的に、蛍光体層内で画素が望
まれている各位置に配置された金属又はポリシリコンの
パッドより成っている。画素電極上にはＳｉＯ2 又はガ
ラスのような適切ないかなる材料にもしうる絶縁体層が
堆積されているも、この絶縁体層は後部誘電体層を露出
している。各画素電極に対し一般にＶＩＡと称されてい
る絶縁体層中の孔を設け、絶縁体層上に堆積されている
回路層に画素電極を接続しうるようにするのが好まし
い。この回路層は各画素電極の個々のアドレシングを行
なう。エレクトロルミネッセンス層内の個々の画素は、
回路層が前面電極とそれぞれの画素電極との間に充分な
電界を生ぜしめることにより選択的に発光させることが
できる。
ス）上に堆積した酸化錫インジウムとするのが代表的で
ある発光信号発生用の一組の透明な前面電極を有する薄
膜積層体を以って構成されている。前面電極の後ろに堆
積されている前部誘電体層及び後部誘電体層間に透明な
エレクトロルミネッセンス蛍光体（燐光体）層がはさま
れている。後部誘電体層上には画素電極が堆積されてお
り、これら画素電極は代表的に、蛍光体層内で画素が望
まれている各位置に配置された金属又はポリシリコンの
パッドより成っている。画素電極上にはＳｉＯ2 又はガ
ラスのような適切ないかなる材料にもしうる絶縁体層が
堆積されているも、この絶縁体層は後部誘電体層を露出
している。各画素電極に対し一般にＶＩＡと称されてい
る絶縁体層中の孔を設け、絶縁体層上に堆積されている
回路層に画素電極を接続しうるようにするのが好まし
い。この回路層は各画素電極の個々のアドレシングを行
なう。エレクトロルミネッセンス層内の個々の画素は、
回路層が前面電極とそれぞれの画素電極との間に充分な
電界を生ぜしめることにより選択的に発光させることが
できる。
【０００３】ＡＭＥＬ装置の電気回路図を図１に示す。
それぞれの画素を選択的に発光させる回路層１０は低電
圧トランジスタ１２を以って構成され、この低電圧トラ
ンジスタは約２０ボルトの範囲までの信号を処理するよ
う設計されており、データ信号（電圧信号）を低電圧ト
ランジスタのソース１６に接続されたデータライン１４
から低電圧トランジスタのドレイン１８に通す。ドレイ
ン１８は保持キャパシタ２０に接続され、このキャパシ
タ２０は接地ライン２６に接続されている。ＡＭＥＬ装
置を実際に製造する場合には、キャパシタ２０は一般に
個別の素子として形成されず、低電圧トランジスタのド
レイン１８と、接地ライン２６に結合された高電圧トラ
ンジスタ２８のゲート３０との間のライン４０のキャパ
シタンスとなる。低電圧トランジスタ１２のゲート２２
は、この低電圧トランジスタ１２を動作させてデータ信
号を瞬時記憶用の保持キャパシタ２０に選択的に通すた
めに選択ライン２４に接続されている。データ信号が保
持キャパシタ２０に通された後、代表的に選択ライン２
４がその選択を解除され、これにより保持キャパシタ２
０をデータライン１４から分離する。キャパシタ２０は
印加された電圧を画素の発光に充分な期間維持する。こ
のキャパシタ２０は高電圧トランジスタ２８のゲート３
０にも接続されている。この高電圧トランジスタは（代
表的にディスプレイに印加される最大電圧である）約２
００ボルトの範囲の電圧に耐えるように設計されてい
る。高電圧トランジスタをその端子間に約２００ボルト
を維持するように製造するのは困難であり、費用が嵩
む。又、このような高電圧トランジスタは、高解像度の
ディスプレイを構成する場合に得ることのできないよう
な大面積を必要とする。更に、高電圧トランジスタは価
格的に有効に製造できず、信頼性に欠ける。
それぞれの画素を選択的に発光させる回路層１０は低電
圧トランジスタ１２を以って構成され、この低電圧トラ
ンジスタは約２０ボルトの範囲までの信号を処理するよ
う設計されており、データ信号（電圧信号）を低電圧ト
ランジスタのソース１６に接続されたデータライン１４
から低電圧トランジスタのドレイン１８に通す。ドレイ
ン１８は保持キャパシタ２０に接続され、このキャパシ
タ２０は接地ライン２６に接続されている。ＡＭＥＬ装
置を実際に製造する場合には、キャパシタ２０は一般に
個別の素子として形成されず、低電圧トランジスタのド
レイン１８と、接地ライン２６に結合された高電圧トラ
ンジスタ２８のゲート３０との間のライン４０のキャパ
シタンスとなる。低電圧トランジスタ１２のゲート２２
は、この低電圧トランジスタ１２を動作させてデータ信
号を瞬時記憶用の保持キャパシタ２０に選択的に通すた
めに選択ライン２４に接続されている。データ信号が保
持キャパシタ２０に通された後、代表的に選択ライン２
４がその選択を解除され、これにより保持キャパシタ２
０をデータライン１４から分離する。キャパシタ２０は
印加された電圧を画素の発光に充分な期間維持する。こ
のキャパシタ２０は高電圧トランジスタ２８のゲート３
０にも接続されている。この高電圧トランジスタは（代
表的にディスプレイに印加される最大電圧である）約２
００ボルトの範囲の電圧に耐えるように設計されてい
る。高電圧トランジスタをその端子間に約２００ボルト
を維持するように製造するのは困難であり、費用が嵩
む。又、このような高電圧トランジスタは、高解像度の
ディスプレイを構成する場合に得ることのできないよう
な大面積を必要とする。更に、高電圧トランジスタは価
格的に有効に製造できず、信頼性に欠ける。
【０００４】高電圧トランジスタのソース２９及びドレ
イン３１は接地ライン２６及び画素電極３２にそれぞれ
接続されている。前面電極３４は信号ドライバ３６によ
り附勢されて高交流電圧発光信号を生じる。低電圧トラ
ンジスタ２２が不作動にされた後、キャパシタ２０に蓄
積された電荷により高電圧トランジスタ２８のゲート３
０を駆動するか、或いは低電圧トランジスタ１２を作動
させた際に直接データ信号により高電圧トランジスタ２
８のゲート３０を駆動することにより、画素電極３２が
トランジスタ２８を経て接地ライン２６に電気的に接続
される。画素電極３２を接地ライン２６に接続すること
により、前面電極３４のそれぞれの部分と画素電極３２
との間に充分な電界が生じ、これにより中間のエレクト
ロルミネッセンス層３８から光を放出させる。
イン３１は接地ライン２６及び画素電極３２にそれぞれ
接続されている。前面電極３４は信号ドライバ３６によ
り附勢されて高交流電圧発光信号を生じる。低電圧トラ
ンジスタ２２が不作動にされた後、キャパシタ２０に蓄
積された電荷により高電圧トランジスタ２８のゲート３
０を駆動するか、或いは低電圧トランジスタ１２を作動
させた際に直接データ信号により高電圧トランジスタ２
８のゲート３０を駆動することにより、画素電極３２が
トランジスタ２８を経て接地ライン２６に電気的に接続
される。画素電極３２を接地ライン２６に接続すること
により、前面電極３４のそれぞれの部分と画素電極３２
との間に充分な電界が生じ、これにより中間のエレクト
ロルミネッセンス層３８から光を放出させる。
【０００５】高電圧トランジスタ３０と関連する問題に
加えて、この特定の回路設計を用いることの欠点は、各
ライン、すなわち接地ライン２６、データライン１４、
選択ライン２４及び前面電極３４（発光ライン）の各々
をディスプレイの製造中にある金属化の位置レベルにす
る必要があり、その結果、各レベル位置の金属化を達成
する為に価格及び処理の複雑性が増大するということで
ある。１つ又はそれ以上のラインを省略できれば、製造
費及び処理の複雑性を低めることができる。
加えて、この特定の回路設計を用いることの欠点は、各
ライン、すなわち接地ライン２６、データライン１４、
選択ライン２４及び前面電極３４（発光ライン）の各々
をディスプレイの製造中にある金属化の位置レベルにす
る必要があり、その結果、各レベル位置の金属化を達成
する為に価格及び処理の複雑性が増大するということで
ある。１つ又はそれ以上のラインを省略できれば、製造
費及び処理の複雑性を低めることができる。
【０００６】１つの金属化ラインを省略するように設計
変更した回路層５０を図２に示す。この設計変更は、高
電圧トランジスタ５４のソース５７をデータライン５５
に接続し、キャパシタ５６を接地することを含む。この
回路層５０によれば接地ライン２６の省略により、必要
とするライン数を４本から３本に減少させる。この設計
のものは、リフレッシュレートが低い場合に適切に動作
する。しかし、この設計のものは、達成しうる最大リフ
レッシュレートを著しく制限する。その理由は、高電圧
トランジスタ５４がデータライン５５に接続されている
為にデータ信号を画素の発光と同時にキャパシタ５６に
蓄積できない為である。かかる問題の一例として、高デ
ータビットがデータライン５５に書込まれる場合、選択
ライン６１が低電圧トランジスタ５８のゲート５９を駆
動していれば、この低電圧トランジスタ５８がキャパシ
タ５６に電荷を供給する。これにより高電圧トランジス
タ５４のゲート６６に高電圧を与える。しかし、この高
電圧トランジスタ５４は動作しない。その理由は、これ
と同時に高データビットのデータ信号も高電圧トランジ
スタ５４のドレイン５７に与えられる為である。従っ
て、螢光体層中のそれぞれの画素を、これが前もってオ
ンしていた場合或いはオフとなっていた場合でもターン
・オフせしめて発光（ターン・オン）を遅延させてしま
う。その理由は、高電圧トランジスタ５４が動作される
まで、前面電極６５とそれぞれの画素電極６４との間に
充分な電界が生じない為である。高電圧トランジスタの
ゲート６６が高電圧となり且つデータライン５５が接地
されるまで高電圧トランジスタ５４は動作しない。
変更した回路層５０を図２に示す。この設計変更は、高
電圧トランジスタ５４のソース５７をデータライン５５
に接続し、キャパシタ５６を接地することを含む。この
回路層５０によれば接地ライン２６の省略により、必要
とするライン数を４本から３本に減少させる。この設計
のものは、リフレッシュレートが低い場合に適切に動作
する。しかし、この設計のものは、達成しうる最大リフ
レッシュレートを著しく制限する。その理由は、高電圧
トランジスタ５４がデータライン５５に接続されている
為にデータ信号を画素の発光と同時にキャパシタ５６に
蓄積できない為である。かかる問題の一例として、高デ
ータビットがデータライン５５に書込まれる場合、選択
ライン６１が低電圧トランジスタ５８のゲート５９を駆
動していれば、この低電圧トランジスタ５８がキャパシ
タ５６に電荷を供給する。これにより高電圧トランジス
タ５４のゲート６６に高電圧を与える。しかし、この高
電圧トランジスタ５４は動作しない。その理由は、これ
と同時に高データビットのデータ信号も高電圧トランジ
スタ５４のドレイン５７に与えられる為である。従っ
て、螢光体層中のそれぞれの画素を、これが前もってオ
ンしていた場合或いはオフとなっていた場合でもターン
・オフせしめて発光（ターン・オン）を遅延させてしま
う。その理由は、高電圧トランジスタ５４が動作される
まで、前面電極６５とそれぞれの画素電極６４との間に
充分な電界が生じない為である。高電圧トランジスタの
ゲート６６が高電圧となり且つデータライン５５が接地
されるまで高電圧トランジスタ５４は動作しない。
【０００７】データの書込みとそれぞれの画素の発光と
を同時にしうる能力を有さないという制限の為に、画素
の発光時間がデータの書込みに要する期間だけ減少され
る。この制限はリフレッシュレートが低い場合にはそれ
ほど問題とならないが、一般的なグレースケール手法を
用いる場合には大きな問題となる。その理由は、ディス
プレイ全体を各スクリーンリフレッシュ中必要とするグ
レースケールの個数に相当する回数だけ更新する必要が
ある為である。換言すれば、グレースケールディスプレ
イを用いる場合、通常の場合よりも著しく高いレートで
画素をターン・オン及びターン・オフさせる必要があ
り、データを書込むのに必要とする期間が発光時間に比
べて可成りの時間を占める。
を同時にしうる能力を有さないという制限の為に、画素
の発光時間がデータの書込みに要する期間だけ減少され
る。この制限はリフレッシュレートが低い場合にはそれ
ほど問題とならないが、一般的なグレースケール手法を
用いる場合には大きな問題となる。その理由は、ディス
プレイ全体を各スクリーンリフレッシュ中必要とするグ
レースケールの個数に相当する回数だけ更新する必要が
ある為である。換言すれば、グレースケールディスプレ
イを用いる場合、通常の場合よりも著しく高いレートで
画素をターン・オン及びターン・オフさせる必要があ
り、データを書込むのに必要とする期間が発光時間に比
べて可成りの時間を占める。
【０００８】更に、発光時間が減少するのに比例してデ
ィスプレイの可能な最大輝度を減少せしめるとともに、
データ更新レートをその許容時間が短くなる為に一層速
くする必要も生じる。更に、データを書込むのと、高電
圧トランジスタ５４が動作された際に大きなエレクトロ
ルミネッセンス電流を取出すのとの双方にデータライン
５５を用いている為、このデータライン５５を増大電流
レベルを受け入れうる程度に低抵抗としたラインにする
必要がある。しかし、このような低抵抗のデータライン
５５は製造するのが困難である。更に、データライン５
５を制御するドライバ６０に対する電流取出し（シン
ク）容量を高くする必要がある。
ィスプレイの可能な最大輝度を減少せしめるとともに、
データ更新レートをその許容時間が短くなる為に一層速
くする必要も生じる。更に、データを書込むのと、高電
圧トランジスタ５４が動作された際に大きなエレクトロ
ルミネッセンス電流を取出すのとの双方にデータライン
５５を用いている為、このデータライン５５を増大電流
レベルを受け入れうる程度に低抵抗としたラインにする
必要がある。しかし、このような低抵抗のデータライン
５５は製造するのが困難である。更に、データライン５
５を制御するドライバ６０に対する電流取出し（シン
ク）容量を高くする必要がある。
【０００９】Vanfleteren 氏等著の文献 "Evaluation o
f Ａ６４×６４ CdSe ＴＦＴ Addressed ＡＣＴＦＥＬ
Display Demonstrator" の図１には、ＡＭＥＬエレク
トロルミネッセンス装置を駆動する２トランジスタ−２
キャパシタ回路が開示されている。この回路設計では、
高電圧トランジスタとエレクトロルミネッセンス素子の
組との間にＣV が設けられ、高電圧トランジスタがオフ
である際にこの高電圧トランジスタの電圧を減少せしめ
るようにしている。又、電圧ドライバがＣEL及びＣV を
以って構成され、高電圧トランジスタがブレークダウン
領域で動作しないようになっている。その理由は、高電
圧トランジスタはブレークダウン領域で動作すると自己
破壊されると従来考えられていた為である。上記の文献
に記載された画素のような大型の画素の場合、高電圧ト
ランジスタを扱うにはあまりにも大きくなりすぎるおそ
れのあるピーク電流を生ぜしめる高キャパシタンス値が
ある。更に、大型の画素を用いると、高電圧トランジス
タを破壊する直流電流を生ぜしめるおそれのある微視的
な（極微な）短絡を生ぜしめるおそれが増大する。又、
ＣV の形成には大きな面積及び追加の処理を要し、この
ＣV は高電圧キャパシタであり、製造歩留りを低減させ
るおそれがある。
f Ａ６４×６４ CdSe ＴＦＴ Addressed ＡＣＴＦＥＬ
Display Demonstrator" の図１には、ＡＭＥＬエレク
トロルミネッセンス装置を駆動する２トランジスタ−２
キャパシタ回路が開示されている。この回路設計では、
高電圧トランジスタとエレクトロルミネッセンス素子の
組との間にＣV が設けられ、高電圧トランジスタがオフ
である際にこの高電圧トランジスタの電圧を減少せしめ
るようにしている。又、電圧ドライバがＣEL及びＣV を
以って構成され、高電圧トランジスタがブレークダウン
領域で動作しないようになっている。その理由は、高電
圧トランジスタはブレークダウン領域で動作すると自己
破壊されると従来考えられていた為である。上記の文献
に記載された画素のような大型の画素の場合、高電圧ト
ランジスタを扱うにはあまりにも大きくなりすぎるおそ
れのあるピーク電流を生ぜしめる高キャパシタンス値が
ある。更に、大型の画素を用いると、高電圧トランジス
タを破壊する直流電流を生ぜしめるおそれのある微視的
な（極微な）短絡を生ぜしめるおそれが増大する。又、
ＣV の形成には大きな面積及び追加の処理を要し、この
ＣV は高電圧キャパシタであり、製造歩留りを低減させ
るおそれがある。
【００１０】前記の文献の図２を参照するに、ＡＭＥＬ
装置の主構造は、ガラス層を出発材料とし、次にＩＴ
Ｏ、誘電体、螢光体及び誘電体の層を堆積する処理を行
うことにより構成されている。次に、後者の誘電体層上
に画素電極が堆積され、これに続いて第１Ａｌ2 Ｏ3 層
と、第２Ａｌ2 Ｏ3 層と、これらＡｌ2 Ｏ3 層間の接地
電極層とより成るサンドイッチ層構造体が堆積される。
第２Ａｌ2 Ｏ3 層上には回路層を形成する個々の回路素
子が堆積される。ディスプレイの動作中、ＩＴＯと画素
電極との間に大電圧が存在し、これによりトランジス
タ、特に回路層中の低電圧トランジスタに妨害を及ぼし
やすい漂遊電圧を生じる。第１及び第２Ａｌ 2 Ｏ3 層間
の中間の接地電極層は回路層を漂遊電圧から遮蔽し、こ
れにより回路層の動作に対する妨害のおそれを低減させ
る作用をする。第２Ａｌ2 Ｏ3層はこれを接地電極層上
に堆積する為に極めて多数の微視的な欠陥を先天的に有
し、これにより、個々の回路素子をいかに小さくしうる
かや個々の回路素子が適正に機能しうるようにするかを
制限する。前記の文献に記載されているように、低電力
メモリＴＦＴはＷ（幅）×Ｌ（長さ）＝２５μｍ×１２
５μｍのチャネル寸法を有し、この寸法は高解像度のデ
ィスプレイを構成する場合に全く許容しえないものであ
る。前記の文献で用いられているこのようなチャネル寸
法及び回路によれば１インチ（2.54cm）当たり１００画
素程度の最大解像度を与えるにすぎない。
装置の主構造は、ガラス層を出発材料とし、次にＩＴ
Ｏ、誘電体、螢光体及び誘電体の層を堆積する処理を行
うことにより構成されている。次に、後者の誘電体層上
に画素電極が堆積され、これに続いて第１Ａｌ2 Ｏ3 層
と、第２Ａｌ2 Ｏ3 層と、これらＡｌ2 Ｏ3 層間の接地
電極層とより成るサンドイッチ層構造体が堆積される。
第２Ａｌ2 Ｏ3 層上には回路層を形成する個々の回路素
子が堆積される。ディスプレイの動作中、ＩＴＯと画素
電極との間に大電圧が存在し、これによりトランジス
タ、特に回路層中の低電圧トランジスタに妨害を及ぼし
やすい漂遊電圧を生じる。第１及び第２Ａｌ 2 Ｏ3 層間
の中間の接地電極層は回路層を漂遊電圧から遮蔽し、こ
れにより回路層の動作に対する妨害のおそれを低減させ
る作用をする。第２Ａｌ2 Ｏ3層はこれを接地電極層上
に堆積する為に極めて多数の微視的な欠陥を先天的に有
し、これにより、個々の回路素子をいかに小さくしうる
かや個々の回路素子が適正に機能しうるようにするかを
制限する。前記の文献に記載されているように、低電力
メモリＴＦＴはＷ（幅）×Ｌ（長さ）＝２５μｍ×１２
５μｍのチャネル寸法を有し、この寸法は高解像度のデ
ィスプレイを構成する場合に全く許容しえないものであ
る。前記の文献で用いられているこのようなチャネル寸
法及び回路によれば１インチ（2.54cm）当たり１００画
素程度の最大解像度を与えるにすぎない。
【００１１】望ましいディスプレイ構造は、ＡＭＥＬ回
路層に必要とするライン数を最少にするとともに著しく
小形のトランジスタ及びその他の回路素子を用いうるよ
うにし、１インチ当たり２０００画素の範囲までの高解
像度ディスプレイを製造しうるようにしたディスプレイ
構造である。更に最大リフレッシュレートを大きくして
グレースケールを多くする設計を行う必要がある。
路層に必要とするライン数を最少にするとともに著しく
小形のトランジスタ及びその他の回路素子を用いうるよ
うにし、１インチ当たり２０００画素の範囲までの高解
像度ディスプレイを製造しうるようにしたディスプレイ
構造である。更に最大リフレッシュレートを大きくして
グレースケールを多くする設計を行う必要がある。
【００１２】
【発明が解決しようとする課題】本発明は、少なくと
も、透明電極層と、回路層と、エレクトロルミネッセン
ス層及び誘電体層を含む少なくとも２つの層とを有する
複数の層を具え、上記の少なくとも２つの層が前記の回
路層と前記の透明電極層との間に配置されているエレク
トロルミネッス装置を提供することにより、従来技術の
前述した欠点を解決する。
も、透明電極層と、回路層と、エレクトロルミネッセン
ス層及び誘電体層を含む少なくとも２つの層とを有する
複数の層を具え、上記の少なくとも２つの層が前記の回
路層と前記の透明電極層との間に配置されているエレク
トロルミネッス装置を提供することにより、従来技術の
前述した欠点を解決する。
【００１３】
【課題を解決するための手段】データライン及び選択ラ
インに結合した第１ゲート装置を前記の回路層に設け、
この第１ゲート装置の出力端を電荷蓄積装置の入力端に
結合する。この電荷蓄積装置には第１接地層に接続した
端子を設ける。前記の回路層には、更に、ブレークダウ
ン領域で動作するトランジスタを有する第２ゲート装置
を設ける。このトランジスタには、電荷蓄積装置の入力
端に結合されたゲートと、第２接地層に結合された第１
端子と、画素電極に結合された第２端子とを設ける。前
記の透明電極層に流す電気信号により、第２ゲート装置
の動作時にこの透明電極層と画素電極との間に電界を発
生させてエレクトロルミネッセンス層を発光させるよう
にする。
インに結合した第１ゲート装置を前記の回路層に設け、
この第１ゲート装置の出力端を電荷蓄積装置の入力端に
結合する。この電荷蓄積装置には第１接地層に接続した
端子を設ける。前記の回路層には、更に、ブレークダウ
ン領域で動作するトランジスタを有する第２ゲート装置
を設ける。このトランジスタには、電荷蓄積装置の入力
端に結合されたゲートと、第２接地層に結合された第１
端子と、画素電極に結合された第２端子とを設ける。前
記の透明電極層に流す電気信号により、第２ゲート装置
の動作時にこの透明電極層と画素電極との間に電界を発
生させてエレクトロルミネッセンス層を発光させるよう
にする。
【００１４】本発明の回路設計によれば、第２ゲート装
置と画素電極との間にキャパシタンスを含める従来の必
要性を排除する。かかるキャパシタンスは高解像度ディ
スプレイを構成する必要がある場合に大きな面積を占め
る。金属化ラインの数は、接地ラインを排除し、その代
わり接地層を用いることにより最少とする。又、高電圧
キャパシタを製造する上での処理上の困難性や、全体の
製造歩留りが減少するおそれも低減される。更に、高電
圧キャパシタは回路をブレークダウン領域で動作させる
ように設計することにより最大で２００ボルトを維持す
る必要がなくなる。
置と画素電極との間にキャパシタンスを含める従来の必
要性を排除する。かかるキャパシタンスは高解像度ディ
スプレイを構成する必要がある場合に大きな面積を占め
る。金属化ラインの数は、接地ラインを排除し、その代
わり接地層を用いることにより最少とする。又、高電圧
キャパシタを製造する上での処理上の困難性や、全体の
製造歩留りが減少するおそれも低減される。更に、高電
圧キャパシタは回路をブレークダウン領域で動作させる
ように設計することにより最大で２００ボルトを維持す
る必要がなくなる。
【００１５】本発明の好適例では、後面側に配置する基
板上に前記の回路層を堆積し、第１接地端子及び第２接
地端子を前記の基板の層に電気接続する。又、接地面層
を前部絶縁体層と後部絶縁体層との間にはさみ込み、こ
れら３つの層すべてをエレクトロルミネッセンス層と回
路層との間に配置する。代表的に高純度で殆ど欠陥のな
い材料とした基板の層を含めることにより、従来用いら
れていたものよりも小型のゲート装置を以って前記の回
路層を設計しうる。回路層に小型のゲート装置及びその
他の小型の電気装置を用いることにより、１インチ当た
り２０００画素の範囲の高精細度ディスプレイを構成し
うる。
板上に前記の回路層を堆積し、第１接地端子及び第２接
地端子を前記の基板の層に電気接続する。又、接地面層
を前部絶縁体層と後部絶縁体層との間にはさみ込み、こ
れら３つの層すべてをエレクトロルミネッセンス層と回
路層との間に配置する。代表的に高純度で殆ど欠陥のな
い材料とした基板の層を含めることにより、従来用いら
れていたものよりも小型のゲート装置を以って前記の回
路層を設計しうる。回路層に小型のゲート装置及びその
他の小型の電気装置を用いることにより、１インチ当た
り２０００画素の範囲の高精細度ディスプレイを構成し
うる。
【００１６】
【発明の実施の形態】最初に、改善した回路設計を説明
し、その後、主としてこの回路設計に対し適用する改善
した積層構造体につき説明する。
し、その後、主としてこの回路設計に対し適用する改善
した積層構造体につき説明する。
【００１７】１インチ当たり２０００ラインの範囲の高
解像度のディスプレイを構成するのに形成しうる能動マ
トリックス薄膜エレクトロルミネッセンス装置（ＡＭＥ
Ｌ）に対する改善した回路層１００を図３に示す。この
ようなディスプレイはヘッド装着型又はプロジェクショ
ン型のディスプレイに用いるのが好ましい。この回路層
は、第１ゲート装置１０６の入力端子１０４に電気接続
されたデータライン１０２を有する。この第１ゲート装
置１０６の第１選択入力端１１０には選択ライン１０８
が電気的に接続されている。第１ゲート装置１０６を動
作させるためには選択ライン１０８が附勢され、これに
より、データライン１０２からこれに電気接続された第
１ゲート装置１０６の出力端子１１２に信号（電圧信
号）を供給する。この出力端子１１２は電荷蓄積装置１
１６の第１端子１１４に電気接続されている。この電荷
蓄積装置１１６は第１端子１１４に与えられる電荷を電
荷蓄積装置１１６の第１端子１１４と第１接地端子１１
８との間に蓄積する。第１接地端子１１８は第１接地層
１２０に電気接続されている。第１接地層１２０は、薄
膜エレクトロルミネッセンス装置の積層体中で適切な接
地を与えうる材料のいずれかの適切な層とする。好適な
接地層は後面側に配置する基板層又は積層体の接地面と
する。これらの双方は後に説明する。第１接地端子１１
８には図１に示すような別個の接地ラインを設ける必要
がない。別個の接地ラインを設けると、ディスプレイの
価格及び処理の複雑性を高めてしまう。実際に製造する
ＡＭＥＬディスプレイでは、電荷蓄積装置１１６を一般
に個別の素子として製造せず、接地層と、前記の出力端
子１１２及び第２ゲート装置１２４の第２選択入力端１
２２間のラインとの間のキャパシタンスとする。
解像度のディスプレイを構成するのに形成しうる能動マ
トリックス薄膜エレクトロルミネッセンス装置（ＡＭＥ
Ｌ）に対する改善した回路層１００を図３に示す。この
ようなディスプレイはヘッド装着型又はプロジェクショ
ン型のディスプレイに用いるのが好ましい。この回路層
は、第１ゲート装置１０６の入力端子１０４に電気接続
されたデータライン１０２を有する。この第１ゲート装
置１０６の第１選択入力端１１０には選択ライン１０８
が電気的に接続されている。第１ゲート装置１０６を動
作させるためには選択ライン１０８が附勢され、これに
より、データライン１０２からこれに電気接続された第
１ゲート装置１０６の出力端子１１２に信号（電圧信
号）を供給する。この出力端子１１２は電荷蓄積装置１
１６の第１端子１１４に電気接続されている。この電荷
蓄積装置１１６は第１端子１１４に与えられる電荷を電
荷蓄積装置１１６の第１端子１１４と第１接地端子１１
８との間に蓄積する。第１接地端子１１８は第１接地層
１２０に電気接続されている。第１接地層１２０は、薄
膜エレクトロルミネッセンス装置の積層体中で適切な接
地を与えうる材料のいずれかの適切な層とする。好適な
接地層は後面側に配置する基板層又は積層体の接地面と
する。これらの双方は後に説明する。第１接地端子１１
８には図１に示すような別個の接地ラインを設ける必要
がない。別個の接地ラインを設けると、ディスプレイの
価格及び処理の複雑性を高めてしまう。実際に製造する
ＡＭＥＬディスプレイでは、電荷蓄積装置１１６を一般
に個別の素子として製造せず、接地層と、前記の出力端
子１１２及び第２ゲート装置１２４の第２選択入力端１
２２間のラインとの間のキャパシタンスとする。
【００１８】電荷蓄積装置の第１端子１１４は第２ゲー
ト装置１２４の第２選択入力端１２２にも電気接続され
ている。第２ゲート装置１２４の画素端子１２６は積層
体１３２中の画素電極１２８に電気接続されている。デ
ィスプレイは高解像度ディスプレイとして用いるように
設計する為、画素電極１２８は約２２μｍ×２２μｍ程
度の大きさにするのが好ましい。画素電極１２８の一般
的な大きさの範囲は１０μｍ×１０μｍ〜５０μｍ×５
０μｍにすることができる。第２ゲート装置１２４はブ
レークダウン領域で動作するトランジスタを有し、第２
選択入力端１２２が滅勢された際に第２ゲート装置１２
４の第２接地端子１３０と画素端子１２６との間に予め
決定した電圧を維持するようにする必要がある。積層体
１３２のエレクトロルミネッセンス螢光体層は、この螢
光体層の両端間に１２０ボルト〜２００ボルト（代表的
に使用最大電圧）の範囲の電圧が印加された際に発光す
る。第２ゲート装置１２４は、エレクトロルミネッセン
ス螢光体層が発光しないようにするために約８０ボルト
以上の電圧を保持するように設計する必要がある。画素
がオフの際に高電圧トランジスタが８０ボルトに保持さ
れる場合には、フルオン（２００ボルト）からフルオフ
（０ボルト）までで積層体１３２中の螢光体層に加わる
スイング電圧は１２０ボルトにすぎなくなる。小型の画
素電極を用いることにより、エレクトロルミネッセンス
螢光体層は小型の高品質キャパシタとして作用し、これ
により実際に第２ゲート装置１２４（一般にトランジス
タ）を流れる電流を制限し、これにより動作可能な設計
とする。従って、高電圧トランジスタがブレークダウン
領域で動作しないようにする分圧回路は用いられない。
電流を制限する小型の高品質エレクトロルミネッセンス
キャパシタの場合、ブレークダウン電圧が８０ボルトの
高電圧トランジスタを用いうる。このような８０ボルト
トランジスタはより高電圧のトランジスタよりも信頼性
に富み、その製造に要する面積が少なくて足り、このこ
とは極めて高解像度のディスプレイにとって重要なこと
である。本来的にキャパシタンス値が高くなる大型の画
素電極を用いた従来の低解像度ディスプレイに上述した
のと同じ高電圧トランジスタを用いた場合には、ピーク
電流が高電圧トランジスタに対しあまりにも大きくなっ
てしまい、当業者にとって明らかなようにこの高電圧ト
ランジスタを自己破壊せしめてしまう。更に、大型の画
素電極を用いることにより、微視的な短絡が生じる可能
性が高まり、これにより直流通路が高電圧トランジスタ
を破壊するおそれを生ぜしめる。
ト装置１２４の第２選択入力端１２２にも電気接続され
ている。第２ゲート装置１２４の画素端子１２６は積層
体１３２中の画素電極１２８に電気接続されている。デ
ィスプレイは高解像度ディスプレイとして用いるように
設計する為、画素電極１２８は約２２μｍ×２２μｍ程
度の大きさにするのが好ましい。画素電極１２８の一般
的な大きさの範囲は１０μｍ×１０μｍ〜５０μｍ×５
０μｍにすることができる。第２ゲート装置１２４はブ
レークダウン領域で動作するトランジスタを有し、第２
選択入力端１２２が滅勢された際に第２ゲート装置１２
４の第２接地端子１３０と画素端子１２６との間に予め
決定した電圧を維持するようにする必要がある。積層体
１３２のエレクトロルミネッセンス螢光体層は、この螢
光体層の両端間に１２０ボルト〜２００ボルト（代表的
に使用最大電圧）の範囲の電圧が印加された際に発光す
る。第２ゲート装置１２４は、エレクトロルミネッセン
ス螢光体層が発光しないようにするために約８０ボルト
以上の電圧を保持するように設計する必要がある。画素
がオフの際に高電圧トランジスタが８０ボルトに保持さ
れる場合には、フルオン（２００ボルト）からフルオフ
（０ボルト）までで積層体１３２中の螢光体層に加わる
スイング電圧は１２０ボルトにすぎなくなる。小型の画
素電極を用いることにより、エレクトロルミネッセンス
螢光体層は小型の高品質キャパシタとして作用し、これ
により実際に第２ゲート装置１２４（一般にトランジス
タ）を流れる電流を制限し、これにより動作可能な設計
とする。従って、高電圧トランジスタがブレークダウン
領域で動作しないようにする分圧回路は用いられない。
電流を制限する小型の高品質エレクトロルミネッセンス
キャパシタの場合、ブレークダウン電圧が８０ボルトの
高電圧トランジスタを用いうる。このような８０ボルト
トランジスタはより高電圧のトランジスタよりも信頼性
に富み、その製造に要する面積が少なくて足り、このこ
とは極めて高解像度のディスプレイにとって重要なこと
である。本来的にキャパシタンス値が高くなる大型の画
素電極を用いた従来の低解像度ディスプレイに上述した
のと同じ高電圧トランジスタを用いた場合には、ピーク
電流が高電圧トランジスタに対しあまりにも大きくなっ
てしまい、当業者にとって明らかなようにこの高電圧ト
ランジスタを自己破壊せしめてしまう。更に、大型の画
素電極を用いることにより、微視的な短絡が生じる可能
性が高まり、これにより直流通路が高電圧トランジスタ
を破壊するおそれを生ぜしめる。
【００１９】第２ゲート装置１２４は第２選択入力端１
２２の附勢により導通モードでも動作して第２接地端子
１３０を画素電極１２６に電気接続する。同様に、第２
接地端子１３０は第２接地層１３４に接続されている。
第２接地層１３４は第１接地層１２０と同じ又は異なる
層とすることができる。第２接地端子１３０を接地する
ことにより画素の発光をデータの書込みと同時に行う。
このことは、特に多数のグレースケールを用いた場合
に、リフレッシュレートを高くするのに重要なことであ
る。透明電極１３６は信号ドライバ１３８から電気信号
を流し、第２ゲート装置１２４が動作した際に積層体１
３２中の透明電極層と画素電極１２８との間に電界を発
生させ、これによりエレクトロルミネッセンス螢光体層
を発光させる。
２２の附勢により導通モードでも動作して第２接地端子
１３０を画素電極１２６に電気接続する。同様に、第２
接地端子１３０は第２接地層１３４に接続されている。
第２接地層１３４は第１接地層１２０と同じ又は異なる
層とすることができる。第２接地端子１３０を接地する
ことにより画素の発光をデータの書込みと同時に行う。
このことは、特に多数のグレースケールを用いた場合
に、リフレッシュレートを高くするのに重要なことであ
る。透明電極１３６は信号ドライバ１３８から電気信号
を流し、第２ゲート装置１２４が動作した際に積層体１
３２中の透明電極層と画素電極１２８との間に電界を発
生させ、これによりエレクトロルミネッセンス螢光体層
を発光させる。
【００２０】図４は図３の電気回路図であり、第１ゲー
ト装置１０６がトランジスタ１５０と置き換えられ、電
荷蓄積装置１１６がキャパシタ１５２で置き換えられ、
第２ゲート装置１２４がトランジスタ１５４で置き換え
られている。これらトランジスタはＭＯＳ技術を用いて
製造するのが好ましいが、バイポーラ、ＣＭＯＳ、ＦＥ
Ｔ、ＪＦＥＴ又はＢＩ−ＣＭＯＳのような他の種類のト
ランジスタも用いうる。トランジスタ１５０は約１０ボ
ルトまでの電圧を処理しうる低電圧トランジスタとして
その寸法を最小にするのが好ましい。
ト装置１０６がトランジスタ１５０と置き換えられ、電
荷蓄積装置１１６がキャパシタ１５２で置き換えられ、
第２ゲート装置１２４がトランジスタ１５４で置き換え
られている。これらトランジスタはＭＯＳ技術を用いて
製造するのが好ましいが、バイポーラ、ＣＭＯＳ、ＦＥ
Ｔ、ＪＦＥＴ又はＢＩ−ＣＭＯＳのような他の種類のト
ランジスタも用いうる。トランジスタ１５０は約１０ボ
ルトまでの電圧を処理しうる低電圧トランジスタとして
その寸法を最小にするのが好ましい。
【００２１】ＮチャネルＭＯＳトランジスタを有する図
４に対する時間線図を図５に示す。幾つかの時間遷移を
簡単に説明するに、選択ライン１６０が瞬時２００で低
レベルから高レベルに切換わると、データライン１６２
がキャパシタ１５２を低電圧に維持し、それぞれの画素
を発光させない。瞬時２０２では、選択ライン１６０が
高レベルにあり、データライン１６２が低レベルから高
レベルに切換わって電荷蓄積装置１５２を充電させ、こ
れによりそれぞれの画素を発光させる。画素は、たとえ
データライン１６２の電圧レベルに変化があっても瞬時
２０６まで発光し続ける。その理由は、これらの変化は
選択ライン１６０が滅勢されている間に生じる為であ
る。瞬時２０６では、データラインが低レベルである間
に選択ラインが高レベルに切換わり、キャパシタ１５２
を低レベルに切換え、これによりそれぞれの画素をター
ン・オフさせる。
４に対する時間線図を図５に示す。幾つかの時間遷移を
簡単に説明するに、選択ライン１６０が瞬時２００で低
レベルから高レベルに切換わると、データライン１６２
がキャパシタ１５２を低電圧に維持し、それぞれの画素
を発光させない。瞬時２０２では、選択ライン１６０が
高レベルにあり、データライン１６２が低レベルから高
レベルに切換わって電荷蓄積装置１５２を充電させ、こ
れによりそれぞれの画素を発光させる。画素は、たとえ
データライン１６２の電圧レベルに変化があっても瞬時
２０６まで発光し続ける。その理由は、これらの変化は
選択ライン１６０が滅勢されている間に生じる為であ
る。瞬時２０６では、データラインが低レベルである間
に選択ラインが高レベルに切換わり、キャパシタ１５２
を低レベルに切換え、これによりそれぞれの画素をター
ン・オフさせる。
【００２２】図６を参照するに、ＡＭＥＬ装置を反転構
造を用いて構成する。少なくとも、透明電極層１７０
と、回路層１７２と、前部誘電体層１７６及び後部誘電
体層１７８間にはさまれたエレクトロルミネッセンス螢
光体層１７４を有する代表的に３つの層とを具える複数
の層が設けられる。この３つの層は回路層１７２と透明
電極層１７０との間に配置されている。回路層は後面側
に配置する基板１８０上に形成する。後面側に配置する
基板は高純度のシリコンとし、このシリコン内に回路層
１７２を形成するのが好ましい。次に、前面ガラスプレ
ート１８２を取付ける。好適な製造技術はＡＬＥ（原子
層エピタキシ）である。しかし、他の製造技術も受け入
れうる。図４に示すような回路層の設計は、電気装置に
必要とする寸法及び面積を減少させて１インチ当たり２
０００ラインの範囲のディスプレイを製造しうるように
行う。好適なレイアウトでは低電圧トランジスタを５μ
ｍ×１５μｍの寸法に形成でき、この寸法は従来用いら
れているトランジスタの寸法に較べ著しく減少してい
る。誘電体層上に堆積された５μｍ×１５μｍの範囲の
小型のトランジスタはこの誘電体に固有的に存在する欠
陥の為に適切に機能しなくなる。反転構造のＡＭＥＬデ
ィスプレイは従来設計されていなかった。その理由は、
通常のディスプレイは代表的に１インチ当たり１００ラ
インの解像度を必要とするにすぎず、かかるディスプレ
イは回路層を誘電体層上や、高価な大型のシリコン基板
に代わるガラス基板上に堆積することにより得られる為
である。
造を用いて構成する。少なくとも、透明電極層１７０
と、回路層１７２と、前部誘電体層１７６及び後部誘電
体層１７８間にはさまれたエレクトロルミネッセンス螢
光体層１７４を有する代表的に３つの層とを具える複数
の層が設けられる。この３つの層は回路層１７２と透明
電極層１７０との間に配置されている。回路層は後面側
に配置する基板１８０上に形成する。後面側に配置する
基板は高純度のシリコンとし、このシリコン内に回路層
１７２を形成するのが好ましい。次に、前面ガラスプレ
ート１８２を取付ける。好適な製造技術はＡＬＥ（原子
層エピタキシ）である。しかし、他の製造技術も受け入
れうる。図４に示すような回路層の設計は、電気装置に
必要とする寸法及び面積を減少させて１インチ当たり２
０００ラインの範囲のディスプレイを製造しうるように
行う。好適なレイアウトでは低電圧トランジスタを５μ
ｍ×１５μｍの寸法に形成でき、この寸法は従来用いら
れているトランジスタの寸法に較べ著しく減少してい
る。誘電体層上に堆積された５μｍ×１５μｍの範囲の
小型のトランジスタはこの誘電体に固有的に存在する欠
陥の為に適切に機能しなくなる。反転構造のＡＭＥＬデ
ィスプレイは従来設計されていなかった。その理由は、
通常のディスプレイは代表的に１インチ当たり１００ラ
インの解像度を必要とするにすぎず、かかるディスプレ
イは回路層を誘電体層上や、高価な大型のシリコン基板
に代わるガラス基板上に堆積することにより得られる為
である。
【００２３】個々の回路素子１８４ａ，１８４ｂ，１８
４ｃ及び１８４ｄは一般にＶＩＡと称する中間層中の孔
を貫通する金属層によりそれぞれの画素電極１８６ａ，
１８６ｂ，１８６ｃ及び１８６ｄに接続されている。こ
れらの中間層は、第１分離層１８８と、第２分離層１９
０と、これらの中間に配置され、アルミニウムとするの
が好ましい接地平面１９２とである。分離層１８８及び
１９０はガラス又はＳｉＯ2 から形成するのが好まし
い。ディスプレイの動作中画素電極１８６ａ〜ｄに高電
圧が存在し、これらの高電圧により回路層１７２中のト
ランジスタに妨害を及ぼすおそれがある。しかし、接地
平面１９２を設けることにより、画素電極における電圧
が回路素子１８４ａ〜ｄから遮蔽される。このことは低
電圧トランジスタに対し特に重要となる。その理由は、
低電圧トランジスタが動作する電圧余裕度が小さい為で
ある。回路素子１８４ａ〜ｄに対する接地層は後面側に
配置する基板１８０又は接地平面１９２とするのが好ま
しい。又、大きな接地平面１９２は、８０ボルトトラン
ジスタのような低ブレークダウン電圧の高電圧トランジ
スタの信頼性を高めるのに役立つ。更に、良好な接地平
面１９２又は基板１８０は高抵抗のデータライン１０２
を用いうるようにする。
４ｃ及び１８４ｄは一般にＶＩＡと称する中間層中の孔
を貫通する金属層によりそれぞれの画素電極１８６ａ，
１８６ｂ，１８６ｃ及び１８６ｄに接続されている。こ
れらの中間層は、第１分離層１８８と、第２分離層１９
０と、これらの中間に配置され、アルミニウムとするの
が好ましい接地平面１９２とである。分離層１８８及び
１９０はガラス又はＳｉＯ2 から形成するのが好まし
い。ディスプレイの動作中画素電極１８６ａ〜ｄに高電
圧が存在し、これらの高電圧により回路層１７２中のト
ランジスタに妨害を及ぼすおそれがある。しかし、接地
平面１９２を設けることにより、画素電極における電圧
が回路素子１８４ａ〜ｄから遮蔽される。このことは低
電圧トランジスタに対し特に重要となる。その理由は、
低電圧トランジスタが動作する電圧余裕度が小さい為で
ある。回路素子１８４ａ〜ｄに対する接地層は後面側に
配置する基板１８０又は接地平面１９２とするのが好ま
しい。又、大きな接地平面１９２は、８０ボルトトラン
ジスタのような低ブレークダウン電圧の高電圧トランジ
スタの信頼性を高めるのに役立つ。更に、良好な接地平
面１９２又は基板１８０は高抵抗のデータライン１０２
を用いうるようにする。
【００２４】本発明の他の実施例では、後部誘電体層か
前部誘電体層のいずれかを省略しうる。前述した言葉及
び表現は説明のためのみに用いたものでこれらに限定さ
れるものではなく、図示の及び説明した特徴と等価なも
のは本発明に含まれるべきものである。
前部誘電体層のいずれかを省略しうる。前述した言葉及
び表現は説明のためのみに用いたものでこれらに限定さ
れるものではなく、図示の及び説明した特徴と等価なも
のは本発明に含まれるべきものである。
【図１】接地ラインを含むＡＭＥＬ回路設計の電気回路
を示す線図である。
を示す線図である。
【図２】高電圧トランジスタのソースがデータラインに
接続されているＡＭＥＬ回路設計の電気回路を示す線図
である。
接続されているＡＭＥＬ回路設計の電気回路を示す線図
である。
【図３】本発明により構成したＡＭＥＬ回路設計の一実
施例を示すブロック線図である。
施例を示すブロック線図である。
【図４】図３のＡＭＥＬ回路の例示的電気回路を示す線
図である。
図である。
【図５】図４の回路設計に対する信号タイミングを示す
線図である。
線図である。
【図６】本発明により構成した例示的な反転構造のＡＭ
ＥＬ装置を示す断面図である。
ＥＬ装置を示す断面図である。
１００ 回路層 １０２ データライン １０６ 第１ゲート装置 １０８ 選択ライン １１０ 第１選択入力端 １１６ 電荷蓄積装置 １１８ 第１接地端子 １２０ 第１接地層 １２２ 第２選択入力端 １２４ 第２ゲート装置 １２８ 画素電極 １３０ 第２接地端子 １３２ 積層体 １３４ 第２接地層 １３６ 透明電極 １７０ 透明電極層 １７２ 回路層 １７４ エレクトロルミネッセンス螢光体層 １７６ 前部誘電体層 １７８ 後部誘電体層 １８０ 基板 １８２ 前面ガラスプレート １８４ 回路素子 １８６ 画素電極 １８８ 第１分離層 １９０ 第２分離層 １９２ 接地平面
Claims (9)
- 【請求項１】 少なくとも、透明電極層と、回路層と、
前記透明電極層及び回路層間に配置され、エレクトロル
ミネッセンス層及び誘電体層を有する少なくとも２つの
層とを含む複数の層を具えるエレクトロルミネッセンス
装置において、 (a) 前記の回路層が、(i) 第１接地層に接続された端子
を有する電荷蓄積装置の入力端に結合された出力端を有
するとともにデータライン及び選択ラインに結合された
第１ゲート装置と、(ii) 前記の電荷蓄積装置の前記の
入力端に結合されたゲートと、第２接地層に結合された
第１端子と、画素電極に結合された第２端子とを有する
トランジスタであってブレークダウン領域で動作する当
該トランジスタを有する第２ゲート装置とを有してお
り、 (b) 前記の透明電極層は、前記の第２ゲート装置の動作
時にこの透明電極層と前記の画素電極との間に電界を発
生させて前記のエレクトロルミネッセンス層を発光させ
るような電気信号を流すようになっていることを特徴と
するエレクトロルミネッセンス装置。 - 【請求項２】 請求項１に記載のエレクトロルミネッセ
ンス装置において、前記の回路層は、後面側に配置され
た基板上に堆積されていることを特徴とするエレクトロ
ルミネッセンス装置。 - 【請求項３】 請求項２に記載のエレクトロルミネッセ
ンス装置において、前記の第１接地層及び前記の第２接
地層が前記の基板であることを特徴とするエレクトロル
ミネッセンス装置。 - 【請求項４】 請求項１に記載のエレクトロルミネッセ
ンス装置において、前部絶縁体層及び後部絶縁体層間に
はさまれた接地平面を有する少なくとも３つの追加の層
が設けられ、この追加の３つのすべての層が前記のエレ
クトロルミネッセンス層及び前記の回路層間に配置され
ていることを特徴とするエレクトロルミネッセンス装
置。 - 【請求項５】 請求項１に記載のエレクトロルミネッセ
ンス装置において、(a) 前部絶縁体層及び後部絶縁体層
間にはさまれた接地平面を含む少なくとも３つの追加の
層が設けられ、これら３つのすべての層が前記のエレク
トロルミネッセンス層と前記の回路層との間に配置さ
れ、(b) 前記の第１接地層が前記の基板であり、(c) 前
記の第２接地層が前記の接地平面であることを特徴とす
るエレクトロルミネッセンス装置。 - 【請求項６】 請求項２に記載のエレクトロルミネッセ
ンス装置において、(a) 前部絶縁体層及び後部絶縁体層
間にはさまれた接地平面を含む少なくとも３つの追加の
層が設けられ、これら３つのすべての層が前記のエレク
トロルミネッセンス層と前記の回路層との間に配置さ
れ、(b) 前記の第１接地層が前記の接地平面であり、
(c) 前記の第２接地層が前記の基板であることを特徴と
するエレクトロルミネッセンス装置。 - 【請求項７】 請求項１に記載のエレクトロルミネッセ
ンス装置において、前記の画素電極の寸法が２２μm ×
２２μm 程度であることを特徴とするエレクトロルミネ
ッセンス装置。 - 【請求項８】 請求項１に記載のエレクトロルミネッセ
ンス装置において、前記の第１ゲート装置が５μm ×１
５μm の寸法のトランジスタを有していることを特徴と
するエレクトロルミネッセンス装置。 - 【請求項９】 (a) 少なくとも透明電極層と、回路層
と、前記透明電極層及び回路層間に配置されエレクトロ
ルミネッセンス層及び誘電体層を有する少なくとも２つ
の層とを含む複数の層を具え、 (b) 前記の回路層が、後面側に配置された基板上に堆積
され、 (c) 前記の回路層が、(i) 選択ラインの附勢によりデー
タラインを電荷蓄積装置に電気接続する第１ゲート装置
と、(ii)第１接地点と第２ゲート装置との間に電気接続
された前記の電荷蓄積装置と、(iii) 前記の電荷蓄積装
置の活性化により画素電極を第２接地点に電気接続する
前記の第２ゲート装置とを具え、 (d) 前記の透明電極層は、前記の第２ゲート装置の動作
時にこの透明電極層と前記の画素電極との間に電界を発
生させて前記のエレクトロルミネッセンス層を発光させ
るような電気信号を流すようになっていることを特徴と
するエレクトロルミネッセンス装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/293144 | 1994-08-19 | ||
| US08/293,144 US5463279A (en) | 1994-08-19 | 1994-08-19 | Active matrix electroluminescent cell design |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0869882A true JPH0869882A (ja) | 1996-03-12 |
Family
ID=23127830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7207184A Pending JPH0869882A (ja) | 1994-08-19 | 1995-08-14 | エレクトロルミネッセンス装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5463279A (ja) |
| EP (1) | EP0701238B1 (ja) |
| JP (1) | JPH0869882A (ja) |
| DE (1) | DE69521655T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100559077B1 (ko) * | 1997-04-14 | 2006-06-29 | 트랜스퍼시픽 아이피 리미티드 | 능동매트릭스유기물발광다이오드(amoled)디스플레이화소구조물및그를위한데이터로드/발광회로 |
Families Citing this family (35)
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|---|---|---|---|---|
| US5877735A (en) * | 1995-06-23 | 1999-03-02 | Planar Systems, Inc. | Substrate carriers for electroluminescent displays |
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| US6011352A (en) * | 1996-11-27 | 2000-01-04 | Add-Vision, Inc. | Flat fluorescent lamp |
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- 1995-08-07 DE DE69521655T patent/DE69521655T2/de not_active Expired - Fee Related
- 1995-08-14 JP JP7207184A patent/JPH0869882A/ja active Pending
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| DE69521655T2 (de) | 2002-05-08 |
| EP0701238A2 (en) | 1996-03-13 |
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