JPH086810A - Logic circuit simulation device - Google Patents

Abstract

PURPOSE:To verify a system including a logic circuit, a CPU, and its program without making a board for evaluation by providing a simulation part with an ICE control function and a transmitting and receiving function for data. CONSTITUTION:A simulation core 14 once obtaining data to be inputted to the CPU from a memory 13 passes the process to an ICE driver 14b and stores the data in a memory 21a. At interface part 20, a timing address control part 23 outputs the data from the memory 21a to an ICE 30, which performs simulation and also stores the result in a memory 21b. The ICE driver 14b reads the data out of the memory 21b and returns the process to the simulation core 14, thus completing the simulation.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＣＰＵ(central proce
ssing unit) のプログラム動作をエミュレーションする
ためのＩＣＥ(in circuit emulation)を接続する論理回
路シミュレーション装置に関するものである。The present invention relates to a CPU (central processing unit).
The present invention relates to a logic circuit simulation device for connecting an ICE (in circuit emulation) for emulating a program operation of a ssing unit).

【０００２】[0002]

【従来の技術】図２は従来の論理回路とＣＰＵとそのプ
ログラムを含むシステムの検証を行なうための装置（治
具）の構成を示している。図２において、評価用ボード
４０は、設計された論理回路を実際に基板上に構成した
ものであり、これをＩＣＥ５０と接続することによりシ
ステムを構成する。測定器６０は、ハードウェアの動作
を検証するための装置であり、評価用ボード４０と接続
される。2. Description of the Related Art FIG. 2 shows the structure of a conventional device (jig) for verifying a system including a logic circuit, a CPU and its program. In FIG. 2, the evaluation board 40 is one in which a designed logic circuit is actually formed on a board, and the system is formed by connecting this to the ICE 50. The measuring device 60 is a device for verifying the operation of hardware, and is connected to the evaluation board 40.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、上記従
来例では、一度評価用ボード４０が完成しない限りシス
テムの検証をすることができないという問題があった。
また、ハードウェアの検証は、評価用ボード４０の基板
上に測定器６０を接続して行なうため、測定個所および
時間に制限があり、このため、不具合が認められた際の
原因特定が容易にできないという問題があった。さら
に、ハードウェアに不具合が発見された場合、評価用ボ
ード４０の修正が必要となり、新たな治具の完成までに
多くの時間が費やされてしまい、効率的な設計開発を行
なうことが難しいという問題があった。However, the above-mentioned conventional example has a problem that the system cannot be verified unless the evaluation board 40 is completed once.
Further, since the hardware verification is performed by connecting the measuring device 60 on the board of the evaluation board 40, there is a limitation on the measurement point and time, and therefore, when a defect is recognized, the cause can be easily identified. There was a problem that I could not. Furthermore, when a defect is found in the hardware, the evaluation board 40 needs to be corrected, and it takes a lot of time to complete a new jig, which makes it difficult to perform efficient design development. There was a problem.

【０００４】本発明は、このような従来の問題を解決す
るものであり、評価用ボードを作成することなくシステ
ムの検証を可能にし、効率的な設計開発ができる優れた
論理回路シミュレーション装置を提供することを目的と
するものである。The present invention solves such a conventional problem, and provides an excellent logic circuit simulation apparatus which enables system verification without creating an evaluation board and enables efficient design development. The purpose is to do.

【０００５】[0005]

【課題を解決するための手段】本発明は、上記目的を達
成するために、シミュレーション部にＩＣＥ制御機能お
よびデータの送受信機能を設け、インタフェース部を介
してＩＣＥと接続することにより、シミュレーション部
からＩＣＥの制御およびデータの送受信ができるように
したものである。In order to achieve the above object, the present invention provides a simulation unit with an ICE control function and a data transmission / reception function, and by connecting the ICE through an interface unit, The ICE is controlled and data can be transmitted and received.

【０００６】[0006]

【作用】したがって、本発明によれば、シミュレーショ
ン部からＩＣＥの制御およびデータの送受信を行なうこ
とにより、論理回路シミュレーション装置が、ＩＣＥを
活用したＣＰＵとそのプログラムを含むシステムのシミ
ュレーションが可能になる。Therefore, according to the present invention, by controlling the ICE and transmitting / receiving the data from the simulation unit, the logic circuit simulation apparatus can simulate the system including the CPU and the program utilizing the ICE.

【０００７】[0007]

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本発明の一実施例における
論理回路シミュレーション装置のブロック図である。図
１において、１０はシミュレーション部、２０はインタ
フェース部、３０はＩＣＥである。シミュレーション部
１０は、設計データファイル１１ａとテストパターンフ
ァイル１１ｂとからなる入力データ部１１を持ち、さら
に結果を格納するシミュレーション結果ファイル１２を
備えている。これら入力データ部１１およびシミュレー
ション結果ファイル１２のデータは、メモリ１３に一時
的に格納される。メモリ１３に関する制御は、シミュレ
ーションコア１４ａおよびＩＣＥドライバ１４ｂを有す
る制御部１４によって行なわれる。また、制御部１４
は、キーボード１５からの条件設定を受け付けたり、デ
ィスプレイ１６への出力を制御する機能を有する。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a logic circuit simulation apparatus according to an embodiment of the present invention. In FIG. 1, 10 is a simulation unit, 20 is an interface unit, and 30 is an ICE. The simulation unit 10 has an input data unit 11 including a design data file 11a and a test pattern file 11b, and further includes a simulation result file 12 for storing the result. The data of the input data section 11 and the simulation result file 12 are temporarily stored in the memory 13. The control regarding the memory 13 is performed by the control unit 14 including the simulation core 14a and the ICE driver 14b. In addition, the control unit 14
Has a function of accepting condition setting from the keyboard 15 and controlling output to the display 16.

【０００８】インタフェース部２０は、シミュレーショ
ン部１０からのデータを格納するメモリ２１ａと、ＩＣ
Ｅ３０からのデータを格納するメモリ２１ｂとからなる
速度変換部２１を備えている。また、ＩＣＥ３０とのデ
ータの受け渡しは、バッファ２２を介して行なう。これ
ら速度変換部２１およびバッファ２２に対する制御は、
タイミング・アドレス制御部２３によって行なわれる。The interface section 20 has a memory 21a for storing data from the simulation section 10 and an IC.
A speed conversion unit 21 including a memory 21b for storing data from E30 is provided. The data is transferred to and from the ICE 30 via the buffer 22. The control for the speed conversion unit 21 and the buffer 22 is as follows.
This is performed by the timing / address control unit 23.

【０００９】ＩＣＥ３０は、エミュレーションＣＰＵ３
１およびエミュレーションメモリ３２を有し、エミュレ
ーションＣＰＵ３１の動作モード設定およびエミュレー
ションメモリ３２へのプログラム転送等の制御は、モニ
タ部３３が行なう。The ICE 30 is an emulation CPU 3
1 and the emulation memory 32, the monitor unit 33 controls the operation mode setting of the emulation CPU 31 and program transfer to the emulation memory 32.

【００１０】次に、本実施例における各部の動作につい
て説明する。シミュレーションコア１４ａは、キーボー
ド１５からシミュレーション実行の指示を受けると、設
計データファイル１１ａに含まれるシミュレーション対
象回路のデータ（使用されている素子およびその接続情
報）と、テストパターンファイル１１ｂに含まれるシミ
ュレーション対象回路へ入力すべきデータおよび出力デ
ータ（期待値）とをメモリ１３へ格納する。次に、シミ
ュレーション対象回路の各素子について、メモリ１３に
格納された上記情報をもとに、シミュレーションの最小
単位時間毎にシミュレーションを実行する。通常の素子
（ＮＡＮＤゲート等）であればシミュレーションコア１
４ａのみで、またはＣＰＵであればシミュレーションコ
ア１４ａがＩＣＥドライバ１４ｂおよびインタフェース
部２０を介して、ＩＣＥ３０においてシミュレーション
を実行し、その結果を再びメモリ１３に格納する。同一
時間におけるすべての素子のシミュレーションが完了す
ると、メモリ１３に格納されている結果をシミュレーシ
ョン結果ファイル１２に格納するとともに、やはりメモ
リ１３に格納されている出力データ（期待値）と比較
し、その結果をシミュレーション結果ファイル１２に格
納する。この工程が終了すると、シミュレーションの時
間を最小単位時間進め、メモリ１３に格納されているシ
ミュレーション結果を基に、次の時間でのシミュレーシ
ョンを行なう。このようにしてシミュレーションを繰り
返し、テストパターンファイル１１ｂに示された、また
はキーボード１５から指示された終了時間に達すると、
シミュレーションコア１４ａはシミュレーションを終了
し、キーボード１５から指示された形式（例えば波形
等）で、シミュレーション結果をシミュレーション結果
ファイル１２からメモリ１３を介してディスプレイ１６
へ表示する。Next, the operation of each part in this embodiment will be described. When the simulation core 14a receives a simulation execution instruction from the keyboard 15, the simulation core 14a includes data of a simulation target circuit included in the design data file 11a (used elements and connection information thereof) and a simulation target included in the test pattern file 11b. Data to be input to the circuit and output data (expected value) are stored in the memory 13. Next, for each element of the circuit to be simulated, the simulation is executed for each minimum unit time of the simulation based on the above information stored in the memory 13. If it is an ordinary element (NAND gate, etc.), the simulation core 1
4a only, or if it is a CPU, the simulation core 14a executes the simulation in the ICE 30 via the ICE driver 14b and the interface unit 20, and stores the result in the memory 13 again. When the simulation of all the elements at the same time is completed, the result stored in the memory 13 is stored in the simulation result file 12 and is compared with the output data (expected value) also stored in the memory 13, and the result is compared. Are stored in the simulation result file 12. When this step is completed, the simulation time is advanced by the minimum unit time, and the simulation at the next time is performed based on the simulation result stored in the memory 13. The simulation is repeated in this way, and when the end time indicated in the test pattern file 11b or designated by the keyboard 15 is reached,
The simulation core 14a finishes the simulation and displays the simulation result from the simulation result file 12 via the memory 13 in the format (for example, waveform) instructed by the keyboard 15.
Display to.

【００１１】次に、シミュレーションコア１４ａがＩＣ
Ｅ３０においてＣＰＵのシミュレーションを実行する際
の動作について説明する。シミュレーションコア１４ａ
は、メモリ１３からＣＰＵへ入力するデータを得ると、
その処理をＩＣＥドライバ１４ｂへ引き渡す。ＩＣＥド
ライバ１４ｂでは、インタフェース部２０を通してＩＣ
Ｅ３０とデータを送受信するための制御信号を生成す
る。具体的にはメモリ１３のデータを格納するメモリ２
１ａへのライト信号およびライトアドレス、ＩＣＥ３０
からのデータを格納しているメモリ２１ｂへのリード信
号およびリードアドレス、そしてそれら速度変換部２１
を制御するタイミング・アドレス制御部２３へのタイミ
ング信号である。これらの制御信号により、ＩＣＥドラ
イバ１４ｂは、メモリ１３からＣＰＵへ入力するデータ
をメモリ２１ａへ格納する。ＩＣＥドライバ１４ｂは、
メモリ２１ａにＩＣＥ３０でシミュレーション可能な最
小限のデータを格納すると、タイミング・アドレス制御
部２３へタイミング信号を出力する。インタフェース部
２０では、上記タイミング信号をもとに、タイミング・
アドレス制御部２３がバッファ２２を介してＩＣＥ３０
へクロックを与えるとともに、メモリ２１ａからデータ
を読み出し、バッファ２２を介してデータをＩＣＥ３０
へ出力する。ＩＣＥ３０では、エミュレーションメモリ
３２に格納されているプログラムに従い、エミュレーシ
ョンＣＰＵ３１が上記データに対してシミュレーション
を実行する。このシミュレーション結果は、インタフェ
ース部２０がメモリ２１ａからデータを読み出すのと同
じ速度で、バッファ２２を介してメモリ２１ｂに格納さ
れる。ＩＣＥドライバ１４ｂでは、シミュレーションコ
ア１４ａから処理を引き渡されたシミュレーション時間
に対応した、ＩＣＥ３０でのシミュレーション結果をメ
モリ２１ｂから読み出し、そのデータをメモリ１３に格
納し、処理をシミュレーションコア１４ａへ返す。Next, the simulation core 14a is an IC
The operation when executing the CPU simulation at E30 will be described. Simulation core 14a
Obtains the data to be input to the CPU from the memory 13,
The processing is handed over to the ICE driver 14b. In the ICE driver 14b, the IC is passed through the interface unit 20.
A control signal for transmitting and receiving data to and from E30 is generated. Specifically, the memory 2 that stores the data in the memory 13
1a write signal and write address, ICE30
Signal and read address to the memory 21b that stores the data from the
Is a timing signal to the timing / address control unit 23 for controlling. With these control signals, the ICE driver 14b stores the data input from the memory 13 to the CPU in the memory 21a. The ICE driver 14b is
When the minimum data that can be simulated by the ICE 30 is stored in the memory 21a, a timing signal is output to the timing / address control unit 23. In the interface unit 20, based on the timing signal,
The address control unit 23 transmits the ICE 30 via the buffer 22.
The clock is given to the memory 21a, the data is read from the memory 21a, and the data is transferred to the ICE 30 via the buffer 22.
Output to. In the ICE 30, the emulation CPU 31 executes a simulation on the above data according to a program stored in the emulation memory 32. The simulation result is stored in the memory 21b via the buffer 22 at the same speed as the interface unit 20 reads data from the memory 21a. In the ICE driver 14b, the simulation result in the ICE 30 corresponding to the simulation time when the processing is handed over from the simulation core 14a is read from the memory 21b, the data is stored in the memory 13, and the processing is returned to the simulation core 14a.

【００１２】上記のようにして、シミュレーションコア
１４ａは、ＣＰＵのシミュレーションをＩＣＥドライバ
１４ｂに処理を引き渡し、その結果を得ることによって
シミュレーションを実現する。As described above, the simulation core 14a realizes the simulation by handing over the CPU simulation to the ICE driver 14b and obtaining the result.

【００１３】ここで、インタフェース部２０は、ＩＣＥ
３０でシミュレーションが行なわれていないときはＩＣ
Ｅ３０へブレーク信号を出力する、またはクロック信号
を停止するなどの手段により、ＩＣＥ３０内部の状態を
維持する。これは、通常ＩＣＥ３０でのシミュレーショ
ンの方が論理シミュレーション装置１０よりも速く行な
われるためである。Here, the interface unit 20 uses the ICE
If no simulation is performed on 30, the IC
The state inside ICE 30 is maintained by means such as outputting a break signal to E30 or stopping the clock signal. This is because the simulation in the ICE 30 is usually performed faster than in the logic simulation apparatus 10.

【００１４】このようにして、本実施例によれば、シミ
ュレーション部１０は、インタフェース部２０を介して
接続されたＩＣＥ３０を活用し、従来の論理回路だけで
なく、ＣＰＵとそのプログラムを含めたシミュレーショ
ンを、従来の評価用ボードを用いることなく実現でき
る。また、評価用ボードの代わりにシミュレーション部
１０を備えていることにより、シミュレーション結果フ
ァイル１２に格納されている各素子の、シミュレーショ
ン最小単位時間毎の状態を容易に検証することができ
る。As described above, according to the present embodiment, the simulation unit 10 utilizes the ICE 30 connected via the interface unit 20 to simulate not only the conventional logic circuit but also the CPU and its program. Can be realized without using a conventional evaluation board. Further, by providing the simulation unit 10 instead of the evaluation board, it is possible to easily verify the state of each element stored in the simulation result file 12 for each minimum simulation unit time.

【００１５】[0015]

【発明の効果】本発明は、上記実施例から明らかなよう
に、シミュレーション部にＩＣＥ制御機能およびデータ
の送受信機能を設け、インタフェース部を介してＩＣＥ
と接続することにより、シミュレーション部は、従来の
論理回路だけでなく、ＣＰＵとそのプログラムを含めた
シミュレーションが可能になり、評価用ボードを作成す
ることなくシステムの検証が可能となる。したがって、
多くの工数を費やす評価用ボードの作成・修正時間を省
くことができ、また評価用ボードの代わりにシミュレー
ション部を接続することにより、ハードウェアの解析を
効率的に行なうことが可能となり、効率的な設計開発が
できる。As is apparent from the above embodiment, the present invention provides the simulation unit with the ICE control function and the data transmission / reception function, and the ICE via the interface unit.
By connecting with, the simulation unit can perform simulation including not only the conventional logic circuit but also the CPU and its program, and the system can be verified without creating an evaluation board. Therefore,
Efficient hardware analysis can be performed by saving the time for creating and modifying the evaluation board, which requires a lot of man-hours, and by connecting the simulation unit instead of the evaluation board. You can do various design development.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例におけるＩＣＥを接続する論
理回路シミュレーション装置のブロック図FIG. 1 is a block diagram of a logic circuit simulation device for connecting ICEs in an embodiment of the present invention.

【図２】従来の論理回路とＣＰＵとそのプログラムを含
むシステムの検証を行なうための装置のブロック図FIG. 2 is a block diagram of a device for verifying a system including a conventional logic circuit, a CPU and its program.

【符号の説明】[Explanation of symbols]

１０ シミュレーション部 １１ 入力データ部 １１ａ 設計データファイル １１ｂ テストパターンファイル １２ シミュレーション結果ファイル １３ メモリ １４ 制御部 １４ａ シミュレーションコア １４ｂ ＩＣＥドライバ １５ キーボード １６ ディスプレイ ２０ インタフェース部 ２１ 速度変換部 ２１ａ、２１ｂ メモリ ２２ バッファ ２３ タイミング・アドレス制御部 ３０ ＩＣＥ ３１ エミュレーションＣＰＵ ３２ エミュレーションメモリ ３３ モニタ部 10 simulation part 11 input data part 11a design data file 11b test pattern file 12 simulation result file 13 memory 14 control part 14a simulation core 14b ICE driver 15 keyboard 16 display 20 interface part 21 speed converter 21a, 21b memory 22 buffer 23 timing 23 Address control unit 30 ICE 31 Emulation CPU 32 Emulation memory 33 Monitor unit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ＣＰＵおよびそのプログラムの動作をエ
ミュレーションするＩＣＥと、前記ＩＣＥの制御および
データの送受信機能を有するシミュレーション部と、前
記ＩＣＥと前記シミュレーション部との間に接続されて
内部に一定量のデータ格納できる速度変換部およびその
制御部を有するインタフェース部とを備えた論理回路シ
ミュレーション装置。1. An ICE that emulates an operation of a CPU and its program, a simulation unit having a control function of the ICE and a data transmission / reception function, and a fixed amount of internal connection connected between the ICE and the simulation unit. A logic circuit simulation device comprising a speed conversion unit capable of storing data and an interface unit having a control unit thereof. 【請求項２】 シミュレーション部が、設計データファ
イルおよびテストパターンファイルを有する入力データ
部と、シミュレーション結果を格納するシミュレーショ
ン結果ファイルと、前記入力データ部およびシミュレー
ション結果ファイルのデータを一時的に格納するメモリ
と、シミュレーションコアおよびＩＣＥドライバを有し
て前記メモリを制御する制御部と、前記制御部の条件設
定を行なうキーボードと、シミュレーション結果を表示
するディスプレイとを備えた請求項１記載の論理回路シ
ミュレーション装置。2. A simulation section, an input data section having a design data file and a test pattern file, a simulation result file for storing a simulation result, and a memory for temporarily storing data of the input data section and the simulation result file. 2. The logic circuit simulation apparatus according to claim 1, further comprising: a control unit having a simulation core and an ICE driver to control the memory, a keyboard for setting conditions of the control unit, and a display for displaying a simulation result. .