JPH0865156A - Phase locked oscillator - Google Patents
Phase locked oscillatorInfo
- Publication number
- JPH0865156A JPH0865156A JP6199692A JP19969294A JPH0865156A JP H0865156 A JPH0865156 A JP H0865156A JP 6199692 A JP6199692 A JP 6199692A JP 19969294 A JP19969294 A JP 19969294A JP H0865156 A JPH0865156 A JP H0865156A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- phase
- charge pump
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、例えばディジタル通信
でのビットタイミング(シンボルタイミング)再生等に
おいて、受信データからクロックの抽出を行う位相同期
発振器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked oscillator for extracting a clock from received data in bit timing (symbol timing) reproduction in digital communication, for example.
【0002】[0002]
【従来の技術】一般に、ディジタル通信でのビットタイ
ミング再生におけるタイミング抽出には、PLL(Ph
ase−Locked Loop:位相同期ループ)回
路が用いられている。2. Description of the Related Art Generally, PLL (Ph
An as-Locked Loop (phase-locked loop) circuit is used.
【0003】ディジタル通信では、受信信号に変化の生
じないビット列(同一シンボルの連続)が存在すると、
受信信号からのエッジ抽出が行われないため、位相比較
のできないビット(シンボル)周期が発生することにな
る。In digital communication, if there is a bit string (consecutive of the same symbol) in which a received signal does not change,
Since no edge is extracted from the received signal, a bit (symbol) cycle in which phase comparison is not possible occurs.
【0004】このような間欠的に位相比較が発生するデ
ィジタル通信での受信クロック抽出に用いられるPLL
回路として、位相比較が行われた周期だけチャージポン
プを起動する方式や、その際に発生するアップ/ダウン
チャージによる脈流電圧を除去するためのサンプルホー
ルダを用いた回路などが提案されている。A PLL used for extracting a received clock in digital communication in which such phase comparison occurs intermittently.
As a circuit, a method in which a charge pump is activated only in a period in which phase comparison is performed, a circuit using a sample holder for removing a pulsating current voltage due to up / down charge generated at that time, and the like have been proposed.
【0005】図8は、この様な従来のPLL回路の一構
成例を示すブロック図であり、図9はその動作タイミン
グチャートである。FIG. 8 is a block diagram showing an example of the configuration of such a conventional PLL circuit, and FIG. 9 is an operation timing chart thereof.
【0006】このPLL回路は、後述する電圧制御発振
器(VCO)105より出力されたクロック信号CLK
と受信信号Dataとの位相比較を行う位相比較器10
1を有している。この位相比較器101は、クロック信
号CLKの上昇エッジ位置を基準として受信信号Dat
aの上昇エッジ位置を検出し、その結果によりチャージ
ポンプ102を制御するUp/Down信号を出力す
る。This PLL circuit has a clock signal CLK output from a voltage controlled oscillator (VCO) 105 described later.
Comparator 10 for performing a phase comparison between the received signal Data and the received signal Data
One. The phase comparator 101 uses the rising edge position of the clock signal CLK as a reference for the received signal Dat.
The rising edge position of a is detected, and the Up / Down signal for controlling the charge pump 102 is output according to the result.
【0007】ここで、図9に示すように、Up信号は、
受信信号Dataの上昇エッジで立上がり、クロック信
号CLKの上昇エッジで立ち下がる波形となり、Dow
n信号は、Up信号の下降エッジで立上がり、クロック
信号CLKの下降エッジで立ち下がる波形となる。そし
て、位相比較が行われない周期(図9の時刻t1,t2
を中心とする周期)は、Up/Down信号は発生しな
いようになっている。Here, as shown in FIG. 9, the Up signal is
The waveform rises at the rising edge of the reception signal Data and falls at the rising edge of the clock signal CLK.
The n signal has a waveform that rises at the falling edge of the Up signal and falls at the falling edge of the clock signal CLK. Then, the cycle in which the phase comparison is not performed (time t1, t2 in FIG. 9)
Up), the Up / Down signal is not generated in a period centered on.
【0008】チャージポンプ102は、前記Up/Do
wn信号によりそれぞれ制御される充電電流源102a
及び放電電流源102bと、これら電流源1022a,
102bで発生した電流iを電荷として蓄積するコンデ
ンサ103cとから構成され、位相比較が行われた周期
だけ起動する。The charge pump 102 has the above-mentioned Up / Do.
Charging current source 102a controlled by wn signal
And the discharge current source 102b, these current sources 1022a,
It is composed of a capacitor 103c for accumulating the current i generated in 102b as an electric charge, and is activated only for the period in which the phase comparison is performed.
【0009】そして、前記チャージポンプ102のアッ
プ/ダウンチャージによってコンデンサ103cには電
圧vが生ずる。この電圧vには、位相比較が行われる度
に脈流電圧が発生してしまうので(図9の電圧波形v参
照)、これを除去するためにサンプルホールダ103
は、位相比較器101からのSamp信号によりチャー
ジポンプ102の充放電後の電圧をサンプリングして保
持している(図9の電圧波形v´参照)。A voltage v is generated in the capacitor 103c by the up / down charge of the charge pump 102. Since a pulsating current voltage is generated in this voltage v every time the phase comparison is performed (see the voltage waveform v in FIG. 9), the sample holder 103 is used to remove this.
Hold and sample the voltage after charge / discharge of the charge pump 102 by the Samp signal from the phase comparator 101 and hold it (see voltage waveform v ′ in FIG. 9).
【0010】その後、サンプルホールダ103の出力電
圧v´はフィルタ104を通過して、VCO105の制
御電圧として入力される。After that, the output voltage v'of the sample holder 103 passes through the filter 104 and is input as the control voltage of the VCO 105.
【0011】[0011]
【発明が解決しようとする課題】しかしながら、位相比
較が行われた周期だけチャージポンプを起動する方式の
位相比較器(以下、第1の位相比較器という。例えばI
BM型)を用いた上述した従来のPLL回路では、図9
から明らかなように、受信信号Dataの上昇エッジ位
置とクロック信号CLKの上昇エッジ位置とにつき、定
常的にπ/2のずれが生じてしまう。その結果、位相比
較器101が正常に動作し得る位相差の範囲は、クロッ
ク信号CLKの上昇エッジを中心に±π/2しか確保す
ることができず、正確な位相比較が行えないという問題
があった。However, a phase comparator of the type in which the charge pump is activated only for the period in which the phase comparison is performed (hereinafter referred to as the first phase comparator. For example, I
In the above-mentioned conventional PLL circuit using the BM type), as shown in FIG.
As is clear from the above, a deviation of π / 2 constantly occurs between the rising edge position of the reception signal Data and the rising edge position of the clock signal CLK. As a result, the range of the phase difference in which the phase comparator 101 can normally operate can only secure ± π / 2 around the rising edge of the clock signal CLK, which causes a problem that an accurate phase comparison cannot be performed. there were.
【0012】さらに、この方式のPLL回路では、充電
電流に引き続いて放電電流が発生するため、前述したよ
うに位相比較が行われる周期において三角波状の脈流電
圧が発生してしまう(図9の電圧波形v参照)。一方、
位相比較を行われない周期ではこの脈流電圧も発生しな
いため、VCO105への制御信号の平均電圧が位相比
較が行われる周期と、行われない周期とでずれることに
なり、PLL回路全体野の安定性を損なうことになる。Further, in this type of PLL circuit, since the discharge current is generated subsequent to the charge current, a triangular wave pulsating voltage is generated in the cycle in which the phase comparison is performed as described above (see FIG. 9). See voltage waveform v). on the other hand,
Since this pulsating current voltage is not generated in the cycle in which the phase comparison is not performed, the average voltage of the control signal to the VCO 105 is deviated between the cycle in which the phase comparison is performed and the cycle in which the phase comparison is not performed. Stability will be lost.
【0013】そこで、この脈流電圧を除去するために、
上述したように図8に示すようなサンプルホールダ10
3を用いたPLL回路が提案されている。しかし、この
PLL回路では、位相比較後のチャージポンプ102の
電圧vが確定するのが、クロック信号CLKの上昇エッ
ジから+πの時点(図9参照:Down信号の下降エッ
ジ時点)になるため、位相比較の結果がサンプルホール
ダ102に取り込まれて電圧v´に反映されるまでの平
均時間は、受信信号Dataの上昇エッジ位置から約3
π/2かかることになり、PLL回路の追従特性を遅く
してしまう要因となっていた。Therefore, in order to remove this pulsating voltage,
As described above, the sample holder 10 as shown in FIG.
A PLL circuit using 3 has been proposed. However, in this PLL circuit, the voltage v of the charge pump 102 after phase comparison is determined at the time point of + π from the rising edge of the clock signal CLK (see FIG. 9: time point of the falling edge of the Down signal). The average time until the result of the comparison is taken into the sample holder 102 and reflected in the voltage v ′ is about 3 from the rising edge position of the received signal Data.
It takes π / 2, which is a factor that delays the tracking characteristic of the PLL circuit.
【0014】このように、第1の位相比較器を用いた場
合には種々の問題点が生ずるので、この第1の位相比較
器に代えて、受信信号Dataのエッジ位置とVCOが
発生するクロック信号CLKとの定常位相差を0にでき
(上述したπ/2のずれが生じない)、チャージポンプ
の充放電完了時間を早くできる位相比較器(以下、第2
の位相比較器という。例えばモトローラ型)を用いるこ
とが考えられる。As described above, since various problems occur when the first phase comparator is used, the edge position of the received signal Data and the clock generated by the VCO are used instead of the first phase comparator. The steady phase difference with the signal CLK can be set to 0 (the above-mentioned shift of π / 2 does not occur), and the charge / discharge completion time of the charge pump can be shortened (hereinafter referred to as the second comparator).
Called a phase comparator. For example, it is possible to use a Motorola type).
【0015】しかし、この方式では、位相比較が行われ
ない周期においてもチャージポンプが起動するため、こ
の周期において異常な電圧変動が発生し、PLL回路が
誤動作するという問題があった。そのため、未だに第2
の位相比較器を用いたPLL回路を実現することができ
ず、依然として、上述したPLL回路の追従特性が遅い
等の問題を解決することはできなかった。However, in this method, the charge pump is activated even in the period in which the phase comparison is not performed, so that there is a problem that abnormal voltage fluctuation occurs in this period and the PLL circuit malfunctions. Therefore, it is still the second
It was not possible to realize a PLL circuit using the phase comparator of (1), and it was still impossible to solve the above-mentioned problems such as slow tracking characteristics of the PLL circuit.
【0016】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、位相比較器が
正常に認識できる位相差の範囲を拡大することができる
位相同期発振器を提供することである。またその他の目
的は、VCOを制御するチャージポンプの電圧に不要な
脈流成分の発生がしないようにした位相同期発振器を提
供することである。さらに、その他の目的は、位相比較
が行われなかった周期にも、チャージポンプによる異常
な電圧変動が発生しないようにして誤動作を防止できる
位相同期発振器を提供することである。さらに、その他
の目的は、追従特性を改善した位相同期発振器を提供す
ることである。The present invention has been made to solve the above-mentioned conventional problems, and an object thereof is to provide a phase-locked oscillator capable of expanding the range of the phase difference which can be normally recognized by the phase comparator. Is to provide. Another object is to provide a phase-locked oscillator in which an unnecessary pulsating flow component is not generated in the voltage of the charge pump that controls the VCO. Another object of the present invention is to provide a phase-locked oscillator capable of preventing malfunction by preventing abnormal voltage fluctuation due to the charge pump even in a cycle in which phase comparison is not performed. Still another object is to provide a phase locked oscillator with improved tracking characteristics.
【0017】[0017]
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、クロック信号を基準とした一定の
周期毎に該クロック信号と入力データとの位相比較を行
う位相比較手段と、前記位相比較手段の位相比較結果に
基づいて動作する充電電流源及び放電電流源とこれらの
電流源の出力に応じた電荷を蓄積するコンデンサとを有
するチャージポンプ手段と、前記コンデンサで発生する
電圧を保持するサンプルホールド動作を行うサンプルホ
ールダと、前記位相比較手段による前記位相比較が行わ
れなかった周期でオンし、前記サンプルホールダの保持
電圧を前記チャージポンプの前記コンデンサへフィード
バックするスイッチ手段と、前記サンプルホールド手段
の保持電圧の変化に対して周波数帯域制限を施すフィル
タ手段と、前記フィルタ手段の出力電圧に基づいて発振
周波数が制御され前記クロック信号を出力する電圧制御
発振器とを備えたことにある。In order to achieve the above object, a feature of the present invention is to provide a phase comparison means for performing phase comparison between the clock signal and the input data at every constant cycle with reference to the clock signal. Charge pump means having a charging current source and a discharging current source that operate based on the phase comparison result of the phase comparison means, and a capacitor that stores electric charge according to the output of these current sources, and a voltage generated by the capacitor A sample holder for performing a sample-hold operation for holding, and a switch means for turning on at a period when the phase comparison by the phase comparison means is not performed, and feeding back the holding voltage of the sample holder to the capacitor of the charge pump, Filter means for limiting a frequency band with respect to a change in the holding voltage of the sample and hold means; Based on the output voltage of the filter means in that a voltage controlled oscillator whose oscillation frequency is controlled to output the clock signal.
【0018】また、前記位相比較手段は、前記入力デー
タのエッジを検出し、その検出時にセットされ前記クロ
ック信号の周期の+π時点でクリアされるアップ信号を
出力するエッジ検出手段と、前記クロック信号と同一に
0から+πの期間に亘って出力されるダウン信号及び前
記アップ信号の両信号が前記クロック信号の−πから+
πの周期の間に揃って出力されたことを検出して、ミー
ト信号を出力するサンプリング指示手段と、前記ミート
信号がクロック信号の+π時点でセットされないときに
セット信号を出力するセット信号生成手段とを備え、前
記チャージポンプ手段の前記充電電流源及び前記放電電
流源は、それぞれ前記アップ信号及び前記ダウン信号に
基づいて動作し、前記サンプルホールダは、前記ミート
信号に基づいて前記サンプルホールド動作を行い、前記
スイッチ手段は、前記セット信号に基づいてオンして前
記サンプルホールダの保持電圧を前記チャージポンプの
前記コンデンサへフィードバックするように構成するこ
とが望ましい。The phase comparison means detects the edge of the input data and outputs an up signal which is set at the time of detection and is cleared at + π of the cycle of the clock signal, and the clock signal. Both the down signal and the up signal output over the period of 0 to + π in the same manner as
Sampling instructing means for detecting that all the signals have been output during a period of π and outputting a meet signal, and set signal generating means for outputting a set signal when the meet signal is not set at time + π of the clock signal. The charge current source and the discharge current source of the charge pump means operate based on the up signal and the down signal, respectively, and the sample holder performs the sample hold operation based on the meet signal. It is preferable that the switch means is turned on based on the set signal to feed back the holding voltage of the sample holder to the capacitor of the charge pump.
【0019】また、前記充電電流源及び前記放電電流源
の発生する各電流量は、絶対値がほぼ同一となるように
調整されることが望ましい。Further, it is desirable that the current amounts generated by the charging current source and the discharging current source are adjusted so that their absolute values are substantially the same.
【0020】また、前記スイッチ手段のオン時に、前記
フィルタ手段の出力電圧を前記チャージポンプの前記コ
ンデンサへフィードバックするようにしてもよい。The output voltage of the filter means may be fed back to the capacitor of the charge pump when the switch means is turned on.
【0021】また、前記サンプルホールダの保持電圧を
係数倍する電圧係数倍手段を設け、前記スイッチ手段の
オン時に、前記サンプルホールダの保持電圧を前記電圧
係数倍手段により係数倍して前記チャージポンプの前記
コンデンサへフィードバックすることが望ましい。Further, voltage coefficient multiplying means for multiplying the holding voltage of the sample holder by a coefficient is provided, and when the switch means is turned on, the holding voltage of the sample holder is multiplied by the voltage coefficient multiplying means to multiply the voltage of the charge pump. Feedback to the capacitor is desirable.
【0022】また、前記フィルタ手段の出力電圧を係数
倍する電圧係数倍手段を設け、前記スイッチ手段のオン
時に、前記フィルタ手段の出力電圧を前記電圧係数倍手
段より係数倍して前記チャージポンプの前記コンデンサ
へフィードバックするようにしてもよい。Further, a voltage coefficient multiplying means for multiplying the output voltage of the filter means is provided, and when the switch means is turned on, the output voltage of the filter means is multiplied by a coefficient by the voltage coefficient multiplying means so that Feedback may be provided to the capacitor.
【0023】また、前記サンプルホールダの保持電圧を
係数倍する第1の電圧係数倍手段と、前記フィルタ手段
の出力電圧を係数倍する第2の電圧係数倍手段とを設け
ると共に、前記第1と第2の電圧係数倍手段の各出力電
圧と予め設定された定電圧とを加算する加算手段を設
け、前記スイッチ手段のオン時に、前記加算手段の出力
電圧を前記チャージポンプの前記コンデンサへフィード
バックするようにしてもよい。Further, a first voltage coefficient multiplying means for multiplying the holding voltage of the sample holder by a coefficient and a second voltage coefficient multiplying means for multiplying the output voltage of the filter means by a coefficient are provided. Adding means for adding each output voltage of the second voltage coefficient multiplying means and a preset constant voltage is provided, and the output voltage of the adding means is fed back to the capacitor of the charge pump when the switch means is turned on. You may do it.
【0024】また、前記エッジ検出手段は、前記入力デ
ータの上昇エッジ及び下降エッジを検出してセットされ
前記周期の+π時点でクリアされるアップ信号を出力す
る構成にしてもよい。Further, the edge detecting means may be configured to detect a rising edge and a falling edge of the input data and output an up signal which is set and is cleared at + π point of the cycle.
【0025】[0025]
【作用】上述の如き構成によれば、例えば、位相比較手
段は、クロック信号の上昇エッジ位置を基準として−π
から+πの範囲に検出される入力データのエッジとクロ
ック信号との位相比較を行う。チャージポンプの放電電
流源を制御するダウン信号には、クロック信号自体が用
いられ、0から+πの期間に亘って放電が行われる。ま
た、チャージポンプの充電電流源を制御するアップ信号
は、前記入力データのエッジを検出してセットされ前記
クロック信号の周期の+π時点でクリアされる。入力デ
ータの検出がクロックの周期の0時点で行われるとき、
アップとダウンとが同じ長さの時間発生することとな
り、チャージポンプで発生する電荷の増減がなくなり、
位相同期発振器が定常位相で追従していることになる。According to the above-described structure, for example, the phase comparison means uses -π with the rising edge position of the clock signal as a reference.
The phase of the edge of the input data detected in the range from to + π is compared with the clock signal. The clock signal itself is used as the down signal for controlling the discharge current source of the charge pump, and the discharge is performed over the period from 0 to + π. The up signal for controlling the charging current source of the charge pump is set by detecting the edge of the input data and is cleared at the time point + π of the cycle of the clock signal. When the detection of input data is performed at time 0 of the clock cycle,
Up and down will occur for the same length of time, the increase and decrease of the charge generated by the charge pump will disappear,
The phase-locked oscillator follows the steady phase.
【0026】チャージポンプの充電電流源及び放電電流
源は、各々アップ信号及びダウン信号によって制御され
るが、両電流源の発生する電流量の絶対値がほぼ同じに
なるように調整することにより、両電流源同時に動作し
ているときにはチャージポンプの電荷の変化をほぼ0に
することができる。これにより、アップ信号がクロック
の上昇エッジを基準として、早く発生する場合にはその
時間差分の充電電荷が、遅く発生する場合にはその時間
差分の放電電荷がコンデンサに蓄積される。The charge current source and the discharge current source of the charge pump are controlled by the up signal and the down signal, respectively, but by adjusting so that the absolute values of the current amounts generated by the both current sources are substantially the same, When both current sources are operating at the same time, the change in the charge of the charge pump can be made almost zero. As a result, when the up signal is generated earlier than the rising edge of the clock, the time-difference charge is accumulated, and when the up-signal is late, the time difference discharge is accumulated in the capacitor.
【0027】また、充電電流源及び放電電流源の両電流
源が同時に動作している期間は実質的にはチャージポン
プの電位変動はないので、アップ/ダウン両信号が揃っ
たことを検出するミート信号が発生した時点で、サンプ
ルホールダを起動しこの時の電位を保持する。Further, during the period in which both the charging current source and the discharging current source are operating at the same time, the potential of the charge pump does not substantially fluctuate, so that it is possible to detect that both the up and down signals are met. When a signal is generated, the sample holder is activated and the potential at this time is held.
【0028】前記クロック信号の−πから+πの周期内
に入力データのエッジが検出されなかった時には、ダウ
ン信号のみが発生してチャージポンプの電荷が一方的に
放出されてしまうので、この周期の+πの時点でセット
信号を出力してスイッチ手段をオンし、サンプルホール
ダで保持していた電圧をチャージポンプのコンデンサへ
フィードバックする。これにより、チャージポンプは、
ダウン信号のみが発生して一方的に電荷が放出される前
の電圧に復元される。When the edge of the input data is not detected within the period of -π to + π of the clock signal, only the down signal is generated and the charge of the charge pump is unilaterally discharged. At the time of + π, the set signal is output to turn on the switch means, and the voltage held in the sample holder is fed back to the capacitor of the charge pump. As a result, the charge pump
Only the down signal is generated and the voltage is unidirectionally restored to the voltage before the discharge.
【0029】サンプルホールダ出力された信号は、PL
Lの追従特性を決定するフィルタを通過して、前記クロ
ック信号を発生している電圧制御発振器の制御電圧とし
て入力される。The signal output from the sample holder is PL
After passing through a filter that determines the tracking characteristic of L, it is input as the control voltage of the voltage controlled oscillator that is generating the clock signal.
【0030】また、前記スイッチ手段のオン時に、前記
フィルタ手段の出力電圧を前記チャージポンプの前記コ
ンデンサへフィードバックすることにより、サンプルホ
ールダの保持電圧の変化に対するフィルタの出力電圧の
過渡応答が中断されて、電圧制御発振器の制御電圧の変
動を抑制することができる。Further, when the switch means is turned on, the output voltage of the filter means is fed back to the capacitor of the charge pump, whereby the transient response of the output voltage of the filter to the change of the holding voltage of the sample holder is interrupted. The fluctuation of the control voltage of the voltage controlled oscillator can be suppressed.
【0031】また、スイッチ手段のオン時に、サンプル
ホールダの保持電圧を電圧係数倍手段により係数倍して
前記チャージポンプの前記コンデンサへフィードバック
することにより、例えば前記係数を0〜1の値に選択す
れば、位相比較が行われない周期が連続する場合におい
て、電圧制御発振器の制御電圧は次第に収束し、電圧制
御発振器の発振が一定状態に収束される。When the switch means is turned on, the holding voltage of the sample holder is multiplied by the coefficient by the voltage coefficient multiplying means and fed back to the capacitor of the charge pump, so that the coefficient can be selected to a value of 0 to 1, for example. For example, when the cycles in which the phase comparison is not performed are continuous, the control voltage of the voltage controlled oscillator gradually converges, and the oscillation of the voltage controlled oscillator converges to a constant state.
【0032】また、スイッチ手段のオン時に、フィルタ
手段の出力電圧を電圧係数倍手段より係数倍してチャー
ジポンプのコンデンサへフィードバックすることによ
り、フィルタの出力電圧の過渡応答が中断されると共
に、例えば係数を0〜1の値に選択すれば、位相比較が
行われない周期が連続する場合において、電圧制御発振
器の制御電圧が次第に収束し、電圧制御発振器の発振が
一定状態に収束される。Further, when the switch means is turned on, the output voltage of the filter means is multiplied by a coefficient by the voltage coefficient multiplying means and fed back to the capacitor of the charge pump, whereby the transient response of the output voltage of the filter is interrupted and, for example, If the coefficient is selected to a value of 0 to 1, the control voltage of the voltage controlled oscillator gradually converges and the oscillation of the voltage controlled oscillator converges to a constant state when the cycles in which the phase comparison is not performed are continuous.
【0033】また、スイッチ手段のオン時に、加算手段
の出力電圧をチャージポンプのコンデンサへフィードバ
ックすることにより、第1及び第2の電圧係数倍手段の
係数を各々0〜1の値に選択すれば、位相比較が行われ
ない周期が連続する場合において、電圧制御発振器の制
御電圧を予め設定された定電圧に収束させることができ
る。Further, when the switch means is turned on, the output voltage of the adding means is fed back to the capacitor of the charge pump to select the coefficients of the first and second voltage coefficient multiplying means to values of 0 to 1, respectively. The control voltage of the voltage controlled oscillator can be converged to a preset constant voltage when the cycles in which the phase comparison is not performed are continuous.
【0034】また、エッジ検出手段は、入力データの上
昇エッジ及び下降エッジを検出し、その検出時にセット
されクロック信号の周期の+π時点でクリアされるアッ
プ信号を出力する構成にすることにより、入力データの
上昇エッジと下降エッジの両方を位相比較に利用するこ
とができ、位相比較の頻度を高めることができる。Further, the edge detecting means detects the rising edge and the falling edge of the input data and outputs the up signal which is set at the time of the detection and is cleared at the time point + π of the cycle of the clock signal. Both the rising edge and the falling edge of the data can be used for phase comparison, and the frequency of phase comparison can be increased.
【0035】[0035]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1は、本発明の位相同期発振器の第1実施例に
係るPLL回路の構成を示すブロック図である。Embodiments of the present invention will be described below with reference to the drawings. 1 is a block diagram showing a configuration of a PLL circuit according to a first embodiment of a phase locked oscillator of the present invention.
【0036】このPLL回路は、クロック信号CLKと
受信信号Dataとの位相比較を行い、Up(アップ)
信号、Down(ダウン)信号、Meet(ミート)信
号、及びSet(セット)信号を出力する位相比較器1
を備え、その位相比較器1の出力側には、前記Up信号
及びDown信号により充放電動作を行うチャージポン
プ2と、前記Meet信号によりチャージポンプ2の出
力電圧を保持するサンプルホールダ3とが順次接続され
ている。This PLL circuit compares the phases of the clock signal CLK and the received signal Data, and up (up).
Phase comparator 1 that outputs a signal, a Down signal, a Meet signal, and a Set signal
On the output side of the phase comparator 1, a charge pump 2 that performs a charge / discharge operation by the Up signal and the Down signal and a sample holder 3 that holds the output voltage of the charge pump 2 by the Meet signal are sequentially provided. It is connected.
【0037】チャージポンプ2は、前記Up信号及びD
own信号によりそれぞれ制御される充電電流源2a及
び放電電流源2bと、これら電流源2a,2bで発生し
た電流を電荷として蓄積するコンデンサ2cとで構成さ
れ、コンデンサ2cから充放電に対応した出力電圧が取
り出される。なお、両電流源2a,2bが同時に動作し
ているときの蓄積電荷の変化をほぼ0とするために、両
電流源2a,2bの電流量はほぼ均等に設定されてい
る。The charge pump 2 receives the Up signal and D
A charge current source 2a and a discharge current source 2b, which are respectively controlled by the down signal, and a capacitor 2c for accumulating the current generated by the current sources 2a and 2b as electric charges. Is taken out. The current amounts of the two current sources 2a and 2b are set to be substantially equal to each other so that the change in the accumulated charge when the two current sources 2a and 2b are simultaneously operating is substantially zero.
【0038】さらに、サンプルホールダ3の出力側は、
前記Set信号によりオンするスイッチ4を介してチャ
ージポンプ2のコンデンサ2cにフィードバック接続さ
れると共に、サンプルホールダ3の保持電圧の変化に対
して周波数帯域制限を施すフィルタ5が接続されてい
る。PLLの追従特性を決定するフィルタ5は、ローパ
スフィルタ(LPF)等で構成され、その出力側が前記
クロック信号CLKを発振するVCO6が接続されてい
る。Further, the output side of the sample holder 3 is
It is feedback-connected to the capacitor 2c of the charge pump 2 via the switch 4 that is turned on by the Set signal, and is also connected to the filter 5 that limits the frequency band with respect to changes in the holding voltage of the sample holder 3. The filter 5 that determines the tracking characteristic of the PLL is composed of a low-pass filter (LPF) or the like, and the output side thereof is connected to the VCO 6 that oscillates the clock signal CLK.
【0039】図2は図1中の位相比較器1の内部構成を
示す回路図である。FIG. 2 is a circuit diagram showing the internal structure of the phase comparator 1 in FIG.
【0040】位相比較器1は、フリップフロップ1a,
1bと、ANDゲート1c,1dと、遅延回路1e,1
fとで構成されている。The phase comparator 1 includes flip-flops 1a,
1b, AND gates 1c and 1d, and delay circuits 1e and 1
f and.
【0041】フリップフロップ1aのデータ端子Dには
電源電位VCCが、クロック端子には受信信号Data
が、またクリア端子CLRにはANDゲート1cから出
力されるクリアパルスA1がそれぞれ供給される。そし
て、フリップフロップ1aの出力端子Q1からはUp信
号が出力されるようになっている。The power supply potential VCC is applied to the data terminal D of the flip-flop 1a, and the reception signal Data is applied to the clock terminal.
However, the clear pulse A1 output from the AND gate 1c is supplied to the clear terminal CLR. An Up signal is output from the output terminal Q1 of the flip-flop 1a.
【0042】このフリップフロップ1aは、受信信号D
ataの上昇エッジによってセットされ、クリアパルス
A1によってクリアされる。そして、Up信号は受信信
号Dataのエッジ検出時点からクロック信号CLKの
+π時点までセットされる信号となる。This flip-flop 1a has a reception signal D.
It is set by the rising edge of ata and cleared by the clear pulse A1. The Up signal is a signal that is set from the time when the edge of the reception signal Data is detected to the time when the clock signal CLK is + π.
【0043】前記クリアパルスA1は、ANDゲート1
cと遅延回路1eとによって生成される。遅延回路1e
は、クロック信号CLKを取り込み、クリアパルスA1
のパルス幅として必要な時間幅の遅延を発生させ、AN
Dゲート1cは、遅延回路1eで遅延されたクロック信
号CLKを用いてクロック信号CLKの後縁微分信号を
発生する。このクリアパルスA1はクロック信号CLK
の+π時点に発生する。The clear pulse A1 is the AND gate 1
c and the delay circuit 1e. Delay circuit 1e
Takes in the clock signal CLK and clear pulse A1
The delay of the required time width is generated as the pulse width of
The D gate 1c uses the clock signal CLK delayed by the delay circuit 1e to generate a trailing edge differential signal of the clock signal CLK. This clear pulse A1 is the clock signal CLK
Occurs at time point + π of.
【0044】また、Down信号は、クロック信号CL
Kと同一の信号であり、クロック信号CLKが0から+
π時点となる間にセットされる。そして、ANDゲート
1dは、Up信号とDown信号とが同時にセット状態
にあることを検出し、サンプルホールダ3のサンプリン
グ信号として用いられるMeet信号を出力する。The Down signal is the clock signal CL.
It is the same signal as K, and the clock signal CLK is from 0 to +
It is set at time π. Then, the AND gate 1d detects that the Up signal and the Down signal are in the set state at the same time, and outputs the Meet signal used as the sampling signal of the sample holder 3.
【0045】また、このANDゲート1dの出力である
Meet信号は、フリップフロップ1bのデータ端子D
へ供給される。さらに、このフリップフロップ1bのク
ロック端子にはクロック信号CLKが供給され、クリア
端子CLRと出力端子Q2との間には遅延回路1fが接
続され、出力端子Q2からはSet信号が出力される。The Meet signal output from the AND gate 1d is the data terminal D of the flip-flop 1b.
Supplied to Further, the clock signal CLK is supplied to the clock terminal of the flip-flop 1b, the delay circuit 1f is connected between the clear terminal CLR and the output terminal Q2, and the Set signal is output from the output terminal Q2.
【0046】このフリップフロップ1bは、クロック信
号CLKが+π時点となった時に前記Meet信号が発
生していないことを検出してセットされ、Set信号を
出力する。このSet信号は、上述したようにチャージ
ポンプ2のコンデンサ2cに、サンプルホールダ3の保
持電圧をフィールドバックするためのスイッチ4を起動
する信号として出力され、このフィードバック動作に必
要な時間だけ保持するため、遅延回路1fによって発生
する遅延時間だけ保持された後、クリア端子CLRに入
力されて自らクリアされる。This flip-flop 1b is set when it detects that the Meet signal is not generated when the clock signal CLK reaches + π, and outputs the Set signal. This Set signal is output to the capacitor 2c of the charge pump 2 as a signal for activating the switch 4 for field-backing the holding voltage of the sample holder 3 as described above, and holds it for the time required for this feedback operation. After being held for the delay time generated by the delay circuit 1f, it is input to the clear terminal CLR and cleared by itself.
【0047】以上のように構成される本実施例の動作を
図3の動作タイミングチャートを参照しつつ説明する。The operation of the present embodiment configured as described above will be described with reference to the operation timing chart of FIG.
【0048】図3に示すように、Up信号は、受信信号
Dataのエッジを検出した時刻からクロック信号CL
Kが+πとなる時刻までセットされ、Down信号はク
ロック信号CLKが0から+π時刻となる間に亘ってセ
ットされる。As shown in FIG. 3, the Up signal is the clock signal CL from the time when the edge of the received signal Data is detected.
The K signal is set until the time becomes + π, and the Down signal is set from the time when the clock signal CLK is 0 to the time + π.
【0049】検出された受信信号Dataのエッジ位置
とクロック信号CLKの位相が揃っていれば、Up/D
own信号は同時にセットされ、同じ期間だけ保持され
る(図3の時刻T1,T4,T7,T10)。受信信号
Dataから検出されたエッジ位置がクロック信号CL
Kの位相よりも早ければ、その分だけUp信号が早くセ
ットされ、Down信号よりも長い時間保持される(図
3の時刻T2,T3)。逆に受信信号Dataから検出
されたエッジ位置がクロック信号CLKの位相よりも遅
ければ、その分だけUp信号が遅くセットされ、結果的
にDown信号の方が長く保持される(図3の時刻T
5,T6)。If the detected edge position of the received signal Data and the phase of the clock signal CLK are aligned, Up / D
The own signals are simultaneously set and held for the same period (time T1, T4, T7, T10 in FIG. 3). The edge position detected from the reception signal Data is the clock signal CL
If it is earlier than the phase of K, the Up signal is set earlier by that amount and held for a longer time than the Down signal (time T2, T3 in FIG. 3). On the contrary, if the edge position detected from the reception signal Data is later than the phase of the clock signal CLK, the Up signal is set later by that amount, and as a result, the Down signal is held longer (time T in FIG. 3).
5, T6).
【0050】これらUp信号及びDown信号は、それ
ぞれチャージポンプ2の充電電流源2a及び放電電流源
2bの充放電動作を制御する。両電流源2a,2bで発
生した電流はコンデンサ2cに電荷として蓄積され、充
放電電流量に対応した電圧として取り出される。これに
よって、位相比較器1で検出された位相差に応じた電圧
が、チャージポンプ2に発生することになる。The Up signal and the Down signal control the charging / discharging operation of the charging current source 2a and the discharging current source 2b of the charge pump 2, respectively. The currents generated by the two current sources 2a and 2b are accumulated in the capacitor 2c as electric charges and taken out as a voltage corresponding to the charge / discharge current amount. As a result, a voltage corresponding to the phase difference detected by the phase comparator 1 is generated in the charge pump 2.
【0051】サンプルホールダ3は、位相比較器1での
位相差の検出が完了したことを示すMeet信号が出力
されるのを受けて、この時点でチャージポンプ2に発生
している電圧をサンプリングしてその電圧を保持する。The sample holder 3 samples the voltage generated in the charge pump 2 at this point in response to the output of the Meet signal indicating that the phase difference detection by the phase comparator 1 is completed. Hold its voltage.
【0052】受信信号Dataからエッジの検出が行わ
れず、正常な位相比較が行われなかったクロック信号C
LKの周期(図3の時刻T8,T11を中心とする周
期)では、このMeet信号が発生しないため、サンプ
ルホールダ3の保持している電圧は変化しない。The clock signal C whose edges were not detected from the received signal Data and normal phase comparison was not performed
In the LK cycle (the cycle centered on times T8 and T11 in FIG. 3), this Meet signal is not generated, so the voltage held by the sample holder 3 does not change.
【0053】また、この周期では、位相比較器1はDo
wn信号のみを発生するため、チャージポンプ2は放電
電流源2bだけが起動され、コンデンサ2cの電荷が一
方的に放出される(図中×印の波形)。このままでは、
位相比較が実際に行われなかったにも関わらず、チャー
ジポンプ2の出力電圧が変化してしまう結果、PLLの
誤動作を引き起こすことになるので、本実施例では、ク
ロック信号CLK周期の−πから+πの期間内に受信信
号Dataからのエッジ検出が行われなかったことを検
出して位相比較器1からSet信号を出力してスイッチ
4をオン状態にし(図3の時刻T9,T12)、サンプ
ルホールダ3の保持電圧をチャージポンプ2のコンデン
サ2cへフィードバックする。これによって、チャージ
ポンプ2は、ダウン信号のみが発生して一方的に電荷が
放出される前の電圧に復元される。In addition, in this cycle, the phase comparator 1 outputs Do
Since only the wn signal is generated, only the discharge current source 2b of the charge pump 2 is activated, and the charge of the capacitor 2c is unilaterally discharged (waveform indicated by X in the figure). If this goes on,
Although the phase comparison is not actually performed, the output voltage of the charge pump 2 is changed, which causes malfunction of the PLL. Therefore, in this embodiment, from −π of the clock signal CLK cycle. Within the period of + π, it is detected that the edge detection from the received signal Data is not performed, the Set signal is output from the phase comparator 1 to turn on the switch 4 (time T9, T12 in FIG. 3), and the sample The holding voltage of the holder 3 is fed back to the capacitor 2c of the charge pump 2. As a result, the charge pump 2 is restored to the voltage before only the down signal is generated and the charges are unilaterally discharged.
【0054】本実施例によれば、位相比較が行われない
周期においては、スイッチ4をオン状態にし、サンプル
ホールダ3の保持電圧をチャージポンプ2のコンデンサ
2cへフィードバックするようにしているので、放電電
流源2bだけの起動に起因するチャージポンプ2の異常
な電圧変動の発生を回避することができる。According to this embodiment, the switch 4 is turned on and the voltage held in the sample holder 3 is fed back to the capacitor 2c of the charge pump 2 in the period in which the phase comparison is not performed. It is possible to avoid the occurrence of abnormal voltage fluctuation of the charge pump 2 due to the activation of only the current source 2b.
【0055】これにより、前述した第1の位相比較器に
代えて第2の位相比較器を用いてPLL回路を構成する
ことができたので、チャージポンプ2の充放電完了時間
が早くなり、受信信号Dataのエッジ位置とVCOが
発生するクロック信号CLKとの定常位相差を0にでき
(前述したπ/2のずれが生じない)、位相比較器1が
正常に動作し得る位相差の範囲をクロック信号CLKの
上昇エッジを中心に±πの範囲(従来では±π/2)す
ることが可能となる。さらに、チャージポンプ2は、従
来のように充電電流に引き続いて放電電流が発生すると
いった動作をしないことから、チャージポンプ2の電圧
vに従来のような不要な脈流成分が発生することはな
い。As a result, the PLL circuit can be constructed by using the second phase comparator in place of the first phase comparator described above, so that the charging / discharging completion time of the charge pump 2 is shortened and the reception is completed. The steady phase difference between the edge position of the signal Data and the clock signal CLK generated by the VCO can be set to 0 (the above-mentioned shift of π / 2 does not occur), and the range of the phase difference in which the phase comparator 1 can normally operate is set. It is possible to set within a range of ± π (± π / 2 in the related art) around the rising edge of the clock signal CLK. Further, since the charge pump 2 does not perform the operation of generating the discharge current subsequent to the charge current as in the conventional case, an unnecessary pulsating current component as in the conventional case does not occur in the voltage v of the charge pump 2. .
【0056】また、位相比較の結果がサンプルホールダ
に取り込まれて電圧v´に反映されるまでの平均時間に
つき、従来は図9から明らかなように約3π/2程度か
かっているのに対し、本実施例では図3から明らかなよ
うに約π/2程度と短くなり、PLLの追従性能が向上
する。Further, as is apparent from FIG. 9, conventionally, it takes about 3π / 2 for the average time until the result of the phase comparison is taken into the sample holder and reflected in the voltage v ′. In this embodiment, as is clear from FIG. 3, it becomes as short as about π / 2, and the tracking performance of the PLL is improved.
【0057】図4は、本発明の位相同期発振器の第2実
施例に係るPLL回路の要部構成を示すブロック図であ
る。FIG. 4 is a block diagram showing a main configuration of a PLL circuit according to a second embodiment of the phase locked oscillator of the present invention.
【0058】本実施例のPLL回路は、図1に示す上述
の第1実施例のPLL回路において、サンプルホールダ
3の保持電圧をα(=0〜1)倍する電圧係数倍手段1
1を設け、スイッチ4のオン時に、サンプルホールダ3
の保持電圧v´を電圧係数倍手段11によってα倍して
前記チャージポンプ2のコンデンサ2cへフィードバッ
クするようにしたものである。The PLL circuit of this embodiment is the same as the PLL circuit of the first embodiment shown in FIG. 1, but the voltage coefficient multiplying means 1 for multiplying the holding voltage of the sample holder 3 by α (= 0 to 1).
1 is provided, and when the switch 4 is turned on, the sample holder 3
The holding voltage v ′ is multiplied by α by the voltage coefficient multiplying means 11 and is fed back to the capacitor 2c of the charge pump 2.
【0059】位相比較が行われない周期が連続する場合
には、VCO6の制御電圧はα倍の等比数列のように変
化する。例えば係数αを0〜1の値に選択すればVCO
6の制御電圧は次第に収束し、VCO6の発振を一定状
態に収束させることができる。When the periods in which the phase comparison is not performed are continuous, the control voltage of the VCO 6 changes like an α-times geometric progression. For example, if the coefficient α is selected as a value of 0 to 1, the VCO
The control voltage of 6 gradually converges, and the oscillation of the VCO 6 can be converged to a constant state.
【0060】図5は、本発明の位相同期発振器の第3実
施例に係るPLL回路の要部構成を示すブロック図であ
る。FIG. 5 is a block diagram showing a main configuration of a PLL circuit according to a third embodiment of the phase locked oscillator of the present invention.
【0061】本実施例のPLL回路は、図1に示す上述
の第1実施例のPLL回路において、フィルタ5の出力
電圧をβ倍する電圧係数倍手段21を設け、スイッチ4
のオン時に、フィルタ5の出力電圧v´´を電圧係数倍
手段21によってβ(=0〜1)倍して、前記チャージ
ポンプ2のコンデンサ2cへフィードバックするように
したものである。The PLL circuit of this embodiment is different from the PLL circuit of the first embodiment shown in FIG. 1 in that voltage coefficient multiplying means 21 for multiplying the output voltage of the filter 5 by β is provided, and the switch 4
Is turned on, the output voltage v ″ of the filter 5 is multiplied by β (= 0 to 1) by the voltage coefficient multiplying means 21 and fed back to the capacitor 2c of the charge pump 2.
【0062】本実施例によれば、サンプルホールダ3の
保持電圧の変化に対するフィルタ5の出力電圧v´´の
過渡応答を中断することができ、VCO6の制御電圧の
変動を抑制することができる。According to this embodiment, the transient response of the output voltage v ″ of the filter 5 with respect to the change of the holding voltage of the sample holder 3 can be interrupted, and the fluctuation of the control voltage of the VCO 6 can be suppressed.
【0063】さらに、例えば係数βを0〜1の値に選択
すれば、位相比較が行われない周期が連続する場合にお
いて、VCO6の制御電圧が次第に収束し、VCO6の
発振を一定状態に収束させることができる。Further, for example, if the coefficient β is selected to a value of 0 to 1, the control voltage of the VCO 6 gradually converges and the oscillation of the VCO 6 converges to a constant state when the cycles in which the phase comparison is not performed are continuous. be able to.
【0064】図6は、本発明の位相同期発振器の第4実
施例に係るPLL回路の要部構成を示すブロック図であ
る。FIG. 6 is a block diagram showing a main configuration of a PLL circuit according to a fourth embodiment of the phase locked oscillator of the present invention.
【0065】本実施例のPLL回路は、図1に示す上述
の第1実施例のPLL回路において、サンプルホールダ
3の保持電圧をα(=0〜1)倍する電圧係数倍手段1
1と、フィルタ5の出力電圧v´´をβ(=0〜1)倍
する電圧係数倍手段21とを設けると共に、これら電圧
係数倍手段11,21の各出力電圧と予め設定された定
電圧Eとを加算する加算手段31を設け、スイッチ4の
オン時に、加算手段31の出力電圧を前記チャージポン
プ2のコンデンサ2cへフィードバックするようにした
ものである。The PLL circuit of this embodiment is the same as the PLL circuit of the first embodiment shown in FIG. 1, but the voltage coefficient multiplying means 1 for multiplying the holding voltage of the sample holder 3 by α (= 0 to 1).
1 and a voltage coefficient multiplying means 21 for multiplying the output voltage v ″ of the filter 5 by β (= 0 to 1), and each output voltage of these voltage coefficient multiplying means 11 and 21 and a preset constant voltage. The addition means 31 for adding E and E is provided, and when the switch 4 is turned on, the output voltage of the addition means 31 is fed back to the capacitor 2c of the charge pump 2.
【0066】本実施例によれば、位相比較が行われない
周期が連続する場合において、VOC6の制御電圧v´
´が次第に収束し、定電圧Eに収束させることができ
る。この定電圧Eを、PLL回路がフリーランする際の
望ましい発振周波数のVCO制御電圧に設定しておけ
ば、位相比較が行われないクロック信号CLKの周期が
連続する場合でも、PLL回路の発振周波数を任意に制
御することができる。According to the present embodiment, the control voltage v'of the VOC 6 is set when the cycles in which the phase comparison is not performed are continuous.
′ Gradually converges and can be converged to the constant voltage E. If the constant voltage E is set to the VCO control voltage of the desired oscillation frequency when the PLL circuit is free running, even if the cycle of the clock signal CLK for which phase comparison is not performed is continuous, the oscillation frequency of the PLL circuit is set. Can be controlled arbitrarily.
【0067】なお、本発明は上記実施例に限定されず種
々の変形が可能である。The present invention is not limited to the above embodiment, and various modifications can be made.
【0068】例えば、上記実施例における位相比較器1
のエッジ検出手段は、フリップフロップ1aによって受
信信号Dataの上昇エッジのみを検出していたが、図
7に示すように、受信信号Dataの上昇エッジ及び下
降エッジをそれぞれ検出するフリップフロップ1a−
1,1a−2を設け、さらに、これらの出力データのオ
アをとるORゲート1a−3を設け、このORゲート1
a−3の出力をUp信号とする構成を用いてもよい。こ
の場合は、受信信号Dataの上昇エッジと下降エッジ
の両方を位相比較に利用することができ、位相比較の頻
度を高めることができる。For example, the phase comparator 1 in the above embodiment
The edge detecting means of FIG. 7 detects only the rising edge of the reception signal Data by the flip-flop 1a, but as shown in FIG. 7, the flip-flop 1a- which detects the rising edge and the falling edge of the reception signal Data respectively.
1, 1a-2 are further provided, and an OR gate 1a-3 for taking an OR of these output data is further provided.
You may use the structure which makes the output of a-3 an Up signal. In this case, both the rising edge and the falling edge of the received signal Data can be used for phase comparison, and the frequency of phase comparison can be increased.
【0069】また、フィルタ5としては、上述したよう
にLPFによって構成してもよいが、チャージポンプ2
では、そのコンデンサ2cによって位相差信号の累積を
行っているので、必ずしもLPFで構成する必要はな
く、必要な周波数帯域の信号を透過するフィルタを用い
ることで、PLLの追従特性を任意に変更することがで
きる。The filter 5 may be constituted by the LPF as described above, but the charge pump 2
Since the phase difference signal is accumulated by the capacitor 2c, it is not always necessary to configure the LPF, and the tracking characteristic of the PLL can be arbitrarily changed by using a filter that transmits a signal in a required frequency band. be able to.
【0070】[0070]
【発明の効果】以上詳細に説明したように本発明によれ
ば、位相比較が行われない周期においては、スイッチ手
段オン状態にし、サンプルホールド手段の保持電圧をチ
ャージポンプ手段のコンデンサへフィードバックするよ
うにしているので、チャージポンプの異常な電圧変動の
発生を回避することが可能となる。As described above in detail, according to the present invention, the switch means is turned on and the holding voltage of the sample and hold means is fed back to the capacitor of the charge pump means in the period in which the phase comparison is not performed. Therefore, it is possible to avoid the occurrence of abnormal voltage fluctuation of the charge pump.
【0071】これにより、前述した第1の位相比較器に
代えて第2の位相比較器を用いて位相同期発振器を構成
することができるので、入力データのエッジ位置と電圧
制御発振器が発生するクロックとの定常位相差を0にで
き、位相比較器が正常に動作し得る位相差の範囲を±π
の範囲に拡大することが可能となる。さらに、チャージ
ポンプ手段の電圧に従来のような不要な脈流成分が発生
することはない。As a result, the phase locked oscillator can be constructed by using the second phase comparator instead of the above-mentioned first phase comparator, so that the edge position of the input data and the clock generated by the voltage controlled oscillator. The steady phase difference between and can be set to 0, and the range of the phase difference in which the phase comparator can operate normally is ± π
It is possible to expand to the range of. Further, the unnecessary pulsating flow component as in the conventional case does not occur in the voltage of the charge pump means.
【0072】また、位相比較の結果がサンプルホールド
手段に取り込まれて電圧制御発振器の制御電圧に反映さ
れるまでの平均時間を短縮することができ、PLL回路
の追従性能を向上させることができる。Further, it is possible to shorten the average time taken for the result of the phase comparison to be taken into the sample hold means and reflected in the control voltage of the voltage controlled oscillator, and the tracking performance of the PLL circuit can be improved.
【0073】また、前記スイッチ手段のオン時に、前記
フィルタ手段の出力電圧を前記チャージポンプの前記コ
ンデンサへフィードバックすることにより、電圧制御発
振器の制御電圧の変動を抑制することができる。Further, when the switch means is turned on, the output voltage of the filter means is fed back to the capacitor of the charge pump, so that the fluctuation of the control voltage of the voltage controlled oscillator can be suppressed.
【0074】また、スイッチ手段のオン時に、サンプル
ホールダの保持電圧を電圧係数倍手段により係数倍して
前記チャージポンプの前記コンデンサへフィードバック
することにより、位相比較が行われない周期が連続する
場合において、電圧制御発振器の発振を一定状態に収束
することができる。Further, when the switch means is turned on, the holding voltage of the sample holder is multiplied by the coefficient by the voltage coefficient multiplying means and fed back to the capacitor of the charge pump. The oscillation of the voltage controlled oscillator can be converged to a constant state.
【0075】また、スイッチ手段のオン時に、フィルタ
手段の出力電圧を電圧係数倍手段より係数倍してチャー
ジポンプのコンデンサへフィードバックすることによ
り、電圧制御発振器の制御電圧の変動を抑制することが
できると共に、位相比較が行われない周期が連続する場
合において、電圧制御発振器の発振を一定状態に収束す
ることができる。Further, when the switch means is turned on, the output voltage of the filter means is multiplied by the coefficient by the voltage coefficient multiplying means and fed back to the capacitor of the charge pump to suppress the fluctuation of the control voltage of the voltage controlled oscillator. At the same time, the oscillation of the voltage controlled oscillator can be converged to a constant state when the cycles in which the phase comparison is not performed are continuous.
【0076】また、スイッチ手段のオン時に、加算手段
の出力電圧をチャージポンプのコンデンサへフィードバ
ックすることにより、位相比較が行われない周期が連続
する場合において、電圧制御発振器の制御電圧を予め設
定された定電圧に収束させることができる。Further, when the switching means is turned on, the output voltage of the adding means is fed back to the capacitor of the charge pump, so that the control voltage of the voltage controlled oscillator is set in advance when the cycles in which the phase comparison is not performed are continuous. It can be converged to a constant voltage.
【0077】また、エッジ検出手段は、入力データの上
昇エッジ及び下降エッジを検出し、その検出時にセット
されクロック信号の周期の+π時点でクリアされるアッ
プ信号を出力する構成にすることにより、位相比較の頻
度を高めることが可能となる。Further, the edge detecting means detects the rising edge and the falling edge of the input data and outputs the up signal which is set at the time of the detection and is cleared at the time point + π of the cycle of the clock signal. It is possible to increase the frequency of comparison.
【図1】本発明の位相同期発振器の第1実施例に係るP
LL回路の構成を示すブロック図である。FIG. 1 is a diagram illustrating a P according to a first embodiment of a phase locked oscillator of the present invention.
It is a block diagram which shows the structure of a LL circuit.
【図2】図1中の位相比較器1の内部構成を示す回路図
である。2 is a circuit diagram showing an internal configuration of a phase comparator 1 in FIG.
【図3】第1実施例の動作タイミングチャートである。FIG. 3 is an operation timing chart of the first embodiment.
【図4】本発明の位相同期発振器の第2実施例に係るP
LL回路の要部構成を示すブロック図である。FIG. 4 is a diagram illustrating a phase locked oscillator P according to a second embodiment of the invention.
FIG. 3 is a block diagram showing a main configuration of an LL circuit.
【図5】本発明の位相同期発振器の第3実施例に係るP
LL回路の要部構成を示すブロック図である。FIG. 5 shows a P according to a third embodiment of the phase locked oscillator of the present invention.
FIG. 3 is a block diagram showing a main configuration of an LL circuit.
【図6】本発明の位相同期発振器の第4実施例に係るP
LL回路の要部構成を示すブロック図である。FIG. 6 shows a P according to a fourth embodiment of the phase locked oscillator of the invention.
FIG. 3 is a block diagram showing a main configuration of an LL circuit.
【図7】本発明の変形例を示すPLL回路の要部回路図
である。FIG. 7 is a circuit diagram of a main part of a PLL circuit showing a modified example of the present invention.
【図8】従来のPLL回路の一構成例を示すブロック図
である。FIG. 8 is a block diagram showing a configuration example of a conventional PLL circuit.
【図9】従来のPLL回路の動作タイミングチャートで
ある。FIG. 9 is an operation timing chart of a conventional PLL circuit.
1 位相比較器 2 チャージポンプ 2a 充電電流源 2b 放電電流源 2c コンデンサ 3 サンプルホールダ 4 スイッチ 5 フィルタ 6 VCO 11 電圧係数倍手段 21 電圧係数倍手段 31 加算手段 E 定電圧 CLK クロック Data 受信信号 Up アップ信号 Down ダウン信号 Meet ミート信号 Set セット信号 1 Phase Comparator 2 Charge Pump 2a Charging Current Source 2b Discharge Current Source 2c Capacitor 3 Sample Holder 4 Switch 5 Filter 6 VCO 11 Voltage Coefficient Multiplier 21 Voltage Coefficient Multiplier 31 Adder E Constant Voltage CLK Clock Data Received Signal Up Up Signal Down down signal Meet meet signal Set set signal
Claims (8)
に該クロック信号と入力データとの位相比較を行う位相
比較手段と、 前記位相比較手段の位相比較結果に基づいて動作する充
電電流源及び放電電流源とこれらの電流源の出力に応じ
た電荷を蓄積するコンデンサとを有するチャージポンプ
手段と、 前記コンデンサで発生する電圧を保持するサンプルホー
ルド動作を行うサンプルホールダと、 前記位相比較手段による前記位相比較が行われなかった
周期でオンし、前記サンプルホールダの保持電圧を前記
チャージポンプの前記コンデンサへフィードバックする
スイッチ手段と、 前記サンプルホールド手段の保持電圧の変化に対して周
波数帯域制限を施すフィルタ手段と、 前記フィルタ手段の出力電圧に基づいて発振周波数が制
御され前記クロック信号を出力する電圧制御発振器とを
備えたことを特徴とする位相同期発振器。1. A phase comparison means for performing phase comparison between the clock signal and input data at regular intervals based on the clock signal, a charging current source which operates based on the phase comparison result of the phase comparison means, Charge pump means having a discharge current source and a capacitor for accumulating charges according to the outputs of these current sources, a sample holder for performing a sample hold operation for holding a voltage generated in the capacitor, and the phase comparing means Switching means that is turned on in a cycle in which phase comparison is not performed and feeds back the holding voltage of the sample holder to the capacitor of the charge pump; and a filter that limits the frequency band with respect to changes in the holding voltage of the sample holding means. Means for controlling the oscillation frequency based on the output voltage of the filter means, Phase locked oscillator, characterized in that a voltage controlled oscillator for outputting a lock signal.
され前記クロック信号の周期の+π時点でクリアされる
アップ信号を出力するエッジ検出手段と、 前記クロック信号と同一に0から+πの期間に亘って出
力されるダウン信号及び前記アップ信号の両信号が前記
クロック信号の−πから+πの周期の間に揃って出力さ
れたことを検出してミート信号を出力するサンプリング
指示手段と、 前記ミート信号がクロック信号の+π時点でセットされ
ないときにセット信号を出力するセット信号生成手段と
を備え、 前記チャージポンプ手段の前記充電電流源及び前記放電
電流源は、それぞれ前記アップ信号及び前記ダウン信号
に基づいて動作し、 前記サンプルホールダは、前記ミート信号に基づいて前
記サンプルホールド動作を行い、 前記スイッチ手段は、前記セット信号に基づいてオンし
て前記サンプルホールダの保持電圧を前記チャージポン
プの前記コンデンサへフィードバックするようにしたこ
とを特徴とする請求項1記載の位相同期発振器。2. The edge detecting means, which detects an edge of the input data, and outputs an up signal which is set at the time of detection and is cleared at a time point of + π of the cycle of the clock signal, the clock signal. The down signal and the up signal, which are output over the period of 0 to + π in the same manner as above, are detected to be output together during the period of −π to + π of the clock signal, and the meet signal is detected. Sampling instructing means for outputting, and a set signal generating means for outputting a set signal when the meet signal is not set at the time point + π of the clock signal, the charge current source and the discharge current source of the charge pump means, The sample holder operates based on the up signal and the down signal, and the sample holder operates based on the meet signal. 3. The phase synchronization according to claim 1, wherein the switch means is turned on based on the set signal to feed back the holding voltage of the sample holder to the capacitor of the charge pump. Oscillator.
生する各々の電流量は、その絶対値がほぼ同一となるよ
うに調整されたことを特徴とする請求項2記載の位相同
期発振器。3. The phase-locked oscillator according to claim 2, wherein the respective current amounts generated by the charging current source and the discharging current source are adjusted so that their absolute values are substantially the same.
ルタ手段の出力電圧を前記チャージポンプの前記コンデ
ンサへフィードバックすることを特徴とする請求項1乃
至3記載の位相同期発振器。4. The phase-locked oscillator according to claim 1, wherein the output voltage of the filter means is fed back to the capacitor of the charge pump when the switch means is turned on.
倍する電圧係数倍手段を設け、 前記スイッチ手段のオン時に、前記サンプルホールダの
保持電圧を前記電圧係数倍手段により係数倍して前記チ
ャージポンプの前記コンデンサへフィードバックするこ
とを特徴とする請求項1乃至3のいずれかに記載の位相
同期発振器。5. A voltage coefficient multiplying means for multiplying the holding voltage of the sample holder by a coefficient is provided, and when the switch means is turned on, the holding voltage of the sample holder is multiplied by the voltage coefficient multiplying means to multiply the charge pump. The phase-locked oscillator according to claim 1, wherein the phase-locked oscillator is fed back to the capacitor.
る電圧係数倍手段を設け、 前記スイッチ手段のオン時に、前記フィルタ手段の出力
電圧を前記電圧係数倍手段より係数倍して前記チャージ
ポンプの前記コンデンサへフィードバックすることを特
徴とする請求項4記載の位相同期発振器。6. A voltage coefficient multiplying means for multiplying the output voltage of the filter means by a coefficient is provided, and when the switch means is turned on, the output voltage of the filter means is multiplied by a coefficient by the voltage coefficient multiplying means to enable the charge pump The phase-locked oscillator according to claim 4, wherein the phase-locked oscillator is fed back to the capacitor.
倍する第1の電圧係数倍手段と、前記フィルタ手段の出
力電圧を係数倍する第2の電圧係数倍手段とを設けると
共に、前記第1と第2の電圧係数倍手段の各出力電圧と
予め設定された定電圧とを加算する加算手段を設け、 前記スイッチ手段のオン時に、前記加算手段の出力電圧
を前記チャージポンプの前記コンデンサへフィードバッ
クすることを特徴とする請求項1または2記載の位相同
期発振器。7. A first voltage coefficient multiplying means for multiplying the holding voltage of the sample holder by a coefficient and a second voltage coefficient multiplying means for multiplying an output voltage of the filter means by a coefficient, and the first and second voltage coefficient multiplying means. Adding means for adding each output voltage of the second voltage coefficient multiplying means and a preset constant voltage is provided, and the output voltage of the adding means is fed back to the capacitor of the charge pump when the switch means is turned on. The phase-locked oscillator according to claim 1 or 2, characterized in that.
その検出時にセットされ前記クロック信号の周期の+π
時点でクリアされるアップ信号を出力する構成にしたこ
とを特徴とする請求項2乃至7のいずれかに記載の位相
同期発振器。8. The edge detecting means detects a rising edge and a falling edge of the input data,
+ Π of the cycle of the clock signal which is set at the time of detection
8. The phase locked oscillator according to claim 2, wherein the phase locked oscillator is configured to output an up signal that is cleared at a time point.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19969294A JP3238287B2 (en) | 1994-08-24 | 1994-08-24 | Phase locked oscillator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19969294A JP3238287B2 (en) | 1994-08-24 | 1994-08-24 | Phase locked oscillator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0865156A true JPH0865156A (en) | 1996-03-08 |
JP3238287B2 JP3238287B2 (en) | 2001-12-10 |
Family
ID=16412030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19969294A Expired - Fee Related JP3238287B2 (en) | 1994-08-24 | 1994-08-24 | Phase locked oscillator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3238287B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002507850A (en) * | 1998-03-13 | 2002-03-12 | テレフオンアクチーボラゲツト エル エム エリクソン(パブル) | Phase detector |
WO2004088913A1 (en) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | Phase comparison circuit and clock recovery circuit |
JP2008104208A (en) * | 2007-11-05 | 2008-05-01 | Fujitsu Ltd | Clock recovery circuit |
-
1994
- 1994-08-24 JP JP19969294A patent/JP3238287B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002507850A (en) * | 1998-03-13 | 2002-03-12 | テレフオンアクチーボラゲツト エル エム エリクソン(パブル) | Phase detector |
WO2004088913A1 (en) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | Phase comparison circuit and clock recovery circuit |
US7634035B2 (en) | 2003-03-31 | 2009-12-15 | Fujitsu Limited | Phase comparison circuit and clock recovery circuit |
JP2008104208A (en) * | 2007-11-05 | 2008-05-01 | Fujitsu Ltd | Clock recovery circuit |
Also Published As
Publication number | Publication date |
---|---|
JP3238287B2 (en) | 2001-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7209009B2 (en) | Controlling a voltage controlled oscillator in a bang-bang phase locked loop | |
US6304116B1 (en) | Delay locked looped circuits and methods of operation thereof | |
JP4216393B2 (en) | Phase detector | |
JP3630092B2 (en) | Phase frequency comparison circuit | |
JP2002198808A (en) | Pll circuit and optical communication receiving device | |
JPH03132117A (en) | Phase frequency comparator | |
JPS6340370B2 (en) | ||
US20010043086A1 (en) | Phase comparator and synchronizing signal extracting device | |
JP2003224471A (en) | Pll circuit and optical communication receiver | |
JP4020701B2 (en) | Data restoration circuit and method | |
KR20110138507A (en) | Phase locked loop | |
JP3670615B2 (en) | Phase comparator and clock recovery circuit | |
JP2000278123A (en) | Error suppressive phase comparator and pll circuit using the same | |
JPH0865156A (en) | Phase locked oscillator | |
US4573024A (en) | PLL having two-frequency VCO | |
JP2002198807A (en) | Pll circuit and optical communication receiver | |
US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
US20030227990A1 (en) | Method and apparatus for reducing data dependent phase jitter in a clock recovery circuit | |
JP2811994B2 (en) | Phase locked loop | |
JPH05227017A (en) | Convergent mode switching type digital pll device | |
JPS61216524A (en) | Phase lock detecting circuit | |
JP2002111486A (en) | Phase comparator | |
JPS6236944A (en) | Carrier recovery system | |
JP2735092B2 (en) | Phase locked loop circuit | |
JPH0443716A (en) | Frequency multipying circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |