JPH0864810A - Manufacture of vertical mosfet - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、活性領域の面積を縮
小したトランジスタの製造に好適な縦型ＭＯＳ ＦＥＴ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical MOS FET suitable for manufacturing a transistor having a reduced active region area.
Manufacturing method.
【０００２】[0002]
【従来の技術】半導体デバイスの一つであるＭＯＳ Ｆ
ＥＴは通常、図４に示すように、例えばｎ型シリコン基
板１に形成されたＰウェル２上方にソース・ドレインの
各電極３ａ，３ｂ及びゲートＰｏｌｙ Ｓｉ層５が配さ
れている。ソース・ドレイン電極（コンタクト）３ａ，
３ｂとゲートＰｏｌｙ Ｓｉ層５はＳｉＯ2からなる絶縁
層６により素子分離されている。2. Description of the Related Art MOS F which is one of semiconductor devices
In the ET, as shown in FIG. 4, usually, source / drain electrodes 3a and 3b and a gate Poly Si layer 5 are arranged above a P well 2 formed in an n-type silicon substrate 1, for example. Source / drain electrodes (contacts) 3a,
3b and the gate Poly Si layer 5 are separated from each other by an insulating layer 6 made of SiO 2 .
【０００３】なお、ゲートＰｏｌｙ Ｓｉ層５の直下は
ＳｉＯ2からなるゲート絶縁膜５ａである。またＰウェ
ル２上方にはｎ型拡散領域９が形成されており、活性領
域１０を規定する。Immediately below the gate Poly Si layer 5 is a gate insulating film 5a made of SiO 2 . An n-type diffusion region 9 is formed above the P well 2 and defines an active region 10.
【０００４】図４（ａ）に示す平面構造から、従来のＭ
ＯＳ ＦＥＴの活性領域１０の大きさは、 １）縦方向長さＬ１０が、トランジスタのゲート幅Ｗ
で、 ２）横方向長さＬ２０が、トランジスタのゲート長Ｌ
１、コンタクト３ａ，３ｂのサイズ、コンタクト３ａ，
３ｂとゲート５の活性領域間の余裕の３つの条件でそれ
ぞれ決定される。０．４μｍプロセスでゲート幅Ｗ（Ｌ
１０）が３．０μｍ（活性領域１０の縦方向長さ）のト
ランジスタを作成することを考えると、ゲート長Ｌ１が
０．４μｍ、コンタクトサイズが０．５μｍ×２、活性
領域間余裕が０．２５μｍ×４となることから活性領域
１０の横方向長さは２．４μｍとなり、従って活性領域
の大きさ（面積）は３．０×２．４（μｍ2）程度とな
ることがわかる。From the planar structure shown in FIG.
The size of the active region 10 of the OS FET is as follows: 1) The length L10 in the vertical direction is the gate width W of the transistor.
2) Lateral length L20 is the gate length L of the transistor
1, the size of the contacts 3a, 3b, the contact 3a,
3b and the active region of the gate 5 have three margins. Gate width W (L
10) is 3.0 μm (length in the vertical direction of the active region 10), a gate length L1 is 0.4 μm, a contact size is 0.5 μm × 2, and a margin between active regions is 0. Since it is 25 μm × 4, it is understood that the lateral length of the active region 10 is 2.4 μm, and therefore the size (area) of the active region is about 3.0 × 2.4 (μm 2 ).
【０００５】このような通常の平面構造のＭＯＳ ＦＥ
Ｔに対して、図５に示すような活性領域面積を縮小した
縦型構造のＭＯＳ ＦＥＴ２０が提案されている。Such a normal planar structure MOS FE
In contrast to T, a vertical type MOS FET 20 having a reduced active region area as shown in FIG. 5 has been proposed.
【０００６】この縦型ＭＯＳ ＦＥＴ２０は、特に図５
（ｂ）に示すように、柱状シリコン（Ｓｉ）突起部２１
の上端に例えばｎ型の拡散層２２を設け、柱状Ｓｉ突起
部２１の周囲をゲートポリシリコン（Ｐｏｌｙ Ｓｉ）
層２４で囲む構造としているもので、サラウンデッド
（Surrounded）ＭＯＳと称されている。This vertical MOS FET 20 is particularly shown in FIG.
As shown in (b), columnar silicon (Si) protrusions 21
For example, an n-type diffusion layer 22 is provided at the upper end of each of the columnar Si protrusions 21, and the periphery of the columnar Si protrusion 21 is covered with gate polysilicon (Poly Si)
The structure surrounded by the layer 24 is referred to as a Surrounded MOS.
【０００７】図５に示したサラウンデッドＭＯＳの縦型
ＭＯＳ ＦＥＴは、特に図５（ａ）で破線で示した柱状
Ｓｉ突起部２１の外周長さがゲート幅Ｗとなるので、図
４に示した通常の平面構造型のＭＯＳ ＦＥＴと比較し
て活性領域の面積を大幅に縮小することができる。In the vertical MOS FET of the surroundd MOS shown in FIG. 5, since the outer peripheral length of the columnar Si protrusion 21 shown by the broken line in FIG. 5A becomes the gate width W, it is shown in FIG. The area of the active region can be significantly reduced as compared with the ordinary planar structure type MOS FET.
【０００８】図５（ａ）は０．４μｍプロセスでゲート
幅約３．０μｍのトランジスタを作成するためのパター
ンであり、活性領域３０の大きさは、２．５μｍ×１．
５μｍ程度である。１４ａ，１４ｂはそれぞれコンタク
トである。FIG. 5A shows a pattern for forming a transistor having a gate width of about 3.0 μm in a 0.4 μm process. The size of the active region 30 is 2.5 μm × 1.
It is about 5 μm. 14a and 14b are contacts, respectively.
【０００９】サラウンデッドＭＯＳにおいては、ゲート
長Ｌ１がゲートＰｏｌｙ Ｓｉ層の厚さのみによって決
定されるため、ゲート長Ｌ１がリソグラフィーによって
決定される平面構造型のＭＯＳと比較してショートチャ
ネル化が容易となる。In the surround MOS, the gate length L1 is determined only by the thickness of the gate Poly Si layer, so that a short channel can be easily formed as compared with a planar structure type MOS in which the gate length L1 is determined by lithography. Becomes
【００１０】[0010]
【発明が解決しようとする課題】ところで、サラウンデ
ッドＭＯＳの形成では、どのようにしてゲートＰｏｌｙ
Ｓｉを図５（ｂ）に示す形状に加工するかが問題とな
る。By the way, in the formation of the surround MOS, how is the gate poly
The problem is whether to process Si into the shape shown in FIG.
【００１１】そこで、この発明は活性領域面積を縮小し
た縦型ＭＯＳ ＦＥＴの製造方法を提供することを目的
とする。Therefore, an object of the present invention is to provide a method of manufacturing a vertical MOS FET with a reduced active area.
【００１２】[0012]
【課題を解決するための手段】上述の課題を解決するた
め本発明の請求項１においては、シリコン突起部を有す
るシリコン基板の該シリコン突起部の周囲にゲート電極
を配してなる縦型ＭＯＳ ＦＥＴの製造方法であって、
１導電型のシリコン基板に反対導電型のウェル領域を形
成する工程、ウェル領域にシリコン突起部を形成する工
程、シリコン突起部を素子形成領域内に配するように素
子分離領域を形成する工程、露出シリコン表面を酸化し
てゲート絶縁膜を形成する工程、ゲート絶縁膜下に１導
電型と同一導電型の拡散領域を形成する工程、全面にポ
リシリコン層を形成し、シリコン突起部表面に配された
ゲート絶縁膜をストッパーとしてポリシリコン層を研磨
する工程、研磨によって残存したポリシリコン層を所定
パターンにエッチングすることによりシリコン突起部の
周囲にゲート電極を形成する工程、全面に絶縁膜を形成
した後、該絶縁膜に、シリコン突起部上方の拡散領域と
シリコン基板上面の拡散領域にそれぞれ貫通するコンタ
クトホールを形成する工程を有することを特徴とするも
のである。In order to solve the above-mentioned problems, in a first aspect of the present invention, a vertical MOS is formed by arranging a gate electrode around a silicon substrate having a silicon protrusion. A method of manufacturing a FET, comprising:
A step of forming a well region of opposite conductivity type on a silicon substrate of one conductivity type, a step of forming a silicon protrusion in the well region, a step of forming an element isolation region so as to arrange the silicon protrusion in the element formation region, A step of oxidizing the exposed silicon surface to form a gate insulating film, a step of forming a diffusion region of the same conductivity type as that of one conductivity type under the gate insulating film, a polysilicon layer is formed on the entire surface, and it is arranged on the surface of the silicon protrusion. Polishing the polysilicon layer using the gate insulating film as a stopper, forming a gate electrode around the silicon protrusion by etching the polysilicon layer remaining after polishing into a predetermined pattern, and forming an insulating film on the entire surface After that, contact holes are formed in the insulating film to penetrate the diffusion region above the silicon protrusion and the diffusion region above the silicon substrate, respectively. It is characterized in that it has a that process.
【００１３】本発明の請求項２によれば請求項１におい
て、拡散領域の深さは、シリコン突起部内にトランジス
タの所定長さのチャネル長に対応する距離が設定される
ことを特徴とするものである。According to a second aspect of the present invention, in the first aspect, the depth of the diffusion region is set such that a distance corresponding to a channel length of a predetermined length of the transistor is set in the silicon protrusion. Is.
【００１４】本発明の請求項３によれば請求項１におい
て、ポリシリコン層の研磨をアミン系の研磨液を用いて
行うことを特徴とするものである。According to a third aspect of the present invention, in the first aspect, the polishing of the polysilicon layer is performed using an amine-based polishing liquid.
【００１５】[0015]
【作用】請求項１及び２に係る本発明によれば、図１に
示すようにシリコン基板１に所定高さの柱状シリコン突
起部４を形成し、その柱状シリコン突起部４の上部に所
定深さの拡散領域９ｂを形成することにより、リソグラ
フィー技術の限界を越えたショートチャネル化が達成さ
れる。しかも、柱状シリコン突起部４をシリコン基板１
に形成し、柱状シリコン突起部４上にゲートポリシリコ
ンを堆積した後、柱状シリコン突起部４上の絶縁膜７を
ストッパーとして化学的研磨を行い、続いて所定パター
ンのエッチングを行って柱状シリコン突起部４の周囲に
サラウンデッドゲート１０ａを形成することができる。According to the present invention according to claims 1 and 2, a columnar silicon protrusion 4 having a predetermined height is formed on the silicon substrate 1 as shown in FIG. 1, and the columnar silicon protrusion 4 has a predetermined depth above the columnar silicon protrusion 4. By forming the diffusion region 9b of the depth, a short channel can be achieved that exceeds the limit of the lithography technique. Moreover, the columnar silicon protrusions 4 are attached to the silicon substrate 1
And the gate polysilicon is deposited on the columnar silicon protrusions 4, chemical polishing is performed using the insulating film 7 on the columnar silicon protrusions 4 as a stopper, and then etching of a predetermined pattern is performed to perform columnar silicon protrusions. A surround gate 10a can be formed around the portion 4.
【００１６】また、請求項３に係る本発明によれば、図
２（ａ）に示すようにポリシリコン層１０の研磨がアミ
ン系の研磨液を用いて行われるため、より選択的な化学
研磨とすることができる。According to the third aspect of the present invention, the polishing of the polysilicon layer 10 is performed using an amine-based polishing liquid as shown in FIG. Can be
【００１７】[0017]
【実施例】続いて、本発明の一実施例を図面に基づいて
詳細に説明する。図１〜図３は本発明に係る縦型ＭＯＳ
ＦＥＴの製造方法の一実施例を示す工程断面図であ
る。図１〜図３において、図４及び図５で示した部分と
同一の部分は同一符号を付す。Next, one embodiment of the present invention will be described in detail with reference to the drawings. 1 to 3 are vertical MOSs according to the present invention.
FIG. 6 is a process cross-sectional view showing an example of a method for manufacturing an FET. 1 to 3, the same parts as those shown in FIGS. 4 and 5 are designated by the same reference numerals.
【００１８】まず図１（ａ）に示すように、ｎ型シリコ
ン（Ｓｉ）基板１中にＰ型のイオン注入を行い、Ｐウェ
ル（Well）２を形成し、その後、フォトリソグラフィー
及びドライエッチング技術により、高さａが０．２μｍ
の柱状シリコン突起部４を形成する。Ｐウェル２内の不
純物は柱状シリコン突起部４の高さａよりも深く打ち込
まれている。Ｐウェル２部のエッチングは、例えばＨＢ
ｒを用いたＲＩＥ法により行った。First, as shown in FIG. 1A, P-type ions are implanted into an n-type silicon (Si) substrate 1 to form a P-well (Well) 2, and then photolithography and dry etching techniques are performed. The height a is 0.2 μm
The columnar silicon protrusions 4 are formed. The impurities in the P well 2 are implanted deeper than the height a of the columnar silicon protrusion 4. The etching of the P well 2 part is performed by, for example,
It was performed by the RIE method using r.
【００１９】次に、図１（ｂ）に示すように、柱状シリ
コン突起部４を含む活性領域３０外にＳｉＯ2からなる
素子分離領域６をＬＯＣＯＳ酸化により形成した。素子
分離領域６は酸化時の体積膨張により若干上方にも突出
して形成される。Next, as shown in FIG. 1B, an element isolation region 6 made of SiO 2 was formed outside the active region 30 including the columnar silicon protrusions 4 by LOCOS oxidation. The element isolation region 6 is formed so as to slightly project upward due to volume expansion during oxidation.
【００２０】素子分離領域６を形成した後、図１（ｃ）
に示すように、熱酸化法により全シリコン露出面を酸化
してＳｉＯ2からなるゲート絶縁膜７を５〜６ｎｍ程度
の厚さに形成した。その後、ゲート絶縁膜７を通して例
えばＡｓ等のｎ型不純物を１×１０15／ｃｍ2のオーダ
ーのドーズ量でイオン注入し、熱処理を施してｎ型拡散
領域９ａ，９ｂをＰウェル２の上部及び柱状シリコン突
起部４の上部に形成する。ｎ型拡散領域９ａ，９ｂの深
さｂは柱状シリコン突起部４中、トランジスタがショー
トチャネルとなるチャネル長Ｌ１に相当する距離が確保
されるように設定される。本例では、ｎ型拡散領域の深
さｂを０．１μｍ、チャネル長Ｌ１を０．１μｍとし
た。After forming the element isolation region 6, FIG.
As shown in FIG. 7, the exposed surface of all silicon was oxidized by a thermal oxidation method to form a gate insulating film 7 made of SiO 2 with a thickness of about 5 to 6 nm. After that, n-type impurities such as As are ion-implanted through the gate insulating film 7 at a dose amount of the order of 1 × 10 15 / cm 2 , and heat treatment is performed to form the n-type diffusion regions 9a and 9b on the P well 2 and It is formed on the top of the columnar silicon protrusion 4. The depth b of the n-type diffusion regions 9a and 9b is set so that a distance corresponding to the channel length L1 in which the transistor becomes a short channel in the columnar silicon protrusion 4 is secured. In this example, the depth b of the n-type diffusion region is 0.1 μm, and the channel length L1 is 0.1 μm.
【００２１】次に、図２（ａ）に一点鎖線で示すよう
に、全面にゲート電極用のポリシリコン（Ｐｏｌｙ Ｓ
ｉ）１０ａを堆積させてＰｏｌｙ Ｓｉ層１０を形成し
た後、柱状シリコン突起部４上のゲート絶縁膜７をスト
ッパーとする選択的な化学研磨を行い、Ｐｏｌｙ Ｓｉ
層１０ｂを形成する。Ｐｏｌｙ Ｓｉ層１０ｂを形成す
るために堆積されたＰｏｌｙ Ｓｉ１０ａの厚さは、上
述の研磨加工により柱状シリコン突起部４上のゲート絶
縁膜７面で十分な平坦化がなされるのに足りる厚さを要
する。従って、当然のことながら、その厚さは柱状シリ
コン突起部４の高さ０．２μｍよりも大きい。本工程に
おける選択的化学研磨は、例えばエチレンジアミン等の
アミン系研磨液を用いることが好ましい。なぜなら、エ
チレンジアミン等のアミン系研磨液を用いるこの化学研
磨工程でのＳｉ（Ｐｏｌｙ Ｓｉ）とＳｉＯ2の研磨レー
ト比は１０4以上であり、ゲート絶縁膜７のような厚さ
５〜６ｎｍの薄いＳｉＯ2膜でもストッパーとして十分
有効に働くためである。Next, as shown by the alternate long and short dash line in FIG. 2A, polysilicon (Poly S) for the gate electrode is formed on the entire surface.
i) After depositing 10a to form the Poly Si layer 10, selective chemical polishing using the gate insulating film 7 on the pillar-shaped silicon protrusions 4 as a stopper is performed to form the Poly Si layer 10.
Form layer 10b. The thickness of the Poly Si 10a deposited to form the Poly Si layer 10b is sufficient for the surface of the gate insulating film 7 on the pillar-shaped silicon protrusions 4 to be sufficiently flattened by the polishing process described above. It costs. Therefore, as a matter of course, the thickness thereof is larger than the height of the columnar silicon protrusions 4 of 0.2 μm. The selective chemical polishing in this step preferably uses an amine-based polishing liquid such as ethylenediamine. This is because the polishing rate ratio of Si (Poly Si) to SiO 2 in this chemical polishing process using an amine-based polishing liquid such as ethylenediamine is 10 4 or more, and the thickness of the gate insulating film 7 is as thin as 5 to 6 nm. This is because even a SiO 2 film works sufficiently effectively as a stopper.
【００２２】次に、図２（ｂ）に示すように、フォトリ
ソグラフィー及びドライエッチング技術によって、上述
のゲート電極用のＰｏｌｙ Ｓｉ層１０ｂを加工する。
Ｐｏｌｙ Ｓｉ層１０ｂの全面エッチングには、例えば
ＨＢｒを用いたＲＩＥ法を利用した。この時のエッチン
グ量はエッチング時間で決定され、柱状シリコン突起部
４上面のゲート絶縁膜７がエッチングの際に消失されな
いように設定される。すなわち、図２（ｂ）に示すよう
に、Ｐｏｌｙ Ｓｉ層１０ｃが図２（ａ）のＰｏｌｙ Ｓ
ｉ層１０ｂから厚さがＣになった時点で全面エッチング
を一旦停止し、その後、図２（ｂ）のＰの部位のみのＰ
ｏｌｙ Ｓｉ層１０ｂを除去する。この時点で柱状シリ
コン突起部４の周囲にサラウンデッドゲートＰｏｌｙ
Ｓｉ層１０ｃが配される。Next, as shown in FIG. 2B, the above-mentioned Poly Si layer 10b for the gate electrode is processed by photolithography and dry etching techniques.
The RIE method using HBr, for example, was used for the entire surface etching of the Poly Si layer 10b. The etching amount at this time is determined by the etching time, and is set so that the gate insulating film 7 on the upper surface of the columnar silicon protrusion 4 is not lost during the etching. That is, as shown in FIG. 2B, the Poly Si layer 10c is the Poly S layer of FIG.
When the thickness of the i layer 10b reaches C, the entire surface etching is temporarily stopped, and thereafter, only the P portion of FIG.
The oli Si layer 10b is removed. At this point, a surround gate Poly is formed around the columnar silicon protrusion 4.
The Si layer 10c is arranged.
【００２３】その後、図３（ａ）に示すように、全面に
ＳｉＯ2等からなる絶縁膜１２を平坦性良く形成し、次
にゲート及びｎ型拡散領域とのコンタクトを形成すべ
く、絶縁膜１２内に２つのコンタクトホール１３を設
け、コンタクトホール１３内にそれぞれコンタクト１４
ａ，１４ｂを設ける。After that, as shown in FIG. 3A, an insulating film 12 made of SiO 2 or the like is formed on the entire surface with good flatness, and then an insulating film is formed to form a contact with the gate and the n-type diffusion region. Two contact holes 13 are provided in each of the contact holes 12, and each contact 14 has a contact 14
a and 14b are provided.
【００２４】このようにして、図５に示すような柱状シ
リコン突起部４の周囲にゲートＰｏｌｙ Ｓｉ層１０ｃ
が形成されたサラウンデッドＭＯＳ（縦型ＭＯＳ ＦＥ
Ｔ）を形成できる。このサラウンデッドＭＯＳの活性領
域が従来より縮小される。Thus, the gate Poly Si layer 10c is formed around the columnar silicon protrusion 4 as shown in FIG.
Surrounded MOS (vertical MOS FE)
T) can be formed. The active area of this surroundd MOS is made smaller than before.
【００２５】なお、素子分離として通常のＬＯＣＯＳ法
を用いているため、図２（ｂ）に示したようにＬＯＣＯ
Ｓ ＳｉＯ2からなる素子分離領域６上のゲートＰｏｌｙ
Ｓｉ層１０ｃの膜厚ｄは、活性領域（拡散領域９ａ）
上のゲートＰｏｌｙ Ｓｉ層１０ｃの膜厚ｃに比較して
ＬＯＣＯＳの段差分だけ薄くなる。Since the normal LOCOS method is used for element isolation, as shown in FIG.
Gate Poly on the element isolation region 6 made of S 2 SiO 2
The film thickness d of the Si layer 10c is equal to the active region (diffusion region 9a).
It becomes thinner by the step of LOCOS than the film thickness c of the upper gate Poly Si layer 10c.
【００２６】このようなゲートＰｏｌｙ Ｓｉ層１０ｃ
の膜厚の相違を回避するためには、活性領域と素子分離
領域との間の段差が小さい埋め込みＬＯＣＯＳ法やＳＯ
Ｉ（Silicon On Insulator）基板を用いることができ
る。特にＳＯＩ基板を用いると酸化膜による完全な素子
分離が達成されるため、図１（ａ）に示したウェル形成
が不要となりプロセスも単純化される。Such a gate Poly Si layer 10c
In order to avoid the difference in film thickness between the active regions and the element isolation regions, the embedded LOCOS method or SO
An I (Silicon On Insulator) substrate can be used. In particular, when the SOI substrate is used, complete element isolation by the oxide film is achieved, so that the well formation shown in FIG. 1A is unnecessary and the process is simplified.
【００２７】[0027]
【発明の効果】以上説明したように本発明によれば、シ
リコン基板に形成された柱状シリコン突起部の周囲に、
厚さがゲート長に対応するゲートＰｏｌｙ Ｓｉ層を有
する縦型ＭＯＳ ＦＥＴを容易に形成するようにしたも
のである。As described above, according to the present invention, around the columnar silicon protrusions formed on the silicon substrate,
A vertical MOS FET having a gate Poly Si layer whose thickness corresponds to the gate length is easily formed.
【００２８】従って、ＭＯＳ ＦＥＴにおいて、ショー
トチャネル化を実現し、しかも活性領域面積を縮小する
ことが可能となる。Therefore, in the MOS FET, it is possible to realize a short channel and reduce the active region area.
【図１】本発明に係る縦型ＭＯＳ ＦＥＴの製造方法の
一実施例を示す工程断面図（Ｉ）である。FIG. 1 is a process sectional view (I) showing an example of a method of manufacturing a vertical MOS FET according to the present invention.
【図２】本発明に係る縦型ＭＯＳ ＦＥＴの製造方法の
一実施例を示す工程断面図（II）である。FIG. 2 is a process sectional view (II) showing an example of a method of manufacturing a vertical MOS FET according to the present invention.
【図３】本発明に係る縦型ＭＯＳ ＦＥＴの製造方法の
一実施例を示す工程断面図（III）である。FIG. 3 is a process sectional view (III) showing an example of a method of manufacturing a vertical MOS FET according to the present invention.
【図４】通常のＭＯＳ ＦＥＴを示す図である。FIG. 4 is a diagram showing a normal MOS FET.
【図５】縦型ＭＯＳ ＦＥＴを示す図である。FIG. 5 is a diagram showing a vertical MOS FET.
１ シリコン基板 ２ Ｐウェル ４ 柱状シリコン突起部 ５ ゲートＰｏｌｙ Ｓｉ層 ６ 素子分離領域 ７ ゲート絶縁膜 ９ａ，９ｂ ｎ型拡散領域 １０ａ Ｐｏｌｙ Ｓｉ １０ｂ Ｐｏｌｙ Ｓｉ層 １０ｃ ゲートＰｏｌｙ Ｓｉ層 １４ａ，１４ｂ コンタクト DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 P well 4 Columnar silicon protrusion 5 Gate Poly Si layer 6 Element isolation region 7 Gate insulating film 9a, 9b N-type diffusion region 10a Poly Si 10b Poly Si layer 10c Gate Poly Si layer 14a, 14b Contact
Claims (3)
該シリコン突起部の周囲にゲート電極を配してなる縦型
ＭＯＳ ＦＥＴの製造方法であって、 １導電型のシリコン基板に反対導電型のウェル領域を形
成する工程、 上記ウェル領域にシリコン突起部を形成する工程、 上記シリコン突起部を素子形成領域内に配するように素
子分離領域を形成する工程、 露出シリコン表面を酸化してゲート絶縁膜を形成する工
程、 上記ゲート絶縁膜下に上記１導電型と同一導電型の拡散
領域を形成する工程、 全面にポリシリコン層を形成し、上記シリコン突起部表
面に配されたゲート絶縁膜をストッパーとして上記ポリ
シリコン層を研磨する工程、 上記研磨によって残存した上記ポリシリコン層を所定パ
ターンにエッチングすることにより上記シリコン突起部
の周囲にゲート電極を形成する工程、 全面に絶縁膜を形成した後、該絶縁膜に、上記シリコン
突起部上方の拡散領域と上記シリコン基板上面の拡散領
域にそれぞれ貫通するコンタクトホールを形成する工程
を有することを特徴とする縦型ＭＯＳ ＦＥＴの製造方
法。1. A method for manufacturing a vertical MOS FET, comprising a silicon substrate having a silicon protrusion and a gate electrode disposed around the silicon protrusion, wherein a well of opposite conductivity type is provided on a silicon substrate of one conductivity type. A step of forming a region, a step of forming a silicon protrusion in the well region, a step of forming an element isolation region so that the silicon protrusion is arranged in the element formation region, a step of oxidizing the exposed silicon surface to form a gate insulating film A step of forming a diffusion region of the same conductivity type as the one conductivity type under the gate insulating film, a polysilicon layer is formed on the entire surface, and the gate insulating film disposed on the surface of the silicon protrusion is used as a stopper. As a step of polishing the polysilicon layer as described above, the polysilicon layer remaining by the polishing is etched into a predetermined pattern to form the silicon protrusion. A step of forming a gate electrode around the periphery of the portion, after forming an insulating film on the entire surface, forming a contact hole penetrating the diffusion region above the silicon protrusion and the diffusion region above the silicon substrate in the insulating film. A method for manufacturing a vertical MOS FET, which comprises the steps of:
起部内にトランジスタの所定長さのチャネル長に対応す
る距離が設定されることを特徴とする請求項１記載の縦
型ＭＯＳ ＦＥＴの製造方法。2. The fabrication of a vertical MOS FET according to claim 1, wherein the depth of the diffusion region is set to a distance corresponding to a channel length of a predetermined length of the transistor in the silicon protrusion. Method.
研磨液を用いて行うことを特徴とする請求項１記載の縦
型ＭＯＳ ＦＥＴの製造方法。3. The method of manufacturing a vertical MOS FET according to claim 1, wherein the polishing of the polysilicon layer is performed using an amine-based polishing liquid.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20213694A JPH0864810A (en) | 1994-08-26 | 1994-08-26 | Manufacture of vertical mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20213694A JPH0864810A (en) | 1994-08-26 | 1994-08-26 | Manufacture of vertical mosfet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864810A true JPH0864810A (en) | 1996-03-08 |
Family
ID=16452562
Family Applications (1)
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|---|---|---|---|
| JP20213694A Pending JPH0864810A (en) | 1994-08-26 | 1994-08-26 | Manufacture of vertical mosfet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864810A (en) |
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1994
- 1994-08-26 JP JP20213694A patent/JPH0864810A/en active Pending
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