JPH0863997A - Semiconductor memory circuit device - Google Patents
Semiconductor memory circuit deviceInfo
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- JPH0863997A JPH0863997A JP6202200A JP20220094A JPH0863997A JP H0863997 A JPH0863997 A JP H0863997A JP 6202200 A JP6202200 A JP 6202200A JP 20220094 A JP20220094 A JP 20220094A JP H0863997 A JPH0863997 A JP H0863997A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に記憶装置のテストデータの書き込みに関わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to writing test data in the memory device.
【0002】[0002]
【従来の技術】近年、半導体集積回路は高集積化が進
み、複数LSIチップの1チップへの統合がなされてい
る。一般用途向けロジックLSIにもレジスタ、キャッ
シュ等のメモリのオンチップ化が今や常識となってい
る。従来これらメモリのビットテストは、主にチェッカ
ーパターン等を用いているが1ワードずつアドレスを指
定し書き込みを行っていた。2. Description of the Related Art In recent years, semiconductor integrated circuits have been highly integrated, and a plurality of LSI chips have been integrated into one chip. On-chip memories such as registers and caches for general-purpose logic LSIs are now common sense. Conventionally, the bit test of these memories mainly uses a checker pattern or the like, but writing is performed by designating an address word by word.
【0003】[0003]
【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、大容量メモリに於けるテストパターンの
書き込みに要する時間が長大になり、テスト時間全体を
増加させ製造コストを圧迫するという問題点を有してい
た。However, in the above method, the time required for writing the test pattern in the large-capacity memory becomes long, and there is a problem that the entire test time is increased and the manufacturing cost is suppressed. Had.
【0004】そこで、本発明は斯かる点に鑑みてなされ
たものであり、その目的は、従来のように1ワード毎メ
モリのテストパターンを書き込むのではなく、複数同時
に書き込みを可能とすることによりテスト時間の短縮を
図ることにある。Therefore, the present invention has been made in view of the above point, and an object thereof is not to write a test pattern of a memory for each word as in the prior art, but to enable a plurality of writing simultaneously. It is to reduce the test time.
【0005】[0005]
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体メモリ回路装置は、データを記録す
るメモリアレイ部と、アドレスから前記メモリアレイ部
の一つのワードを選択し書き込み許可信号を与えるアド
レスデコーダ部と、書き込み制御信号、読み出し制御信
号に応じて前記メモリアレイ部のビット線にデータを与
えまたは前記メモリアレイ部のデータを外部に与えるI
O部と、前記アドレスデコード部から出される書き込み
許可信号をテスト制御信号に応じて強制的に活性または
不活性させるテストパターン書き込み制御部と、IO部
からメモリアレイ部のビット線に与えるデータをテスト
制御信号に応じて強制的に”H”または”L”に固定す
るテストパターン生成部を備えたものである。In order to solve the above-mentioned problems, a semiconductor memory circuit device of the present invention selects a memory array section for recording data and one word of the memory array section from an address and permits writing. An address decoder section for giving a signal and data for giving to the bit line of the memory array section or for giving the data of the memory array section to the outside according to a write control signal and a read control signal I
An O section, a test pattern write control section for forcibly activating or deactivating a write enable signal output from the address decoding section according to a test control signal, and a test for data given from the IO section to a bit line of the memory array section. It is provided with a test pattern generation unit for forcibly fixing it to "H" or "L" according to a control signal.
【0006】[0006]
【作用】本発明は上記した構成によって、アドレスデコ
ード部から出される書き込み許可信号をテスト制御信号
に応じて強制的に活性状態にでき、同時にテストパター
ン生成部に於いてメモリアレイ部のビット線に与えるデ
ータをテスト制御信号に応じて強制的に”H”または”
L”に固定できることとなる。According to the present invention, the write enable signal output from the address decoding section can be forcibly activated in accordance with the test control signal by the above-described configuration, and at the same time, the bit line of the memory array section in the test pattern generating section is activated. Forcibly give data "H" or "according to the test control signal"
It can be fixed to L ".
【0007】[0007]
【実施例】以下、本発明の一実施例の半導体メモリ回路
装置について、図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor memory circuit device according to an embodiment of the present invention will be described below with reference to the drawings.
【0008】(実施例1)図1は本発明の実施例におけ
る半導体メモリ回路装置の回路図であり、特に書き込み
動作に関わる構成を記載している。(Embodiment 1) FIG. 1 is a circuit diagram of a semiconductor memory circuit device according to an embodiment of the present invention, and particularly shows a configuration relating to a write operation.
【0009】図1において、1はアドレス、2は入力デ
ータ、3はテスト制御信号、4はテストデータ、5は書
き込み制御信号、6は第1の書き込み許可信号、7は第
2の書き込み許可信号、8は書き込みデータである。In FIG. 1, 1 is an address, 2 is input data, 3 is a test control signal, 4 is test data, 5 is a write control signal, 6 is a first write enable signal, and 7 is a second write enable signal. , 8 are write data.
【0010】10はアドレスからメモリアレイ部の一つ
のワードを選択し書き込み許可信号7を与えるアドレス
デコーダ部である。11はアドレスデコード部10から
出される書き込み許可信号6をテスト制御信号3に応じ
て強制的に活性または不活性させるテストパターン書き
込み制御部である。An address decoder unit 10 selects one word in the memory array unit from an address and gives a write enable signal 7. Reference numeral 11 is a test pattern write control unit that forcibly activates or deactivates the write enable signal 6 output from the address decoding unit 10 according to the test control signal 3.
【0011】12はデータを記録するメモリアレイ部、
13はIO部からメモリアレイ部12のビット線に与え
るデータをテスト制御信号3に応じて強制的に”H”ま
たは”L”に固定するテストパターン生成部である。1
4は書き込み制御信号5、読み出し制御信号に応じて前
記メモリアレイ部のビット線にデータを与えまたは前記
メモリアレイ部のデータを外部に与えるIO部であり、
図面には読み出し制御信号を省略している。Reference numeral 12 denotes a memory array section for recording data,
Reference numeral 13 is a test pattern generation unit for forcibly fixing the data given from the IO unit to the bit line of the memory array unit 12 to "H" or "L" according to the test control signal 3. 1
Reference numeral 4 denotes an IO unit for giving data to the bit line of the memory array unit or for giving data of the memory array unit to the outside according to a write control signal 5 and a read control signal,
The read control signal is omitted in the drawing.
【0012】20,21はインバータ回路、22はan
d・or回路、23,24は3ステートバッファ回路、
25はand回路である。20, 21 are inverter circuits, 22 is an
d / or circuit, 23 and 24 are 3-state buffer circuits,
25 is an and circuit.
【0013】以上のように構成された半導体メモリ回路
装置のアドレス2ビット、データ2ビット構成とした場
合について、以下図1を用いてその動作を説明する。The operation of the semiconductor memory circuit device configured as described above in the case of a 2-bit address and 2-bit data configuration will be described below with reference to FIG.
【0014】(1)書き込み制御信号5が”H”かつテ
スト制御信号3が”L”の場合、テストパターン書き込
み制御部のand・or回路22の一方のand回路の
入力が”L”となるため出力はアドレスデコーダ部より
出される第1の書き込み許可信号が反映され、メモリア
レイ部の特定1つのワードのみが書き込み可能状態にな
る。このとき、and回路25の出力は”H”となり3
ステートバッファ回路24は活性化され、一方3ステー
トバッファ回路23は非活性化されるため、入力データ
2が書き込みデータ8に反映される。この結果先に示し
たメモリアレイの特定1つのワードには入力データ2が
書き込まれる。(1) When the write control signal 5 is "H" and the test control signal 3 is "L", the input of one of the and-or circuits 22 of the test pattern write control section is "L". Therefore, the output reflects the first write enable signal output from the address decoder section, and only one specific word in the memory array section becomes writable. At this time, the output of the AND circuit 25 becomes "H" 3
Since the state buffer circuit 24 is activated and the 3-state buffer circuit 23 is deactivated, the input data 2 is reflected in the write data 8. As a result, the input data 2 is written in the specific one word of the memory array shown above.
【0015】(2)書き込み制御信号5が”H”かつテ
スト制御信号3が”H”の場合、テストパターン書き込
み制御部のand・or回路22の他方のand回路の
入力が”L”となるため出力はアドレス1の第0番bi
tが反映され、第0番bitが”L”の時はメモリアレ
イ部の偶数番目のワード、”H”の時はメモリアレイ部
の奇数番目のワードが書き込み可能状態になる。このと
き、and回路25の出力は”L”となり3ステートバ
ッファ回路24は非活性化され、一方3ステートバッフ
ァ回路23は活性化されるため、テストデータ4が書き
込みデータ8に反映される。この結果先に示したメモリ
アレイの奇数または偶数ワードにはテストデータ4が一
斉に書き込まれる。特にこの動作に於いて、奇数ワード
書き込み時にテストデータ4のtdata[0]=0、
tdata[1]=1とし、偶数ワード書き込み時にテ
ストデータ4のtdata[0]=1、tdata
[1]=0とすることによりメモリアレイ部12には2
回の書き込みサイクルでチェッカーパターンが書き込む
ことが可能である。(2) When the write control signal 5 is "H" and the test control signal 3 is "H", the input of the other and circuit of the and-or circuit 22 of the test pattern write control section is "L". Therefore, the output is the 0th bi of address 1.
Reflecting t, when the 0th bit is "L", the even-numbered word of the memory array section becomes writable, and when it is "H", the odd-numbered word of the memory array section becomes writable. At this time, the output of the and circuit 25 becomes “L”, the 3-state buffer circuit 24 is deactivated, and the 3-state buffer circuit 23 is activated, so that the test data 4 is reflected in the write data 8. As a result, the test data 4 is simultaneously written to the odd or even word of the memory array shown above. Particularly in this operation, tdata [0] = 0 of the test data 4 at the time of writing an odd number of words,
tdata [1] = 1, and tdata [0] = 1, tdata of the test data 4 when writing an even word.
By setting [1] = 0, the memory array unit 12 has 2
The checker pattern can be written in one write cycle.
【0016】[0016]
【発明の効果】以上のように本発明は、データを記録す
るメモリアレイ部と、アドレス及び書き込み許可信号か
ら前記メモリアレイ部の一つのワードを選択し書き込み
許可信号を与えるアドレスデコーダ部と、書き込み制御
信号、読み出し制御信号に応じて前記メモリアレイ部の
ビット線にデータを与えまたは前記メモリアレイ部のデ
ータを外部に与えるIO部と、前記アドレスデコード部
から出される書き込み許可信号をテスト制御信号に応じ
て強制的に活性または不活性させるテストパターン書き
込み制御部と、IO部からメモリアレイ部のビット線に
与えるデータをテスト制御信号に応じて強制的に”H”
または”L”に固定するテストパターン生成部を備える
ことにより、従来メモリアレイにチェカーパターンを書
き込むために2^(アドレス数)回の書き込みサイクル
が必要だったが2回の書き込みサイクルで実現できテス
ト時間の大幅な削減が可能である。As described above, according to the present invention, a memory array section for recording data, an address decoder section for selecting one word of the memory array section from an address and a write enable signal and giving a write enable signal, and a write An IO unit for giving data to the bit line of the memory array unit or for giving data of the memory array unit to the outside according to a control signal and a read control signal, and a write enable signal issued from the address decoding unit are used as test control signals. A test pattern write control unit that is forcibly activated or inactivated according to the test pattern, and data that is given from the IO unit to the bit line of the memory array unit is forcibly "H" according to the test control signal.
Alternatively, by providing a test pattern generation unit that fixes to “L”, it was possible to realize the test pattern generation in two write cycles, although 2 ^ (number of addresses) write cycles were required to write the checker pattern in the conventional memory array. It is possible to significantly reduce the time.
【図1】本発明の第1の実施例における半導体メモリ回
路装置の回路図FIG. 1 is a circuit diagram of a semiconductor memory circuit device according to a first embodiment of the present invention.
1 アドレス 2 入力データ 3 テスト制御信号 4 テストデータ 5 書き込み制御信号 6 第1の書き込み許可信号 7 第2の書き込み許可信号 8 書き込みデータ 10 アドレスデコーダ部 11 テストパターン書き込み制御部 12 メモリアレイ部 13 テストパターン生成部 14 IO部 20、21 インバータ回路 22 and・or回路 23、24 3ステートバッファ回路 25 and回路 1 address 2 input data 3 test control signal 4 test data 5 write control signal 6 first write enable signal 7 second write enable signal 8 write data 10 address decoder section 11 test pattern write control section 12 memory array section 13 test pattern Generation unit 14 IO unit 20, 21 Inverter circuit 22 and-or circuit 23, 24 3-state buffer circuit 25 and circuit
Claims (1)
レスから前記メモリアレイ部の一つのワードを選択し書
き込み許可信号を与えるアドレスデコーダ部と、書き込
み制御信号、読み出し制御信号に応じて前記メモリアレ
イ部のビット線にデータを与えまたは前記メモリアレイ
部のデータを外部に与えるIO部と、前記アドレスデコ
ード部から出される書き込み許可信号をテスト制御信号
に応じて強制的に活性または不活性させるテストパター
ン書き込み制御部と、IO部からメモリアレイ部のビッ
ト線に与えるデータをテスト制御信号に応じて強制的
に”H”または”L”に固定するテストパターン生成部
を備える半導体メモリ回路装置。1. A memory array section for recording data, an address decoder section for selecting one word of the memory array section from an address and giving a write enable signal, and the memory array according to a write control signal and a read control signal. And a test pattern for forcibly activating or deactivating a write enable signal output from the address decoding unit according to a test control signal, and an IO unit for applying data to a bit line of the memory unit or data of the memory array unit to the outside. A semiconductor memory circuit device comprising a write control unit and a test pattern generation unit for forcibly fixing data given from an IO unit to a bit line of a memory array unit to "H" or "L" according to a test control signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6202200A JPH0863997A (en) | 1994-08-26 | 1994-08-26 | Semiconductor memory circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6202200A JPH0863997A (en) | 1994-08-26 | 1994-08-26 | Semiconductor memory circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0863997A true JPH0863997A (en) | 1996-03-08 |
Family
ID=16453628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6202200A Pending JPH0863997A (en) | 1994-08-26 | 1994-08-26 | Semiconductor memory circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0863997A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006351051A (en) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | Static type semiconductor memory device |
-
1994
- 1994-08-26 JP JP6202200A patent/JPH0863997A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006351051A (en) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | Static type semiconductor memory device |
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