JPH0863997A - Semiconductor memory circuit device - Google Patents

Abstract

PURPOSE: To shorten a test time by making forcedly a write-in acknowledge signal from an address decoder section an activation state in accordance with a test control signal and forcedly fixing data given to a bit line by an IO section an H state or an L state. CONSTITUTION: When a test control signal 3 is made H, a first write-in acknowledge signal 6 from an address decoder section 10 is made an activation state by a test pattern write-in control section 11, made a second write-in acknowledge signal 7 selecting one word from a memory 12 and acknowledging write-in, and supplied to a memory cell array 12. On the other hand, when the signal 3 is made H, a 3-state buffer circuit 23 of a test pattern generation circuit 13 is activated, a state buffer circuit 24 of an IO section 14 is made a non- activation state, input data 2 from an IO section 10 is forcedly fixed to H or L, test data 4 is supplied to a bit line 8 through the generation section 13. Thereby, write-in can be continuously performed without writing test data every one word, and a test time can be shortened.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に記憶装置のテストデータの書き込みに関わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to writing test data in the memory device.

【０００２】[0002]

【従来の技術】近年、半導体集積回路は高集積化が進
み、複数ＬＳＩチップの１チップへの統合がなされてい
る。一般用途向けロジックＬＳＩにもレジスタ、キャッ
シュ等のメモリのオンチップ化が今や常識となってい
る。従来これらメモリのビットテストは、主にチェッカ
ーパターン等を用いているが１ワードずつアドレスを指
定し書き込みを行っていた。2. Description of the Related Art In recent years, semiconductor integrated circuits have been highly integrated, and a plurality of LSI chips have been integrated into one chip. On-chip memories such as registers and caches for general-purpose logic LSIs are now common sense. Conventionally, the bit test of these memories mainly uses a checker pattern or the like, but writing is performed by designating an address word by word.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、大容量メモリに於けるテストパターンの
書き込みに要する時間が長大になり、テスト時間全体を
増加させ製造コストを圧迫するという問題点を有してい
た。However, in the above method, the time required for writing the test pattern in the large-capacity memory becomes long, and there is a problem that the entire test time is increased and the manufacturing cost is suppressed. Had.

【０００４】そこで、本発明は斯かる点に鑑みてなされ
たものであり、その目的は、従来のように１ワード毎メ
モリのテストパターンを書き込むのではなく、複数同時
に書き込みを可能とすることによりテスト時間の短縮を
図ることにある。Therefore, the present invention has been made in view of the above point, and an object thereof is not to write a test pattern of a memory for each word as in the prior art, but to enable a plurality of writing simultaneously. It is to reduce the test time.

【０００５】[0005]

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体メモリ回路装置は、データを記録す
るメモリアレイ部と、アドレスから前記メモリアレイ部
の一つのワードを選択し書き込み許可信号を与えるアド
レスデコーダ部と、書き込み制御信号、読み出し制御信
号に応じて前記メモリアレイ部のビット線にデータを与
えまたは前記メモリアレイ部のデータを外部に与えるＩ
Ｏ部と、前記アドレスデコード部から出される書き込み
許可信号をテスト制御信号に応じて強制的に活性または
不活性させるテストパターン書き込み制御部と、ＩＯ部
からメモリアレイ部のビット線に与えるデータをテスト
制御信号に応じて強制的に”Ｈ”または”Ｌ”に固定す
るテストパターン生成部を備えたものである。In order to solve the above-mentioned problems, a semiconductor memory circuit device of the present invention selects a memory array section for recording data and one word of the memory array section from an address and permits writing. An address decoder section for giving a signal and data for giving to the bit line of the memory array section or for giving the data of the memory array section to the outside according to a write control signal and a read control signal I
An O section, a test pattern write control section for forcibly activating or deactivating a write enable signal output from the address decoding section according to a test control signal, and a test for data given from the IO section to a bit line of the memory array section. It is provided with a test pattern generation unit for forcibly fixing it to "H" or "L" according to a control signal.

【０００６】[0006]

【作用】本発明は上記した構成によって、アドレスデコ
ード部から出される書き込み許可信号をテスト制御信号
に応じて強制的に活性状態にでき、同時にテストパター
ン生成部に於いてメモリアレイ部のビット線に与えるデ
ータをテスト制御信号に応じて強制的に”Ｈ”または”
Ｌ”に固定できることとなる。According to the present invention, the write enable signal output from the address decoding section can be forcibly activated in accordance with the test control signal by the above-described configuration, and at the same time, the bit line of the memory array section in the test pattern generating section is activated. Forcibly give data "H" or "according to the test control signal"
It can be fixed to L ".

【０００７】[0007]

【実施例】以下、本発明の一実施例の半導体メモリ回路
装置について、図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor memory circuit device according to an embodiment of the present invention will be described below with reference to the drawings.

【０００８】（実施例１）図１は本発明の実施例におけ
る半導体メモリ回路装置の回路図であり、特に書き込み
動作に関わる構成を記載している。(Embodiment 1) FIG. 1 is a circuit diagram of a semiconductor memory circuit device according to an embodiment of the present invention, and particularly shows a configuration relating to a write operation.

【０００９】図１において、１はアドレス、２は入力デ
ータ、３はテスト制御信号、４はテストデータ、５は書
き込み制御信号、６は第１の書き込み許可信号、７は第
２の書き込み許可信号、８は書き込みデータである。In FIG. 1, 1 is an address, 2 is input data, 3 is a test control signal, 4 is test data, 5 is a write control signal, 6 is a first write enable signal, and 7 is a second write enable signal. , 8 are write data.

【００１０】１０はアドレスからメモリアレイ部の一つ
のワードを選択し書き込み許可信号７を与えるアドレス
デコーダ部である。１１はアドレスデコード部１０から
出される書き込み許可信号６をテスト制御信号３に応じ
て強制的に活性または不活性させるテストパターン書き
込み制御部である。An address decoder unit 10 selects one word in the memory array unit from an address and gives a write enable signal 7. Reference numeral 11 is a test pattern write control unit that forcibly activates or deactivates the write enable signal 6 output from the address decoding unit 10 according to the test control signal 3.

【００１１】１２はデータを記録するメモリアレイ部、
１３はＩＯ部からメモリアレイ部１２のビット線に与え
るデータをテスト制御信号３に応じて強制的に”Ｈ”ま
たは”Ｌ”に固定するテストパターン生成部である。１
４は書き込み制御信号５、読み出し制御信号に応じて前
記メモリアレイ部のビット線にデータを与えまたは前記
メモリアレイ部のデータを外部に与えるＩＯ部であり、
図面には読み出し制御信号を省略している。Reference numeral 12 denotes a memory array section for recording data,
Reference numeral 13 is a test pattern generation unit for forcibly fixing the data given from the IO unit to the bit line of the memory array unit 12 to "H" or "L" according to the test control signal 3. 1
Reference numeral 4 denotes an IO unit for giving data to the bit line of the memory array unit or for giving data of the memory array unit to the outside according to a write control signal 5 and a read control signal,
The read control signal is omitted in the drawing.

【００１２】２０,２１はインバータ回路、２２はａｎ
ｄ・ｏｒ回路、２３,２４は３ステートバッファ回路、
２５はａｎｄ回路である。20, 21 are inverter circuits, 22 is an
d / or circuit, 23 and 24 are 3-state buffer circuits,
25 is an and circuit.

【００１３】以上のように構成された半導体メモリ回路
装置のアドレス２ビット、データ２ビット構成とした場
合について、以下図１を用いてその動作を説明する。The operation of the semiconductor memory circuit device configured as described above in the case of a 2-bit address and 2-bit data configuration will be described below with reference to FIG.

【００１４】（１）書き込み制御信号５が”Ｈ”かつテ
スト制御信号３が”Ｌ”の場合、テストパターン書き込
み制御部のａｎｄ・ｏｒ回路２２の一方のａｎｄ回路の
入力が”Ｌ”となるため出力はアドレスデコーダ部より
出される第１の書き込み許可信号が反映され、メモリア
レイ部の特定１つのワードのみが書き込み可能状態にな
る。このとき、ａｎｄ回路２５の出力は”Ｈ”となり３
ステートバッファ回路２４は活性化され、一方３ステー
トバッファ回路２３は非活性化されるため、入力データ
２が書き込みデータ８に反映される。この結果先に示し
たメモリアレイの特定１つのワードには入力データ２が
書き込まれる。(1) When the write control signal 5 is "H" and the test control signal 3 is "L", the input of one of the and-or circuits 22 of the test pattern write control section is "L". Therefore, the output reflects the first write enable signal output from the address decoder section, and only one specific word in the memory array section becomes writable. At this time, the output of the AND circuit 25 becomes "H" 3
Since the state buffer circuit 24 is activated and the 3-state buffer circuit 23 is deactivated, the input data 2 is reflected in the write data 8. As a result, the input data 2 is written in the specific one word of the memory array shown above.

【００１５】（２）書き込み制御信号５が”Ｈ”かつテ
スト制御信号３が”Ｈ”の場合、テストパターン書き込
み制御部のａｎｄ・ｏｒ回路２２の他方のａｎｄ回路の
入力が”Ｌ”となるため出力はアドレス１の第０番ｂｉ
ｔが反映され、第０番ｂｉｔが”Ｌ”の時はメモリアレ
イ部の偶数番目のワード、”Ｈ”の時はメモリアレイ部
の奇数番目のワードが書き込み可能状態になる。このと
き、ａｎｄ回路２５の出力は”Ｌ”となり３ステートバ
ッファ回路２４は非活性化され、一方３ステートバッフ
ァ回路２３は活性化されるため、テストデータ４が書き
込みデータ８に反映される。この結果先に示したメモリ
アレイの奇数または偶数ワードにはテストデータ４が一
斉に書き込まれる。特にこの動作に於いて、奇数ワード
書き込み時にテストデータ４のｔｄａｔａ［０］＝０、
ｔｄａｔａ［１］＝１とし、偶数ワード書き込み時にテ
ストデータ４のｔｄａｔａ［０］＝１、ｔｄａｔａ
［１］＝０とすることによりメモリアレイ部１２には２
回の書き込みサイクルでチェッカーパターンが書き込む
ことが可能である。(2) When the write control signal 5 is "H" and the test control signal 3 is "H", the input of the other and circuit of the and-or circuit 22 of the test pattern write control section is "L". Therefore, the output is the 0th bi of address 1.
Reflecting t, when the 0th bit is "L", the even-numbered word of the memory array section becomes writable, and when it is "H", the odd-numbered word of the memory array section becomes writable. At this time, the output of the and circuit 25 becomes “L”, the 3-state buffer circuit 24 is deactivated, and the 3-state buffer circuit 23 is activated, so that the test data 4 is reflected in the write data 8. As a result, the test data 4 is simultaneously written to the odd or even word of the memory array shown above. Particularly in this operation, tdata [0] = 0 of the test data 4 at the time of writing an odd number of words,
tdata [1] = 1, and tdata [0] = 1, tdata of the test data 4 when writing an even word.
By setting [1] = 0, the memory array unit 12 has 2
The checker pattern can be written in one write cycle.

【００１６】[0016]

【発明の効果】以上のように本発明は、データを記録す
るメモリアレイ部と、アドレス及び書き込み許可信号か
ら前記メモリアレイ部の一つのワードを選択し書き込み
許可信号を与えるアドレスデコーダ部と、書き込み制御
信号、読み出し制御信号に応じて前記メモリアレイ部の
ビット線にデータを与えまたは前記メモリアレイ部のデ
ータを外部に与えるＩＯ部と、前記アドレスデコード部
から出される書き込み許可信号をテスト制御信号に応じ
て強制的に活性または不活性させるテストパターン書き
込み制御部と、ＩＯ部からメモリアレイ部のビット線に
与えるデータをテスト制御信号に応じて強制的に”Ｈ”
または”Ｌ”に固定するテストパターン生成部を備える
ことにより、従来メモリアレイにチェカーパターンを書
き込むために２＾（アドレス数）回の書き込みサイクル
が必要だったが２回の書き込みサイクルで実現できテス
ト時間の大幅な削減が可能である。As described above, according to the present invention, a memory array section for recording data, an address decoder section for selecting one word of the memory array section from an address and a write enable signal and giving a write enable signal, and a write An IO unit for giving data to the bit line of the memory array unit or for giving data of the memory array unit to the outside according to a control signal and a read control signal, and a write enable signal issued from the address decoding unit are used as test control signals. A test pattern write control unit that is forcibly activated or inactivated according to the test pattern, and data that is given from the IO unit to the bit line of the memory array unit is forcibly "H" according to the test control signal.
Alternatively, by providing a test pattern generation unit that fixes to “L”, it was possible to realize the test pattern generation in two write cycles, although 2 ^ (number of addresses) write cycles were required to write the checker pattern in the conventional memory array. It is possible to significantly reduce the time.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例における半導体メモリ回
路装置の回路図FIG. 1 is a circuit diagram of a semiconductor memory circuit device according to a first embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ アドレス ２ 入力データ ３ テスト制御信号 ４ テストデータ ５ 書き込み制御信号 ６ 第１の書き込み許可信号 ７ 第２の書き込み許可信号 ８ 書き込みデータ １０ アドレスデコーダ部 １１ テストパターン書き込み制御部 １２ メモリアレイ部 １３ テストパターン生成部 １４ ＩＯ部 ２０、２１ インバータ回路 ２２ ａｎｄ・ｏｒ回路 ２３、２４ ３ステートバッファ回路 ２５ ａｎｄ回路 1 address 2 input data 3 test control signal 4 test data 5 write control signal 6 first write enable signal 7 second write enable signal 8 write data 10 address decoder section 11 test pattern write control section 12 memory array section 13 test pattern Generation unit 14 IO unit 20, 21 Inverter circuit 22 and-or circuit 23, 24 3-state buffer circuit 25 and circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】データを記録するメモリアレイ部と、アド
レスから前記メモリアレイ部の一つのワードを選択し書
き込み許可信号を与えるアドレスデコーダ部と、書き込
み制御信号、読み出し制御信号に応じて前記メモリアレ
イ部のビット線にデータを与えまたは前記メモリアレイ
部のデータを外部に与えるＩＯ部と、前記アドレスデコ
ード部から出される書き込み許可信号をテスト制御信号
に応じて強制的に活性または不活性させるテストパター
ン書き込み制御部と、ＩＯ部からメモリアレイ部のビッ
ト線に与えるデータをテスト制御信号に応じて強制的
に”Ｈ”または”Ｌ”に固定するテストパターン生成部
を備える半導体メモリ回路装置。1. A memory array section for recording data, an address decoder section for selecting one word of the memory array section from an address and giving a write enable signal, and the memory array according to a write control signal and a read control signal. And a test pattern for forcibly activating or deactivating a write enable signal output from the address decoding unit according to a test control signal, and an IO unit for applying data to a bit line of the memory unit or data of the memory array unit to the outside. A semiconductor memory circuit device comprising a write control unit and a test pattern generation unit for forcibly fixing data given from an IO unit to a bit line of a memory array unit to "H" or "L" according to a test control signal.