JPH0863425A

JPH0863425A - インタバス・バッファ

Info

Publication number: JPH0863425A
Application number: JP7211305A
Authority: JP
Inventors: Christopher Bryant; クリストファー・ブリアント; Brian Reynolds; ブライアン・レイノルズ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1994-08-02
Filing date: 1995-07-28
Publication date: 1996-03-08
Also published as: US5627975A; KR100381076B1; EP0695998A2; EP0695998A3; KR960009411A

Abstract

(57)【要約】【課題】２つの異なるサイズのバス間でデータ転送を
調整するインタバス・バッファを提供する。【解決手段】第１バス（プロセッサ・バス）は、ビッ
グ・エンディアン・プロトコルまたは「マングド」リト
ル・エンディアン・モードに従ってデータを配列でき
る。第２バス（ローカル・バス）は、ビッグ・エンディ
アン・プロトコルまたは真のリトル・エンディアン・モ
ードのいずれかに従ってデータを配列できるが、トラン
ザクション・サイズを定めない。本開示のインタバス・
バッファは、さまざまな異なるトランザクション・サイ
ズや動作モードに関係なく、インタバス・データ転送を
調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、デジタル・コ
ンピュータ・システムに関し、さらに詳しくは、バス・
ツー・バス・バッファ回路(bus-to-bus buffer circui
t) に関する。

【０００２】

【従来の技術】すべてのデジタル・コンピュータ装置
は、個別のデータ・ユニットを多重ユニット転送におい
てどのように配列するかに応じて、２つの相反するクラ
スのうちの一方に分類できる。これら２つのクラスのメ
ンバは、「ビッグ・エンディアン(big endian)」または
「リトル・エンディアン(little endian) 」装置のいず
れかとして知られる。現在のデジタル・コンピュータ装
置では、一般に、８データ・ビット、すなわち「バイ
ト」は、もっとも小さい個別にアクセス可能なデータ単
位である。しかし、ほとんどのデジタル・コンピュータ
装置は、転送中の単一バイトのアドレスおよび／または
あるサイズの信号によって識別される時間で、１ないし
８バイトを転送する。従って、デバイスがバイトのそれ
ぞれをデータ転送の単一アドレスに対してどのように配
列するかは重要となる。

【０００３】ビッグ・エンディアン装置は、もっとも低
いアドレスを多重ユニット転送の最上位バイト（左端の
バイト）に割り当て、次の順次アドレスを転送の次の最
上位バイトに割り当てる。この方式は、多重ユニット転
送のビッグ・エンド（バイナリ数としてみなされる）が
最初に格納されるので、ビッグ・エンディアンという。
IBM 社のRISC System/6000，IBM 社のSystem 370および
Motorola社の68000 ファミリ・マイクロプロセッサは、
ビッグ・エンディアン装置の例である。

【０００４】リトル・エンディアン装置は、もっとも低
いアドレスを多重ユニット転送の最下位バイト（右端の
バイト）に割り当て、次の順次アドレスを転送の次の最
下位バイトに割り当てる。この方式は、多重ユニット転
送のリトル・エンド（バイナリ数としてみなされる）が
最初に格納されるので、リトル・エンディアンという。
DEC 社のVAX アーキテクチャおよびIntel 社のX86 ファ
ミリ・マイクロプロセッサはリトル・エンディアン装置
の例である。

【０００５】

【発明が解決しようとする課題】ビッグ・エンディアン
装置とリトル・エンディアン装置を同じデジタル・コン
ピュータ・システムに統合することが望ましい場合が多
い。ビッグ・エンディアン装置とリトル・エンディアン
装置との間の多重ユニット転送は、再配列しなければな
らない。そうしないと、一方の装置からのデータ出力が
他方の装置にとって意味不明になる。多重ユニット転送
においてデータを再配列するために用いられる少なくと
も２つの方法、すなわち、「プログラムド・バイト・ス
ワッピング(programmed byte-swapping)」および「アド
レス・マンギング(address munging」という方式があ
る。

【０００６】

【課題を解決するための手段】プログラムド・バイト・
スワッピングとは、２つの異なる装置を接続するデータ
経路に挿入されるある数のマルチプレクサを内蔵する方
法である。これらのマルチプレクサは、データ転送サイ
ズおよびデータ経路サイズに応じて、バイト再配列(byt
e reordering) を実行する。例えば、両方の装置が最大
４バイト量(four byte quanta)を転送する（両方が３２
ビット・データ・バスを有する）場合、各バイトは４つ
の着信バイトのうち任意の１つを４バイト・レーン(lan
e)のうち任意の１つに送るため、この装置に接続された
４：１マルチプレクサを有していなければならない。

【０００７】アドレス・マンギングとは、ビッグ・エン
ディアン装置からリトル・エンディアン装置に転送され
るデータを再配列する方法である。この方法は、２つの
段階を組み合わせる。まず第１に、リトル・エンディア
ン装置に宛てられた各データ転送のアドレスは、修正ま
たは「マング(mung)」され、特定の数学関数に従って第
２アドレスを形成する。データ転送は、この第２アドレ
スによってインデクスされる。第２に、データ転送のバ
イトは、データ経路に対して反転される。

【０００８】

【実施例】図１は、本発明により構成されたデータ処理
システム１０のブロック図を示す。データ処理システム
１０は、ビッグ・エンディアン（以下、「ＢＥ」）また
はマングド・ビッグ・エンディアン(munged big endia
n) （以下、疑似リトル・エンディアンまたは「ＰＬＥ:
pseudo little endian」）配列方式に従って多重バイ
ト・データ転送を生成するデータ・プロセッサ１２を含
む。データ・プロセッサ１２は、バス・ツー・バス・ブ
リッジ回路(bus-to-bus bridge circuit) （または「イ
ンタバス・バッファ(interbus buffer) 」１８を介し
て、主メモリ・システム１４およびさまざまな周辺デバ
イス１６と交信する。本発明により、インタバス・バッ
ファ１８は、ビッグ・エンディアン・バスとリトル・エ
ンディアン（以下、「ＬＥ」）バスをインタフェースす
るのに必要なバイト再配列機能を提供する。

【０００９】図１において、データ・プロセッサ１２
は、第１入力／出力プロトコルに準拠し、周辺デバイス
１６は第２入力／出力プロトコルに準拠する。図１に示
すように、データ・プロセッサ１２が準拠するプロトコ
ルは、ラベルがつけられ、「プロセッサ・バス」とい
う。周辺デバイス１６が準拠するプロトコルは、ラベル
が付けられ、「ローカル・バス」という。データ処理シ
ステム１０は、本発明とは関係ない多くの理由により、
２つまたはそれ以上の異なるバスで動作するデバイスを
含むことができ、その理由として、ローカル・バスはハ
ードディスク保存システム，グラフィック・ドライバ，
拡張スロットなどある種のデバイスについて業界標準の
場合があり、２つのバスは異なる時期に開発されている
場合があり、データ処理システム１０は２つの異なるメ
ーカからの技術を内蔵する場合などがある。

【００１０】図示の実施例では、プロセッサ・バスは、
PowerPC (International BusinessMachines Corporatio
nの商標）６０Ｘバスプロトコルの６４ビット構成であ
る。各６０Ｘバス・トランザクションは、Ｔ−ＢＵＲＳ
Ｔ制御信号をデアサート(de-assert) またはアサートす
ることにより、１つまたは４つの順次６４ビット・トラ
ンザクションのいずれかを指定する。単一６４ビット・
トランザクションでは、３ビット制御信号であるＴ−Ｓ
ＩＺＥがトランザクションの１ないし８バイトを確認(v
alidate)する。

【００１１】図示の実施例では、ローカル・バスは、Ｐ
ＣＩ(Peripheral Component Interconnect) プロトコル
の３２ビット構成である。制御信号ＦＲＡＭＥのデアサ
ートは、単一トランザクションにおける最後の３２ビッ
ト転送を表す。４バイト・イネーブル制御信号は、４バ
イト転送の各バイトを個別に確認する。以下で明らかに
なるように、バス・サイズの差およびＰＣＩトランザク
ションにおける先験的(a priori)トランザクション・サ
イズ情報の欠如は、既知のバイト再配列方法、すなわち
プログラマブル・バイト・スワッピングの利用を不可能
にする。

【００１２】図２ないし図６は、ＢＥモード，新リトル
・エンディアン（以下、「ＬＥ」）モードおよびＰＬＥ
モードで動作するデバイス間のさまざまなサイズのデー
タ転送の例を表形式で示す。まず、これらの図面は、Ｂ
Ｅ，ＬＥおよびＰＬＥデバイスの動作を説明するために
用いられる。次に、同じ図面は、インタバス・バッファ
１８の動作を説明するために用いられる。

【００１３】図７は、ＢＥおよびＰＬＥモードで動作す
るデバイス間のデータ転送で用いられるマッピング方式
を表形式で示す。図示の表は、最大８バイトを一度に転
送できるデバイスの動作を説明するためのものである。
図示のように、ＢＥ転送の開始アドレスの３最下位ビッ
トは、トランザクション・サイズに応じてあるビット・
パターンと排他的論理和（ＸＯＲ）される。この動作に
より、「マングド(munged)」アドレスまたはＰＬＥ開始
アドレスが生成される。データ・プロセッサ１２などの
デバイスは、ＰＬＥトランザクション・アドレスを出力
する前に、この機能を内部実行する。次に、ＰＬＥアド
レスは、ＬＥまたはＰＬＥデバイスからデータを読み出
すまたは書き込むために用いられる。トランザクション
がＬＥデバイスからのリードまたはライト動作の場合、
８バイトは、転送時にデータ経路に対して個別に反転さ
れる。トランザクションが別のＰＬＥデバイスからのリ
ードまたはライト動作の場合、バイト反転は必要ない。

【００１４】図２に戻って、ＢＥデバイスは、開始アド
レスＸＸ０００によってインデクスされた単一８バイト
転送、すなわち「整合された(aligned) 」ダブル・ワー
ド転送を生成し、ここで「Ｘ」は「関係なし(don't car
e)」アドレス・ビットである。転送は、リード(read)ま
たはライト(write) でもよい。この例およびすべての以
下の例では、最上位ビットは「Ａ」によって表され、次
の最上位ビットは「Ｂ」によって表される。図７に示す
ように、アドレスの３個の最下位ビットは、「０００」
と排他的論理和される。対応するＰＬＥまたは「マング
ド」アドレスもＸＸ０００である。従って、８ビットＡ
〜Ｈは、ＰＬＥモード（「ＢＥ／ＰＬＥ」）で動作する
ＢＥデバイスから同じ開始アドレスＸＸＯＯＯに同じ順
序Ａ〜Ｈで出力される。

【００１５】これらの８バイトがＬＥデバイスに直接ま
たはＰＬＥデバイスを介して転送される場合、８バイト
Ａ〜Ｈはデータ経路に対して反転される。特に、第１Ｐ
ＬＥバイト・レーン(byte-lane) を占めるバイト（この
場合Ａ）は、８番目のＬＥバイト・レーン（アドレスＸ
Ｘ１１１）に再マッピングされ、第２ＰＬＥバイト・レ
ーンを占めるバイト（この場合Ｂ）は、７番目のＬＥバ
イト・レーン（アドレスＸＸ１１０）に再マッピングさ
れ、第３ＰＬＥバイト・レーンを占めるバイト（この場
合Ｃ）は、第６ＬＥバイト・レーン（アドレスＸＸ１０
１）に再マッピングされ、第４ＰＬＥバイト・レーンを
占めるバイト（この場合Ｄ）は、第５ＬＥバイト・レー
ン（アドレスＸＸ１００）に再マッピングされ、第５Ｐ
ＬＥバイト・レーンを占めるバイト（この場合Ｅ）は、
第４ＬＥバイト・レーン（アドレスＸＸ０１１）に再マ
ッピングされ、第６ＰＬＥバイト・レーンを示すバイト
（この場合Ｆ）は、第３ＬＥバイト・レーン（アドレス
ＸＸ０１０）に再マッピングされ、第７ＰＬＥバイト・
レーンを占めるバイト（この場合Ｇ）は、第２ＬＥバイ
ト・レーン（アドレスＸＸ００１）に再マッピングさ
れ、第８ＰＬＥバイト・レーンを占めるバイト（この場
合Ｈ）は、第１ＬＥバイト・レーン（アドレスＸＸ００
０）に再マッピングされる。

【００１６】図３に戻って、ＢＥデバイスは、開始アド
レスＸＸ０００およびＸＸ１００によってインデクスさ
れた２つの４バイト転送、すなわち２つの「整合され
た」ワード転送を生成する。これらの転送は、リードで
もライトでもよい。例えば、第１転送は、開始アドレス
ＸＸ０００に関連する４バイトＡ〜Ｄを主メモリ１４に
書き込んでもよい。図７に示すように、アドレスの３個
の最下位ビットは「１００」と排他的論理和される。対
応するＰＬＥまたは「マングド」アドレスはＸＸ１００
である。従って、４バイトＡ〜Ｄは、アドレス番地ＸＸ
１００〜ＸＸ１１１に書き込まれる。これらの４バイト
が主メモリ１４からＬＥデバイスに転送されるか、ある
いはＢＥ／ＰＬＥデバイスからＬＥデバイスに直接転送
される場合、全データ経路は反転される。（４有効バイ
トのみがイネーブルされる。）

【００１７】ライトの例を続けて、第２の４バイト転送
は、開始アドレスＸＸ１００に関連する４バイトＥ〜Ｈ
を主メモリ１４に書き込む。図７に示すように、アドレ
スの３個の最下位ビットは、「１００」と排他的論理和
される。対応するＰＬＥまたは「マングド」アドレス
は、ＸＸ０００である。従って、４バイトＥ〜Ｈは、ア
ドレス番地ＸＸ０００〜ＸＸ０１１に書き込まれる。こ
れらの４バイトが主メモリ１４からＬＥデバイスに転送
されるか、あるいはＢＥ／ＰＬＥデバイスからＬＥデバ
イスに直接転送される場合、全データ経路は反転され
る。（４有効バイトのみがイネーブルされる。）

【００１８】図４に戻って、ＢＥデバイスは、開始アド
レスＸＸ０００およびＸＸ１０１によってインデクスさ
れた２つの３バイト転送を生成する。これらの転送は、
リードでもライトでもよい。例えば、第１転送は、開始
アドレスＸＸ０００に関連する３バイトＡ〜Ｃを主メモ
リ１４に書き込む。図７に示すように、アドレスの３個
の最下位ビットは「１０１」と排他的論理和される。対
応するＰＬＥまたは「マングド」アドレスは、ＸＸ１０
１である。従って、３バイトＡ〜Ｃは、アドレス番地Ｘ
Ｘ１０１〜ＸＸ１１１に書き込まれる。これらの３バイ
トが主メモリ１４からＬＥデバイスに転送されるか、あ
るいはＢＥ／ＰＬＥデバイスからＬＥデバイスに直接転
送される場合、全データ経路は反転される。（３有効バ
イトのみがイネーブルされる。）

【００１９】ライトの例を続けて、第２転送は、開始ア
ドレスＸＸ１０１に関連する３バイトＥ〜Ｇを主メモリ
１４に書き込む。図７に示すように、アドレスの３個の
最下位ビットは「１０１」と排他的論理和される。対応
するＰＬＥまたは「マングド」アドレスはＸＸ０００で
ある。従って、３バイトＥ〜Ｇは、アドレス番地ＸＸ０
００〜ＸＸ０１０に書き込まれる。これらの３バイトが
主メモリ１４からＬＥデバイスに転送されるか、あるい
はＢＥ／ＰＬＥデバイスからＬＥデバイスに直接転送さ
れる場合、全データ経路は反転される。（３有効バイト
のみがイネーブルされる。）

【００２０】図５にも度って、ＢＥデバイスは、開始ア
ドレスＸＸ０００，ＸＸ０１０，ＸＸ１００，ＸＸ１１
０によってインデクスされた４つの２バイト転送、すな
わち４つの「整合された」半ワード転送を生成する。こ
れらの転送は、リードでもライトでもよい。例えば、第
１転送は、開始アドレスＸＸ０００に関連する２バイト
ＡおよびＢを主メモリ１４に書き込む。図７に示すよう
に、アドレスの３個の最下位ビットは、「１１０」と排
他的論理和される。対応するＰＬＥまたは「マングド」
アドレスはＸＸ１１０である。従って、２バイトＡおよ
びＢは、アドレス番地ＸＸ１１０およびＸＸ１１１に書
き込まれる。これらの２バイトが主メモリ１４からＬＥ
デバイスに転送されるか、あるいはＢＥ／ＰＬＥデバイ
スからＬＥデバイスに直接転送される場合、全データ経
路は反転される（２有効バイトのみがイネーブルされ
る。）

【００２１】ライトの例を続けて、第２の２バイト転送
は、開始アドレスＸＸ０１０に関連するバイトＣおよび
Ｄを主メモリ１４に書き込む。図７に示すように、アド
レスの３個の最下位ビットは「１１０」と排他的論理和
される。対応するＰＬＥまたは「マングド」アドレスは
ＸＸ１００である。従って、２バイトＣおよびＤは、ア
ドレス番地ＸＸ１００およびＸＸ１０１に書き込まれ
る。これら２バイトが主メモリ１４からＬＥデバイスに
転送されるか、あるいはＢＥ／ＰＬＥデバイスからＬＥ
デバイスに直接転送される場合、全データ経路は反転さ
れる（２有効バイトのみがイネーブルされる。）

【００２２】ライトの例を続けて、第３の２バイト転送
は、開始アドレスＸＸ１００に関連するバイトＥおよび
Ｆを主メモリ１４に書き込む。図７に示すように、アド
レスの３個の最下位ビットは「１１０」と排他的論理和
される。対応するＰＬＥまたは「マングド」アドレス
は、ＸＸ０１０である。従って、２バイトＥおよびＦ
は、アドレス番地ＸＸ０１０およびＸＸ０１１に書き込
まれる。これら２バイトが主メモリ１４からＬＥデバイ
スに転送されるか、あるいはＢＥ／ＰＬＥデバイスから
ＬＥデバイスに直接転送される場合、全データ経路は反
転される。（２有効バイトのみがイネーブルされる。）

【００２３】ライトの例を続けて、第４の２バイト転送
は、開始アドレスＸＸ１１０に関連するバイトＧおよび
Ｈを主メモリ１４に書き込む。図７に示すように、アド
レスの３個の最下位ビットは「１１０」と排他的論理和
される。対応するＰＬＥまたは「マングド」アドレスは
ＸＸ０００である。従って、２バイトＧおよびＨは、ア
ドレス番地ＸＸ０００およびＸＸ００１に書き込まれ
る。これら２バイトが主メモリ１４からＬＥデバイスに
転送されるか、あるいはＢＥ／ＰＬＥデバイスからＬＥ
デバイスに直接転送される場合、全データ経路は反転さ
れる（２有効バイトのみがイネーブルされる。）

【００２４】図６に戻って、ＢＥデバイスは、８つの開
始アドレスＸＸ０００〜ＸＸ１１１によってインデクス
される８つのシングル・バイト転送を生成する。これら
の転送は、リードでもライトでもよい。例えば、８つの
シングル・バイト転送は、８バイトＡ〜Ｈを主メモリ１
４に個別に書き込むことができる。図７に示すように、
各アドレスの３個の最下位ビットは「１１１」と排他的
論理和される。８つの開始アドレスＸＸ０００〜ＸＸ１
１１はマングされ、８つのＰＬＥアドレスＸＸ１１１〜
ＸＸ０００をそれぞれ生成する。従って、８バイトＨ〜
Ａは、アドレス番地ＸＸ０００〜ＸＸ１１１にそれぞれ
書き込まれる。これらのバイトが主メモリ１４からＬＥ
デバイスに転送されるか、あるいはＢＥ／ＰＬＥデバイ
スからＬＥデバイスに直接転送される場合、全データ経
路は反転される（有効バイトのみがイネーブルされ
る。）ＢＥバイト配列およびＬＥバイト配列は、この場
合同一であることに留意されたい。一般に、データ転送
サイズが最小データ・ユニットと同じサイズならば、Ｂ
Ｅ，ＬＥ，ＰＬＥの間に違いはない。

【００２５】図８は、図１に示すインタバス・バッファ
１８のブロック図を示す。インタバス・バッファ１４
は、左側部２０と、右側部２２と、共通制御ユニット２
４とを有する。

【００２６】左側部２０および制御ユニット２４は、ロ
ーカル・バスからプロセッサ・バスへのデータおよびア
ドレスのフローを制御する。データ・プロセッサ１２が
ローカル・バスに結合されたデバイスからデータを読み
出すとき、あるいはローカル・バスに結合されたデバイ
スがデータを主メモリ１４に書き込むときに、データは
ローカル・バスからプロセッサ・バスに流れる。ローカ
ル・バスに結合されたデバイスが主メモリ１４に対して
データの読み書きを行うとき、アドレスはローカル・バ
スからプロセッサ・バスに流れる。データ・プロセッサ
１２は、ロード命令の実行に応答して、ローカル・バス
に結合されたデバイスからデータを読み出す。ローカル
・バスに結合されたデバイスは、デバイスのさまざまな
動作に応答して、主メモリ１４に対するデータの読み書
きを行う。

【００２７】右側部２２および制御ユニット２４は、プ
ロセッサ・バスからローカル・バスへのデータおよびア
ドレスのフローを制御する。データ・プロセッサ１２が
ローカル・バスに結合されたデバイスにデータを書き込
むとき、あるいはローカル・バスに結合されたデバイス
が主メモリ１４からデータを読み出すとき、データはプ
ロセッサ・バスからローカル・バスに流れる。データ・
プロセッサ１２がローカル・バスに結合されたデバイス
に対してデータの読み書きを行うとき、アドレスはプロ
セッサ・バスからローカル・バスに流れる。データ・プ
ロセッサ１２は、ストア命令の実行に応答して、および
データ・コヒーレンシ・プロトコル(data coherency pr
otocok) 、すなわち「データ・キャストアウト・アフタ
・スヌーピング(data cast-out after snooping)に応答
して、ローカル・バスに結合されたデバイスにデータを
書き込む。ローカル・バスに結合されたデバイスは、デ
バイスのさまざまな動作に応答して、主メモリ１４から
データを読み出す。

【００２８】図８に示す左側部２０を続けて、ローカル
・バスからのデータおよびアドレス情報は下から入り、
プロセッサ・バスに向かって上に流れる。特に、３２デ
ータ・ビットは左側部２０に入り、互いに対してバイト
・スワップされる：すなわち、第１バイトは第４バイト
・レーンに再転送され、第２バイトは第３バイト・レー
ンに再転送され、第３バイトは第２バイト・レーンに再
転送され、第４バイトは第１バイト・レーンに再転送さ
れる。図示の実施例は、多重層金属相互接続の金属酸化
物半導体（「ＭＯＳ」）プロセスを利用して製造され
る。図示のバイト反転は、メタル・ツー・メタル穴(met
al to metal via)を有利に配置することによって達成さ
れる。

【００２９】バイト・スワップされた後、３２データ・
ビットは、ローカル・アドレス・ラッチ２６と、ローカ
ル・データ・ロー・ラッチ(local data low latch)２８
と、ローカル・データ・ハイ・ラッチ(local data high
latch) ３０とに入力される。制御信号ＬＡＴＣＨ＿Ａ
ＤＤＲＥＳＳにより、ローカル・アドレス・ラッチ２６
は入力データ・ビットをサンプル・ホールドする。次
に、入力アドレス・ビットは、プロセッサ・アドレス・
バスに送られ、８データ・バイトを選択する。制御信号
ＬＯＣＡＬ＿ＬＯＷ＿ＳＥＬＥＣＴにより、ローカル・
データ・ロー・ラッチ２８は入力データ・ビットをサン
プル・ホールドする。制御信号ＬＯＣＡＬ＿ＨＩＧＨ＿
ＳＥＬＥＣＴにより、ローカル・データ・ハイ・ラッチ
３０は、入力データ・ビットをサンプル・ホールドす
る。制御ユニット２４は、制御信号ＬＡＴＣＨ＿ＡＤＤ
ＲＥＳＳ，ＬＯＣＡＬ＿ＬＯＷ＿ＳＥＬＥＣＴおよびＬ
ＯＣＡＬ＿ＨＩＧＨ＿ＳＥＬＥＣＴを生成する。制御ユ
ニット２４の動作は、図９および図１０で説明する。

【００３０】ローカル・データ・ロー・ラッチ２８によ
って出力された４バイトは、再度バイト・スワップさ
れ、３２ビットの２：１マルチプレクサ（「ＭＵＸ」）
３２の入力の１セットに接続される。また、マルチプレ
クサ３２は、バイト・スワップされていないローカル・
データ・ロー・ラッチ２８によって出力された３２ビッ
トも受ける。ローカル・データ・ハイ・ラッチ３０によ
って出力された４バイトは、再度バイト・スワップさ
れ、３２ビットの２：１マルチプレクサ（「ＭＵＸ」）
３４の入力の１セットに接続される。また、マルチプレ
クサ３４は、バイト・スワップされていないローカル・
データ・ハイ・ラッチ３０によって出力された３２ビッ
トも受ける。制御信号ＬＥ＿ＭＯＤＥは、マルチプレク
サ３２，３４の出力を選択する。特に、制御信号ＬＥ＿
ＭＯＤＥは、データを発信するローカル・デバイスがＬ
Ｅデバイスである（またプロセッサ・バス・デバイスが
ＰＬＥデバイスである）場合に、アサートされる。制御
信号ＬＥ＿ＭＯＤＥは、データを発信するローカル・デ
バイスがＢＥデバイスである（またプロセッサ・バス・
デバイスがＢＥデバイスである）場合に、デアサートさ
れる。アサートされると、制御信号ＬＥ＿ＭＯＤＥによ
り、マルチプレクサ３２，３４は、ローカル・データ・
ロー・ラッチ２８およびローカル・データ・ハイ・ラッ
チ３０の非スワップ出力を出力する。（バイトは、入力
時に一回だけスワップされ、その結果、バイト再配列が
生じる。）デアサートされると、制御信号ＬＥ＿ＭＯＤ
Ｅにより、マルチプレクサ３２，３４は、ローカル・デ
ータ・ロー・ラッチ２８およびローカル・データ・ハイ
・ラッチ３０のバイト・スワップされた出力を出力す
る。（バイトは２回スワップされ、その結果、バイト再
配列は生じない。）マルチプレクサ３２によって出力さ
れた３２ビット出力は、マルチプレクサ３４によって出
力された３２ビット出力と連結(concatenate) され、６
４ビットのデータ信号となる。このデータ信号は、図１
に示すプロセッサ・データ・バスに接続される。図８に
示す右側部２２を続けて、プロセッサ・バスからのデー
タは、上から入り、ローカル・バスに向かって下に流れ
る。特に、６４データ・ビットは右側部２２に入り、ト
ランザクション・アドレスＡＤＤＲＥＳＳ（２７，２
８）の第４および第５最下位ビットに応じて、４つのダ
ブル・ワード・ラッチ３６，３８，４０，４２の１つに
よってラッチされる。（データ・プロセッサ１２は、整
合されたダブル・クワッド・ワード(aligned double qu
ad-word)データ・ユニット（２５６ビット）でバス・ト
ランザクションを実行する場合が多い。この方式は、バ
ス帯域幅とアドレス変換細分性(address translation g
ranularity) の制約のバランスをとる。）６４ビットの
４：１マルチプレクサ（「ＭＵＸ」）４４は、ダブル・
ワード・ラッチ３６，３８，４０，４２の出力をそれぞ
れ受ける。トランザクションに関連するアドレスＡＤＤ
ＲＥＳＳ（２７，２８）の第４および第５最下位ビット
は、マルチプレクサ４４の１つの特定の入力を選択す
る。マルチプレクサ４４の６４ビット出力は、上位半分
(more significant half) （ビット０：３１）および下
位半分(less significant half) （ビット３２：６４）
に分割される。各半分は、ローカル・バスと同じサイ
ズ、すなわち３２ビットである。

【００３１】マルチプレクサ４４によって出力された上
位半分のバイトは、バイト・スワップされ、３２ビット
の２：１マルチプレクサ（「ＭＵＸ」）４６の入力の１
セットに接続される。また、マルチプレクサ４６は、バ
イト・スワップされていないマルチプレクサ４４によっ
て出力された上位半分のバイトも受ける。マルチプレク
サ４４によって出力された下位半分のバイトは、バイト
・スワップされ、３２ビットの２：１マルチプレクサ
（「ＭＵＸ」）４８の入力の１セットに接続される。ま
た、マルチプレクサ４８は、バイト・スワップされてい
ないマルチプレクサ４４によって出力された下位半分の
バイトも受ける。制御信号ＬＥ＿ＭＯＤＥは、マルチプ
レクサ４６、４８の出力を選択する。アサートされる
と、制御信号ＬＥ＿ＭＯＤＥにより、マルチプレクサ４
６，４８は、マルチプレクサ４４によって出力された非
スワップの上位半分および下位半分を出力する。デアサ
ートされると、制御信号ＬＥ＿ＭＯＤＥにより、マルチ
プレクサ４６，４８は、マルチプレクサ４４によって出
力された、バイト・スワップされた上位半分および下位
半分を出力する。マルチプレクサ４６，４８の出力は、
３２ビットの３：１マルチプレクサ（「ＭＵＸ」）５０
の入力の２セットに接続される。また、マルチプレクサ
５０は、プロセッサ・アドレス・バス上に存在するアド
レス信号も受ける。この接続は、マルチプレクサ５０に
対する３つの入力のうち１つを選択する一対の制御信号
ＰＲＯＣＥＳＳＯＲ＿ＬＯＷ＿ＳＥＬＥＣＴおよびＰＲ
ＯＣＥＳＳＯＲ＿ＨＩＧＨ＿ＳＥＬＥＣＴの経路とな
る。制御ユニット２４は、制御信号ＰＲＯＣＥＳＳＯＲ
＿ＬＯＷ＿ＳＥＬＥＣＴおよびＰＲＯＣＥＳＳＯＲ＿Ｈ
ＩＧＨ＿ＳＥＬＥＣＴを生成する。制御ユニット２４の
動作は、図９および図１０で説明する。マルチプレクサ
５０の出力は、ラッチ５２によってラッチされる。ラッ
チ５２の出力は、バイト・スワップされてから、ローカ
ル・バスに接続される。図９および図１０は、図８に示
すインタバス・バッファの一部の動作を示す２つの状態
遷移図である。制御ユニット２４は、その動作を決定す
る１１の入力制御信号、すなわちＤＥＶＳＥＬ，ＤＡＴ
Ａ＿ＣＯＵＮＴ，ＬＥ＿ＭＯＤＥ，ＦＲＡＭＥ，ＩＲＤ
Ｙ，ＡＤＤＲＥＳＳ（２９），ＤＡＴＡＲＤＹ，ＭＡＳ
ＴＥＲ，ＴＡＲＧＥＴおよびＲＥＳＥＴを受ける。

【００３２】制御信号ＤＥＶＳＥＬは、ターゲット・デ
バイスが特定のトランザクションを受けたことを表す。
（ＰＣＩバス・プロトコルでは、ＤＥＶＳＥＬはアクテ
ィブ・ロー信号であると規定する。説明の便宜上、以下
ではＤＥＶＳＥＬはアクティブ・ハイ制御信号であるも
のとして説明する。）

【００３３】制御信号ＤＡＴＡ＿ＣＯＵＮＴは、マスタ
として特定のトランザクションにおける転送の数を表
す。ＤＡＴＡ＿ＣＯＵＮＴがゼロに等しい場合、トラン
ザクションは８つのデータ転送からなる。インタバス・
バッファ１８は、ＤＡＴＡ＿ＣＯＵＮＴを生成する。プ
ロセッサ・バスが開始したトランザクションでは、ＤＡ
ＴＡ＿ＣＯＵＮＴは、転送される整合された３２ビット
量(quanta)の数を表す。ＤＡＴＡ＿ＣＯＵＮＴは、Powe
rPC 60X 制御信号Ｔ＿ＳＩＺＥおよびＴ＿ＢＵＲＳＴか
ら算出される。ローカル・バスが開始したトランザクシ
ョンでは、ＤＡＴＡ＿ＣＯＵＮＴは、「関係なし(don't
care)」である。（ＰＣＩバス・プロトコルは、このよ
うなパラメータを規定しない。）制御信号ＬＥ＿ＭＯＤＥは、データ処理システム１０が
ＬＥモード（アサート）またはＢＥモード（デアサー
ト）で動作しているかを表す。前述のように、データ・
プロセッサ１２は、データ処理システム１０がＬＥモー
ドで動作しているときＰＬＥモードで動作する。図示の
実施例では、インタバス・バッファ１８におけるユーザ
・アクセス可能なレジスタの出力は、制御信号ＬＥ＿Ｍ
ＯＤＥを生成する。

【００３４】制御信号ＦＲＡＭＥは、ＰＣＥバス・プロ
トコル制御信号である。この信号は、ＰＣＩバス準拠の
デバイスから開始された特定のトランザクションにおけ
るデータ転送の数を表す。このようなデバイスは、１つ
またはそれ以上のデータ転送を必要とする限り、ＦＲＡ
ＭＥをアサートする。（ＰＣＩバス・プロトコルでは、
ＦＲＡＭＥはアクティブ・ロー信号であると規定する。
説明の便宜上、以下ではＦＲＡＭＥはアクティブ・ハイ
制御信号であるものとして説明する。）

【００３５】制御信号ＩＲＤＹ（「アイ・レディ(I-rea
dy) 」と発音する）は、ＰＣＩバス・プロトコル制御信
号である。アサートされると、特定のトランザクション
を開始したＰＣＩデバイスが、トランザクションのタイ
プを考慮して適宜受信または送信準備ができていること
を表す。（ＰＣＩバス・プロトコルでは、ＩＲＤＹはア
クティブ・ロー信号であると規定する。説明の便宜上、
以下ではＩＲＤＹはアクティブ・ハイ制御信号であるも
のとして説明する。）

【００３６】制御信号ＴＲＤＹ（「ティ・レディ(T-rea
dy) 」と発音する）は、ＰＣＩバス・プロトコル制御信
号である。アサートされると、特定のトランザクション
のターゲット・デバイスであるＰＣＩデバイスが、トラ
ンザクションのタイプを考慮して適宜受信または送信準
備ができていることを表す。（ＰＣＩバス・プロトコル
では、ＴＲＤＹはアクティブ・ロー信号であると規定す
る。説明の便宜上、以下ではＴＲＤＹはアクティブ・ハ
イ制御信号であるものとして説明する。）制御信号ＡＤＤＲＥＳＳ（２９）は、特定のバス・ツー
・バス転送の３２アドレス・ビットのうち３０番目のビ
ットである。制御ユニット２４は、以下で説明するよう
に、次のクロック・サイクルで用いるため各クロック・
サイクルで制御信号ＡＤＤＲＥＳＳ（２９）をラッチす
る。このラッチされた制御信号は、ＬＡＴＣＨ［ＡＤＤ
ＲＥＳＳ（２９）］と記される。

【００３７】制御信号ＤＡＴＡＲＤＹ（「データ・レデ
ィ(data ready)」と発音する）は、インタバス・バッフ
ァ１８によって生成される。アサートされると、データ
・プロセッサ１２または主メモリ１４のいずれかからの
データがローカル・バスに転送できることを表す。

【００３８】制御信号ＭＡＳＴＥＲおよびＴＡＲＧＥＴ
は、データ・プロセッサ１２、またはローカル・バスに
接続されたデバイスが特定のトランザクションのマスタ
であることを表す。アサートされると、ＭＡＳＴＥＲ
は、データ・プロセッサ１２がインタバス・バッファ１
８のマスタであることを表す。アサートされると、ＴＡ
ＲＧＥＴは、ローカル・バスに接続されたデバイスがイ
ンタバス・バッファ１８のマスタであることを表す。

【００３９】インタバス１８上のピンは、制御信号ＲＥ
ＳＥＴを生成する。アサートされると、ＲＥＳＥＴはイ
ンタバス・バッファ１８を再イニシャライズする。

【００４０】図９に戻って、制御信号ＬＡＴＣＨ＿ＡＤ
ＤＲＥＳＳ，ＬＯＣＡＬ＿ＬＯＷ＿ＳＥＬＥＣＴおよび
ＬＯＣＡＬ＿ＨＩＧＨ＿ＳＥＬＥＣＴの動作を説明する
状態遷移図を示す。制御信号ＬＯＣＡＬ＿ＬＯＷ＿ＳＥ
ＬＥＣＴおよびＬＯＣＡＬ＿ＨＩＧＨ＿ＳＥＬＥＣＴ
は、ローカル・バスからプロセッサ・バスに流れる下位
および上位データ・ワードを指し、ラッチする。制御ユ
ニット２４は、３つの状態、すなわちＬＡＴＣＨＡＤ
ＤＲＥＳＳ，ＬＡＴＣＨＬＯＷＷＯＲＤおよびＬＡ
ＴＣＨＨＩＧＨＷＯＲＤをこの目的に向けて処理す
る。制御ユニット２４は、ＬＡＴＣＨＡＤＤＲＥＳＳ
状態の場合にのみ、制御信号ＬＡＴＣＨ＿ＡＤＤＲＥＳ
Ｓをアサートする。制御ユニット２４は、ＬＡＴＣＨ
ＬＯＷＷＯＲＤ状態の場合にのみ、制御信号ＬＯＣＡ
Ｌ＿ＬＯＷ＿ＳＥＬＥＣＴをアサートする。制御ユニッ
ト２４は、ＬＡＴＣＨＨＩＧＨＷＯＲＤ状態の場合
にのみ、制御信号ＬＯＣＡＬ＿ＨＩＧＨ＿ＳＥＬＥＣＴ
をアサートする。

【００４１】制御ユニット２４は、制御信号ＲＥＳＥＴ
がアサートされた後に、ＬＡＴＣＨＡＤＤＲＥＳＳ状態
にイニシャライズされる。制御ユニット２４は、ファン
クションＡが論理真の場合に、ＬＡＴＣＨＬＯＷＷ
ＯＲＤ状態に遷移する。逆に、ファンクションＡが論理
偽の場合、制御ユニット２４はＬＡＴＣＨＡＤＤＲＥ
ＳＳからＬＡＴＣＨＨＩＧＨＷＯＲＤ状態に遷移す
る。ファンクションＢが論理真の場合、制御ユニット２
４はＬＡＴＣＨＬＯＷＷＯＲＤ状態からＬＡＴＣＨ
ＨＩＧＨＷＯＲＤ状態に、またはその逆に遷移す
る。ファンクションＢは、以下で再現される。ファンク
ションＣが論理真の場合、制御ユニット２４は、ＬＡＴ
ＣＨＬＯＷＷＯＲＤ状態からＬＡＴＣＨＡＤＤＲ
ＥＳＳ状態に、またはＬＡＴＣＨＨＩＧＨＷＯＲＤ
状態からＬＡＴＣＨＡＤＤＲＥＳＳ状態に遷移する。
ファンクションＣは、以下で再現される。ファンクショ
ンＤが論理真の場合、制御ユニット２４はＬＡＴＣＨ
ＬＯＷＷＯＲＤ状態またはＬＡＴＣＨＨＩＧＨＷ
ＯＲＤ状態のままである。

【００４２】図１０に戻って、制御信号ＰＲＯＣＥＳＳ
ＯＲ＿ＬＯＷ＿ＳＥＬＥＣＴおよびＰＲＯＣＥＳＳＯＲ
＿ＨＩＧＨ＿ＳＥＬＥＣＴの動作を説明する状態遷移図
を示す。制御信号ＰＲＯＣＥＳＳＯＲ＿ＬＯＷ＿ＳＥＬ
ＥＣＴおよびＰＲＯＣＥＳＳＯＲ＿ＨＩＧＨ＿ＳＥＬＥ
ＣＴは、プロセッサ・バスからローカル・バスに流れる
下位および上位データ・ワードを指し、出力する。制御
ユニット２４は、３つの状態、すなわちＭＵＸＡＤＤ
ＲＥＳＳ，ＭＵＸＬＥＳＳＳＩＧＮＩＦＩＣＡＮＴ
ＨＡＬＦおよびＭＵＸＭＯＲＥＳＩＧＮＩＦＩＣ
ＡＮＴＨＡＬＦをこの目的に向けて処理する。制御ユ
ニット２４は、状態ＭＵＸＬＥＳＳＳＩＧＮＩＦＩＣ
ＡＮＴＨＡＬＦの場合にのみ、制御信号ＰＲＯＣＥＳ
ＳＯＲ＿ＬＯＷ＿ＳＥＬＥＣＴをアサートする。制御ユ
ニット２４は、状態ＭＵＸＭＯＲＥＳＩＧＮＩＦＩ
ＣＡＮＴＨＡＬＦの場合にのみ制御信号ＰＲＯＣＥＳ
ＳＯＲＨＩＧＨＳＥＬＥＣＴをアサートする。マル
チプレクサ５０は、制御ユニット２４が制御信号ＰＲＯ
ＣＥＳＳＯＲ＿ＬＯＷ＿ＳＥＬＥＣＴまたは制御信号Ｐ
ＲＯＣＥＳＳＯＲ＿ＨＩＧＨ＿ＳＥＬＥＣＴのいずれも
アサートしない場合に、ＡＤＤＲＥＳＳ入力を選択す
る。

【００４３】制御ユニット２４は、制御信号ＲＥＳＥＴ
がアサートされた後にＭＵＸＡＤＤＲＥＳＳ状態にイ
ニシャライズされる。制御ユニット２４は、ファンクシ
ョンＥが論理真の場合に、ＭＵＸＬＥＳＳＳＩＧＮ
ＩＦＩＣＡＮＴＨＡＬＦ状態に遷移する。ファンクシ
ョンＥは、以下で再生される。逆に、ファンクションＥ
が論理偽の場合、制御ユニット２４はＭＵＸＡＤＤＲ
ＥＳＳからＭＵＸＭＯＲＥＳＩＧＮＩＦＩＣＡＮＴ
ＨＡＬＦ状態に遷移する。ファンクションＢが論理真
の場合、制御ユニット２４はＭＵＸＬＥＳＳＳＩＧ
ＮＩＦＩＣＡＮＴＨＡＬＦ状態からＭＵＸＭＯＲＥ
ＳＩＧＮＩＦＩＣＡＮＴＨＡＬＦ状態に、あるいは
その逆に遷移する。ファンクションＣが論理真の場合、
制御ユニット２４はＭＵＸＬＥＳＳＳＩＧＮＩＦＩ
ＣＡＮＴＨＡＬＦ状態からＭＵＸＡＤＤＲＥＳＳ状
態に、あるいはＭＵＸＭＯＲＥＳＩＧＮＩＦＩＣＡ
ＮＴＨＡＬＦ状態からＭＵＸＡＤＤＲＥＳＳ状態に
遷移する。ファンクションＤが論理真の場合、制御ユニ
ット２４はＭＵＸＭＯＲＥＳＩＧＮＩＦＩＣＡＮＴ
ＨＡＬＦ状態またはＭＵＸＬＥＳＳＳＩＧＮＩＦ
ＩＣＡＮＴＨＡＬＦ状態のままである。

【００４４】ファンクションＡ〜Ｅは、以下のように定
められる：

【００４５】

【数１】

【００４６】インタバス・バッファ１８の動作は、図２
ないし図６ならびに図９および図１０を参照して説明で
きる。

【００４７】例えば、図３は、ローカル・バス・デバイ
スから主メモリ１４のアドレスＸＸ０００への１ワード
・ライト（バイトＡＢＣＤ）または２つの１ワード・ラ
イト（バイトＡＢＣＤＥＦＧＨ）を説明するために利用
できる。このようなトランザクションでは、制御ユニッ
ト２４は、まず、制御信号ＬＡＴＣＨ＿ＡＤＤＲＥＳＳ
をアサートし、トランザクションの宛先アドレス(desti
nation address) をラッチする。このアドレスは、プロ
セッサ・アドレス・バスに出力され、ここでこのアドレ
スは、固有の格納番地を選択するため主メモリ１４によ
って用いられる。次に、制御ユニット２４は、着信デー
タ・ワードをローカル・データ・ロー・ラッチ２８また
はローカル・データ・ハイ・ラッチ３０にいずれかにラ
ッチする。

【００４８】ローカル・バス・デバイスがＬＥモードで
動作しており、トランザクションが整合されたダブル・
ワード（ＡＤＤＲＥＳＳ（２９）がゼロ）の第１ワード
で開始する場合、第１の４個の着信バイトはＤＣＢＡに
相当し、第２の４個の着信バイトはＨＧＦＥに相当す
る。（このバイト配列については、図３の中央部分に図
示。）この場合、論理ファンクションＡは真である。制
御ユニット２４により、ローカル・データ・ロー・ラッ
チ２８は、着信データをサンプル・ホールドする。前述
のように、着信データは、少なくとも一回、常にバイト
・スワップされる。従って、ローカル・データ・ロー・
ラッチ２８は、ＡＢＣＤを受ける。マルチプレクサ３２
は、バイト・スワップされていない入力を選択し、バイ
トＡＢＣＤをアドレスＸＸ１００〜ＸＸ１１１に送る。
４データ・バイトの転送後、論理ファンクションＢは真
である。制御ユニット２４により、ローカル・データ・
ハイ・ラッチ３０は、着信データをサンプル・ホールド
する。この場合も、着信データは常にバイト・スワップ
される。従って、ローカル・データ・ハイ・ラッチ３０
は、ＥＦＧＨを受ける。マルチプレクサ３４は、バイト
・スワップされていない入力を選択し、バイトＥＦＧＨ
をアドレスＸＸ０００〜ＸＸ０１１に送る。最終的なバ
イト配列ＥＦＧＨＡＢＣＤは、図３の右側部において図
示されている。インタバス・バッファ１８は、ローカル
・データ・ハイ・ラッチ３０がそのデータをラッチした
後に、適切なバイト・イネーブル信号とともに、６４デ
ータ・ビットをプロセッサ・バスに出力する。

【００４９】ローカル・バス・デバイスが上記の例でＢ
Ｅモードで動作している場合、第１の４個の着信バイト
はＡＢＣＤに相当し、第２の４個の着信バイトはＥＦＧ
Ｈに相当する。（このバイト配列は、図３の左側部に図
示。）ここで、論理ファンクションＡは偽であり、制御
ユニット２４により、ローカル・データ・ハイ・ラッチ
３０は着信データをサンプル・ホールドする。前述のよ
うに、着信データは、少なくとも一回、常にバイト・ス
ワップされる。従って、ローカル・データ・ハイ・ラッ
チ３０は、ＤＣＢＡを受ける。マルチプレクサ３４は、
バイト・スワップされた入力を選択し、バイトＡＢＣＤ
をアドレスＸＸ０００〜ＸＸ０１１に送る。４データ・
バイトの転送後、論理ファンクションＢは真であり、制
御ユニット２４により、ローカル・データ・ロー・ラッ
チ２８は、着信データをサンプル・ホールドする。この
場合でも、着信データは常にバイト・スワップされる。
従って、ローカル・データ・ロー・ラッチ２８はＨＧＦ
Ｅを受ける。マルチプレクサ３２は、そのバイト・スワ
ップされた入力を選択し、バイトＥＦＧＨをアドレスＸ
Ｘ１００〜ＸＸ１１１に送る。最終的なバイト配列ＡＢ
ＣＤＥＦＧＨは、図３の左側部で図示されている。イン
タバス・バッファ１８は、ローカル・データ・ロー・ラ
ッチ２８がそのデータをラッチした後、適切なバイト・
イネーブル信号とともに６４データ・ビットをプロセッ
サ・バスに出力する。

【００５０】ローカル・バス・デバイスがデータを発信
し続ける場合、制御ユニット２４は、ローカル・データ
・ロー・ラッチ２８とローカル・データ・ハイ・ラッチ
３０との間でトグルし続ける。前述のように、ローカル
・バス・デバイスは、あらかじめそのトランザクション
・サイズを示さない。従って、着信データはバイト・レ
ーン多重化によって再配列できない。制御ユニット２４
は、着信データを再配列しなければならない。

【００５１】別の例を続けて、図３は、データ・プロセ
ッサ１２からローカル・バスのアドレスＸＸ０００およ
びＸＸ１００へのバイトＡＢＣＤおよびＥＦＧＨの２つ
の連続したライトを説明するために利用できる。このよ
うなトランザクションでは、制御ユニット２４は、ま
ず、制御信号ＰＲＯＣＥＳＳＯＲ＿ＬＯＷ＿ＳＥＬＥＣ
ＴまたはＰＲＯＣＥＳＳＯＲ＿ＨＩＧＨ＿ＳＥＬＥＣＴ
のいずれも選択せず、それによりマルチプレクサ５０は
トランザクションの宛先アドレスを出力する。このアド
レスはローカル・バスに出力され、ここで、デバイス１
６のうち１つの固有格納番地を選択するために用いられ
る。一方、ダブル・ワード・ラッチ３６，３８，４０，
４２の１つは、整合されたダブル・クワッド・ワードに
おけるダブル・ワードの番地に応じて、着信ダブル・ワ
ードをラッチする。整合されたダブル・クワッド・ワー
ドにおける残り３つのダブル・ワードは、「関係なし(d
on'tcares) 」である。ダブル・ワード・ラッチ３６，
３８，４０または４２によってラッチされたデータは、
データ・プロセッサ１２およびインタバス・バッファ１
８がＢＥモードのとき、ＢＥモードに従って配列され
る。ダブル・ワード・ラッチ３６，３８，４０または４
２によってラッチされたデータは、データ・プロセッサ
１２がＰＬＥモードであり、かつインタバス・バッファ
１８がＬＥモードのとき、ＰＬＥモードに従って配列さ
れる。

【００５２】ローカル・バス・デバイスがＬＥモードで
動作し、トランザクションがダブル・ワードの第１ワー
ド（ＡＤＤＲＥＳＳ（２９）がゼロ）で開始し、ＤＡＴ
Ａ＿ＣＯＵＮＴが１に等しくない場合、論理ファンクシ
ョンＥは真である。マルチプレクサ４４は、バイトＡＢ
ＣＤをマルチプレクサ４８に出力し、バイトＥＦＧＨを
マルチプレクサ４６に出力する。（データ・プロセッサ
１２はＰＬＥモードで動作する。）マルチプレクサ４
６，４８は、バイト・スワップされていない入力を選択
し、その出力をマルチプレクサ５０に送る。制御ユニッ
ト２４により、マルチプレクサ５０はマルチプレクサ４
８の出力、すなわちバイトＡＢＣＤを選択する。前述の
ように、発信データは、マルチプレクサ５０の後に常に
バイト・スワップされる。従って、ローカル・バス・デ
バイスはバイトＤＣＢＡをアドレスＸＸ０００〜ＸＸ０
１１に格納する。４データ・バイトの転送の後、論理フ
ァンクションＢは真である。制御ユニット２４により、
マルチプレクサ５０はマルチプレクサ４６の出力、すな
わちバイトＥＦＧＨを選択する。前述のように、発信デ
ータはバイト・スワップされる。従って、ローカル・バ
ス・デバイスはバイトＨＧＦＥをアドレスＸＸ１００〜
ＸＸ１１１に格納する。最終的なバイト配列ＤＣＢＡＨ
ＧＦＥは、図３の中央部分に図示されている。

【００５３】ローカル・バス・デバイスがＢＥモードで
動作し、トランザクションがダブル・ワードの第１ワー
ド（ＡＤＤＲＥＳＳ（２９）がゼロ）で開始する場合、
論理ファンクションＥは偽である。マルチプレクサ４４
は、バイトＡＢＣＤをマルチプレクサ４６に出力し、バ
イトＥＦＧＨをマルチプレクサ４８に出力する。（デー
タ・プロセッサ１２は，ＢＥモードで動作する。）マル
チプレクサ４６，４８は、バイト・スワップされた入力
を選択し、その出力をマルチプレクサ５０に送る。制御
ユニット２４により、マルチプレクサ５０はマルチプレ
クサ４６の出力、すなわちバイトＤＣＢＡを選択する。
前述のように、発信データは、マルチプレクサ５０の後
に常にバイト・スワップされる。従って、ローカル・バ
ス・デバイスは、バイトＡＢＣＤをアドレスＸＸ０００
〜ＸＸ０１１に格納する。４データ・バイトの転送の
後、論理ファンクションＢは真である。制御ユニット２
４により、マルチプレクサ５０は、マルチプレクサ４８
の出力、すなわちバイトＨＧＦＥを選択する。前述のよ
うに、発信データはバイト・スワップされる。従って、
ローカルバス・デバイスは、バイトＥＦＧＨをアドレス
ＸＸ１００〜ＸＸ１１１に格納する。最終的なバイト配
列ＡＢＣＤＥＦＧＨは、図３の左側部分に図示されてい
る。

【００５４】特定の実施例を参照して本発明について説
明してきたが、更なる修正や改善は当業者に想起され
る。例えば、本発明はデータ・プロセッサ１２内に内蔵
してもよい。従って、本発明は、請求の範囲に定められ
る発明の精神および範囲から逸脱しないかかるいっさい
の修正を網羅するものとする。

【図面の簡単な説明】

【図１】本発明により構成されたデータ処理システムの
ブロック図である。

【図２】ビッグ・エンディアン・モード，真リトル・エ
ンディアン・モードおよび疑似リトル・エンディアン・
モードで動作する装置間のさまざまなサイズのデータ転
送の例を表形式で示す図である。

【図３】ビッグ・エンディアン・モード，真リトル・エ
ンディアン・モードおよび疑似リトル・エンディアン・
モードで動作する装置間のさまざまなサイズのデータ転
送の例を表形式で示す図である。

【図４】ビッグ・エンディアン・モード，真リトル・エ
ンディアン・モードおよび疑似リトル・エンディアン・
モードで動作する装置間のさまざまなサイズのデータ転
送の例を表形式で示す図である。

【図５】ビッグ・エンディアン・モード，真リトル・エ
ンディアン・モードおよび疑似リトル・エンディアン・
モードで動作する装置間のさまざまなサイズのデータ転
送の例を表形式で示す図である。

【図６】ビッグ・エンディアン・モード，真リトル・エ
ンディアン・モードおよび疑似リトル・エンディアン・
モードで動作する装置間のさまざまなサイズのデータ転
送の例を表形式で示す図である。

【図７】ビッグ・エンディアン・モードおよび疑似リト
ル・エンディアン・モードで動作する装置間のデータ転
送で用いられるマッピング方式を表形式で示す図であ
る。

【図８】図１に示すバス・ツー・バス(bus-to-bus)
（「インタバス・バッファ(interbus buffer）」を示す
ブロック図である。

【図９】図８に示すインタバス・バッファの一部の動作
を示す状態遷移図である。

【図１０】図８に示すインタバス・バッファの一部の動
作を示す状態遷移図である。

【符号の説明】

１０データ処理システム１２データ・プロセッサ１４主メモリ・システム１６周辺デバイス１８バス・ツー・バス・ブリッジ回路（インタバス・
バッファ）２０左側部２２右側部２４共通制御ユニット２６ローカル・アドレス・ラッチ２８ローカル・データ・ロー・ラッチ３０ローカル・データ・ハイ・ラッチ３２２：１マルチプレクサ３４２：１マルチプレクサ３６，３８，４０，４２ダブル・ワード・ラッチ４４４：１マルチプレクサ４６２：１マルチプレクサ４８２：１マルチプレクサ５０３：１マルチプレクサ５２ラッチ

Claims

【特許請求の範囲】

【請求項１】Ｎを整数として、第１バスからＮデータ
・ビットを受信し、２Ｎデータ・ビットを第２バスに送
信する第１データ経路（２０）であって、前記第１バス
は第１デバイスに結合され、第２デバイスは前記第２バ
スに結合され、前記第１データ経路は：前記第１バスに
結合された第１ラッチ手段（２８）であって、第１制御
信号に応答して、Ｎデータ・ビットをラッチする第１ラ
ッチ手段と（２８）；前記第１ラッチ手段の出力と、前
記第１ラッチ手段のバイト反転出力とに結合された第１
の２：１スイッチング手段（３２）であって、前記第１
の２：１スイッチング手段の出力は、前記第１デバイス
がビッグ・エンディアン・バイト配列モードまたはリト
ル・エンディアン・バイト配列モードで動作しているか
どうかに応答して選択される、第１の２：１スイッチン
グ手段（３２）と；前記第１バスに結合された第２ラッ
チ手段（３０）であって、第２制御信号に応答してＮデ
ータ・ビットをラッチする第２ラッチ手段（３０）と；
前記第２ラッチ手段の出力と、前記第２ラッチ手段のバ
イト反転出力とに結合された第２の２：１スイッチング
手段（３４）であって、前記第２の２：１スイッチング
手段の出力は、前記第１デバイスが前記ビッグ・エンデ
ィアン・バイト配列モードまたは前記リトル・エンディ
アン・バイト配列モードで動作しているかどうかに応答
して選択され、前記第１および第２の２：１スイッチン
グ手段の出力は連結され、前記第２バスに出力されるデ
ータをなす第２の２：１スイッチング手段（３４）と；
からなる第１データ経路；前記第２バスから２Ｎデータ
・ビットを受信し、前記第１バスにＮデータ・ビットを
送信する第２データ経路（２２）であって、前記第２デ
ータ経路は：前記第２バスから前記２Ｎデータ・ビット
のうち第１のＮ順次ビットと、前記２Ｎデータ・ビット
のうち前記第１のＮ順次ビットのバイト反転とを受信す
る第３の２：１スイッチング手段（４６）であって、前
記第３の２：１スイッチング手段の出力は、前記第２デ
バイスがビッグ・エンディアン・バイト配列モードまた
は「マングド」リトル・エンディアン・バイト配列モー
ドで動作しているかどうかに応答して選択される、第３
の２：１スイッチング手段（４６）と；前記第２バスか
ら前記２Ｎデータ・ビットのうち第２のＮ順次ビット
と、前記２Ｎデータ・ビットのうち前記第２のＮ順次ビ
ットのバイト反転とを受信する第４の２：１スイッチン
グ手段（４８）であって、前記第４の２：１スイッチン
グ手段の出力は、前記第２デバイスがビッグ・エンディ
アン・バイト配列モードまたは「マングド」リトル・エ
ンディアン・バイト配列モードで動作しているかどうか
に応答して選択される、第４の２：１スイッチング手段
（４８）と；前記第３のスイッチング手段の出力と、前
記第４スイッチング手段の出力とを受信する第５の２：
１スイッチング手段（５０）であって、前記第５の２：
１スイッチング手段の出力は、第３制御信号に応答して
選択される第５の２：１スイッチング手段（５０）と；
からなる第２データ経路；および前記第１データ経路お
よび前記第２データ経路に結合された制御ユニット（２
４）であって、前記制御ユニットは、入力アドレスに応
答して前記第１，第２および第３制御信号を生成し、前
記入力アドレスは、データ転送のソースをインデクスす
る制御ユニット（２４）；によって構成されることを特
徴とするインタバス・バッファ（１８）。
【請求項２】前記第１および第２ラッチ手段は、前記
第１バスのバイト反転に結合されることを特徴とする請
求項１記載のインタバス・バッファ。
【請求項３】Ｎを整数として、第１バスからＮデータ
・ビットを受信し、第２バスに２Ｎデータ・ビットを送
信する第１データ経路（２０）であって、前記第１バス
は第１デバイスに結合され、第２デバイスは前記第２バ
スに結合され、前記第１データ経路は：前記第１バスに
結合された第１ラッチ手段（２８）であって、第１制御
信号に応答して、Ｎデータ・ビットをラッチする第１ラ
ッチ手段（２８）と；前記第１ラッチ手段の出力と、前
記第１ラッチ手段のバイト反転出力とに結合された第１
の２：１スイッチング手段（３２）であって、前記第１
の２：１スイッチング手段の出力は、前記第１デバイス
がビッグ・エンディアン・バイト配列モードまたはリト
ル・エンディアン・バイト配列モードで動作しているか
どうかに応答して選択される、第１の２：１スイッチン
グ手段（３２）と；前記第１バスに結合された第２ラッ
チ手段（３０）であって、第２制御信号に応答してＮデ
ータ・ビットをラッチする第２ラッチ手段（３０）と；
前記第２ラッチ手段の出力と、前記第２ラッチ手段のバ
イト反転出力とに結合された第２の２：１スイッチング
手段（３４）であって、前記第２の２：１スイッチング
手段の出力は、前記第１デバイスが前記ビッグ・エンデ
ィアン・バイト配列モードまたは前記リトル・エンディ
アン・バイト配列モードで動作しているかどうかに応答
して選択され、前記第１および第２の２：１スイッチン
グ手段の出力は連結され、前記第２バスに出力されるデ
ータをなす第２の２：１スイッチング手段（３４）と；
からなる第１データ経路（２０）；および前記第１デー
タ経路に結合された制御ユニット（２４）であって、前
記制御ユニットは、入力アドレスに応答して、第１およ
び第２制御信号を生成し、前記入力アドレスは、データ
転送のソースをインデクスする制御ユニット（２４）；
によって構成されることを特徴とするインタバス・バッ
ファ（１８）。
【請求項４】前記第１および第２ラッチ手段は、前記
第１バスのバイト反転に結合されることを特徴とする請
求項３記載のインタバス・バッファ。
【請求項５】Ｎを整数として、第１バスから２Ｎデー
タ・ビットを受信し、Ｎデータ・ビットを第２バスに送
信する第１データ経路（２２）であって、前記第１バス
は第１デバイスに結合され、第２デバイスは前記第２バ
スに結合され、前記第１データ経路は：前記第２バスか
ら前記２Ｎデータ・ビットのうち第１のＮ順次ビット
と、前記２Ｎデータ・ビットのうち前記第１のＮ順次ビ
ットのバイト反転とを受信する第１の２：１スイッチン
グ手段（４６）であって、前記第１の２：１スイッチン
グ手段の出力は、前記第１デバイスがビッグ・エンディ
アン・バイト配列モードまたは「マングド」リトル・エ
ンディアン・バイト配列モードで動作しているかどうか
に応答して選択される、第１の２：１スイッチング手段
（４６）と；前記第２バスから前記２Ｎデータ・ビット
のうち第２のＮ順次ビットと、前記２Ｎデータ・ビット
のうち前記第２のＮ順次ビットのバイト反転とを受信す
る第２の２：１スイッチング手段（４８）であって、前
記第２の２：１スイッチング手段の出力は、前記第１デ
バイスがビッグ・エンディアン・バイト配列モードまた
は「マングド」リトル・エンディアン・バイト配列モー
ドで動作しているかどうかに応答して選択される、第２
の２：１スイッチング手段（４８）と；前記第１スイッ
チング手段の出力と前記第２スイッチング手段の出力と
を受信する第３の２：１スイッチング手段（５０）であ
って、前記第３の２：１スイッチング手段の出力は、第
１制御信号に応答して選択される、第３の２：１スイッ
チング手段（５０）と；からなる第１データ経路（２
２）；および前記第１データ経路に結合された制御ユニ
ット（２４）であって、前記制御ユニットは、入力アド
レスに応答して前記第１制御信号を生成し、前記入力ア
ドレスは、データ転送のソースをインデクスする制御ユ
ニット（２４）；によって構成されることを特徴とする
インタバス・バッファ（１８）。