JPH0863392A

JPH0863392A - Memory controller

Info

Publication number: JPH0863392A
Application number: JP19824894A
Authority: JP
Inventors: Yuji Hoshino; 野裕司星
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-23
Filing date: 1994-08-23
Publication date: 1996-03-08

Abstract

PURPOSE: To enable memory to have a large capacity without expanding an address space which can be directly accessed by a CPU by allocating plural memories to the same address space. CONSTITUTION: When a CPU 1 executes a read command so as to read data, status signal bars S0, bar S1, and bar S2 of the CPU 1 read memories and a memory read signal from a decoding circuit 3 is turned on. The memory read signal as well as the output of a memory selection signal 11 is given to a chip enable terminal bar CE of a ROM 24. Thus, the ROM 24 becomes enable and the address specified by an address bus is read-accessed based on the read signal bar RD from the CPU 1. As the result, the program data is read out from the ROM 23 and read data from the ROM 24 corresponding to the address latched by an address holding circuit 2, then they are given to the CPU 1 through the data bus.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はメモリ制御装置に係り、
特に同一または重複するアドレス空間を割りつけた複数
のメモリをアクセスするに好適な回路の構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control device,
Particularly, the present invention relates to a circuit configuration suitable for accessing a plurality of memories to which the same or overlapping address spaces are allocated.

【０００２】[0002]

【従来の技術】図７に、従来のメモリ制御装置の構成を
示す。2. Description of the Related Art FIG. 7 shows the configuration of a conventional memory control device.

【０００３】図７において示すように、ＣＰＵ１には複
数のメモリ２１、２２がデータバスを介して接続され
る。ＣＰＵ１から出力されるアドレスは、アドレス保持
回路２でラッチされ、その出力がメモリ２１、２２のア
ドレスとして入力される。一方、メモリ選択回路１１、
１２はアドレス保持回路２の出力に基づいて、メモリ２
１、２２を選択するためのメモリ選択信号を生成して、
これをメモリ２１、２２のチップイネーブル端子バーＣ
Ｅに出力する。また、メモリ２１、２２のアウトプット
イネーブル端子バーＯＥにはＣＰＵ１のリード端子バー
ＲＤが、ライトイネーブル端子バーＷＥにはＣＰＵ１の
ライト端子バーＷＲが、それぞれ制御バスを介して接続
される。As shown in FIG. 7, a plurality of memories 21 and 22 are connected to the CPU 1 via a data bus. The address output from the CPU 1 is latched by the address holding circuit 2, and its output is input as the address of the memories 21 and 22. On the other hand, the memory selection circuit 11,
12 is a memory 2 based on the output of the address holding circuit 2.
Generate a memory selection signal for selecting 1, 22
This is the chip enable terminal bar C of the memories 21 and 22.
Output to E. The output enable terminal bar OE of the memories 21 and 22 is connected to the read terminal bar RD of the CPU 1 and the write enable terminal bar WE is connected to the write terminal bar WR of the CPU 1 via the control bus.

【０００４】以上述べたような構成において、次にその
動作を説明する。The operation of the above-described structure will be described below.

【０００５】ＣＰＵ１は、メモリ２１またはメモリ２２
に割り付けられたアドレスを出力することにより、メモ
リ２１、２２のいずれかを選択し、リード信号バーＲＤ
あるいはライト信号バーＷＲのタイミングで、選択され
たメモリ２１、２２との間でデータの受け渡しをする。
ちなみに、メモリ２１、２２と、別々に配置されたメモ
リに同じアドレスを割り付けると、データの読み出し時
に、データバス上で信号が衝突することになるため、基
本的には別々のアドレスが割り付けられることになる。The CPU 1 has a memory 21 or a memory 22.
By outputting the address assigned to, the memory 21 or 22 is selected, and the read signal bar RD is selected.
Alternatively, data is transferred to and from the selected memories 21 and 22 at the timing of the write signal bar WR.
By the way, if the same address is assigned to the memories 21 and 22 and the memories arranged separately, signals will collide on the data bus when reading data, so basically different addresses are assigned. become.

【０００６】一方、メモリを使用する装置としては、Ｅ
ＥＰＲＯＭを用いた装置が知られている。これは、シス
テムの動作パラメータ等のように、データの種類に応じ
てこれをＥＥＰＲＯＭに格納し、電源を切ってもデータ
消滅しないようにした装置である。このような装置の場
合、電源遮断時にも保存しておきたいデータをＥＥＰＲ
ＯＭに保存しておき、システムの動作時にこれを用いる
ようにしてある。On the other hand, as a device using a memory, E
A device using an EPROM is known. This is a device in which the data is stored in an EEPROM according to the type of data, such as the operating parameters of the system, so that the data is not lost even when the power is turned off. In the case of such a device, EEPR stores the data that you want to save even when the power is cut off.
It is stored in the OM and used when the system operates.

【０００７】ところが、ＥＥＰＲＯＭは、ＲＡＭと比較
して、動作速度が極端に遅いため、システムによって
は、そのパーフォーマンスを向上させるために、システ
ム稼働中は、ＥＥＰＲＯＭからＲＡＭにデータを転送し
て、ＲＡＭのデータに基づいて動作させる方式が用いら
れる。この場合、データの保存エリアとしては、ＥＥＰ
ＲＯＭ用のメモリ空間とＲＡＭ用のメモリ空間を別々に
確保し、図７の構成と同様のメモリ制御を行う。However, since the operation speed of the EEPROM is extremely slower than that of the RAM, the data may be transferred from the EEPROM to the RAM during the operation of the system in order to improve the performance depending on the system. A method of operating based on the data in RAM is used. In this case, the data storage area is EEP
A memory space for ROM and a memory space for RAM are separately secured, and the same memory control as in the configuration of FIG. 7 is performed.

【０００８】[0008]

【発明が解決しようとする課題】従来のメモリ制御装置
は、上述のように構成されるので、メモリ容量を増やそ
うとしても、ＣＰＵ１の有する物理的なメモリ空間以上
にメモリの増設を行うことは困難である。したがって、
メモリ容量を増やしたい場合、より大きなメモリ空間を
有する上位のＣＰＵを使用せざるを得なくなる。しか
し、ＣＰＵの変更はハードウェアやソフトウェアの開発
に多大な労力と時間を割く必要があるため、迅速な製品
開発の障害になる。Since the conventional memory control device is constructed as described above, even if the memory capacity is increased, it is not possible to add more memory than the physical memory space of the CPU 1. Have difficulty. Therefore,
When it is desired to increase the memory capacity, it is inevitable to use a higher CPU having a larger memory space. However, changing the CPU requires a great deal of labor and time for hardware and software development, which is an obstacle to rapid product development.

【０００９】このような問題は、仮想メモリ空間を持た
ないＣＰＵ、例えば型式名称８０８５、８０８６で呼ば
れるＣＰＵでは、メモリ空間が物理的に制限されている
ため、メモリ増設を行う場合など、特に顕著であった。[0009] Such a problem is particularly noticeable when a memory is physically added to a CPU having no virtual memory space, for example, CPUs called by model names 8085 and 8086, because the memory space is physically limited. there were.

【００１０】また、ＥＥＰＲＯＭを用いた装置の場合、
データの保存エリアはＥＥＰＲＯＭ用とＲＡＭ用で、本
来のデータ容量の２倍の容量が必要であり、これがメモ
リ空間を不足させる大きな原因にもなっていた。In the case of a device using an EEPROM,
The data storage area is for EEPROM and RAM, and requires a capacity twice as large as the original data capacity, which is also a major cause of lack of memory space.

【００１１】本発明の第１の目的は、ＣＰＵの有する物
理的メモリ空間を増やすことなく、実際にアクセスでき
るメモリ容量を拡大することのできるメモリ制御装置を
提供することである。また本発明の第２の目的は、メモ
リ間のデータ転送の際にメモリ空間の効率的な使用を可
能とするメモリ制御装置を提供することである。更に本
発明の第３の目的は、異種類のメモリをアクセスする場
合に、それぞれの動作速度に応じた制御を効果的に行う
ことができるようにしたメモリ制御装置を提供すること
である。A first object of the present invention is to provide a memory control device capable of expanding the actually accessible memory capacity without increasing the physical memory space of the CPU. A second object of the present invention is to provide a memory control device that enables efficient use of memory space when transferring data between memories. A third object of the present invention is to provide a memory control device capable of effectively performing control according to each operation speed when accessing different types of memories.

【００１２】[0012]

【課題を解決するための手段】上記目的を達成するため
に、第１の発明によるメモリ制御装置の第１の態様は、
少なくとも一部が重複するアドレス空間に割り当てられ
た複数のメモリ手段を制御するメモリ制御装置におい
て、ＣＰＵからのステータス信号をデコードしてメモリ
のアクセスモードを判定するデコード手段と、前記デコ
ード手段の出力に応じて前記複数のメモリ手段の少なく
とも１つを選択する選択手段と、を備えていることを特
徴とする。In order to achieve the above object, the first aspect of the memory control device according to the first invention is
In a memory control device for controlling a plurality of memory means assigned to address spaces at least partially overlapping, a decoding means for decoding a status signal from a CPU to determine an access mode of the memory, and an output of the decoding means Selection means for selecting at least one of the plurality of memory means according to the above.

【００１３】上記目的を達成するために、第１の発明に
よるメモリ制御装置第２の態様は、プログラム用のデー
タを格納する第１のＲＯＭと、前記第１のＲＯＭと一部
または全部のアドレスが重複するアドレス空間に割り付
けられたデータ用の第２のＲＯＭとを制御するメモリ制
御装置において、ＣＰＵからのアドレスに基づいて前記
第１および第２のＲＯＭを指定するメモリ指定手段と、
ＣＰＵからのステータス信号をデコードしてオペフェッ
チ信号およびメモリリード信号を取り出すためのデコー
ド手段と、前記メモリ指定手段の出力および前記オペフ
ェッチ信号に基づき前記第１のＲＯＭを選択する第１の
ゲート手段と、前記メモリ指定手段の出力および前記メ
モリリード信号に基づき前記第２のＲＯＭを選択する第
２のゲート手段と、を備えていることを特徴とする。In order to achieve the above object, a second aspect of the memory control device according to the first aspect of the invention is to provide a first ROM for storing data for a program, the first ROM and a part or all of the addresses. In a memory control device for controlling a second ROM for data allocated to address spaces overlapping with each other, and memory designating means for designating the first and second ROMs based on an address from the CPU,
Decoding means for decoding a status signal from the CPU to take out an operation fetch signal and a memory read signal; first gate means for selecting the first ROM based on the output of the memory designating means and the operation fetch signal; Second gate means for selecting the second ROM based on the output of the memory designating means and the memory read signal.

【００１４】上記目的を達成するために、第１の発明に
よるメモリ制御装置の第３の態様は、プログラム用のデ
ータを格納するＲＯＭと、前記ＲＯＭと一部または全部
のアドレスが重複するアドレス空間に割り付けられたデ
ータライト、リード用のＲＡＭとを制御するメモリ制御
装置において、ＣＰＵからのアドレスに基づいて前記Ｒ
ＯＭおよびＲＡＭを指定するメモリ指定手段と、前記Ｃ
ＰＵからのステータス信号をデコードしてオペフェッチ
信号、メモリライト信号、メモリリード信号を取り出す
ためのデコード手段と、前記メモリ指定手段の出力およ
び前記オペフェッチ信号に基づき前記ＲＯＭを選択する
第１のゲート手段と、前記メモリ指定手段の出力および
前記メモリライト信号並びに前記メモリリード信号に基
づき前記ＲＡＭを選択する第２のゲート手段と、を備え
ていることを特徴とする。In order to achieve the above object, a third aspect of the memory control device according to the first invention is a ROM for storing data for a program, and an address space in which some or all addresses of the ROM overlap. In the memory control device for controlling the data write and read RAMs allocated to the R, the R based on the address from the CPU.
A memory designating means for designating the OM and the RAM;
Decoding means for decoding the status signal from the PU to extract an operation fetch signal, a memory write signal and a memory read signal, and a first gate means for selecting the ROM based on the output of the memory designating means and the operation fetch signal. Second gate means for selecting the RAM on the basis of the output of the memory designating means, the memory write signal, and the memory read signal.

【００１５】上記目的を達成するために、第１の発明に
よるメモリ制御装置の第４の態様は、プログラム用のデ
ータを格納するＲＯＭと、前記ＲＯＭと一部または全部
のアドレスが重複するアドレス空間に割り付けられたデ
ータライト、リード用のＲＡＭとを制御するメモリ制御
装置において、ＣＰＵからのステータス信号をデコード
してオペフェッチ信号、メモリライト信号、メモリリー
ド信号を取り出すためのデコード手段と、前記ＣＰＵか
らのリード信号と前記オペフェッチ信号に基づき前記Ｒ
ＯＭをイネーブルにする第１のゲート手段と、前記ＣＰ
Ｕからのリード信号と前記メモリリード信号に基づき前
記ＲＡＭをリードイネーブルにする第２のゲート手段
と、前記ＣＰＵからのライト信号と前記メモリライト信
号に基づき前記ＲＡＭをライトイネーブルにする第３の
ゲート手段と、を備えていることを特徴とする。In order to achieve the above-mentioned object, a fourth aspect of the memory control device according to the first invention is a ROM for storing data for a program, and an address space in which some or all addresses of the ROM overlap. In the memory control device for controlling the data write and read RAMs allocated to, the decoding means for decoding the status signal from the CPU to take out the operation fetch signal, the memory write signal and the memory read signal, and the CPU R based on the read signal and the operation fetch signal
First gate means for enabling OM and said CP
Second gate means for read-enabling the RAM on the basis of the read signal from the U and the memory read signal, and third gate for enabling the RAM on the basis of the write signal from the CPU and the memory write signal Means and are provided.

【００１６】上記目的を達成するために、第２の発明に
よるメモリ制御装置は、データのリードライト用のＲＡ
Ｍと、前記ＲＡＭと一部または全部のアドレスが重複す
るアドレス空間に割り付けられたデータのリードライト
用のＥＥＰＲＯＭとを制御するメモリ制御装置におい
て、前記ＣＰＵからのアドレスに基づいて前記ＲＡＭお
よびＥＥＰＲＯＭを指定するメモリ指定手段と、ＣＰＵ
からのステータス信号をデコードするデコード手段と、
前記メモリ指定手段の出力および前記ＣＰＵからのアド
レスデータ出力に基づいて前記ＲＡＭと前記ＥＥＰＲＯ
Ｍのそれぞれの複数の動作モードを指定するデータを保
持するデータ保持手段と、前記データ保持手段の出力お
よび前記デコード手段の出力に基づいて前記ＲＡＭを選
択する第１のゲート手段と、前記データ保持手段の出力
および前記デコード手段の出力に基づいて、前記ＥＥＰ
ＲＯＭを選択する第２のゲート手段と、を備えているこ
とを特徴とする。In order to achieve the above object, the memory control device according to the second aspect of the present invention is an RA for data read / write.
In a memory control device for controlling M and an EEPROM for reading and writing data allocated to an address space in which a part or all of the addresses overlap with the RAM, the RAM and the EEPROM are set based on an address from the CPU. Memory specifying means and CPU
Decoding means for decoding the status signal from
The RAM and the EEPRO are based on the output of the memory designating means and the address data output from the CPU.
Data holding means for holding data designating each of a plurality of operation modes of M, first gate means for selecting the RAM based on the output of the data holding means and the output of the decoding means, and the data holding The EEP based on the output of the means and the output of the decoding means.
And second gate means for selecting a ROM.

【００１７】上記目的を達成するために、第３の発明に
よるメモリ制御装置は第１の発明の第１の態様のメモリ
制御装置において、選択手段の出力に基づいて前記選択
されたメモリ手段の動作時間に応じてウェイト時間を発
生して前記ＣＰＵに与えるウェイト制御手段を備えてい
ることを特徴とする。To achieve the above object, the memory control device according to a third aspect of the present invention is the memory control device according to the first aspect of the first aspect of the invention, wherein the operation of the selected memory means is based on the output of the selecting means. A wait control means for generating a wait time according to time and giving it to the CPU is provided.

【００１８】[0018]

【作用】第１の発明の第１の態様のメモリ制御装置によ
れば、ＣＰＵのステータスに応じて、同じアドレス空間
に割り付けられた複数のメモリ手段が、個別にアクセス
される。これにより物理的メモリ空間を増やすことな
く、アクセスできるメモリ容量を拡大することができ
る。According to the memory control device of the first aspect of the first invention, a plurality of memory means assigned to the same address space are individually accessed according to the status of the CPU. As a result, the accessible memory capacity can be expanded without increasing the physical memory space.

【００１９】第１の発明の第２の態様のメモリ制御装置
によれば、同じアドレス空間において、ＣＰＵがオペフ
ェッチの場合は、プログラム用の第１のＲＯＭをアクセ
スし、ＣＰＵがメモリリードの場合は、データリード用
の第２のＲＯＭをアクセスする。これにより物理的メモ
リ空間を増やすことなく、アクセス可能なメモリ容量を
拡大することができる。According to the memory control device of the second aspect of the first invention, in the same address space, when the CPU is the op-fetch, the first ROM for the program is accessed, and when the CPU is the memory read. , Access the second ROM for data read. Thereby, the accessible memory capacity can be expanded without increasing the physical memory space.

【００２０】第１の発明の第３の態様のメモリ制御装置
によれば、同じアドレス空間において、ＣＰＵがオペフ
ェッチの場合は、デコード手段の出力とメモリ指定手段
の出力に基づき、第１のゲート手段によりプログラム用
のＲＯＭがアクセスされ、ＣＰＵがメモリライトまたは
メモリリードの場合は、デコード手段の出力とメモリ指
定手段の出力に基づき、第２のゲート手段により、ＲＡ
Ｍがアクセスされる。これにより物理的メモリ空間を増
すことなく、アクセス可能なメモリ容量を拡大すること
ができる。According to the memory control device of the third aspect of the first invention, in the same address space, when the CPU is the op-fetch, the first gate means is based on the output of the decoding means and the output of the memory designating means. When the ROM for the program is accessed by the CPU and the CPU performs the memory write or the memory read, the second gate means outputs the RA based on the output of the decoding means and the output of the memory designating means.
M is accessed. Thereby, the accessible memory capacity can be expanded without increasing the physical memory space.

【００２１】第１の発明の第４の態様のメモリ制御装置
によれば、同じアドレス空間において、ＣＰＵがオペフ
ェッチの場合は、ＣＰＵからのリード出力とデコード手
段の出力に基づき、第１のゲート手段によりプログラム
用のＲＯＭがリードアクセスされ、ＣＰＵがメモリリー
ドの場合は、ＣＰＵからのリード出力とデコード手段の
出力に基づき、第２のゲート手段により、ＲＡＭのデー
タがリードアクセスされ、ＣＰＵがメモリライトの場合
は、ＣＰＵからのライト出力とデコード手段の出力に基
づき、第３のゲート手段により、ＲＡＭにデータがライ
トアクセスされる。これにより物理的メモリ空間を増す
ことなく、アクセス可能なメモリ容量を拡大することが
できる。According to the memory control device of the fourth aspect of the first invention, in the same address space, when the CPU is the op-fetch, the first gate means is based on the read output from the CPU and the output of the decoding means. When the ROM for the program is read-accessed by the CPU and the CPU is the memory read, the data of the RAM is read-accessed by the second gate means based on the read output from the CPU and the output of the decoding means, and the CPU writes the memory. In the case, data is write-accessed to the RAM by the third gate means based on the write output from the CPU and the output of the decoding means. Thereby, the accessible memory capacity can be expanded without increasing the physical memory space.

【００２２】第２の発明のメモリ制御装置によれば、Ｃ
ＰＵからのアドレスデータ出力に基づいて、ＲＡＭをア
クセスするかＥＥＰＲＯＭをアクセスするかを予めデー
タ保持手段に保持させておき、このデータ保持手段の出
力に基づいて、全く同じアドレス空間で、ＲＡＭとＥＥ
ＰＲＯＭを別々にリードまたはライトアクセスすると共
に、ＲＡＭとＥＥＰＲＯＭを同時にライトアクセスした
り、同じアドレスでＥＥＰＲＯＭをリードアクセスし、
続いてＲＡＭをライトアクセスする等の動作を可能にし
ている。これにより、メモリ間のデータ転送の際にメモ
リ空間の効果的な使用をすることができる。According to the memory control device of the second invention, C
Based on the address data output from the PU, the data holding means holds in advance whether to access the RAM or the EEPROM. Based on the output of the data holding means, the RAM and the EE have the same address space.
Read or write access to PROM separately, write access to RAM and EEPROM at the same time, read access to EEPROM at the same address,
Then, operations such as write access to the RAM are enabled. As a result, it is possible to effectively use the memory space when transferring data between the memories.

【００２３】第３の発明によるメモリ制御装置によれ
ば、ウェイト制御手段から選択されたメモリ手段の動作
時間に応じたウェイト時間が発生されてＣＰＵに与えら
れる。これにより異種類のメモリをアクセスする場合に
各々の動作速度に応じた制御を効果的に行うことができ
る。According to the memory control device of the third aspect of the present invention, the wait time is generated according to the operation time of the memory means selected from the wait control means and is given to the CPU. As a result, when different types of memories are accessed, it is possible to effectively perform control according to each operation speed.

【００２４】[0024]

【実施例】図１は、第１の発明の第１の実施例に係るメ
モリ制御装置の構成を示す回路図である。ちなみに、こ
の実施例では、ＣＰＵとして型式名称８０１８６を用い
た場合を例示するものである。図１において示すよう
に、ＣＰＵ１のアドレスＡ１６〜Ａ１９およびアドレス
データＡＤ０〜ＡＤ１５はアドレス保持回路２に与えら
れ、ここでラッチされアドレスバスに出力される。そし
てこのアドレスは上記アドレスバスを介してＲＯＭ２
３、２４にアドレスとして与えられると共に、メモリ選
択回路１１に与えられる。一方、ＣＰＵ１のアドレスデ
ータＡＤ０〜ＡＤ１５は、データバスにも接続される。
このデータバスはＲＯＭ２３、２４のデータ端子に接続
される。ちなみに、この実施例ではＲＯＭ２３はプログ
ラム用として、ＲＯＭ２４はデータ用としてそれぞれ配
置される。1 is a circuit diagram showing the configuration of a memory control device according to a first embodiment of the first invention. Incidentally, in this embodiment, the case where the model name 80186 is used as the CPU is illustrated. As shown in FIG. 1, the addresses A16 to A19 and address data AD0 to AD15 of the CPU 1 are applied to the address holding circuit 2, where they are latched and output to the address bus. This address is stored in the ROM 2 via the address bus.
It is given as an address to 3 and 24 and is given to the memory selection circuit 11. On the other hand, the address data AD0 to AD15 of the CPU 1 are also connected to the data bus.
This data bus is connected to the data terminals of the ROMs 23 and 24. Incidentally, in this embodiment, the ROM 23 is arranged for programs and the ROM 24 is arranged for data.

【００２５】メモリ選択回路１１の出力は、ＮＡＮＤ回
路からなるゲート回路３１、３２に送出される。また、
ＣＰＵ１の動作状態に対応するステータス信号バーＳ
０、バーＳ１、バーＳ２はデコード回路３でデコードさ
れ、ＣＰＵ１のステータスが、メモリリードの時にＯＮ
となるメモリリード信号と、オペフェッチの時にＯＮと
なるオペフェッチ信号が取り出される。そして、メモリ
リード信号はゲート回路３２に、オペフェッチ信号はゲ
ート回路３２にそれぞれ与えられる。オペフェッチ信号
が与えられるゲート回路３１の出力は、ＲＯＭ２３のチ
ップイネーブル端子バーＣＥに、メモリリード信号が与
えられるゲート回路３２の出力は、ＲＯＭ２４のチップ
イネーブル端子バーＣＥにそれぞれ与えられる。ゲート
回路３１はオペフェッチ信号とメモリ選択回路１１の出
力信号のＮＡＮＤ演算に基づいてＲＯＭ２３のチップイ
ネーブル端子バーＣＥに信号を与える。また、ゲート回
路３２はメモリリード信号とメモリ選択回路１１の出力
信号のＮＡＮＤ演算に基づいてＲＯＭ２４のチップイネ
ーブル端子バーＣＥに信号を与える。また、ＣＰＵ１の
リード端子バーＲＤは、ＲＯＭ２３、２４のアウトプッ
トイネーブル端子バーＯＥに接続される。The output of the memory selection circuit 11 is sent to the gate circuits 31 and 32 which are NAND circuits. Also,
Status signal bar S corresponding to the operating state of CPU1
0, bar S1, and bar S2 are decoded by the decoding circuit 3, and when the status of CPU1 is memory read, it is turned on.
And a memory read signal that becomes ON and an operation fetch signal that becomes ON at the time of operation fetch. The memory read signal is given to the gate circuit 32, and the operation fetch signal is given to the gate circuit 32. The output of the gate circuit 31 to which the operation fetch signal is applied is applied to the chip enable terminal bar CE of the ROM 23, and the output of the gate circuit 32 to which the memory read signal is applied is applied to the chip enable terminal bar CE of the ROM 24. The gate circuit 31 gives a signal to the chip enable terminal bar CE of the ROM 23 based on the NAND operation of the operation fetch signal and the output signal of the memory selection circuit 11. Further, the gate circuit 32 gives a signal to the chip enable terminal bar CE of the ROM 24 based on the NAND operation of the memory read signal and the output signal of the memory selection circuit 11. The lead terminal bar RD of the CPU 1 is connected to the output enable terminal bar OE of the ROMs 23 and 24.

【００２６】以上述べたような構成において、次にその
動作を説明する。Next, the operation of the above-described structure will be described.

【００２７】ＣＰＵ１がプログラムの命令語を読み込む
場合には、ＣＰＵ１のステータス信号バーＳ０、バーＳ
１、バーＳ２がオペフェッチとなるため、デコード回路
３からのオペフェッチ信号がＯＮとなる。このオペフェ
ッチ信号はゲート回路３１を通じて、メモリ選択回路１
１の出力と共にＲＯＭ２３のチップイネーブル端子バー
ＣＥに与えられる。これによりＲＯＭ２３がイネーブル
となる。その結果、ＲＯＭ２３はアドレスバスで指定さ
れたアドレスが、ＣＰＵ１からのリード信号バーＲＤに
基づいて、リードアクセスされる。When the CPU 1 reads the command word of the program, the status signal bar S0, bar S of the CPU 1
1, the bar S2 is operated for operation, so that the operation fetch signal from the decoding circuit 3 is turned on. This operation fetch signal is sent to the memory selection circuit 1 through the gate circuit 31.
It is given to the chip enable terminal bar CE of the ROM 23 together with the output of 1. This enables the ROM 23. As a result, in the ROM 23, the address designated by the address bus is read-accessed based on the read signal bar RD from the CPU 1.

【００２８】また、ＣＰＵ１がデータを読み込むため
に、リード命令を実行する時は、ＣＰＵ１のステータス
信号バーＳ０、バーＳ１、バーＳ２がメモリリードとな
るため、デコード回路３からのメモリリード信号がＯＮ
となる。このメモリリード信号はゲート回路３２を通じ
て、メモリ選択回路１１の出力と共にＲＯＭ２４のチッ
プイネーブル端子バーＣＥに与えられる。これにより、
ＲＯＭ２４がイネーブルとなり、アドレスバスで指定さ
れたアドレスが、ＣＰＵ１からのリード信号バーＲＤに
基づいて、リードアクセスされる。その結果、アドレス
保持回路２にラッチされたアドレスに対応して、プログ
ラムデータはＲＯＭ２３から、リードデータはＲＯＭ２
４から読み出され、データバスを通じて、ＣＰＵ１に与
えられることになる。When the CPU 1 executes a read command to read data, the status signal bar S0, bar S1, bar S2 of the CPU 1 becomes a memory read, so that the memory read signal from the decoding circuit 3 is turned on.
Becomes This memory read signal is given to the chip enable terminal CE of the ROM 24 together with the output of the memory selection circuit 11 through the gate circuit 32. This allows
The ROM 24 is enabled, and the address designated by the address bus is read-accessed based on the read signal bar RD from the CPU 1. As a result, program data is read from the ROM 23 and read data is read from the ROM 2 in accordance with the address latched in the address holding circuit 2.
4 is read out from the memory 4 and is given to the CPU 1 through the data bus.

【００２９】以上のように、ＣＰＵ１のステータス信号
バーＳ０、バーＳ１、バーＳ２に基づいて、ＲＯＭ２３
またたＲＯＭ２４が選択されるため、ＲＯＭ２３とＲＯ
Ｍ２４には同じアドレスを割り付けることができる。そ
の結果、ＣＰＵ１により用いることのできるメモリ容量
を拡大することができる。As described above, the ROM 23 is based on the status signal bar S0, bar S1, and bar S2 of the CPU 1.
Since the ROM 24 is selected again, the ROM 23 and RO
The same address can be assigned to M24. As a result, the memory capacity that can be used by the CPU 1 can be expanded.

【００３０】また、ＣＰＵ１は、ＲＯＭ２３、２４のど
ちらにプログラムが格納され、どちらにデータが格納さ
れているかを逐一判別する必要がないので、プログラム
の作成に当たっても、この判別のための作業が不要とな
り、システムのパーフォーマンスの低下も避けられる。Further, since the CPU 1 does not need to determine which of the ROMs 23 and 24 the program is stored in and which is stored the data one by one, the operation for this determination is unnecessary even when creating the program. Therefore, it is possible to avoid lowering the system performance.

【００３１】図２は、第１の発明の第２の実施例に係る
メモリ制御装置の構成を示す回路図である。図２におい
て示すように、ＣＰＵ１にはメモリとして、プログラム
用のデータを格納するＲＯＭ２３と、リードライト用の
データを格納するＲＡＭ２５が接続される。FIG. 2 is a circuit diagram showing the configuration of a memory control device according to the second embodiment of the first invention. As shown in FIG. 2, the CPU 1 is connected with a ROM 23 for storing program data and a RAM 25 for storing read / write data as memories.

【００３２】ＣＰＵ１のアドレスデータＡＤ０〜ＡＤ１
５はデータバスを介して、ＲＯＭ２３とＲＡＭ２５に送
出される。また、ＣＰＵ１のライト端子バーＷＲはＲＡ
Ｍ２５のライトイネーブル端子バーＷＥに送出され、Ｃ
ＰＵ１のリード信号バーＲＤはＲＯＭ２３、ＲＡＭ２５
のアウトプットイネーブル端子バーＯＥに送出される。
ＣＰＵ１のステータス信号バーＳ０、バーＳ１、バーＳ
２はデコード回路３でデコードされ、ＣＰＵ１の動作状
態に応じて、メモリライト信号、メモリリード信号、オ
ペフェッチ信号が出力される。Address data AD0-AD1 of CPU1
5 is sent to the ROM 23 and the RAM 25 via the data bus. Further, the write terminal bar WR of the CPU 1 is RA
It is sent to the write enable terminal bar WE of M25, and C
The read signal bar RD of PU1 is ROM23, RAM25
Output enable terminal bar OE.
CPU1 status signal bar S0, bar S1, bar S
2 is decoded by the decoding circuit 3, and a memory write signal, a memory read signal, and an operation fetch signal are output according to the operating state of the CPU 1.

【００３３】デコード回路３からのオペフェッチ信号
は、メモリ選択回路１１からの信号と共に、ゲート回路
３１に与えられ、オペフェッチ信号とメモリ選択回路１
１からの信号のＮＡＮＤ演算に基づく信号がＲＯＭ２３
のチップイネーブル端子バーＣＥに与えられる。一方、
デコード回路３からのメモリライト信号およびメモリリ
ード信号はゲート回路３３に与えられる。ここでは、メ
モリライト信号またはメモリリード信号と、メモリ選択
回路１１からの信号とのＮＡＮＤ演算がとられ、この演
算に基づく信号が、ＲＡＭ２５のチップイネーブル／Ｃ
Ｅに与えられる。つまり、図２の構成は、図１の構成に
おいて用いられていたＲＯＭ２４の代わりに、ＲＡＭ２
５を配置した構成となっている。The operation fetch signal from the decode circuit 3 is given to the gate circuit 31 together with the signal from the memory selection circuit 11, and the operation fetch signal and the memory selection circuit 1 are supplied.
The signal based on the NAND operation of the signal from 1 is the ROM 23
Of the chip enable terminal CE. on the other hand,
The memory write signal and the memory read signal from the decoding circuit 3 are given to the gate circuit 33. Here, the NAND operation of the memory write signal or the memory read signal and the signal from the memory selection circuit 11 is performed, and the signal based on this operation is the chip enable / C of the RAM 25.
Given to E. That is, the configuration of FIG. 2 has the RAM 2 instead of the ROM 24 used in the configuration of FIG.
5 is arranged.

【００３４】以上述べたような構成において、次にその
動作を説明する。The operation of the above-described structure will be described below.

【００３５】ＣＰＵ１がプログラムの命令語を読み込む
場合には、ＣＰＵ１のステータス信号バーＳ０、バーＳ
１、バーＳ２がオペフェッチとなるため、デコード回路
３からのオペフェッチ信号がＯＮとなる。このオペフェ
ッチ信号はゲート回路３１において、メモリ選択回路１
１の出力とのＮＡＮＤ演算が行われ、この演算に基づく
信号がＲＯＭ２３のチップイネーブル端子バーＣＥに与
えられる。一方、ＣＰＵ１のリード端子バーＲＤからＲ
ＯＭ２３のアウトプットイネーブル端子バーＯＥに与え
られる信号により、ＲＯＭ２３はアウトプットイネーブ
ルとなる。その結果、ＲＯＭ２３からは、アドレスバス
で指定されるアドレスのプログラムデータが読み出さ
れ、データバスを通じて、ＣＰＵ１に入力される。When the CPU1 reads the command word of the program, the status signal bar S0, bar S of the CPU1 is read.
1, the bar S2 is operated for operation, so that the operation fetch signal from the decoding circuit 3 is turned on. This operation fetch signal is sent to the memory selection circuit 1 in the gate circuit 31.
A NAND operation with the output of 1 is performed, and a signal based on this operation is given to the chip enable terminal bar CE of the ROM 23. On the other hand, CPU1 lead terminal bar RD to R
The ROM 23 becomes output enable by the signal given to the output enable terminal bar OE of the OM 23. As a result, the program data of the address designated by the address bus is read from the ROM 23 and input to the CPU 1 through the data bus.

【００３６】また、ＣＰＵ１がＲＡＭ２５からデータを
読み込むために、リード命令を実行する時は、ＣＰＵ１
のステータス信号バーＳ０、バーＳ１、バーＳ２がメモ
リリードとなるため、デコード回路３からのメモリリー
ド信号がＯＮとなる。このメモリリード信号はゲート回
路３３において、メモリ選択回路１１の出力とのＮＡＮ
Ｄ演算が行われ、この演算に基づく信号がＲＡＭ２５の
チップイネーブル端子バーＣＥに与えられる。一方、Ｃ
ＰＵ１のリード端子バーＲＤからＲＡＭ２５のアウトプ
ットイネーブル端子バーＯＥに与えられる信号により、
ＲＡＭ２５はアウトプットイネーブルとなる。その結
果、ＲＡＭ２５からは、アドレスバスで指定されるアド
レスのリードデータが読み出され、データバスを通じ
て、ＣＰＵ１に入力される。When the CPU 1 executes a read instruction to read data from the RAM 25, the CPU 1
Since the status signal bar S0, the bar S1, and the bar S2 of (1) become memory read, the memory read signal from the decoding circuit 3 becomes ON. This memory read signal is NAN with the output of the memory selection circuit 11 in the gate circuit 33.
D calculation is performed, and a signal based on this calculation is given to the chip enable terminal bar CE of the RAM 25. On the other hand, C
By the signal given from the lead terminal bar RD of PU1 to the output enable terminal bar OE of RAM25,
The RAM 25 becomes output enable. As a result, read data of the address designated by the address bus is read from the RAM 25 and input to the CPU 1 through the data bus.

【００３７】一方、ＣＰＵ１がＲＡＭ２５にデータを書
き込むために、ライト命令を実行する時は、ＣＰＵ１の
ステータス信号バーＳ０、バーＳ１、バーＳ２がメモリ
ライトとなるため、デコード回路３からのメモリライト
信号がＯＮとなる。このメモリライト信号はゲート回路
３３において、メモリ選択回路１１の出力とのＮＡＮＤ
演算が行われ、この演算に基づく信号がＲＡＭ２５のチ
ップイネーブル端子バーＣＥに与えられる。一方、ＣＰ
Ｕ１のライト端子バーＷＲからＲＡＭ２５のライトイネ
ーブル端子バーＷＥに与えられる信号により、ＲＡＭ２
５はライトイネーブルとなる。その結果、ＲＡＭ２５
の、アドレスバスで指定されるアドレスには、データバ
スを通じて、ＣＰＵ１からライトデータが書き込まれ
る。On the other hand, when the CPU 1 executes a write command to write data in the RAM 25, the status signal bar S0, bar S1, bar S2 of the CPU 1 becomes a memory write, so the memory write signal from the decoding circuit 3 Turns on. This memory write signal is NANDed with the output of the memory selection circuit 11 in the gate circuit 33.
Calculation is performed, and a signal based on this calculation is given to the chip enable terminal bar CE of the RAM 25. On the other hand, CP
The signal supplied from the write terminal bar WR of U1 to the write enable terminal bar WE of RAM25 causes RAM2
5 is write enable. As a result, RAM25
Write data is written from the CPU 1 to the address designated by the address bus through the data bus.

【００３８】つまり、ＲＯＭ２３とＲＡＭ２５に、まっ
たく同じアドレスが割り付けられていたとしても、ＣＰ
Ｕ１のステータスに基づいて、ＲＯＭ２３とＲＡＭ２５
のアクセスが分離されるので、メモリ空間を有効に利用
することが可能となり、メモリ容量を増大することがで
きる。In other words, even if the ROM 23 and the RAM 25 are assigned the same addresses, the CP
ROM23 and RAM25 based on the status of U1
Access is separated, the memory space can be effectively used, and the memory capacity can be increased.

【００３９】図３は、第１の発明の第３の実施例に係る
メモリ制御装置の構成を示す回路図である。図３におい
て示すように、ＣＰＵ１にはメモリとして、プログラム
用のデータを格納するＲＯＭ２３と、リードライト用の
データを格納するＲＡＭ２５が接続される。ＣＰＵ１の
アドレスデータＡＤ０〜ＡＤ１５はデータバスを介し
て、ＲＯＭ２３とＲＡＭ２５に送出される。FIG. 3 is a circuit diagram showing the configuration of a memory control device according to the third embodiment of the first invention. As shown in FIG. 3, the CPU 1 is connected to a ROM 23 for storing program data and a RAM 25 for storing read / write data as memories. The address data AD0 to AD15 of the CPU 1 are sent to the ROM 23 and the RAM 25 via the data bus.

【００４０】また、ＣＰＵ１のライト信号バーＷＲは反
転されてゲート回路３６に送出される。一方、ＣＰＵ１
のリード信号バーＲＤは反転されてゲート回路３４、３
５に送出される。The write signal bar WR of the CPU 1 is inverted and sent to the gate circuit 36. On the other hand, CPU1
Read signal bar RD of the gate circuit 34, 3 is inverted.
5 is sent.

【００４１】ＣＰＵ１のステータス信号バーＳ０、バー
Ｓ１、バーＳ２はデコード回路３でデコードされ、ＣＰ
Ｕ１の動作状態に応じて、メモリライト信号、メモリリ
ード信号、オペフェッチ信号が出力される。デコード回
路３からのオペフェッチ信号は、リード信号バーＲＤの
反転信号と共にゲート回路３４に与えられ、これらの信
号のＮＡＮＤ演算に基づく信号がＲＯＭ２３のアウトプ
ットイネーブル端子バーＯＥに与えられる。一方、デコ
ード回路３からのメモリリード信号は、リード信号バー
ＲＤの反転信号と共にゲート回路３５に与えられ、これ
らの信号のＮＡＮＤ演算に基づく信号がＲＡＭ２５のア
ウトプットイネーブル端子バーＯＥに与えられる。ま
た、デコード回路３からのメモリライト信号は、ライト
信号バーＷＲの反転信号と共にゲート回路３６に与えら
れ、これらの信号のＮＡＮＤ演算に基づく信号がＲＡＭ
２５のライトイネーブル／ＷＥに与えられる。なお、メ
モリ選択回路１１の出力は、ＲＯＭ２３およびＲＡＭ２
５のチップイネーブル端子バーＣＥに与えられる。The status signal bar S0, bar S1, bar S2 of the CPU 1 is decoded by the decoding circuit 3,
A memory write signal, a memory read signal, and an operation fetch signal are output according to the operating state of U1. The operation fetch signal from the decoding circuit 3 is given to the gate circuit 34 together with the inverted signal of the read signal bar RD, and the signal based on the NAND operation of these signals is given to the output enable terminal bar OE of the ROM 23. On the other hand, the memory read signal from the decoding circuit 3 is given to the gate circuit 35 together with the inverted signal of the read signal bar RD, and the signal based on the NAND operation of these signals is given to the output enable terminal bar OE of the RAM 25. Further, the memory write signal from the decoding circuit 3 is given to the gate circuit 36 together with the inverted signal of the write signal bar WR, and the signal based on the NAND operation of these signals is stored in the RAM.
25 write enable / WE. The output of the memory selection circuit 11 is the ROM 23 and the RAM 2
5 to the chip enable terminal bar CE.

【００４２】以上述べたような構成において、次にその
動作を説明する。The operation of the above-described structure will be described below.

【００４３】ＣＰＵ１がプログラムの命令語を読み込む
場合には、ＣＰＵ１のステータス信号バーＳ０、バーＳ
１、バーＳ２がオペフェッチとなるため、デコード回路
３からのオペフェッチ信号がＯＮとなる。このオペフェ
ッチ信号はゲート回路３４において、リード信号バーＲ
Ｄの反転信号とのＮＡＮＤ演算が行われ、この演算に基
づく信号がＲＯＭ２３のアウトプットイネーブル端子バ
ーＯＥに与えられる。一方、メモリ選択回路１１からＲ
ＯＭ２３のチップイネーブル端子バーＣＥに与えられる
信号により、ＲＯＭ２３はイネーブルとなる。その結
果、ＲＯＭ２３からは、アドレスバスで指定されるアド
レスのプログラムデータが読み出され、データバスを通
じて、ＣＰＵ１に入力される。When the CPU 1 reads the command word of the program, the status signal bar S0, bar S of the CPU 1
1, the bar S2 is operated for operation, so that the operation fetch signal from the decoding circuit 3 is turned on. This operation fetch signal is applied to the read signal bar R in the gate circuit 34.
A NAND operation is performed with the inverted signal of D, and a signal based on this operation is given to the output enable terminal bar OE of the ROM 23. On the other hand, from the memory selection circuit 11 to R
The ROM 23 is enabled by a signal given to the chip enable terminal bar CE of the OM 23. As a result, the program data of the address designated by the address bus is read from the ROM 23 and input to the CPU 1 through the data bus.

【００４４】また、ＣＰＵ１がＲＡＭ２５からデータを
読み込むために、リード命令を実行する時は、ＣＰＵ１
のステータス信号バーＳ０、バーＳ１、バーＳ２がメモ
リリードとなるため、デコード回路３からのメモリリー
ド信号がＯＮとなる。このメモリリード信号はゲート回
路３５により、リード／ＲＤの反転信号とＮＡＮＤ演算
が行われ、この演算に基づく信号がＲＡＭ２５のアウト
プットイネーブル端子バーＯＥに与えられる。一方、メ
モリ選択回路１１からＲＡＭ２５のチップイネーブル端
子バーＣＥに与えられる信号により、ＲＡＭ２５はイネ
ーブルとなる。その結果、ＲＡＭ２５からは、アドレス
バスで指定されるアドレスのリードデータが読み出さ
れ、データバスを通じて、ＣＰＵ１に入力される。When the CPU 1 executes a read command to read data from the RAM 25, the CPU 1
Since the status signal bar S0, the bar S1, and the bar S2 of (1) become memory read, the memory read signal from the decoding circuit 3 becomes ON. This memory read signal is subjected to NAND operation with the inverted signal of read / RD by the gate circuit 35, and a signal based on this operation is given to the output enable terminal bar OE of the RAM 25. On the other hand, the RAM 25 is enabled by a signal given from the memory selection circuit 11 to the chip enable terminal CE of the RAM 25. As a result, read data of the address designated by the address bus is read from the RAM 25 and input to the CPU 1 through the data bus.

【００４５】一方、ＣＰＵ１がＲＡＭ２５にデータを書
き込むために、ライト命令を実行する時は、ＣＰＵ１の
ステータス信号バーＳ０、バーＳ１、バーＳ２がメモリ
ライトとなるため、デコード回路３からのメモリライト
信号がＯＮとなる。このメモリライト信号はゲート回路
３６により、ライト信号バーＷＲの反転信号とのＮＡＮ
Ｄ演算が行われ、この演算に基づく信号がＲＡＭ２５の
ライトイネーブル端子バーＷＥに与えられる。一方、メ
モリ選択回路１１からＲＡＭ２５のチップイネーブル端
子バーＣＥに与えられる信号により、ＲＡＭ２５はイネ
ーブルとなる。その結果、ＲＡＭ２５の、アドレスバス
で指定されるアドレスには、データバスを通じて、ＣＰ
Ｕ１からライトデータが書き込まれる。On the other hand, when the CPU 1 executes a write command to write data in the RAM 25, the status signal bar S0, bar S1, bar S2 of the CPU 1 becomes a memory write, so the memory write signal from the decoding circuit 3 Turns on. This memory write signal is NAN with the inverted signal of the write signal bar WR by the gate circuit 36.
D calculation is performed, and a signal based on this calculation is given to the write enable terminal bar WE of the RAM 25. On the other hand, the RAM 25 is enabled by a signal given from the memory selection circuit 11 to the chip enable terminal CE of the RAM 25. As a result, the address specified in the address bus of the RAM 25 is sent to the CP via the data bus.
Write data is written from U1.

【００４６】つまり、ＲＯＭ２３とＲＡＭ２５に、まっ
たく同じアドレスが割り付けられていたとしても、ＣＰ
Ｕ１のステータスに基づいて、ＲＯＭ２３とＲＡＭ２５
のアクセスが分離されるので、メモリ空間を有効に利用
することが可能となり、メモリ容量を増大することがで
きる。In other words, even if the ROM 23 and the RAM 25 are assigned the same addresses, the CP
ROM23 and RAM25 based on the status of U1
Access is separated, the memory space can be effectively used, and the memory capacity can be increased.

【００４７】図４は、第２の発明の第１の実施例に係る
メモリ制御装置の構成を示す回路図である。図４におい
て示すように、ＣＰＵ１にはメモリとして、リードライ
ト用のデータを格納するＲＡＭ２５と、同じくリードラ
イト用のデータを格納するＥＥＰＲＯＭ２６が接続され
る。FIG. 4 is a circuit diagram showing the configuration of the memory control device according to the first embodiment of the second invention. As shown in FIG. 4, the CPU 1 is connected to a RAM 25 that stores read / write data and an EEPROM 26 that also stores read / write data, as memories.

【００４８】ＣＰＵ１のアドレスデータＡＤ０〜ＡＤ１
５はデータバスを通じて、ＲＡＭ２５とＥＥＰＲＯＭ２
６に接続されると共に、データ保持回路５にも接続され
る。Address data AD0 to AD1 of CPU1
5 is a RAM 25 and an EEPROM 2 through a data bus
6 and the data holding circuit 5 as well.

【００４９】また、ＣＰＵ１のアドレスＡ１６〜Ａ１９
と、アドレスデータＡ０〜Ａ１６はアドレス保持回路２
にも送出される。アドレス保持回路２の出力はアドレス
バスに送出されるが、一方で選択回路４にも送出され
る。つまり、アドレスバスのアドレスに基づいて、選択
回路４はデータ保持回路５にデータバスのデータと、Ｃ
ＰＵ１からのライト信号バーＷＲの状態を取り込み保持
させる作用を有する。また、ＣＰＵ１のライト信号バー
ＷＲはＲＡＭ２５、ＥＥＰＲＯＭ２６のライトイネーブ
ル端子バーＷＥに送出され、ＣＰＵ１のリード信号バー
ＲＤはＲＡＭ２５、ＥＥＰＲＯＭ２６のアウトプットイ
ネーブル端子バーＯＥに送出される。ＣＰＵ１のステー
タス信号バーＳ０、バーＳ１、バーＳ２はデコード回路
３でデコードされ、ＣＰＵ１の動作状態に応じて、メモ
リライト信号、メモリリード信号が出力される。デコー
ド回路３からのメモリライト信号はゲート回路４１、ゲ
ート回路４２に与えられる。Addresses A16 to A19 of the CPU 1
And the address data A0 to A16 are stored in the address holding circuit 2
Also sent to. The output of the address holding circuit 2 is sent to the address bus, while it is also sent to the selection circuit 4. That is, based on the address on the address bus, the selection circuit 4 causes the data holding circuit 5 to store the data on the data bus and C
It has the function of fetching and holding the state of the write signal bar WR from PU1. The write signal bar WR of the CPU 1 is sent to the RAM 25 and the write enable terminal bar WE of the EEPROM 26, and the read signal bar RD of the CPU 1 is sent to the RAM 25 and the output enable terminal bar OE of the EEPROM 26. The status signal bar S0, bar S1, bar S2 of the CPU 1 is decoded by the decoding circuit 3, and a memory write signal and a memory read signal are output according to the operating state of the CPU 1. The memory write signal from the decoding circuit 3 is given to the gate circuit 41 and the gate circuit 42.

【００５０】ゲート回路４１は、データ保持回路５から
の信号Ｄ０とメモリリード信号の論理積、またはデータ
保持回路５からの信号Ｄ１とメモリライト信号の論理積
のいずれかと、メモリ選択回路１１からの信号とのＮＡ
ＮＤ演算を行い、この演算結果信号を、ＲＡＭ２５のチ
ップイネーブル端子バーＣＥに与える。一方、ゲート回
路４２は、データ保持回路５からの信号Ｄ２とメモリリ
ード信号の論理積条件、またはデータ保持回路５からの
信号Ｄ３とメモリライト信号の論理積のいずれかと、メ
モリ選択回路１１からの信号とのＮＡＮＤ演算を行い、
この演算結果信号を、ＥＥＰＲＯＭ２６のチップイネー
ブル端子バーＣＥに与える。なお、ＣＰＵ１はＲＡＭ２
５とＥＥＰＲＯＭ２６に同じメモリ空間を割り当てる。The gate circuit 41 receives either the logical product of the signal D0 from the data holding circuit 5 and the memory read signal, or the logical product of the signal D1 from the data holding circuit 5 and the memory write signal, and the memory selection circuit 11. NA with signal
ND calculation is performed, and this calculation result signal is given to the chip enable terminal CE of the RAM 25. On the other hand, the gate circuit 42 receives either the logical product condition of the signal D2 from the data holding circuit 5 and the memory read signal, or the logical product of the signal D3 from the data holding circuit 5 and the memory write signal, and the logical product from the memory selection circuit 11. NAND operation with the signal,
This operation result signal is given to the chip enable terminal bar CE of the EEPROM 26. CPU1 is RAM2
5 and EEPROM 26 are assigned the same memory space.

【００５１】以上述べたような構成において、次にその
動作を説明する。The operation of the configuration described above will be described below.

【００５２】ＣＰＵ１がＲＡＭ２５またはＥＥＰＲＯＭ
２６にデータを書き込む場合は、ステータス信号バーＳ
０、バーＳ１、バーＳ２がメモリライトとなるため、メ
モリライト信号がＯＮとなり、ＣＰＵ１がＲＡＭ２５ま
たはＥＥＰＲＯＭ２６からデータを読み出す場合は、ス
テータス信号バーＳ０、バーＳ１、バーＳ２がメモリリ
ードとなるためメモリリード信号がＯＮとなる。また、
ＣＰＵ１がＲＡＭ２５のみとデータの受け渡しをする場
合は、データ保持回路５の出力を、ＣＰＵ１からの命令
により、（Ｄ０、Ｄ１、Ｄ２、Ｄ３）＝（ＯＮ、ＯＮ、ＯＦＦ、
ＯＦＦ）として、ＲＡＭ２５に割り付けられたアドレスを指定し
て、リード、ライトする。CPU 1 is RAM 25 or EEPROM
When writing data to 26, status signal bar S
0, the bar S1, and the bar S2 become the memory write, the memory write signal is turned on, and when the CPU 1 reads the data from the RAM 25 or the EEPROM 26, the status signal bar S0, the bar S1, and the bar S2 become the memory read, and the memory is read. The read signal turns ON. Also,
When the CPU 1 exchanges data with the RAM 25 only, the output of the data holding circuit 5 is (D0, D1, D2, D3) = (ON, ON, OFF, according to an instruction from the CPU 1).
OFF), the address assigned to the RAM 25 is designated, and reading and writing are performed.

【００５３】一方、ＣＰＵ１がＥＥＰＲＯＭ２６のみと
データの受け渡しをする場合は、データ保持回路５の出
力を、ＣＰＵ１からの命令により、（Ｄ０、Ｄ１、Ｄ２、Ｄ３）＝（ＯＦＦ、ＯＦＦ、Ｏ
Ｎ、ＯＮ）として、ＥＥＰＲＯＭ２６に割り付けられたアドレスを
指定して、リード、ライトする。つまり、ＲＡＭ２５ま
たはＥＥＰＲＯＭ２６のアクセスに先立って、ＣＰＵ１
から選択回路４によりデータ保持回路５を選択し、デー
タ保持回路５に予めＲＡＭ２５をアクセスするか、ＥＥ
ＰＲＯＭ２６をアクセスするかのデータを与えておくこ
とにより、ゲート回路４１またはゲート回路４２を介し
て、ＲＡＭ２５またはＥＥＰＲＯＭ２６のチップイネー
ブル端子バーＣＥに信号を与え、いずれかを選択させる
ことができるので、全く同じアドレス空間で、ＲＡＭ２
５でも、ＥＥＰＲＯＭ２６でも、自由にデータのリー
ド、ライトを行うことができる。On the other hand, when the CPU 1 exchanges data with the EEPROM 26 only, the output of the data holding circuit 5 is (D0, D1, D2, D3) = (OFF, OFF, O) according to an instruction from the CPU 1.
(N, ON), the address assigned to the EEPROM 26 is designated, and reading and writing are performed. That is, prior to accessing the RAM 25 or the EEPROM 26, the CPU 1
Select the data holding circuit 5 from the selection circuit 4 and access the data holding circuit 5 in advance from the RAM 25, or
By giving data as to whether to access the PROM 26 in advance, a signal can be given to the chip enable terminal bar CE of the RAM 25 or the EEPROM 26 via the gate circuit 41 or the gate circuit 42, and either one can be selected. RAM2 in the same address space
5 and the EEPROM 26 can freely read and write data.

【００５４】さて、ＲＡＭ２５とＥＥＰＲＯＭ２６を有
するシステムでは、ＲＡＭ２５とＥＥＰＲＯＭ２６にシ
ステムの動作パラメータ等のデータを格納しておき、シ
ステムの動作時には、ＥＥＰＲＯＭ２６のデータをＲＡ
Ｍ２５に転送して、以降は、ＲＡＭ２５に転送されたデ
ータに基づいて、ＣＰＵ１を動作させるようにしたシス
テムが用いられることが多い。In a system having the RAM 25 and the EEPROM 26, data such as system operating parameters are stored in the RAM 25 and the EEPROM 26, and the data in the EEPROM 26 is stored in the RA when the system is operating.
After that, a system in which the CPU 1 is operated based on the data transferred to the RAM 25 is often used.

【００５５】以上のように、ＥＥＰＲＯＭ２６のデータ
をＲＡＭ２５に転送する場合、ＥＥＰＲＯＭ２６をリー
ドとし、続いて同じアドレスでＲＡＭ２５をライトとす
ることにより、ＥＥＰＲＯＭ２６のデータが、ＲＡＭ２
５の全く同じアドレスにライトされることになる。この
場合、データ保持回路５の出力を、ＣＰＵ１からの命令
により、（Ｄ０、Ｄ１、Ｄ２、Ｄ３）＝（ＯＦＦ、ＯＮ、ＯＮ、
ＯＦＦ）とする。そして、転送すべきアドレスを指定して、ＣＰ
Ｕ１によりリード命令を実行し、次に同じアドレスにラ
イト命令を実行する。リード命令を実行した時は、ＣＰ
Ｕ１のステータスは、メモリリードのステータスになる
が、データ保持回路５の出力条件により、ＥＥＰＲＯＭ
２６が選択される。また、ライト命令を実行した時は、
ＣＰＵ１のステータスは、メモリライトのステータスに
なるが、データ保持回路５の出力条件により、ＲＡＭ２
５が選択される。したがって、ＥＥＰＲＯＭ２６のデー
タが、ＲＡＭ２５の全く同じアドレスに転送されること
になる。そして、ＥＥＰＲＯＭ２６からＲＡＭ２５への
データの転送終了後は、データ保持回路５の出力条件
を、ＣＰＵ１により、（Ｄ０、Ｄ１、Ｄ２、Ｄ３）＝（ＯＮ、ＯＮ、ＯＦＦ、
ＯＦＦ）とすれば、以降はＲＡＭ２５に対するアクセス、つまり
データのリード、ライトが行われることになる。As described above, when the data in the EEPROM 26 is transferred to the RAM 25, the EEPROM 26 is read and then the RAM 25 is written at the same address so that the data in the EEPROM 26 is transferred to the RAM 2.
5 will be written to the exact same address. In this case, the output of the data holding circuit 5 is (D0, D1, D2, D3) = (OFF, ON, ON,
OFF). Then, specify the address to be transferred, and
A read instruction is executed by U1, and then a write instruction is executed at the same address. When a read command is executed, CP
The status of U1 becomes the status of memory read, but depending on the output condition of the data holding circuit 5, the EEPROM
26 is selected. Also, when a write command is executed,
The status of the CPU 1 becomes the status of the memory write, but depending on the output condition of the data holding circuit 5, the RAM 2
5 is selected. Therefore, the data in the EEPROM 26 is transferred to the exact same address in the RAM 25. Then, after the data transfer from the EEPROM 26 to the RAM 25 is completed, the output condition of the data holding circuit 5 is set by the CPU 1 to (D0, D1, D2, D3) = (ON, ON, OFF,
If set to OFF), the RAM 25 is subsequently accessed, that is, data is read and written.

【００５６】一方、システムの動作中に、ＲＡＭ２５お
よびＥＥＰＲＯＭ２６のデータを変更する場合は、従来
は、ＥＥＰＲＯＭ２６とＲＡＭ２５に別々にデータをラ
イトする必要があったが、本実施例においては、これを
同時に実行することを可能にしている。つまり、ＣＰＵ
１により、データ保持回路５の出力条件を、（Ｄ０、Ｄ
１、Ｄ２、Ｄ３）＝（ＯＦＦ、ＯＮ、ＯＦＦ、ＯＮ）と
すれば、ＲＡＭ２５もＥＥＰＲＯＭ２６もライトモード
になるため、ＣＰＵ１からＲＡＭ２５、ＥＥＰＲＯＭ２
６の全く同じアドレスに、全く同じデータを書き込むこ
とが可能である。ちなみに、この場合、Ｄ０とＤ１はい
ずれか一方をＯＮしておけばよい。On the other hand, in the case of changing the data in the RAM 25 and the EEPROM 26 during the operation of the system, conventionally, it was necessary to write the data in the EEPROM 26 and the RAM 25 separately, but in the present embodiment, this is simultaneously performed. It is possible to carry out. That is, CPU
1 sets the output condition of the data holding circuit 5 to (D0, D
1, D2, D3) = (OFF, ON, OFF, ON), both the RAM 25 and the EEPROM 26 are in the write mode, so that the CPU 1 to the RAM 25, the EEPROM 2
It is possible to write the exact same data to the exact same address of 6. By the way, in this case, either one of D0 and D1 may be turned on.

【００５７】以上のように、ＥＥＰＲＯＭ２６のデータ
をＲＡＭ２５に転送して使用する場合、従来は、ＥＥＰ
ＲＯＭ２６とＲＡＭ２５に別々のアドレス空間が必要で
あったが、本実施例では、全く同じメモリ空間にＲＡＭ
２５とＥＥＰＲＯＭ２６を配置することができるので、
メモリ空間の利用効率が高まり、パーフォーマンスを向
上することが可能である。As described above, when the data in the EEPROM 26 is transferred to the RAM 25 for use, the conventional EEPROM is
Different address spaces were required for the ROM 26 and the RAM 25, but in this embodiment, the RAMs are stored in exactly the same memory space.
25 and EEPROM 26 can be arranged,
It is possible to improve the efficiency of using the memory space and improve the performance.

【００５８】図５は、第２の発明の第２の実施例に係る
メモリ制御装置の構成を示す回路図である。図５におい
て示すように、ＣＰＵ１にＲＡＭ２５とＥＥＰＲＯＭ２
６が接続される。ＣＰＵ１のアドレスデータＡＤ０〜Ａ
Ｄ１５はＲＡＭ２５、ＥＥＰＲＯＭ２６、データ保持回
路５に送出される。また、ＣＰＵ１のアドレスＡ１６〜
Ａ１９と、アドレスデータＡ０〜Ａ１６はアドレス保持
回路２に送出される。アドレス保持回路２の出力はアド
レスバスと選択回路４に送出される。なお、選択回路４
はデータ保持回路５にデータバスのデータと、ＣＰＵ１
からのライト信号バーＷＲの状態を取り込み保持させる
作用を有する。FIG. 5 is a circuit diagram showing the structure of a memory control device according to the second embodiment of the second invention. As shown in FIG. 5, the CPU 1 has a RAM 25 and an EEPROM 2
6 is connected. Address data AD0-A of CPU1
D15 is sent to the RAM 25, the EEPROM 26, and the data holding circuit 5. Further, the address A16-
A19 and address data A0 to A16 are sent to the address holding circuit 2. The output of the address holding circuit 2 is sent to the address bus and the selection circuit 4. The selection circuit 4
Stores the data of the data bus in the data holding circuit 5 and the CPU 1
It has a function of taking in and holding the state of the write signal bar WR from.

【００５９】また、ＣＰＵ１のライト信号バーＷＲはＲ
ＡＭ２５、ＥＥＰＲＯＭ２６のライトイネーブル端子バ
ーＷＥに接続され、ＣＰＵ１のリード信号バーＲＤはＲ
ＡＭ２５、ＥＥＰＲＯＭ２６のアウトプットイネーブル
端子バーＯＥに接続される。ＣＰＵ１のステータス信号
バーＳ０、バーＳ１、バーＳ２はデコード回路３でデコ
ードされ、ＣＰＵ１の動作状態に応じて、メモリライト
信号、メモリリード信号が出力される。デコード回路３
からのメモリライト信号はゲート回路４１、ゲート回路
４２に与えられる。Further, the write signal bar WR of the CPU 1 is R
It is connected to the write enable terminal bar WE of the AM25 and the EEPROM 26, and the read signal bar RD of the CPU1 is R
It is connected to the output enable terminal bar OE of the AM 25 and the EEPROM 26. The status signal bar S0, bar S1, bar S2 of the CPU 1 is decoded by the decoding circuit 3, and a memory write signal and a memory read signal are output according to the operating state of the CPU 1. Decoding circuit 3
The memory write signal from is supplied to the gate circuit 41 and the gate circuit 42.

【００６０】ゲート回路４１は、データ保持回路５から
の信号Ｄ２の反転信号とメモリリード信号の論理積、ま
たはデータ保持回路５からの信号Ｄ１とメモリライト信
号の論理積のいずれかと、メモリ選択回路１１からの信
号とのＮＡＮＤ演算を行ない、この演算結果信号を、Ｒ
ＡＭ２５のチップイネーブル端子バーＣＥに与える。一
方、ゲート回路４２は、データ保持回路５からの信号Ｄ
２とメモリリード信号の論理積条件、またはデータ保持
回路５からの信号Ｄ３とメモリライト信号の論理積のい
ずれかと、メモリ選択回路１１からの信号とのＮＡＮＤ
演算を行ない、この演算結果信号を、ＥＥＰＲＯＭ２６
のチップイネーブル／ＣＥに与える。The gate circuit 41 is a logical product of the inverted signal of the signal D2 from the data holding circuit 5 and the memory read signal, or a logical product of the signal D1 from the data holding circuit 5 and the memory write signal, and the memory selection circuit. NAND operation with the signal from 11 is performed, and the operation result signal is
It is given to the chip enable terminal bar CE of AM25. On the other hand, the gate circuit 42 receives the signal D from the data holding circuit 5.
NAND of the logical product condition of 2 and the memory read signal or the logical product of the signal D3 from the data holding circuit 5 and the memory write signal and the signal from the memory selection circuit 11
Calculation is performed, and the calculation result signal is stored in the EEPROM 26.
Chip enable / CE.

【００６１】なお、ＣＰＵ１はＲＡＭ２５とＥＥＰＲＯ
Ｍ２６に同じメモリ空間を割り当てる。The CPU 1 uses the RAM 25 and EEPRO.
The same memory space is allocated to M26.

【００６２】図５の構成が、図４の構成と異なる点は、
ゲート回路４１に対して、データ保持回路５から信号Ｄ
０を与える代わりに、信号Ｄ２の反転信号を与えるよう
にしたことである。これは、ＲＡＭ２５とＥＥＰＲＯＭ
２６が共にリード状態になるのを防止し、データバス上
での信号の衝突を未然に防止するためである。The structure of FIG. 5 differs from that of FIG. 4 in that
The signal D from the data holding circuit 5 is sent to the gate circuit 41.
Instead of giving 0, an inverted signal of the signal D2 is given. This is RAM25 and EEPROM
This is to prevent both 26 from entering the read state and to prevent signal collisions on the data bus.

【００６３】その他の動作および効果については、図５
の構成は、図４の構成と全く同様である。FIG. 5 shows other operations and effects.
The configuration of is exactly the same as the configuration of FIG.

【００６４】図６は、第３の発明の一実施例に係るメモ
リ制御装置の構成を示す回路図である。図６において示
すように、ＣＰＵ１には、ＲＯＭ２３とＲＡＭ２５が接
続され、基本的には図２と同様の構成を有する。図６に
おいて、ウェイト制御回路５０はウェイト時間を発生す
るための回路であり、シフトレジスタ５１と論理回路か
ら構成される。FIG. 6 is a circuit diagram showing the structure of a memory control device according to an embodiment of the third invention. As shown in FIG. 6, the CPU 1 is connected to the ROM 23 and the RAM 25, and basically has the same configuration as that of FIG. In FIG. 6, a wait control circuit 50 is a circuit for generating a wait time, and includes a shift register 51 and a logic circuit.

【００６５】ウェイト制御回路５０において、シフトレ
ジスタ５１は、ＣＰＵ１のＡＬＥ信号が端子バーＣＬＲ
に与えられており、これによりリセットする。一方、Ｃ
ＰＵ１のクロック信号ＣＬＫがクロック端子ＣＬＫに与
えられており、これにより、その出力ＱＡ、ＱＢ、Ｑ
Ｃ、ＱＤ・・の状態を順次“１”に変化させてゆく。例
えば、ＱＢは、ＡＬＥの状態が、“１”から“０”に変
化してから、２クロック後に“１”になる。また、ＱＤ
は、ＡＬＥの状態が、“１”から“０”に変化してか
ら、４クロック後に“１”になる。つまり、シフトレジ
スタ５１は複数の時間を発生する役割を持つ。In the wait control circuit 50, the shift register 51 outputs the ALE signal from the CPU 1 to the terminal bar CLR.
It has been reset by this. On the other hand, C
The clock signal CLK of PU1 is applied to the clock terminal CLK, and as a result, its outputs QA, QB, Q
The state of C, QD ... Is changed to "1" sequentially. For example, QB becomes "1" two clocks after the ALE state changes from "1" to "0". Also, QD
Changes to "1" four clocks after the ALE state changes from "1" to "0". That is, the shift register 51 has a role of generating a plurality of times.

【００６６】シフトレジスタ５１のＱＢ出力の反転信号
は、ゲート回路３３の出力の反転信号との論理的な積を
とられ、シフトレジスタ５１のＱＤ出力の反転信号は、
ゲート回路３１の出力の反転信号との論理積をとられ、
それぞれの論理積は、ＮＯＲ演算経て、ＣＰＵ１の端子
ＡＲＤＹに与えられる。The inverted signal of the QB output of the shift register 51 is logically ANDed with the inverted signal of the output of the gate circuit 33, and the inverted signal of the QD output of the shift register 51 is
ANDed with the inverted signal of the output of the gate circuit 31,
Each logical product is given to the terminal ARDY of the CPU 1 through the NOR operation.

【００６７】以上述べたような構成において、次にその
動作を説明する。The operation of the configuration described above will be described below.

【００６８】いま、ＲＯＭ２３が選択されたとすると、
ゲート回路３１の出力が“０”になるが、ＡＬＥが
“１”になってから、４クロックの間は、ウェイト制御
回路５０の出力が“０”になるため、その間は、ＣＰＵ
１への信号ＡＲＤＹが落ちることになる。つまり、ＲＯ
Ｍ２３の動作時間に合わせて、ＣＰＵ１にウェイトがか
かることになる。Now, assuming that the ROM 23 is selected,
The output of the gate circuit 31 becomes "0", but the output of the wait control circuit 50 becomes "0" for four clocks after ALE becomes "1".
The signal ARDY to 1 will fall. That is, RO
The CPU 1 is weighted in accordance with the operation time of M23.

【００６９】一方、ＲＡＭ２５が選択されたとすると、
２クロックの間は、ウェイト制御回路５０の出力が
“０”になるため、その間は、ＣＰＵ１への信号ＡＲＤ
Ｙが落ちることになる。つまり、ＲＡＭ２５の動作時間
に合わせて、ＣＰＵ１にウェイトがかかることになる。On the other hand, if the RAM 25 is selected,
Since the output of the wait control circuit 50 becomes "0" during two clocks, the signal ARD to the CPU1 is supplied during that time.
Y will fall. That is, the CPU 1 is weighted in accordance with the operating time of the RAM 25.

【００７０】つまり、ＲＯＭ２３とＲＡＭ２５の動作時
間は異なるため、ＣＰＵ１から見れば同じメモリ空間を
アクセスしたとしても、それぞれのウェイト時間が異な
ってくる。このウェイト時間を、遅い側に合わせて対処
することも可能であるが、メモリアクセスの高速化の妨
げになる。このため、ウェイト制御回路５０にアクセス
するメモリ毎に異なるウェイト時間を持たせることによ
り、効率的なメモリアクセスが可能になる。That is, since the operating times of the ROM 23 and the RAM 25 are different, even if the same memory space is accessed from the perspective of the CPU 1, the respective wait times are different. It is possible to deal with this wait time according to the slower side, but this hinders speeding up of memory access. Therefore, by providing different wait times for each memory accessing the wait control circuit 50, efficient memory access becomes possible.

【００７１】つまり、本実施例によれば、同一のアドレ
ス空間をアクセスした時でも、実際に選択されたメモリ
の種類により適切な長さの動作時間を確保できるので、
効率的なメモリアクセスが可能になる。That is, according to the present embodiment, even when the same address space is accessed, an operation time of an appropriate length can be secured depending on the type of memory actually selected.
It enables efficient memory access.

【００７２】[0072]

【発明の効果】以上述べたように、第１の発明によれ
ば、同じアドレス空間に複数のメモリを割り当てるよう
にしたので、ＣＰＵにより直接アクセス可能なアドレス
空間を拡張することなく、メモリの大容量化が可能であ
る。また、第２の発明によればメモリ間のデータ転送の
際にメモリ空間の効率的な使用が可能となる。また、第
３の発明によれば異種類のメモリをアクセスする場合に
動作速度に応じた制御を効果的に行うことが可能になる
という効果がある。As described above, according to the first invention, since a plurality of memories are allocated to the same address space, a large memory capacity can be achieved without expanding the address space directly accessible by the CPU. Is possible. Further, according to the second invention, it is possible to efficiently use the memory space when transferring data between the memories. Further, according to the third invention, there is an effect that it is possible to effectively perform control according to the operation speed when accessing different types of memories.

【図面の簡単な説明】[Brief description of drawings]

【図１】第１の発明の第１の実施例のメモリ制御装置の
構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a memory control device according to a first embodiment of the first invention.

【図２】第１の発明の第２の実施例のメモリ制御装置の
構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a memory control device according to a second embodiment of the first invention.

【図３】第１の発明の第３の実施例のメモリ制御装置の
構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a memory control device according to a third embodiment of the first invention.

【図４】第２の発明の第１の実施例のメモリ制御装置の
構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a memory control device according to a first embodiment of the second invention.

【図５】第２の発明の第２の実施例のメモリ制御装置の
構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a memory control device according to a second embodiment of the second invention.

【図６】第３の発明の一実施例のメモリ制御装置の構成
を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a memory control device according to an embodiment of the third invention.

【図７】従来のメモリ制御装置の回路図である。FIG. 7 is a circuit diagram of a conventional memory control device.

【符号の説明】[Explanation of symbols]

１ＣＰＵ２アドレス保持回路３デコード回路３１、３２、３３、３４、３５、３６、３４、４１、４
２ゲート回路４選択回路５データ保持回路１１、１２メモリ選択回路２１、２２メモリ２３、２４ＲＯＭ２５ＲＡＭ２６ＥＥＰＲＯＭ５０ウェイト制御回路５１シフトレジスタ1 CPU 2 Address holding circuit 3 Decoding circuit 31, 32, 33, 34, 35, 36, 34, 41, 4
2 gate circuit 4 selection circuit 5 data holding circuit 11, 12 memory selection circuit 21, 22 memory 23, 24 ROM 25 RAM 26 EEPROM 50 weight control circuit 51 shift register

Claims

【特許請求の範囲】[Claims]

【請求項１】少なくとも一部が重複するアドレス空間に
割り当てられた複数のメモリ手段を制御するメモリ制御
装置において、ＣＰＵからのステータス信号をデコードしてメモリのア
クセスモードを判定するデコード手段と、前記デコード
手段の出力に応じて前記複数のメモリ手段の少なくとも
１つを選択する選択手段と、を備えることを特徴とする
メモリ制御装置。1. A memory control device for controlling a plurality of memory means allocated to an address space at least a part of which is duplicated, wherein the decoding means determines a memory access mode by decoding a status signal from a CPU, A memory control device comprising: a selection unit that selects at least one of the plurality of memory units according to an output of the decoding unit.

【請求項２】プログラム用のデータを格納する第１のＲ
ＯＭと、前記第１のＲＯＭと一部または全部のアドレス
が重複するアドレス空間に割り付けられたデータ用の第
１のＲＯＭとを制御するメモリ制御装置において、ＣＰＵからのアドレスに基づいて前記第１および第２の
ＲＯＭを指定するメモリ指定手段と、ＣＰＵからのステ
ータス信号をデコードしてオペフェッチ信号およびメモ
リリード信号を取り出すためのデコード手段と、前記メ
モリ指定手段の出力および前記オペフェッチ信号に基づ
き前記第１のＲＯＭを選択する第１のゲート手段と、前
記メモリ指定手段の出力および前記メモリリード信号に
基づき前記第２のＲＯＭを選択する第２のゲート手段
と、を備えることを特徴とするメモリ制御装置。2. A first R for storing data for a program.
A memory control device for controlling an OM and a first ROM for data allocated to an address space in which some or all of the addresses overlap the first ROM, wherein the first ROM is based on an address from a CPU. And memory designating means for designating the second ROM, decoding means for decoding the status signal from the CPU to take out the operation fetch signal and the memory read signal, and the output of the memory designating means and the operation fetch signal based on the output of the memory designating means. 1. Memory control comprising: first gate means for selecting one ROM; and second gate means for selecting the second ROM based on the output of the memory designating means and the memory read signal. apparatus.

【請求項３】プログラム用のデータを格納するＲＯＭ
と、前記ＲＯＭと一部または全部のアドレスが重複する
アドレス空間に割り付けられたデータライト、リード用
のＲＡＭとを制御するメモリ制御装置において、ＣＰＵからのアドレスに基づいて前記ＲＯＭおよびＲＡ
Ｍを指定するメモリ指定手段と、前記ＣＰＵからのステ
ータス信号をデコードしてオペフェッチ信号、メモリラ
イト信号、メモリリード信号を取り出すためのデコード
手段と、前記メモリ指定手段の出力および前記オペフェ
ッチ信号に基づき前記ＲＯＭを選択する第１のゲート手
段と、前記メモリ指定手段の出力および前記メモリライ
ト信号並びに前記メモリリード信号に基づき前記ＲＡＭ
を選択する第２のゲート手段と、を備えることを特徴と
するメモリ制御装置。3. A ROM for storing data for a program
And a RAM for controlling data write and read assigned to an address space in which some or all addresses overlap with the ROM, the ROM and RA based on the address from the CPU.
A memory designating means for designating M, a decoding means for decoding a status signal from the CPU to take out an operation fetch signal, a memory write signal and a memory read signal; and an output based on the output of the memory designating means and the operation fetch signal. First gate means for selecting a ROM, the RAM based on the output of the memory designating means, the memory write signal, and the memory read signal
And a second gate means for selecting the memory control device.

【請求項４】前記ＲＡＭは前記第２のゲート手段によっ
て選択されているときに、前記ＣＰＵからのリード信
号、ライト信号に応じて各々リードイネーブル、ライト
イネーブルになることを特徴とする請求項３記載のメモ
リ制御装置。4. The RAM is set to read enable and write enable in response to a read signal and a write signal from the CPU when selected by the second gate means. The described memory control device.

【請求項５】プログラム用のデータを格納するＲＯＭ
と、前記ＲＯＭと一部または全部のアドレスが重複する
アドレス空間に割り付けられたデータライト、リード用
のＲＡＭとを制御するメモリ制御装置において、ＣＰＵからのステータス信号をデコードしてオペフェッ
チ信号、メモリライト信号、メモリリード信号を取り出
すためのデコード手段と、前記ＣＰＵからのリード信号
と前記オペフェッチ信号に基づき前記ＲＯＭをイネーブ
ルにする第１のゲート手段と、前記ＣＰＵからのリード
信号と前記メモリリード信号に基づき前記ＲＡＭをリー
ドイネーブルにする第２のゲート手段と、前記ＣＰＵか
らのライト信号と前記メモリライト信号に基づき前記Ｒ
ＡＭをライトイネーブルにする第３のゲート手段と、を
備えることを特徴とするメモリ制御装置。5. A ROM for storing data for a program
In a memory control device for controlling a data write and read RAM allocated to an address space where a part or all of the address overlaps with the ROM, a status signal from a CPU is decoded to perform an operation fetch signal and a memory write. Signal, memory read signal, decoding means, first gate means for enabling the ROM based on the read signal from the CPU and the operation fetch signal, the read signal from the CPU and the memory read signal Second gate means for enabling read access to the RAM based on the above, and the R signal based on the write signal from the CPU and the memory write signal.
And a third gate unit for enabling write enable of the AM.

【請求項６】データのリードライト用のＲＡＭと、前記
ＲＡＭと一部または全部のアドレスが重複するアドレス
空間に割り付けられたデータのリードライト用のＥＥＰ
ＲＯＭとを制御するメモリ制御装置において、前記ＣＰＵからのアドレスに基づいて前記ＲＡＭおよび
ＥＥＰＲＯＭを指定するメモリ指定手段と、ＣＰＵから
のステータス信号をデコードするデコード手段と、前記
メモリ指定手段の出力および前記ＣＰＵからのアドレス
データ出力に基づいて前記ＲＡＭと前記ＥＥＰＲＯＭの
それぞれの複数の動作モードを指定するデータを保持す
るデータ保持手段と、前記データ保持手段の出力および
前記デコード手段の出力に基づいて前記ＲＡＭを選択す
る第１のゲート手段と、前記データ保持手段の出力と前
記デコード手段の出力に基づいて前記ＥＥＰＲＯＭを選
択する第２のゲート手段と、を備えることを特徴とする
メモリ制御装置。6. A data read / write RAM, and a data read / write EEP allocated to an address space in which some or all addresses of the RAM overlap.
In a memory control device for controlling a ROM, a memory designating unit for designating the RAM and the EEPROM based on an address from the CPU, a decoding unit for decoding a status signal from the CPU, an output of the memory designating unit and the Data holding means for holding data designating a plurality of operation modes of the RAM and the EEPROM based on output of address data from the CPU, and the RAM based on output of the data holding means and output of the decoding means And a second gate means for selecting the EEPROM based on the output of the data holding means and the output of the decoding means.

【請求項７】前記データ保持手段の出力を論理処理して
前記ＲＡＭと前記ＥＥＰＲＯＭが同時にリードされない
ようにする論理手段、を備えることを特徴とする請求項
６記載のメモリ制御装置。7. The memory control device according to claim 6, further comprising logic means for logically processing the output of the data holding means so that the RAM and the EEPROM are not simultaneously read.

【請求項８】前記選択手段の出力に基づいて前記選択さ
れたメモリ手段の動作時間に応じたウェイト時間を発生
して前記ＣＰＵに与えるウェイト制御手段、を備えるこ
とを特徴とする請求項１記載のメモリ制御装置。8. A wait control means for generating a wait time according to an operation time of the selected memory means on the basis of an output of the selection means and giving the wait time to the CPU. Memory controller.