JPH085666A - Semiconductor wafer case, connection method and apparatus, and inspection method for semiconductor integrated circuit - Google Patents
Semiconductor wafer case, connection method and apparatus, and inspection method for semiconductor integrated circuitInfo
- Publication number
- JPH085666A JPH085666A JP30859494A JP30859494A JPH085666A JP H085666 A JPH085666 A JP H085666A JP 30859494 A JP30859494 A JP 30859494A JP 30859494 A JP30859494 A JP 30859494A JP H085666 A JPH085666 A JP H085666A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- holding plate
- probe
- integrated circuit
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体ウェハ上に形成
された複数の集積回路をウェハ状態で同時に検査する装
置及び方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus and method for simultaneously inspecting a plurality of integrated circuits formed on a semiconductor wafer in a wafer state.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置を搭載した電
子機器の小型化及び低価格化の進歩は目ざましく、これ
に伴って、半導体集積回路装置に対する小型化及び低価
格化の要求が強くなっている。2. Description of the Related Art In recent years, there have been remarkable advances in miniaturization and cost reduction of electronic equipment incorporating a semiconductor integrated circuit device, and accordingly, demands for miniaturization and cost reduction of the semiconductor integrated circuit device have become strong. ing.
【０００３】通常、半導体集積回路装置は、半導体チッ
プとリードフレームとがボンディングワイヤによって電
気的に接続された後、半導体チップが樹脂又はセラミク
スにより封止された状態で供給され、プリント基板に実
装される。ところが、電子機器の小型化の要求から、半
導体集積回路装置を半導体ウエハから切り出したままの
状態（以後、この状態の半導体集積回路装置をベアチッ
プ又は単にチップと称する。）で直接回路基板に実装す
る方法が開発され、品質が保証されたベアチップを低価
格で供給することが望まれている。Usually, in a semiconductor integrated circuit device, after a semiconductor chip and a lead frame are electrically connected by a bonding wire, the semiconductor chip is supplied in a state of being sealed with resin or ceramics and mounted on a printed board. It However, due to the demand for miniaturization of electronic devices, the semiconductor integrated circuit device is directly mounted on a circuit board in a state where the semiconductor integrated circuit device is cut out from the semiconductor wafer (hereinafter, the semiconductor integrated circuit device in this state is referred to as a bare chip or simply a chip). It is desired to supply bare chips with developed methods and guaranteed quality at low prices.
【０００４】ベアチップに対して品質保証を行なうため
には、半導体集積回路装置をウェハ状態でバーンインス
クリーニングする必要がある。In order to guarantee the quality of the bare chip, it is necessary to perform a burn-in screening on the semiconductor integrated circuit device in a wafer state.
【０００５】従来、半導体ウェハ上に形成された集積回
路をウェハ状態で検査するためには、マニュアルプロー
バー、セミオートプローバー、フルオートプローバー等
のプローバーが用いられてきた。Conventionally, probers such as a manual prober, a semi-auto prober, and a full auto prober have been used for inspecting an integrated circuit formed on a semiconductor wafer in a wafer state.
【０００６】図１７は、従来のプローバーを用いた半導
体ウェハの検査方法の概略を示したものである。図１７
に示すように、プローバー内部のウェハステージ２０１
に半導体ウェハ２０２を固定すると共に、例えばタング
ステンよりなるプローブ針２０３を有するプローブカー
ド２０４を半導体ウェハ２０２上に配置し、半導体ウェ
ハ２０２上の集積回路端子にプローブ針２０３を接触さ
せ、テスターなどから電源電圧又は信号を入力して、集
積回路からの出力信号を１チップづつ検出している。同
じ種類の集積回路を短時間で検査する場合には、アライ
メント機能を持ち１チップづつ順に自動的に測定を行な
うフルオートプローバーが用いられている。尚、図１７
において、２０５は配線、２０６は外部電極端子であ
る。FIG. 17 shows an outline of a conventional semiconductor wafer inspection method using a prober. FIG. 17
As shown in FIG.
While fixing the semiconductor wafer 202 to the semiconductor wafer 202, a probe card 204 having a probe needle 203 made of, for example, tungsten is arranged on the semiconductor wafer 202, and the probe needle 203 is brought into contact with an integrated circuit terminal on the semiconductor wafer 202. By inputting a voltage or a signal, the output signal from the integrated circuit is detected chip by chip. When inspecting integrated circuits of the same type in a short time, a full auto prober having an alignment function and automatically measuring one chip at a time is used. Note that FIG.
In the figure, 205 is a wiring and 206 is an external electrode terminal.
【０００７】以下、フルオートプローバーを用いた半導
体ウェハに対する従来の検査方法について図１７及び図
１８を参照しながら説明する。A conventional inspection method for a semiconductor wafer using a full auto prober will be described below with reference to FIGS. 17 and 18.
【０００８】まず、ステップＳＢ１において、半導体ウ
ェハ２０２をウェハキャリアからウェハステージ２０１
上に自動搬送する。次に、ステップＳＢ２において、半
導体ウェハ２０２上の集積回路端子とプローブ針２０３
を接触させるためにＣＣＤカメラ等を用いて半導体ウェ
ハ２０２の位置合わせを行なった後、ステップＳＢ３に
おいて、ウェハステージ２０１を移動して半導体ウェハ
２０２をプローブカード２０４の下に配置する。First, in step SB1, the semiconductor wafer 202 is moved from the wafer carrier to the wafer stage 201.
Automatically transfer to the top. Next, in step SB2, the integrated circuit terminal on the semiconductor wafer 202 and the probe needle 203
After the semiconductor wafer 202 is aligned by using a CCD camera or the like to bring the semiconductor wafer 202 into contact with each other, in step SB3, the wafer stage 201 is moved to place the semiconductor wafer 202 under the probe card 204.
【０００９】次に、ステップＳＢ４において、半導体ウ
ェハ２０２上の集積回路端子にプローブ針２０３を接触
させて、集積回路に電源電圧又は信号を入力すると共に
集積回路からの出力信号を測定することにより、集積回
路の検査を行なう。一の集積回路の検査が完了すると、
ウェハステージ２０１を移動し、次の集積回路端子にプ
ローブ針２０３を接触させて次の集積回路の測定を行な
う。Next, in step SB4, the probe needle 203 is brought into contact with the integrated circuit terminal on the semiconductor wafer 202, the power supply voltage or signal is input to the integrated circuit, and the output signal from the integrated circuit is measured. Inspect integrated circuits. When the inspection of one integrated circuit is completed,
The wafer stage 201 is moved, and the probe needle 203 is brought into contact with the next integrated circuit terminal to measure the next integrated circuit.
【００１０】フルオートプローバーを用いた半導体ウェ
ハに対する従来の検査方法においては、前記のようにし
て半導体ウェハ２０２上の集積回路を順次測定してい
く。In the conventional inspection method for a semiconductor wafer using a full auto prober, the integrated circuits on the semiconductor wafer 202 are sequentially measured as described above.
【００１１】すべての集積回路に対する検査が完了する
と、ステップＳＢ５において、半導体ウェハ２０２をウ
ェハステージ２０１からウェハキャリアに移す。半導体
ウェハ２０２が複数ある場合には前記の工程が繰り返し
行われ、全ての半導体ウェハ２０２に対する測定が完了
すると、フルオートプローバーの動作は終了する。When the inspection of all integrated circuits is completed, the semiconductor wafer 202 is transferred from the wafer stage 201 to the wafer carrier in step SB5. When there are a plurality of semiconductor wafers 202, the above steps are repeated, and when the measurement for all the semiconductor wafers 202 is completed, the operation of the full auto prober ends.
【００１２】１チップ当りの試験時間を短縮する方法と
しては、ＤＲＡＭ等のメモリーのバーンインスクリーニ
ング（高速動作）をプローバーを用いて行なうために、
自己試験回路（ＢＩＳＴ回路）を設けることもある。As a method of shortening the test time per chip, a burn-in screening (high-speed operation) of a memory such as DRAM is performed by using a prober.
A self test circuit (BIST circuit) may be provided.
【００１３】[0013]
【発明が解決しようとする課題】ところが、前記のプロ
ーバーを用いた半導体ウェハの検査方法において、バー
ンインスクリーニング処理をウェハ状態で行なう際、ス
テップＳＢ１，３，５における半導体ウェハ２０２の移
動及びステップＳＢ２における半導体ウェハ２０２の位
置合わせに必要な時間は合計で１分以内であるが、ステ
ップＳＢ４におけるバーンインスクリーニングについて
は、通常、数時間から数十時間を要する。プローバーを
用いた従来の半導体ウェハの検査方法によると、半導体
ウェハを１枚ずつしか検査できない。従って、大量の半
導体ウェハを検査するのに非常に多くの時間が必要にな
る。これはＬＳＩチップの大幅なコストの増加につなが
る。However, in the semiconductor wafer inspection method using the prober described above, when the burn-in screening process is performed in the wafer state, the semiconductor wafer 202 is moved in steps SB1, 3, 5 and the step SB2 is performed. The time required for the alignment of the semiconductor wafer 202 is 1 minute or less in total, but the burn-in screening in step SB4 usually requires several hours to several tens of hours. According to the conventional semiconductor wafer inspection method using a prober, only one semiconductor wafer can be inspected at a time. Therefore, it takes a lot of time to inspect a large number of semiconductor wafers. This leads to a large increase in the cost of the LSI chip.
【００１４】また、検査中はプローバーを占有するの
で、オートプローバーによる検査においては、アライメ
ント機能を他の種類の半導体ウェハに対する検査又は他
の用途に使用することができない。Further, since the prober is occupied during the inspection, the alignment function cannot be used for the inspection for other kinds of semiconductor wafers or for other purposes in the inspection by the auto-prober.
【００１５】ＤＲＡＭ等に対して行なわれる１チップ当
りの試験時間を短縮するためにＢＩＳＴ回路を設けるこ
とは、チップ面積の増大につながるので、１ウェハ当り
のチップ数の減少を招き、チップコストが上昇するとい
う問題を有している。Providing the BIST circuit for shortening the test time per chip performed on the DRAM or the like leads to an increase in the chip area, so that the number of chips per wafer is reduced and the chip cost is reduced. It has the problem of rising.
【００１６】前記に鑑み、本発明は、半導体ウェハの径
が大きくなっても、プローブシートのすべてのプローブ
端子を半導体ウェハのすべての検査用端子に確実に接触
させると共に、多数の半導体ウェハに対して同時にバー
ンインスクリーニングを行なえるようにすることを目的
とする。In view of the above, the present invention ensures that all the probe terminals of the probe sheet are brought into contact with all the inspection terminals of the semiconductor wafer even when the diameter of the semiconductor wafer is large, and that the number of semiconductor wafers is large. The aim is to enable burn-in screening at the same time.
【００１７】[0017]
【課題を解決するための手段】請求項１の発明は、半導
体ウェハ収納器を、半導体チップを検査するための複数
の集積回路端子を有する半導体ウェハを保持する保持板
と、前記保持板と対向するように設けられ、対応する前
記複数の集積回路端子と電気的に接続される複数のプロ
ーブ端子を有するプローブシートと、前記プローブシー
トに対して前記保持板と反対側に設けられ、前記複数の
プローブ端子と電気的に接続された配線を有する絶縁性
基板と、前記配線と電気的に接続されており検査用の電
源電圧又は信号が入力される外部電極と、前記プローブ
シートと前記絶縁性基板との間に設けられた弾性体と、
前記保持板と前記プローブシートとが互いに接近して前
記保持板に保持された半導体ウェハの各集積回路端子と
前記プローブシートの各プローブ端子とが電気的に接続
されるように、前記保持板及び前記絶縁性基板のうちの
少なくとも一方を押圧する押圧手段とを備えている構成
とするものである。According to a first aspect of the present invention, there is provided a semiconductor wafer container, a holding plate for holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and a holding plate opposed to the holding plate. And a probe sheet having a plurality of probe terminals electrically connected to the corresponding plurality of integrated circuit terminals, and provided on the opposite side of the holding plate with respect to the probe sheet, An insulating substrate having wiring electrically connected to a probe terminal, an external electrode electrically connected to the wiring and to which a power supply voltage or a signal for inspection is input, the probe sheet and the insulating substrate. An elastic body provided between and,
The holding plate and the probe sheet are so close to each other that each integrated circuit terminal of the semiconductor wafer held by the holding plate and each probe terminal of the probe sheet are electrically connected, the holding plate and A pressing means for pressing at least one of the insulating substrates is provided.
【００１８】請求項２の発明は、請求項１の構成に、前
記押圧手段は、前記保持板及び前記絶縁性基板のうちの
少なくとも一方をガス又は液体からなる高圧の流体によ
り押圧する手段であるという構成を付加するものであ
る。According to a second aspect of the invention, in the structure of the first aspect, the pressing means is a means for pressing at least one of the holding plate and the insulating substrate with a high-pressure fluid composed of gas or liquid. Is added.
【００１９】請求項３の発明が講じた解決手段は、半導
体ウェハ収納器を、半導体チップを検査するための複数
の集積回路端子を有する半導体ウェハを保持する保持板
と、前記保持板と対向するように設けられ、対応する前
記複数の集積回路端子と電気的に接続される複数のプロ
ーブ端子を有するプローブシートと、前記プローブシー
トに対して前記保持板と反対側に設けられ、前記複数の
プローブ端子と電気的に接続された配線を有する絶縁性
基板と、前記保持板と前記絶縁性基板との間に設けら
れ、前記保持板と前記絶縁性基板との間に密封空間を形
成する弾性を有するシール材と、前記保持板と前記プロ
ーブシートとが互いに接近して前記保持板に保持された
半導体ウェハの各集積回路端子と前記プローブシートの
各プローブ端子とが電気的に接続されるように前記密封
空間を減圧する減圧手段と、前記配線と電気的に接続さ
れており検査用の電源電圧又は信号が入力される外部電
極とを備えている構成とするものである。According to a third aspect of the present invention, a semiconductor wafer container is provided with a holding plate that holds a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and the holding plate faces the holding plate. And a probe sheet having a plurality of probe terminals electrically connected to the corresponding plurality of integrated circuit terminals, and the plurality of probes provided on the side opposite to the holding plate with respect to the probe sheet. An insulating substrate having wiring electrically connected to the terminals, and an elasticity that is provided between the holding plate and the insulating substrate and forms a sealed space between the holding plate and the insulating substrate. A sealing material having, the holding plate and the probe sheet are close to each other, each integrated circuit terminal of the semiconductor wafer held by the holding plate and each probe terminal of the probe sheet A configuration that includes a decompression unit that decompresses the sealed space so as to be electrically connected, and an external electrode that is electrically connected to the wiring and to which a power supply voltage or a signal for inspection is input. Is.
【００２０】請求項４の発明が講じた解決手段は、半導
体ウェハ収納器を、半導体チップを検査するための複数
の集積回路端子を有する半導体ウェハを保持する保持板
と、前記保持板と対向するように設けられ、対応する前
記複数の集積回路端子と電気的に接続される複数のプロ
ーブ端子を有するプローブシートと、前記プローブシー
トに対して前記保持板と反対側に設けられ、前記複数の
プローブ端子と電気的に接続された配線を有する絶縁性
基板と、前記配線と電気的に接続されており検査用の電
源電圧又は信号が入力される外部電極と、前記保持板に
保持された半導体ウェハの温度を検出する温度検出手段
とを備えている構成とするものである。According to a fourth aspect of the present invention, a semiconductor wafer container is provided with a holding plate that holds a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and the holding plate faces the holding plate. And a probe sheet having a plurality of probe terminals electrically connected to the corresponding plurality of integrated circuit terminals, and the plurality of probes provided on the side opposite to the holding plate with respect to the probe sheet. An insulating substrate having a wiring electrically connected to a terminal, an external electrode electrically connected to the wiring and receiving a power supply voltage or a signal for inspection, and a semiconductor wafer held by the holding plate. And a temperature detecting means for detecting the temperature of.
【００２１】請求項５の発明が講じた解決手段は、半導
体ウェハ収納器を、半導体チップを検査するための複数
の集積回路端子を有する半導体ウェハを保持する保持板
と、前記保持板と対向するように設けられ、対応する前
記複数の集積回路端子と電気的に接続される複数のプロ
ーブ端子を有するプローブシートと、前記プローブシー
トに対して前記保持板と反対側に設けられ、前記複数の
プローブ端子と電気的に接続された第１の配線を有する
絶縁性基板と、前記絶縁性基板に対して前記保持板と反
対側に設けられ、前記第１の配線と電気的に接続された
第２の配線を有する押圧板と、前記保持板と前記押圧板
との間に設けられ、前記保持板と前記押圧板との間に密
封空間を形成する弾性を有するシール材と、前記保持板
と前記プローブシートとが互いに接近して前記保持板に
保持された半導体ウェハの各集積回路端子と前記プロー
ブシートの各プローブ端子とが電気的に接続されるよう
に前記密封空間を減圧する減圧手段と、前記第２の配線
と電気的に接続されており検査用の電源電圧又は信号が
入力される外部電極とを備えている構成とするものであ
る。According to a fifth aspect of the present invention, a semiconductor wafer container is provided with a holding plate for holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and the holding plate is opposed to the holding plate. And a probe sheet having a plurality of probe terminals electrically connected to the corresponding plurality of integrated circuit terminals, and the plurality of probes provided on the side opposite to the holding plate with respect to the probe sheet. An insulating substrate having a first wiring electrically connected to the terminal, and a second insulating substrate provided on the opposite side of the insulating substrate from the holding plate and electrically connected to the first wiring. A pressing plate having wiring, a sealing material provided between the holding plate and the pressing plate and having elasticity to form a sealed space between the holding plate and the pressing plate, the holding plate and the Probe And a pressure reducing means for reducing the pressure in the sealed space so that the integrated circuit terminals of the semiconductor wafer held by the holding plate and the probe terminals of the probe sheet are electrically connected to each other, and It is configured to include an external electrode electrically connected to the second wiring and to which a power supply voltage for inspection or a signal is input.
【００２２】請求項６の発明が講じた解決手段は、半導
体ウェハ収納器は、半導体チップを検査するための複数
の集積回路端子を有する半導体ウェハを保持する保持板
と、前記保持板と対向するように設けられ、対応する前
記複数の集積回路端子と電気的に接続される複数のプロ
ーブ端子を有するプローブシートと、前記プローブシー
トに対して前記保持板と反対側に設けられ、前記複数の
プローブ端子と電気的に接続された配線を有する絶縁性
基板と、前記絶縁性基板に対して前記保持板と反対側に
設けられた剛性板と、前記絶縁性基板と前記剛性板との
間に設けられた、弾性体からなる押圧袋と、前記保持板
と前記剛性板とを両者の間に前記押圧袋が介在した状態
で固定する固定手段と、前記保持板、プローブシート、
絶縁性基板、剛性板、押圧袋及び前記固定手段を収納す
るケーシングと、前記保持板と前記プローブシートとが
互いに接近して前記保持板に保持された半導体ウェハの
各集積回路端子と前記プローブシートの各プローブ端子
とが電気的に接続されるように、前記ケーシング内を減
圧して前記押圧袋を膨張させる減圧手段と、前記配線と
電気的に接続されており検査用の電源電圧又は信号が入
力される外部電極とを備えている構成とするものであ
る。According to a sixth aspect of the present invention, in a semiconductor wafer container, a semiconductor wafer container has a holding plate for holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and the holding plate faces the holding plate. And a probe sheet having a plurality of probe terminals electrically connected to the corresponding plurality of integrated circuit terminals, and the plurality of probes provided on the side opposite to the holding plate with respect to the probe sheet. An insulating substrate having wiring electrically connected to the terminals, a rigid plate provided on the opposite side of the insulating substrate from the holding plate, and provided between the insulating substrate and the rigid plate A pressing bag made of an elastic body, a fixing means for fixing the holding plate and the rigid plate with the pressing bag interposed therebetween, the holding plate, a probe sheet,
A casing for accommodating an insulating substrate, a rigid plate, a pressing bag and the fixing means, each integrated circuit terminal of a semiconductor wafer held on the holding plate by bringing the holding plate and the probe sheet close to each other, and the probe sheet. So that each probe terminal is electrically connected, a decompression means for decompressing the inside of the casing to inflate the pressing bag, and a power supply voltage or signal for inspection that is electrically connected to the wiring. An external electrode for input is provided.
【００２３】請求項７の発明は、請求項６の構成に、前
記押圧袋の内部を前記ケーシングの外部に連通させる連
通手段をさらに備えているという構成を付加するもので
ある。The invention of claim 7 is the addition of the structure of claim 6, further comprising a communication means for communicating the inside of the pressing bag with the outside of the casing.
【００２４】請求項８の発明は、請求項１〜７の構成
に、前記保持板に保持された半導体ウェハの温度を制御
する温度制御手段をさらに備えているという構成を付加
するものである。According to an eighth aspect of the present invention, in addition to the constitutions of the first to seventh aspects, a constitution is further provided in which temperature control means for controlling the temperature of the semiconductor wafer held by the holding plate is further provided.
【００２５】請求項９の発明は、請求項１〜８の構成
に、前記保持板は、半導体ウェハを吸引して保持板本体
に固定する手段を有しているという構成を付加するもの
である。According to a ninth aspect of the present invention, in addition to the constitutions of the first to eighth aspects, the holding plate has means for sucking a semiconductor wafer and fixing it to the holding plate body. .
【００２６】請求項１０の発明が講じた解決手段は、半
導体ウェハの複数の検査用集積回路端子と複数のプロー
ブ端子とを接続させる接続装置を対象とし、ケーシング
と、前記ケーシング内に移動可能に設けられ、前記ケー
シング内を第１の領域と第２の領域とに区画する仕切板
と、前記第１の領域に設けられ、前記半導体ウェハを保
持する保持板と、前記第１の領域に前記保持板と対向す
るように設けられ、前記複数のプローブ端子を有する絶
縁性基板と、前記仕切板が前記第１の領域の方へ移動し
て、前記絶縁性基板の各プローブ端子と前記保持板に保
持された半導体ウェハの各検査用集積回路端子とが電気
的に接続されるように、前記第２の領域の圧力を前記第
１の領域の圧力よりも高くさせる圧力制御手段とを備え
ている構成とするものである。According to a tenth aspect of the present invention, a solution means is directed to a connecting device for connecting a plurality of inspection integrated circuit terminals of a semiconductor wafer to a plurality of probe terminals, and a casing and a movable device in the casing. A partition plate that is provided to partition the inside of the casing into a first region and a second region, a holding plate that is provided in the first region and holds the semiconductor wafer, and a holding plate that is provided in the first region. An insulating substrate provided so as to face the holding plate and having the plurality of probe terminals, and the partition plate moving toward the first region, and each probe terminal of the insulating substrate and the holding plate. Pressure control means for making the pressure in the second region higher than the pressure in the first region so as to be electrically connected to each inspection integrated circuit terminal of the semiconductor wafer held on the substrate. Be configured Than it is.
【００２７】請求項１１の発明が講じた解決手段は、半
導体ウェハの複数の検査用集積回路端子とプローブシー
トの複数のプローブ端子とを接続させる接続方法を対象
とし、前記半導体ウェハを、周縁部に弾性シール材を有
する保持板の中央部に保持させる第１の工程と、前記プ
ローブシートを前記半導体ウェハの上に、前記各プロー
ブ端子と前記各検査用集積回路端子とが対向するように
配置する第２の工程と、前記保持板の弾性シール材の上
に押圧板を配置して、前記保持板、弾性シール材及び押
圧板により密封空間を形成する第３の工程と、前記保持
板と前記押圧板とが互いに接近して前記各プローブ端子
と前記各検査用集積回路端子とが電気的に接続されるよ
うに前記密封空間を減圧する第４の工程とを備えている
構成とするものである。The solution means taken by the invention of claim 11 is directed to a connecting method for connecting a plurality of integrated circuit terminals for inspection of a semiconductor wafer and a plurality of probe terminals of a probe sheet, wherein the semiconductor wafer has a peripheral portion. A first step of holding the elastic sealing material at the center of a holding plate, and arranging the probe sheet on the semiconductor wafer so that the probe terminals and the inspection integrated circuit terminals face each other. And a third step of disposing a pressing plate on the elastic sealing material of the holding plate to form a sealed space by the holding plate, the elastic sealing material and the pressing plate, and the holding plate. A fourth step of decompressing the sealed space so that the pressing plates approach each other and the probe terminals and the inspection integrated circuit terminals are electrically connected to each other. so That.
【００２８】請求項１２の発明は、請求項１１の構成
に、前記第２の工程と前記第３の工程との間に、前記各
検査用集積回路端子と前記各プローブ端子とが接触する
ように、前記保持板及び押圧板のうちの少なくとも一方
を予め押圧する工程をさらに備えているという構成を付
加するものである。According to a twelfth aspect of the present invention, in the structure of the eleventh aspect, the inspection integrated circuit terminals and the probe terminals contact each other between the second step and the third step. In addition, a configuration in which a step of previously pressing at least one of the holding plate and the pressing plate is further provided is added.
【００２９】請求項１３の発明が講じた解決手段は、半
導体集積回路の検査方法を、半導体チップを検査するた
めの複数の集積回路端子を有する半導体ウェハを保持板
に保持させる第１の工程と、複数のプローブ端子を有す
るプローブシートを前記半導体ウェハの上に、前記各プ
ローブ端子と前記各集積回路端子とが電気的に接続され
るように配置する第２の工程と、前記各プローブ端子及
び検査用の電源電圧又は信号が入力される外部電極とそ
れぞれ電気的に接続される配線を有する絶縁性基板を、
前記各プローブ端子と前記外部電極とが前記配線を介し
て電気的に接続されるように配置する第３の工程と、前
記外部電極に電源電圧又は信号を入力することにより、
前記電源電圧又は信号を前記配線及び複数のプローブ端
子を介して前記集積回路端子に入力する第４の工程とを
備えている構成とするものである。According to a thirteenth aspect of the present invention, there is provided a solving method, which is a method for inspecting a semiconductor integrated circuit, comprising a first step of holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip on a holding plate. A second step of arranging a probe sheet having a plurality of probe terminals on the semiconductor wafer so that the probe terminals and the integrated circuit terminals are electrically connected to each other; An insulating substrate having wiring electrically connected to external electrodes to which a power supply voltage or signal for inspection is input,
By a third step of arranging the probe terminals and the external electrodes so as to be electrically connected via the wiring, and by inputting a power supply voltage or a signal to the external electrodes,
A fourth step of inputting the power supply voltage or signal to the integrated circuit terminal via the wiring and a plurality of probe terminals.
【００３０】請求項１４の発明は、請求項１３の構成
に、前記第１の工程は、前記保持板に保持された半導体
ウェハを所定の温度に加熱する工程を有しているという
構成を付加するものである。According to a fourteenth aspect of the present invention, in addition to the configuration of the thirteenth aspect, the first step includes a step of heating the semiconductor wafer held by the holding plate to a predetermined temperature. To do.
【００３１】請求項１５の発明は、請求項１３の構成
に、前記第４の工程は、前記保持板に保持された半導体
ウェハを所定の温度に加熱する工程を有しているという
構成を付加するものである。The invention of claim 15 is the addition of the structure of claim 13, wherein the fourth step includes the step of heating the semiconductor wafer held by the holding plate to a predetermined temperature. To do.
【００３２】[0032]
【作用】請求項１の構成により、押圧手段によって保持
板及び絶縁性基板のうちの少なくとも一方を押圧する
と、保持板とプローブシートとが互いに接近して保持板
に保持された半導体ウェハの各集積回路端子とプローブ
シートの各プローブ端子とが電気的に接続する。この場
合、プローブシートは弾性体を介して押圧されるため、
弾性体がプローブシートのプローブ端子の高さのバラツ
キを吸収すると共に、各プローブ端子には均等に押圧力
が作用する。According to the structure of claim 1, when at least one of the holding plate and the insulating substrate is pressed by the pressing means, the holding plate and the probe sheet come close to each other and each of the semiconductor wafers held by the holding plate is integrated. The circuit terminal and each probe terminal of the probe sheet are electrically connected. In this case, the probe sheet is pressed through the elastic body,
The elastic body absorbs the variation in height of the probe terminals of the probe sheet, and the pressing force acts uniformly on each probe terminal.
【００３３】プローブシートと絶縁性基板との間に弾性
体が設けられているため、半導体ウェハ上に絶縁性基板
を配置したり又は半導体ウェハ収納器を移動したりする
際、弾性体が緩衝材の働きをする。Since the elastic body is provided between the probe sheet and the insulating substrate, when the insulating substrate is placed on the semiconductor wafer or the semiconductor wafer container is moved, the elastic body is a cushioning material. To work.
【００３４】外部電極に検査用の電源電圧又は信号を入
力すると、入力された電源電圧又は信号は、絶縁性基板
の配線を介してプローブ端子に伝えられた後、半導体ウ
ェハの集積回路端子に入力される。When a power supply voltage or signal for inspection is input to the external electrode, the input power supply voltage or signal is transmitted to the probe terminal through the wiring of the insulating substrate and then input to the integrated circuit terminal of the semiconductor wafer. To be done.
【００３５】請求項２の構成により、保持板及び絶縁性
基板のうちの少なくとも一方をガス又は液体からなる高
圧の流体により押圧すると、ガス又は液体からなる高圧
の流体を供給すると、半導体ウェハとプローブシートと
は互いに接近する。According to the second aspect of the present invention, when at least one of the holding plate and the insulating substrate is pressed by the high-pressure fluid composed of gas or liquid, the semiconductor wafer and the probe are supplied when the high-pressure fluid composed of gas or liquid is supplied. The sheets approach each other.
【００３６】請求項３の構成により、減圧手段によって
保持板と絶縁性基板との間に形成された密封空間を減圧
すると、保持板とプローブシートとが互いに接近して保
持板に保持された半導体ウェハの各集積回路端子とプロ
ーブシートの各プローブ端子とが電気的に接続する。According to the structure of claim 3, when the decompressing means decompresses the sealed space formed between the holding plate and the insulating substrate, the holding plate and the probe sheet come close to each other and the semiconductor is held by the holding plate. Each integrated circuit terminal on the wafer and each probe terminal on the probe sheet are electrically connected.
【００３７】外部電極に検査用の電源電圧又は信号を入
力すると、入力された電源電圧又は信号は、絶縁性基板
の配線を介してプローブ端子に伝えられた後、半導体ウ
ェハの集積回路端子に入力される。When a power supply voltage or signal for inspection is input to the external electrode, the input power supply voltage or signal is transmitted to the probe terminal through the wiring of the insulating substrate and then input to the integrated circuit terminal of the semiconductor wafer. To be done.
【００３８】請求項４の構成により、保持板に保持され
た半導体ウェハの温度を検出する温度検出手段を備えて
いるので、多数の半導体ウェハに対して同時に検査を行
なう際に各半導体ウェハの温度を検出できるので、半導
体ウェハに対する温度制御が確実になる。According to the fourth aspect of the present invention, since the temperature detecting means for detecting the temperature of the semiconductor wafer held by the holding plate is provided, the temperature of each semiconductor wafer can be detected when a large number of semiconductor wafers are simultaneously inspected. Can be detected, so that the temperature control for the semiconductor wafer is ensured.
【００３９】請求項５の構成により、保持板と押圧板と
の間に形成される密封空間を減圧すると、保持板と押圧
板とが接近し、半導体ウェハとプローブシートとが互い
に接近するので、半導体ウェハの各集積回路端子とプロ
ーブシートの各プローブ端子とは電気的に確実に接続す
る。According to the structure of claim 5, when the sealed space formed between the holding plate and the pressing plate is decompressed, the holding plate and the pressing plate approach each other, and the semiconductor wafer and the probe sheet approach each other. The integrated circuit terminals of the semiconductor wafer and the probe terminals of the probe sheet are electrically and reliably connected.
【００４０】請求項６の構成により、ケーシング内を減
圧すると、保持板と剛性板との間に設けられた弾性体か
らなる押圧袋が膨張し、押圧袋が膨張しようとする力は
絶縁性基板を介してプローブシートに伝わり、プローブ
シートと半導体ウェハとは互いに接近するので、プロー
ブシートの各プローブ端子と半導体ウェハの各集積回路
端子とは電気的に確実に接続する。According to the structure of claim 6, when the pressure inside the casing is reduced, the pressing bag made of an elastic material provided between the holding plate and the rigid plate expands, and the force of the expanding pressure bag is the insulating substrate. Since the probe sheet and the semiconductor wafer come close to each other via the probe sheet, the probe terminals of the probe sheet and the integrated circuit terminals of the semiconductor wafer are electrically and reliably connected.
【００４１】請求項７の構成により、押圧袋の内部をケ
ーシングの内部に連通させる連通手段を備えているた
め、ケーシング内に空気が入ってケーシング内の圧力が
高くなっても、押圧袋内の圧力を高めることにより、押
圧袋が絶縁性基板を介してプローブシートを押圧する力
を一定に保つことができるので、プローブシートの各プ
ローブ端子と半導体ウェハの各集積回路端子との電気的
な接続を保持できる。According to the structure of claim 7, since the communication means for communicating the inside of the pressing bag with the inside of the casing is provided, even if air enters the casing and the pressure in the casing increases, the pressure inside the pressing bag is increased. By increasing the pressure, the pressing bag can keep constant the force of pressing the probe sheet through the insulating substrate, so that each probe terminal of the probe sheet and each integrated circuit terminal of the semiconductor wafer are electrically connected. Can hold.
【００４２】請求項８の構成により、半導体ウェハ収納
器が、保持板に保持された半導体ウェハの温度を制御す
る温度制御手段を備えているため、多数の半導体ウェハ
に対して同時に検査を行なう場合に各半導体ウェハの温
度を確実に制御できる。According to the eighth aspect of the invention, since the semiconductor wafer container is provided with the temperature control means for controlling the temperature of the semiconductor wafers held by the holding plate, when a large number of semiconductor wafers are inspected at the same time. Moreover, the temperature of each semiconductor wafer can be reliably controlled.
【００４３】請求項９の構成により、保持板は半導体ウ
ェハを吸引して固定する手段を有しているため、半導体
ウェハを保持板に確実に固定することができる。According to the structure of the ninth aspect, the holding plate has means for sucking and fixing the semiconductor wafer, so that the semiconductor wafer can be reliably fixed to the holding plate.
【００４４】請求項１０の構成により、第２の領域の圧
力を第１の領域の圧力よりも高くすると、仕切板は、第
１の領域側に移動して、絶縁性基板の各プローブ端子と
保持板に保持された半導体ウェハの各検査用集積回路端
子とを電気的に接続させるので、半導体ウェハ収納器が
プローブシートと半導体ウェハとを接近させる押圧手段
を備えていなくても、プローブシートのプローブ端子と
半導体ウェハの集積回路端子とを電気的に接続させるこ
とができる。According to the structure of claim 10, when the pressure in the second region is made higher than the pressure in the first region, the partition plate moves to the first region side and the probe terminals of the insulating substrate are connected. Since the inspection wafer integrated circuit terminals of the semiconductor wafer held by the holding plate are electrically connected, even if the semiconductor wafer container does not include a pressing means for bringing the probe sheet and the semiconductor wafer close to each other, The probe terminal and the integrated circuit terminal of the semiconductor wafer can be electrically connected.
【００４５】請求項１１の構成により、密封空間を減圧
すると、保持板と押圧板とが互いに接近してプローブシ
ートの各プローブ端子と保持板に保持された半導体ウェ
ハの各検査用集積回路端子とが電気的に接続する。According to the eleventh aspect, when the pressure in the sealed space is reduced, the holding plate and the pressing plate come close to each other, and the probe terminals of the probe sheet and the integrated circuit terminals for inspection of the semiconductor wafer held by the holding plate are connected to each other. Connect electrically.
【００４６】請求項１２の構成により、第２の工程と第
３の工程との間に、各検査用集積回路端子と各プローブ
端子とが接触するように、保持板及び押圧板のうちの少
なくとも一方を予め押圧する工程を備えているため、各
検査用集積回路端子と各プローブ端子とが接触した状態
で密封空間を減圧することができる。According to the twelfth aspect of the present invention, at least the holding plate and the pressing plate are arranged so that the inspection integrated circuit terminals and the probe terminals come into contact with each other between the second step and the third step. Since the step of pressing one side in advance is provided, it is possible to reduce the pressure in the sealed space in a state in which each integrated circuit terminal for inspection and each probe terminal are in contact with each other.
【００４７】請求項１３の構成により、外部電極に電源
電圧又は信号を入力すると、電源電圧又は信号は、絶縁
性基板の配線及びプローブシートのプローブ端子を介し
て半導体ウェハの集積回路端子に入力される。このた
め、半導体ウェハとプローブシートとのアライメント工
程と、半導体ウェハの集積回路への電源電圧又は信号の
入力工程とをそれぞれ切り離すことができる。According to the thirteenth aspect, when the power supply voltage or the signal is input to the external electrode, the power supply voltage or the signal is input to the integrated circuit terminal of the semiconductor wafer through the wiring of the insulating substrate and the probe terminal of the probe sheet. It Therefore, the step of aligning the semiconductor wafer and the probe sheet and the step of inputting the power supply voltage or the signal to the integrated circuit of the semiconductor wafer can be separated from each other.
【００４８】請求項１４の構成により、第１の工程が保
持板に保持された半導体ウェハを所定の温度に加熱する
工程を有しているため、半導体ウェハに対してバーンイ
ンスクリーニングを行なうことができる。According to the structure of claim 14, since the first step has a step of heating the semiconductor wafer held by the holding plate to a predetermined temperature, burn-in screening can be performed on the semiconductor wafer. .
【００４９】請求項１５の構成により、第４の工程が保
持板に保持された半導体ウェハを所定の温度に加熱する
工程を有しているため、半導体ウェハに対してバーンイ
ンスクリーニングを行なうことができる。According to the fifteenth aspect, since the fourth step includes the step of heating the semiconductor wafer held by the holding plate to a predetermined temperature, burn-in screening can be performed on the semiconductor wafer. .
【００５０】[0050]
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００５１】図１（ａ）は本発明の第１実施例に係る半
導体ウェハ収納器の平面図であり、図１（ｂ）は図１
（ａ）におけるＩ−Ｉ線の断面図である。図１（ａ），
（ｂ）において、７は半導体ウェハ８を保持するセラミ
ックからなる保持板、２０は保持板７に形成され、外部
から半導体ウェハ８を吸引して保持板７に密着させるた
めの吸引孔、９はポリイミドからなるプローブシート、
１０はプローブシート９を固定するセラミックリング、
１１は厚さ０．５ｍｍ程度の異方性導電ゴムであって、
該異方性導電ゴム１１は主面と垂直な方向にのみ導通す
る。また、図１（ａ），（ｂ）において、１２はセラミ
ックからなる配線基板、１３はセラミックリング９と配
線基板１２とを固定する固定ねじ、１４はプローブシー
ト９上に形成されたプローブ端子としてのバンプであ
る。FIG. 1 (a) is a plan view of a semiconductor wafer container according to the first embodiment of the present invention, and FIG. 1 (b) is shown in FIG.
It is sectional drawing of the II line in (a). Figure 1 (a),
In (b), 7 is a holding plate made of ceramic for holding the semiconductor wafer 8, 20 is a holding hole formed in the holding plate 7, and a suction hole for sucking the semiconductor wafer 8 from the outside to bring it into close contact with the holding plate 7, 9 A probe sheet made of polyimide,
10 is a ceramic ring for fixing the probe sheet 9,
11 is an anisotropic conductive rubber having a thickness of about 0.5 mm,
The anisotropic conductive rubber 11 conducts only in the direction perpendicular to the main surface. 1A and 1B, 12 is a wiring board made of ceramic, 13 is a fixing screw for fixing the ceramic ring 9 and the wiring board 12, and 14 is a probe terminal formed on the probe sheet 9. It is a bump of.
【００５２】バンプ１４は、Ｎｉからなり、高さ２０μ
ｍ程度の半球状に形成され、Ｎｉの表面は厚さ１μｍの
Ａｕにより覆われており、半導体ウェハ８の検査用の集
積回路端子（図示せず）に接続される。バンプ１４は異
方性導電ゴム１１を介して配線基板１２内に形成された
配線１５に接続されており、配線１５は外部コネクタ１
７に接続されている。１６は配線基板１２と保持板７と
によって半導体ウェハ８及びプローブシート９を挟持す
る固定ねじであり、該固定ねじ１６と異方性導電ゴム１
１とによって、バンプ１４は半導体ウェハ８の集積回路
端子に確実に接触され、バンプ１４と集積回路端子との
接触抵抗を下げることができる。The bumps 14 are made of Ni and have a height of 20 μm.
It is formed in a hemispherical shape of about m, the surface of Ni is covered with Au having a thickness of 1 μm, and is connected to an integrated circuit terminal (not shown) for inspection of the semiconductor wafer 8. The bumps 14 are connected to the wirings 15 formed in the wiring board 12 via the anisotropic conductive rubber 11, and the wirings 15 are connected to the external connector 1
Connected to 7. Reference numeral 16 denotes a fixing screw that holds the semiconductor wafer 8 and the probe sheet 9 between the wiring board 12 and the holding plate 7. The fixing screw 16 and the anisotropic conductive rubber 1
1 makes it possible to surely contact the bump 14 with the integrated circuit terminal of the semiconductor wafer 8 and reduce the contact resistance between the bump 14 and the integrated circuit terminal.
【００５３】第１実施例に係る半導体ウェハ収納器を用
いてバーンインスクリーニングを行なう方法について説
明する。A method of performing burn-in screening using the semiconductor wafer container according to the first embodiment will be described.
【００５４】まず、プローブシート９及び異方性導電ゴ
ム１１を固定ねじ１３により配線基板１２に固定する。
また、保持板７上に半導体ウェハ８を載置すると共に、
吸引孔２０から半導体ウェハ８を吸引する。これによ
り、半導体ウェハ８は保持板７に固定されると共に半導
体ウェハ８の反りがなくなる。First, the probe sheet 9 and the anisotropic conductive rubber 11 are fixed to the wiring board 12 with the fixing screws 13.
Also, while mounting the semiconductor wafer 8 on the holding plate 7,
The semiconductor wafer 8 is sucked through the suction holes 20. As a result, the semiconductor wafer 8 is fixed to the holding plate 7 and the semiconductor wafer 8 is not warped.
【００５５】次に、ＣＣＤカメラにより半導体ウェハ８
及びプローブシート９の画像を取り込み、従来のアライ
メント技術により半導体ウェハ８とプローブシート９と
の位置合わせを行なって、プローブシート９のバンプ１
４と半導体ウェハ８の集積回路端子とを接触させる。そ
の後、固定ねじ１６によって配線基板１２と保持板７と
を互いに接近させることにより、バンプ１４と集積回路
端子とを電気的に確実に接続させる。Next, the semiconductor wafer 8 is taken by the CCD camera.
And the image of the probe sheet 9 are taken in, the semiconductor wafer 8 and the probe sheet 9 are aligned by the conventional alignment technique, and the bumps 1 of the probe sheet 9 are aligned.
4 and the integrated circuit terminals of the semiconductor wafer 8 are brought into contact with each other. After that, the wiring board 12 and the holding plate 7 are brought close to each other by the fixing screws 16, so that the bumps 14 and the integrated circuit terminals are electrically and reliably connected.
【００５６】第１実施例に係る半導体ウェハ収納器によ
ると、異方性導電ゴム１１がバンプ１４の高さのバラツ
キを吸収するので、配線基板１２と保持板７との間に加
えられた押圧力を各バンプ１４と半導体ウェハ８の各集
積回路端子との間に均等に分散させることができる。こ
れにより、バンプ１４と半導体ウェハ８の集積回路端子
との間の均一な接触抵抗を得ることができるため、バン
プ１４と集積回路端子との間の接触不良がなくなると共
に半導体ウェハ８のすべての集積回路に均質な入力波形
を供給できるので、検査精度の向上を図ることができ
る。半導体ウェハ８上に配線基板１２を載置した際に、
両者の平行性の差異により半導体ウェハ８に局部的な圧
力が集中して半導体ウェハ８が破損する事態を異方性導
電ゴム１１が緩衝材となって防止する。According to the semiconductor wafer container according to the first embodiment, since the anisotropic conductive rubber 11 absorbs the variation in the height of the bumps 14, the pressure applied between the wiring board 12 and the holding plate 7 is increased. The pressure can be evenly distributed between each bump 14 and each integrated circuit terminal of the semiconductor wafer 8. This makes it possible to obtain a uniform contact resistance between the bumps 14 and the integrated circuit terminals of the semiconductor wafer 8, so that there is no contact failure between the bumps 14 and the integrated circuit terminals, and all the semiconductor wafers 8 are integrated. Since a uniform input waveform can be supplied to the circuit, the inspection accuracy can be improved. When the wiring board 12 is placed on the semiconductor wafer 8,
The anisotropic conductive rubber 11 serves as a cushioning material to prevent the situation where the semiconductor wafer 8 is damaged due to local pressure concentration on the semiconductor wafer 8 due to the difference in parallelism between the two.
【００５７】図２（ａ）は本発明の第２実施例に係る半
導体ウェハ収納器の平面図であり、図２（ｂ）は図２
（ａ）におけるII−II線の断面図である。尚、以下の各
実施例においては、第１実施例と同様の機能を有する部
材については第１実施例と同一の符号を付すことにより
説明を省略する。FIG. 2 (a) is a plan view of a semiconductor wafer container according to the second embodiment of the present invention, and FIG. 2 (b) is shown in FIG.
It is sectional drawing of the II-II line in (a). In each of the following embodiments, the members having the same functions as those in the first embodiment are designated by the same reference numerals as those in the first embodiment, and the description thereof will be omitted.
【００５８】第２実施例は基本的には第１実施例と同様
の構成を有しているが、第２実施例の特徴は配線基板１
２と保持板７との固定方法である。すなわち、第２実施
例においては、配線基板１２と保持板７とを固定治具１
８により挟持すると共に、固定ねじ２４によって配線基
板１２を保持板７に押圧している。固定ねじ２４は配線
基板１２及び保持板７を貫通することなく配線基板１２
を保持板７に押圧する構造になっている。The second embodiment basically has the same structure as the first embodiment, but the feature of the second embodiment is that the wiring board 1 is used.
2 and the holding plate 7 are fixed. That is, in the second embodiment, the wiring board 12 and the holding plate 7 are fixed to the jig 1.
The wiring board 12 is pressed against the holding plate 7 by the fixing screw 24 while being sandwiched by the holding plate 7. The fixing screw 24 does not penetrate the wiring board 12 and the holding plate 7, and
Is pressed against the holding plate 7.
【００５９】第２実施例によると、配線基板１２を配置
する際に、保持板７と配線基板１２とを位置合わせする
必要がない。配線基板１２と保持板７に載置された半導
体ウェハ８との間に図２（ａ）のＸ、Ｙ方向にバラツキ
が生じた場合でも、半導体ウェハ８の位置に合わせて配
線基板１２を配置して、バンプ１４と半導体ウェハ８の
集積回路端子とを接触させ、しかる後、固定ねじ２４に
よって配線基板１２を半導体ウェハ８に押圧することが
できる。According to the second embodiment, it is not necessary to align the holding plate 7 and the wiring board 12 when disposing the wiring board 12. Even if the wiring board 12 and the semiconductor wafer 8 placed on the holding plate 7 are varied in the X and Y directions of FIG. 2A, the wiring board 12 is arranged according to the position of the semiconductor wafer 8. Then, the bump 14 and the integrated circuit terminal of the semiconductor wafer 8 are brought into contact with each other, and then the wiring board 12 can be pressed against the semiconductor wafer 8 by the fixing screw 24.
【００６０】図３（ａ）は本発明の第３実施例に係る半
導体ウェハ収納器の平面図であり、図３（ｂ）は図３
（ａ）におけるIII −III 線の断面図である。FIG. 3 (a) is a plan view of a semiconductor wafer container according to the third embodiment of the present invention, and FIG. 3 (b) is shown in FIG.
It is sectional drawing of the III-III line in (a).
【００６１】第３実施例も第１実施例と同様の構成を有
しているが、第３実施例の特徴は、セラミックからなる
押圧板２５と保持板７とを固定ねじ１９によって固定
し、両者の間に半導体ウェハ８、プローブシート９、異
方性導電ゴム１１及び配線基板１２を挟み込んでいる点
である。The third embodiment also has the same structure as the first embodiment, but the feature of the third embodiment is that the pressing plate 25 made of ceramic and the holding plate 7 are fixed by the fixing screw 19. The semiconductor wafer 8, the probe sheet 9, the anisotropic conductive rubber 11 and the wiring board 12 are sandwiched between them.
【００６２】第３実施例によると、固定ねじ１９によっ
て保持板７に固定されているのは押圧板２５であるか
ら、配線基板１２を保持板７上に載置された半導体ウェ
ハ８に対して位置合わせを行なうことにより、バンプ１
４と半導体ウェハ８の集積回路端子とを位置合わせでき
る。また、押圧板２５を備えているため、押圧板２５を
高価でも剛性を有する材料により形成し、配線基板１２
をガラス等の安価な材料により形成すると、半導体ウェ
ハ８上に形成される集積回路の種類に合わせて配線基板
１２を交換するだけで何種類もの半導体ウェハ収納器を
構成できるので、半導体ウェハ収納器のコストを低減す
ることができる。According to the third embodiment, since the pressing plate 25 is fixed to the holding plate 7 by the fixing screw 19, the wiring substrate 12 is mounted on the holding plate 7 with respect to the semiconductor wafer 8. By aligning the bump 1
4 and the integrated circuit terminals of the semiconductor wafer 8 can be aligned. Further, since the pressing plate 25 is provided, the pressing plate 25 is made of a material having rigidity even though it is expensive, and the wiring board 12
If the substrate is formed of an inexpensive material such as glass, many kinds of semiconductor wafer storage containers can be configured by simply exchanging the wiring board 12 according to the type of integrated circuit formed on the semiconductor wafer 8. The cost can be reduced.
【００６３】図４（ａ）は本発明の第４実施例に係る半
導体ウェハ収納器の平面図であり、図４（ｂ）は図４
（ａ）におけるIV−IV線の断面図である。FIG. 4 (a) is a plan view of a semiconductor wafer container according to the fourth embodiment of the present invention, and FIG. 4 (b) is shown in FIG.
It is sectional drawing of the IV-IV line in (a).
【００６４】第４実施例においては、第３実施例に加え
て、配線基板１２と押圧板２５との間に、ゴム等の伸縮
性の良い材料により形成され内部に空気などのガスが充
填された押圧袋２２が配置されている。In the fourth embodiment, in addition to the third embodiment, a space between the wiring board 12 and the pressing plate 25 is made of a highly elastic material such as rubber and the inside is filled with gas such as air. A pressing bag 22 is arranged.
【００６５】第４実施例によると、半導体ウェハ収納器
を昇温状態にすると、熱によって押圧袋２２内の空気が
膨張する。押圧板２５と保持板７とは固定ねじ１９によ
って固定されているため、押圧袋２２が膨張しようとす
る力は配線基板１２を半導体ウェハ８の方に押圧する押
圧力となるので、バンプ１４と半導体ウェハ８の集積回
路端子とは電気的に確実に接続する。これによりバンプ
１４と集積回路端子との間の電気的接続の確保及び低接
触抵抗が図られ、接触不良の防止及び入力信号の特性改
善が図られる。According to the fourth embodiment, when the temperature of the semiconductor wafer container is raised, the air in the pressing bag 22 expands due to heat. Since the pressing plate 25 and the holding plate 7 are fixed by the fixing screw 19, the force of the pressing bag 22 to expand is a pressing force for pressing the wiring substrate 12 toward the semiconductor wafer 8, and thus the bump 14 and The integrated circuit terminals of the semiconductor wafer 8 are electrically and reliably connected. As a result, the electrical connection between the bump 14 and the integrated circuit terminal is secured and low contact resistance is achieved, contact failure is prevented, and the characteristics of the input signal are improved.
【００６６】尚、半導体ウェハ収納器の昇温時の熱によ
って押圧袋２２を膨張させる代わりに、押圧袋２２内に
ガスを注入したり又は押圧袋２２からガスを放出したり
して押圧袋２２内のガス圧を制御してもよい。このよう
にすると、半導体ウェハ収納器を昇温しなくても、配線
基板１２を半導体ウェハ８に押圧することができる。さ
らに、押圧袋２２の内部には、ガスに代えて油等の液体
を注入してもよい。Instead of expanding the pressing bag 22 by the heat when the semiconductor wafer container is heated, gas is injected into the pressing bag 22 or released from the pressing bag 22 to release the pressing bag 22. The gas pressure inside may be controlled. In this way, the wiring substrate 12 can be pressed against the semiconductor wafer 8 without raising the temperature of the semiconductor wafer container. Further, liquid such as oil may be injected into the pressing bag 22 instead of gas.
【００６７】図５（ａ）は本発明の第５実施例に係る半
導体ウェハ収納器の平面図であり、図５（ｂ）は図５
（ａ）におけるＶ−Ｖ線の断面図である。FIG. 5 (a) is a plan view of a semiconductor wafer container according to the fifth embodiment of the present invention, and FIG. 5 (b) is FIG.
It is sectional drawing of the VV line in (a).
【００６８】第５実施例の特徴は、バンプ２９が配線基
板１２に直接に設けられていること、保持板７の上面に
半導体ウェハ８の温度を感知する温度センサー２８が設
けられていること、保持板７の上部に半導体ウェハ８を
加熱するヒータ３０が設けられていること、及びヒータ
３０を制御する温度制御装置３１を備えていることであ
る。The feature of the fifth embodiment is that the bumps 29 are provided directly on the wiring substrate 12, and that the temperature sensor 28 for detecting the temperature of the semiconductor wafer 8 is provided on the upper surface of the holding plate 7. The heater 30 for heating the semiconductor wafer 8 is provided on the upper part of the holding plate 7, and the temperature control device 31 for controlling the heater 30 is provided.
【００６９】第５実施例によると、半導体ウェハ８の温
度を温度センサー２８によって検出し、該温度センサー
２８が検出する半導体ウェハ８の温度に基づき、温度制
御装置３１はヒータ３０の温度ひいては半導体ウェハ８
の温度を制御する。このため、所望の温度で半導体ウェ
ハ８の集積回路の検査を行なうことができる。According to the fifth embodiment, the temperature of the semiconductor wafer 8 is detected by the temperature sensor 28, and based on the temperature of the semiconductor wafer 8 detected by the temperature sensor 28, the temperature control device 31 causes the temperature of the heater 30 and thus the semiconductor wafer. 8
Control the temperature of. Therefore, the integrated circuit of the semiconductor wafer 8 can be inspected at a desired temperature.
【００７０】尚、第５実施例に代えて、ヒータ３０を保
持板７の下部に設けてもよいし、半導体ウェハ収納器の
周囲の雰囲気によって半導体ウェハ８の温度を制御して
もよい。Instead of the fifth embodiment, the heater 30 may be provided below the holding plate 7, and the temperature of the semiconductor wafer 8 may be controlled by the atmosphere around the semiconductor wafer container.
【００７１】また、第５実施例に加えて、半導体ウェハ
８上の集積回路が動作することによって発生する自己発
熱を放熱するヒートパイプを設けてもよい。In addition to the fifth embodiment, a heat pipe may be provided to radiate self-heat generated by the operation of the integrated circuit on the semiconductor wafer 8.
【００７２】図６（ａ）は本発明の第６実施例に係る半
導体ウェハ収納器の平面図であり、図６（ｂ）は図６
（ａ）におけるVI−VI線の断面図である。FIG. 6 (a) is a plan view of a semiconductor wafer container according to the sixth embodiment of the present invention, and FIG. 6 (b) is shown in FIG.
It is sectional drawing of the VI-VI line in (a).
【００７３】第６実施例が第１実施例と異なるのは、第
１実施例においては、固定ねじ１６によって配線基板１
２と保持板７とを接近させたが、第６実施例において
は、配線基板１２と保持板７との間に密封空間を形成
し、該密封空間を減圧することによって配線基板１２と
保持板７とを接近させる点である。すなわち、保持板７
の周縁部の上に、加圧されると弾性的に大きく収縮する
リング状のシリコンゴム等よりなるシール材３３を配置
して、配線基板１２と保持板７との間に密封空間を形成
し、保持板７に設けられた開閉弁３６により開閉される
吸引孔３８から前記密封空間を減圧するものである。The sixth embodiment differs from the first embodiment in that in the first embodiment, the wiring board 1 is fixed by the fixing screw 16.
However, in the sixth embodiment, a sealed space is formed between the wiring board 12 and the holding plate 7, and the wiring space is depressurized to reduce the sealed space. This is a point where 7 and 7 are brought close to each other. That is, the holding plate 7
A sealing material 33 made of a ring-shaped silicone rubber or the like, which elastically contracts greatly when pressed, is arranged on the peripheral edge of the wiring board 12 to form a sealed space between the wiring board 12 and the holding plate 7. The pressure in the sealed space is reduced through the suction hole 38 that is opened and closed by the on-off valve 36 provided on the holding plate 7.
【００７４】第６実施例において、配線基板１２、保持
板７及びシール材３３により囲まれる空間部を真空ポン
プを用いて例えば２００Ｔｏｒｒ以下に減圧する。半導
体ウェハ８のサイズを例えば６インチとすると、大気圧
は約７６０Ｔｏｒｒであるので、大気と密封空間との圧
力差により半導体ウェハ８上には少なくとも１３０ｋｇ
以上の荷重が加わる。シール材３３はシリコンゴム等よ
りなり収縮性が高いので、１３０ｋｇ以上の荷重の大部
分はプローブシート９を介してバンプ１４に均一に加わ
る。半導体ウェハ８上の集積回路端子の材料が例えばＡ
ｌとすると１バンプ当り約１０ｇの荷重によって０．５
Ω以下で安定したバンプ１４と集積回路端子間の接触抵
抗を得ることができるので、１００００箇所以上のバン
プ１４と集積回路端子との間の確実な接触が可能にな
る。前記の減圧状態を保持することにより、低抵抗で多
数のバンプ１４と集積回路端子との間の電気的接続が確
保された半導体ウェハ収納器を構成できるので、バンプ
１４と集積回路端子との間の接触不良がなくなると共に
半導体ウェハ８上の全集積回路に均質な入力波形を供給
できるので、検査精度の向上を図ることができる。In the sixth embodiment, the space surrounded by the wiring board 12, the holding plate 7 and the sealing material 33 is depressurized to, for example, 200 Torr or less by using a vacuum pump. Assuming that the size of the semiconductor wafer 8 is, for example, 6 inches, the atmospheric pressure is about 760 Torr, so at least 130 kg on the semiconductor wafer 8 due to the pressure difference between the atmosphere and the sealed space.
The above load is applied. Since the sealing material 33 is made of silicon rubber or the like and has high shrinkability, most of the load of 130 kg or more is uniformly applied to the bumps 14 via the probe sheet 9. The material of the integrated circuit terminal on the semiconductor wafer 8 is, for example, A
If the load is l, it is 0.5 with a load of about 10 g per bump.
Since a stable contact resistance between the bump 14 and the integrated circuit terminal can be obtained at Ω or less, reliable contact can be made between the bump 14 and the integrated circuit terminal at 10,000 locations or more. By holding the reduced pressure state, it is possible to construct a semiconductor wafer container in which a large number of bumps 14 and electrical connections between the integrated circuit terminals are secured with low resistance. Since the contact failure can be eliminated and a uniform input waveform can be supplied to all integrated circuits on the semiconductor wafer 8, the inspection accuracy can be improved.
【００７５】尚、第６実施例に代えて、配線基板１２を
半導体ウェハ８及びシール材３３の上に配置した後、配
線基板１２又は保持板７を両者が互いに接近するように
押圧してバンプ１４と集積回路端子とを接触させておい
てから、配線基板１２、保持板７及びシール材３３によ
り形成される密封空間を減圧してもよい。Instead of the sixth embodiment, after the wiring board 12 is placed on the semiconductor wafer 8 and the sealing material 33, the wiring board 12 or the holding plate 7 is pressed so that they approach each other and bumps are applied. The sealed space formed by the wiring substrate 12, the holding plate 7 and the sealing material 33 may be depressurized after the contact between the integrated circuit terminal 14 and the integrated circuit terminal.
【００７６】また、第６実施例に代えて、開閉弁３６を
配線基板１２に設けてもよいし、シール材３３を配線基
板１２に接着しておいてもよい。Further, instead of the sixth embodiment, the opening / closing valve 36 may be provided on the wiring board 12, or the sealing material 33 may be adhered to the wiring board 12.
【００７７】また、図７に示すように、異方性導電ゴム
１１におけるバンプ１４が設けられていた部位に突起部
１１ａを設け、該突起部１１ａをプローブ端子としても
よい。この場合には、異方性導電ゴム１１の突起部１１
ａを半導体ウェハ８上の集積回路端子に直接に接触させ
る。Further, as shown in FIG. 7, a protrusion 11a may be provided at a portion of the anisotropic conductive rubber 11 where the bump 14 was provided, and the protrusion 11a may be used as a probe terminal. In this case, the projection 11 of the anisotropic conductive rubber 11
a is brought into direct contact with the integrated circuit terminals on the semiconductor wafer 8.
【００７８】また、図８に示すように、異方性導電ゴム
１１を省略して、配線基板１２にバンプ２９を設け、該
バンプ２９を半導体ウェハ８上の集積回路端子と電気的
に接触させてもよい。Further, as shown in FIG. 8, the anisotropic conductive rubber 11 is omitted and bumps 29 are provided on the wiring substrate 12, and the bumps 29 are brought into electrical contact with the integrated circuit terminals on the semiconductor wafer 8. May be.
【００７９】図９（ａ）は本発明の第７実施例に係る半
導体ウェハ収納器の平面図であり、図９（ｂ）は図９
（ａ）におけるIX−IX線の断面図である。FIG. 9 (a) is a plan view of a semiconductor wafer container according to the seventh embodiment of the present invention, and FIG. 9 (b) is shown in FIG.
It is sectional drawing of the IX-IX line in (a).
【００８０】第６実施例においては、配線基板１２と保
持板７との間に密封空間を形成したが、第７実施例にお
いては、配線基板１２の上に押圧板２５を設け、該押圧
板２５と保持板７との間に密封空間を形成している。す
なわち、プローブシート９及び異方性導電ゴム１１は固
定ねじ４５によりセラミックリング１０を介して配線基
板１２に固定されており、保持板７には第６実施例と同
様のシール材３３が設けられている。押圧板２５、保持
板７及びシール材３３によって形成される密封空間は、
押圧板２５に設けられた開閉弁４７により開閉される吸
引孔５２から減圧される。In the sixth embodiment, the sealed space is formed between the wiring board 12 and the holding plate 7. In the seventh embodiment, the pressing plate 25 is provided on the wiring board 12, and the pressing plate 25 is provided. A sealed space is formed between 25 and the holding plate 7. That is, the probe sheet 9 and the anisotropic conductive rubber 11 are fixed to the wiring board 12 via the ceramic ring 10 by the fixing screw 45, and the holding plate 7 is provided with the sealing material 33 similar to that of the sixth embodiment. ing. The sealed space formed by the pressing plate 25, the holding plate 7 and the sealing material 33 is
The pressure is reduced from the suction hole 52 opened and closed by the opening / closing valve 47 provided on the pressing plate 25.
【００８１】プローブシート９に設けられたバンプ１４
は異方性導電ゴム１１を介して配線基板１２内の配線５
０に電気的に接続されている。配線５０は、配線基板１
２に設けられたコネクタ４９及び押圧板２５に設けられ
たコネクタ５４を介して、押圧板２５内に設けられた配
線５３に電気的に接続されている。配線５３は押圧板２
５に設けられた外部コネクタ５１に電気的に接続されて
いる。Bumps 14 provided on the probe sheet 9
Is the wiring 5 in the wiring substrate 12 through the anisotropic conductive rubber 11.
It is electrically connected to 0. The wiring 50 is the wiring board 1
2 is electrically connected to the wiring 53 provided in the pressing plate 25 via the connector 49 provided in the pressing plate 25 and the connector 54 provided in the pressing plate 25. The wiring 53 is the pressing plate 2
5 is electrically connected to an external connector 51 provided on the terminal 5.
【００８２】第７実施例においては、半導体ウェハ８を
保持板７に固定した後、バンプ１４が半導体ウェハ８の
集積回路端子（図示せず）に接触するように配線基板１
２を配置する。その後、配線基板１２のコネクタ４９と
押圧板２５のコネクタ５４とが上下に対向するように押
圧板２５を配置して、押圧板２５、保持板７及びシール
材３３によって密封空間を形成する。該密封空間を吸引
孔５２から減圧してシール材３３を圧縮することによ
り、配線基板１２のコネクタ４９と押圧板４６のコネク
タ５４とを電気的に接続すると共にバンプ１４を半導体
ウェハ８の集積回路端子に電気的に接続する。これによ
り、第６の実施例と同様、１００００箇所以上のバンプ
１４と半導体ウェハ８の集積回路端子との間の低抵抗な
接続が実現できる。In the seventh embodiment, after fixing the semiconductor wafer 8 to the holding plate 7, the wiring board 1 is so arranged that the bumps 14 contact the integrated circuit terminals (not shown) of the semiconductor wafer 8.
2 is arranged. After that, the pressing plate 25 is arranged so that the connector 49 of the wiring board 12 and the connector 54 of the pressing plate 25 face each other in the vertical direction, and the pressing plate 25, the holding plate 7, and the sealing material 33 form a sealed space. By decompressing the sealed space from the suction hole 52 and compressing the sealing material 33, the connector 49 of the wiring board 12 and the connector 54 of the pressing plate 46 are electrically connected and the bump 14 is integrated with the integrated circuit of the semiconductor wafer 8. Electrically connect to terminals. As a result, similar to the sixth embodiment, a low resistance connection can be realized between the bumps 14 at 10,000 locations and the integrated circuit terminals of the semiconductor wafer 8.
【００８３】第７実施例によると、配線基板１２の上に
押圧板２５を配置したので、押圧板２５を高価でも剛性
を有する材料により形成し、配線基板１２をガラス等の
安価な材料により形成すると、半導体ウェハ８上に形成
される集積回路の種類に合わせて配線基板１２を交換す
るだけで何種類もの半導体ウェハ収納器を構成できるの
で、半導体ウェハ収納器のコストを低減できる。According to the seventh embodiment, since the pressing plate 25 is arranged on the wiring board 12, the pressing plate 25 is made of a material that is expensive but has rigidity, and the wiring board 12 is made of an inexpensive material such as glass. Then, many kinds of semiconductor wafer storage containers can be configured by simply exchanging the wiring substrate 12 according to the type of integrated circuit formed on the semiconductor wafer 8, so that the cost of the semiconductor wafer storage device can be reduced.
【００８４】尚、第７実施例に代えて、押圧板２５と配
線基板１２とを予め固定しておいた状態で、押圧板２５
及び配線基板１２を半導体ウェハ８及びシール材３３上
に同時に配置してもよい。In place of the seventh embodiment, the pressing plate 25 and the wiring board 12 are fixed in advance, and the pressing plate 25 is
The wiring board 12 may be arranged on the semiconductor wafer 8 and the sealing material 33 at the same time.
【００８５】また、第７実施例に代えて、押圧板２５を
半導体ウェハ８及びシール材３３の上に配置した後、押
圧板２５又は保持板７を両者が互いに接近するように押
圧して、押圧板２５、保持板７及びシール材３３によっ
て形成される密封空間を減圧してもよい。Further, instead of the seventh embodiment, after the pressing plate 25 is arranged on the semiconductor wafer 8 and the sealing material 33, the pressing plate 25 or the holding plate 7 is pressed so that they approach each other, The sealed space formed by the pressing plate 25, the holding plate 7 and the sealing material 33 may be decompressed.
【００８６】また、第７実施例に代えて、開閉弁４７を
保持板７に設けてもよいし、シール材３３を押圧板２５
に設けてもよい。Further, instead of the seventh embodiment, the on-off valve 47 may be provided on the holding plate 7, or the sealing material 33 may be provided on the pressing plate 25.
May be provided.
【００８７】また、図１０に示すように、異方性導電ゴ
ム１１におけるバンプ１４が設けられていた部位に突起
部１１ａを設け、該突起部１１ａをプローブ端子として
用いてもよい。この場合には、異方性導電ゴム１１の突
起部１１ａを半導体ウェハ８の集積回路端子に直接に接
続する。また、図１０に示すように、押圧板２５の側部
に設けられた吸引孔５２のほかに、押圧板２５の上部に
も、開閉弁４８によって開閉される吸引孔５３を設けて
もよい。Further, as shown in FIG. 10, a protrusion 11a may be provided at a portion of the anisotropic conductive rubber 11 where the bump 14 was provided, and the protrusion 11a may be used as a probe terminal. In this case, the protrusion 11a of the anisotropic conductive rubber 11 is directly connected to the integrated circuit terminal of the semiconductor wafer 8. Further, as shown in FIG. 10, in addition to the suction holes 52 provided on the side portions of the pressing plate 25, suction holes 53 that are opened and closed by the opening / closing valve 48 may be provided above the pressing plate 25.
【００８８】また、図１１に示すように、異方性導電ゴ
ム１１を省略して、配線基板１２にバンプ２９を設け、
該バンプ２９を半導体ウェハ８の集積回路端子と電気的
に接続してもよい。As shown in FIG. 11, the anisotropic conductive rubber 11 is omitted and the bumps 29 are provided on the wiring board 12.
The bumps 29 may be electrically connected to the integrated circuit terminals of the semiconductor wafer 8.
【００８９】さらに、図１２に示すように、異方性導電
ゴム１１を省略して異方性導電ゴム１１の代わりに、押
圧板２５と配線基板１２との間にゴムよりなる弾性体５
６を配置してもよい、この場合には、配線基板１２のコ
ネクタ４９と押圧板２５のコネクタ５４とはワイヤ６０
によって接続する。Furthermore, as shown in FIG. 12, the anisotropic conductive rubber 11 is omitted, and instead of the anisotropic conductive rubber 11, an elastic body 5 made of rubber is provided between the pressing plate 25 and the wiring board 12.
6 may be arranged. In this case, the connector 49 of the wiring board 12 and the connector 54 of the pressing plate 25 are connected to the wire 60.
Connect by.
【００９０】図１３（ａ）は本発明の第８実施例に係る
半導体ウェハ収納器の平面図であり、図１３（ｂ）は図
１３（ａ）におけるXIII−XIII線の断面図である。FIG. 13A is a plan view of a semiconductor wafer container according to the eighth embodiment of the present invention, and FIG. 13B is a sectional view taken along line XIII-XIII in FIG. 13A.
【００９１】第８実施例の特徴は、第４実施例から異方
性導電ゴム１１を除いた構造のものがケーシング６９に
収納されている点である。すなわち、保持板７と剛性板
６３とは固定ねじ１９によって固定されており、剛性板
６３と配線基板１２との間には、伸縮性の高いゴムから
なり内部に空気等のガスが充填された押圧袋２２が配置
されている。ケーシング６９の上側部分と下側部分との
間にはゴムからなるシール材７３が配置されてケーシン
グ６９は密封状態になっていると共に、ケーシング６９
内は開閉弁７２が設けられた吸引孔７４から減圧可能で
ある。The eighth embodiment is characterized in that the casing 69 has a structure in which the anisotropic conductive rubber 11 is removed from the fourth embodiment. That is, the holding plate 7 and the rigid plate 63 are fixed by the fixing screw 19, and a space between the rigid plate 63 and the wiring substrate 12 is made of highly elastic rubber and is filled with gas such as air. The pressing bag 22 is arranged. A sealing material 73 made of rubber is arranged between an upper portion and a lower portion of the casing 69 to keep the casing 69 in a hermetically-sealed state.
The inside can be decompressed from a suction hole 74 provided with an opening / closing valve 72.
【００９２】また、配線基板１２に直接設けられたバン
プ２９は、半導体ウェハ８の集積回路端子（図示せず）
に接続されていると共に、配線基板１２に設けられた配
線１５及びコネクタ６８並びにワイヤ７０を介して、ケ
ーシング６９の外部に設けられた外部端子７１と電気的
に接続している。The bumps 29 provided directly on the wiring board 12 are integrated circuit terminals (not shown) of the semiconductor wafer 8.
And is electrically connected to an external terminal 71 provided outside the casing 69 via the wiring 15 provided on the wiring board 12, the connector 68, and the wire 70.
【００９３】第８実施例において、ケーシング６９内を
吸引孔７４から減圧すると押圧袋２２は膨張しようとす
るが、保持板７と剛性板２５とは固定ねじ１９によって
固定されているので、押圧袋２２が膨張しようとする力
は配線基板１２を半導体ウェハ８の方に押圧する押圧力
となるので、バンプ２９と半導体ウェハ８の集積回路端
子とは電気的に確実に接続する。これによって、バンプ
２９と集積回路端子との間の低接触抵抗化が図られ、接
触不良の防止及び入力信号の特性改善が図られる。In the eighth embodiment, when the pressure inside the casing 69 is reduced through the suction hole 74, the pressing bag 22 tries to expand, but since the holding plate 7 and the rigid plate 25 are fixed by the fixing screw 19, the pressing bag 22 is pressed. Since the force of the expansion of 22 is a pressing force for pressing the wiring substrate 12 toward the semiconductor wafer 8, the bumps 29 and the integrated circuit terminals of the semiconductor wafer 8 are electrically and reliably connected. As a result, the contact resistance between the bumps 29 and the integrated circuit terminals can be reduced, contact failure can be prevented, and the characteristics of the input signal can be improved.
【００９４】また、ケーシング６９内を真空ポンプ等に
より減圧した後、開閉弁７２により吸引孔７３を閉じて
ケーシング６９内を減圧状態にして半導体ウェハ収納器
を持ち運ぶ際、空気が吸引孔７４等からケーシング６９
内に入るので、時間の経過につれてケーシング６９内の
気圧は上昇する。しかし、ケーシング６９内の容積及び
ケーシング６９内の圧力を適当に設定することにより、
時間が経過してもケーシング６９内を所望の圧力以下に
コントロールすることができる。After decompressing the inside of the casing 69 with a vacuum pump or the like, the suction hole 73 is closed by the opening / closing valve 72 to bring the casing 69 into a decompressed state and the semiconductor wafer storage container is carried. Casing 69
Since it enters inside, the air pressure in the casing 69 rises as time passes. However, by appropriately setting the volume in the casing 69 and the pressure in the casing 69,
It is possible to control the inside of the casing 69 to a desired pressure or lower even after a lapse of time.
【００９５】尚、第８実施例に代えて、押圧袋２２の空
気導入部をケーシング６９の外部に連通させておき、押
圧袋２２内の圧力を外部からコントロールできるように
しておくと、時間の経過に伴ってケーシング６９内の圧
力が高くなっても、バンプ２９に加わる押圧力を一定に
保ち、バンプ２９と半導体ウェハ８の集積回路端子との
間の接触抵抗を一定に保つことができる。In place of the eighth embodiment, if the air introducing portion of the pressing bag 22 is communicated with the outside of the casing 69 so that the pressure inside the pressing bag 22 can be controlled from the outside, it will take time. Even if the pressure in the casing 69 increases with time, the pressing force applied to the bumps 29 can be kept constant and the contact resistance between the bumps 29 and the integrated circuit terminals of the semiconductor wafer 8 can be kept constant.
【００９６】以上説明した第１〜第８実施例によると、
外部端子から配線基板１２までの特性インピーダンスを
５０Ω程度に設計することは容易であり、また配線基板
１２から半導体ウェハ８の集積回路端子までの距離は
０．５ｍｍ程度以下であるので、非常に高周波特性に優
れた半導体ウェハ収納器を実現できる。According to the first to eighth embodiments described above,
It is easy to design the characteristic impedance from the external terminal to the wiring board 12 to about 50Ω, and the distance from the wiring board 12 to the integrated circuit terminal of the semiconductor wafer 8 is about 0.5 mm or less, so that the frequency is extremely high. A semiconductor wafer container with excellent characteristics can be realized.
【００９７】図１４（ａ），（ｂ）は、第１〜第８実施
例に示した半導体ウェハ収納器を用いて行なう半導体集
積回路の検査方法を示す概念であり、図１４（ａ）は例
えば第７実施例の半導体ウェハ収納器の使用状態を示し
ている。FIGS. 14 (a) and 14 (b) are concepts showing a method of inspecting a semiconductor integrated circuit using the semiconductor wafer container shown in the first to eighth embodiments, and FIG. For example, the usage state of the semiconductor wafer container of the seventh embodiment is shown.
【００９８】まず、配線基板側ステージ７５の上に、バ
ンプ１４を有するプローブシート９、異方性導電ゴム１
１、配線基板１２、及びシール材３３が設けられた押圧
板２５を載置する。また、ウェハ側ステージ７６に、半
導体ウェハ８が固定されている保持板７を保持させる。First, the probe sheet 9 having the bumps 14 and the anisotropic conductive rubber 1 are provided on the wiring board side stage 75.
1, the wiring board 12, and the pressing plate 25 provided with the sealing material 33 are placed. Further, the wafer side stage 76 holds the holding plate 7 to which the semiconductor wafer 8 is fixed.
【００９９】次に、第１実施例において説明したよう
に、公知のアライメント技術を用いて半導体ウェハ８と
プローブシート９との位置合わせを行なった後、ウェハ
側ステージ７６を矢印の方向に移動させて、半導体ウェ
ハ８の集積回路端子とプローブシート９のバンプ１４と
を接触させる。Next, as described in the first embodiment, after aligning the semiconductor wafer 8 and the probe sheet 9 using a known alignment technique, the wafer side stage 76 is moved in the direction of the arrow. Then, the integrated circuit terminals of the semiconductor wafer 8 and the bumps 14 of the probe sheet 9 are brought into contact with each other.
【０１００】次に、保持板７、押圧板２５及びシール材
３３によって形成される密封空間を吸引孔５２から減圧
してシール材３３を圧縮することにより、バンプ１４を
半導体ウェハ８の集積回路端子に電気的に接続する。Next, the sealed space formed by the holding plate 7, the pressing plate 25 and the sealing material 33 is decompressed from the suction holes 52 to compress the sealing material 33, so that the bumps 14 are integrated circuit terminals of the semiconductor wafer 8. Electrically connect to.
【０１０１】次に、複数個の半導体ウェハ収納器Ａを図
１４（ｂ）に示すようなラック７７に挿入する。この
際、開閉弁４７は吸引孔５２を閉じており、半導体ウェ
ハ収納器Ａの内部は減圧状態に保たれているが、ラック
７７に挿入された半導体ウェハ収納器Ａは真空ポンプ７
８によって再び減圧される。Next, a plurality of semiconductor wafer containers A are inserted into the rack 77 as shown in FIG. 14 (b). At this time, the opening / closing valve 47 closes the suction hole 52 and the inside of the semiconductor wafer container A is kept in a depressurized state, but the semiconductor wafer container A inserted in the rack 77 has the vacuum pump 7
The pressure is reduced again by 8.
【０１０２】ラック７７には、電源、パターンジェネレ
ータ及び出力信号検出器に接続された電極が設けられて
おり、該電極はラック７７に挿入された各半導体ウェハ
収納器Ａの外部電極に接続される。これにより、各半導
体ウェハ８上の集積回路に電源電圧及び入力信号が供給
されると共に、各集積回路からの出力信号の検出が行な
われ、多数の半導体ウェハ８を同時に検査することがで
きる。The rack 77 is provided with electrodes connected to a power source, a pattern generator and an output signal detector, and the electrodes are connected to the external electrodes of each semiconductor wafer container A inserted in the rack 77. . As a result, the power supply voltage and the input signal are supplied to the integrated circuits on each semiconductor wafer 8 and the output signal from each integrated circuit is detected, so that many semiconductor wafers 8 can be inspected at the same time.
【０１０３】図１５は、前記の方法を用いて複数の半導
体ウェハ８を検査する際のフローチャートを示してい
る。FIG. 15 shows a flowchart for inspecting a plurality of semiconductor wafers 8 using the above method.
【０１０４】まず、ステップＳＡ１において、半導体ウ
ェハ８をアライメントして半導体ウェハ収納器Ａを形成
する工程を繰り返し行なって、所定数の半導体ウェハ収
納器Ａを形成する。次に、半導体ウェハ収納器Ａをラッ
ク７７に挿入した後、半導体ウェハ収納器Ａ内を減圧し
て半導体ウェハ８の集積回路へ電源電圧及び信号を入力
して半導体ウェハ８の検査を行なう。この検査工程にお
いては、バーンインスクリーニングを行なうため半導体
ウェハ８を昇温してもよい。First, in step SA1, the step of aligning the semiconductor wafer 8 to form the semiconductor wafer container A is repeated to form a predetermined number of semiconductor wafer containers A. Next, after inserting the semiconductor wafer container A into the rack 77, the inside of the semiconductor wafer container A is decompressed and the power supply voltage and the signal are input to the integrated circuit of the semiconductor wafer 8 to inspect the semiconductor wafer 8. In this inspection process, the temperature of the semiconductor wafer 8 may be raised in order to perform burn-in screening.
【０１０５】１チップ当り数十時間を要するバーンイン
スクリーニング処理を大量の半導体ウェハ８に対して同
時に行なう場合、ステップＳＡ１において全ての半導体
ウェハ８について半導体ウェハ収納器Ａを形成した後、
ステップＳＡ２において全ての半導体ウェハ８に対して
一度にバーンインスクリーニングを行なうことにより、
アライメント装置を占有せず、またバーンインスクリー
ニング時間を大幅に低減することが可能になるので、検
査コストを低減できる。When a large number of semiconductor wafers 8 are subjected to the burn-in screening process which requires several tens of hours per chip at the same time, after forming the semiconductor wafer containers A for all the semiconductor wafers 8 in step SA1,
By performing the burn-in screening on all the semiconductor wafers 8 at once in step SA2,
Since the alignment device is not occupied and the burn-in screening time can be significantly reduced, the inspection cost can be reduced.
【０１０６】尚、ステップＳＡ２において、半導体ウェ
ハ８を昇温してテストする場合、テスト時の温度まで半
導体ウェハ８を昇温した状態でアライメントを行なって
もよい。このようにすると、温度上昇による半導体ウェ
ハ８及び半導体ウェハ収納器Ａの熱膨張を考慮したアラ
イメントができる。In step SA2, when the semiconductor wafer 8 is heated and tested, the alignment may be performed in a state where the semiconductor wafer 8 is heated to the temperature at the time of the test. By doing so, alignment can be performed in consideration of thermal expansion of the semiconductor wafer 8 and the semiconductor wafer container A due to temperature rise.
【０１０７】図１６は本発明の第９実施例に係る半導体
ウェハの集積回路端子とプローブ端子とを接続する接続
装置の断面図である。FIG. 16 is a sectional view of a connecting device for connecting the integrated circuit terminal and the probe terminal of the semiconductor wafer according to the ninth embodiment of the present invention.
【０１０８】図１６に示すように、ケーシング８０の内
部には仕切板８１が図１６における左右方向に移動可能
に設けられており、該仕切板８１によってケーシング８
０の内部は第１の領域と第２の領域とに区画されてい
る。ケーシング８０の第１の領域には、第１の開閉弁８
２によって開閉される第１の吸引孔８３が設けられ、ケ
ーシング８０の第２の領域には、第２の開閉弁８４によ
って開閉される第２の吸引孔８５が設けられている。As shown in FIG. 16, a partition plate 81 is provided inside the casing 80 so as to be movable in the left-right direction in FIG.
The inside of 0 is divided into a first region and a second region. The first opening / closing valve 8 is provided in the first region of the casing 80.
A first suction hole 83 that is opened and closed by 2 is provided, and a second suction hole 85 that is opened and closed by a second opening / closing valve 84 is provided in a second region of the casing 80.
【０１０９】仕切板８１の右面には第１のセラミック板
８６が固定され、ケーシング８０の左壁面には第２のセ
ラミック板８７が固定されており、第２のセラミック板
８７はプローブ端子となるバンプ８８を有している。第
１のセラミック板８６と第２のセラミック板８７とは、
半導体ウェハ８８を挟持した状態で固定ねじ８９によっ
て互いに固定されており、これら第１のセラミック板８
６と第２のセラミック板８７とによって半導体ウェハ収
納器９０が構成されている。A first ceramic plate 86 is fixed to the right surface of the partition plate 81, and a second ceramic plate 87 is fixed to the left wall surface of the casing 80. The second ceramic plate 87 serves as a probe terminal. It has bumps 88. The first ceramic plate 86 and the second ceramic plate 87 are
The semiconductor wafer 88 is sandwiched and fixed to each other by fixing screws 89.
6 and the second ceramic plate 87 form a semiconductor wafer container 90.
【０１１０】第９実施例において、第１の吸引孔８３か
らケーシング８０の第１の領域を減圧すると共に、第２
の吸引孔８５からケーシング８０の第２の領域を加圧す
ると、仕切板８１ひいては第１のセラミック板８６は第
１の領域側に移動するので、半導体ウェハ８８の集積回
路端子とバンプ８８とが電気的に接続し、両者間を低抵
抗にすることができる。この際、半導体ウェハ収納器９
０の外部コネクタ９１とケーシング８０内のコネクタ９
２とが接続するので、バンプ８８は第２のセラミック板
８７の配線９３及びケーシング８０の配線９４を介して
ケーシング８０の外側のコネクタ９３に接続される。In the ninth embodiment, the pressure in the first area of the casing 80 is reduced from the first suction hole 83, and the second area is reduced.
When the second area of the casing 80 is pressurized from the suction holes 85 of the partition plate 81, and thus the first ceramic plate 86, moves toward the first area side, the integrated circuit terminals of the semiconductor wafer 88 and the bumps 88 are separated from each other. It is possible to electrically connect them and reduce the resistance between them. At this time, the semiconductor wafer container 9
0 external connector 91 and connector 9 in casing 80
2 is connected, the bump 88 is connected to the connector 93 outside the casing 80 via the wiring 93 of the second ceramic plate 87 and the wiring 94 of the casing 80.
【０１１１】第９実施例によると、半導体ウェハ収納器
９０が、バンプ８８を半導体ウェハ８８の集積回路端子
に対して押圧する押圧手段を備えていなくても、半導体
ウェハ収納器９０の外部の押圧手段によりバンプ８８を
半導体ウェハ８８の集積回路端子に対して押圧すること
ができる。According to the ninth embodiment, even if the semiconductor wafer container 90 does not include the pressing means for pressing the bump 88 against the integrated circuit terminal of the semiconductor wafer 88, the semiconductor wafer container 90 is pressed outside the semiconductor wafer container 90. The bumps 88 can be pressed against the integrated circuit terminals of the semiconductor wafer 88 by means.
【０１１２】[0112]
【発明の効果】請求項１の発明に係る半導体ウェハ収納
器によると、押圧手段によって保持板及び絶縁性基板の
うちの少なくとも一方を押圧して保持板に保持された半
導体ウェハの各集積回路端子とプローブシートの各プロ
ーブ端子とを電気的に接続する際、プローブシートは弾
性体を介して押圧されるため、弾性体がプローブシート
のプローブ端子の高さのバラツキを吸収するので、半導
体ウェハの各集積回路端子とプローブシートの各プロー
ブ端子とは確実に接続すると共に、各プローブ端子には
均等に押圧力が作用するので、集積回路端子とプローブ
端子との間の接触抵抗を低減できると共に半導体ウェハ
の集積回路端子に均質な入力波形を供給できる、これに
より、検査精度の向上を図ることができる。According to the semiconductor wafer container of the first aspect of the present invention, each integrated circuit terminal of the semiconductor wafer held by the holding plate by pressing at least one of the holding plate and the insulating substrate by the pressing means. When electrically connecting each probe terminal of the probe sheet with the probe sheet, since the probe sheet is pressed through the elastic body, the elastic body absorbs the variation in the height of the probe terminal of the probe sheet. Since each integrated circuit terminal and each probe terminal of the probe sheet are surely connected and the pressing force acts uniformly on each probe terminal, the contact resistance between the integrated circuit terminal and the probe terminal can be reduced and the semiconductor A uniform input waveform can be supplied to the integrated circuit terminals of the wafer, which can improve the inspection accuracy.
【０１１３】また、プローブシートと絶縁性基板との間
に弾性体が設けられているため、半導体ウェハ上に絶縁
性基板を配置したり又は半導体ウェハ収納器を移動した
りする際に、弾性体が緩衝材となるので、半導体ウェハ
が破損する事態を回避することができる。Further, since the elastic body is provided between the probe sheet and the insulating substrate, the elastic body is used when the insulating substrate is arranged on the semiconductor wafer or the semiconductor wafer container is moved. Since it serves as a cushioning material, it is possible to avoid a situation in which the semiconductor wafer is damaged.
【０１１４】また、半導体ウェハ収納容器の温度を制御
することによって、半導体ウェハの温度を制御でき、ま
た、外部電極に入力された検査用の電源電圧又は信号
は、絶縁性基板の配線及びプローブ端子を介して、半導
体ウェハの集積回路端子に入力されるので、半導体ウェ
ハとプローブシートとのアライメント工程と、半導体ウ
ェハに対する温度制御工程と、半導体ウェハの集積回路
への電源電圧又は信号の入力工程とをそれぞれ切り離す
ことができるので、多数の半導体ウェハに対して同時に
検査をすることができる。Further, the temperature of the semiconductor wafer can be controlled by controlling the temperature of the semiconductor wafer storage container, and the power supply voltage or signal for inspection input to the external electrode is connected to the wiring of the insulating substrate and the probe terminal. Since it is input to the integrated circuit terminal of the semiconductor wafer via the, the alignment step of the semiconductor wafer and the probe sheet, the temperature control step for the semiconductor wafer, the step of inputting a power supply voltage or a signal to the integrated circuit of the semiconductor wafer. Since they can be separated from each other, a large number of semiconductor wafers can be inspected at the same time.
【０１１５】請求項２の発明に係る半導体ウェハ収納器
によると、保持板及び絶縁性基板のうちの少なくとも一
方をガス又は液体からなる高圧の流体により押圧する
と、半導体ウェハとプローブシートとは互いに接近する
ので、半導体ウェハの各集積回路端子とプローブシート
の各プローブ端子とは確実に接続する。According to the semiconductor wafer container of the second aspect of the present invention, when at least one of the holding plate and the insulating substrate is pressed by a high-pressure fluid composed of gas or liquid, the semiconductor wafer and the probe sheet come close to each other. Therefore, each integrated circuit terminal of the semiconductor wafer and each probe terminal of the probe sheet are securely connected.
【０１１６】請求項３の発明に係る半導体ウェハ収納器
によると、減圧手段によって保持板と絶縁性基板との間
に形成された密封空間を減圧して保持板とプローブシー
トとが互いに接近させると、請求項１の発明と同様、半
導体ウェハの各集積回路端子とプローブシートの各プロ
ーブ端子とは確実に接続するので、集積回路端子とプロ
ーブ端子との間の接触抵抗を低減でき、また、半導体ウ
ェハとプローブシートとのアライメント工程と、半導体
ウェハに対する温度制御工程と、半導体ウェハの集積回
路への電源電圧又は信号の入力工程とをそれぞれ切り離
すことができるので、多数の半導体ウェハに対して同時
に検査をすることができる。According to the semiconductor wafer container of the third aspect of the present invention, when the pressure reducing means reduces the pressure of the sealed space formed between the holding plate and the insulating substrate to bring the holding plate and the probe sheet closer to each other. Similarly to the invention of claim 1, since each integrated circuit terminal of the semiconductor wafer and each probe terminal of the probe sheet are securely connected, the contact resistance between the integrated circuit terminal and the probe terminal can be reduced, and the semiconductor Since it is possible to separate the alignment process between the wafer and the probe sheet, the temperature control process for the semiconductor wafer, and the input process of the power supply voltage or the signal to the integrated circuit of the semiconductor wafer, it is possible to inspect a large number of semiconductor wafers at the same time. You can
【０１１７】請求項４の発明に係る半導体ウェハ収納器
によると、請求項１の発明と同様、半導体ウェハの各集
積回路端子とプローブシートの各プローブ端子とは確実
に接続するので、集積回路端子とプローブ端子との間の
接触抵抗を低減でき、また、半導体ウェハとプローブシ
ートとのアライメント工程と、半導体ウェハに対する温
度制御工程と、半導体ウェハの集積回路への電源電圧又
は信号の入力工程とをそれぞれ切り離すことができるの
で、多数の半導体ウェハに対して同時に検査をすること
ができる。さらに、保持板に保持された半導体ウェハの
温度を検出する温度検出手段を備えているので、多数の
半導体ウェハに対して同時に検査を行なう際に各半導体
ウェハの温度を検出できるので、半導体ウェハに対する
温度制御が確実になる。According to the semiconductor wafer container according to the invention of claim 4, the integrated circuit terminals of the semiconductor wafer and the probe terminals of the probe sheet are surely connected to each other, like the invention of claim 1, so that the integrated circuit terminals are integrated. The contact resistance between the semiconductor wafer and the probe terminal can be reduced, and the alignment step of the semiconductor wafer and the probe sheet, the temperature control step for the semiconductor wafer, and the input step of the power supply voltage or the signal to the integrated circuit of the semiconductor wafer are performed. Since they can be separated from each other, many semiconductor wafers can be inspected at the same time. Further, since the temperature detecting means for detecting the temperature of the semiconductor wafer held by the holding plate is provided, the temperature of each semiconductor wafer can be detected when a large number of semiconductor wafers are simultaneously inspected. Temperature control becomes reliable.
【０１１８】請求項５の発明に係る半導体ウェハ収納器
によると、保持板と押圧板との間に形成される密封空間
を減圧すると、請求項１の発明と同様、半導体ウェハの
各集積回路端子とプローブシートの各プローブ端子とが
確実に接続するので、集積回路端子とプローブ端子との
間の接触抵抗を低減でき、また、半導体ウェハとプロー
ブシートとのアライメント工程と、半導体ウェハに対す
る温度制御工程と、半導体ウェハの集積回路への電源電
圧又は信号の入力工程とをそれぞれ切り離すことができ
るので、多数の半導体ウェハに対して同時に検査をする
ことができる。According to the semiconductor wafer container of the fifth aspect of the invention, when the sealed space formed between the holding plate and the pressing plate is decompressed, each integrated circuit terminal of the semiconductor wafer is similar to the invention of the first aspect. And the probe terminals of the probe sheet are reliably connected, the contact resistance between the integrated circuit terminal and the probe terminal can be reduced, and the alignment process between the semiconductor wafer and the probe sheet and the temperature control process for the semiconductor wafer can be performed. Since it is possible to separate the step of inputting the power supply voltage or the signal to the integrated circuit of the semiconductor wafer from each other, it is possible to simultaneously inspect a large number of semiconductor wafers.
【０１１９】請求項６の発明に係る半導体ウェハの収納
器によると、ケーシング内を減圧すると、保持板と剛性
板との間に設けられた弾性体からなる押圧袋が膨張し、
押圧袋が膨張しようとする力は絶縁性基板を介してプロ
ーブシートに伝わり、プローブシートと半導体ウェハと
を互いに接近するため、請求項１の発明と同様、半導体
ウェハの各集積回路端子とプローブシートの各プローブ
端子とが確実に接続するので、集積回路端子とプローブ
端子との間の接触抵抗を低減でき、また、半導体ウェハ
とプローブシートとのアライメント工程と、半導体ウェ
ハに対する温度制御工程と、半導体ウェハの集積回路へ
の電源電圧又は信号の入力工程とをそれぞれ切り離すこ
とができるので、多数の半導体ウェハに対して同時に検
査をすることができる。プローブシートの各プローブ端
子と半導体ウェハの各集積回路端子とは電気的に確実に
接続する。According to the semiconductor wafer container of the sixth aspect of the present invention, when the inside of the casing is depressurized, the pressing bag made of an elastic body provided between the holding plate and the rigid plate expands,
The force that the pressing bag expands is transmitted to the probe sheet through the insulating substrate and brings the probe sheet and the semiconductor wafer close to each other. Therefore, similarly to the invention of claim 1, each integrated circuit terminal of the semiconductor wafer and the probe sheet. Since each probe terminal of is surely connected, it is possible to reduce the contact resistance between the integrated circuit terminal and the probe terminal, the alignment step of the semiconductor wafer and the probe sheet, the temperature control step for the semiconductor wafer, Since the step of inputting the power supply voltage or the signal to the integrated circuit of the wafer can be separated from each other, it is possible to simultaneously inspect a large number of semiconductor wafers. Each probe terminal of the probe sheet and each integrated circuit terminal of the semiconductor wafer are electrically and reliably connected.
【０１２０】請求項７の発明に係る半導体ウェハ収納器
によると、押圧袋の内部をケーシングの内部に連通させ
る連通手段を備えているため、ケーシング内に空気が入
ってケーシング内の圧力が高くなっても、押圧袋内の圧
力を高めることにより、押圧袋が絶縁性基板を介してプ
ローブシートを押圧する力を一定に保つことができるの
で、プローブシートの各プローブ端子と半導体ウェハの
各集積回路端子との電気的な接続を保持できる。According to the semiconductor wafer container of the seventh aspect of the present invention, since the communication means for communicating the inside of the pressing bag with the inside of the casing is provided, air enters the casing and the pressure in the casing increases. However, by increasing the pressure in the pressing bag, the pressing bag can keep the force pressing the probe sheet through the insulating substrate constant. Therefore, each probe terminal of the probe sheet and each integrated circuit of the semiconductor wafer can be maintained. Can maintain electrical connection with terminals.
【０１２１】請求項８の発明に係る半導体ウェハ収納器
によると、保持板に保持された半導体ウェハの温度を制
御する温度制御手段を備えているため、多数の半導体ウ
ェハに対して同時に検査を行なう場合に各半導体ウェハ
の温度を確実に制御することができる。According to the semiconductor wafer container of the eighth aspect of the present invention, since the temperature control means for controlling the temperature of the semiconductor wafer held by the holding plate is provided, a large number of semiconductor wafers can be inspected simultaneously. In this case, the temperature of each semiconductor wafer can be reliably controlled.
【０１２２】請求項９の発明に係る半導体ウェハ収納器
によると、保持板は半導体ウェハを吸引して保持板本体
に固定する手段を有しているため、半導体ウェハを保持
板に確実に固定することができる。According to the semiconductor wafer container of the ninth aspect of the present invention, since the holding plate has means for sucking the semiconductor wafer and fixing it to the holding plate body, the semiconductor wafer is reliably fixed to the holding plate. be able to.
【０１２３】請求項１０の発明に係る半導体ウェハ収納
器によると、第２の領域の圧力を第１の領域の圧力より
も高くすることにより、絶縁性基板の各プローブ端子と
保持板に保持された半導体ウェハの各検査用集積回路端
子とを電気的に接続させることができるので、半導体ウ
ェハ収納器がプローブシートと半導体ウェハとを接近さ
せる押圧手段を備えていなくても、プローブシートのプ
ローブ端子と半導体ウェハの集積回路端子とを電気的に
接続させることができる。According to the semiconductor wafer container of the tenth aspect of the invention, the pressure in the second region is made higher than the pressure in the first region so that the probe terminals of the insulating substrate and the holding plate are held. Since it is possible to electrically connect the integrated circuit terminals for inspection of the semiconductor wafer to each other, even if the semiconductor wafer container does not include a pressing means for bringing the probe sheet and the semiconductor wafer close to each other, the probe terminal of the probe sheet And the integrated circuit terminal of the semiconductor wafer can be electrically connected.
【０１２４】請求項１１の発明に係る接続方法による
と、密封空間を減圧すると、保持板と押圧板とが互いに
接近してプローブシートの各プローブ端子と保持板に保
持された半導体ウェハの各検査用集積回路端子とが電気
的に接続するので、検査用集積回路端子とプローブ端子
との間の接触抵抗を低減させることができる。According to the connection method of the eleventh aspect of the present invention, when the pressure in the sealed space is reduced, the holding plate and the pressing plate approach each other, and the probe terminals of the probe sheet and the semiconductor wafers held by the holding plate are inspected. Since it is electrically connected to the test integrated circuit terminal, the contact resistance between the test integrated circuit terminal and the probe terminal can be reduced.
【０１２５】請求項１２の発明に係る接続方法による
と、第２の工程と第３の工程との間に、各検査用集積回
路端子と各プローブ端子とが接触するように、保持板及
び押圧板のうちの少なくとも一方を予め押圧する工程を
備えているため、各検査用集積回路端子と各プローブ端
子とが接触した状態で密封空間を減圧できるので、検査
用集積回路端子とプローブ端子との位置ずれが生じな
い。According to the connecting method of the twelfth aspect of the present invention, the holding plate and the pressing plate are contacted so that each inspection integrated circuit terminal and each probe terminal come into contact between the second step and the third step. Since the step of pressing at least one of the plates in advance is provided, the sealed space can be depressurized in the state where each integrated circuit terminal for inspection and each probe terminal are in contact with each other. No displacement occurs.
【０１２６】請求項１３の発明に係る半導体集積回路の
検査方法によると、外部電極に入力された電源電圧又は
信号は、絶縁性基板の配線及びプローブシートのプロー
ブ端子を介して半導体ウェハの集積回路端子に入力され
るため、半導体ウェハとプローブシートとのアライメン
ト工程と、半導体ウェハの集積回路への電源電圧又は信
号の入力工程とをそれぞれ切り離すことができるので、
多数の半導体ウェハに対して同時に検査をすることがで
きる。According to the semiconductor integrated circuit inspection method of the thirteenth aspect of the present invention, the power source voltage or signal input to the external electrode is passed through the wiring of the insulating substrate and the probe terminal of the probe sheet to form the integrated circuit of the semiconductor wafer. Since it is input to the terminal, it is possible to separate the alignment process of the semiconductor wafer and the probe sheet, and the input process of the power supply voltage or the signal to the integrated circuit of the semiconductor wafer, respectively.
A large number of semiconductor wafers can be inspected at the same time.
【０１２７】請求項１４又は１５の発明に係る半導体集
積回路の検査方法によると、保持板に保持された半導体
ウェハを所定の温度に加熱する工程を有しているため、
半導体ウェハに対してバーンインスクリーニングを行な
うことができる。According to the semiconductor integrated circuit inspection method of the fourteenth or fifteenth aspect of the present invention, the method has a step of heating the semiconductor wafer held by the holding plate to a predetermined temperature.
Burn-in screening can be performed on a semiconductor wafer.
【図１】（ａ）は本発明の第１実施例に係る半導体ウェ
ハ収納器の平面図、（ｂ）は（ａ）におけるＩ−Ｉ線の
断面図である。FIG. 1A is a plan view of a semiconductor wafer container according to a first embodiment of the present invention, and FIG. 1B is a sectional view taken along line I-I in FIG.
【図２】（ａ）は本発明の第２実施例に係る半導体ウェ
ハ収納器の平面図、（ｂ）は（ａ）におけるII−II線の
断面図である。2A is a plan view of a semiconductor wafer container according to a second embodiment of the present invention, and FIG. 2B is a sectional view taken along line II-II in FIG.
【図３】（ａ）は本発明の第３実施例に係る半導体ウェ
ハ収納器の平面図、（ｂ）は（ａ）におけるIII −III
線の断面図である。3A is a plan view of a semiconductor wafer container according to a third embodiment of the present invention, and FIG. 3B is a III-III line in FIG.
It is sectional drawing of a line.
【図４】（ａ）は本発明の第４実施例に係る半導体ウェ
ハ収納器の平面図、（ｂ）は（ａ）におけるIV−IV線の
断面図である。4A is a plan view of a semiconductor wafer container according to a fourth embodiment of the present invention, and FIG. 4B is a sectional view taken along line IV-IV in FIG. 4A.
【図５】（ａ）は本発明の第５実施例に係る半導体ウェ
ハ収納器の平面図、（ｂ）は（ａ）におけるＶ−Ｖ線の
断面図である。5A is a plan view of a semiconductor wafer container according to a fifth embodiment of the present invention, and FIG. 5B is a sectional view taken along line VV in FIG. 5A.
【図６】（ａ）は本発明の第６実施例に係る半導体ウェ
ハ収納器の平面図、（ｂ）は（ａ）におけるVI−VI線の
断面図である。6A is a plan view of a semiconductor wafer container according to a sixth embodiment of the present invention, and FIG. 6B is a sectional view taken along line VI-VI in FIG. 6A.
【図７】前記第６実施例の第１変形例に係る半導体ウェ
ハ収納器の断面図である。FIG. 7 is a sectional view of a semiconductor wafer container according to a first modification of the sixth embodiment.
【図８】前記第６実施例の第２変形例に係る半導体ウェ
ハ収納器の断面図である。FIG. 8 is a sectional view of a semiconductor wafer container according to a second modification of the sixth embodiment.
【図９】（ａ）は本発明の第７実施例に係る半導体ウェ
ハ収納器の平面図、（ｂ）は（ａ）におけるIX−IX線の
断面図である。9A is a plan view of a semiconductor wafer container according to a seventh embodiment of the present invention, and FIG. 9B is a sectional view taken along line IX-IX in FIG. 9A.
【図１０】前記第７実施例の第１変形例に係る半導体ウ
ェハ収納器の断面図である。FIG. 10 is a sectional view of a semiconductor wafer container according to a first modification of the seventh embodiment.
【図１１】前記第７実施例の第２変形例に係る半導体ウ
ェハ収納器の断面図である。FIG. 11 is a sectional view of a semiconductor wafer container according to a second modification of the seventh embodiment.
【図１２】前記第７実施例の第３変形例に係る半導体ウ
ェハ収納器の断面図である。FIG. 12 is a sectional view of a semiconductor wafer container according to a third modification of the seventh embodiment.
【図１３】（ａ）は本発明の第８実施例に係る半導体ウ
ェハ収納器の平面図、（ｂ）は（ａ）におけるXIII−XI
II線の断面図である。13A is a plan view of a semiconductor wafer container according to an eighth embodiment of the present invention, and FIG. 13B is a cross-sectional view taken along line XIII-XI in FIG. 13A.
It is a sectional view taken along line II.
【図１４】（ａ），（ｂ）は、第１〜第８実施例に示し
た半導体ウェハ収納器を用いて行なう半導体集積回路の
検査方法を示す図である。14A and 14B are diagrams showing a method for inspecting a semiconductor integrated circuit, which is performed by using the semiconductor wafer container shown in the first to eighth embodiments.
【図１５】第１〜第８実施例に示した半導体ウェハ収納
器を用いて行なう半導体集積回路の検査方法のフローチ
ャートである。FIG. 15 is a flowchart of a method for inspecting a semiconductor integrated circuit using the semiconductor wafer container shown in the first to eighth embodiments.
【図１６】本発明の第９実施例に係る半導体ウェハの集
積回路端子とプローブ端子とを接続する接続装置の断面
図である。FIG. 16 is a sectional view of a connecting device for connecting integrated circuit terminals and probe terminals of a semiconductor wafer according to a ninth embodiment of the present invention.
【図１７】従来の半導体集積回路の検査方法を示す斜視
図である。FIG. 17 is a perspective view showing a conventional semiconductor integrated circuit inspection method.
【図１８】従来の半導体集積回路の検査方法を示すフロ
ーチャートである。FIG. 18 is a flowchart showing a conventional semiconductor integrated circuit inspection method.
７ 保持板 ８ 半導体ウェハ ９ プローブシート １０ セラミックリング １１ 異方性導電ゴム １１ａ 突起部 １２ 配線基板 １３ 固定ねじ １４ バンプ １５ 配線 １６ 固定ねじ １７ 外部コネクタ １９ 固定ねじ ２０ 吸引孔 ２２ 押圧袋 ２４ 固定ねじ ２５ 押圧板 ２８ 温度センサー ２９ バンプ ３０ ヒータ ３３ シール材 ３６ 開閉弁 ３８ 吸引孔 ４５ 固定ねじ ４７ 開閉弁 ４９ コネクタ ５０ 配線 ５１ 外部コネクタ ５２ 吸引孔 ５３ 配線 ５４ コネクタ ５６ 弾性体 ６０ ワイヤ ６３ 剛性板 ６９ ケーシング ７３ シール材 ７４ 吸引孔 7 Holding Plate 8 Semiconductor Wafer 9 Probe Sheet 10 Ceramic Ring 11 Anisotropic Conductive Rubber 11a Projection 12 Wiring Board 13 Fixing Screw 14 Bump 15 Wiring 16 Fixing Screw 17 External Connector 19 Fixing Screw 20 Suction Hole 22 Pressing Bag 24 Fixing Screw 25 Pressing plate 28 Temperature sensor 29 Bump 30 Heater 33 Seal material 36 Open / close valve 38 Suction hole 45 Fixing screw 47 Open / close valve 49 Connector 50 Wiring 51 External connector 52 Suction hole 53 Wiring 54 Connector 56 Elastic body 60 Wire 63 Rigid plate 69 Casing 73 Seal Material 74 Suction hole
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｈ 7514−4Ｍ 21/68 Ｎ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/66 H 7514-4M 21/68 N
Claims (15)
積回路端子を有する半導体ウェハを保持する保持板と、 前記保持板と対向するように設けられ、対応する前記複
数の集積回路端子と電気的に接続される複数のプローブ
端子を有するプローブシートと、 前記プローブシートに対して前記保持板と反対側に設け
られ、前記複数のプローブ端子と電気的に接続された配
線を有する絶縁性基板と、 前記配線と電気的に接続されており検査用の電源電圧又
は信号が入力される外部電極と、 前記プローブシートと前記絶縁性基板との間に設けられ
た弾性体と、 前記保持板と前記プローブシートとが互いに接近して前
記保持板に保持された半導体ウェハの各集積回路端子と
前記プローブシートの各プローブ端子とが電気的に接続
されるように、前記保持板及び前記絶縁性基板のうちの
少なくとも一方を押圧する押圧手段とを備えていること
を特徴とする半導体ウェハ収納器。1. A holding plate for holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and a plurality of integrated circuit terminals which are provided so as to face said holding plate and electrically correspond to said plurality of integrated circuit terminals. A probe sheet having a plurality of probe terminals connected to, and an insulating substrate provided on the opposite side to the holding plate with respect to the probe sheet, and having a wiring electrically connected to the plurality of probe terminals, An external electrode electrically connected to the wiring and to which a power supply voltage or a signal for inspection is input, an elastic body provided between the probe sheet and the insulating substrate, the holding plate and the probe The sheet and the integrated circuit terminals of the semiconductor wafer held on the holding plate are close to each other and the probe terminals of the probe sheet are electrically connected, Semiconductor wafer pods, characterized in that a pressing means for pressing at least one of the holding plates and the insulating substrate.
縁性基板のうちの少なくとも一方をガス又は液体からな
る高圧の流体により押圧する手段であることを特徴とす
る請求項１に記載の半導体ウェハ収納器。2. The semiconductor device according to claim 1, wherein the pressing unit is a unit that presses at least one of the holding plate and the insulating substrate with a high-pressure fluid composed of gas or liquid. Wafer storage.
積回路端子を有する半導体ウェハを保持する保持板と、 前記保持板と対向するように設けられ、対応する前記複
数の集積回路端子と電気的に接続される複数のプローブ
端子を有するプローブシートと、 前記プローブシートに対して前記保持板と反対側に設け
られ、前記複数のプローブ端子と電気的に接続された配
線を有する絶縁性基板と、 前記保持板と前記絶縁性基板との間に設けられ、前記保
持板と前記絶縁性基板との間に密封空間を形成する弾性
を有するシール材と、 前記保持板と前記プローブシートとが互いに接近して前
記保持板に保持された半導体ウェハの各集積回路端子と
前記プローブシートの各プローブ端子とが電気的に接続
されるように前記密封空間を減圧する減圧手段と、 前記配線と電気的に接続されており検査用の電源電圧又
は信号が入力される外部電極とを備えていることを特徴
とする半導体ウェハ収納器。3. A holding plate for holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and an electric circuit which is provided so as to face the holding plate and electrically corresponds to the plurality of integrated circuit terminals. A probe sheet having a plurality of probe terminals connected to, and an insulating substrate provided on the opposite side of the holding plate with respect to the probe sheet, and having a wiring electrically connected to the plurality of probe terminals, A sealing material provided between the holding plate and the insulating substrate and having elasticity to form a sealed space between the holding plate and the insulating substrate, and the holding plate and the probe sheet are close to each other. Then, a decompression hand for decompressing the sealed space so that each integrated circuit terminal of the semiconductor wafer held by the holding plate and each probe terminal of the probe sheet are electrically connected. When the semiconductor wafer storage device, wherein a power supply voltage or the signal for inspection are the wiring electrically connected and an external electrode to be input.
積回路端子を有する半導体ウェハを保持する保持板と、 前記保持板と対向するように設けられ、対応する前記複
数の集積回路端子と電気的に接続される複数のプローブ
端子を有するプローブシートと、 前記プローブシートに対して前記保持板と反対側に設け
られ、前記複数のプローブ端子と電気的に接続された配
線を有する絶縁性基板と、 前記配線と電気的に接続されており検査用の電源電圧又
は信号が入力される外部電極と、 前記保持板に保持された半導体ウェハの温度を検出する
温度検出手段とを備えていることを特徴とする半導体ウ
ェハ収納器。4. A holding plate for holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and a plurality of integrated circuit terminals which are provided so as to face said holding plate and electrically correspond to said plurality of integrated circuit terminals. A probe sheet having a plurality of probe terminals connected to, and an insulating substrate provided on the opposite side of the holding plate with respect to the probe sheet, and having a wiring electrically connected to the plurality of probe terminals, An external electrode electrically connected to the wiring and to which a power supply voltage or a signal for inspection is input, and a temperature detection unit for detecting the temperature of the semiconductor wafer held by the holding plate are provided. A semiconductor wafer container.
積回路端子を有する半導体ウェハを保持する保持板と、 前記保持板と対向するように設けられ、対応する前記複
数の集積回路端子と電気的に接続される複数のプローブ
端子を有するプローブシートと、 前記プローブシートに対して前記保持板と反対側に設け
られ、前記複数のプローブ端子と電気的に接続された第
１の配線を有する絶縁性基板と、 前記絶縁性基板に対して前記保持板と反対側に設けら
れ、前記第１の配線と電気的に接続された第２の配線を
有する押圧板と、 前記保持板と前記押圧板との間に設けられ、前記保持板
と前記押圧板との間に密封空間を形成する弾性を有する
シール材と、 前記保持板と前記プローブシートとが互いに接近して前
記保持板に保持された半導体ウェハの各集積回路端子と
前記プローブシートの各プローブ端子とが電気的に接続
されるように前記密封空間を減圧する減圧手段と、 前記第２の配線と電気的に接続されており検査用の電源
電圧又は信号が入力される外部電極とを備えていること
を特徴とする半導体ウェハ収納器。5. A holding plate for holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and a plurality of integrated circuit terminals provided so as to face said holding plate and electrically corresponding to said plurality of integrated circuit terminals. A probe sheet having a plurality of probe terminals connected to the probe sheet, and an insulating property having a first wiring provided on the opposite side of the probe sheet from the holding plate and electrically connected to the plurality of probe terminals. A substrate, a pressing plate provided on the opposite side of the insulating substrate from the holding plate, and having a second wiring electrically connected to the first wiring, the holding plate and the pressing plate And a sealing material having elasticity that forms a sealed space between the holding plate and the pressing plate, and a semiconductor held by the holding plate in close proximity to the holding plate and the probe sheet. C (C) Decompression means for decompressing the sealed space so that each integrated circuit terminal of the probe and each probe terminal of the probe sheet are electrically connected, and electrically connected to the second wiring for inspection. A semiconductor wafer container, comprising: an external electrode to which a power supply voltage or a signal is input.
積回路端子を有する半導体ウェハを保持する保持板と、 前記保持板と対向するように設けられ、対応する前記複
数の集積回路端子と電気的に接続される複数のプローブ
端子を有するプローブシートと、 前記プローブシートに対して前記保持板と反対側に設け
られ、前記複数のプローブ端子と電気的に接続された配
線を有する絶縁性基板と、 前記絶縁性基板に対して前記保持板と反対側に設けられ
た剛性板と、 前記絶縁性基板と前記剛性板との間に設けられた、弾性
体からなる押圧袋と、 前記保持板と前記剛性板とを両者の間に前記押圧袋が介
在した状態で固定する固定手段と、 前記保持板、プローブシート、絶縁性基板、剛性板、押
圧袋及び前記固定手段を収納するケーシングと、 前記保持板と前記プローブシートとが互いに接近して前
記保持板に保持された半導体ウェハの各集積回路端子と
前記プローブシートの各プローブ端子とが電気的に接続
されるように、前記ケーシング内を減圧して前記押圧袋
を膨張させる減圧手段と、 前記配線と電気的に接続されており検査用の電源電圧又
は信号が入力される外部電極とを備えていることを特徴
とする半導体ウェハ収納器。6. A holding plate for holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip, and a plurality of integrated circuit terminals which are provided so as to face said holding plate and electrically correspond to said plurality of integrated circuit terminals. A probe sheet having a plurality of probe terminals connected to, and an insulating substrate provided on the opposite side of the holding plate with respect to the probe sheet, and having a wiring electrically connected to the plurality of probe terminals, A rigid plate provided on the side opposite to the holding plate with respect to the insulating substrate, a pressing bag made of an elastic body provided between the insulating substrate and the rigid plate, the holding plate and the A fixing means for fixing the rigid plate in a state in which the pressing bag is interposed therebetween, a casing for accommodating the holding plate, the probe sheet, the insulating substrate, the rigid plate, the pressing bag and the fixing means, The holding plate and the probe sheet are close to each other, so that each integrated circuit terminal of the semiconductor wafer held by the holding plate and each probe terminal of the probe sheet are electrically connected, the inside of the casing A semiconductor wafer container, comprising: a decompressing means for decompressing and inflating the pressing bag; and an external electrode electrically connected to the wiring and to which a power supply voltage for inspection or a signal is input. .
部に連通させる連通手段をさらに備えていることを特徴
とする請求項６に記載の半導体ウェハ収納器。7. The semiconductor wafer container according to claim 6, further comprising a communicating means for communicating the inside of the pressing bag with the outside of the casing.
温度を制御する温度制御手段をさらに備えていることを
特徴とする請求項１〜７のいずれか１項に記載の半導体
ウェハ収納器。8. The semiconductor wafer container according to claim 1, further comprising temperature control means for controlling the temperature of the semiconductor wafer held by the holding plate.
保持板本体に固定する手段を有していることを特徴とす
る請求項１〜８のいずれか１項に記載の半導体ウェハ収
納容器。9. The semiconductor wafer storage container according to claim 1, wherein the holding plate has means for sucking a semiconductor wafer and fixing it to the holding plate body. .
端子と複数のプローブ端子とを接続させる接続装置であ
って、 ケーシングと、 前記ケーシング内に移動可能に設けられ、前記ケーシン
グ内を第１の領域と第２の領域とに区画する仕切板と、 前記第１の領域に設けられ、前記半導体ウェハを保持す
る保持板と、 前記第１の領域に前記保持板と対向するように設けら
れ、前記複数のプローブ端子を有する絶縁性基板と、 前記仕切板が前記第１の領域の方へ移動して、前記絶縁
性基板の各プローブ端子と前記保持板に保持された半導
体ウェハの各検査用集積回路端子とが電気的に接続され
るように、前記第２の領域の圧力を前記第１の領域の圧
力よりも高くさせる圧力制御手段とを備えていることを
特徴とする接続装置。10. A connection device for connecting a plurality of integrated circuit terminals for inspection of a semiconductor wafer and a plurality of probe terminals, comprising: a casing; A partition plate that is divided into a region and a second region; a holding plate that is provided in the first region and holds the semiconductor wafer; and a holding plate that is provided in the first region so as to face the holding plate, An insulative substrate having the plurality of probe terminals, and the partition plate is moved toward the first region to inspect each probe terminal of the insulative substrate and the semiconductor wafer held by the holding plate. A connection device, comprising: pressure control means for making the pressure in the second region higher than the pressure in the first region so as to be electrically connected to the integrated circuit terminal.
端子とプローブシートの複数のプローブ端子とを接続さ
せる接続方法であって、 前記半導体ウェハを、周縁部に弾性シール材を有する保
持板の中央部に保持させる第１の工程と、 前記プローブシートを前記半導体ウェハの上に、前記各
プローブ端子と前記各検査用集積回路端子とが対向する
ように配置する第２の工程と、 前記保持板の弾性シール材の上に押圧板を配置して、前
記保持板、弾性シール材及び押圧板により密封空間を形
成する第３の工程と、 前記保持板と前記押圧板とが互いに接近して前記各プロ
ーブ端子と前記各検査用集積回路端子とが電気的に接続
されるように前記密封空間を減圧する第４の工程とを備
えていることを特徴とする接続方法。11. A connection method for connecting a plurality of integrated circuit terminals for inspection of a semiconductor wafer and a plurality of probe terminals of a probe sheet, wherein the semiconductor wafer has a central portion of a holding plate having an elastic sealing material at a peripheral portion thereof. A first step of holding the probe sheet on the semiconductor wafer; a second step of arranging the probe sheet on the semiconductor wafer so that the probe terminals and the inspection integrated circuit terminals face each other; A third step of disposing a pressing plate on the elastic sealing material, and forming a sealed space by the holding plate, the elastic sealing material, and the pressing plate; and the holding plate and the pressing plate approaching each other. And a fourth step of decompressing the sealed space so that each probe terminal and each integrated circuit terminal for inspection are electrically connected.
間に、前記各検査用集積回路端子と前記各プローブ端子
とが接触するように、前記保持板及び押圧板のうちの少
なくとも一方を予め押圧する工程をさらに備えているこ
とを特徴とする請求項１１に記載の接続方法。12. At least one of the holding plate and the pressing plate so that the inspection integrated circuit terminals and the probe terminals are in contact with each other between the second step and the third step. The connection method according to claim 11, further comprising a step of pressing one side in advance.
集積回路端子を有する半導体ウェハを保持板に保持させ
る第１の工程と、 複数のプローブ端子を有するプローブシートを前記半導
体ウェハの上に、前記各プローブ端子と前記各集積回路
端子とが電気的に接続されるように配置する第２の工程
と、 前記各プローブ端子及び検査用の電源電圧又は信号が入
力される外部電極とそれぞれ電気的に接続される配線を
有する絶縁性基板を、前記各プローブ端子と前記外部電
極とが前記配線を介して電気的に接続されるように配置
する第３の工程と、 前記外部電極に電源電圧又は信号を入力することによ
り、前記電源電圧又は信号を前記配線及び複数のプロー
ブ端子を介して前記集積回路端子に入力する第４の工程
とを備えていることを特徴とする半導体集積回路の検査
方法。13. A first step of holding a semiconductor wafer having a plurality of integrated circuit terminals for inspecting a semiconductor chip on a holding plate, and a probe sheet having a plurality of probe terminals on the semiconductor wafer, A second step of arranging each probe terminal and each integrated circuit terminal so as to be electrically connected, and each probe terminal and an external electrode to which a power supply voltage or a signal for inspection is input, respectively. A third step of arranging an insulating substrate having wirings to be connected so that the probe terminals and the external electrodes are electrically connected to each other via the wirings; And a fourth step of inputting the power supply voltage or signal to the integrated circuit terminal via the wiring and a plurality of probe terminals. Inspection method of semiconductor integrated circuit.
された半導体ウェハを所定の温度に加熱する工程を有し
ていることを特徴とする請求項１３に記載の半導体集積
回路の検査方法。14. The inspection of a semiconductor integrated circuit according to claim 13, wherein the first step includes a step of heating the semiconductor wafer held by the holding plate to a predetermined temperature. Method.
された半導体ウェハを所定の温度に加熱する工程を有し
ていることを特徴とする請求項１３に記載の半導体集積
回路の検査方法。15. The inspection of the semiconductor integrated circuit according to claim 13, wherein the fourth step includes a step of heating the semiconductor wafer held by the holding plate to a predetermined temperature. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30859494A JP2925964B2 (en) | 1994-04-21 | 1994-12-13 | Semiconductor wafer container and method of inspecting semiconductor integrated circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310894 | 1994-04-21 | ||
| JP6-83108 | 1994-04-21 | ||
| JP30859494A JP2925964B2 (en) | 1994-04-21 | 1994-12-13 | Semiconductor wafer container and method of inspecting semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH085666A true JPH085666A (en) | 1996-01-12 |
| JP2925964B2 JP2925964B2 (en) | 1999-07-28 |
Family
ID=26424174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30859494A Expired - Lifetime JP2925964B2 (en) | 1994-04-21 | 1994-12-13 | Semiconductor wafer container and method of inspecting semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925964B2 (en) |
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09281181A (en) * | 1996-04-17 | 1997-10-31 | Matsushita Electron Corp | Apparatus for inspecting semiconductor device |
| EP0915499A2 (en) * | 1997-11-05 | 1999-05-12 | Tokyo Electron Limited | Semiconductor wafer holding apparatus and semiconductor wafer storage chamber |
| US5999268A (en) * | 1996-10-18 | 1999-12-07 | Tokyo Electron Limited | Apparatus for aligning a semiconductor wafer with an inspection contactor |
| EP1018023A1 (en) * | 1997-02-11 | 2000-07-12 | Micron Technology, Inc. | Probe card and system for testing wafers |
| US6205652B1 (en) | 1998-06-02 | 2001-03-27 | Tokyo Electron Limited | Vacuum coupling system |
| US6239602B1 (en) | 1998-06-02 | 2001-05-29 | Tokyo Electron Limited | Temperature managing apparatus for multi-stage container |
| US6268740B1 (en) | 1998-05-20 | 2001-07-31 | Tokyo Electron Limited | System for testing semiconductor device formed on semiconductor wafer |
| US6307390B1 (en) | 1998-04-13 | 2001-10-23 | Tokyo Electron Limited | Aligner and method for inspecting semiconductor wafer using shell |
| US6340895B1 (en) | 1999-07-14 | 2002-01-22 | Aehr Test Systems, Inc. | Wafer-level burn-in and test cartridge |
| WO2001004643A3 (en) * | 1999-07-14 | 2002-04-18 | Aehr Test Systems | Wafer-level burn-in and test cartridge and methods |
| US6466046B1 (en) | 1998-12-18 | 2002-10-15 | Fujitsu Limited | Contactor for semiconductor devices, a testing apparatus using such contactor, a testing method using such contactor, and a method of cleaning such contactor |
| JP2003504889A (en) * | 1999-07-14 | 2003-02-04 | エイアー テスト システムズ | Wafer level burn-in and electrical test apparatus and method |
| US6562636B1 (en) | 1999-07-14 | 2003-05-13 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US6580283B1 (en) | 1999-07-14 | 2003-06-17 | Aehr Test Systems | Wafer level burn-in and test methods |
| US6798224B1 (en) | 1997-02-11 | 2004-09-28 | Micron Technology, Inc. | Method for testing semiconductor wafers |
| US6914275B2 (en) | 2002-05-06 | 2005-07-05 | Micron Technology, Inc. | Semiconductor component with electrical characteristic adjustment circuitry |
| US6969622B1 (en) | 2001-02-09 | 2005-11-29 | Jsr Corporation | Anisotropically conductive connector, its manufacture method and probe member |
| JP2008541415A (en) * | 2005-04-27 | 2008-11-20 | エイアー テスト システムズ | Apparatus for testing electronic devices |
| JP2009004662A (en) * | 2007-06-22 | 2009-01-08 | Japan Electronic Materials Corp | Semiconductor testing method and semiconductor tester |
| US8400182B2 (en) | 2009-10-23 | 2013-03-19 | Panasonic Corporation | Wafer inspection device and semiconductor wafer inspection method using the same |
| US8410807B2 (en) | 2008-04-25 | 2013-04-02 | Advantest Corporation | Test system and probe apparatus |
| US8513962B2 (en) | 2009-08-07 | 2013-08-20 | Advantest Corporation | Wafer tray and test apparatus |
| US8659312B2 (en) | 2009-09-25 | 2014-02-25 | Panasonic Corporation | Probe card and semiconductor wafer inspection method using the same |
| JP2014119450A (en) * | 2012-12-17 | 2014-06-30 | Princo Corp | Test device and test method therefor |
| JP5858312B1 (en) * | 2014-07-25 | 2016-02-10 | 株式会社東京精密 | Probing apparatus and probe contact method |
| JP2016095216A (en) * | 2014-11-14 | 2016-05-26 | 三菱電機株式会社 | Semiconductor inspection device and semiconductor inspection method |
| US9368232B2 (en) | 2013-03-07 | 2016-06-14 | Qualcomm Incorporated | Magnetic automatic test equipment (ATE) memory tester device and method employing temperature control |
| JP2017041640A (en) * | 2007-04-05 | 2017-02-23 | エイアー テスト システムズ | Electronics tester with valve integrally formed in component of portable pack |
| CN108254593A (en) * | 2016-12-28 | 2018-07-06 | 致茂电子(苏州)有限公司 | absorption type test device |
| JP2019507333A (en) * | 2016-01-08 | 2019-03-14 | エイアー テスト システムズ | Method and system for thermal control of equipment in electronic test equipment |
| CN113759238A (en) * | 2021-10-12 | 2021-12-07 | 云南保利天同水下装备科技有限公司 | Circuit board protection device for high-low temperature damp-heat test and processing method thereof |
| US11448695B2 (en) | 2007-12-19 | 2022-09-20 | Aehr Test Systems | System for testing an integrated circuit of a device and its method of use |
| US11592465B2 (en) | 2009-03-25 | 2023-02-28 | Aehr Test Systems | Pressure relief valve |
| US11635459B2 (en) | 2017-03-03 | 2023-04-25 | Aehr Test Systems | Electronics tester |
| US11835575B2 (en) | 2020-10-07 | 2023-12-05 | Aehr Test Systems | Electronics tester |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3891798B2 (en) | 2001-06-19 | 2007-03-14 | 松下電器産業株式会社 | Probe device |
-
1994
- 1994-12-13 JP JP30859494A patent/JP2925964B2/en not_active Expired - Lifetime
Cited By (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09281181A (en) * | 1996-04-17 | 1997-10-31 | Matsushita Electron Corp | Apparatus for inspecting semiconductor device |
| US5999268A (en) * | 1996-10-18 | 1999-12-07 | Tokyo Electron Limited | Apparatus for aligning a semiconductor wafer with an inspection contactor |
| US6798224B1 (en) | 1997-02-11 | 2004-09-28 | Micron Technology, Inc. | Method for testing semiconductor wafers |
| US7250780B2 (en) | 1997-02-11 | 2007-07-31 | Micron Technology, Inc. | Probe card for semiconductor wafers having mounting plate and socket |
| EP1018023A1 (en) * | 1997-02-11 | 2000-07-12 | Micron Technology, Inc. | Probe card and system for testing wafers |
| EP1018023A4 (en) * | 1997-02-11 | 2003-07-23 | Micron Technology Inc | Probe card and system for testing wafers |
| EP0915499A2 (en) * | 1997-11-05 | 1999-05-12 | Tokyo Electron Limited | Semiconductor wafer holding apparatus and semiconductor wafer storage chamber |
| US6084215A (en) * | 1997-11-05 | 2000-07-04 | Tokyo Electron Limited | Semiconductor wafer holder with spring-mounted temperature measurement apparatus disposed therein |
| EP0915499A3 (en) * | 1997-11-05 | 2004-06-02 | Tokyo Electron Limited | Semiconductor wafer holding apparatus and semiconductor wafer storage chamber |
| US6307390B1 (en) | 1998-04-13 | 2001-10-23 | Tokyo Electron Limited | Aligner and method for inspecting semiconductor wafer using shell |
| US6268740B1 (en) | 1998-05-20 | 2001-07-31 | Tokyo Electron Limited | System for testing semiconductor device formed on semiconductor wafer |
| US6239602B1 (en) | 1998-06-02 | 2001-05-29 | Tokyo Electron Limited | Temperature managing apparatus for multi-stage container |
| US6205652B1 (en) | 1998-06-02 | 2001-03-27 | Tokyo Electron Limited | Vacuum coupling system |
| US6466046B1 (en) | 1998-12-18 | 2002-10-15 | Fujitsu Limited | Contactor for semiconductor devices, a testing apparatus using such contactor, a testing method using such contactor, and a method of cleaning such contactor |
| US6781395B2 (en) | 1998-12-18 | 2004-08-24 | Fujitsu Limited | Contactor for semiconductor devices, a testing apparatus using such contactor, a testing method using such contactor, and a method of cleaning such contactor |
| US6603325B2 (en) | 1998-12-18 | 2003-08-05 | Fujitsu Limited | Contactor for semiconductor devices, a testing apparatus using such contactor, a testing method using such contactor, and a method of cleaning such contactor |
| US7619428B2 (en) | 1999-07-14 | 2009-11-17 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US7541822B2 (en) | 1999-07-14 | 2009-06-02 | Aehr Test Systems | Wafer burn-in and text employing detachable cartridge |
| US6562636B1 (en) | 1999-07-14 | 2003-05-13 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US6682945B2 (en) | 1999-07-14 | 2004-01-27 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US6556032B2 (en) | 1999-07-14 | 2003-04-29 | Aehr Test Systems | Wafer-burn-in and test employing detachable cartridge |
| EP1445620A1 (en) * | 1999-07-14 | 2004-08-11 | Aehr Test Systems, Inc. | Wafer-level burn-in or testing method using a burn-in or test cartridge |
| JP2003504890A (en) * | 1999-07-14 | 2003-02-04 | エイアー テスト システムズ | Wafer level burn-in and test cartridge and method |
| JP2003504889A (en) * | 1999-07-14 | 2003-02-04 | エイアー テスト システムズ | Wafer level burn-in and electrical test apparatus and method |
| US7928754B2 (en) | 1999-07-14 | 2011-04-19 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US6580283B1 (en) | 1999-07-14 | 2003-06-17 | Aehr Test Systems | Wafer level burn-in and test methods |
| US7088117B2 (en) | 1999-07-14 | 2006-08-08 | Aehr Test System | Wafer burn-in and test employing detachable cartridge |
| WO2001004643A3 (en) * | 1999-07-14 | 2002-04-18 | Aehr Test Systems | Wafer-level burn-in and test cartridge and methods |
| US6340895B1 (en) | 1999-07-14 | 2002-01-22 | Aehr Test Systems, Inc. | Wafer-level burn-in and test cartridge |
| US6969622B1 (en) | 2001-02-09 | 2005-11-29 | Jsr Corporation | Anisotropically conductive connector, its manufacture method and probe member |
| US6914275B2 (en) | 2002-05-06 | 2005-07-05 | Micron Technology, Inc. | Semiconductor component with electrical characteristic adjustment circuitry |
| US11860221B2 (en) | 2005-04-27 | 2024-01-02 | Aehr Test Systems | Apparatus for testing electronic devices |
| JP2008541415A (en) * | 2005-04-27 | 2008-11-20 | エイアー テスト システムズ | Apparatus for testing electronic devices |
| US10718808B2 (en) | 2007-04-05 | 2020-07-21 | Aehr Test Systems | Electronics tester with current amplification |
| US10976362B2 (en) | 2007-04-05 | 2021-04-13 | Aehr Test Systems | Electronics tester with power saving state |
| US10151793B2 (en) | 2007-04-05 | 2018-12-11 | Aehr Test Systems | Electronics tester with double-spiral thermal control passage in a thermal chuck |
| US9857418B2 (en) | 2007-04-05 | 2018-01-02 | Aehr Test Systems | Electronics tester with group and individual current configurations |
| JP2017041640A (en) * | 2007-04-05 | 2017-02-23 | エイアー テスト システムズ | Electronics tester with valve integrally formed in component of portable pack |
| JP2009004662A (en) * | 2007-06-22 | 2009-01-08 | Japan Electronic Materials Corp | Semiconductor testing method and semiconductor tester |
| US11448695B2 (en) | 2007-12-19 | 2022-09-20 | Aehr Test Systems | System for testing an integrated circuit of a device and its method of use |
| US8410807B2 (en) | 2008-04-25 | 2013-04-02 | Advantest Corporation | Test system and probe apparatus |
| US11592465B2 (en) | 2009-03-25 | 2023-02-28 | Aehr Test Systems | Pressure relief valve |
| US11977098B2 (en) | 2009-03-25 | 2024-05-07 | Aehr Test Systems | System for testing an integrated circuit of a device and its method of use |
| US8513962B2 (en) | 2009-08-07 | 2013-08-20 | Advantest Corporation | Wafer tray and test apparatus |
| US8659312B2 (en) | 2009-09-25 | 2014-02-25 | Panasonic Corporation | Probe card and semiconductor wafer inspection method using the same |
| US8400182B2 (en) | 2009-10-23 | 2013-03-19 | Panasonic Corporation | Wafer inspection device and semiconductor wafer inspection method using the same |
| US8638118B2 (en) | 2009-10-23 | 2014-01-28 | Panasonic Corporation | Wafer inspection device |
| US9182443B2 (en) | 2012-12-17 | 2015-11-10 | Princo Middle East Fze | Testing device and testing method thereof |
| JP2014119450A (en) * | 2012-12-17 | 2014-06-30 | Princo Corp | Test device and test method therefor |
| US9368232B2 (en) | 2013-03-07 | 2016-06-14 | Qualcomm Incorporated | Magnetic automatic test equipment (ATE) memory tester device and method employing temperature control |
| JP2016054319A (en) * | 2014-07-25 | 2016-04-14 | 株式会社東京精密 | Probing device and probe contact method |
| JP5858312B1 (en) * | 2014-07-25 | 2016-02-10 | 株式会社東京精密 | Probing apparatus and probe contact method |
| JP2016095216A (en) * | 2014-11-14 | 2016-05-26 | 三菱電機株式会社 | Semiconductor inspection device and semiconductor inspection method |
| US11209497B2 (en) | 2016-01-08 | 2021-12-28 | Aehr Test Systems | Method and system for thermal control of devices in an electronics tester |
| JP2022082613A (en) * | 2016-01-08 | 2022-06-02 | エイアー テスト システムズ | Method and system for thermal control of devices in electronics tester |
| JP2019507333A (en) * | 2016-01-08 | 2019-03-14 | エイアー テスト システムズ | Method and system for thermal control of equipment in electronic test equipment |
| CN108254593B (en) * | 2016-12-28 | 2020-02-18 | 致茂电子(苏州)有限公司 | Adsorption type testing device |
| CN108254593A (en) * | 2016-12-28 | 2018-07-06 | 致茂电子(苏州)有限公司 | absorption type test device |
| US11635459B2 (en) | 2017-03-03 | 2023-04-25 | Aehr Test Systems | Electronics tester |
| US11821940B2 (en) | 2017-03-03 | 2023-11-21 | Aehr Test Systems | Electronics tester |
| US11835575B2 (en) | 2020-10-07 | 2023-12-05 | Aehr Test Systems | Electronics tester |
| CN113759238A (en) * | 2021-10-12 | 2021-12-07 | 云南保利天同水下装备科技有限公司 | Circuit board protection device for high-low temperature damp-heat test and processing method thereof |
| CN113759238B (en) * | 2021-10-12 | 2024-01-30 | 云南保利天同水下装备科技有限公司 | Circuit board protection device for high-low temperature damp-heat test and processing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2925964B2 (en) | 1999-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2925964B2 (en) | Semiconductor wafer container and method of inspecting semiconductor integrated circuit | |
| KR0140034B1 (en) | Semiconductor wafer case, connection method and apparatus, and inspection method for semiconductor integrated circuit, probe card, and its manufacturing method | |
| US7195503B2 (en) | Electrical contactor, especially wafer level contactor, using fluid pressure | |
| TW523849B (en) | Inspection device and manufacturing method for semiconductor integrated circuit device | |
| US5172050A (en) | Micromachined semiconductor probe card | |
| US5408190A (en) | Testing apparatus having substrate interconnect for discrete die burn-in for nonpackaged die | |
| US6677776B2 (en) | Method and system having switching network for testing semiconductor components on a substrate | |
| US5757199A (en) | Test carrier for semiconductor integrated circuit and method of testing semiconductor integrated circuit | |
| JPH07115113A (en) | Semiconductor wafer testing device and testing method | |
| JP2008101944A (en) | Supporting member for inspection, inspection device and inspection method | |
| US6410354B1 (en) | Semiconductor substrate test device and method | |
| KR102215404B1 (en) | Intermediate connection member and inspection apparatus | |
| KR102163321B1 (en) | Probe Card and Manufacturing Method thereof | |
| JP2001203244A (en) | Inspection method and device of semiconductor integrated circuit, and aligning device | |
| US7274196B2 (en) | Apparatus and method for testing electrical characteristics of semiconductor workpiece | |
| US6828812B2 (en) | Test apparatus for testing semiconductor dice including substrate with penetration limiting contacts for making electrical connections | |
| JP3535728B2 (en) | Inspection equipment for semiconductor integrated circuits | |
| JP3827427B2 (en) | Inspection method of semiconductor integrated circuit | |
| US6720574B2 (en) | Method of testing a semiconductor chip | |
| JP3260309B2 (en) | Probe card | |
| KR20070010972A (en) | Socket and contactor | |
| JPH0720150A (en) | Probe card and tester employing it | |
| JPH04302448A (en) | Collective inspection method for semiconductor device | |
| JPH07318587A (en) | Probe card |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110507 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110507 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120507 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120507 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130507 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130507 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |