JPH0856362A - 動画像圧縮回路のキャッシュメモリにアドレス指定するための装置、動画像を圧縮する方法、およびキャッシュメモリにアドレス指定する方法 - Google Patents
動画像圧縮回路のキャッシュメモリにアドレス指定するための装置、動画像を圧縮する方法、およびキャッシュメモリにアドレス指定する方法Info
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- JPH0856362A JPH0856362A JP7102197A JP10219795A JPH0856362A JP H0856362 A JPH0856362 A JP H0856362A JP 7102197 A JP7102197 A JP 7102197A JP 10219795 A JP10219795 A JP 10219795A JP H0856362 A JPH0856362 A JP H0856362A
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
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- G06T2207/10016—Video; Image sequence
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Processing (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 動画像圧縮回路のキャッシュメモリにアドレ
ス指定するためのデバイスを提供する。 【構成】 このデバイスは一連の比較を行ない、現在の
画像の画素の現在のウィンドウの、前の画像の基準ウィ
ンドウに関する動きを予測し、大きさの等しい４つの物
理セグメントに分割された第１のキャッシュメモリを含
む。各物理セグメントは、基準ウィンドウの１つの半マ
クロブロック、および第１のキャッシュメモリにアドレ
ス指定するための回路を含むように適応され、アドレス
指定は、偶数ランクの現在のウィンドウに関する動き予
測に対してと、奇数ランクの現在のウィンドウに関する
動き予測に対してとは異なるように行なわれる。
ス指定するためのデバイスを提供する。 【構成】 このデバイスは一連の比較を行ない、現在の
画像の画素の現在のウィンドウの、前の画像の基準ウィ
ンドウに関する動きを予測し、大きさの等しい４つの物
理セグメントに分割された第１のキャッシュメモリを含
む。各物理セグメントは、基準ウィンドウの１つの半マ
クロブロック、および第１のキャッシュメモリにアドレ
ス指定するための回路を含むように適応され、アドレス
指定は、偶数ランクの現在のウィンドウに関する動き予
測に対してと、奇数ランクの現在のウィンドウに関する
動き予測に対してとは異なるように行なわれる。
Description
【０００１】
【発明の分野】この発明は、テレビ画像といった動画像
を圧縮するための回路に関し、より特定的には、そのよ
うな回路に含まれるキャッシュメモリを使用して、現在
の画像部分を前の画像におけるその周囲と比較して画像
部分の動き予測を行なうことに関する。
を圧縮するための回路に関し、より特定的には、そのよ
うな回路に含まれるキャッシュメモリを使用して、現在
の画像部分を前の画像におけるその周囲と比較して画像
部分の動き予測を行なうことに関する。
【０００２】
【関連技術の説明】動画像圧縮回路は、画像を符号化す
るために使用され、伝送される情報量を最小限とするこ
とにより画像をテレビ伝送において伝送できるようにす
るものである。この回路により達成される圧縮は、とり
わけ２つの連続する画像の部分の間の動き予測を実行す
る操作を含む。この動き予測により符号化が可能とな
り、したがって前の画像に既に存在する現在の画像部分
に対しこれらの部分に関連する動きベクトルのみを伝送
することができる。各動きベクトルは、前の画像部分と
現在の画像の対応する部分との間の動きを特徴付けるも
のである。
るために使用され、伝送される情報量を最小限とするこ
とにより画像をテレビ伝送において伝送できるようにす
るものである。この回路により達成される圧縮は、とり
わけ２つの連続する画像の部分の間の動き予測を実行す
る操作を含む。この動き予測により符号化が可能とな
り、したがって前の画像に既に存在する現在の画像部分
に対しこれらの部分に関連する動きベクトルのみを伝送
することができる。各動きベクトルは、前の画像部分と
現在の画像の対応する部分との間の動きを特徴付けるも
のである。
【０００３】この目的のために、たとえばビデオカメラ
から提供される画像は、“マクロブロック”と称される
画像部分に分割される。これらのマクロブロックは一般
的に、画像の正方形の区画に対応し、各正方形は１６×
１６画素の大きさを有する。実際、画像はビデオメモリ
内にラインごとにシーケンシャルに記憶される。このよ
うにして記憶された画素は、このビデオメモリから、画
像の正方形部分に対応する画素ブロックにより抽出され
る。これらの画素ブロック、またはマクロブロックは、
キャッシュメモリ内に記憶され、考慮されたマクロブロ
ックの動きベクトルを決定するために特に設計された計
算プロセッサにより使用される。計算プロセッサは画像
の同じマクロブロックに対する一連の比較を実行するた
め、キャッシュメモリが必要である。したがって、ビデ
オメモリにアクセスするための操作数が減少し、画像の
処理速度が増大する。
から提供される画像は、“マクロブロック”と称される
画像部分に分割される。これらのマクロブロックは一般
的に、画像の正方形の区画に対応し、各正方形は１６×
１６画素の大きさを有する。実際、画像はビデオメモリ
内にラインごとにシーケンシャルに記憶される。このよ
うにして記憶された画素は、このビデオメモリから、画
像の正方形部分に対応する画素ブロックにより抽出され
る。これらの画素ブロック、またはマクロブロックは、
キャッシュメモリ内に記憶され、考慮されたマクロブロ
ックの動きベクトルを決定するために特に設計された計
算プロセッサにより使用される。計算プロセッサは画像
の同じマクロブロックに対する一連の比較を実行するた
め、キャッシュメモリが必要である。したがって、ビデ
オメモリにアクセスするための操作数が減少し、画像の
処理速度が増大する。
【０００４】動き予測を行なうため、計算プロセッサ
は、現在の画像の考慮されたマクロブロックの画素と、
前の画像の対応するマクロブロックを取囲む画素とを利
用する。計算プロセッサは、前の画像における基準ウィ
ンドウを構成する、前の画像の隣接するマクロブロック
の画素を少なくとも部分的に用いることにより、現在の
ウィンドウを構成する現在の画像の各マクロブロックを
シーケンシャルに処理する。第１のキャッシュメモリは
現在のウィンドウを含み、第２のキャッシュメモリは、
前の画像における現在のウィンドウの画素に加え、すべ
ての方向においてシーケンシャルに隣接する前の画像の
マクロブロック画素の部分を含むさらに大きな基準ウィ
ンドウを含む。
は、現在の画像の考慮されたマクロブロックの画素と、
前の画像の対応するマクロブロックを取囲む画素とを利
用する。計算プロセッサは、前の画像における基準ウィ
ンドウを構成する、前の画像の隣接するマクロブロック
の画素を少なくとも部分的に用いることにより、現在の
ウィンドウを構成する現在の画像の各マクロブロックを
シーケンシャルに処理する。第１のキャッシュメモリは
現在のウィンドウを含み、第２のキャッシュメモリは、
前の画像における現在のウィンドウの画素に加え、すべ
ての方向においてシーケンシャルに隣接する前の画像の
マクロブロック画素の部分を含むさらに大きな基準ウィ
ンドウを含む。
【０００５】キャッシュメモリは従来、考慮されたマク
ロブロックの動き予測のための各一連の比較の前に、現
在のウィンドウと基準ウィンドウとをキャッシュメモリ
にローディングすることにより、アドレス指定される。
ロブロックの動き予測のための各一連の比較の前に、現
在のウィンドウと基準ウィンドウとをキャッシュメモリ
にローディングすることにより、アドレス指定される。
【０００６】上記のアプリケーションに加えこの発明は
より包括的に、互いにシーケンシャルな関係を有するい
くつかの組の値を必要とするプロセスにおいてキャッシ
ュメモリを使用することに関する。この発明はより特定
的に、一連の操作が２組の値に対して実行されねばなら
ないプロセスに応用される。第１の組は現在の値の組に
対応し、第２の組は基準値の組に対応し、基準組の少な
くとも一部は現在の値の次の組に関連する一連の操作の
ために使用される。
より包括的に、互いにシーケンシャルな関係を有するい
くつかの組の値を必要とするプロセスにおいてキャッシ
ュメモリを使用することに関する。この発明はより特定
的に、一連の操作が２組の値に対して実行されねばなら
ないプロセスに応用される。第１の組は現在の値の組に
対応し、第２の組は基準値の組に対応し、基準組の少な
くとも一部は現在の値の次の組に関連する一連の操作の
ために使用される。
【０００７】
【発明の概要】この発明の目的は、上記のようなプロセ
スを用いて、基準値を記憶するキャッシュメモリのロー
ディング時間を最小とすることである。
スを用いて、基準値を記憶するキャッシュメモリのロー
ディング時間を最小とすることである。
【０００８】この目的を達成するために、この発明の１
つの例示的な実施例で、動画像圧縮回路のキャッシュメ
モリにアドレス指定するためのデバイスが提供され、一
連の比較を行ない、前の画像に取込まれた基準ウィンド
ウに関する現在の画像の画素の現在のウィンドウの動き
を予測する。アドレス指定デバイスは、同じ大きさの４
つの物理セグメントに分割された第１のキャッシュメモ
リを含み、各物理セグメントは基準ウィンドウの１つの
半マクロブロックを含むように適応され、アドレス指定
デバイスはさらにキャッシュメモリにアドレス指定する
ための手段を含む。アドレス指定のための手段は、偶数
ランクの現在のウィンドウに関する動き予測に対し、奇
数ランクの現在のウィンドウに関する動き予測と異なる
操作をする。
つの例示的な実施例で、動画像圧縮回路のキャッシュメ
モリにアドレス指定するためのデバイスが提供され、一
連の比較を行ない、前の画像に取込まれた基準ウィンド
ウに関する現在の画像の画素の現在のウィンドウの動き
を予測する。アドレス指定デバイスは、同じ大きさの４
つの物理セグメントに分割された第１のキャッシュメモ
リを含み、各物理セグメントは基準ウィンドウの１つの
半マクロブロックを含むように適応され、アドレス指定
デバイスはさらにキャッシュメモリにアドレス指定する
ための手段を含む。アドレス指定のための手段は、偶数
ランクの現在のウィンドウに関する動き予測に対し、奇
数ランクの現在のウィンドウに関する動き予測と異なる
操作をする。
【０００９】この発明の実施例に従えば、デバイスはさ
らに、現在のウィンドウを構成する現在の画像の画素の
マクロブロックを含むための第２のキャッシュメモリ
と、各動き予測の前に第２のキャッシュメモリに新しい
現在のウィンドウの画素をローディングするための手段
とを含む。
らに、現在のウィンドウを構成する現在の画像の画素の
マクロブロックを含むための第２のキャッシュメモリ
と、各動き予測の前に第２のキャッシュメモリに新しい
現在のウィンドウの画素をローディングするための手段
とを含む。
【００１０】この発明のさらなる実施例に従えば、デバ
イスはまた、各動き予測の前に、第１のキャッシュメモ
リの４つのセグメントのうち２つにローディングするた
めの手段を含み、基準ウィンドウの最後の２つの半マク
ロブロックは、偶数ランクの動き予測のために最後の２
つのセグメントに、奇数ランクの動き予測のために第１
の２つのセグメントにそれぞれローディングされる。
イスはまた、各動き予測の前に、第１のキャッシュメモ
リの４つのセグメントのうち２つにローディングするた
めの手段を含み、基準ウィンドウの最後の２つの半マク
ロブロックは、偶数ランクの動き予測のために最後の２
つのセグメントに、奇数ランクの動き予測のために第１
の２つのセグメントにそれぞれローディングされる。
【００１１】この発明のさらなる実施例に従えば、デバ
イスはまた、第１の２つのセグメントの内容をそれぞ
れ、偶数ランクの動き予測のために基準ウィンドウの第
１の２つの半マクロブロックに、奇数ランクの動き予測
のために最後の２つの半マクロブロックに割当てること
により、第１のキャッシュメモリを読出すための手段を
含む。最後の２つのセグメントの内容はそれぞれ、偶数
ランクの動き予測のために基準ウィンドウの最後の２つ
のマクロブロックに、奇数ランクの動き予測のために基
準ウィンドウの第１の２つの半マクロブロックに割当て
られる。
イスはまた、第１の２つのセグメントの内容をそれぞ
れ、偶数ランクの動き予測のために基準ウィンドウの第
１の２つの半マクロブロックに、奇数ランクの動き予測
のために最後の２つの半マクロブロックに割当てること
により、第１のキャッシュメモリを読出すための手段を
含む。最後の２つのセグメントの内容はそれぞれ、偶数
ランクの動き予測のために基準ウィンドウの最後の２つ
のマクロブロックに、奇数ランクの動き予測のために基
準ウィンドウの第１の２つの半マクロブロックに割当て
られる。
【００１２】この発明のさらなる例示の実施例では、動
画像を圧縮し、現在の画像の画素のマクロブロックの動
き予測を実行し、前の画像の現在のマクロブロックに加
え前の画像の現在のマクロブロックをシーケンシャルに
取囲む前の画像における２つの半マクロブロックを含め
て、第１のキャッシュメモリに基準ウィンドウを記憶す
るための方法が提供される。動画像圧縮方法はさらに、
第１のキャッシュメモリにアドレス指定するステップを
含み、アドレス指定は偶数ランクの現在のマクロブロッ
クの動き予測に対してと、奇数ランクの現在のマクロブ
ロックの動き予測に対してとは異なる。
画像を圧縮し、現在の画像の画素のマクロブロックの動
き予測を実行し、前の画像の現在のマクロブロックに加
え前の画像の現在のマクロブロックをシーケンシャルに
取囲む前の画像における２つの半マクロブロックを含め
て、第１のキャッシュメモリに基準ウィンドウを記憶す
るための方法が提供される。動画像圧縮方法はさらに、
第１のキャッシュメモリにアドレス指定するステップを
含み、アドレス指定は偶数ランクの現在のマクロブロッ
クの動き予測に対してと、奇数ランクの現在のマクロブ
ロックの動き予測に対してとは異なる。
【００１３】この発明のさらなる実施例に従えば、この
方法は第１のキャッシュメモリを４つの物理セグメント
に分割し、基準ウィンドウを４つの半マクロブロックに
分割し、偶数ランクの動き予測に対して、第１の２つの
物理セグメントを第１の２つの半マクロブロックを含む
ものとし最後の２つの物理セグメントを基準ウィンドウ
の最後の２つの半マクロブロックを含むものとしてアド
レス指定し、奇数ランクの動き予測に対しては、最後の
２つの物理セグメントを第１の２つの半マクロブロック
を含むものとし第１の２つの物理セグメントを基準ウィ
ンドウの最後の２つの半マクロブロックを含むものとし
てアドレス指定するステップを含む。
方法は第１のキャッシュメモリを４つの物理セグメント
に分割し、基準ウィンドウを４つの半マクロブロックに
分割し、偶数ランクの動き予測に対して、第１の２つの
物理セグメントを第１の２つの半マクロブロックを含む
ものとし最後の２つの物理セグメントを基準ウィンドウ
の最後の２つの半マクロブロックを含むものとしてアド
レス指定し、奇数ランクの動き予測に対しては、最後の
２つの物理セグメントを第１の２つの半マクロブロック
を含むものとし第１の２つの物理セグメントを基準ウィ
ンドウの最後の２つの半マクロブロックを含むものとし
てアドレス指定するステップを含む。
【００１４】この発明のさらなる実施例に従えば、この
方法は、各動き予測間に、第２のキャッシュメモリ内に
現在の画像の画素のマクロブロックをローディングし、
第１のキャッシュメモリ内に前の画像の２つの半マクロ
ブロックをローディングするステップを含み、基準ウィ
ンドウのその他の２つの半マクロブロックは現在の画像
のマクロブロックに関連する動き予測のためにローディ
ングされている。
方法は、各動き予測間に、第２のキャッシュメモリ内に
現在の画像の画素のマクロブロックをローディングし、
第１のキャッシュメモリ内に前の画像の２つの半マクロ
ブロックをローディングするステップを含み、基準ウィ
ンドウのその他の２つの半マクロブロックは現在の画像
のマクロブロックに関連する動き予測のためにローディ
ングされている。
【００１５】この発明のさらなる実施例に従えば、この
方法は第１のキャッシュメモリのアドレスの計算プロセ
スを制御するためのステートマシンを利用する。
方法は第１のキャッシュメモリのアドレスの計算プロセ
スを制御するためのステートマシンを利用する。
【００１６】この発明のさらなる例示の実施例では、２
組の値に対する一連の操作を実行するプロセスにおいて
用いられるように設計されたキャッシュメモリにアドレ
ス指定するための方法が提供され、第１の組は現在の値
の組に対応し、第２の組はキャッシュメモリに記憶され
た基準値の組に対応する。次に続く現在の値の組に関連
する一連の操作のために基準組の少なくとも一部が用い
られる。この方法は、偶数ランクの一連の操作に対して
と奇数ランクの一連の操作に対してとは異なるように、
キャッシュメモリにアドレス指定するステップを含む。
組の値に対する一連の操作を実行するプロセスにおいて
用いられるように設計されたキャッシュメモリにアドレ
ス指定するための方法が提供され、第１の組は現在の値
の組に対応し、第２の組はキャッシュメモリに記憶され
た基準値の組に対応する。次に続く現在の値の組に関連
する一連の操作のために基準組の少なくとも一部が用い
られる。この方法は、偶数ランクの一連の操作に対して
と奇数ランクの一連の操作に対してとは異なるように、
キャッシュメモリにアドレス指定するステップを含む。
【００１７】この発明の１つの実施例に従えば、この方
法は、キャッシュメモリを４つの物理セグメントに分割
し、基準値の組を同一の大きさを有する４つの論理サブ
セットに分割するステップを含み、偶数ランクの一連の
操作に対しては、第１の２つの物理セグメントを第１の
２つの論理サブセットを含むものとしておよび最後の２
つの物理セグメントを最後の２つの論理サブセットを含
むものとしてアドレス指定し、奇数ランクの一連の操作
に対しては、最後の２つの物理セグメントを第１の２つ
の論理サブセットを含むものとしおよび第１の２つの物
理セグメントを最後の２つの論理サブセットを含むもの
としてアドレス指定する。
法は、キャッシュメモリを４つの物理セグメントに分割
し、基準値の組を同一の大きさを有する４つの論理サブ
セットに分割するステップを含み、偶数ランクの一連の
操作に対しては、第１の２つの物理セグメントを第１の
２つの論理サブセットを含むものとしておよび最後の２
つの物理セグメントを最後の２つの論理サブセットを含
むものとしてアドレス指定し、奇数ランクの一連の操作
に対しては、最後の２つの物理セグメントを第１の２つ
の論理サブセットを含むものとしおよび第１の２つの物
理セグメントを最後の２つの論理サブセットを含むもの
としてアドレス指定する。
【００１８】この発明に従えば、偶数ランクの動き予測
または一連の比較に対してと奇数ランクの動き予測また
は一連の比較に対してと異なるようにキャッシュメモリ
にアドレス指定することにより、キャッシュメモリのロ
ーディング時間が最小となる。実際、現在のウィンドウ
に関するランク“ｉ”の一連の比較のためにキャッシュ
メモリに記憶された基準ウィンドウの半分の１つは、再
び、次の現在のウィンドウに関連するランクｉ＋１の続
く一連の比較のために用いることができる。関連技術の
ように、各一連の比較の前に基準ウィンドウ全体をロー
ディングすることはもはや必要ではない。各動き予測間
に、このウィンドウの半分の１つをローディングするだ
けで十分であり、この発明は、基準ウィンドウの半分の
各々が２つの連続する一連の比較の間に用いられること
を可能にする。
または一連の比較に対してと奇数ランクの動き予測また
は一連の比較に対してと異なるようにキャッシュメモリ
にアドレス指定することにより、キャッシュメモリのロ
ーディング時間が最小となる。実際、現在のウィンドウ
に関するランク“ｉ”の一連の比較のためにキャッシュ
メモリに記憶された基準ウィンドウの半分の１つは、再
び、次の現在のウィンドウに関連するランクｉ＋１の続
く一連の比較のために用いることができる。関連技術の
ように、各一連の比較の前に基準ウィンドウ全体をロー
ディングすることはもはや必要ではない。各動き予測間
に、このウィンドウの半分の１つをローディングするだ
けで十分であり、この発明は、基準ウィンドウの半分の
各々が２つの連続する一連の比較の間に用いられること
を可能にする。
【００１９】したがって、２つの動き予測の間に、動画
像圧縮回路の第１のキャッシュメモリをローディングす
るのに必要な時間は２分の１に減少する。基準ウィンド
ウ全体、つまり２つのマクロブロックのローディング
は、マクロブロックの第１の行から第２の行への経路、
または新しい画像の最初においてのみ必要である。
像圧縮回路の第１のキャッシュメモリをローディングす
るのに必要な時間は２分の１に減少する。基準ウィンド
ウ全体、つまり２つのマクロブロックのローディング
は、マクロブロックの第１の行から第２の行への経路、
または新しい画像の最初においてのみ必要である。
【００２０】この発明の前述およびその他の目的、特
徴、局面および利点は、以下のこの発明の詳細な説明を
添付の図面と関連付けて参照することにより明らかにな
るであろう。
徴、局面および利点は、以下のこの発明の詳細な説明を
添付の図面と関連付けて参照することにより明らかにな
るであろう。
【００２１】
【詳細な説明】図１に示される例では、現在の画像Ｉ
（ｊ）のｍ×ｎ画素のマトリックスにより構成されるマ
クロブロックＭ（ｉ、ｊ）は現在のウィンドウＣ（ｉ）
を形成し、これに対して比較プロセスが行なわれ前の画
像Ｉ（ｊ−１）に関するこのマクロブロックの動きを予
測しなければならない。指標ｉは画像におけるマクロブ
ロックのシーケンシャルな位置またはランクを指定し、
指標ｊは画像ランクを指定する。マクロブロックＭ
（ｉ、ｊ）はキャッシュメモリ２に記憶される。比較
は、ｎライン２ｍ列のマトリックスから形成される基準
ウィンドウＲ（ｉ）に関して行なわれる。この基準ウィ
ンドウＲ（ｉ）は、前の画像Ｉ（ｊ−１）の２つのマク
ロブロックに対応する。ウィンドウＲ（ｉ）は、マクロ
ブロックＭ（ｉ、ｊ−１）に加えて前の画像Ｉ（ｊ−
１）においてマクロブロックＭ（ｉ、ｊ−１）をシーケ
ンシャルに取囲む、画素の２つの半マクロブロックの等
価物を含む。これら画素はマクロブロックＭ（ｉ−１、
ｊ−１）の第２の半分Ｂ（ｉ−１、ｊ−１）２と、前の
画像Ｉ（ｊ−１）のマクロブロックＭ（ｉ＋１、ｊ−
１）の第１の半分のＢ（ｉ＋１、ｊ−１）１とに対応す
る。基準ウィンドウＲ（ｉ）は、４つの半マクロブロッ
クＢ（ｉ−１、ｊ−１）２、Ｂ（ｉ、ｊ−１）１、Ｂ
（ｉ、ｊ−１）２、Ｂ（ｉ＋１、ｊ−１）１に分割さ
れ、各々はｎラインｍ／２列の画素のマトリックスを含
む。各半マクロブロックは、この目的のために分割され
るキャッシュメモリ１の物理セグメントｓ１、ｓ２、ｓ
３、ｓ４内に含まれる。動き予測は、これら２つの画像
ウィンドウＣ（ｉ）およびＲ（ｉ）に対し一連の比較Ｏ
Ｐ（ｉ）を実行することを含む。基本の比較は１対のマ
クロブロックＭ（ｉ、ｊ）、｛Ｂ（ｉ−１、ｊ−１）
２、Ｂ（ｉ、ｊ−１）１｝に対して行なわれ、次に各々
の基本の比較について１つの列ずつシフトすることによ
り、マクロブロックの対Ｍ（ｉ、ｊ）、｛Ｂ（ｉ、ｊ−
１）２、Ｂ（ｉ＋１、ｊ−１）１｝まで比較を行なう。
（ｊ）のｍ×ｎ画素のマトリックスにより構成されるマ
クロブロックＭ（ｉ、ｊ）は現在のウィンドウＣ（ｉ）
を形成し、これに対して比較プロセスが行なわれ前の画
像Ｉ（ｊ−１）に関するこのマクロブロックの動きを予
測しなければならない。指標ｉは画像におけるマクロブ
ロックのシーケンシャルな位置またはランクを指定し、
指標ｊは画像ランクを指定する。マクロブロックＭ
（ｉ、ｊ）はキャッシュメモリ２に記憶される。比較
は、ｎライン２ｍ列のマトリックスから形成される基準
ウィンドウＲ（ｉ）に関して行なわれる。この基準ウィ
ンドウＲ（ｉ）は、前の画像Ｉ（ｊ−１）の２つのマク
ロブロックに対応する。ウィンドウＲ（ｉ）は、マクロ
ブロックＭ（ｉ、ｊ−１）に加えて前の画像Ｉ（ｊ−
１）においてマクロブロックＭ（ｉ、ｊ−１）をシーケ
ンシャルに取囲む、画素の２つの半マクロブロックの等
価物を含む。これら画素はマクロブロックＭ（ｉ−１、
ｊ−１）の第２の半分Ｂ（ｉ−１、ｊ−１）２と、前の
画像Ｉ（ｊ−１）のマクロブロックＭ（ｉ＋１、ｊ−
１）の第１の半分のＢ（ｉ＋１、ｊ−１）１とに対応す
る。基準ウィンドウＲ（ｉ）は、４つの半マクロブロッ
クＢ（ｉ−１、ｊ−１）２、Ｂ（ｉ、ｊ−１）１、Ｂ
（ｉ、ｊ−１）２、Ｂ（ｉ＋１、ｊ−１）１に分割さ
れ、各々はｎラインｍ／２列の画素のマトリックスを含
む。各半マクロブロックは、この目的のために分割され
るキャッシュメモリ１の物理セグメントｓ１、ｓ２、ｓ
３、ｓ４内に含まれる。動き予測は、これら２つの画像
ウィンドウＣ（ｉ）およびＲ（ｉ）に対し一連の比較Ｏ
Ｐ（ｉ）を実行することを含む。基本の比較は１対のマ
クロブロックＭ（ｉ、ｊ）、｛Ｂ（ｉ−１、ｊ−１）
２、Ｂ（ｉ、ｊ−１）１｝に対して行なわれ、次に各々
の基本の比較について１つの列ずつシフトすることによ
り、マクロブロックの対Ｍ（ｉ、ｊ）、｛Ｂ（ｉ、ｊ−
１）２、Ｂ（ｉ＋１、ｊ−１）１｝まで比較を行なう。
【００２２】実際、一旦動き予測が画像のすべての方向
に対して実行されれば、現在のウィンドウは４つのマク
ロブロックに対応する基準ウィンドウと比較される。マ
クロブロックＭ（ｉ、ｊ）は、前の画像Ｉ（ｊ−１）に
おいてすべての方向についてその位置を取囲む半マクロ
ブロックを考慮に入れることにより、効果的に比較され
る。簡潔化のため、画像の水平方向におけるシーケンシ
ャルな動きのみが示される。しかしながら、垂直方向に
おける動き予測は、一連の比較を繰り返し、基準ウィン
ドウに含まれるマクロブロックの対をラインごとにシフ
トすることにより、同じ態様で行なわれる。
に対して実行されれば、現在のウィンドウは４つのマク
ロブロックに対応する基準ウィンドウと比較される。マ
クロブロックＭ（ｉ、ｊ）は、前の画像Ｉ（ｊ−１）に
おいてすべての方向についてその位置を取囲む半マクロ
ブロックを考慮に入れることにより、効果的に比較され
る。簡潔化のため、画像の水平方向におけるシーケンシ
ャルな動きのみが示される。しかしながら、垂直方向に
おける動き予測は、一連の比較を繰り返し、基準ウィン
ドウに含まれるマクロブロックの対をラインごとにシフ
トすることにより、同じ態様で行なわれる。
【００２３】この発明は、２つの連続する一連の比較、
または動き予測ＯＰ（ｉ）およびＯＰ（ｉ＋１）は、２
つの隣接する基準ウィンドウＲ（ｉ）とＲ（ｉ＋１）と
異なるが対応する現在の画像Ｉ（ｊ）の２つの連続する
マクロブロックＭ（ｉ、ｊ）とＭ（ｉ＋１、ｊ）とを用
いるという事実に基づく。２つの基準ウィンドウＲ
（ｉ）とＲ（ｉ＋１）とはシーケンシャルに関連付けら
れる、すなわちこれらは２つの共通する半マクロブロッ
クＢ（ｉ、ｊ−１）２とＢ（ｉ＋１、ｊ−１）１とを有
する。言換えれば、基準ウィンドウＲ（ｉ）の最後の２
つの半マクロブロックは、次の基準ウィンドウＲ（ｉ＋
１）の第１の２つの半マクロブロックに対応する。
または動き予測ＯＰ（ｉ）およびＯＰ（ｉ＋１）は、２
つの隣接する基準ウィンドウＲ（ｉ）とＲ（ｉ＋１）と
異なるが対応する現在の画像Ｉ（ｊ）の２つの連続する
マクロブロックＭ（ｉ、ｊ）とＭ（ｉ＋１、ｊ）とを用
いるという事実に基づく。２つの基準ウィンドウＲ
（ｉ）とＲ（ｉ＋１）とはシーケンシャルに関連付けら
れる、すなわちこれらは２つの共通する半マクロブロッ
クＢ（ｉ、ｊ−１）２とＢ（ｉ＋１、ｊ−１）１とを有
する。言換えれば、基準ウィンドウＲ（ｉ）の最後の２
つの半マクロブロックは、次の基準ウィンドウＲ（ｉ＋
１）の第１の２つの半マクロブロックに対応する。
【００２４】図２は、現在の画像のマクロブロックの行
の動き予測のためのキャッシュメモリ１において行なわ
れるローディングを図示する。
の動き予測のためのキャッシュメモリ１において行なわ
れるローディングを図示する。
【００２５】４つの半マクロブロックＢ（０、ｊ−１）
２、Ｂ（１、ｊ−１）１、Ｂ（１、ｊ−１）２、および
Ｂ（２、ｊ−１）１がそれぞれセグメントｓ３、ｓ４、
ｓ１およびｓ２に記憶されている第１の一連の比較ＯＰ
（１）の後、基準ウィンドウＲ（２）の最後の２つの半
マクロブロックのみが、各一連の比較に対して、キャッ
シュメモリ１にローディングされる。
２、Ｂ（１、ｊ−１）１、Ｂ（１、ｊ−１）２、および
Ｂ（２、ｊ−１）１がそれぞれセグメントｓ３、ｓ４、
ｓ１およびｓ２に記憶されている第１の一連の比較ＯＰ
（１）の後、基準ウィンドウＲ（２）の最後の２つの半
マクロブロックのみが、各一連の比較に対して、キャッ
シュメモリ１にローディングされる。
【００２６】一連の比較ＯＰ（２）を行なうために、２
つの半マクロブロックＢ（２、ｊ−１）２およびＢ
（３、ｊ−１）１がセグメントｓ３およびｓ４に記憶さ
れ、２つの半マクロブロックＢ（１、ｊ−１）２および
Ｂ（２、ｊ−１）１は既にセグメントｓ１およびｓ２に
存在するが、これはこれらが基準ウィンドウＲ（１）の
最後の２つの半マクロブロックとして、一連の比較ＯＰ
（１）に対して用いられていたからである。次に、第１
の２つのセグメントｓ１およびｓ２が、ウィンドウＲ
（２）の第１の２つの半マクロブロックＢ（１、ｊ−
１）２およびＢ（２、ｊ−１）１をそれぞれ含むものと
してアドレス指定され、最後の２つのセグメントｓ３お
よびｓ４は、ウィンドウＲ（２）の最後の２つの半マク
ロブロックＢ（２、ｊ−１）２およびＢ（３、ｊ−１）
１をそれぞれ含むものとしてアドレス指定される。
つの半マクロブロックＢ（２、ｊ−１）２およびＢ
（３、ｊ−１）１がセグメントｓ３およびｓ４に記憶さ
れ、２つの半マクロブロックＢ（１、ｊ−１）２および
Ｂ（２、ｊ−１）１は既にセグメントｓ１およびｓ２に
存在するが、これはこれらが基準ウィンドウＲ（１）の
最後の２つの半マクロブロックとして、一連の比較ＯＰ
（１）に対して用いられていたからである。次に、第１
の２つのセグメントｓ１およびｓ２が、ウィンドウＲ
（２）の第１の２つの半マクロブロックＢ（１、ｊ−
１）２およびＢ（２、ｊ−１）１をそれぞれ含むものと
してアドレス指定され、最後の２つのセグメントｓ３お
よびｓ４は、ウィンドウＲ（２）の最後の２つの半マク
ロブロックＢ（２、ｊ−１）２およびＢ（３、ｊ−１）
１をそれぞれ含むものとしてアドレス指定される。
【００２７】一連の比較ＯＰ（ｉ）、すなわち偶数ラン
クの比較を行なうために、半マクロブロックＢ（ｉ、ｊ
−１）２およびＢ（ｉ＋１、ｊ−１）１は、セグメント
ｓ３およびｓ４に記憶され、２つの半マクロブロックＢ
（ｉ−１、ｊ−１）２およびＢ（ｉ、ｊ−１）１は既
に、キャッシュメモリ１のセグメントｓ１およびｓ２内
に存在しているが、というのもこれらは、基準ウィンド
ウＲ（ｉ−１）の最後の２つの半マクロブロックとして
の前の一連の比較ＯＰ（ｉ−１）のために用いられたか
らである。第１の２つのセグメントｓ１およびｓ２は、
ウィンドウＲ（ｉ）の第１の２つの半マクロブロックＢ
（ｉ−１、ｊ−１）２およびＢ（ｉ、ｊ−１）１をそれ
ぞれ含むものとしてアドレス指定され、最後の２つのセ
グメントｓ３およびｓ４は、ウィンドウＲ（ｉ）の最後
の２つの半マクロブロックＢ（ｉ、ｊ−１）２およびＢ
（ｉ＋１、ｊ−１）１をそれぞれ含むものとしてアドレ
ス指定される。
クの比較を行なうために、半マクロブロックＢ（ｉ、ｊ
−１）２およびＢ（ｉ＋１、ｊ−１）１は、セグメント
ｓ３およびｓ４に記憶され、２つの半マクロブロックＢ
（ｉ−１、ｊ−１）２およびＢ（ｉ、ｊ−１）１は既
に、キャッシュメモリ１のセグメントｓ１およびｓ２内
に存在しているが、というのもこれらは、基準ウィンド
ウＲ（ｉ−１）の最後の２つの半マクロブロックとして
の前の一連の比較ＯＰ（ｉ−１）のために用いられたか
らである。第１の２つのセグメントｓ１およびｓ２は、
ウィンドウＲ（ｉ）の第１の２つの半マクロブロックＢ
（ｉ−１、ｊ−１）２およびＢ（ｉ、ｊ−１）１をそれ
ぞれ含むものとしてアドレス指定され、最後の２つのセ
グメントｓ３およびｓ４は、ウィンドウＲ（ｉ）の最後
の２つの半マクロブロックＢ（ｉ、ｊ−１）２およびＢ
（ｉ＋１、ｊ−１）１をそれぞれ含むものとしてアドレ
ス指定される。
【００２８】一連の比較ＯＰ（ｉ＋１）、すなわち奇数
ランクの比較を行なうために、半マクロブロックＢ（ｉ
＋１、ｊ−１）２およびＢ（ｉ＋２、ｊ−１）１は、セ
グメントｓ１およびｓ２に記憶され、２つの半マクロブ
ロック（ｉ、ｊ−１）２およびＢ（ｉ＋１、ｊ−１）１
は既に、キャッシュメモリ１のセグメントｓ３およびｓ
４内に存在しているが、というのもこれらは、基準ウィ
ンドウＲ（ｉ）の最後の２つの半マクロブロックとして
前の一連の比較ＯＰ（ｉ）のために用いられたからであ
る。次に、第１の２つのセグメントｓ１およびｓ２は、
ウィンドウＲ（ｉ＋１）の第１の２つの半マクロブロッ
クＢ（ｉ＋１、ｊ−１）２およびＢ（ｉ＋２、ｊ−１）
１をそれぞれ含むものとしてアドレス指定され、最後の
２つのセグメントｓ３およびｓ４は、ウィンドウＲ（ｉ
＋１）の第１の２つの半マクロブロックＢ（ｉ、ｊ−
１）２およびＢ（ｉ＋１、ｊ−１）１をそれぞれ含むも
のとして、アドレス指定される。
ランクの比較を行なうために、半マクロブロックＢ（ｉ
＋１、ｊ−１）２およびＢ（ｉ＋２、ｊ−１）１は、セ
グメントｓ１およびｓ２に記憶され、２つの半マクロブ
ロック（ｉ、ｊ−１）２およびＢ（ｉ＋１、ｊ−１）１
は既に、キャッシュメモリ１のセグメントｓ３およびｓ
４内に存在しているが、というのもこれらは、基準ウィ
ンドウＲ（ｉ）の最後の２つの半マクロブロックとして
前の一連の比較ＯＰ（ｉ）のために用いられたからであ
る。次に、第１の２つのセグメントｓ１およびｓ２は、
ウィンドウＲ（ｉ＋１）の第１の２つの半マクロブロッ
クＢ（ｉ＋１、ｊ−１）２およびＢ（ｉ＋２、ｊ−１）
１をそれぞれ含むものとしてアドレス指定され、最後の
２つのセグメントｓ３およびｓ４は、ウィンドウＲ（ｉ
＋１）の第１の２つの半マクロブロックＢ（ｉ、ｊ−
１）２およびＢ（ｉ＋１、ｊ−１）１をそれぞれ含むも
のとして、アドレス指定される。
【００２９】このプロセスは、画像のマクロブロックの
行におけるマクロブロックの数に対応してｐ連の比較を
含むとして、このローディングモードは一連の比較ＯＰ
（ｐ）まで続行される。図２に示される例では、このプ
ロセスは偶数、ｐの一連の比較または動き予測ＯＰ
（ｉ）を達成する。ローディングおよびアドレス指定モ
ードは、奇数の一連の比較ＯＰ（ｉ）の場合にも同じで
ある。第１の一連の比較ＯＰ（１）は奇数ランクであっ
たが、このプロセスは任意的に偶数ランクの第１の一連
を用いても実現できる。
行におけるマクロブロックの数に対応してｐ連の比較を
含むとして、このローディングモードは一連の比較ＯＰ
（ｐ）まで続行される。図２に示される例では、このプ
ロセスは偶数、ｐの一連の比較または動き予測ＯＰ
（ｉ）を達成する。ローディングおよびアドレス指定モ
ードは、奇数の一連の比較ＯＰ（ｉ）の場合にも同じで
ある。第１の一連の比較ＯＰ（１）は奇数ランクであっ
たが、このプロセスは任意的に偶数ランクの第１の一連
を用いても実現できる。
【００３０】この発明の実施のために達成されるアドレ
ス計算は、たとえば、プロセスを制御するステートマシ
ンにおいて実行される。
ス計算は、たとえば、プロセスを制御するステートマシ
ンにおいて実行される。
【００３１】理解されるように、以前はｐ基準ウィンド
ウ、すなわち２ｐマクロブロックの等価物のローディン
グが必要であったが、この発明により、現在の画像のｐ
マクロブロックの行の動き予測に対し、ｐ＋１マクロブ
ロックの画素の等価物、すなわち（ｐ＋１）／２基準ウ
ィンドウの等価物のみのローディングが可能となる。
ウ、すなわち２ｐマクロブロックの等価物のローディン
グが必要であったが、この発明により、現在の画像のｐ
マクロブロックの行の動き予測に対し、ｐ＋１マクロブ
ロックの画素の等価物、すなわち（ｐ＋１）／２基準ウ
ィンドウの等価物のみのローディングが可能となる。
【００３２】テレビ電話に適用されるこの発明の実施に
おいて、マクロブロックは１６×１６画素の正方形マト
リックスに対応し、１つの半マクロブロックは１６×８
画素マトリックスに対応する。
おいて、マクロブロックは１６×１６画素の正方形マト
リックスに対応し、１つの半マクロブロックは１６×８
画素マトリックスに対応する。
【００３３】動画像に対する動き予測に関する上記説明
は、現在の値の２つのシーケンシャルで不連続な組Ｃ
（ｉ）およびＣ（ｉ＋１）、ならびに基準値の２つの連
続する組Ｒ（ｉ）およびＲ（ｉ＋１）を用いるいかなる
プロセスにも拡大できる。
は、現在の値の２つのシーケンシャルで不連続な組Ｃ
（ｉ）およびＣ（ｉ＋１）、ならびに基準値の２つの連
続する組Ｒ（ｉ）およびＲ（ｉ＋１）を用いるいかなる
プロセスにも拡大できる。
【００３４】図３は、この発明が応用されるであろうシ
ーケンシャルに関連付けられた２組の値の例を示すこと
により、この一般的なアプリケーションを図示する。
ーケンシャルに関連付けられた２組の値の例を示すこと
により、この一般的なアプリケーションを図示する。
【００３５】この例では、ｎラインｍ列のマトリックス
から構成される１組の現在値Ｃ（ｉ）は、プロセスＯＰ
（ｉ）のオペランドの１つを構成し、その第２のオペラ
ンドは、１組の基準値Ｒ（ｉ）により形成される。組Ｒ
（ｉ）は、４つの論理サブセットＢ（ｉ）１、Ｂ（ｉ）
２、Ｂ（ｉ）３、およびＢ（ｉ）４に分割されたｎライ
ン２ｍ列のマトリックスにより構成され、各々はｎライ
ンｍ／２列のマトリックスに対応する。このプロセスは
２つの組の値Ｃ（ｉ）およびＲ（ｉ）に対して行なわれ
る一連の操作ＯＰ（ｉ）を含む。基本操作は同じ大きさ
を有する１対のマトリックスに対して、たとえばマトリ
ックスＣ（ｉ）、｛Ｂ（ｉ）２、Ｂ（ｉ）３｝に対して
行なわれる。一連の操作はマトリックスＣ（ｉ）、｛Ｂ
（ｉ）１、Ｂ（ｉ）２｝の対に対して行なわれ、次に、
各基本操作で１列シフトすることにより、マトリックス
Ｃ（ｉ）、｛Ｂ（ｉ）３、Ｂ（ｉ）４｝の対まで行なわ
れる。２つの組Ｒ（ｉ）およびＲ（ｉ＋１）はシーケン
シャルに関連付けられ、サブセットＢ（ｉ＋１）１およ
びＢ（ｉ＋１）２はそれぞれサブセットＢ（ｉ）３およ
びＢ（ｉ）４に対応する。
から構成される１組の現在値Ｃ（ｉ）は、プロセスＯＰ
（ｉ）のオペランドの１つを構成し、その第２のオペラ
ンドは、１組の基準値Ｒ（ｉ）により形成される。組Ｒ
（ｉ）は、４つの論理サブセットＢ（ｉ）１、Ｂ（ｉ）
２、Ｂ（ｉ）３、およびＢ（ｉ）４に分割されたｎライ
ン２ｍ列のマトリックスにより構成され、各々はｎライ
ンｍ／２列のマトリックスに対応する。このプロセスは
２つの組の値Ｃ（ｉ）およびＲ（ｉ）に対して行なわれ
る一連の操作ＯＰ（ｉ）を含む。基本操作は同じ大きさ
を有する１対のマトリックスに対して、たとえばマトリ
ックスＣ（ｉ）、｛Ｂ（ｉ）２、Ｂ（ｉ）３｝に対して
行なわれる。一連の操作はマトリックスＣ（ｉ）、｛Ｂ
（ｉ）１、Ｂ（ｉ）２｝の対に対して行なわれ、次に、
各基本操作で１列シフトすることにより、マトリックス
Ｃ（ｉ）、｛Ｂ（ｉ）３、Ｂ（ｉ）４｝の対まで行なわ
れる。２つの組Ｒ（ｉ）およびＲ（ｉ＋１）はシーケン
シャルに関連付けられ、サブセットＢ（ｉ＋１）１およ
びＢ（ｉ＋１）２はそれぞれサブセットＢ（ｉ）３およ
びＢ（ｉ）４に対応する。
【００３６】基準値Ｒ（ｉ）と現在値Ｃ（ｉ）との組
は、キャッシュメモリに記憶され、一連の操作を実行す
る計算プロセッサにより使用される。
は、キャッシュメモリに記憶され、一連の操作を実行す
る計算プロセッサにより使用される。
【００３７】偶数ランク操作と称される一連の操作ＯＰ
（ｉ）を行なうために、論理サブセットＢ（ｉ）３およ
びＢ（ｉ）４は、キャッシュメモリのセグメントｓ３お
よびｓ４に記憶され、サブセットＢ（ｉ）１およびＢ
（ｉ）２は既にキャッシュメモリのセグメントｓ１およ
びｓ２に存在するが、というのもこれらは、前の一連の
操作ＯＰ（ｉ−１）に対しサブセットＢ（ｉ−１）３お
よびＢ（ｉ−１）４として用いられたからである。第１
の２つのセグメントｓ１およびｓ２は、サブセットＢ
（ｉ）１およびＢ（ｉ）２をそれぞれ含むものとしてア
ドレス指定され、最後の２つのセグメントｓ３およびｓ
４はサブセットＢ（ｉ）３およびＢ（ｉ）４をそれぞれ
含むものとしてアドレス指定される。
（ｉ）を行なうために、論理サブセットＢ（ｉ）３およ
びＢ（ｉ）４は、キャッシュメモリのセグメントｓ３お
よびｓ４に記憶され、サブセットＢ（ｉ）１およびＢ
（ｉ）２は既にキャッシュメモリのセグメントｓ１およ
びｓ２に存在するが、というのもこれらは、前の一連の
操作ＯＰ（ｉ−１）に対しサブセットＢ（ｉ−１）３お
よびＢ（ｉ−１）４として用いられたからである。第１
の２つのセグメントｓ１およびｓ２は、サブセットＢ
（ｉ）１およびＢ（ｉ）２をそれぞれ含むものとしてア
ドレス指定され、最後の２つのセグメントｓ３およびｓ
４はサブセットＢ（ｉ）３およびＢ（ｉ）４をそれぞれ
含むものとしてアドレス指定される。
【００３８】奇数ランク操作と称される、一連の操作Ｏ
Ｐ（ｉ＋１）を実行するために、論理サブセットＢ（ｉ
＋１）３およびＢ（ｉ＋１）４はキャッシュメモリのセ
グメントｓ１およびｓ２に記憶され、サブセットＢ（ｉ
＋１）１およびＢ（ｉ＋１）２は既にキャッシュメモリ
のセグメントｓ３およびｓ４に存在するが、というのも
これらはサブセットＢ（ｉ）３およびＢ（ｉ）４として
前の一連の操作ＯＰ（ｉ）に対して用いられたからであ
る。次に、第１の２つのセグメントｓ１およびｓ２が、
サブセットＢ（ｉ＋１）３およびＢ（ｉ＋４）をそれぞ
れ含むものとしてアドレス指定され、最後の２つのセグ
メントｓ３およびｓ４は、サブセットＢ（ｉ＋１）１お
よびＢ（ｉ＋１）２をそれぞれ含むものとしてアドレス
指定される。
Ｐ（ｉ＋１）を実行するために、論理サブセットＢ（ｉ
＋１）３およびＢ（ｉ＋１）４はキャッシュメモリのセ
グメントｓ１およびｓ２に記憶され、サブセットＢ（ｉ
＋１）１およびＢ（ｉ＋１）２は既にキャッシュメモリ
のセグメントｓ３およびｓ４に存在するが、というのも
これらはサブセットＢ（ｉ）３およびＢ（ｉ）４として
前の一連の操作ＯＰ（ｉ）に対して用いられたからであ
る。次に、第１の２つのセグメントｓ１およびｓ２が、
サブセットＢ（ｉ＋１）３およびＢ（ｉ＋４）をそれぞ
れ含むものとしてアドレス指定され、最後の２つのセグ
メントｓ３およびｓ４は、サブセットＢ（ｉ＋１）１お
よびＢ（ｉ＋１）２をそれぞれ含むものとしてアドレス
指定される。
【００３９】当業者には明らかであるように、上に開示
された好ましい実施例に対し様々な変形を行なうことが
できる。より特定的には、この発明は、比較器、加算
器、減算器等、または基本演算子の何らかの組合せを用
いて、いかなるタイプのプロセスに応用してもよい。同
様に、値の組は、任意の正方形または長方形の大きさの
マトリックスに対応してもよい。さらに、この発明で
は、基準値の２つのサブセットはシーケンシャルに隣接
する２つの組と共通するものと考えて述べられている
が、その代わりとして基準組の任意の数のサブセットが
続く基準組に共通であることができる。
された好ましい実施例に対し様々な変形を行なうことが
できる。より特定的には、この発明は、比較器、加算
器、減算器等、または基本演算子の何らかの組合せを用
いて、いかなるタイプのプロセスに応用してもよい。同
様に、値の組は、任意の正方形または長方形の大きさの
マトリックスに対応してもよい。さらに、この発明で
は、基準値の２つのサブセットはシーケンシャルに隣接
する２つの組と共通するものと考えて述べられている
が、その代わりとして基準組の任意の数のサブセットが
続く基準組に共通であることができる。
【００４０】このようにして少なくとも１つの例示の実
施例が述べられているが、様々な代替形、変形および改
良が当業者には容易に見出されるであろう。このような
代替形、変形および改良は、この発明の精神および範囲
内であることが意図される。したがって、上記の説明は
例示のためのみであり、制限を意図するものではない。
この発明は、前掲の特許請求の範囲において規定された
ものおよびその等価物によってのみ制限を受ける。
施例が述べられているが、様々な代替形、変形および改
良が当業者には容易に見出されるであろう。このような
代替形、変形および改良は、この発明の精神および範囲
内であることが意図される。したがって、上記の説明は
例示のためのみであり、制限を意図するものではない。
この発明は、前掲の特許請求の範囲において規定された
ものおよびその等価物によってのみ制限を受ける。
【図１】この発明に従う、動画像圧縮回路におけるキャ
ッシュメモリの実施例を概略的に表わす図である。
ッシュメモリの実施例を概略的に表わす図である。
【図２】この発明に従い、動画像のマクロブロックの行
の動き予測を行なうための、キャッシュメモリの例示の
ローディングモードを概略的に表わす図である。
の動き予測を行なうための、キャッシュメモリの例示の
ローディングモードを概略的に表わす図である。
【図３】この発明が応用される、２つの逐次的に関連付
けられた値の組を概略的に表わす図である。
けられた値の組を概略的に表わす図である。
１ キャッシュメモリ ２ キャッシュメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン・ルーク・ボール フランス国、68280 サンドフェ、リュ・ デ・ジャルダン、５
Claims (10)
- 【請求項１】 動画像圧縮回路のキャッシュメモリにア
ドレス指定するための装置であって、一連の比較（ＯＰ
（ｉ））を行ない、現在の画像（Ｉ（ｊ））の画素の現
在のウィンドウ（Ｃ（ｉ））の、前の画像（Ｉ（ｊ−
１））の基準ウィンドウ（Ｒ（ｉ））に関する動きを予
測し、 等しい大きさの４つの物理セグメント（ｓ１、ｓ２、ｓ
３、ｓ４）に分割された第１のキャッシュメモリ（１）
を含み、各物理セグメントは基準ウィンドウ（Ｒ
（ｉ））の１つの半マクロブロック（Ｂ（ｉ−１、ｊ−
１）２、Ｂ（ｉ、ｊ−１）１、Ｂ（ｉ、ｊ−１）２、Ｂ
（ｉ＋１、ｊ−１）１）を含むように適応され、 第１のキャッシュメモリ（１）にアドレス指定するため
の手段を含み、アドレス指定は、偶数ランクの現在のウ
ィンドウ（Ｃ（ｉ））に関する動き予測（ＯＰ（ｉ））
に対してと、奇数ランクの現在のウィンドウ（Ｃ（ｉ＋
１））に関する動き予測（ＯＰ（ｉ＋１））に対してと
では異なる、動画像圧縮回路のキャッシュメモリにアド
レス指定するための装置。 - 【請求項２】 現在のウィンドウ（Ｃ（ｉ））を構成す
る現在の画像（Ｉ（ｊ））の画素のマクロブロック（Ｍ
（ｉ、ｊ））を含むための第２のキャッシュメモリ
（２）と、 各動き予測（ＯＰ（ｉ））の前に、前記第２のキャッシ
ュメモリ（２）に新しい現在のウィンドウ（Ｃ（ｉ））
をローディングするための手段とを含む、請求項１に記
載のアドレス指定装置。 - 【請求項３】 各動き予測（ＯＰ（ｉ））の前に、第１
のキャッシュメモリ（１）の４つのセグメント（ｓ１、
ｓ２、ｓ３、ｓ４）のうち２つにローディングするため
の手段を含み、基準ウィンドウ（Ｒ（ｉ））の最後の２
つの半マクロブロック（Ｂ（ｉ、ｊ−１）２、Ｂ（ｉ＋
１、ｊ−１）１）がそれぞれ、偶数ランクの動き予測
（ＯＰ（ｉ））のための最後の２つのセグメント（ｓ
３、ｓ４）と、奇数ランクの動き予測（ＯＰ（ｉ＋
１））のための第１の２つのセグメント（ｓ１、ｓ２）
とにそれぞれローディングされる、請求項１または２に
記載のアドレス指定装置。 - 【請求項４】 第１の２つのセグメント（ｓ１、ｓ２）
の内容をそれぞれ、偶数ランクの動き予測（ＯＰ
（ｉ））のための基準ウィンドウ（Ｒ（ｉ））の第１の
２つの半マクロブロック（Ｂ（ｉ−１、ｊ−１）２、Ｂ
（ｉ、ｊ−１）１）と、奇数ランクの動き予測（ＯＰ
（ｉ＋１））のための基準ウィンドウ（Ｒ（ｉ＋１））
の最後の２つの半マクロブロック（Ｂ（ｉ＋１、ｊ−
１）２、Ｂ（ｉ＋２、ｊ−１）１）とに割当てることに
より第１のキャッシュメモリ（１）を読出すための手段
を含み、最後の２つのセグメント（ｓ３、ｓ４）の内容
はそれぞれ、偶数ランクの動き予測（ＯＰ（ｉ））のた
めの基準ウィンドウ（Ｒ（ｉ））の最後の２つの半マク
ロブロック（Ｂ（ｉ、ｊ−１）２、Ｂ（ｉ＋１、ｊ−
１）１）と、奇数ランクの動き予測（ＯＰ（ｉ＋１））
のための基準ウィンドウ（Ｒ（ｉ＋１））の第１の２つ
の半マクロブロック（Ｂ（ｉ、ｊ−１）２、Ｂ（ｉ＋
１、ｊ−１）１）とに割当てられる、請求項３に記載の
アドレス指定装置。 - 【請求項５】 動画像を圧縮するための方法であって、
現在の画像（Ｉ（ｊ））の画素（Ｍ（ｉ、ｊ））のマク
ロブロックの動き予測（ＯＰ（ｉ））を実行し、第１の
キャッシュメモリ（１）を含み、第１のキャッシュメモ
リは、前の画像（Ｉ（ｊ−１））における現在のマクロ
ブロック（Ｍ（ｉ、ｊ−１））に加え前の画像（Ｉ（ｊ
−１））においてシーケンシャルにマクロブロック（Ｍ
（ｉ、ｊ−１）を取囲む２つの半マクロブロック（Ｂ
（ｉ−１、ｊ−１）２、Ｂ（ｉ＋１、ｊ−１）１）を含
む基準ウィンドウ（Ｒ（ｉ））を記憶し、第１のキャッ
シュメモリ（１）のアドレス指定は、偶数ランクの現在
のマクロブロック（Ｍ（ｉ、ｊ））の動き予測（ＯＰ
（ｉ））に対してと、奇数ランクの現在のマクロブロッ
ク（Ｍ（ｉ＋１、ｊ））の動き予測（ＯＰ（ｉ＋１））
に対してとでは異なる、動画像を圧縮するための方法。 - 【請求項６】 キャッシュメモリ（１）を４つの物理セ
グメント（ｓ１、ｓ２、ｓ３、ｓ４）に分割するステッ
プと、 基準ウィンドウ（Ｒ（ｉ））を４つの半マクロブロック
（Ｂ（ｉ−１、ｊ−１）２、Ｂ（ｉ、ｊ−１）１）、
（Ｂ（ｉ、ｊ−１）２、Ｂ（ｉ＋１、ｊ−１）１）に分
割するステップと、 偶数ランクの動き予測（ＯＰ（ｉ））に対し、第１の２
つの物理セグメント（ｓ１、ｓ２）を第１の２つの半マ
クロブロック（Ｂ（ｉ−１、ｊ−１）２、Ｂ（ｉ、ｊ−
１）１）を含むものとしておよび最後の２つの物理セグ
メント（ｓ３、ｓ４）を基準ウィンドウ（Ｒ（ｉ））の
最後の２つの半マクロブロック（Ｂ（ｉ、ｊ−１）２、
Ｂ（ｉ＋１、ｊ−１）１）を含むものとしてアドレス指
定し、奇数ランクの動き予測（ＯＰ（ｉ＋１））に対
し、最後の２つの物理セグメント（ｓ３、ｓ４）を第１
の２つの半マクロブロック（Ｂ（ｉ、ｊ−１）２、Ｂ
（ｉ＋１、ｊ−１）１）を含むものとしておよび第１の
２つの物理セグメント（ｓ１、ｓ２）を基準ウィンドウ
（Ｒ（ｉ＋１））の最後の２つの半マクロブロック（Ｂ
（ｉ＋１、ｊ−１）２、Ｂ（ｉ＋２、ｊ−１）１）を含
むものとしてアドレス指定するステップとを含む、請求
項５に記載の方法。 - 【請求項７】 各動き予測（ＯＰ（ｉ））間に、第２の
キャッシュメモリ（２）に現在の画像（Ｉ（ｊ））の画
素のマクロブロック（Ｍ（ｉ、ｊ））をローディング
し、第１のキャッシュメモリ（１）に前の画像（Ｉ（ｊ
−１））の２つの半マクロブロック（Ｂ（ｉ、ｊ−１）
２、Ｂ（ｉ＋１、ｊ−１）１）をローディングするステ
ップを含み、基準ウィンドウ（Ｒ（ｉ））のその他の２
つの半マクロブロック（Ｂ（ｉ−１、ｊ−１）２、Ｂ
（ｉ、ｊ−１）１）は現在の画像（Ｉ（ｊ））のマクロ
ブロック（Ｍ（ｉ−１、ｊ））に関する動き予測（ＯＰ
（ｉ−１））のためにローディングされている請求項６
に記載の方法。 - 【請求項８】 第１のキャッシュメモリ（１）のアドレ
スの計算プロセスを制御するためのステートマシンを用
いる、請求項５ないし７のうちいずれか１つに記載の方
法。 - 【請求項９】 ２組の値（Ｃ（ｉ）、Ｒ（ｉ））に対す
る一連の操作（ＯＰ（ｉ））を実行するプロセスにおい
て使用するために設計されたキャッシュメモリ（１）に
アドレス指定するための方法であって、第１の組は１組
の現在の値（Ｃ（ｉ））に対応し、第２の組は前記キャ
ッシュメモリ（１）に記憶された１組の基準値（Ｒ
（ｉ））に対応し、基準組（Ｒ（ｉ））の少なくとも１
部分は現在の値の次の組（Ｃ（ｉ＋１））に関する一連
の操作（ＯＰ（ｉ＋１））のために用いられ、偶数ラン
クの一連の操作（ＯＰ（ｉ））に対してと奇数ランクの
一連の操作（ＯＰ（ｉ＋１））に対してとは異なるよう
にキャッシュメモリ（１）にアドレス指定するステップ
を含む、キャッシュメモリにアドレス指定するための方
法。 - 【請求項１０】 キャッシュメモリ（１）を４つの物理
セグメント（ｓ１、ｓ２、ｓ３、ｓ４）に分割し、基準
値全体（Ｒ（ｉ））を等しい大きさの４つの論理サブセ
ット（Ｂ（ｉ）１、Ｂ（ｉ）２、Ｂ（ｉ）３、Ｂ（ｉ）
４）に分割するステップと、偶数ランクの一連の操作
（ＯＰ（ｉ））に対し第１の２つの物理セグメント（ｓ
１、ｓ２）を第１の２つの論理サブセット（Ｂ（ｉ）
１、Ｂ（ｉ）２）を含むものとしておよび最後の２つの
物理セグメント（ｓ３、ｓ４）を最後の２つの論理サブ
セット（Ｂ（ｉ）３、Ｂ（ｉ）４）を含むものとしてア
ドレス指定し、奇数ランクの一連の操作（ＯＰ（ｉ＋
１））に対し最後の２つの物理セグメント（ｓ３、ｓ
４）を第１の２つの論理サブセット（Ｂ（ｉ＋１）１、
Ｂ（ｉ＋１）２）を含むものとしておよび第１の２つの
物理セグメント（ｓ１、ｓ２）を最後の２つの論理サブ
セット（Ｂ（ｉ＋１）３、Ｂ（ｉ＋１）４）を含むもの
としてアドレス指定するステップとを含む、請求項９に
記載の方法。
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