JPH0855916A - 半導体ｒｏｍのコーディング方法及び半導体ｒｏｍ装置 - Google Patents
半導体ｒｏｍのコーディング方法及び半導体ｒｏｍ装置Info
- Publication number
- JPH0855916A JPH0855916A JP7161918A JP16191895A JPH0855916A JP H0855916 A JPH0855916 A JP H0855916A JP 7161918 A JP7161918 A JP 7161918A JP 16191895 A JP16191895 A JP 16191895A JP H0855916 A JPH0855916 A JP H0855916A
- Authority
- JP
- Japan
- Prior art keywords
- type transistor
- gate
- region
- polycrystalline silicon
- enhancement type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】トランジスタの作動速度が速く、製造工程が単
純で、コーディング状態を工程中に識別することが可能
な半導体ＲＯＭのコーディング方法及び半導体ＲＯＭ装
置を提供する。 【構成】半導体基板２８に局部酸化工程を施してフィー
ルド領域２４と活性領域２３とを区分し、ゲート絶縁膜
２７を形成する段階と、全面に多結晶シリコンを蒸着
し、ホトエッチング工程を施してエンハンスメント型ト
ランジスタを形成する領域の上にのみ多結晶シリコン層
２５を形成する段階と、多結晶シリコン層２５をマスク
として使用して不純物イオン注入を行い、ソース及びド
レーン領域とディプリーション型トランジスタのチャン
ネル領域とを形成する段階と、エンハンスメント型トラ
ンジスタのゲート２９とディプリーション型トランジス
タのゲート３０とを形成する段階とを含んでなるコーデ
ィング方法及びＲＯＭ装置からなる。
純で、コーディング状態を工程中に識別することが可能
な半導体ＲＯＭのコーディング方法及び半導体ＲＯＭ装
置を提供する。 【構成】半導体基板２８に局部酸化工程を施してフィー
ルド領域２４と活性領域２３とを区分し、ゲート絶縁膜
２７を形成する段階と、全面に多結晶シリコンを蒸着
し、ホトエッチング工程を施してエンハンスメント型ト
ランジスタを形成する領域の上にのみ多結晶シリコン層
２５を形成する段階と、多結晶シリコン層２５をマスク
として使用して不純物イオン注入を行い、ソース及びド
レーン領域とディプリーション型トランジスタのチャン
ネル領域とを形成する段階と、エンハンスメント型トラ
ンジスタのゲート２９とディプリーション型トランジス
タのゲート３０とを形成する段階とを含んでなるコーデ
ィング方法及びＲＯＭ装置からなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体ＲＯＭ（READ ONL
Y MEMORY 読み出し専用記憶装置）のコーディング方法
及び半導体ＲＯＭ装置に関し、特に作動速度が速く、製
造工程が簡単で、ＲＯＭコードの識別が容易な半導体Ｒ
ＯＭのコーディング方法及び半導体ＲＯＭ装置に関す
る。
Y MEMORY 読み出し専用記憶装置）のコーディング方法
及び半導体ＲＯＭ装置に関し、特に作動速度が速く、製
造工程が簡単で、ＲＯＭコードの識別が容易な半導体Ｒ
ＯＭのコーディング方法及び半導体ＲＯＭ装置に関す
る。
【０００２】
【従来の技術】従来技術において、ＲＯＭコードに該当
するセルをディプリーション型トランジスタ（depletio
n type transistor）で形成することによってコーディ
ングする方法が用いられてきている。
するセルをディプリーション型トランジスタ（depletio
n type transistor）で形成することによってコーディ
ングする方法が用いられてきている。
【０００３】図３は、従来技術の半導体ＲＯＭのコーデ
ィング方法の途中工程を示す一部切断斜視図である。
ィング方法の途中工程を示す一部切断斜視図である。
【０００４】従来のＲＯＭのコーディング方法において
は、まず半導体基板１０に局部酸化（LOCOS）工程を施
して、活性領域１５とフィールド領域１６とに区分す
る。
は、まず半導体基板１０に局部酸化（LOCOS）工程を施
して、活性領域１５とフィールド領域１６とに区分す
る。
【０００５】次に、ホトレジストを塗布し、露光および
現像して、後の工程において形成するディプリーション
型トランジスタのチャネル領域に不純物イオン注入層を
形成するためのホトレジストマスクパターンを形成す
る。
現像して、後の工程において形成するディプリーション
型トランジスタのチャネル領域に不純物イオン注入層を
形成するためのホトレジストマスクパターンを形成す
る。
【０００６】次に、このホトレジストマスクパターンを
用いてイオン注入を行い、活性領域１５の所定部位にデ
ィプリーションイオン注入層１４を形成する。すなわ
ち、イオン注入層を形成した領域に、後の工程において
形成するトランジスタはディプリーション型トランジス
タである。一方、イオン注入層のない領域に形成するト
ランジスタはエンハンスメント型トランジスタである。
用いてイオン注入を行い、活性領域１５の所定部位にデ
ィプリーションイオン注入層１４を形成する。すなわ
ち、イオン注入層を形成した領域に、後の工程において
形成するトランジスタはディプリーション型トランジス
タである。一方、イオン注入層のない領域に形成するト
ランジスタはエンハンスメント型トランジスタである。
【０００７】通常、Ｐ型基板を用いたディプリーション
チャネル領域を形成するために注入する不純物イオンは
Ｎ型であり、また、ソース及びドレーン領域を形成する
ために注入する不純物イオンもＮ型である。
チャネル領域を形成するために注入する不純物イオンは
Ｎ型であり、また、ソース及びドレーン領域を形成する
ために注入する不純物イオンもＮ型である。
【０００８】イオン注入を完了した後、ホトレジストを
除去する。
除去する。
【０００９】次に、多結晶シリコンを蒸着し、ホトレジ
ストを塗布した後、露光および現像して、多結晶シリコ
ンゲート１７を形成する領域を定め、多結晶シリコンを
エッチングして多結晶シリコンゲート１７を形成する。
多結晶シリコンゲート１７は、活性領域１５及びフィー
ルド領域１６と交差するように形成される。
ストを塗布した後、露光および現像して、多結晶シリコ
ンゲート１７を形成する領域を定め、多結晶シリコンを
エッチングして多結晶シリコンゲート１７を形成する。
多結晶シリコンゲート１７は、活性領域１５及びフィー
ルド領域１６と交差するように形成される。
【００１０】次に、高濃度Ｎ型不純物を注入して、トラ
ンジスタのソース及びドレーン領域１１〜１３を形成す
る。
ンジスタのソース及びドレーン領域１１〜１３を形成す
る。
【００１１】次に、ＨＬＤ（High-temperature Low-pre
ssure Dielectric 高温低圧誘電体）工程を施して中間
層誘電体（inter-layer dielectric）を蒸着し、その上
にＢＰＳＧ（Boro-Phospho-Silicate-Glass ホウ・リン
珪酸ガラス）を蒸着し、セル全体の平坦化等の一般的な
工程を実施する。
ssure Dielectric 高温低圧誘電体）工程を施して中間
層誘電体（inter-layer dielectric）を蒸着し、その上
にＢＰＳＧ（Boro-Phospho-Silicate-Glass ホウ・リン
珪酸ガラス）を蒸着し、セル全体の平坦化等の一般的な
工程を実施する。
【００１２】ところで、ディプリーション型トランジス
タにおいては、ディプリーションイオン注入層に薄いチ
ャネルが形成され、多結晶シリコンゲートの電圧の高低
に関わらず、常に導通状態が維持されている。他方、エ
ンハンスメント型トランジスタにおいては、ゲートに低
電圧が供給されると遮断状態となり、ゲートに高電圧が
供給されると導通状態になる。
タにおいては、ディプリーションイオン注入層に薄いチ
ャネルが形成され、多結晶シリコンゲートの電圧の高低
に関わらず、常に導通状態が維持されている。他方、エ
ンハンスメント型トランジスタにおいては、ゲートに低
電圧が供給されると遮断状態となり、ゲートに高電圧が
供給されると導通状態になる。
【００１３】この特性を利用して、コーディングされた
データを読み出すために、周辺のゲート（ワード線）に
は高電圧を印加して、すべてのトランジスタを導通状態
にする。他方、データを読み出そうとするトランジスタ
のゲートには低電圧を印加して、ビット線からデータを
読みとる。ビット線は、フィールド領域とフィールド領
域との間の活性領域がビット線の役割をするように形成
されている。該当セルが導通状態になると、ビット線の
トランジスタはすべて導通状態になるので、接続された
導線のように電圧を伝達する。該当セルが遮断状態であ
る場合には、ビット線は切断された状態になり、ビット
線は電圧を伝達しない。
データを読み出すために、周辺のゲート（ワード線）に
は高電圧を印加して、すべてのトランジスタを導通状態
にする。他方、データを読み出そうとするトランジスタ
のゲートには低電圧を印加して、ビット線からデータを
読みとる。ビット線は、フィールド領域とフィールド領
域との間の活性領域がビット線の役割をするように形成
されている。該当セルが導通状態になると、ビット線の
トランジスタはすべて導通状態になるので、接続された
導線のように電圧を伝達する。該当セルが遮断状態であ
る場合には、ビット線は切断された状態になり、ビット
線は電圧を伝達しない。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来技術はエンハンスメント型トランジスタとディプリー
ション型トランジスタとの動作の差異を用いるものであ
るが、ディプリーション型トランジスタはエンハンスメ
ント型トランジスタに比べ抵抗が大きいので、従来の素
子は作動速度が遅いという問題があった。
来技術はエンハンスメント型トランジスタとディプリー
ション型トランジスタとの動作の差異を用いるものであ
るが、ディプリーション型トランジスタはエンハンスメ
ント型トランジスタに比べ抵抗が大きいので、従来の素
子は作動速度が遅いという問題があった。
【００１５】さらに、ディプリーションイオン注入後に
はイオン注入個所を区別できないので、工程中にコード
が混同する可能性があるという問題があった。
はイオン注入個所を区別できないので、工程中にコード
が混同する可能性があるという問題があった。
【００１６】本発明の目的は、上記問題点を克服して、
ＲＯＭセル作動時の抵抗を減らしてトランジスタの作動
速度を速くし、製造工程が単純で、コーディング状態を
工程中に識別することが可能な半導体ＲＯＭのコーディ
ング方法及び半導体ＲＯＭ装置を提供することにある。
ＲＯＭセル作動時の抵抗を減らしてトランジスタの作動
速度を速くし、製造工程が単純で、コーディング状態を
工程中に識別することが可能な半導体ＲＯＭのコーディ
ング方法及び半導体ＲＯＭ装置を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の半導体ＲＯＭのコーディング方法は、半
導体基板に局部酸化工程を施してフィールド領域と活性
領域とを区分し、ゲート絶縁膜を形成する段階と、上記
段階を経た上記半導体基板の全面に多結晶シリコンを蒸
着し、ホトエッチング工程を施して上記多結晶シリコン
をエッチングして、エンハンスメント型トランジスタを
形成する領域の上にのみ多結晶シリコン層を形成する段
階と、上記エンハンスメント型トランジスタを形成する
領域の上の上記多結晶シリコン層をマスクとして使用し
て不純物イオン注入を行い、ソース及びドレーン領域と
ディプリーション型トランジスタのチャンネル領域とを
形成する段階と、上記エンハンスメント型トランジスタ
のゲートと上記ディプリーション型トランジスタのゲー
トとを形成する段階と、を含んでなることを特徴とす
る。
に、本願発明の半導体ＲＯＭのコーディング方法は、半
導体基板に局部酸化工程を施してフィールド領域と活性
領域とを区分し、ゲート絶縁膜を形成する段階と、上記
段階を経た上記半導体基板の全面に多結晶シリコンを蒸
着し、ホトエッチング工程を施して上記多結晶シリコン
をエッチングして、エンハンスメント型トランジスタを
形成する領域の上にのみ多結晶シリコン層を形成する段
階と、上記エンハンスメント型トランジスタを形成する
領域の上の上記多結晶シリコン層をマスクとして使用し
て不純物イオン注入を行い、ソース及びドレーン領域と
ディプリーション型トランジスタのチャンネル領域とを
形成する段階と、上記エンハンスメント型トランジスタ
のゲートと上記ディプリーション型トランジスタのゲー
トとを形成する段階と、を含んでなることを特徴とす
る。
【００１８】この場合、上記ディプリーション型トラン
ジスタの上記ソース及びドレーン領域と上記チャンネル
領域とを、同じ深さのイオン注入層で形成することを特
徴とする。
ジスタの上記ソース及びドレーン領域と上記チャンネル
領域とを、同じ深さのイオン注入層で形成することを特
徴とする。
【００１９】また、本願発明の半導体ＲＯＭ装置は、複
数のＲＯＭセルをエンハンスメント型トランジスタとデ
ィプリーション型トランジスタとで形成したＲＯＭ装置
において、上記エンハンスメント型トランジスタのゲー
トにのみ導電層が２重に形成され、 上記ディプリーシ
ョン型トランジスタのチャンネル領域はソース領域及び
ドレーン領域と同じ導電型の不純物で同じ深さに形成さ
れていることを特徴とする。
数のＲＯＭセルをエンハンスメント型トランジスタとデ
ィプリーション型トランジスタとで形成したＲＯＭ装置
において、上記エンハンスメント型トランジスタのゲー
トにのみ導電層が２重に形成され、 上記ディプリーシ
ョン型トランジスタのチャンネル領域はソース領域及び
ドレーン領域と同じ導電型の不純物で同じ深さに形成さ
れていることを特徴とする。
【００２０】
【作用】ディプリーション型トランジスタのチャネルに
高濃度の不純物イオンを注入することができるので、Ｒ
ＯＭセル作動時の抵抗を減少することができ、素子の作
動速度を向上することが可能となる。
高濃度の不純物イオンを注入することができるので、Ｒ
ＯＭセル作動時の抵抗を減少することができ、素子の作
動速度を向上することが可能となる。
【００２１】エンハンスメント型トランジスタのゲート
となる多結晶シリコン層をマスクとして利用して、トラ
ンジスタのソース及びドレーンを形成するためのイオン
注入と、ＲＯＭコーディングのためのイオン注入とを同
時に行なうので、製造工程を単純化することが可能とな
る。
となる多結晶シリコン層をマスクとして利用して、トラ
ンジスタのソース及びドレーンを形成するためのイオン
注入と、ＲＯＭコーディングのためのイオン注入とを同
時に行なうので、製造工程を単純化することが可能とな
る。
【００２２】多結晶シリコンゲート電極の高さを観察す
ることにより、種々のコードを形成する場合にもコーデ
ィング状態を工程中に識別することが可能となる。
ることにより、種々のコードを形成する場合にもコーデ
ィング状態を工程中に識別することが可能となる。
【００２３】
【実施例】以下、本発明の１実施例を添付図面に基づい
て詳細に説明する。
て詳細に説明する。
【００２４】図１及び図２は、本発明の半導体ＲＯＭの
コーディング方法の途中工程を示す一部切断斜視図であ
る。
コーディング方法の途中工程を示す一部切断斜視図であ
る。
【００２５】先ず、図１に示したように、半導体基板２
８に局部酸化工程を施して、活性領域２３とフィールド
領域２４とを区分し、ゲート酸化膜２７を形成する。
８に局部酸化工程を施して、活性領域２３とフィールド
領域２４とを区分し、ゲート酸化膜２７を形成する。
【００２６】次に、上記工程が施された半導体基板２８
の全面に多結晶シリコンを蒸着して多結晶シリコン層を
形成する。次いで、ホトレジストを塗布し、露光および
現像してマスクパターンを形成し、後にエンハンスメン
ト型トランジスタのゲートを設ける領域を定める。
の全面に多結晶シリコンを蒸着して多結晶シリコン層を
形成する。次いで、ホトレジストを塗布し、露光および
現像してマスクパターンを形成し、後にエンハンスメン
ト型トランジスタのゲートを設ける領域を定める。
【００２７】次に、上記マスクパターンを用いて、エン
ハンスメント型トランジスタのゲートを形成する領域に
のみ多結晶シリコンが残るようにエッチングして多結晶
シリコン層２５を形成する。
ハンスメント型トランジスタのゲートを形成する領域に
のみ多結晶シリコンが残るようにエッチングして多結晶
シリコン層２５を形成する。
【００２８】次に、フィールド領域２４（厚い酸化シリ
コン膜層）とエンハンスメント型トランジスタを形成す
る領域の多結晶シリコン層２５とをマスクとして用い
て、不純物イオン注入を行なう。
コン膜層）とエンハンスメント型トランジスタを形成す
る領域の多結晶シリコン層２５とをマスクとして用い
て、不純物イオン注入を行なう。
【００２９】このとき、後に形成するディプリーション
型トランジスタのゲートの下に位置するチャネル領域に
も同時にイオン注入がなされ、その結果、ドレーン、ソ
ース、チャネル領域２１に同じ深さのイオン注入層が形
成されて互いに接続される。
型トランジスタのゲートの下に位置するチャネル領域に
も同時にイオン注入がなされ、その結果、ドレーン、ソ
ース、チャネル領域２１に同じ深さのイオン注入層が形
成されて互いに接続される。
【００３０】次に、上記工程を施した半導体基板の全面
に多結晶シリコンを蒸着して多結晶シリコン層を形成す
る。
に多結晶シリコンを蒸着して多結晶シリコン層を形成す
る。
【００３１】次に、ホトレジストを全面に塗布し露光お
よび現像して、エンハンスメント型トランジスタのゲー
ト２９とディプリーション型トランジスタのゲート３０
とを形成するためのマスクパターンを形成する。
よび現像して、エンハンスメント型トランジスタのゲー
ト２９とディプリーション型トランジスタのゲート３０
とを形成するためのマスクパターンを形成する。
【００３２】次に、図２に示すように、該マスクパター
ンをマスクとして使用して多結晶シリコン層をエッチン
グし、エンハンスメント型トランジスタのゲート２９と
ディプリーション型トランジスタのゲート３０とを形成
する。
ンをマスクとして使用して多結晶シリコン層をエッチン
グし、エンハンスメント型トランジスタのゲート２９と
ディプリーション型トランジスタのゲート３０とを形成
する。
【００３３】エンハンスメント型トランジスタのゲート
２９は、先に形成した多結晶シリコン層２５の上面に接
して形成される。
２９は、先に形成した多結晶シリコン層２５の上面に接
して形成される。
【００３４】一方、ディプリーション型トランジスタの
ゲート３０は、チャネル上に形成されたゲート酸化膜２
７の上面に接して形成される。
ゲート３０は、チャネル上に形成されたゲート酸化膜２
７の上面に接して形成される。
【００３５】次に、ＨＬＤ（High-temperature Low-pre
ssure Dielectric 高温低圧誘電体）工程を施して中間
層誘電体（inter-layer dielectric）を蒸着し、その上
にＢＰＳＧ（Boro-Phospho-Silicate-Glass ホウ・リン
珪酸ガラス）を蒸着し、セル全体の平坦化等の一般的な
工程を実施する。
ssure Dielectric 高温低圧誘電体）工程を施して中間
層誘電体（inter-layer dielectric）を蒸着し、その上
にＢＰＳＧ（Boro-Phospho-Silicate-Glass ホウ・リン
珪酸ガラス）を蒸着し、セル全体の平坦化等の一般的な
工程を実施する。
【００３６】上記工程において、Ｐ型基板を用いる場合
には、注入する不純物イオンとしてＮ型不純物イオンを
用いる。
には、注入する不純物イオンとしてＮ型不純物イオンを
用いる。
【００３７】
【発明の効果】上記本願発明の半導体ＲＯＭのコーディ
ング方法によれば、ディプリーション型トランジスタの
チャネルに高濃度の不純物イオンを注入することができ
るので、ＲＯＭセル作動時の抵抗を減少することがで
き、素子の作動速度を向上することが可能となるという
効果がある。
ング方法によれば、ディプリーション型トランジスタの
チャネルに高濃度の不純物イオンを注入することができ
るので、ＲＯＭセル作動時の抵抗を減少することがで
き、素子の作動速度を向上することが可能となるという
効果がある。
【００３８】また、エンハンスメント型トランジスタの
ゲートとなる多結晶シリコン層をマスクとして利用し
て、トランジスタのソース及びドレーンを形成するため
のイオン注入と、ＲＯＭコーディングのためのイオン注
入とを同時に行なうので、製造工程を単純化することが
可能となるという効果がある。
ゲートとなる多結晶シリコン層をマスクとして利用し
て、トランジスタのソース及びドレーンを形成するため
のイオン注入と、ＲＯＭコーディングのためのイオン注
入とを同時に行なうので、製造工程を単純化することが
可能となるという効果がある。
【００３９】更に、多結晶シリコンゲート電極の高さを
観察することにより、種々のコードを形成する場合にも
コーディング状態を工程中に識別でき、その結果生産性
が向上するという効果がある。
観察することにより、種々のコードを形成する場合にも
コーディング状態を工程中に識別でき、その結果生産性
が向上するという効果がある。
【図１】本発明の半導体ＲＯＭのコーディング方法の途
中工程を示す一部切断斜視図である。
中工程を示す一部切断斜視図である。
【図２】本発明の半導体ＲＯＭのコーディング方法の途
中工程を示す一部切断斜視図である。
中工程を示す一部切断斜視図である。
【図３】従来技術の半導体ＲＯＭのコーディング方法の
途中工程を示す一部切断斜視図である。
途中工程を示す一部切断斜視図である。
１０…半導体基板、 １１〜１３…ソース及びドレーン領域、 １４…ディプリーションイオン注入層、 １５…活性領域、 １６…フィールド領域、 １７…多結晶シリコンゲート、 １８…フィールド酸化膜、 １９…ゲート酸化膜、 ２１…ドレーン、ソース、チャネル領域、 ２２…ドレーン領域、 ２３…活性領域、 ２４…フィールド領域、 ２５…多結晶シリコン層、 ２６…フィールド酸化膜、 ２７…ゲート酸化膜、 ２８…半導体基板、 ２９…エンハンスメント型トランジスタのゲート、 ３０…ディプリーション型トランジスタのゲート
Claims (3)
- 【請求項１】半導体ＲＯＭのコーディング方法におい
て、 半導体基板に局部酸化工程を施してフィールド領域と活
性領域とを区分し、ゲート絶縁膜を形成する段階と、 上記段階を経た上記半導体基板の全面に多結晶シリコン
を蒸着し、ホトエッチング工程を施して上記多結晶シリ
コンをエッチングして、エンハンスメント型トランジス
タを形成する領域の上にのみ多結晶シリコン層を形成す
る段階と、 上記エンハンスメント型トランジスタを形成する領域の
上の上記多結晶シリコン層をマスクとして使用して不純
物イオン注入を行い、ソース及びドレーン領域とディプ
リーション型トランジスタのチャンネル領域とを形成す
る段階と、 上記エンハンスメント型トランジスタのゲートと上記デ
ィプリーション型トランジスタのゲートとを形成する段
階と、 を含んでなることを特徴とする半導体ＲＯＭのコーディ
ング方法。 - 【請求項２】請求項１に記載の半導体ＲＯＭのコーディ
ング方法において、上記ディプリーション型トランジス
タの上記ソース及びドレーン領域と上記チャンネル領域
とを、同じ深さのイオン注入層で形成することを特徴と
する請求項１に記載の半導体ＲＯＭのコーディング方
法。 - 【請求項３】複数のＲＯＭセルをエンハンスメント型ト
ランジスタとディプリーション型トランジスタとで形成
したＲＯＭ装置において、 上記エンハンスメント型トランジスタのゲートにのみ導
電層が２重に形成され、 上記ディプリーション型トラ
ンジスタのチャンネル領域はソース領域及びドレーン領
域と同じ導電型の不純物で同じ深さに形成されているこ
とを特徴とする半導体ＲＯＭ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-15409 | 1994-06-30 | ||
| KR1019940015409A KR0135047B1 (ko) | 1994-06-30 | 1994-06-30 | 반도체 읽기 전용 기억 장치의 코딩 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855916A true JPH0855916A (ja) | 1996-02-27 |
| JP3510938B2 JP3510938B2 (ja) | 2004-03-29 |
Family
ID=19386806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16191895A Expired - Fee Related JP3510938B2 (ja) | 1994-06-30 | 1995-06-28 | 半導体ｒｏｍのコーディング方法及び半導体ｒｏｍ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5648289A (ja) |
| JP (1) | JP3510938B2 (ja) |
| KR (1) | KR0135047B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244268B1 (ko) * | 1997-04-02 | 2000-02-01 | 김영환 | 비휘발성 메모리 소자 및 제조 방법 |
| TW340966B (en) * | 1997-04-07 | 1998-09-21 | United Microelectronics Corp | The salicide process for mask ROM |
| TW429621B (en) * | 1999-10-05 | 2001-04-11 | Taiwan Semiconductor Mfg | Fabricating method of mask read-only memory |
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