JPH0851352A

JPH0851352A - Ｃｍｏｓ回路用の入力バッファ

Info

Publication number: JPH0851352A
Application number: JP7013721A
Authority: JP
Inventors: Robert J Proebsting; ジェイプローエブスティングロバート; Hyunsoo Sim; シムヒュンソー
Original assignee: Townsend and Townsend Khourie and Crew
Current assignee: Townsend and Townsend Khourie and Crew
Priority date: 1994-01-31
Filing date: 1995-01-31
Publication date: 1996-02-20
Anticipated expiration: 2020-07-27
Also published as: KR100392556B1; DE19502598A1; US5731713A; DE19502598B4; KR950035088A; JP3676408B2

Abstract

(57)【要約】（修正有）【目的】スレッシュホールド電圧の変動及び対称的な
電源ノイズに不感なＤＲＡＭや、マイクロプロセッサ等
のためのＣＭＯＳ入力バッファ回路を提供する。【構成】実質的に等しいトランスコンダクタンスをも
つように構成されたｐ及びｎチャンネルＭＯＳトランジ
スタＱ１′，Ｑ２′で形成された入力段１２′を備え、
これらトランジスタＱ１′，Ｑ２′はバイアス電圧と低
い電圧（例えば、接地）との間に直列電流路を形成する
ように接続され、入力段１２′のトリップ点を、指定の
ＴＴＬ論理高レベルと低レベルとのほぼ中間にセットす
る。入力バッファが動作するバイアス電圧と低い電圧と
の間の差は、ＭＯＳトランジスタＱ１′，Ｑ２′の少な
くとも１つがＴＴＬ論理高又は低レベル入力に対してオ
フとなり、入力信号がこのようなレベルにある間に消費
電力を回避するよう確保する。又、入力バッファは、対
称的な電源ノイズに不感で、ほとんど電力を消費せず、
スレッシュホールド電圧の変動にも不感である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、入力バッファ
回路に係り、より詳細には、ＴＴＬ対応のＣＭＯＳ入力
バッファ回路に係る。この回路は、トランジスタのスレ
ッシュホールド電圧と、回路への電源入力ノードにおけ
る対称的なノイズの両方に比較的関わりなくスイッチン
グスレッシュホールド電圧を与えるものである。

【０００２】

【従来の技術】半導体製造技術における現状技術では、
バイポーラ、電界効果、相補的電界効果（ＣＭＯＳ）及
び他のものを含む多数の種々の技術でデジタル回路を実
現することができる。これらの技術は、種々の形式のロ
ジックを可能にするが、各々それ自体の利点と欠点があ
る。例えば、トランジスタ−トランジスタロジック（Ｔ
ＴＬ）は、バイポーラトランジスタを使用し、高速の大
規模集積に広く利用できる回路を提供する。電界効果
（ＣＭＯＳ）技術は、高速ではないが、マイクロプロセ
ッサやメモリ等を特徴付ける高い密度を発揮する。

【０００３】種々の技術がしばしば組み合わされて完全
なシステムが形成される。例えば、デジタルシステム
は、ＴＴＬ制御回路と、スタティック又はダイナミック
ランダムアクセスメモリとして実施されたＣＭＯＳデー
タ記憶装置とを含むことができる。入力及び出力バッフ
ァは、これら技術と技術との間のインターフェイスを形
成し、各々、ＴＴＬ信号を受け入れそしてそれらをＣＭ
ＯＳ環境へ参照したり、又はその逆を行ったりする。

【０００４】ＣＭＯＳ技術は、相補的な導電率型のトラ
ンジスタ、即ちｎチャンネルＭＯＳ（ＮＭＯＳ）及びｐ
チャンネルＭＯＳ（ＰＭＯＳ）を提供する。ＮＭＯＳデ
バイスは、それらのゲート電極が正にバイアスされたと
きにオンになるが、ＰＭＯＳデバイスはオフになる。逆
に、ＰＭＯＳデバイスは、それらのゲート電極が負にバ
イアスされたときにオンになるが、ＮＭＯＳデバイスは
オフになる。この技術では、高い供給電圧を出力ノード
に接続するＰＭＯＳトランジスタと、低い供給電圧を出
力ノードに接続するＮＭＯＳトランジスタのトーテム構
成からロジックインバータが形成される。両トランジス
タのゲートノードは一緒に入力ノードに接続される。論
理状態「１」と「０」の電圧差により、ＣＭＯＳ回路は
比較的高いノイズ裕度を有する。更に、入力信号がいず
れかの供給電圧において一定であるときには、一連の２
つのトランジスタの一方が導通せず、論理ゲートは本質
的にゼロ電力の消費となる。

【０００５】しかしながら、この状態において本質的に
ゼロ電力の消費ということは、ＣＭＯＳ回路が電源の他
の入力電圧を消費しないか又はノイズに影響されないこ
とを意味するものではない。これは、図１及び２につい
て更に説明する。

【０００６】図１は公知のＣＭＯＳ入力段１２を示して
おり、これは、ＰＭＯＳトランジスタＱ１及びＮＭＯＳ
トランジスタＱ２を備えており、ＴＴＬ対応のＣＭＯＳ
入力バッファを構成する。ＴＴＬ回路１０は、電圧（Ｖ
_i）の入力信号を入力段１２に供給する。２つのトラン
ジスタＱ１及びＱ２は、典型的に５ボルトの正の供給電
圧Ｖｃｃと、一般に接地電位の低い供給電圧Ｖｓｓとの
間に接続される。（ＰＭＯＳトランジスタの記号は、ゲ
ートノードに丸印を有する。）ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとの間の相互接続部は、入力段１
２の出力端子を形成し、ここに段により発生された出力
電圧Ｖｏが与えられる。

【０００７】入力段１２は、これを用いる回路におい
て、入力電圧Ｖ_iがトランジスタＱ１及びＱ２に本質的
に同じ飽和電流を導通させるトリップ点を有する。この
トリップ点は、それを越えるとＮＭＯＳトランジスタＱ
２が出力Ｖｏを接地に向かって引っ張りそしてそれより
低いとＰＭＯＳトランジスタＱ１が出力ＶｏをＶｃｃに
向かって引っ張るような入力電圧レベルでもある。

【０００８】ＣＭＯＳ入力ゲート１２のトリップ点は、
通常は、指定Ｖ_iの高い入力レベル２．４ボルトと低い
入力レベル０．８ボルトとの間の中間に選択されるか、
又は１．６ボルトの範囲のどこかに選択される。しかし
ながら、入力電圧Ｖ_iが、ＮＭＯＳトランジスタＱ２の
スレッシュホールド電圧（Ｖｔ又はＶｔｎ）（約０．８
ボルト）より高いレベルであって、且つＰＭＯＳトラン
ジスタＱ１のスレッシュホールド電圧（Ｖ_t又はＶ_tp）
だけＶｃｃより低いレベルより更に低いレベルにあると
きは、Ｑ１及びＱ２の両方が導通する。ＶｃｃからＶｓ
ｓに電流が流れて、回路は電力を消費する。従って、た
とえ多数のＴＴＬ回路が２．４ボルトの指定の最小レベ
ルより上の高い出力論理レベルを発生できるとしても、
一般に、ＰＭＯＳトランジスタをオフに切り換えるに充
分な出力レベル（即ち、１つのＰＭＯＳスレッシュホー
ルドだけＶｃｃより低い）には到達しない。それ故、Ｔ
ＴＬ回路１０が、充分に高いレベルでない入力信号Ｖ_i
を入力段１２に与えるときには、ＣＭＯＳ対の両トラン
ジスタがオンとなり、ＶｃｃからＶｓｓへ電流を通流さ
せて、電力を消費させる。

【０００９】公知の５ボルトのＴＴＬ対応のＣＭＯＳス
タティック入力バッファは、通常、ＶｃｃとＶｓｓとの
間で非対称的にセットされたトリップ点を有している
（通常は、Ｖｓｓより約１．６ボルト高くそしてＶｃｃ
より３．４ボルト低い）。この非対称的な位置設定は、
多数のスタティック入力バッファがＶｓｓ入力端子に現
れるノイズに特に影響される理由によるものである。

【００１０】電源ノイズは図２を参照して最も良く理解
されよう。図２は、ピン接続部１３によりＶｃｃ供給電
圧に接続されたＶｃｃ端子と、ピン接続部１５によりＶ
ｓｓ供給電圧に接続されたＶｓｓ端子とを有する集積回
路１４を示している。商業的な設計においては、これら
のピン接続部のインピーダンスを低く保つように各々努
力がなされているが、そのインダクタンスは無視できる
ものではない。これらのインダクタンスは、供給リード
インダクタンスＬ１及びそれに対応する本質的に等しい
接地又は戻りリードインダクタンスＬ２によって図２に
示されている。

【００１１】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）のような幾つかのＣＭＯＳデバイスは、スタン
バイ状態では本質的にゼロ電流の引き出しであるが、ア
クティブなサイクルの開始時には高い電流消費に迅速に
切り換わる。インダクタにまたがる瞬時電圧は、Ｌ（ｄ
ｉ／ｄｔ）であるので、リードインダクタンスＬを乗じ
た電流の迅速な変化（ｄｉ／ｄｔ）は、Ｌ１間に約１ボ
ルトを発生し得る。回路１４は電荷を蓄積しないので
（出力ピンに流れる電流は無視する）、供給電流Ｉ₁は
戻り電流Ｉ₂に実質的に等しく、従って、ｄｉ₁／ｄｔ
＝ｄｉ₂／ｄｔとなる。更に、インダクタンスＬ１及び
Ｌ２は実質的に等しいので、Ｌ１間の１ボルトの電圧降
下は、インダクタンスＬ２間にも１ボルト電圧降下とし
て現れる。その結果、電流の増加中は、Ｖｃｃ端子の電
位は、Ｖｓｓ端子の電位が上昇するのと同じ量だけ降下
し、そして電流の減少中は、その逆となる。従って、イ
ンダクタンスＬ２間の１ボルトの電圧降下は、Ｖｓｓ端
子に１ボルトの上昇を生じさせ、一方、インダクタンス
Ｌ１間の対応する１ボルトの電圧降下は、Ｖｃｃ端子に
１ボルトの電圧降下を生じさせる。それ故、ノイズは対
称的である。加えて、出力ノードは、ＶｓｓからＶｃｃ
へ（又は逆に）全て同時に切り換わり、Ｖｃｃ（又はＶ
ｓｓ）から電流を引き出すが、Ｖｓｓ（又はＶｃｃ）に
対応電流を生じさせず、これはむしろ出力リードに生じ
ることになる。この不所望な作用は、通常は、個別の電
源ピンを用いて出力バッファを駆動することにより防止
され、従って、主電源のノイズは対称的に保たれる。

【００１２】

【発明が解決しようとする課題】不都合なことに、図１
の公知回路では、Ｖｃｃ及びＶｓｓが対称的に変化する
ときに、トリップ点も変化する。入力のスイッチングス
レッシュホールド即ちトリップ点において、Ｑ１及びＱ
２に流れる飽和電流が等しくなる。１．６ボルトのトリ
ップ点を得るには、１．６ボルトにおいて、ＮＭＯＳト
ランジスタＱ２とＰＭＯＳトランジスタＱ１が同じ飽和
電流を有するように回路を設計しなければならない。
１．６ボルトの入力電圧において、ＮＭＯＳトランジス
タＱ２は、そのスレッシュホールド電圧よりもＶ_i−Ｖ
ｓｓ−Ｖ₁＝１．６−０−０．８＝０．８ボルトだけ高
い電圧によりオンに切り換えられる。１．６ボルトの同
じ入力電圧において、ＰＭＯＳのスレッシュホールド電
圧が０．８ボルトでありそしてＶｃｃ供給電圧が５．０
ボルトである状態では、ＰＭＯＳトランジスタＱ１が、
Ｖｃｃ−Ｖ_i−｜Ｖ_tp｜＝５−１．６−０．８＝２．６
ボルトによりオンに切り換えられる。１．６ボルトのト
リップ点を得るためには、ＮＭＯＳトランジスタのトラ
ンスコンダクタンスｇ_nがＰＭＯＳトランジスタよりも
相当に大きいことが必要である。

【００１３】この例では、ＮＭＯＳトランジスタは、
２．６ｍＡ／ボルトのトランスコンダクタンス（既に計
算した０．８ボルトを乗じると、２．０８ｍＡとなる）
をもつように設計され、一方、ＰＭＯＳトランジスタ
は、０．８ｍＡ／ボルトのトランスコンダクタンス
（（既に計算した２．６ボルトを乗じると、２．０８ｍ
Ａとなる）をもつように設計される。

【００１４】この例において、電源のノイズがＶｓｓを
接地よりも１ボルト低くする場合には、ＮＭＯＳトラン
ジスタの導通が２．６ｍＡだけ増加する。電源の動きの
対称性は、Ｖｃｃを１ボルトだけ増加させ、ＰＭＯＳト
ランジスタＱ１の導通を０．８ｍＡだけ増加させる。従
って、２つの電源における対称的なノイズは、Ｑ１とＱ
２の飽和電流に非常に非対称な変化を生じさせる。これ
は、もちろん、１．６ボルトの所望のトリップ点を得る
ために必要とされるＱ１とＱ２のトランスコンダクタン
スが異なるためである。

【００１５】この例においては、Ｖｓｓ及びＶｃｃにお
ける対称的なノイズが１ボルトと仮定すると、トリップ
点は１．０７ボルトに移動する。１．０７ボルトの入力
においてＱ２及びＱ１の電流を計算すると、次のように
なることが分かる。Ｉ₂＝（Ｖ_i−Ｖｓｓ−Ｖ₁）ｇ_n ＝(1.07-(-1)-0.8)(2.6mA/ボルト＝3.30mA （式１）及びＩ₁＝（Ｖｃｃ−Ｖ_i−｜Ｖ_tp｜）＝(5+1-1.07-0.8)(0.8mA/ ボルト＝3.30mA 電流は、１．０７ボルトにおいて等しいので、トリップ
点は、１．０７ボルトである。従って、ノイズが対称的
であったにも係わらず、電源端子における１ボルトのノ
イズはトリップ点を１．６ボルトから１．０７ボルトへ
移動し、即ち０．５３ボルトの変化を生じさせた。従っ
て、集積回路の動作により生じる電源端子の対称的なノ
イズは、その回路の入力バッファのトリップ点を変化さ
せる。これは、入力バッファが、外部で与えられた論理
「０」を論理「１」と解釈したり、又は外部で与えられ
た論理「１」を論理「０」と解釈したりさせる。

【００１６】公知のスタティックＣＭＯＳ入力バッファ
のトリップ点は、ＰＭＯＳ及びＮＭＯＳトランジスタの
スレッシュホールド電圧変化と共に変化する。上記した
ように、ＴＴＬ対応のスタティックＣＭＯＳ入力バッフ
ァのトリップ点は、一般に、指定の高いレベルと低いレ
ベルとの中間、即ち１．６ボルトに選択される。上記し
たように、トリップ点は、多くの場合に、ＰＭＯＳ及び
ＮＭＯＳトランジスタをこれらがトリップ点において実
質的に同じ電流を導通させるようなトランスコンダクタ
ンスで製造することによりセットされる。通常、これ
は、ＮＭＯＳトランジスタのトランスコンダクタンスが
ＰＭＯＳトランジスタよりも少なくとも３倍は大きいこ
とを必要とする。ＰＭＯＳトランジスタのスレッシュホ
ールド電圧の変化は、そのトランスコンダクタンスが低
いためにトリップ点にほとんど影響を与えない。しかし
ながら、これは、ＮＭＯＳトランジスタのスレッシュホ
ールド電圧の変化については言えないことである。これ
らの変化は、トリップ点に著しい影響を及ぼす。ＮＭＯ
Ｓスレッシュホールド電圧の１ボルトの増加は、トリッ
プ点を少なくとも０．７５ボルト増加させる。

【００１７】更に、従来のＣＭＯＳ入力バッファのトリ
ップ点は、集積回路上の他のサブ回路により影響され
る。これは、大きなＣＭＯＳ集積回路チップにおいて
は、多くの入力バッファを便宜上チップへのＶｓｓ入力
端子から離して配置するために生じる。Ｖｓｓを入力バ
ッファに連通するためにチップには金属接続部が使用さ
れる。この金属は、特に最小の断面においてある程度の
抵抗値を有し、ＣＭＯＳ入力バッファ又は他の回路の個
々の段は、この抵抗間に充分な電圧を発生するに足る電
流を与える。従って、ＣＭＯＳバッファの入力段のトリ
ップ点は、同じ内部電源ワイヤを共有する他の回路によ
って引き出される電流により影響を受けることになる。

【００１８】

【課題を解決するための手段】本発明は、３つの別々の
重要な目的を同時に達成するＣＭＯＳ入力バッファを提
供する。即ち、本発明は、対称的な電源ノイズに比較的
不感であり、ＰＭＯＳ及びＮＭＯＳのスレッシュホール
ド電圧の変化に比較的不感であり、そして更に入力電圧
がＴＴＬ回路によって与えられた高論理レベル又は低論
理レベルであるときにＤＣ電力を本質的に消費しない。

【００１９】本発明によれば、ＣＭＯＳ入力バッファ
は、ほぼ同じトランスコンダクタンス（ＰＭＯＳトラン
ジスタに対してｇ_p、ＮＭＯＳトランジスタに対してｇ
_n）を有するように構成されたＭＯＳトランジスタの相
補対を備えている。従って、バッファのトリップ点は、
ＰＭＯＳトランジスタのソース端子を、正の供給電圧よ
り低いバイアス電圧を発生するバイアス回路に接続する
ことにより、最悪の場合のＴＴＬの高い出力電圧と低い
出力電圧との間の中間にセットされる。バイアス回路
は、トリップ点をスレッシュホールド電圧に係わりない
ものにするバイアス電圧を発生し、そして受け取ったＴ
ＴＬ出力電圧が高レベルであるときにＰＭＯＳトランジ
スタが導通しないよう確保する。（ＮＭＯＳトランジス
タは、この回路及び公知回路の両方においてＴＴＬ入力
電圧が低レベルであるときにオフである。）

【００２０】本発明の好ましい実施例では、入力段はＰ
ＭＯＳトランジスタを使用し、そのドレインはＮＭＯＳ
トランジスタのドレインに接続される。ＰＭＯＳトラン
ジスタのソースは、バイアス電位に接続される。ＮＭＯ
Ｓトランジスタのソースは、Ｖｓｓ電位ソースに接続さ
れる。各トランジスタのゲートは一緒に入力端子に接続
される。更に、２つのＣＭＯＳトランジスタは、ほぼ等
しいトランスコンダクタンスを有するように設計され
る。

【００２１】バイアス回路はバイアス電圧を発生し、そ
の理想的な大きさは、固定のプロセス独立電圧＋１つの
ＰＭＯＳトランジスタのスレッシュホールド電圧の大き
さ−１つのＮＭＯＳトランジスタのスレッシュホールド
電圧に等しい固定のプロセス従属電圧である。好ましい
実施例では約３．２ボルトのこのバイアス電圧は、ＰＭ
ＯＳトランジスタのソースに印加され、これにより、入
力段のトリップ点はバイアス電圧とＶｓｓ電位とのほぼ
中間に配置される。更に、バイアス電圧は正の供給電圧
に容量的に結合され、従って、ＰＭＯＳトランジスタの
ソースは正の供給電圧におけるノイズに従う。両トラン
ジスタは等しいトランスコンダクタンスを有するので、
対称的な内部発生の電源ノイズがＶｃｃの電圧を瞬間的
に増加させ、ＰＭＯＳ電流を増加させるが、Ｖｓｓの電
圧の同時に生じる等しい減少は、ＮＭＯＳ電流に同じ増
加を生じさせる。しかしながら、Ｖｓｓ及びＶｃｃはこ
のようなノイズによって変化し、両トランジスタは、外
部接地点よりも１．６ボルト上に保たれるトリップ点に
おいて等しく導通する。

【００２２】更に、受け取ったＴＴＬ出力電圧が一般に
指定（例えば、２．４ボルト）より大きな電圧レベルに
おいて高く切り換わるときには、ＰＭＯＳトランジスタ
のゲートの電圧は、そのソースの３．２ボルトバイアス
に対し、ＰＭＯＳのスレッシュホールド電圧よりも低く
なる。これは、ＰＭＯＳトランジスタが導通を停止する
ようにさせ、ＣＭＯＳトランジスタ対に電流が流れない
ことになる。これは、入力電圧が約４．２ボルトを越え
ない限り、公知の回路では生じなかったことである。Ｔ
ＴＬ入力電圧が低い（典型的に０．４ボルト程度）とき
にも電流は流れない。というのは、ＮＭＯＳがオフだか
らである。

【００２３】従って、ＰＭＯＳ及びＮＭＯＳトランジス
タがほぼ等しいトランスコンダクタンスを有する図３の
回路は、比較的電源ノイズに不感である。更に、ノード
Ａのバイアス電圧が約３．２ボルトにセットされた状態
では、この回路は正しいトリップ点が１．６ボルトであ
り、約２．４ボルトより高いか又は０．８ボルトより低
い入力電圧において電流の引出しを停止する。しかしな
がら、これは問題である。即ち、出力電圧の振れはＶｓ
ｓからバイアス電圧までだけで、Ｖｃｃまでではなく、
従って、次の段（ＣＭＯＳインバータ）が電力を引き出
す。本発明の次の実施例は、この問題を解消する。

【００２４】本発明の別の実施例では、ＣＭＯＳ入力バ
ッファが、直列に接続された多数のＣＭＯＳトランジス
タ段から形成される。各段は、それが動作される個別の
バイアス回路を有し、各次々の段のバイアス電圧は、そ
の手前の段よりも、ＰＭＯＳトランジスタのスレッシュ
ホールド電圧よりも若干小さい電圧だけ正になる（図５
を参照）。このバイアス技術は、各々の受け取ったＴＴ
Ｌ出力の静止状態（高又は低）に対して各段が非導通と
なるよう保証する。

【００２５】本発明の別の実施例では、上記のように各
々個別にバイアスされる単一段又は多数の段の最後の段
にフィードバック回路が設けられる。最後の段の入力ノ
ードが僅かに高い電圧（例えば、約３．２ボルト）に駆
動されたときには、フィードバック回路がこの入力をＶ
ｃｃまで引っ張って、ＰＭＯＳトランジスタを遮断する
ことにより、電力消費を減少させる（図６又は７を参
照）。

【００２６】本発明の好ましい実施例は、固定（プロセ
ス及びＶｃｃ独立）の電圧ソースからＮＭＯＳスレッシ
ュホールド電圧を引いたものにＰＭＯＳスレッシュホー
ルド電圧を加えたものにより発生された電圧に等しい値
のバイアス電圧を使用する。ＮＭＯＳ及びＰＭＯＳスレ
ッシュホールド電圧を含ませる効果は、入力バッファの
トリップ点を、トランジスタスレッシュホールド電圧の
プロセス変化に比較的不感にし、即ち非常に望ましい特
性にすることである。

【００２７】本発明の効果はここに明らかであろう。第
１に、本発明により構成されたＣＭＯＳ入力バッファの
トリップ点は、内部で発生される電源ノイズに比較的不
感であり、即ち段の２つの動作電圧であるバイアス電圧
とＶｓｓとの間の中心に保たれる。本発明のこの特徴
は、電源ノイズによる偽警報を最小にする。第２に、本
発明により構成されたスタティックＣＭＯＳ入力バッフ
ァのトリップ点は、ＰＭＯＳ及びＮＭＯＳトランジスタ
のスレッシュホールド電圧のプロセス変化に不感であ
り、あらゆる状態のもとで充分な余裕を更に確保し、偽
応答を防止する。第３に、ＰＭＯＳトランジスタは、受
け取ったＴＴＬ出力信号が低状態にあるか又はＶｃｃよ
り充分低い高状態にあるときに非導通状態にすることが
できるので、電力消費が減少される。本発明のこれら及
び他の効果並びに特徴は、以下の詳細な説明から当業者
に明らかとなろう。

【００２８】

【実施例】図３は、本発明によるスタティック入力バッ
ファの入力段の一実施例を示す。図３に示すように、入
力段１２’は、これを形成するように接続されたＰＭＯ
ＳトランジスタＱ１’及びＮＭＯＳトランジスタＱ２’
を備えている。

【００２９】ＣＭＯＳ回路１２’の最小の高い及び最大
の低い入力論理レベルは、高い入力レベルに対して２．
４ボルトでありそして低い入力レベルに対して０．８ボ
ルトであると仮定する。好ましくは、入力ＣＭＯＳ段１
２’のトリップ点は、これら２つのレベル間の中間点、
即ち１．６ボルトである。

【００３０】ＰＭＯＳ及びＮＭＯＳトランジスタＱ１’
及びＱ２’は、それらの各々のトランスコンダクタンス
がほぼ等しくなるように設計される。従って、トランジ
スタＱ１’及びＱ２’は、ゲート−ソース電圧の変化に
応答して、ドレイン−ソース電流に同じ変化を生じさせ
る。ＭＯＳトランジスタのトランスコンダクタンスはト
ランジスタの巾に比例し、そしてトランジスタの長さに
（ほぼ）逆比例する。トランスコンダクタンスのマッチ
ングは、トランジスタのチャンネルの巾と長さをおおよ
そ変化させることにより達成できる。ＭＯＳトランジス
タの長さは、遅延を最小にするためにはできるだけ短く
選択するのが好ましい。従って、トランジスタは、技術
的に許される最短のチャンネルを使用するのが好まし
く、その巾は、所望のトランスコンダクタンスを与える
ように必要に応じて調整される。従来の短いチャンネル
のＭＯＳトランジスタでは、トランジスタの飽和電流
は、ゲート−ソース電圧とトランジスタのスレッシュホ
ールド電圧との差に伴いほぼ直線的に変化する。（長い
チャンネルのトランジスタの飽和電流は、この差の平方
で変化する。）等しいトランスコンダクタンスに対して
は、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタよ
りも巾が広くなければならない。

【００３１】図３は、バイアス回路１６がバイアス電圧
を印加する電圧ノードＡに接続されたＰＭＯＳトランジ
スタＱ１’のソースを更に示している。バイアス電圧
は、ＣＭＯＳ入力段１２’のトリップ点を、高い入力レ
ベルと低い入力レベルの中間点である所望の１．６ボル
トレベルに置くように選択される。ＰＭＯＳ及びＮＭＯ
Ｓトランジスタのトランスコンダクタンスはほぼ等しい
ので、トランジスタのスレッシュホールド電圧の大きさ
がほぼ等しいと仮定すれば、ＮＭＯＳトランジスタのソ
ースの電圧（接地）が所望のトリップ点より低いときに
は、バイアス電圧が、ＰＭＯＳトランジスタのソースに
対して所望のトリップ点よりも相当に高い電圧レベルを
供給しなければならない。１．６ボルトのトリップ点に
対しては、図３のノードＡのバイアス電圧が約３．２ボ
ルトでなければならない。当然、ＮＭＯＳ及びＰＭＯＳ
のスレッシュホールド電圧の大きさが等しくない場合に
は、本発明の概念を用いてバイアス電圧を適切に変化さ
せることができる。

【００３２】ＣＭＯＳ入力ゲート１２’は、次のように
動作する。ＴＴＬ回路１０から段１２’への入力電圧が
低く、０．８ボルト未満であると仮定する。これは、Ｐ
ＭＯＳトランジスタＱ１’を導通状態に入れる。ＮＭＯ
Ｓのスレッシュホールド電圧が０．８ボルトであると仮
定すれば、ＮＭＯＳトランジスタは非導通であり、Ｖｃ
ｃからＶｓｓへ電流は流れない。ＮＭＯＳのスレッシュ
ホールド電圧が０．８ボルトより低く、例えば、０．６
ボルトである場合には、ＮＭＯＳトランジスタは完全に
オフではなく、僅かな電流が流れる。ＮＭＯＳトランジ
スタによりほとんど又は全く電流が導通されない状態で
は、ＰＭＯＳトランジスタＱ１’が出力信号Ｖｏを３．
２ボルトのノードＡのバイアス電圧に向かって引っ張
る。

【００３３】次いで、受け取ったＴＴＬ出力信号Ｖ_iが
高レベルに切り換わり、即ち２．４ボルトより高い電圧
に切り換わったと仮定する。これは、ＮＭＯＳトランジ
スタＱ２’をオンにする。ノードＡにおけるＰＭＯＳト
ランジスタＱ１’のソースは３．２ボルトであり、そし
てＱ１’のゲートは少なくとも２．４ボルトであるか
ら、ゲート−ソースの電圧差は、マイナス０．８ボルト
のＰＭＯＳスレッシュホールドを克服するに充分なもの
ではない。それ故、ＰＭＯＳトランジスタＱ１’は導通
しない。この状態のもとでは、たとえＮＭＯＳトランジ
スタＱ２’が導通しても、ＣＭＯＳ入力ゲート１２’
は、ＶｃｃからＶｓｓへ電流を導通せず、出力信号Ｖｏ
は、ＮＭＯＳトランジスタＱ２’によってＶｓｓに引っ
張られる。

【００３４】プロセス、電源電圧及び温度の不感性のた
めに、バイアス回路１６は、変型バンドギャップ発生器
を用いて実施することができる。このような回路は、２
つの部分より成る。第１の部分は、プロセスに関わりな
く、温度に関わりなく且つ供給電圧に関わりない３．２
ボルトの供給電圧を与える公知のバンドギャップレギュ
レータである。第２の部分は、以下に述べる形式の回路
を用いて、１つのＰＭＯＳスレッシュホールド電圧の大
きさを付加し、そして１つのＮＭＯＳトランジスタスレ
ッシュホールド電圧の大きさをこの固定の３．２ボルト
供給電圧から差し引く。

【００３５】しかしながら、バンドギャップ発生器に取
って代わるより簡単なものは、図４に示すバイアス回路
１６である。図示されたように、バイアス回路１６は、
ＶｓｓとＶｃｃとの間に直列電流路を形成するようにソ
ース−ドレインが接続された４つのＰＭＯＳトランジス
タＱ４、Ｑ５、Ｑ６及びＱ７を備えている。ＰＭＯＳト
ランジスタＱ４のドレインはＶｓｓに接続され、そして
ＰＭＯＳトランジスタＱ７のソースはＶｃｃに接続され
る。これらトランジスタＱ４ないしＱ７の各々は、Ｎウ
ェルＣＭＯＳプロセスで形成されるのが好ましく、その
各々はそのソースに結合された各ウェルを有している。
トランジスタＱ４、Ｑ５及びＱ７は、全て長いチャンネ
ルの巾の狭いトランジスタで、ほぼ等しい長さとほぼ等
しい巾を有しており、そしてトランジスタＱ６は、巾が
広くて短いチャンネルのトランジスタである。

【００３６】トランジスタＱ４ないしＱ７は、Ｖｃｃの
固定の一部分（約２／３）、即ち約３．２ボルトである
バイアス電圧をノードＢに発生する。（トランジスタＱ
６にまたがる電圧は、ほぼ１つのＰＭＯＳスレッシュホ
ールド電圧であって、Ｑ７のドレイン−ソース電圧をこ
の１つのスレッシュホールド電圧分だけ低下させるがゲ
ート−ソース電圧は低下させない。Ｑ６にまたがるこの
電圧降下は、Ｑ７が飽和状態のままであるからノードＢ
の電圧にはほとんど影響を及ぼさない。）ノードＣのバ
イアス電圧は、ノードＢに発生される電圧（３．２ボル
ト）と、短チャンネルトランジスタＱ６の１つ分のＰＭ
ＯＳスレッシュホールド電圧（約０．８ボルト）の和で
ある。

【００３７】ノードＣは、ソースホロワとして働くＮＭ
ＯＳトランジスタＱ８のゲートに接続される。トランジ
スタＱ８のゲートは、キャパシタＣ１によりＶｃｃにも
接続される。トランジスタＱ８のドレインはＶｃｃに接
続され、一方、トランジスタＱ８のソースは、入力段１
２’（図３）のノードＡに印加されるバイアス電圧を形
成する。キャパシタＣ１は、回路の動作により発生され
たＶｃｃに関する高い周波数ノイズがソースホロワトラ
ンジスタＱ８によりノードＡに実質的に反映されるよう
にするに充分な大きさであるのが好ましい。ほとんどの
部分に対してこのように反映されるノイズは、Ｖｓｓに
おけるノイズの補数分である。従って、ＰＭＯＳトラン
ジスタＱ１’のソース端子が変化するときには、ＮＭＯ
ＳトランジスタＱ２’のソース端子も変化するが、方向
は逆である。このように、トランジスタＱ１’及びＱ
２’が直列電流路を形成するところのノードＡとＶｓｓ
とに現れる電圧変化は、実質的に対称的である。

【００３８】トリップ点において、ＣＭＯＳトランジス
タ対Ｑ１’及びＱ２’（図３）に流れる電流は等しい。
ＰＭＯＳトランジスタＱ１’に流れる飽和電流、Ｉ１
は、次の通りである。Ｉ１＝（Ｖ_A−Ｖ_i−Ｖ_tp）ｇ_p （式２）但し、Ｖ_AはノードＡの電圧であり、Ｖ_iはトランジス
タＱ１’のゲートの電圧であり、Ｖ_tpはＰＭＯＳトラン
ジスタＱ１’の（負の）スレッシュホールド電圧の大き
さであり、そしてｇ_pはＰＭＯＳトランジスタＱ１’の
トランスコンダクタンスである。（トランジスタＱ
１’、Ｑ２’は短いチャンネルのデバイスであり、上記
した式１の直線関係を生じさせる。）

【００３９】同様に、Ｖｓｓが接地であると仮定すれ
ば、トランジスタＱ２’に流れる飽和電流は、次の通り
である。Ｉ２＝（Ｖ_i−Ｖ_tn）ｇ_n （式３）但し、Ｖ_tnはＮＭＯＳトランジスタＱ２’のスレッシュ
ホールド電圧であり、そしてｇ_nはＮＭＯＳトランジス
タＱ２’のトランスコンダクタンスである。

【００４０】入力ゲート１２’のトリップ点において、
飽和電流は、Ｉ１＝Ｉ２＝（Ｖ_A−Ｖ_i−Ｖ_tp）ｇ_p＝
（Ｖ_i−Ｖ_tn）ｇ_nに等しい。

【００４１】トランジスタＱ１’及びＱ２’は、それら
のトランスコンダクタンス（ｇ_p、ｇ_n）が実質的に等
しくなるサイズとされる。それ故、等しいトランスコン
ダクタンス項（ｇ_p、ｇ_n）で除算しそしてＶ_iに対し
て解くと、次のようになる。２Ｖ_i＝Ｖ_A−Ｖ_tp＋Ｖ_tn （式４）ノードＢの電圧は、供給電圧Ｖｃｃの固定の一部分（ス
レッシュホールド電圧とは独立）である。それ故、ノー
ドＡの電圧Ｖ_Aは、トランジスタＱ６により与えられる
ＰＭＯＳスレッシュホールドにより上昇されそしてトラ
ンジスタＱ８のＮＭＯＳスレッシュホールドにより低下
されるＶｃｃのこの固定の一部分である。従って、次の
ようになる。Ｖ_A＝ｋＶ_cc＋Ｖ_tp−Ｖ_tn （式５）但し、Ｖ_tpはＰＭＯＳトランジスタＱ６を含むＰＭＯＳ
トランジスタのスレッシュホールド電圧の大きさであ
り、Ｖ_tnはＮＭＯＳトランジスタＱ８（図４）を含むＮ
ＭＯＳトランジスタのスレッシュホールド電圧であり、
そしてｋはＶｃｃの所望の部分である。

【００４２】式４のＶ_Aに式５のＶ_Aを代入すると、次
のようになる。２Ｖ_i＝ｋＶ_cc＋Ｖ_tp−Ｖ_tn−Ｖ_tp＋Ｖ_tn （式６）従って、次のようになる。Ｖ_i＝ｋＶ_cc／２（式７）ＰＭＯＳ及びＮＭＯＳトランジスタのスレッシュホール
ド電圧は打ち消し合い、トリップ点ｋＶｃｃ／２は、供
給電圧Ｖｃｃに直接関係しているが、ＮＭＯＳのスレッ
シュホールド電圧にもＰＭＯＳのスレッシュホールド電
圧にも関係しないことを示す。従って、図４に示すバイ
アス回路は、製造プロセスの幾つかの不安定要素に関わ
りのないトリップ点を図３の回路に確立する。

【００４３】電源入力端子における対称的なノイズはト
リップ点に影響を及ぼさない。入力信号がトリップ点に
あるときには、定義により、ＮＭＯＳ及びＰＭＯＳ飽和
電流が等しくなる。対称的なノイズの状態では、ある時
点で、Ｖｓｓがシステム接地点よりも０．５ボルト低く
なり、そしてＶｃｃはシステム供給電圧よりも０．５ボ
ルト高くなる。ノードＡも、図４において、キャパシタ
Ｃ１によりその公称値よりも０．５ボルト上である。Ｖ
ｓｓがシステム接地点よりも０．５ボルト低い状態で
は、ＮＭＯＳトランジスタＱ２’の電流は、この電圧の
変化（０．５ボルト）にＮＭＯＳトランジスタのトラン
スコンダクタンス（ｇ_n）を乗じた値だけ増加する。し
かしながら、同時に、ＰＭＯＳトランジスタＱ１’のソ
ース（ノードＡ）が同じ０．５ボルトだけ増加する。Ｐ
ＭＯＳトランジスタＱ１’のトランスコンダクタンスｇ
_pは、ＮＭＯＳトランジスタＱ２’のトランスコンダク
タンスに等しいので、ＰＭＯＳトランジスタＱ２’の電
流は、この同じ０．５ボルトに同じトランスコンダクタ
ンス値ｇ_pを乗じた値だけ増加する。それ故、対称的な
ノイズの状態では、あたかもノイズがないかのように電
流が互いに等しいままである。

【００４４】図４のバイアス回路を用いた図３の入力バ
ッファ１２’は、そのトリップ点がトランジスタのスレ
ッシュホールド電圧に関わりなく且つその電源の対称的
なノイズにも関わりない（これらは、本発明の２つの主
たる目的である）。更に別の効果は、入力が約０．８ボ
ルトより低いか又は約２．４ボルトより高いときにはこ
の段が定常電力を消費しないことである。約２．４ボル
トより高い入力電位において定常電力消費を除去するこ
とは、第３の重要な目的である。ほとんどの公知の回路
では、電流の流れを防止するには、入力電位が少なくと
もＶｃｃ−Ｖ_tp即ち約４．２ボルトであることを必要と
する。

【００４５】図４のバイアス回路１６はノードＡにバイ
アス電圧を発生し、従って、入力バッファのトリップ点
は、ＭＯＳスレッシュホールド電圧のプロセス変化に実
質的に不感であるが、これは供給電圧Ｖｃｃにより左右
される。入力バッファ１２’及びバイアス回路１６がＶ
ｃｃの変化に曝され、この応答が受け入れられない用途
は多数ある。このような場合には、図７の回路１６Ａを
使用できる。図４と図８の回路は、表面上は同様である
が、構造及び機能が異なる。

【００４６】図８のバイアス回路１６Ａは、好ましくは
ＣＭＯＳＮウェルプロセスで形成されて各々そのウェ
ルがそのソースに結合された一連のＰＭＯＳトランジス
タＱａ、Ｑｂ、Ｑ４’、Ｑ５’、Ｑ６’及びＱ７’のス
トリングを備えている。ＰＭＯＳトランジスタＱ７’
は、長くて狭いチャンネルをもつように構成され、その
ゲートがＶｓｓに接続されている。トランジスタＱａ、
Ｑｂ・・・Ｑ６’は、短くて巾の広いチャンネルをもつ
ように構成される。

【００４７】ＰＭＯＳトランジスタＱ７’は、僅かな量
の電流のみを導通し、従って、ＰＭＯＳトランジスタＱ
ａ・・・Ｑ６’はツェナーダイオードとして機能し、そ
のスレッシュホールド電圧は、ＰＭＯＳトランジスタの
スレッシュホールド電圧Ｖ_tpよりも若干大きい。従っ
て、バイアス回路１６ＡによりノードＡに発生されるバ
イアス電圧は、５つのＰＭＯＳスレッシュホールド（５
・Ｖ_tp）から１つのＮＭＯＳスレッシュホールドＶ_tnを
引いたものである。従って、バイアス回路１６Ａにより
ノードＡに与えられるバイアス電圧は、もはや供給電圧
Ｖｃｃの部分ではなく、トランジスタのスレッシュホー
ルド電圧のみによって発生される。

【００４８】供給電圧Ｖｃｃにノイズが生じる状態にお
いてバイアス回路１６Ａが使用される場合には、Ｑ７’
とＱ６’との間のノードとキャパシタＣ１との間に高い
抵抗素子Ｒが追加される。この抵抗素子は、高抵抗の層
でもよいし、適切にバイアスされたＰＭＯＳ又はＮＭＯ
Ｓトランジスタでもよい。重要な点は、抵抗素子Ｒによ
って与えられるインピーダンス（抵抗）が、ＰＭＯＳト
ランジスタＱ６’及びＱ７’の接合部に向かって見たイ
ンピーダンスに比して大きい（典型的にメガオーム）こ
とである。更に、時定数ＲＣ１は、過渡ノイズの周波数
に比して長く、且つ供給電圧Ｖｃｃの立上り時間に比し
て短いのが好ましい。

【００４９】図４のバイアス回路により発生されるバイ
アス電圧は、そのトリップ点がプロセスパラメータには
関わりないがＶｃｃにより左右される。図８のバイアス
回路により発生されるバイアス電圧のトリップ点は、Ｖ
ｃｃには関わりないが、ＰＭＯＳスレッシュホールド電
圧により左右される。或いは又、バンドギャップ発生回
路は、Ｖｃｃ、プロセスパラメータ及び温度に関わりな
いバイアス電圧を発生する。この固定電圧は、次いで、
図４のトランジスタＱ４及びＱ５に取って代わりノード
Ｂに現れる。次いで、前記のように、ノードＢの固定電
圧は、トランジスタＱ６により１つのＰＭＯＳスレッシ
ュホールド電圧の大きさだけ上昇されそしてトランジス
タＱ８により１つのＮＭＯＳスレッシュホールド電圧だ
け低下される。前記したように、これは、図３のノード
Ａに理想的なバイアス電圧を発生し、Ｖｃｃ、温度、及
び両ＮＭＯＳ及びＰＭＯＳスレッシュホールド電圧の大
きさを含む全ての変数に関わりないトリップ点を達成す
る。

【００５０】使用されるバイアス回路に関わりなく、図
３の入力バッファ１２’からの出力信号が通常のＣＭＯ
Ｓインバータを駆動する場合は、著しい電力が消散され
る。これは、入力バッファ１２’の出力が、ノードＡの
電圧、即ち約３．２ボルトのみの出力高電圧レベルを有
するためである。この３．２ボルトレベルでは、次の段
のＰＭＯＳトランジスタをオンにするには低過ぎる（そ
のソースはＶｃｃであり即ち＋５ボルトに等しいと仮定
する）。もちろん、この３．２ボルトのレベルは、次の
段のＮＭＯＳトランジスタをオンにするに充分な高さで
ある。従って、入力バッファ１２’は静的な電力を消費
しないが、入力バッファ１２’によって駆動される第２
の段は、電力を消費する。

【００５１】この問題に対する１つの解決策は、一連の
インバータをカスケード構成にし、その各々にそれ自身
の個別のバイアス回路をもたせることである。この構成
が図５に示されている。第１のインバータ１２”及びバ
イアス回路１６’は、図３及び４に示されたものと同一
である。これらはトリップ点をセットし、電源ノイズ裕
度を与えるものである。しかしながら、上記のように、
第１段の高レベル出力は約３．２ボルトに過ぎない。

【００５２】図５の第２のバイアス回路３４は、第１の
バイアス回路１６’とは異なる。これは、ノードＡの電
圧よりも１つのＰＭＯＳスレッシュホールド電圧より若
干低い値だけ高い電圧、例えば、約３．８ボルトをノー
ドＡ’に与える。第１の段１２”からの３．２ボルトの
高出力電圧Ｖ０１は、第２段３２のＰＭＯＳトランジス
タＱ１１をオフにし、そのソースは３．８ボルトであ
り、５ボルトではない。第１段からの低い電圧は、第２
段から３．８ボルトの高い出力Ｖ０２を与える。図５の
第３のバイアス回路４０は、ノードＡ’の電圧よりも１
つのＰＭＯＳスレッシュホールド電圧未満の値だけ高い
電圧をノードＡ”に与え、ノードＡ”は約４．４ボルト
となる。ノードＶ０２における第２段からの３．８ボル
トの高レベルは、第３段のＰＭＯＳトランジスタＱ２１
をオフにし、そのノードＡ”におけるソースは４．４ボ
ルトである。同様に、４．４ボルトの高い電圧Ｖ０３
は、ＣＭＯＳインバータのＰＭＯＳトランジスタＱ１３
をオフにするに充分である。従って、バイアス回路３４
及び４０は、各々１つのＰＭＯＳスレッシュホールド電
圧未満の値だけステップアップする次第に高くなる電圧
をそれらの各々のインバータに与え、全ての段が定常電
力を消費しないよう保つ。この構成では、ノードＶ０４
の出力は、約０．８ボルトより低いか又は約２．４ボル
トより高い第１段へのいかなる入力電圧Ｖ_iについて
も、ＶｓｓとＶｃｃとの間で切り換わり、カスケード状
のインバータ段のいずれにおいても定常電力は消費され
ない。

【００５３】バイアス回路３４及び４０は、１つのＰＭ
ＯＳスレッシュホールド電圧以下の値だけその直前の段
より大きいバイアス電圧を発生する。それ以外は、バイ
アス回路は、図４の回路と同様に動作する。最終的に、
バイアス電圧は、ＣＭＯＳ段４０においてＶｃｃの限界
に到達する。ＣＭＯＳ入力バッファ３０の最後のＣＭＯ
Ｓ段５０は、従来設計のものである。

【００５４】図５のＣＭＯＳ段の各々の動作は、図３及
び４について述べたものと同様である。低いＴＴＬ入力
は、ＮＭＯＳトランジスタＱ２’及びＱ２２と、ＰＭＯ
ＳトランジスタＱ１１及びＱ１３をオフにする。従っ
て、低いＴＴＬ論理レベル入力においてはＣＭＯＳ段の
いずれによっても電流が導通されない。これとは逆に、
高いＴＴＬ論理レベルは、トランジスタＱ１’、Ｑ１
２、Ｑ２１及びＱ２３をオフにし、再び電流の通流を防
止する。従って、ＣＭＯＳ入力バッファ３０は、入力Ｖ
_iが低又は高のいずれかのＴＴＬ論理レベルであるとき
に実質上電力を消費しない。

【００５５】図５の回路は４つの段を用いてＴＴＬ入力
の振れをＣＭＯＳのＶｃｃ／Ｖｓｓ電圧の振れに変換す
るものであって、大容量負荷を駆動するのに必要なバッ
ファ作用を形成するのに有用であるが、その改良された
実施例を図６に示す。図６は２つのＣＭＯＳ段を有する
ＣＭＯＳ入力バッファ６０を示すもので、入力段６２は
ＴＴＬ信号Ｖ_iを受信し、そして出力段６６は、供給電
圧ＶｃｃとＶｓｓとの間で変化する出力信号Ｖ_outを供
給する。入力ゲートは、図３又は図４に対応するもの
で、ＰＭＯＳトランジスタＱ６１は、ソースホロワのＮ
ＭＯＳトランジスタＱ６３を経てＶｃｃに接続されると
共に、ＮＭＯＳトランジスタＱ６２を経て接地点に接続
される。トランジスタＱ６１、Ｑ６２は、ほぼ等しいト
ランスコンダクタンスを有する。ＴＴＬ入力は、ＣＭＯ
Ｓトランジスタ対Ｑ６１及びＱ６２の接続されたゲート
にＶ_iとして加えられ、出力はノードＤに現れる。ＮＭ
ＯＳトランジスタＱ６３のゲート端子は、バイアス回路
１６（図４）のノードＣに接続され、従って、上記のよ
うに、供給電圧Ｖｃｃの固定部分からＮＭＯＳスレッシ
ュホールドを引きそしてＰＭＯＳスレッシュホールドを
加えたものであるバイアス電圧をＰＭＯＳトランジスタ
Ｑ６１のソース端子に供給する。従って、入力ゲート６
２は、Ｖｃｃが約５ボルトの場合に約１．６ボルトのト
リップ点を有する。

【００５６】ＣＭＯＳ入力バッファ６０の出力段６６
は、ＣＭＯＳトランジスタ対Ｑ６７、Ｑ６８を有するＣ
ＭＯＳインバータであり、そのゲート端子はノードＤに
接続されている。段６６からの出力Ｖ_outは、次の論理
段を駆動すると共に、ＰＭＯＳフィードバックトランジ
スタＱ６９のゲート端子にも送られ、そのソース及びド
レイン端子は、ＶｃｃとノードＤとの間に接続されてい
る。

【００５７】ＣＭＯＳ入力バッファ６０は、次のように
動作する。入力信号Ｖ_iがＴＴＬ低論理レベル（０．８
ボルト以下）であるときには、ＮＭＯＳトランジスタＱ
６２はオフとなりそしてＰＭＯＳトランジスタＱ６１は
オンとなって、ノードＤをソースホロワトランジスタＱ
６３のソース端子のバイアス電圧まで引っ張る。出力段
６６のＮＭＯＳトランジスタＱ６８はオンとなって、出
力信号Ｖ_outをＶｓｓに向かって引っ張る。Ｖ_outが接
地点付近にある状態では、ＰＭＯＳフィードバックトラ
ンジスタＱ６９がオンになり、ノードＤをＶｃｃまで終
始引っ張って、ＰＭＯＳトランジスタＱ６７をオフにす
る。ＮＭＯＳソースホロワトランジスタＱ６３は、その
ソースを約３．２ボルトまで引っ張るが、更に正になる
のを防止しない。むしろ、そのソースが３．２ボルトよ
りも更に負に向かわないようにする。従って、ＰＭＯＳ
トランジスタＱ６９がオンになって、ノードＤをＶｃｃ
に引っ張るときには、ＮＭＯＳトランジスタＱ６３が妨
げとならない。（このときにＱ６３のソースはＱ６９及
びＱ６１を経てＶｃｃに引っ張られる。）入力信号Ｖ_i
がＴＴＬ低レベルにありそしてノードＤがＶｃｃにある
状態では、ＣＭＯＳ入力バッファ６０は実質的に電力を
消費しない。入力ゲートは、ＮＭＯＳトランジスタＱ６
２がオフであるから、ＶｃｃからＶｓｓへの電流路をも
たない。同様に、ＰＭＯＳトランジスタＱ６７がオフで
あるから、出力段６６にはＶｃｃからＶｓｓへの電流路
が存在しない。

【００５８】入力信号Ｖ_iがＴＴＬ論理高レベルである
ときには、入力段のＰＭＯＳトランジスタＱ６１がオフ
にされる。というのは、そのソースが３．２ボルトしか
ないからである。ＮＭＯＳトランジスタＱ６２はオンに
なる。ＮＭＯＳトランジスタＱ６２は、ＰＭＯＳトラン
ジスタＱ６９よりも相当に大きなトランスコンダクタン
スを有する。従って、最初は、ＮＭＯＳトランジスタＱ
６２は、ＰＭＯＳトランジスタＱ６９を過剰付勢し、ノ
ードＤを接地点に向かって引っ張る。出力段６６におい
ては、ＮＭＯＳトランジスタＱ６８がオフにされそして
ＰＭＯＳトランジスタＱ６７がオンにされて、出力Ｖ
_outをＶｃｃに向かって引っ張り、ＰＭＯＳフィードバ
ックトランジスタＱ６９をオフにする。出力が高レベル
に切り換わると、ＣＭＯＳ入力バッファ６０は実質上電
力を消費しない。

【００５９】しかしながら、入力ゲート６２により不所
望なあるヒステリシスが示される。これについて以下に
述べる。入力段６２へのＴＴＬ低入力は、Ｑ６１により
ノードＤを先ず３．２ボルトに引っ張り、次いで、フィ
ードバックトランジスタＱ６９によりＶｃｃへ引っ張
る。入力Ｖ_iがＴＴＬ論理高レベルに切り換わり、ノー
ドＤを低レベルに切り換えると、ＮＭＯＳトランジスタ
Ｑ６２に流れる電流は、ＰＭＯＳトランジスタＱ６１及
びＱ６９の両方に対する電流の和を瞬間的に越えること
になる。従って、Ｖ_iが高レベルに切り換わると、トリ
ップ点は、トランジスタＱ６２の電流がフィードバック
トランジスタＱ６９の電流に等しい量だけトランジスタ
Ｑ６１の電流を越えるような電圧となる。逆に、入力信
号Ｖ_iが低レベルに切り換わると、トリップ点は、ＰＭ
ＯＳトランジスタＱ６１の電流が、オフのＰＭＯＳトラ
ンジスタＱ６９からの助成なしに、ＮＭＯＳトランジス
タＱ６２の電流を越えるような電圧となる。従って、入
力バッファ６２は、入力が高から低に切り換わるときに
比較的低いトリップ点を有するが、入力が低から高に切
り換わるときは比較的大きなトリップ点を有する。

【００６０】ヒステリシスが所望されない場合には、フ
ィードバックトランジスタＱ６９を含む中間段を入力段
と出力段との間に追加することができる。中間段６４が
入力及び出力段各々６２及び６６と共に図７に示されて
いる。図７は、図６に示されたＣＭＯＳ入力バッファ６
０のヒステリシスをほとんど示さない本発明の実施例で
ある。

【００６１】入力段６２のトランジスタＱ６１及びＱ６
２は、それらのトランスコンダクタンスが等しいサイズ
にされるのが好ましい。これは、第２段６４のトランジ
スタＱ６４及びＱ６５については不要である。ＣＭＯＳ
段６２及び６４の各々は、ノードＡ１及びＡ２にバイア
ス電圧を各々受け取る。バイアス電圧は、バイアス回路
１６（図４）によりノードＣに与えられ、そしてＮＭＯ
ＳソースホロワトランジスタＱ６３及びＱ６６により各
々ノードＡ１及びＡ２に接続される。図４のトランジス
タＱ８は、図７のいずれかのトランジスタＱ６３又はＱ
６６を表す。図７において、入力段６２の出力ノードＤ
は、中間段６４のＰＭＯＳトランジスタＱ６４及びＮＭ
ＯＳトランジスタＱ６５のゲート端子に接続される。中
間段６４の出力Ｅは、ＣＭＯＳインバータ回路−−トラ
ンジスタＱ６７及び６８のゲート端子に接続される。前
記のように（図６）、出力Ｖ_outは、ＰＭＯＳフィード
バックトランジスタＱ６９のゲート端子に接続され、そ
のドレインノードはここでノードＥに接続される。

【００６２】Ｖ_iが高いＴＴＬ論理レベル（通常は、
２．４ボルト以上）のときには、ノードＤがＮＭＯＳト
ランジスタＱ６２により接地に向かって引っ張られ、一
方、ノードＥは、ＰＭＯＳトランジスタＱ６４によりノ
ードＡ２のバイアス電圧に向かって引っ張られ、次い
で、Ｑ６８が出力Ｖ_outを低レベルに引っ張るようにさ
せる。Ｖ_outが低に切り換わった後に、ノードＥは、ノ
ードＡ２のバイアス電圧からフィードバックトランジス
タＱ６９によりＶｃｃへと終始引っ張られる。入力Ｖ_i
がＴＴＬ論理低レベルに切り換わると、ＮＭＯＳトラン
ジスタＱ６２がオフになる。オンのＰＭＯＳトランジス
タＱ６１は、ノードＤをノードＡ１のバイアス電圧に向
かって引っ張り、これにより、ＰＭＯＳトランジスタＱ
６４をオフにしそしてＮＭＯＳトランジスタＱ６５をオ
ンにして、ノードＥを接地レベル付近に引っ張る。これ
は、インバータ回路の出力Ｖ_outをＶｃｃに向かって引
っ張りそしてフィードバックトランジスタＱ６９はオフ
になる。中間段はある程度のヒステリシスを示すが、入
力段６２は、そのトリップ点付近に非常に高い電圧利得
を有し、従って、入力段の非常に僅かな変化が、第１段
の出力電圧を、第２段のヒステリシスを克服するに充分
なほど変化させる。それ故、図７のバッファは、入力に
ほとんどヒステリシスを示さない。

【００６３】集積回路上のボンディングパッドレイアウ
トにより、幾つかの入力バッファは通常Ｖｓｓパッドか
らチップを横切って配置される。入力バッファ６０（図
６）又は入力バッファ６０’（図７）並びに付随する入
力バッファは、通常、Ｖｓｓを受け取るために金属の相
互接続部に接続される。この接続部の抵抗値は無視でき
るものではない。いかなる所与の時間にも、入力バッフ
ァの幾つかは、それらのトリップ点付近の入力電圧を受
け取り、その間に入力段のＮＭＯＳ及びＰＭＯＳトラン
ジスタの両方が同時に導通する。多数の入力バッファの
種々の段によって引き出される予想不能な電流は、この
不所望な抵抗にまたがって電圧降下を生じさせ、ひいて
は、特定の入力バッファ、特に、入力段６２により受け
取られるＶｓｓ供給電圧を変動させる。Ｖｓｓのこの変
動は、入力バッファの段、特に入力段６２のトリップ点
に影響を及ぼし、入力バッファの切り換えスレッシュホ
ールドを予想不能なものにする。

【００６４】Ｖｓｓ接続部の抵抗値を補償する助けとし
て、入力段６２には、図７に示すように、チップのＶｓ
ｓパッドからのそれ自身の個別の接続部７０が設けられ
るのが好ましい。即ち、各入力バッファには、Ｖｓｓパ
ッドからそのバッファにＶｓｓを送るために個別の導体
が設けられる。従って、接続部７０によって示される抵
抗間のいかなる電圧降下も、その入力段から生じるので
あって、他の入力バッファ又は他の回路により引き出さ
れる電流から生じるのではない。更に、ＮＭＯＳトラン
ジスタＱ６２は、そのトランスコンダクタンス（ｇ_n）
を増加するように巾広く形成される。ＮＭＯＳトランジ
スタＱ６２及びＶｓｓ接続部７０の抵抗（Ｒ）は、その
等価トランジスタトランスコンダクタンスが次のように
計算される。ｇ_e＝ｇ_n／（１＋ｇ_n・Ｒ）（式８）但し、ｇ_nはＮＭＯＳトランジスタＱ６２のトランスコ
ンダクタンスであり、ＲはＶｓｓワイヤ７０の抵抗であ
り、そしてｇ_eはＮＭＯＳトランジスタＱ６２と抵抗Ｒ
の組み合わせの等価トランスコンダクタンスである。

【００６５】Ｖｓｓワイヤの抵抗Ｒと、ＮＭＯＳトラン
ジスタＱ６２のトランスコンダクタンスｇ_nは制御可能
な量であるから、等価トランスコンダクタンスｇ_eは、
ソースホロワトランジスタＱ６３のソース抵抗だけ減少
されたＰＭＯＳトランジスタＱ６１のトランスコンダク
タンスに等しくすることができる。従って、接続部７０
の抵抗値が設計の一部となり、ＮＭＯＳトランジスタＱ
６２の有効ｇ_nがＰＭＯＳトランジスタＱ６１の（減少
された）ｇ_pにほぼ等しくなるように低下される。

【００６６】かくて、本発明は、供給電圧（Ｖｃｃ、Ｖ
ｓｓ）より小さい電圧差から動作されて、非切り換え状
態のときにＣＭＯＳ対のトランジスタの少なくとも一方
がオフにされ、それにより、電力消費を最小にするよう
なＣＭＯＳスタティック入力バッファを提供する。更
に、ＣＭＯＳ対のトランジスタは、それらの各々のトラ
ンスコンダクタンス（又はＶｓｓトレース及びソースホ
ロワ抵抗を考慮に入れるときには、等価トランスコンダ
クタンス）が等しくされて、バッファのトリップ点を対
称的な電源ノイズに不感にするようなサイズとされる。
最後に、本発明のＣＭＯＳバッファは、ＰＭＯＳ及びＮ
ＭＯＳスレッシュホールド電圧のプロセス変化に不感で
ある。

【００６７】本発明の技術は、例えば、メモリデバイス
やマイクロプロセッサ等にバッファが必要とされるとき
に、低い電圧揺動をＣＭＯＳ回路の高い電圧揺動に変換
するのに使用できることが当業者に明らかであろう。低
電圧のＣＭＯＳ回路（３．０又は３．３ボルト）が高電
圧のＣＭＯＳ回路（５．０ボルト）と混合される場合
に、本発明は、低電圧ＣＭＯＳからデータを受け取って
データを受け取って上記の効果を達成する高電圧ＣＭＯ
Ｓ上のバッファを提供することができる。更に、本発明
は、低い電圧において内部で動作するが高い外部供給電
圧を受け取るような回路にも使用することができる。こ
れらの回路においては、回路の一部分における低電圧信
号が回路の他部分における高電圧信号に変換される。

【００６８】以上、好ましい実施例を説明したが、本発
明の範囲は特許請求の範囲のみによって限定されること
が明らかであろう。

【図面の簡単な説明】

【図１】公知技術を例示する回路図である。

【図２】公知技術を例示する回路図である。

【図３】本発明により構成されたスタティック入力ＣＭ
ＯＳバッファの入力段を示す回路図である。

【図４】図３に示す１つのバイアス回路の回路図であ
る。

【図５】次々に接続されたＣＭＯＳ段の各々に、ＴＴＬ
信号を出力に連通するバイアス回路が設けられた本発明
の実施例を示す図である。

【図６】２つのＣＭＯＳ段を用いてＴＴＬ入力を、２つ
の供給電圧間で変化する完全なＣＭＯＳ対応信号の変換
する別の実施例を示す回路図である。

【図７】スタティック入力バッファの好ましい実施例の
回路図である。

【図８】図４に示すバイアス回路の別の実施例を示す回
路図である。

【符号の説明】

１０ＴＴＬ回路１２’、１２” 入力段１６、１６’、３４、４０バイアス回路６０ＣＭＯＳ入力バッファ６６出力段

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヒュンソーシムアメリカ合衆国カリフォルニア州 95051 サンタクララノース 511 バックリーアベニュー 3540

Claims

【特許請求の範囲】

【請求項１】低い供給電圧と高い供給電圧との間に接
続されて、それらの間に直列電流路を形成するためのＮ
ＭＯＳトランジスタ及びＰＭＯＳトランジスタを備え、
これらのＮＭＯＳ及びＰＭＯＳトランジスタは実質的に
等しいトランスコンダクタンスを有し、そして正の供給
電圧から上記高い供給電圧を与えるバイアス手段を更に
備え、上記正の供給電圧は、上記高い供給電圧より大き
いことを特徴とするＣＭＯＳ入力バッファ。
【請求項２】上記ＰＭＯＳトランジスタは上記高い供
給電圧と出力ノードとの間に接続され、上記ＮＭＯＳト
ランジスタは低い供給電圧と出力ノードとの間に接続さ
れ、そして上記ＮＭＯＳ及びＰＭＯＳトランジスタのゲ
ートリードは一緒に接続されて入力ノードに接続される
請求項１に記載のＣＭＯＳ入力バッファ。
【請求項３】上記低い供給電圧を上記ＮＭＯＳトラン
ジスタに連通する手段を備え、この連通手段は抵抗Ｒを
有し、この抵抗Ｒと、ＮＭＯＳトランジスタのトランス
コンダクタンスｇ_nと、ＰＭＯＳトランジスタのトラン
スコンダクタンスｇ_pは、ｇ_p＝ｇ_n／（１＋ｇ_n・
Ｒ）という関係を有する請求項１に記載のＣＭＯＳ入力
バッファ。
【請求項４】上記バイアス手段は、上記高い供給電圧
を上記正の供給電圧の変化と共に変化させるように上記
正の供給電圧に接続された第１回路手段を備えている請
求項１に記載のＣＭＯＳ入力バッファ。
【請求項５】上記第１回路手段は、上記正の供給電圧
に接続された容量性手段を備えていて、上記正の供給電
圧の変化を上記バイアス手段に連通し、上記高い供給電
圧に実質的に同じ変化を生じさせる請求項３に記載のＣ
ＭＯＳ入力バッファ。
【請求項６】上記バイアス手段は、上記高い供給電圧
に接続された容量性手段を備えていて、上記正の供給電
圧の変化を上記バイアス手段に連通し、上記高い供給電
圧に実質的に同じ変化を生じさせる請求項１に記載のＣ
ＭＯＳ入力バッファ。
【請求項７】上記バイアス手段は、上記高い供給電圧
を与えるように上記正の供給電圧に接続されたバンドギ
ャップ発生手段を備えている請求項１に記載のＣＭＯＳ
入力バッファ。
【請求項８】上記バイアス手段は複数のＭＯＳトラン
ジスタを備え、その各々のソース及びドレインリードが
互いに接続されて正の供給電圧と低い供給電圧との間に
直列電流路を形成して、バイアス電圧を発生し、このバ
イアス電圧を受け取るようにソースホロワＭＯＳトラン
ジスタが接続されると共に、このバイアス電圧から上記
高い供給電圧を与えるようにＰＭＯＳトランジスタに接
続される請求項１に記載のＣＭＯＳ入力バッファ。
【請求項９】上記複数のＭＯＳトランジスタの各々
は、ゲートリードとソースリードが一緒に接続されたＰ
ＭＯＳトランジスタを備え、ＰＭＯＳトランジスタの１
つは、そのソースリードが高い供給電圧に接続されそし
てそのドレインリードが複数のＭＯＳトランジスタのう
ちの別のトランジスタのソースリードに接続される請求
項７に記載のＣＭＯＳ入力バッファ。
【請求項１０】バイアス電圧と低い供給電圧との間に
接続された少なくともＰＭＯＳ入力トランジスタ及びＮ
ＭＯＳ入力トランジスタを含む形式のスタティックＣＭ
ＯＳ入力バッファにバイアス電圧を与えるように正の供
給電圧から動作するＣＭＯＳトランジスタバイアス回路
において、上記バイアス電圧は、上記正の供給電圧より
低いものであり、上記ＣＭＯＳトランジスタバイアス回
路は、正の供給電圧と低い供給電圧との間に直列電流路を形成
するように相互接続された複数のＰＭＯＳトランジスタ
を備え、これら複数のＰＭＯＳトランジスタの各々は、
そのソースリードに接続されたウェルにおいて形成さ
れ、そしてそのゲートリードはそのドレインリードに接
続され、これにより、一対の複数のＰＭＯＳトランジスタの１つ
のソース−ドレイン接続にバイアス電圧が与えられるこ
とを特徴とするＣＭＯＳトランジスタバイアス回路。
【請求項１１】上記バイアス電圧を１つのＰＭＯＳト
ランジスタへ接続するソースホロワＭＯＳトランジスタ
を含む請求項１０に記載のＣＭＯＳトランジスタバイア
ス回路。
【請求項１２】上記ＭＯＳトランジスタは、ＮＭＯＳ
トランジスタである請求項１１に記載のＣＭＯＳトラン
ジスタバイアス回路。
【請求項１３】ＴＴＬ型の入力信号を受け取ってＣＭ
ＯＳ出力信号を与えるように供給電圧から動作できるＣ
ＭＯＳ入力バッファにおいて、１つが他の後方となるようにカスケード状に相互接続さ
れた第１及び第２の入力段を備え、これら第１及び第２
の入力段の各々は、実質的に等しいトランスコンダクタンスをもつように形
成されると共に、第１の高い電圧ソースと第２の低い電
圧ソースとの間に直列電流路を形成するように接続され
た一対のＣＭＯＳトランジスタと、出力端子を形成する上記一対のＣＭＯＳトランジスタ間
の相互接続部と、を含み、上記一対のＣＭＯＳトランジ
スタ各々のゲートリードは一緒に接続されて入力端子を
形成し、第１入力段の入力端子は、ＴＴＬ型入力信号の入力端子
を形成し、第１入力段の出力端子は、第２入力段の入力
端子に接続され、そしてＣＭＯＳ出力信号は、第２入力
段の出力端子に与えられ、上記第１の高い電圧ソースよりも大きな供給電圧から第
１の高い電圧ソースを与えるための第１及び第２のバイ
アス手段を更に備え、第２の入力段のための第１の高い
電圧ソースは、第１の段のための第１の高い電圧ソース
よりも少なくともＭＯＳスレッシュホールド電圧だけ小
さいことを特徴とするＣＭＯＳ入力バッファ。
【請求項１４】第３の入力段を更に備え、上記第１の
入力段のバイアス手段は第１のバイアス電圧を発生し、
上記第２の入力段のバイアス手段は、第１のバイアス電
圧よりも１つ以下のＰＭＯＳトランジスタスレッシュホ
ールド電圧分だけ正である第２のバイアス電圧を与え、
そして第３の入力段のバイアス手段は、第２のバイアス
電圧よりも約１以下のＰＭＯＳトランジスタスレッシュ
ホールド電圧分だけ正である第３のバイアス電圧を与え
る請求項１３に記載のＣＭＯＳ入力バッファ。
【請求項１５】上記一対のＣＭＯＳトランジスタの各
１つは、各入力段の対応するバイアス手段に接続された
ソースリードを有するＰＭＯＳトランジスタであり、そ
して上記バイアス手段の各々は、そのゲートリードとソ
ースリードとの間に現れるＰＭＯＳトランジスタのスレ
ッシュホールド電圧を補償する手段を含む請求項１４に
記載のＣＭＯＳ入力バッファ。
【請求項１６】ＴＴＬ入力信号をＣＭＯＳ出力信号に
変換するように供給電圧から動作できるＣＭＯＳ入力バ
ッファにおいて、実質的に等しいトランスコンダクタンスを有するように
形成された一対のＣＭＯＳトランジスタを含む入力段を
備え、これらＣＭＯＳトランジスタは、供給電圧よりも
正でない第１電圧と、該第１電圧よりも小さい第２電圧
との間に直流電流路を形成するように互いに接続され、
上記ＣＭＯＳトランジスタは、ＴＴＬ入力信号を受け取
るための入力端子を形成するように接続されたゲートリ
ードを有し、上記ＣＭＯＳトランジスタは第１の出力リ
ードに接続され、更に、供給電圧を受け取るように接続されて、第１電圧
を発生するためのバイアス手段を備え、更に、上記第１出力リードに接続されたゲートリード
と、互いに接続されると共に出力端子に接続された第１
リードと、上記供給電圧及び第２電圧に各々接続された
第２リードとを各々有する第１及び第２のＣＭＯＳトラ
ンジスタを備え、更に、出力端子に接続されたゲートリードと、供給電圧
に接続された第１リードと、上記第１及び第２のＣＭＯ
Ｓトランジスタのベースリードに接続された第２端子と
を有するＭＯＳフィードバックトランジスタを備え、こ
のＭＯＳフィードバックトランジスタは、上記出力端子
の出力信号が低電圧であるときに、上記第１及び第２の
ＣＭＯＳトランジスタのゲートリードを供給電圧に向か
って引っ張って、上記第１及び第２のＣＭＯＳトランジ
スタの一方の電流導通をオフに切り換えるように動作で
きることを特徴とするＣＭＯＳ入力バッファ。
【請求項１７】一対のＣＭＯＳトランジスタの一方
は、ＰＭＯＳトランジスタであって、そのソースリード
は第１電圧に接続されそしてそのドレインリードは、一
対のＣＭＯＳトランジスタの他方のドレインリードに接
続される請求項１６に記載のＣＭＯＳ入力バッファ。
【請求項１８】第１及び第２の供給電圧から動作でき
るように集積半導体チップに形成されたＣＭＯＳ入力バ
ッファにおいて、第１の供給電圧は第２の供給電圧より
も大きく、上記ＣＭＯＳスタティック入力バッファは、第１と第２の供給電圧間に直列電流路を形成するように
接続された一対のＣＭＯＳ入力トランジスタを備え、該
一対のＣＭＯＳ入力トランジスタは、入力信号を受け入
れるための入力を形成するように一緒に接続されたゲー
ト端子を有し、更に、ＣＭＯＳ入力トランジスタの１つを第２の供給電
圧に接続する連通手段を備え、この連通手段は、所定の
インピーダンス値Ｚを有し、ＣＭＯＳ入力トランジスタの一方はトランスコンダクタ
ンスｇ_mを有するように形成されそしてＣＭＯＳ入力ト
ランジスタの他方は、ｇ_m／（１＋ｇ_m・Ｚ）に実質的
に等しいトランスコンダクタンスを有するように形成さ
れることを特徴とするＣＭＯＳ入力バッファ。
【請求項１９】上記インピーダンスＺは、主として抵
抗性である請求項１７に記載のＣＭＯＳ入力バッファ。
【請求項２０】低い供給電圧と出力ノードとの間に接
続されたＮＭＯＳトランジスタと、高い供給電圧と出力ノードとの間に接続されたＰＭＯＳ
トランジスタとを備え、これらＮＭＯＳ及びＰＭＯＳト
ランジスタ各々のゲートリードは互いに接続されて入力
ノードを形成し、そしてこれらＮＭＯＳ及びＰＭＯＳト
ランジスタは実質的に等しいトランスコンダクタンスを
有し、更に、正の供給電圧から高い電圧を与えるバイアス手段
を備え、該高い電圧は上記正の供給電圧よりも小さいこ
とを特徴とするＣＭＯＳ入力バッファ。
【請求項２１】低い供給電圧と高い供給電圧との間に
接続されてそれらの間に直列電流路を形成するＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタを備え、これら
ＮＭＯＳ及びＰＭＯＳトランジスタは低い供給電圧と高
い供給電圧との間に直列電流路を形成するように接続さ
れ、更に、上記高い供給電圧よりも大きな正の電圧から上記
高い供給電圧を与えるためのバイアス手段を備え、バイ
アス電圧は、固定電圧＋ＰＭＯＳトランジスタスレッシ
ュホールド電圧−ＮＭＯＳトランジスタスレッシュホー
ルド電圧であることを特徴とするＣＭＯＳ入力バッフ
ァ。
【請求項２２】上記ＰＭＯＳトランジスタは高い供給
電圧及び出力ノードに接続され、上記ＮＭＯＳトランジ
スタは低い供給電圧と出力ノードとの間に接続され、そ
してこれらＮＭＯＳ及びＰＭＯＳトランジスタのゲート
リードは互いに接続されると共に入力ノードに接続され
る請求項２０に記載のＣＭＯＳ入力バッファ。
【請求項２３】上記低い供給電圧をＮＭＯＳトランジ
スタに連通する手段を備え、この連通手段は抵抗Ｒを有
し、この抵抗Ｒと、ＮＭＯＳトランジスタのトランスコ
ンダクタンスｇ_nと、ＰＭＯＳトランジスタのトランス
コンダクタンスｇ_pは、ｇ_p＝ｇ_n／（１＋ｇ_n・Ｒ）
という関係を有する請求項２０に記載のＣＭＯＳ入力バ
ッファ。
【請求項２４】上記バイアス手段は、供給電圧と共に
上記高い供給電圧を変化させるように供給電圧に接続さ
れた第１回路手段を備えている請求項２０に記載のＣＭ
ＯＳ入力バッファ。
【請求項２５】上記第１回路手段は、上記供給電圧に
接続された容量性手段を含んでいて、供給電圧の変化を
バイアス手段に連通し、実質的に同じ変化を上記高い電
圧に生じさせる請求項２２に記載のＣＭＯＳ入力バッフ
ァ。
【請求項２６】上記バイアス手段は、上記供給電圧に
接続された容量性手段を含んでいて、正の電圧の変化を
バイアス手段に連通し、実質的に同じ変化を上記高い供
給電圧に生じさせる請求項２１に記載のＣＭＯＳ入力バ
ッファ。
【請求項２７】上記バイアス手段は、上記高い供給電
圧を与えるように上記正の電圧に接続されたバンドギャ
ップ発生手段を備えた請求項２１に記載のＣＭＯＳ入力
バッファ。
【請求項２８】上記バイアス手段は、複数のＭＯＳト
ランジスタを備え、その各々のソース及びドレインリー
ドは互いに接続されて正の電圧と低い供給電圧との間に
直列電流路を形成して、バイアス電圧を発生し、このバ
イアス電圧を受け取るようにソースホロワＭＯＳトラン
ジスタが接続されると共に、このバイアス電圧から上記
高い供給電圧を与えるようにＰＭＯＳトランジスタに接
続される請求項２１に記載のＣＭＯＳ入力バッファ。
【請求項２９】上記複数のＭＯＳトランジスタの各々
は、ゲートリードとソースリードが一緒に接続されたＰ
ＭＯＳトランジスタを備え、ＰＭＯＳトランジスタの１
つは、そのソースリードが供給電圧に接続され、そして
そのドレインリードが複数のＭＯＳトランジスタのうち
の別のトランジスタのソースリードに接続される請求項
２８に記載のＣＭＯＳ入力バッファ。
【請求項３０】ＣＭＯＳ入力バッファを各々含む複数
のＭＯＳ回路を支持するように形成された集積回路チッ
プにおいて、この集積回路チップは、第１電圧を受け取
るための第１端子と、該第１電圧より小さい第２電圧を
受け取るための第２端子とを有し、更に、複数のＭＯＳチップの各々の各ＣＭＯＳ入力バッファに
対し、ＣＭＯＳ入力バッファと第２端子との間の接続部
が、他のＣＭＯＳ回路のＣＭＯＳ入力バッファと第２端
子との間の接続部から分離されたことを特徴とする集積
回路チップ。
【請求項３１】各ＣＭＯＳ入力バッファは、第１端子
に接続されたソースリード、及びドレインリードを有す
るＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタの
ドレインリードに接続されたドレインリード、及び対応
接続部に接続されたソースリードを有するＮＭＯＳトラ
ンジスタとを備え、該接続部は抵抗Ｒを有し、ＰＭＯＳ
トランジスタはトランスコンダクタンスｇ_pを有し、Ｎ
ＭＯＳトランジスタはトランスコンダクタンスｇ_nを有
し、そしてこれらトランスコンダクタンスｇ_p及びｇ_n
は、ｇ_p＝ｇ_n／（１＋ｇ_n・Ｒ）という関係を有する
請求項３０に記載の集積回路チップ。