JPH0851352A - Cmos回路用の入力バッファ - Google Patents
Cmos回路用の入力バッファInfo
- Publication number
- JPH0851352A JPH0851352A JP7013721A JP1372195A JPH0851352A JP H0851352 A JPH0851352 A JP H0851352A JP 7013721 A JP7013721 A JP 7013721A JP 1372195 A JP1372195 A JP 1372195A JP H0851352 A JPH0851352 A JP H0851352A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- supply voltage
- cmos
- transistor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
電源ノイズに不感なDRAMや、マイクロプロセッサ等
のためのCMOS入力バッファ回路を提供する。 【構成】 実質的に等しいトランスコンダクタンスをも
つように構成されたp及びnチャンネルMOSトランジ
スタQ1′,Q2′で形成された入力段12′を備え、
これらトランジスタQ1′,Q2′はバイアス電圧と低
い電圧(例えば、接地)との間に直列電流路を形成する
ように接続され、入力段12′のトリップ点を、指定の
TTL論理高レベルと低レベルとのほぼ中間にセットす
る。入力バッファが動作するバイアス電圧と低い電圧と
の間の差は、MOSトランジスタQ1′,Q2′の少な
くとも1つがTTL論理高又は低レベル入力に対してオ
フとなり、入力信号がこのようなレベルにある間に消費
電力を回避するよう確保する。又、入力バッファは、対
称的な電源ノイズに不感で、ほとんど電力を消費せず、
スレッシュホールド電圧の変動にも不感である。
Description
回路に係り、より詳細には、TTL対応のCMOS入力
バッファ回路に係る。この回路は、トランジスタのスレ
ッシュホールド電圧と、回路への電源入力ノードにおけ
る対称的なノイズの両方に比較的関わりなくスイッチン
グスレッシュホールド電圧を与えるものである。
バイポーラ、電界効果、相補的電界効果(CMOS)及
び他のものを含む多数の種々の技術でデジタル回路を実
現することができる。これらの技術は、種々の形式のロ
ジックを可能にするが、各々それ自体の利点と欠点があ
る。例えば、トランジスタ−トランジスタロジック(T
TL)は、バイポーラトランジスタを使用し、高速の大
規模集積に広く利用できる回路を提供する。電界効果
(CMOS)技術は、高速ではないが、マイクロプロセ
ッサやメモリ等を特徴付ける高い密度を発揮する。
なシステムが形成される。例えば、デジタルシステム
は、TTL制御回路と、スタティック又はダイナミック
ランダムアクセスメモリとして実施されたCMOSデー
タ記憶装置とを含むことができる。入力及び出力バッフ
ァは、これら技術と技術との間のインターフェイスを形
成し、各々、TTL信号を受け入れそしてそれらをCM
OS環境へ参照したり、又はその逆を行ったりする。
ンジスタ、即ちnチャンネルMOS(NMOS)及びp
チャンネルMOS(PMOS)を提供する。NMOSデ
バイスは、それらのゲート電極が正にバイアスされたと
きにオンになるが、PMOSデバイスはオフになる。逆
に、PMOSデバイスは、それらのゲート電極が負にバ
イアスされたときにオンになるが、NMOSデバイスは
オフになる。この技術では、高い供給電圧を出力ノード
に接続するPMOSトランジスタと、低い供給電圧を出
力ノードに接続するNMOSトランジスタのトーテム構
成からロジックインバータが形成される。両トランジス
タのゲートノードは一緒に入力ノードに接続される。論
理状態「1」と「0」の電圧差により、CMOS回路は
比較的高いノイズ裕度を有する。更に、入力信号がいず
れかの供給電圧において一定であるときには、一連の2
つのトランジスタの一方が導通せず、論理ゲートは本質
的にゼロ電力の消費となる。
ゼロ電力の消費ということは、CMOS回路が電源の他
の入力電圧を消費しないか又はノイズに影響されないこ
とを意味するものではない。これは、図1及び2につい
て更に説明する。
おり、これは、PMOSトランジスタQ1及びNMOS
トランジスタQ2を備えており、TTL対応のCMOS
入力バッファを構成する。TTL回路10は、電圧(V
i )の入力信号を入力段12に供給する。2つのトラン
ジスタQ1及びQ2は、典型的に5ボルトの正の供給電
圧Vccと、一般に接地電位の低い供給電圧Vssとの
間に接続される。(PMOSトランジスタの記号は、ゲ
ートノードに丸印を有する。)PMOSトランジスタと
NMOSトランジスタとの間の相互接続部は、入力段1
2の出力端子を形成し、ここに段により発生された出力
電圧Voが与えられる。
て、入力電圧Vi がトランジスタQ1及びQ2に本質的
に同じ飽和電流を導通させるトリップ点を有する。この
トリップ点は、それを越えるとNMOSトランジスタQ
2が出力Voを接地に向かって引っ張りそしてそれより
低いとPMOSトランジスタQ1が出力VoをVccに
向かって引っ張るような入力電圧レベルでもある。
通常は、指定Vi の高い入力レベル2.4ボルトと低い
入力レベル0.8ボルトとの間の中間に選択されるか、
又は1.6ボルトの範囲のどこかに選択される。しかし
ながら、入力電圧Vi が、NMOSトランジスタQ2の
スレッシュホールド電圧(Vt又はVtn)(約0.8
ボルト)より高いレベルであって、且つPMOSトラン
ジスタQ1のスレッシュホールド電圧(Vt 又はVtp)
だけVccより低いレベルより更に低いレベルにあると
きは、Q1及びQ2の両方が導通する。VccからVs
sに電流が流れて、回路は電力を消費する。従って、た
とえ多数のTTL回路が2.4ボルトの指定の最小レベ
ルより上の高い出力論理レベルを発生できるとしても、
一般に、PMOSトランジスタをオフに切り換えるに充
分な出力レベル(即ち、1つのPMOSスレッシュホー
ルドだけVccより低い)には到達しない。それ故、T
TL回路10が、充分に高いレベルでない入力信号Vi
を入力段12に与えるときには、CMOS対の両トラン
ジスタがオンとなり、VccからVssへ電流を通流さ
せて、電力を消費させる。
タティック入力バッファは、通常、VccとVssとの
間で非対称的にセットされたトリップ点を有している
(通常は、Vssより約1.6ボルト高くそしてVcc
より3.4ボルト低い)。この非対称的な位置設定は、
多数のスタティック入力バッファがVss入力端子に現
れるノイズに特に影響される理由によるものである。
されよう。図2は、ピン接続部13によりVcc供給電
圧に接続されたVcc端子と、ピン接続部15によりV
ss供給電圧に接続されたVss端子とを有する集積回
路14を示している。商業的な設計においては、これら
のピン接続部のインピーダンスを低く保つように各々努
力がなされているが、そのインダクタンスは無視できる
ものではない。これらのインダクタンスは、供給リード
インダクタンスL1及びそれに対応する本質的に等しい
接地又は戻りリードインダクタンスL2によって図2に
示されている。
RAM)のような幾つかのCMOSデバイスは、スタン
バイ状態では本質的にゼロ電流の引き出しであるが、ア
クティブなサイクルの開始時には高い電流消費に迅速に
切り換わる。インダクタにまたがる瞬時電圧は、L(d
i/dt)であるので、リードインダクタンスLを乗じ
た電流の迅速な変化(di/dt)は、L1間に約1ボ
ルトを発生し得る。回路14は電荷を蓄積しないので
(出力ピンに流れる電流は無視する)、供給電流I1 は
戻り電流I2 に実質的に等しく、従って、di1 /dt
=di2 /dtとなる。更に、インダクタンスL1及び
L2は実質的に等しいので、L1間の1ボルトの電圧降
下は、インダクタンスL2間にも1ボルト電圧降下とし
て現れる。その結果、電流の増加中は、Vcc端子の電
位は、Vss端子の電位が上昇するのと同じ量だけ降下
し、そして電流の減少中は、その逆となる。従って、イ
ンダクタンスL2間の1ボルトの電圧降下は、Vss端
子に1ボルトの上昇を生じさせ、一方、インダクタンス
L1間の対応する1ボルトの電圧降下は、Vcc端子に
1ボルトの電圧降下を生じさせる。それ故、ノイズは対
称的である。加えて、出力ノードは、VssからVcc
へ(又は逆に)全て同時に切り換わり、Vcc(又はV
ss)から電流を引き出すが、Vss(又はVcc)に
対応電流を生じさせず、これはむしろ出力リードに生じ
ることになる。この不所望な作用は、通常は、個別の電
源ピンを用いて出力バッファを駆動することにより防止
され、従って、主電源のノイズは対称的に保たれる。
の公知回路では、Vcc及びVssが対称的に変化する
ときに、トリップ点も変化する。入力のスイッチングス
レッシュホールド即ちトリップ点において、Q1及びQ
2に流れる飽和電流が等しくなる。1.6ボルトのトリ
ップ点を得るには、1.6ボルトにおいて、NMOSト
ランジスタQ2とPMOSトランジスタQ1が同じ飽和
電流を有するように回路を設計しなければならない。
1.6ボルトの入力電圧において、NMOSトランジス
タQ2は、そのスレッシュホールド電圧よりもVi −V
ss−V1 =1.6−0−0.8=0.8ボルトだけ高
い電圧によりオンに切り換えられる。1.6ボルトの同
じ入力電圧において、PMOSのスレッシュホールド電
圧が0.8ボルトでありそしてVcc供給電圧が5.0
ボルトである状態では、PMOSトランジスタQ1が、
Vcc−Vi −|Vtp|=5−1.6−0.8=2.6
ボルトによりオンに切り換えられる。1.6ボルトのト
リップ点を得るためには、NMOSトランジスタのトラ
ンスコンダクタンスgn がPMOSトランジスタよりも
相当に大きいことが必要である。
2.6mA/ボルトのトランスコンダクタンス(既に計
算した0.8ボルトを乗じると、2.08mAとなる)
をもつように設計され、一方、PMOSトランジスタ
は、0.8mA/ボルトのトランスコンダクタンス
((既に計算した2.6ボルトを乗じると、2.08m
Aとなる)をもつように設計される。
接地よりも1ボルト低くする場合には、NMOSトラン
ジスタの導通が2.6mAだけ増加する。電源の動きの
対称性は、Vccを1ボルトだけ増加させ、PMOSト
ランジスタQ1の導通を0.8mAだけ増加させる。従
って、2つの電源における対称的なノイズは、Q1とQ
2の飽和電流に非常に非対称な変化を生じさせる。これ
は、もちろん、1.6ボルトの所望のトリップ点を得る
ために必要とされるQ1とQ2のトランスコンダクタン
スが異なるためである。
ける対称的なノイズが1ボルトと仮定すると、トリップ
点は1.07ボルトに移動する。1.07ボルトの入力
においてQ2及びQ1の電流を計算すると、次のように
なることが分かる。 I2 =(Vi −Vss−V1 )gn =(1.07-(-1)-0.8)(2.6mA/ボルト=3.30mA (式1) 及び I1 =(Vcc−Vi −|Vtp|) =(5+1-1.07-0.8)(0.8mA/ ボルト=3.30mA 電流は、1.07ボルトにおいて等しいので、トリップ
点は、1.07ボルトである。従って、ノイズが対称的
であったにも係わらず、電源端子における1ボルトのノ
イズはトリップ点を1.6ボルトから1.07ボルトへ
移動し、即ち0.53ボルトの変化を生じさせた。従っ
て、集積回路の動作により生じる電源端子の対称的なノ
イズは、その回路の入力バッファのトリップ点を変化さ
せる。これは、入力バッファが、外部で与えられた論理
「0」を論理「1」と解釈したり、又は外部で与えられ
た論理「1」を論理「0」と解釈したりさせる。
のトリップ点は、PMOS及びNMOSトランジスタの
スレッシュホールド電圧変化と共に変化する。上記した
ように、TTL対応のスタティックCMOS入力バッフ
ァのトリップ点は、一般に、指定の高いレベルと低いレ
ベルとの中間、即ち1.6ボルトに選択される。上記し
たように、トリップ点は、多くの場合に、PMOS及び
NMOSトランジスタをこれらがトリップ点において実
質的に同じ電流を導通させるようなトランスコンダクタ
ンスで製造することによりセットされる。通常、これ
は、NMOSトランジスタのトランスコンダクタンスが
PMOSトランジスタよりも少なくとも3倍は大きいこ
とを必要とする。PMOSトランジスタのスレッシュホ
ールド電圧の変化は、そのトランスコンダクタンスが低
いためにトリップ点にほとんど影響を与えない。しかし
ながら、これは、NMOSトランジスタのスレッシュホ
ールド電圧の変化については言えないことである。これ
らの変化は、トリップ点に著しい影響を及ぼす。NMO
Sスレッシュホールド電圧の1ボルトの増加は、トリッ
プ点を少なくとも0.75ボルト増加させる。
ップ点は、集積回路上の他のサブ回路により影響され
る。これは、大きなCMOS集積回路チップにおいて
は、多くの入力バッファを便宜上チップへのVss入力
端子から離して配置するために生じる。Vssを入力バ
ッファに連通するためにチップには金属接続部が使用さ
れる。この金属は、特に最小の断面においてある程度の
抵抗値を有し、CMOS入力バッファ又は他の回路の個
々の段は、この抵抗間に充分な電圧を発生するに足る電
流を与える。従って、CMOSバッファの入力段のトリ
ップ点は、同じ内部電源ワイヤを共有する他の回路によ
って引き出される電流により影響を受けることになる。
重要な目的を同時に達成するCMOS入力バッファを提
供する。即ち、本発明は、対称的な電源ノイズに比較的
不感であり、PMOS及びNMOSのスレッシュホール
ド電圧の変化に比較的不感であり、そして更に入力電圧
がTTL回路によって与えられた高論理レベル又は低論
理レベルであるときにDC電力を本質的に消費しない。
は、ほぼ同じトランスコンダクタンス(PMOSトラン
ジスタに対してgp 、NMOSトランジスタに対してg
n )を有するように構成されたMOSトランジスタの相
補対を備えている。従って、バッファのトリップ点は、
PMOSトランジスタのソース端子を、正の供給電圧よ
り低いバイアス電圧を発生するバイアス回路に接続する
ことにより、最悪の場合のTTLの高い出力電圧と低い
出力電圧との間の中間にセットされる。バイアス回路
は、トリップ点をスレッシュホールド電圧に係わりない
ものにするバイアス電圧を発生し、そして受け取ったT
TL出力電圧が高レベルであるときにPMOSトランジ
スタが導通しないよう確保する。(NMOSトランジス
タは、この回路及び公知回路の両方においてTTL入力
電圧が低レベルであるときにオフである。)
MOSトランジスタを使用し、そのドレインはNMOS
トランジスタのドレインに接続される。PMOSトラン
ジスタのソースは、バイアス電位に接続される。NMO
Sトランジスタのソースは、Vss電位ソースに接続さ
れる。各トランジスタのゲートは一緒に入力端子に接続
される。更に、2つのCMOSトランジスタは、ほぼ等
しいトランスコンダクタンスを有するように設計され
る。
の理想的な大きさは、固定のプロセス独立電圧+1つの
PMOSトランジスタのスレッシュホールド電圧の大き
さ−1つのNMOSトランジスタのスレッシュホールド
電圧に等しい固定のプロセス従属電圧である。好ましい
実施例では約3.2ボルトのこのバイアス電圧は、PM
OSトランジスタのソースに印加され、これにより、入
力段のトリップ点はバイアス電圧とVss電位とのほぼ
中間に配置される。更に、バイアス電圧は正の供給電圧
に容量的に結合され、従って、PMOSトランジスタの
ソースは正の供給電圧におけるノイズに従う。両トラン
ジスタは等しいトランスコンダクタンスを有するので、
対称的な内部発生の電源ノイズがVccの電圧を瞬間的
に増加させ、PMOS電流を増加させるが、Vssの電
圧の同時に生じる等しい減少は、NMOS電流に同じ増
加を生じさせる。しかしながら、Vss及びVccはこ
のようなノイズによって変化し、両トランジスタは、外
部接地点よりも1.6ボルト上に保たれるトリップ点に
おいて等しく導通する。
指定(例えば、2.4ボルト)より大きな電圧レベルに
おいて高く切り換わるときには、PMOSトランジスタ
のゲートの電圧は、そのソースの3.2ボルトバイアス
に対し、PMOSのスレッシュホールド電圧よりも低く
なる。これは、PMOSトランジスタが導通を停止する
ようにさせ、CMOSトランジスタ対に電流が流れない
ことになる。これは、入力電圧が約4.2ボルトを越え
ない限り、公知の回路では生じなかったことである。T
TL入力電圧が低い(典型的に0.4ボルト程度)とき
にも電流は流れない。というのは、NMOSがオフだか
らである。
タがほぼ等しいトランスコンダクタンスを有する図3の
回路は、比較的電源ノイズに不感である。更に、ノード
Aのバイアス電圧が約3.2ボルトにセットされた状態
では、この回路は正しいトリップ点が1.6ボルトであ
り、約2.4ボルトより高いか又は0.8ボルトより低
い入力電圧において電流の引出しを停止する。しかしな
がら、これは問題である。即ち、出力電圧の振れはVs
sからバイアス電圧までだけで、Vccまでではなく、
従って、次の段(CMOSインバータ)が電力を引き出
す。本発明の次の実施例は、この問題を解消する。
ッファが、直列に接続された多数のCMOSトランジス
タ段から形成される。各段は、それが動作される個別の
バイアス回路を有し、各次々の段のバイアス電圧は、そ
の手前の段よりも、PMOSトランジスタのスレッシュ
ホールド電圧よりも若干小さい電圧だけ正になる(図5
を参照)。このバイアス技術は、各々の受け取ったTT
L出力の静止状態(高又は低)に対して各段が非導通と
なるよう保証する。
々個別にバイアスされる単一段又は多数の段の最後の段
にフィードバック回路が設けられる。最後の段の入力ノ
ードが僅かに高い電圧(例えば、約3.2ボルト)に駆
動されたときには、フィードバック回路がこの入力をV
ccまで引っ張って、PMOSトランジスタを遮断する
ことにより、電力消費を減少させる(図6又は7を参
照)。
ス及びVcc独立)の電圧ソースからNMOSスレッシ
ュホールド電圧を引いたものにPMOSスレッシュホー
ルド電圧を加えたものにより発生された電圧に等しい値
のバイアス電圧を使用する。NMOS及びPMOSスレ
ッシュホールド電圧を含ませる効果は、入力バッファの
トリップ点を、トランジスタスレッシュホールド電圧の
プロセス変化に比較的不感にし、即ち非常に望ましい特
性にすることである。
1に、本発明により構成されたCMOS入力バッファの
トリップ点は、内部で発生される電源ノイズに比較的不
感であり、即ち段の2つの動作電圧であるバイアス電圧
とVssとの間の中心に保たれる。本発明のこの特徴
は、電源ノイズによる偽警報を最小にする。第2に、本
発明により構成されたスタティックCMOS入力バッフ
ァのトリップ点は、PMOS及びNMOSトランジスタ
のスレッシュホールド電圧のプロセス変化に不感であ
り、あらゆる状態のもとで充分な余裕を更に確保し、偽
応答を防止する。第3に、PMOSトランジスタは、受
け取ったTTL出力信号が低状態にあるか又はVccよ
り充分低い高状態にあるときに非導通状態にすることが
できるので、電力消費が減少される。本発明のこれら及
び他の効果並びに特徴は、以下の詳細な説明から当業者
に明らかとなろう。
ファの入力段の一実施例を示す。図3に示すように、入
力段12’は、これを形成するように接続されたPMO
SトランジスタQ1’及びNMOSトランジスタQ2’
を備えている。
の低い入力論理レベルは、高い入力レベルに対して2.
4ボルトでありそして低い入力レベルに対して0.8ボ
ルトであると仮定する。好ましくは、入力CMOS段1
2’のトリップ点は、これら2つのレベル間の中間点、
即ち1.6ボルトである。
及びQ2’は、それらの各々のトランスコンダクタンス
がほぼ等しくなるように設計される。従って、トランジ
スタQ1’及びQ2’は、ゲート−ソース電圧の変化に
応答して、ドレイン−ソース電流に同じ変化を生じさせ
る。MOSトランジスタのトランスコンダクタンスはト
ランジスタの巾に比例し、そしてトランジスタの長さに
(ほぼ)逆比例する。トランスコンダクタンスのマッチ
ングは、トランジスタのチャンネルの巾と長さをおおよ
そ変化させることにより達成できる。MOSトランジス
タの長さは、遅延を最小にするためにはできるだけ短く
選択するのが好ましい。従って、トランジスタは、技術
的に許される最短のチャンネルを使用するのが好まし
く、その巾は、所望のトランスコンダクタンスを与える
ように必要に応じて調整される。従来の短いチャンネル
のMOSトランジスタでは、トランジスタの飽和電流
は、ゲート−ソース電圧とトランジスタのスレッシュホ
ールド電圧との差に伴いほぼ直線的に変化する。(長い
チャンネルのトランジスタの飽和電流は、この差の平方
で変化する。)等しいトランスコンダクタンスに対して
は、PMOSトランジスタは、NMOSトランジスタよ
りも巾が広くなければならない。
を印加する電圧ノードAに接続されたPMOSトランジ
スタQ1’のソースを更に示している。バイアス電圧
は、CMOS入力段12’のトリップ点を、高い入力レ
ベルと低い入力レベルの中間点である所望の1.6ボル
トレベルに置くように選択される。PMOS及びNMO
Sトランジスタのトランスコンダクタンスはほぼ等しい
ので、トランジスタのスレッシュホールド電圧の大きさ
がほぼ等しいと仮定すれば、NMOSトランジスタのソ
ースの電圧(接地)が所望のトリップ点より低いときに
は、バイアス電圧が、PMOSトランジスタのソースに
対して所望のトリップ点よりも相当に高い電圧レベルを
供給しなければならない。1.6ボルトのトリップ点に
対しては、図3のノードAのバイアス電圧が約3.2ボ
ルトでなければならない。当然、NMOS及びPMOS
のスレッシュホールド電圧の大きさが等しくない場合に
は、本発明の概念を用いてバイアス電圧を適切に変化さ
せることができる。
動作する。TTL回路10から段12’への入力電圧が
低く、0.8ボルト未満であると仮定する。これは、P
MOSトランジスタQ1’を導通状態に入れる。NMO
Sのスレッシュホールド電圧が0.8ボルトであると仮
定すれば、NMOSトランジスタは非導通であり、Vc
cからVssへ電流は流れない。NMOSのスレッシュ
ホールド電圧が0.8ボルトより低く、例えば、0.6
ボルトである場合には、NMOSトランジスタは完全に
オフではなく、僅かな電流が流れる。NMOSトランジ
スタによりほとんど又は全く電流が導通されない状態で
は、PMOSトランジスタQ1’が出力信号Voを3.
2ボルトのノードAのバイアス電圧に向かって引っ張
る。
高レベルに切り換わり、即ち2.4ボルトより高い電圧
に切り換わったと仮定する。これは、NMOSトランジ
スタQ2’をオンにする。ノードAにおけるPMOSト
ランジスタQ1’のソースは3.2ボルトであり、そし
てQ1’のゲートは少なくとも2.4ボルトであるか
ら、ゲート−ソースの電圧差は、マイナス0.8ボルト
のPMOSスレッシュホールドを克服するに充分なもの
ではない。それ故、PMOSトランジスタQ1’は導通
しない。この状態のもとでは、たとえNMOSトランジ
スタQ2’が導通しても、CMOS入力ゲート12’
は、VccからVssへ電流を導通せず、出力信号Vo
は、NMOSトランジスタQ2’によってVssに引っ
張られる。
めに、バイアス回路16は、変型バンドギャップ発生器
を用いて実施することができる。このような回路は、2
つの部分より成る。第1の部分は、プロセスに関わりな
く、温度に関わりなく且つ供給電圧に関わりない3.2
ボルトの供給電圧を与える公知のバンドギャップレギュ
レータである。第2の部分は、以下に述べる形式の回路
を用いて、1つのPMOSスレッシュホールド電圧の大
きさを付加し、そして1つのNMOSトランジスタスレ
ッシュホールド電圧の大きさをこの固定の3.2ボルト
供給電圧から差し引く。
って代わるより簡単なものは、図4に示すバイアス回路
16である。図示されたように、バイアス回路16は、
VssとVccとの間に直列電流路を形成するようにソ
ース−ドレインが接続された4つのPMOSトランジス
タQ4、Q5、Q6及びQ7を備えている。PMOSト
ランジスタQ4のドレインはVssに接続され、そして
PMOSトランジスタQ7のソースはVccに接続され
る。これらトランジスタQ4ないしQ7の各々は、Nウ
ェルCMOSプロセスで形成されるのが好ましく、その
各々はそのソースに結合された各ウェルを有している。
トランジスタQ4、Q5及びQ7は、全て長いチャンネ
ルの巾の狭いトランジスタで、ほぼ等しい長さとほぼ等
しい巾を有しており、そしてトランジスタQ6は、巾が
広くて短いチャンネルのトランジスタである。
固定の一部分(約2/3)、即ち約3.2ボルトである
バイアス電圧をノードBに発生する。(トランジスタQ
6にまたがる電圧は、ほぼ1つのPMOSスレッシュホ
ールド電圧であって、Q7のドレイン−ソース電圧をこ
の1つのスレッシュホールド電圧分だけ低下させるがゲ
ート−ソース電圧は低下させない。Q6にまたがるこの
電圧降下は、Q7が飽和状態のままであるからノードB
の電圧にはほとんど影響を及ぼさない。)ノードCのバ
イアス電圧は、ノードBに発生される電圧(3.2ボル
ト)と、短チャンネルトランジスタQ6の1つ分のPM
OSスレッシュホールド電圧(約0.8ボルト)の和で
ある。
OSトランジスタQ8のゲートに接続される。トランジ
スタQ8のゲートは、キャパシタC1によりVccにも
接続される。トランジスタQ8のドレインはVccに接
続され、一方、トランジスタQ8のソースは、入力段1
2’(図3)のノードAに印加されるバイアス電圧を形
成する。キャパシタC1は、回路の動作により発生され
たVccに関する高い周波数ノイズがソースホロワトラ
ンジスタQ8によりノードAに実質的に反映されるよう
にするに充分な大きさであるのが好ましい。ほとんどの
部分に対してこのように反映されるノイズは、Vssに
おけるノイズの補数分である。従って、PMOSトラン
ジスタQ1’のソース端子が変化するときには、NMO
SトランジスタQ2’のソース端子も変化するが、方向
は逆である。このように、トランジスタQ1’及びQ
2’が直列電流路を形成するところのノードAとVss
とに現れる電圧変化は、実質的に対称的である。
タ対Q1’及びQ2’(図3)に流れる電流は等しい。
PMOSトランジスタQ1’に流れる飽和電流、I1
は、次の通りである。 I1=(VA −Vi −Vtp)gp (式2) 但し、VA はノードAの電圧であり、Vi はトランジス
タQ1’のゲートの電圧であり、VtpはPMOSトラン
ジスタQ1’の(負の)スレッシュホールド電圧の大き
さであり、そしてgp はPMOSトランジスタQ1’の
トランスコンダクタンスである。(トランジスタQ
1’、Q2’は短いチャンネルのデバイスであり、上記
した式1の直線関係を生じさせる。)
ば、トランジスタQ2’に流れる飽和電流は、次の通り
である。 I2=(Vi −Vtn)gn (式3) 但し、VtnはNMOSトランジスタQ2’のスレッシュ
ホールド電圧であり、そしてgn はNMOSトランジス
タQ2’のトランスコンダクタンスである。
飽和電流は、I1=I2=(VA −Vi −Vtp)gp =
(Vi −Vtn)gn に等しい。
のトランスコンダクタンス(gp 、gn )が実質的に等
しくなるサイズとされる。それ故、等しいトランスコン
ダクタンス項(gp 、gn )で除算しそしてVi に対し
て解くと、次のようになる。 2Vi =VA −Vtp+Vtn (式4) ノードBの電圧は、供給電圧Vccの固定の一部分(ス
レッシュホールド電圧とは独立)である。それ故、ノー
ドAの電圧VA は、トランジスタQ6により与えられる
PMOSスレッシュホールドにより上昇されそしてトラ
ンジスタQ8のNMOSスレッシュホールドにより低下
されるVccのこの固定の一部分である。従って、次の
ようになる。 VA =kVcc+Vtp−Vtn (式5) 但し、VtpはPMOSトランジスタQ6を含むPMOS
トランジスタのスレッシュホールド電圧の大きさであ
り、VtnはNMOSトランジスタQ8(図4)を含むN
MOSトランジスタのスレッシュホールド電圧であり、
そしてkはVccの所望の部分である。
のようになる。 2Vi =kVcc+Vtp−Vtn−Vtp+Vtn (式6) 従って、次のようになる。 Vi =kVcc/2 (式7) PMOS及びNMOSトランジスタのスレッシュホール
ド電圧は打ち消し合い、トリップ点kVcc/2は、供
給電圧Vccに直接関係しているが、NMOSのスレッ
シュホールド電圧にもPMOSのスレッシュホールド電
圧にも関係しないことを示す。従って、図4に示すバイ
アス回路は、製造プロセスの幾つかの不安定要素に関わ
りのないトリップ点を図3の回路に確立する。
リップ点に影響を及ぼさない。入力信号がトリップ点に
あるときには、定義により、NMOS及びPMOS飽和
電流が等しくなる。対称的なノイズの状態では、ある時
点で、Vssがシステム接地点よりも0.5ボルト低く
なり、そしてVccはシステム供給電圧よりも0.5ボ
ルト高くなる。ノードAも、図4において、キャパシタ
C1によりその公称値よりも0.5ボルト上である。V
ssがシステム接地点よりも0.5ボルト低い状態で
は、NMOSトランジスタQ2’の電流は、この電圧の
変化(0.5ボルト)にNMOSトランジスタのトラン
スコンダクタンス(gn )を乗じた値だけ増加する。し
かしながら、同時に、PMOSトランジスタQ1’のソ
ース(ノードA)が同じ0.5ボルトだけ増加する。P
MOSトランジスタQ1’のトランスコンダクタンスg
p は、NMOSトランジスタQ2’のトランスコンダク
タンスに等しいので、PMOSトランジスタQ2’の電
流は、この同じ0.5ボルトに同じトランスコンダクタ
ンス値gp を乗じた値だけ増加する。それ故、対称的な
ノイズの状態では、あたかもノイズがないかのように電
流が互いに等しいままである。
ッファ12’は、そのトリップ点がトランジスタのスレ
ッシュホールド電圧に関わりなく且つその電源の対称的
なノイズにも関わりない(これらは、本発明の2つの主
たる目的である)。更に別の効果は、入力が約0.8ボ
ルトより低いか又は約2.4ボルトより高いときにはこ
の段が定常電力を消費しないことである。約2.4ボル
トより高い入力電位において定常電力消費を除去するこ
とは、第3の重要な目的である。ほとんどの公知の回路
では、電流の流れを防止するには、入力電位が少なくと
もVcc−Vtp即ち約4.2ボルトであることを必要と
する。
アス電圧を発生し、従って、入力バッファのトリップ点
は、MOSスレッシュホールド電圧のプロセス変化に実
質的に不感であるが、これは供給電圧Vccにより左右
される。入力バッファ12’及びバイアス回路16がV
ccの変化に曝され、この応答が受け入れられない用途
は多数ある。このような場合には、図7の回路16Aを
使用できる。図4と図8の回路は、表面上は同様である
が、構造及び機能が異なる。
CMOS Nウェルプロセスで形成されて各々そのウェ
ルがそのソースに結合された一連のPMOSトランジス
タQa、Qb、Q4’、Q5’、Q6’及びQ7’のス
トリングを備えている。PMOSトランジスタQ7’
は、長くて狭いチャンネルをもつように構成され、その
ゲートがVssに接続されている。トランジスタQa、
Qb・・・Q6’は、短くて巾の広いチャンネルをもつ
ように構成される。
の電流のみを導通し、従って、PMOSトランジスタQ
a・・・Q6’はツェナーダイオードとして機能し、そ
のスレッシュホールド電圧は、PMOSトランジスタの
スレッシュホールド電圧Vtpよりも若干大きい。従っ
て、バイアス回路16AによりノードAに発生されるバ
イアス電圧は、5つのPMOSスレッシュホールド(5
・Vtp)から1つのNMOSスレッシュホールドVtnを
引いたものである。従って、バイアス回路16Aにより
ノードAに与えられるバイアス電圧は、もはや供給電圧
Vccの部分ではなく、トランジスタのスレッシュホー
ルド電圧のみによって発生される。
いてバイアス回路16Aが使用される場合には、Q7’
とQ6’との間のノードとキャパシタC1との間に高い
抵抗素子Rが追加される。この抵抗素子は、高抵抗の層
でもよいし、適切にバイアスされたPMOS又はNMO
Sトランジスタでもよい。重要な点は、抵抗素子Rによ
って与えられるインピーダンス(抵抗)が、PMOSト
ランジスタQ6’及びQ7’の接合部に向かって見たイ
ンピーダンスに比して大きい(典型的にメガオーム)こ
とである。更に、時定数RC1は、過渡ノイズの周波数
に比して長く、且つ供給電圧Vccの立上り時間に比し
て短いのが好ましい。
アス電圧は、そのトリップ点がプロセスパラメータには
関わりないがVccにより左右される。図8のバイアス
回路により発生されるバイアス電圧のトリップ点は、V
ccには関わりないが、PMOSスレッシュホールド電
圧により左右される。或いは又、バンドギャップ発生回
路は、Vcc、プロセスパラメータ及び温度に関わりな
いバイアス電圧を発生する。この固定電圧は、次いで、
図4のトランジスタQ4及びQ5に取って代わりノード
Bに現れる。次いで、前記のように、ノードBの固定電
圧は、トランジスタQ6により1つのPMOSスレッシ
ュホールド電圧の大きさだけ上昇されそしてトランジス
タQ8により1つのNMOSスレッシュホールド電圧だ
け低下される。前記したように、これは、図3のノード
Aに理想的なバイアス電圧を発生し、Vcc、温度、及
び両NMOS及びPMOSスレッシュホールド電圧の大
きさを含む全ての変数に関わりないトリップ点を達成す
る。
3の入力バッファ12’からの出力信号が通常のCMO
Sインバータを駆動する場合は、著しい電力が消散され
る。これは、入力バッファ12’の出力が、ノードAの
電圧、即ち約3.2ボルトのみの出力高電圧レベルを有
するためである。この3.2ボルトレベルでは、次の段
のPMOSトランジスタをオンにするには低過ぎる(そ
のソースはVccであり即ち+5ボルトに等しいと仮定
する)。もちろん、この3.2ボルトのレベルは、次の
段のNMOSトランジスタをオンにするに充分な高さで
ある。従って、入力バッファ12’は静的な電力を消費
しないが、入力バッファ12’によって駆動される第2
の段は、電力を消費する。
インバータをカスケード構成にし、その各々にそれ自身
の個別のバイアス回路をもたせることである。この構成
が図5に示されている。第1のインバータ12”及びバ
イアス回路16’は、図3及び4に示されたものと同一
である。これらはトリップ点をセットし、電源ノイズ裕
度を与えるものである。しかしながら、上記のように、
第1段の高レベル出力は約3.2ボルトに過ぎない。
バイアス回路16’とは異なる。これは、ノードAの電
圧よりも1つのPMOSスレッシュホールド電圧より若
干低い値だけ高い電圧、例えば、約3.8ボルトをノー
ドA’に与える。第1の段12”からの3.2ボルトの
高出力電圧V01は、第2段32のPMOSトランジス
タQ11をオフにし、そのソースは3.8ボルトであ
り、5ボルトではない。第1段からの低い電圧は、第2
段から3.8ボルトの高い出力V02を与える。図5の
第3のバイアス回路40は、ノードA’の電圧よりも1
つのPMOSスレッシュホールド電圧未満の値だけ高い
電圧をノードA”に与え、ノードA”は約4.4ボルト
となる。ノードV02における第2段からの3.8ボル
トの高レベルは、第3段のPMOSトランジスタQ21
をオフにし、そのノードA”におけるソースは4.4ボ
ルトである。同様に、4.4ボルトの高い電圧V03
は、CMOSインバータのPMOSトランジスタQ13
をオフにするに充分である。従って、バイアス回路34
及び40は、各々1つのPMOSスレッシュホールド電
圧未満の値だけステップアップする次第に高くなる電圧
をそれらの各々のインバータに与え、全ての段が定常電
力を消費しないよう保つ。この構成では、ノードV04
の出力は、約0.8ボルトより低いか又は約2.4ボル
トより高い第1段へのいかなる入力電圧Vi について
も、VssとVccとの間で切り換わり、カスケード状
のインバータ段のいずれにおいても定常電力は消費され
ない。
OSスレッシュホールド電圧以下の値だけその直前の段
より大きいバイアス電圧を発生する。それ以外は、バイ
アス回路は、図4の回路と同様に動作する。最終的に、
バイアス電圧は、CMOS段40においてVccの限界
に到達する。CMOS入力バッファ30の最後のCMO
S段50は、従来設計のものである。
び4について述べたものと同様である。低いTTL入力
は、NMOSトランジスタQ2’及びQ22と、PMO
SトランジスタQ11及びQ13をオフにする。従っ
て、低いTTL論理レベル入力においてはCMOS段の
いずれによっても電流が導通されない。これとは逆に、
高いTTL論理レベルは、トランジスタQ1’、Q1
2、Q21及びQ23をオフにし、再び電流の通流を防
止する。従って、CMOS入力バッファ30は、入力V
i が低又は高のいずれかのTTL論理レベルであるとき
に実質上電力を消費しない。
の振れをCMOSのVcc/Vss電圧の振れに変換す
るものであって、大容量負荷を駆動するのに必要なバッ
ファ作用を形成するのに有用であるが、その改良された
実施例を図6に示す。図6は2つのCMOS段を有する
CMOS入力バッファ60を示すもので、入力段62は
TTL信号Vi を受信し、そして出力段66は、供給電
圧VccとVssとの間で変化する出力信号Vout を供
給する。入力ゲートは、図3又は図4に対応するもの
で、PMOSトランジスタQ61は、ソースホロワのN
MOSトランジスタQ63を経てVccに接続されると
共に、NMOSトランジスタQ62を経て接地点に接続
される。トランジスタQ61、Q62は、ほぼ等しいト
ランスコンダクタンスを有する。TTL入力は、CMO
Sトランジスタ対Q61及びQ62の接続されたゲート
にVi として加えられ、出力はノードDに現れる。NM
OSトランジスタQ63のゲート端子は、バイアス回路
16(図4)のノードCに接続され、従って、上記のよ
うに、供給電圧Vccの固定部分からNMOSスレッシ
ュホールドを引きそしてPMOSスレッシュホールドを
加えたものであるバイアス電圧をPMOSトランジスタ
Q61のソース端子に供給する。従って、入力ゲート6
2は、Vccが約5ボルトの場合に約1.6ボルトのト
リップ点を有する。
は、CMOSトランジスタ対Q67、Q68を有するC
MOSインバータであり、そのゲート端子はノードDに
接続されている。段66からの出力Vout は、次の論理
段を駆動すると共に、PMOSフィードバックトランジ
スタQ69のゲート端子にも送られ、そのソース及びド
レイン端子は、VccとノードDとの間に接続されてい
る。
動作する。入力信号Vi がTTL低論理レベル(0.8
ボルト以下)であるときには、NMOSトランジスタQ
62はオフとなりそしてPMOSトランジスタQ61は
オンとなって、ノードDをソースホロワトランジスタQ
63のソース端子のバイアス電圧まで引っ張る。出力段
66のNMOSトランジスタQ68はオンとなって、出
力信号Vout をVssに向かって引っ張る。Vout が接
地点付近にある状態では、PMOSフィードバックトラ
ンジスタQ69がオンになり、ノードDをVccまで終
始引っ張って、PMOSトランジスタQ67をオフにす
る。NMOSソースホロワトランジスタQ63は、その
ソースを約3.2ボルトまで引っ張るが、更に正になる
のを防止しない。むしろ、そのソースが3.2ボルトよ
りも更に負に向かわないようにする。従って、PMOS
トランジスタQ69がオンになって、ノードDをVcc
に引っ張るときには、NMOSトランジスタQ63が妨
げとならない。(このときにQ63のソースはQ69及
びQ61を経てVccに引っ張られる。)入力信号Vi
がTTL低レベルにありそしてノードDがVccにある
状態では、CMOS入力バッファ60は実質的に電力を
消費しない。入力ゲートは、NMOSトランジスタQ6
2がオフであるから、VccからVssへの電流路をも
たない。同様に、PMOSトランジスタQ67がオフで
あるから、出力段66にはVccからVssへの電流路
が存在しない。
ときには、入力段のPMOSトランジスタQ61がオフ
にされる。というのは、そのソースが3.2ボルトしか
ないからである。NMOSトランジスタQ62はオンに
なる。NMOSトランジスタQ62は、PMOSトラン
ジスタQ69よりも相当に大きなトランスコンダクタン
スを有する。従って、最初は、NMOSトランジスタQ
62は、PMOSトランジスタQ69を過剰付勢し、ノ
ードDを接地点に向かって引っ張る。出力段66におい
ては、NMOSトランジスタQ68がオフにされそして
PMOSトランジスタQ67がオンにされて、出力V
out をVccに向かって引っ張り、PMOSフィードバ
ックトランジスタQ69をオフにする。出力が高レベル
に切り換わると、CMOS入力バッファ60は実質上電
力を消費しない。
望なあるヒステリシスが示される。これについて以下に
述べる。入力段62へのTTL低入力は、Q61により
ノードDを先ず3.2ボルトに引っ張り、次いで、フィ
ードバックトランジスタQ69によりVccへ引っ張
る。入力Vi がTTL論理高レベルに切り換わり、ノー
ドDを低レベルに切り換えると、NMOSトランジスタ
Q62に流れる電流は、PMOSトランジスタQ61及
びQ69の両方に対する電流の和を瞬間的に越えること
になる。従って、Vi が高レベルに切り換わると、トリ
ップ点は、トランジスタQ62の電流がフィードバック
トランジスタQ69の電流に等しい量だけトランジスタ
Q61の電流を越えるような電圧となる。逆に、入力信
号Vi が低レベルに切り換わると、トリップ点は、PM
OSトランジスタQ61の電流が、オフのPMOSトラ
ンジスタQ69からの助成なしに、NMOSトランジス
タQ62の電流を越えるような電圧となる。従って、入
力バッファ62は、入力が高から低に切り換わるときに
比較的低いトリップ点を有するが、入力が低から高に切
り換わるときは比較的大きなトリップ点を有する。
ィードバックトランジスタQ69を含む中間段を入力段
と出力段との間に追加することができる。中間段64が
入力及び出力段各々62及び66と共に図7に示されて
いる。図7は、図6に示されたCMOS入力バッファ6
0のヒステリシスをほとんど示さない本発明の実施例で
ある。
2は、それらのトランスコンダクタンスが等しいサイズ
にされるのが好ましい。これは、第2段64のトランジ
スタQ64及びQ65については不要である。CMOS
段62及び64の各々は、ノードA1及びA2にバイア
ス電圧を各々受け取る。バイアス電圧は、バイアス回路
16(図4)によりノードCに与えられ、そしてNMO
SソースホロワトランジスタQ63及びQ66により各
々ノードA1及びA2に接続される。図4のトランジス
タQ8は、図7のいずれかのトランジスタQ63又はQ
66を表す。図7において、入力段62の出力ノードD
は、中間段64のPMOSトランジスタQ64及びNM
OSトランジスタQ65のゲート端子に接続される。中
間段64の出力Eは、CMOSインバータ回路−−トラ
ンジスタQ67及び68のゲート端子に接続される。前
記のように(図6)、出力Vout は、PMOSフィード
バックトランジスタQ69のゲート端子に接続され、そ
のドレインノードはここでノードEに接続される。
2.4ボルト以上)のときには、ノードDがNMOSト
ランジスタQ62により接地に向かって引っ張られ、一
方、ノードEは、PMOSトランジスタQ64によりノ
ードA2のバイアス電圧に向かって引っ張られ、次い
で、Q68が出力Vout を低レベルに引っ張るようにさ
せる。Vout が低に切り換わった後に、ノードEは、ノ
ードA2のバイアス電圧からフィードバックトランジス
タQ69によりVccへと終始引っ張られる。入力Vi
がTTL論理低レベルに切り換わると、NMOSトラン
ジスタQ62がオフになる。オンのPMOSトランジス
タQ61は、ノードDをノードA1のバイアス電圧に向
かって引っ張り、これにより、PMOSトランジスタQ
64をオフにしそしてNMOSトランジスタQ65をオ
ンにして、ノードEを接地レベル付近に引っ張る。これ
は、インバータ回路の出力Vout をVccに向かって引
っ張りそしてフィードバックトランジスタQ69はオフ
になる。中間段はある程度のヒステリシスを示すが、入
力段62は、そのトリップ点付近に非常に高い電圧利得
を有し、従って、入力段の非常に僅かな変化が、第1段
の出力電圧を、第2段のヒステリシスを克服するに充分
なほど変化させる。それ故、図7のバッファは、入力に
ほとんどヒステリシスを示さない。
トにより、幾つかの入力バッファは通常Vssパッドか
らチップを横切って配置される。入力バッファ60(図
6)又は入力バッファ60’(図7)並びに付随する入
力バッファは、通常、Vssを受け取るために金属の相
互接続部に接続される。この接続部の抵抗値は無視でき
るものではない。いかなる所与の時間にも、入力バッフ
ァの幾つかは、それらのトリップ点付近の入力電圧を受
け取り、その間に入力段のNMOS及びPMOSトラン
ジスタの両方が同時に導通する。多数の入力バッファの
種々の段によって引き出される予想不能な電流は、この
不所望な抵抗にまたがって電圧降下を生じさせ、ひいて
は、特定の入力バッファ、特に、入力段62により受け
取られるVss供給電圧を変動させる。Vssのこの変
動は、入力バッファの段、特に入力段62のトリップ点
に影響を及ぼし、入力バッファの切り換えスレッシュホ
ールドを予想不能なものにする。
て、入力段62には、図7に示すように、チップのVs
sパッドからのそれ自身の個別の接続部70が設けられ
るのが好ましい。即ち、各入力バッファには、Vssパ
ッドからそのバッファにVssを送るために個別の導体
が設けられる。従って、接続部70によって示される抵
抗間のいかなる電圧降下も、その入力段から生じるので
あって、他の入力バッファ又は他の回路により引き出さ
れる電流から生じるのではない。更に、NMOSトラン
ジスタQ62は、そのトランスコンダクタンス(gn )
を増加するように巾広く形成される。NMOSトランジ
スタQ62及びVss接続部70の抵抗(R)は、その
等価トランジスタトランスコンダクタンスが次のように
計算される。 ge =gn /(1+gn ・R) (式8) 但し、gn はNMOSトランジスタQ62のトランスコ
ンダクタンスであり、RはVssワイヤ70の抵抗であ
り、そしてge はNMOSトランジスタQ62と抵抗R
の組み合わせの等価トランスコンダクタンスである。
ジスタQ62のトランスコンダクタンスgn は制御可能
な量であるから、等価トランスコンダクタンスge は、
ソースホロワトランジスタQ63のソース抵抗だけ減少
されたPMOSトランジスタQ61のトランスコンダク
タンスに等しくすることができる。従って、接続部70
の抵抗値が設計の一部となり、NMOSトランジスタQ
62の有効gn がPMOSトランジスタQ61の(減少
された)gp にほぼ等しくなるように低下される。
ss)より小さい電圧差から動作されて、非切り換え状
態のときにCMOS対のトランジスタの少なくとも一方
がオフにされ、それにより、電力消費を最小にするよう
なCMOSスタティック入力バッファを提供する。更
に、CMOS対のトランジスタは、それらの各々のトラ
ンスコンダクタンス(又はVssトレース及びソースホ
ロワ抵抗を考慮に入れるときには、等価トランスコンダ
クタンス)が等しくされて、バッファのトリップ点を対
称的な電源ノイズに不感にするようなサイズとされる。
最後に、本発明のCMOSバッファは、PMOS及びN
MOSスレッシュホールド電圧のプロセス変化に不感で
ある。
やマイクロプロセッサ等にバッファが必要とされるとき
に、低い電圧揺動をCMOS回路の高い電圧揺動に変換
するのに使用できることが当業者に明らかであろう。低
電圧のCMOS回路(3.0又は3.3ボルト)が高電
圧のCMOS回路(5.0ボルト)と混合される場合
に、本発明は、低電圧CMOSからデータを受け取って
データを受け取って上記の効果を達成する高電圧CMO
S上のバッファを提供することができる。更に、本発明
は、低い電圧において内部で動作するが高い外部供給電
圧を受け取るような回路にも使用することができる。こ
れらの回路においては、回路の一部分における低電圧信
号が回路の他部分における高電圧信号に変換される。
明の範囲は特許請求の範囲のみによって限定されること
が明らかであろう。
OSバッファの入力段を示す回路図である。
る。
信号を出力に連通するバイアス回路が設けられた本発明
の実施例を示す図である。
の供給電圧間で変化する完全なCMOS対応信号の変換
する別の実施例を示す回路図である。
回路図である。
路図である。
Claims (31)
- 【請求項1】 低い供給電圧と高い供給電圧との間に接
続されて、それらの間に直列電流路を形成するためのN
MOSトランジスタ及びPMOSトランジスタを備え、
これらのNMOS及びPMOSトランジスタは実質的に
等しいトランスコンダクタンスを有し、そして正の供給
電圧から上記高い供給電圧を与えるバイアス手段を更に
備え、上記正の供給電圧は、上記高い供給電圧より大き
いことを特徴とするCMOS入力バッファ。 - 【請求項2】 上記PMOSトランジスタは上記高い供
給電圧と出力ノードとの間に接続され、上記NMOSト
ランジスタは低い供給電圧と出力ノードとの間に接続さ
れ、そして上記NMOS及びPMOSトランジスタのゲ
ートリードは一緒に接続されて入力ノードに接続される
請求項1に記載のCMOS入力バッファ。 - 【請求項3】 上記低い供給電圧を上記NMOSトラン
ジスタに連通する手段を備え、この連通手段は抵抗Rを
有し、この抵抗Rと、NMOSトランジスタのトランス
コンダクタンスgn と、PMOSトランジスタのトラン
スコンダクタンスgp は、gp =gn /(1+gn ・
R)という関係を有する請求項1に記載のCMOS入力
バッファ。 - 【請求項4】 上記バイアス手段は、上記高い供給電圧
を上記正の供給電圧の変化と共に変化させるように上記
正の供給電圧に接続された第1回路手段を備えている請
求項1に記載のCMOS入力バッファ。 - 【請求項5】 上記第1回路手段は、上記正の供給電圧
に接続された容量性手段を備えていて、上記正の供給電
圧の変化を上記バイアス手段に連通し、上記高い供給電
圧に実質的に同じ変化を生じさせる請求項3に記載のC
MOS入力バッファ。 - 【請求項6】 上記バイアス手段は、上記高い供給電圧
に接続された容量性手段を備えていて、上記正の供給電
圧の変化を上記バイアス手段に連通し、上記高い供給電
圧に実質的に同じ変化を生じさせる請求項1に記載のC
MOS入力バッファ。 - 【請求項7】 上記バイアス手段は、上記高い供給電圧
を与えるように上記正の供給電圧に接続されたバンドギ
ャップ発生手段を備えている請求項1に記載のCMOS
入力バッファ。 - 【請求項8】 上記バイアス手段は複数のMOSトラン
ジスタを備え、その各々のソース及びドレインリードが
互いに接続されて正の供給電圧と低い供給電圧との間に
直列電流路を形成して、バイアス電圧を発生し、このバ
イアス電圧を受け取るようにソースホロワMOSトラン
ジスタが接続されると共に、このバイアス電圧から上記
高い供給電圧を与えるようにPMOSトランジスタに接
続される請求項1に記載のCMOS入力バッファ。 - 【請求項9】 上記複数のMOSトランジスタの各々
は、ゲートリードとソースリードが一緒に接続されたP
MOSトランジスタを備え、PMOSトランジスタの1
つは、そのソースリードが高い供給電圧に接続されそし
てそのドレインリードが複数のMOSトランジスタのう
ちの別のトランジスタのソースリードに接続される請求
項7に記載のCMOS入力バッファ。 - 【請求項10】 バイアス電圧と低い供給電圧との間に
接続された少なくともPMOS入力トランジスタ及びN
MOS入力トランジスタを含む形式のスタティックCM
OS入力バッファにバイアス電圧を与えるように正の供
給電圧から動作するCMOSトランジスタバイアス回路
において、上記バイアス電圧は、上記正の供給電圧より
低いものであり、上記CMOSトランジスタバイアス回
路は、 正の供給電圧と低い供給電圧との間に直列電流路を形成
するように相互接続された複数のPMOSトランジスタ
を備え、これら複数のPMOSトランジスタの各々は、
そのソースリードに接続されたウェルにおいて形成さ
れ、そしてそのゲートリードはそのドレインリードに接
続され、 これにより、一対の複数のPMOSトランジスタの1つ
のソース−ドレイン接続にバイアス電圧が与えられるこ
とを特徴とするCMOSトランジスタバイアス回路。 - 【請求項11】 上記バイアス電圧を1つのPMOSト
ランジスタへ接続するソースホロワMOSトランジスタ
を含む請求項10に記載のCMOSトランジスタバイア
ス回路。 - 【請求項12】 上記MOSトランジスタは、NMOS
トランジスタである請求項11に記載のCMOSトラン
ジスタバイアス回路。 - 【請求項13】 TTL型の入力信号を受け取ってCM
OS出力信号を与えるように供給電圧から動作できるC
MOS入力バッファにおいて、 1つが他の後方となるようにカスケード状に相互接続さ
れた第1及び第2の入力段を備え、これら第1及び第2
の入力段の各々は、 実質的に等しいトランスコンダクタンスをもつように形
成されると共に、第1の高い電圧ソースと第2の低い電
圧ソースとの間に直列電流路を形成するように接続され
た一対のCMOSトランジスタと、 出力端子を形成する上記一対のCMOSトランジスタ間
の相互接続部と、を含み、上記一対のCMOSトランジ
スタ各々のゲートリードは一緒に接続されて入力端子を
形成し、 第1入力段の入力端子は、TTL型入力信号の入力端子
を形成し、第1入力段の出力端子は、第2入力段の入力
端子に接続され、そしてCMOS出力信号は、第2入力
段の出力端子に与えられ、 上記第1の高い電圧ソースよりも大きな供給電圧から第
1の高い電圧ソースを与えるための第1及び第2のバイ
アス手段を更に備え、第2の入力段のための第1の高い
電圧ソースは、第1の段のための第1の高い電圧ソース
よりも少なくともMOSスレッシュホールド電圧だけ小
さいことを特徴とするCMOS入力バッファ。 - 【請求項14】 第3の入力段を更に備え、上記第1の
入力段のバイアス手段は第1のバイアス電圧を発生し、
上記第2の入力段のバイアス手段は、第1のバイアス電
圧よりも1つ以下のPMOSトランジスタスレッシュホ
ールド電圧分だけ正である第2のバイアス電圧を与え、
そして第3の入力段のバイアス手段は、第2のバイアス
電圧よりも約1以下のPMOSトランジスタスレッシュ
ホールド電圧分だけ正である第3のバイアス電圧を与え
る請求項13に記載のCMOS入力バッファ。 - 【請求項15】 上記一対のCMOSトランジスタの各
1つは、各入力段の対応するバイアス手段に接続された
ソースリードを有するPMOSトランジスタであり、そ
して上記バイアス手段の各々は、そのゲートリードとソ
ースリードとの間に現れるPMOSトランジスタのスレ
ッシュホールド電圧を補償する手段を含む請求項14に
記載のCMOS入力バッファ。 - 【請求項16】 TTL入力信号をCMOS出力信号に
変換するように供給電圧から動作できるCMOS入力バ
ッファにおいて、 実質的に等しいトランスコンダクタンスを有するように
形成された一対のCMOSトランジスタを含む入力段を
備え、これらCMOSトランジスタは、供給電圧よりも
正でない第1電圧と、該第1電圧よりも小さい第2電圧
との間に直流電流路を形成するように互いに接続され、
上記CMOSトランジスタは、TTL入力信号を受け取
るための入力端子を形成するように接続されたゲートリ
ードを有し、上記CMOSトランジスタは第1の出力リ
ードに接続され、 更に、供給電圧を受け取るように接続されて、第1電圧
を発生するためのバイアス手段を備え、 更に、上記第1出力リードに接続されたゲートリード
と、互いに接続されると共に出力端子に接続された第1
リードと、上記供給電圧及び第2電圧に各々接続された
第2リードとを各々有する第1及び第2のCMOSトラ
ンジスタを備え、 更に、出力端子に接続されたゲートリードと、供給電圧
に接続された第1リードと、上記第1及び第2のCMO
Sトランジスタのベースリードに接続された第2端子と
を有するMOSフィードバックトランジスタを備え、こ
のMOSフィードバックトランジスタは、上記出力端子
の出力信号が低電圧であるときに、上記第1及び第2の
CMOSトランジスタのゲートリードを供給電圧に向か
って引っ張って、上記第1及び第2のCMOSトランジ
スタの一方の電流導通をオフに切り換えるように動作で
きることを特徴とするCMOS入力バッファ。 - 【請求項17】 一対のCMOSトランジスタの一方
は、PMOSトランジスタであって、そのソースリード
は第1電圧に接続されそしてそのドレインリードは、一
対のCMOSトランジスタの他方のドレインリードに接
続される請求項16に記載のCMOS入力バッファ。 - 【請求項18】 第1及び第2の供給電圧から動作でき
るように集積半導体チップに形成されたCMOS入力バ
ッファにおいて、第1の供給電圧は第2の供給電圧より
も大きく、上記CMOSスタティック入力バッファは、 第1と第2の供給電圧間に直列電流路を形成するように
接続された一対のCMOS入力トランジスタを備え、該
一対のCMOS入力トランジスタは、入力信号を受け入
れるための入力を形成するように一緒に接続されたゲー
ト端子を有し、 更に、CMOS入力トランジスタの1つを第2の供給電
圧に接続する連通手段を備え、この連通手段は、所定の
インピーダンス値Zを有し、 CMOS入力トランジスタの一方はトランスコンダクタ
ンスgm を有するように形成されそしてCMOS入力ト
ランジスタの他方は、gm /(1+gm ・Z)に実質的
に等しいトランスコンダクタンスを有するように形成さ
れることを特徴とするCMOS入力バッファ。 - 【請求項19】 上記インピーダンスZは、主として抵
抗性である請求項17に記載のCMOS入力バッファ。 - 【請求項20】 低い供給電圧と出力ノードとの間に接
続されたNMOSトランジスタと、 高い供給電圧と出力ノードとの間に接続されたPMOS
トランジスタとを備え、これらNMOS及びPMOSト
ランジスタ各々のゲートリードは互いに接続されて入力
ノードを形成し、そしてこれらNMOS及びPMOSト
ランジスタは実質的に等しいトランスコンダクタンスを
有し、 更に、正の供給電圧から高い電圧を与えるバイアス手段
を備え、該高い電圧は上記正の供給電圧よりも小さいこ
とを特徴とするCMOS入力バッファ。 - 【請求項21】 低い供給電圧と高い供給電圧との間に
接続されてそれらの間に直列電流路を形成するNMOS
トランジスタ及びPMOSトランジスタを備え、これら
NMOS及びPMOSトランジスタは低い供給電圧と高
い供給電圧との間に直列電流路を形成するように接続さ
れ、 更に、上記高い供給電圧よりも大きな正の電圧から上記
高い供給電圧を与えるためのバイアス手段を備え、バイ
アス電圧は、固定電圧+PMOSトランジスタスレッシ
ュホールド電圧−NMOSトランジスタスレッシュホー
ルド電圧であることを特徴とするCMOS入力バッフ
ァ。 - 【請求項22】 上記PMOSトランジスタは高い供給
電圧及び出力ノードに接続され、上記NMOSトランジ
スタは低い供給電圧と出力ノードとの間に接続され、そ
してこれらNMOS及びPMOSトランジスタのゲート
リードは互いに接続されると共に入力ノードに接続され
る請求項20に記載のCMOS入力バッファ。 - 【請求項23】 上記低い供給電圧をNMOSトランジ
スタに連通する手段を備え、この連通手段は抵抗Rを有
し、この抵抗Rと、NMOSトランジスタのトランスコ
ンダクタンスgn と、PMOSトランジスタのトランス
コンダクタンスgp は、gp =gn /(1+gn ・R)
という関係を有する請求項20に記載のCMOS入力バ
ッファ。 - 【請求項24】 上記バイアス手段は、供給電圧と共に
上記高い供給電圧を変化させるように供給電圧に接続さ
れた第1回路手段を備えている請求項20に記載のCM
OS入力バッファ。 - 【請求項25】 上記第1回路手段は、上記供給電圧に
接続された容量性手段を含んでいて、供給電圧の変化を
バイアス手段に連通し、実質的に同じ変化を上記高い電
圧に生じさせる請求項22に記載のCMOS入力バッフ
ァ。 - 【請求項26】 上記バイアス手段は、上記供給電圧に
接続された容量性手段を含んでいて、正の電圧の変化を
バイアス手段に連通し、実質的に同じ変化を上記高い供
給電圧に生じさせる請求項21に記載のCMOS入力バ
ッファ。 - 【請求項27】 上記バイアス手段は、上記高い供給電
圧を与えるように上記正の電圧に接続されたバンドギャ
ップ発生手段を備えた請求項21に記載のCMOS入力
バッファ。 - 【請求項28】 上記バイアス手段は、複数のMOSト
ランジスタを備え、その各々のソース及びドレインリー
ドは互いに接続されて正の電圧と低い供給電圧との間に
直列電流路を形成して、バイアス電圧を発生し、このバ
イアス電圧を受け取るようにソースホロワMOSトラン
ジスタが接続されると共に、このバイアス電圧から上記
高い供給電圧を与えるようにPMOSトランジスタに接
続される請求項21に記載のCMOS入力バッファ。 - 【請求項29】 上記複数のMOSトランジスタの各々
は、ゲートリードとソースリードが一緒に接続されたP
MOSトランジスタを備え、PMOSトランジスタの1
つは、そのソースリードが供給電圧に接続され、そして
そのドレインリードが複数のMOSトランジスタのうち
の別のトランジスタのソースリードに接続される請求項
28に記載のCMOS入力バッファ。 - 【請求項30】 CMOS入力バッファを各々含む複数
のMOS回路を支持するように形成された集積回路チッ
プにおいて、この集積回路チップは、第1電圧を受け取
るための第1端子と、該第1電圧より小さい第2電圧を
受け取るための第2端子とを有し、更に、 複数のMOSチップの各々の各CMOS入力バッファに
対し、CMOS入力バッファと第2端子との間の接続部
が、他のCMOS回路のCMOS入力バッファと第2端
子との間の接続部から分離されたことを特徴とする集積
回路チップ。 - 【請求項31】 各CMOS入力バッファは、第1端子
に接続されたソースリード、及びドレインリードを有す
るPMOSトランジスタと、該PMOSトランジスタの
ドレインリードに接続されたドレインリード、及び対応
接続部に接続されたソースリードを有するNMOSトラ
ンジスタとを備え、該接続部は抵抗Rを有し、PMOS
トランジスタはトランスコンダクタンスgp を有し、N
MOSトランジスタはトランスコンダクタンスgn を有
し、そしてこれらトランスコンダクタンスgp 及びgn
は、gp =gn /(1+gn ・R)という関係を有する
請求項30に記載の集積回路チップ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US18937294A | 1994-01-31 | 1994-01-31 | |
US08/189372 | 1994-01-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0851352A true JPH0851352A (ja) | 1996-02-20 |
JP3676408B2 JP3676408B2 (ja) | 2005-07-27 |
Family
ID=22697049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01372195A Expired - Lifetime JP3676408B2 (ja) | 1994-01-31 | 1995-01-31 | Cmos回路用の入力バッファ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5731713A (ja) |
JP (1) | JP3676408B2 (ja) |
KR (1) | KR100392556B1 (ja) |
DE (1) | DE19502598B4 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7656210B2 (en) | 2005-04-14 | 2010-02-02 | Seiko Epson Corporation | Semiconductor integrated circuit |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6292424B1 (en) | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
JP3274306B2 (ja) * | 1995-01-20 | 2002-04-15 | 株式会社東芝 | 半導体集積回路装置 |
US5668483A (en) * | 1995-06-21 | 1997-09-16 | Micron Quantum Devices, Inc. | CMOS buffer having stable threshold voltage |
US6169430B1 (en) * | 1998-04-14 | 2001-01-02 | Eastman Kodak Company | CMOS imager column buffer gain compensation circuit |
US6121794A (en) * | 1998-11-24 | 2000-09-19 | National Semiconductor Corporation | High and low voltage compatible CMOS buffer |
US6873503B2 (en) * | 2002-09-19 | 2005-03-29 | Sun Microsystems, Inc. | SSTL pull-up pre-driver design using regulated power supply |
AU2003259060A1 (en) * | 2002-09-19 | 2004-04-08 | Sun Microsystems, Inc. | Integrated circuit comprising an sstl (stub series terminated logic) pre-driver stage using regulated power supply and method for performing an sstl operation |
CN100352164C (zh) * | 2004-11-16 | 2007-11-28 | 矽成积体电路股份有限公司 | 用于降低功率消耗的输入缓冲器电路 |
CN100353667C (zh) * | 2004-11-16 | 2007-12-05 | 矽成积体电路股份有限公司 | 用于稳定逻辑转换点的输入缓冲器电路 |
JP5747445B2 (ja) * | 2009-05-13 | 2015-07-15 | 富士電機株式会社 | ゲート駆動装置 |
US8575963B2 (en) * | 2011-03-23 | 2013-11-05 | Fairchild Semiconductor Corporation | Buffer system having reduced threshold current |
US9142267B1 (en) * | 2014-03-17 | 2015-09-22 | Nanya Technology Corporation | Power generator for data line of memory apparatus |
CN113225083B (zh) * | 2016-09-12 | 2024-03-29 | 美国亚德诺半导体公司 | 自举开关电路 |
US10924093B1 (en) * | 2019-10-31 | 2021-02-16 | Nxp Usa, Inc. | Integrated circuit with finFETs having dummy structures |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4471242A (en) * | 1981-12-21 | 1984-09-11 | Motorola, Inc. | TTL to CMOS Input buffer |
JPS60143498A (ja) * | 1983-12-29 | 1985-07-29 | Mitsubishi Electric Corp | 半導体入力回路 |
US4642488A (en) * | 1985-09-03 | 1987-02-10 | Codex Corporation | CMOS input buffer accepting TTL level inputs |
US4820937A (en) * | 1985-09-19 | 1989-04-11 | Xilinx, Incorporated | TTL/CMOS compatible input buffer |
US4843265A (en) * | 1986-02-10 | 1989-06-27 | Dallas Semiconductor Corporation | Temperature compensated monolithic delay circuit |
US4675557A (en) * | 1986-03-20 | 1987-06-23 | Motorola Inc. | CMOS voltage translator |
US4791323A (en) * | 1986-10-23 | 1988-12-13 | Silicon Systems, Inc. | Level translation circuit |
US4902915A (en) * | 1988-05-25 | 1990-02-20 | Texas Instruments Incorporated | BICMOS TTL input buffer |
KR910007785B1 (ko) * | 1988-12-20 | 1991-10-02 | 삼성전자 주식회사 | 전원공급전압 변동에 대해 안정한 씨모스 입력 버퍼회로 |
US4956567A (en) * | 1989-02-13 | 1990-09-11 | Texas Instruments Incorporated | Temperature compensated bias circuit |
JPH03139014A (ja) * | 1989-10-25 | 1991-06-13 | Fujitsu Ltd | Ttl/mosレベル変換回路 |
US5136189A (en) * | 1990-04-02 | 1992-08-04 | National Semiconductor Corporation | Bicmos input circuit for detecting signals out of ecl range |
US5087841A (en) * | 1990-04-09 | 1992-02-11 | National Semiconductor Corporation | TTL to CMOS translating circuits without static current |
JPH0463015A (ja) * | 1990-06-29 | 1992-02-28 | Mitsubishi Electric Corp | 半導体装置の入力初段回路 |
US5041741A (en) * | 1990-09-14 | 1991-08-20 | Ncr Corporation | Transient immune input buffer |
KR920015363A (ko) * | 1991-01-22 | 1992-08-26 | 김광호 | Ttl 입력 버퍼회로 |
US5216299A (en) * | 1992-02-13 | 1993-06-01 | Standard Microsystems Corporation | Low power noise rejecting TTL to CMOS input buffer |
EP0587938B1 (de) * | 1992-09-18 | 1996-03-13 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
-
1995
- 1995-01-25 KR KR1019950001339A patent/KR100392556B1/ko not_active IP Right Cessation
- 1995-01-28 DE DE19502598A patent/DE19502598B4/de not_active Expired - Lifetime
- 1995-01-31 JP JP01372195A patent/JP3676408B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-27 US US08/704,179 patent/US5731713A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7656210B2 (en) | 2005-04-14 | 2010-02-02 | Seiko Epson Corporation | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
KR100392556B1 (ko) | 2003-11-12 |
DE19502598A1 (de) | 1995-09-14 |
US5731713A (en) | 1998-03-24 |
DE19502598B4 (de) | 2012-10-18 |
KR950035088A (ko) | 1995-12-30 |
JP3676408B2 (ja) | 2005-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6225846B1 (en) | Body voltage controlled semiconductor integrated circuit | |
KR930009148B1 (ko) | 전원전압 조정회로 | |
JP3843015B2 (ja) | 半導体装置 | |
US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
US20060097769A1 (en) | Level shift circuit and semiconductor circuit device including the level shift circuit | |
JPH0851352A (ja) | Cmos回路用の入力バッファ | |
US5386153A (en) | Buffer with pseudo-ground hysteresis | |
KR100218078B1 (ko) | 외부전원전압의 변동이나 환경온도의 변화에 대한 출력전압의 변동을 억제할 수 있는 기판전위발생회로 | |
EP0847623B1 (en) | Output buffer incorporating shared intermediate nodes | |
JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
KR0150750B1 (ko) | 대기상태의 전력 소모를 감소시키기 위한 반도체 장치 | |
US7068063B2 (en) | Output buffer circuit | |
JPH04229714A (ja) | バッファを有する集積回路 | |
US5929679A (en) | Voltage monitoring circuit capable of reducing power dissipation | |
JP3445249B2 (ja) | 低電圧ダイナミックロジックの電力消耗抑制回路 | |
US4845388A (en) | TTL-CMOS input buffer | |
US5905399A (en) | CMOS integrated circuit regulator for reducing power supply noise | |
US6621329B2 (en) | Semiconductor device | |
US6483340B2 (en) | High integration-capable output buffer circuit unaffected by manufacturing process fluctuations or changes in use | |
US6130549A (en) | Output driver of an integrated semiconductor chip | |
US4855624A (en) | Low-power bipolar-CMOS interface circuit | |
US5541526A (en) | Sense amplifier having two intermediate voltage switching levels to increase speed | |
US5107141A (en) | BiCMOS logic circuit using 0.5 micron technology and having an operating potential difference of less than 4 volts | |
JPH05129922A (ja) | 半導体集積回路装置 | |
JP2647276B2 (ja) | 定電位発生用半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040830 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041130 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050404 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050428 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |