JPH0851213A - Film transistor panel, and its manufacture - Google Patents
Film transistor panel, and its manufactureInfo
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- JPH0851213A JPH0851213A JP6202999A JP20299994A JPH0851213A JP H0851213 A JPH0851213 A JP H0851213A JP 6202999 A JP6202999 A JP 6202999A JP 20299994 A JP20299994 A JP 20299994A JP H0851213 A JPH0851213 A JP H0851213A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、透明基板上にＴＦＴ
（Thin Film Transistor；薄膜トランジスタ）が形成さ
れてなる薄膜トランジスタパネル及びその製造方法に関
する。そして、この発明はアクティブマトリクス方式液
晶ディスプレイの製造分野で利用することができる。This invention relates to a TFT on a transparent substrate.
The present invention relates to a thin film transistor panel in which a (Thin Film Transistor) is formed and a manufacturing method thereof. The present invention can be used in the field of manufacturing active matrix liquid crystal displays.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】従来、
この種の薄膜トランジスタパネルにあっては、例えば半
導体層がポリシリコンである場合に、画素回路領域に形
成されるＭＯＳトランジスタでのリーク電流を少なくす
るために、ＬＤＤ（Lightly Doped Drain）構造が採用
されている。このような構造のＭＯＳトランジスタを製
造する場合、不純物をイオン注入する際の注入マスクが
アライメントずれを起こしたときにゲート電極とソース
（低濃度不純物）領域との重なりにより生じる寄生容量
ＣGSが大きくなる。このため、この寄生容量ＣGSにより
電圧変動が発生する問題があった。また、ＭＯＳトラン
ジスタの構造をＬＤＤ構造とすると、低濃度不純物領域
を形成するためにマスク形成工程やイオン注入工程など
が加わり、工程が増大する問題があった。そして、工程
が増大すると、例えば歩留りが低下するなどの問題が生
じる。この発明が解決しようとする課題は、工程が簡略
化でき、且つ画素回路領域のＭＯＳトランジスタにおけ
る寄生容量ＣGSを小さくした薄膜トランジスタパネル及
びその製造方法を得るには、どのような手段を講じれば
よいかという点にある。2. Description of the Related Art Conventionally, the problems to be solved by the invention
In this type of thin film transistor panel, for example, when the semiconductor layer is polysilicon, an LDD (Lightly Doped Drain) structure is adopted in order to reduce the leak current in the MOS transistor formed in the pixel circuit region. ing. When a MOS transistor having such a structure is manufactured, the parasitic capacitance CGS caused by the overlap between the gate electrode and the source (low-concentration impurity) region when the implantation mask for implanting the impurities causes misalignment. . Therefore, there is a problem that the parasitic capacitance CGS causes a voltage fluctuation. Further, when the structure of the MOS transistor is the LDD structure, there is a problem that a mask forming step and an ion implantation step are added to form the low-concentration impurity region, and the number of steps is increased. When the number of steps is increased, a problem such as a decrease in yield occurs. The problem to be solved by the present invention is, what kind of means should be taken to obtain a thin film transistor panel and a manufacturing method thereof in which the process can be simplified and the parasitic capacitance CGS in the MOS transistor in the pixel circuit region is reduced. There is a point.
【０００３】[0003]
【課題を解決するための手段】そこで、この発明は、画
素回路領域と駆動回路領域とを有する薄膜トランジスタ
パネルにおいて、画素回路領域に形成されたＭＯＳトラ
ンジスタのソース・ドレインの不純物濃度が、駆動回路
領域に形成されたＭＯＳトランジスタのソース・ドレイ
ンの不純物濃度より低いことを、その解決手段としてい
る。また、前記画素回路領域に形成されたＭＯＳトラン
ジスタのソース・ドレインがゲート電極に対して自己整
合的に形成され、前記駆動回路領域に形成されたＭＯＳ
トランジスタがゲート電極に対して非自己整合的に形成
されたことを特徴としている。そして、このような薄膜
トランジスタパネルの製造方法として、透明基板上の画
素回路領域と駆動回路領域とにゲート電極を形成する工
程と、前記ゲート電極が形成された透明基板上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体
層を形成する工程と、前記半導体層上面側に、それぞれ
の前記ゲート電極に対応するゲート対応レジストパター
ンを形成する工程と、前記ゲート対応レジストパターン
をマスクとして用いて該画素回路領域に形成されるＭＯ
Ｓトランジスタと同一の導電型の不純物を前記半導体層
中に低濃度でイオン注入する工程と、前記駆動回路領域
の特定導電型のＭＯＳトランジスタ形成部分以外を覆い
且つ当該ＭＯＳトランジスタ形成部分のゲート電極上方
を覆うゲートパターンレジスト部を有する特定レジスト
パターンを形成し、この特定レジストパターンをマスク
として用いて前記半導体層中に該特定導電型の不純物
を、前記画素回路領域のＭＯＳトランジスタの不純物濃
度より高濃度になるようにイオン注入する工程と、を備
えることを特徴としている。そして、前記ゲート対応レ
ジストパターンは、裏面露光によりそれぞれのゲート電
極に対して自己整合的に形成されることを特徴としてい
る。また、前記特定レジストパターンのゲートパターン
レジスト部は、対応するゲート電極のゲート長よりも短
い幅に設定することを特徴としている。さらに、前記特
定レジストパターンを用いてイオン注入する工程は、Ｐ
型及び／またはＮ型のＭＯＳトランジスタ形成部分に行
うことを特徴としている。Therefore, according to the present invention, in a thin film transistor panel having a pixel circuit region and a drive circuit region, the impurity concentration of the source / drain of a MOS transistor formed in the pixel circuit region is changed to the drive circuit region. The solution concentration is lower than the impurity concentration of the source / drain of the formed MOS transistor. Further, the source / drain of the MOS transistor formed in the pixel circuit region is formed in a self-aligned manner with the gate electrode, and the MOS formed in the drive circuit region is formed.
The transistor is characterized by being formed in a non-self-aligned manner with respect to the gate electrode. Then, as a method of manufacturing such a thin film transistor panel, a step of forming a gate electrode in a pixel circuit region and a drive circuit region on a transparent substrate, and a gate insulating film is formed on the transparent substrate on which the gate electrode is formed. A step of forming a semiconductor layer on the gate insulating film, a step of forming a gate-corresponding resist pattern corresponding to each of the gate electrodes on the semiconductor layer upper surface side, and using the gate-corresponding resist pattern as a mask MO formed in the pixel circuit region by using
A step of ion-implanting an impurity of the same conductivity type as that of the S transistor into the semiconductor layer at a low concentration; and a part of the drive circuit region other than a specific conductivity type MOS transistor forming part and above the gate electrode of the MOS transistor forming part. Forming a specific resist pattern having a gate pattern resist portion covering the gate pattern resist layer, and using the specific resist pattern as a mask, the specific conductivity type impurities in the semiconductor layer have a concentration higher than that of the MOS transistor in the pixel circuit region. And a step of implanting ions so that The gate-corresponding resist pattern is formed by self-alignment with the respective gate electrodes by backside exposure. Further, the gate pattern resist portion of the specific resist pattern is set to have a width shorter than the gate length of the corresponding gate electrode. Further, in the step of implanting ions using the specific resist pattern,
Type and / or N type MOS transistor formation portion.
【０００４】[0004]
【作用】この発明においては、画素回路領域に形成され
たＭＯＳトランジスタのソース・ドレインの不純物濃度
が、駆動回路領域に形成されたＭＯＳトランジスタのソ
ース・ドレインの不純物濃度より低濃度（例えば３Ｅ１
４／ｃｍ2以下）とすることにより、画素回路領域のＭ
ＯＳトランジスタのオフ電流Ｉoffを十分に低くする作
用がある。また、画素回路領域のＭＯＳトランジスタを
自己整合的な構造とすることにより、ゲート電極とソー
ス（画素）電極とのカップリング容量ＣGSと低減する作
用を有する。また、このように自己整合的な構造とする
ことにより、アクティブマトリクス方式の液晶ディスプ
レイの表示特性上、補助容量ＣSを低減し、開口率を向
上する作用を有する。なお、駆動回路領域のＭＯＳトラ
ンジスタは、自己整合的構造にすることにより最大動作
周波数が向上するが、非自己整合的構造でも十分にアク
ティブマトリクス方式液晶ディスプレイを駆動できるた
め、特に自己整合的な構造にする必要はない。また、請
求項３記載の発明においては、ゲート対応レジストパタ
ーンが駆動回路領域と画素回路領域とのすべてのゲート
電極に対応するパターンであるため、裏面露光によっ
て、自己整合的に形成することが可能となる。このよう
なゲート対応レジストパターンをマスクとしてイオン注
入を行うことにより、ゲート電極に対して自己整合的な
ソース・ドレインを形成することができる。特に、画素
回路領域のＭＯＳトランジスタにあっては、このイオン
注入のみが行われるため、最終的に自己整合的な構造と
なる。また、駆動回路領域のＭＯＳトランジスタ形成部
では、特定導電型の不純物をイオン注入する際に、ゲー
ト電極のゲート長よりも短い幅のゲートパターンレジス
ト部を設定したことにより、マスクずれが生じた場合で
もソース・ドレインがゲート電極と重なり合わない部分
が生じるのを防止する作用を奏する。According to the present invention, the impurity concentration of the source / drain of the MOS transistor formed in the pixel circuit region is lower than the impurity concentration of the source / drain of the MOS transistor formed in the drive circuit region (for example, 3E1).
4 / cm2 or less), the pixel circuit area M
It has an effect of sufficiently reducing the off current Ioff of the OS transistor. Further, the MOS transistor in the pixel circuit region has a self-aligning structure, which has the effect of reducing the coupling capacitance CGS between the gate electrode and the source (pixel) electrode. In addition, such a self-aligning structure has the effect of reducing the auxiliary capacitance CS and improving the aperture ratio in view of the display characteristics of the active matrix liquid crystal display. Although the MOS transistor in the drive circuit region has a self-aligned structure, the maximum operating frequency is improved. However, even if the non-self-aligned structure can drive the active matrix type liquid crystal display, the MOS transistor has a particularly self-aligned structure. You don't have to. Further, in the invention according to claim 3, since the gate-corresponding resist pattern is a pattern corresponding to all the gate electrodes in the drive circuit area and the pixel circuit area, it is possible to form the resist pattern in a self-aligned manner by backside exposure. Becomes By performing ion implantation using such a resist pattern corresponding to the gate as a mask, a source / drain that is self-aligned with the gate electrode can be formed. Particularly, in the MOS transistor in the pixel circuit region, only this ion implantation is performed, so that the structure finally becomes self-aligned. Further, in the MOS transistor formation portion of the drive circuit area, when a mask pattern shift occurs due to setting a gate pattern resist portion having a width shorter than the gate length of the gate electrode when ion-implanting impurities of a specific conductivity type. However, it has an effect of preventing a portion where the source / drain does not overlap the gate electrode from occurring.
【０００５】[0005]
【実施例】以下、この発明に係る薄膜トランジスタパネ
ル及びその製造方法の詳細を図面に示す実施例に基づい
て説明する。まず、本実施例では図１に示すように、透
明基板としてのガラス基板１上に例えば膜厚が１００ｎ
ｍのクロム（Ｃｒ）膜を成膜し、フォトリソグラフィー
技術及びエッチング技術を用いて、駆動回路領域及び画
素回路領域の各ＭＯＳトランジスタのゲート電極を一括
してパターニングする。同図は画素回路領域のＰＭＯＳ
トランジスタの形成部分Ａ、駆動回路領域のＰＭＯＳト
ランジスタ形成部分Ｂ及び同領域のＮＭＯＳトランジス
タ形成部分Ｃのゲート電極が存在する箇所の断面を示し
ている。以下、形成部分Ａのゲート電極を符号２Ａ、形
成部分Ｂのゲート電極を符号２Ｂ及び形成部分Ｃのゲー
ト電極を符号２Ｃで表す。次に、全面にゲート絶縁膜と
してのＳｉＯ2膜３を例えば膜厚が３００ｎｍとなるよ
うにＣＶＤ法にて堆積させる。その後、ＳｉＯ2膜３上
に半導体層としてのアモルファスシリコン膜４を例えば
膜厚が５０ｎｍとなるように成膜する。なお、図中符号
ｉは真性（intrinsic）半導体を意味する。そして、ア
モルファスシリコン膜４上にポジ型のフォトレジストを
塗布し、ガラス基板１の裏面側から露光光を全面に照射
する裏面露光を行った後、現像処理を施して図１に示す
ようなゲート対応レジストパターンとしてのレジストパ
ターン５Ａ，５Ｂ，５Ｃを形成する。ここで、ガラス基
板１、ＳｉＯ2膜３、及びアモルファスシリコン膜４は
透明性を有するため、露光光を透過させないゲート電極
２Ａ，２Ｂ，２Ｃのパターンがレジストに転写される。
このため、レジストパターン５Ａはゲート電極２Ａと、
レジストパターン５Ｂはゲート電極２Ｂと、レジストパ
ターン５Ｃはゲート電極２Ｃと同一のパターンに形成さ
れる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of a thin film transistor panel and a method of manufacturing the same according to the present invention will be described below based on the embodiments shown in the drawings. First, in this embodiment, as shown in FIG. 1, for example, a film thickness of 100 n is formed on a glass substrate 1 as a transparent substrate.
A chromium (Cr) film of m is formed, and the gate electrodes of the MOS transistors in the drive circuit region and the pixel circuit region are collectively patterned by using the photolithography technique and the etching technique. This figure shows the PMOS in the pixel circuit area.
A cross section of a portion where a gate electrode of a transistor formation portion A, a PMOS transistor formation portion B of a drive circuit area, and an NMOS transistor formation portion C of the same area is shown. Hereinafter, the gate electrode of the formation portion A is represented by reference numeral 2A, the gate electrode of the formation portion B is represented by reference numeral 2B, and the gate electrode of the formation portion C is represented by reference numeral 2C. Next, a SiO2 film 3 as a gate insulating film is deposited on the entire surface by a CVD method so as to have a film thickness of 300 nm, for example. After that, an amorphous silicon film 4 as a semiconductor layer is formed on the SiO2 film 3 to have a film thickness of 50 nm, for example. The symbol i in the figure means an intrinsic semiconductor. Then, a positive type photoresist is applied on the amorphous silicon film 4, and the back surface exposure is performed by irradiating the entire surface with the exposure light from the back surface side of the glass substrate 1, and then development processing is performed to perform gate processing as shown in FIG. Resist patterns 5A, 5B and 5C as corresponding resist patterns are formed. Here, since the glass substrate 1, the SiO2 film 3 and the amorphous silicon film 4 are transparent, the patterns of the gate electrodes 2A, 2B and 2C which do not transmit the exposure light are transferred to the resist.
Therefore, the resist pattern 5A includes the gate electrode 2A,
The resist pattern 5B and the resist pattern 5C are formed in the same pattern as the gate electrode 2B and the gate electrode 2C, respectively.
【０００６】次に、図２に示すようにレジストパターン
５Ａ，５Ｂ，５Ｃをマスクとしてアモルファスシリコン
膜４へボロン（Ｂ）をイオン注入する。ここで、ボロン
のドーズ量は例えば１Ｅ１４（１×１０の１４乗）／ｃ
ｍ2に設定する。なお、本実施例では、このドーズ量を
１Ｅ１４／ｃｍ2にしたが、オフ電流を十分低くするに
は３Ｅ１４／ｃｍ2以下のドーズ量であればよい。この
イオン注入によって、露出した領域のアモルファスシリ
コン膜４には低濃度Ｐ型不純物領域６が形成される。こ
の低濃度Ｐ型不純物領域６は、形成領域Ａ，Ｂ，Ｃのソ
ース・ドレイン領域に一括して形成されたことになる。Next, as shown in FIG. 2, boron (B) is ion-implanted into the amorphous silicon film 4 using the resist patterns 5A, 5B and 5C as masks. Here, the dose amount of boron is, for example, 1E14 (1 × 10 14) / c
Set to m2. Although the dose amount is set to 1E14 / cm2 in the present embodiment, the dose amount may be 3E14 / cm2 or less in order to sufficiently reduce the off current. By this ion implantation, a low concentration P-type impurity region 6 is formed in the exposed amorphous silicon film 4. This low concentration P-type impurity region 6 is collectively formed in the source / drain regions of the formation regions A, B, and C.
【０００７】そして、レジストパターン５Ａ，５Ｂ，５
Ｃを剥離し、その後再度フォトレジストを塗布し、露光
・現像を行って図３に示すような特定レジストパターン
としてのレジストパターン７を形成する。このレジスト
パターン７のパターニング方法は、上記したレジストパ
ターン５Ａ，５Ｂ，５Ｃ等と異なり非自己整合的に形成
する。すなわち、図示しないフォトマスクをアライメン
トした後、上方から露光光を照射する通常のリソグラフ
ィーを行う。そして、この工程では駆動回路領域のＰＭ
ＯＳトランジス形成部分Ｂのソース・ドレイン領域に不
純物導入を行うため、形成部分Ｂ以外の部分を覆い且つ
ゲート電極２Ｂ上方を覆うゲートパターンレジスト部７
Ａを有するレジストパターン７とした。なお、ゲート電
極２Ｂの上方を覆うゲートパターンレジスト部７Ａが、
ゲート電極２Ｂの直上から側方にずれて平面図上でゲー
ト電極２Ｂと重ならない部分ができた場合、トランジス
タ特性が大幅に変わる。このため、本実施例ではパター
ン７Ａ全体が平面図上でゲート電極２Ｂに重なるよう
に、予めマスクずれの誤差を加味してパターン７Ａの幅
を短く設定している。次に、このようなレジストパター
ン７を用いて、ボロン（Ｂ）をドーズ量が例えば２Ｅ１
５／ｃｍ2となるようにイオン注入を行って、アモルフ
ァスシリコン膜４中に高濃度Ｐ型不純物領域８を形成す
る。このとき、駆動回路領域のＰＭＯＳトランジスで
は、当然ながらソース・ドレインとなる高濃度Ｐ型不純
物領域８がゲート電極２Ｂの投影される領域の内側まで
入り込んだ非自己整合的構造となる。Then, the resist patterns 5A, 5B, 5
After removing C, photoresist is applied again, and exposure and development are performed to form a resist pattern 7 as a specific resist pattern as shown in FIG. The patterning method of the resist pattern 7 is different from the above-mentioned resist patterns 5A, 5B, 5C, etc., and is formed in a non-self-aligned manner. That is, after aligning a photomask (not shown), ordinary lithography is performed by irradiating exposure light from above. In this process, PM in the drive circuit area
Since impurities are introduced into the source / drain regions of the OS transistor formation portion B, the gate pattern resist portion 7 that covers the portions other than the formation portion B and the gate electrode 2B is covered.
A resist pattern 7 having A was used. The gate pattern resist portion 7A that covers the upper portion of the gate electrode 2B is
If there is a portion on the plan view that does not overlap with the gate electrode 2B due to a lateral shift from just above the gate electrode 2B, the transistor characteristics change significantly. For this reason, in this embodiment, the width of the pattern 7A is set to be short in consideration of the mask deviation error so that the entire pattern 7A overlaps the gate electrode 2B on the plan view. Next, using such a resist pattern 7, boron (B) is added at a dose of, for example, 2E1.
Ions are implanted so as to have a concentration of 5 / cm 2 to form a high concentration P-type impurity region 8 in the amorphous silicon film 4. At this time, the PMOS transistor in the drive circuit region has a non-self-aligned structure in which the high-concentration P-type impurity region 8 serving as the source / drain naturally enters inside the region where the gate electrode 2B is projected.
【０００８】次に、レジストパターン７を剥離した後、
フォトレジストを新たに塗布し、レジストパターン７を
パターニングしたと同様な手法を用いて、図４に示すよ
うに駆動回路領域のＮＭＯＳトランジスタ形成部分Ｃ以
外の部分を覆い且つゲート電極２Ｃ上方を覆うゲートパ
ターンレジスト部９Ａを有するレジストパターン９を形
成する。ゲート電極２Ｃの上方のゲートパターンレジス
ト部９Ａは、上記したパターン７Ａと同様に予めマスク
ずれの誤差を加味してパターン幅を短く設定しておく。
そして、このレジストパターン９を注入マスクとして用
いて、アモルファスシリコン膜４中にリン（Ｐ）をイオ
ン注入して高濃度Ｎ型不純物領域１０を形成する。ここ
でイオン注入が施される領域は前工程で低濃度Ｐ型不純
物領域６が形成されているため、リンのドーズ量を、こ
の低濃度Ｐ型不純物領域６のドーズ量１Ｅ１４／ｃｍ2
を相殺してさらに導電型をＮ型に反転させるような量、
すなわち２Ｅ１５／ｃｍ2に設定した。なお、このＮＭ
ＯＳトランジスタにおいてもソース・ドレインとゲート
電極２Ｃとが非自己整合的に形成される。Next, after removing the resist pattern 7,
Using a technique similar to that in which photoresist is newly applied and the resist pattern 7 is patterned, as shown in FIG. 4, the gate which covers the portion other than the NMOS transistor forming portion C of the drive circuit region and the upper portion of the gate electrode 2C is formed. A resist pattern 9 having a pattern resist portion 9A is formed. In the gate pattern resist portion 9A above the gate electrode 2C, the pattern width is set to be short in advance in consideration of the error of the mask deviation as in the case of the pattern 7A described above.
Then, using this resist pattern 9 as an implantation mask, phosphorus (P) is ion-implanted into the amorphous silicon film 4 to form a high-concentration N-type impurity region 10. Since the low-concentration P-type impurity region 6 is formed in the previous step in the region where the ion implantation is performed, the dose amount of phosphorus is set to 1E14 / cm @ 2 of the low-concentration P-type impurity region 6.
To offset the conductivity type to N-type,
That is, it was set to 2E15 / cm2. In addition, this NM
Also in the OS transistor, the source / drain and the gate electrode 2C are formed in a non-self-aligned manner.
【０００９】その後、レジストパターン９を剥離し、図
５に示すように例えばエキシマレーザ照射してアニール
を施し、アモルファスシリコン膜４をポリシリコン膜１
１に変化させる。このとき、膜中に導入されているドー
パントの活性化も同時に行われる。そして、図６に示す
ように画素回路領域のＰＭＯＳトランジスタと、駆動回
路領域のＰＭＯＳトランジスタと、駆動回路領域のＮＭ
ＯＳトランジスタとを素子間分離するため各素子の境界
部を選択的に除去してデバイスエリアを隔成する。次い
で、図７に示すように全面に窒化シリコン（ＳｉＮ）膜
１２をＣＶＤ法にて、例えば膜厚が１００ｎｍになるよ
うに堆積させる。その後、窒化シリコン膜１２に、周知
の窓開け技術を用いてコンタクト孔を開け、続いて例え
ばアルミニウム（Ａｌ−１％Ｓｉ）膜を例えばスパッタ
法にて全面に堆積させ、次にパターニングを行ってソー
ス・ドレイン電極１３をそれぞれ形成することにより薄
膜トランジスタパネルが完成する。Thereafter, the resist pattern 9 is peeled off, and as shown in FIG. 5, for example, an excimer laser is irradiated to anneal the amorphous silicon film 4 to the polysilicon film 1.
Change to 1. At this time, activation of the dopant introduced into the film is also performed at the same time. Then, as shown in FIG. 6, the PMOS transistor in the pixel circuit area, the PMOS transistor in the drive circuit area, and the NM in the drive circuit area.
In order to separate the OS transistor from each other, the device area is separated by selectively removing the boundary portion of each element. Next, as shown in FIG. 7, a silicon nitride (SiN) film 12 is deposited on the entire surface by a CVD method so that the film thickness becomes 100 nm, for example. After that, a contact hole is formed in the silicon nitride film 12 by using a well-known window opening technique, and subsequently, for example, an aluminum (Al-1% Si) film is deposited on the entire surface by, for example, a sputtering method, and then patterned. The thin film transistor panel is completed by forming the source / drain electrodes 13 respectively.
【００１０】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、構成の要旨に付随す
る各種の設計変更が可能である。例えば、上記実施例に
おいては、駆動回路領域のＭＯＳトランジスタのゲート
電極をガラス基板上に設けた所謂ボトムゲート構造とし
たが、半導体層上にゲート絶縁膜を設けこのゲート絶縁
膜上にゲート電極を設ける所謂トップゲート構造として
もよい。また、上記実施例では、レジストパターンを直
接半導体層に設けてイオン注入していたが、半導体層に
絶縁膜を設けてレジストパターンを形成し、該絶縁膜を
介してイオンを注入するようにしてもよい。そして、上
記実施例においては、半導体層として、初めにアモルフ
ァスシリコン膜を堆積させてからアニールにより変化さ
せたポリシリコン膜を用いたが、初めからポリシリコン
膜を堆積させる構成としても勿論よい。さらに、上記実
施例では、画素回路領域のＭＯＳトランジスタの導電型
をＰ型に設定したが、Ｎ型のＭＯＳトランジスタにする
場合にも本発明を適用できることは言うまでもない。ま
たさらに、上記実施例では、各不純物拡散領域（特に高
濃度Ｎ型不純物領域）上にＡｌでなるソース・ドレイン
電極１３を直接設けたが、シリサイドを介してコンタク
トをとる構成としても勿論よい。Although the embodiment has been described above, the present invention is not limited to this, and various design changes accompanying the gist of the configuration can be made. For example, in the above-described embodiment, the so-called bottom gate structure in which the gate electrode of the MOS transistor in the drive circuit region is provided on the glass substrate is used. However, the gate insulating film is provided on the semiconductor layer and the gate electrode is provided on the gate insulating film. A so-called top gate structure may be provided. Further, in the above embodiment, the resist pattern was directly provided in the semiconductor layer for ion implantation, but an insulating film is provided in the semiconductor layer to form a resist pattern, and ions are implanted through the insulating film. Good. Further, in the above-described embodiment, the amorphous silicon film is first deposited as the semiconductor layer, and the polysilicon film changed by annealing is used. However, the polysilicon film may be deposited from the beginning. Furthermore, although the conductivity type of the MOS transistor in the pixel circuit region is set to P type in the above embodiment, it is needless to say that the present invention can be applied to the case of using N type MOS transistor. Furthermore, in the above embodiment, the source / drain electrode 13 made of Al is directly provided on each impurity diffusion region (particularly the high-concentration N-type impurity region), but it goes without saying that the structure may be such that a contact is made through silicide.
【００１１】[0011]
【発明の効果】以上の説明から明らかなように、この発
明によれば、画素回路領域のＭＯＳトランジスタをＬＤ
Ｄ構造としないため、製造工程を削減する効果を奏す
る。しかも、画素回路領域のＭＯＳトランジスタを自己
整合的に形成することにより、寄生容量ＣGSを低減させ
る効果がある。また、このように自己整合的に形成する
ことにより、アクティブマトリクス方式の液晶表示デバ
イスの表示特性の向上、補助容量ＣSの低減、開口率の
向上を期する効果がある。特に、画素回路領域のＭＯＳ
トランジスタはソース・ドレインが低不純物濃度でも支
障がないため、画素回路領域のＭＯＳトランジスタを低
不純物濃度で自己整合的に形成したことによりＬＤＤ構
造をとることを回避することができる。駆動回路領域の
ＭＯＳトランジスタ非自己整合的に形成しても、十分に
アクティブマトリクス方式液晶表示デバイスを駆動でき
る。このため、裏面露光を用いたフォトリソグラフィー
技術と通常のフォトリソグラフィー技術とを組み合わせ
るだけで各不純物領域を容易に形成でき、工程の簡略化
を達成できる効果がある。As is apparent from the above description, according to the present invention, the MOS transistor in the pixel circuit region is LD
Since it does not have the D structure, it has an effect of reducing the manufacturing process. Moreover, the parasitic capacitance CGS is reduced by forming the MOS transistors in the pixel circuit region in a self-aligned manner. In addition, such self-aligning formation has the effects of improving the display characteristics of the active matrix liquid crystal display device, reducing the auxiliary capacitance CS, and improving the aperture ratio. In particular, the MOS of the pixel circuit area
Since the source / drain of the transistor has a low impurity concentration, there is no problem, so that the LDD structure can be avoided by forming the MOS transistor in the pixel circuit region in a low impurity concentration in a self-aligned manner. Even if the MOS transistors in the drive circuit region are formed in a non-self-aligned manner, the active matrix liquid crystal display device can be sufficiently driven. Therefore, each impurity region can be easily formed only by combining the photolithography technique using the backside exposure and the ordinary photolithography technique, and the process can be simplified.
【００１２】[0012]
【図１】本発明に係るＴＦＴ基板の実施例の製造工程を
示す断面説明図。FIG. 1 is a sectional explanatory view showing a manufacturing process of an embodiment of a TFT substrate according to the present invention.
【図２】本発明に係るＴＦＴ基板の実施例の製造工程を
示す断面説明図。FIG. 2 is an explanatory cross-sectional view showing a manufacturing process of an embodiment of a TFT substrate according to the present invention.
【図３】本発明に係るＴＦＴ基板の実施例の製造工程を
示す断面説明図。FIG. 3 is a cross-sectional explanatory view showing a manufacturing process of an embodiment of a TFT substrate according to the present invention.
【図４】本発明に係るＴＦＴ基板の実施例の製造工程を
示す断面説明図。FIG. 4 is an explanatory sectional view showing a manufacturing process of an embodiment of the TFT substrate according to the present invention.
【図５】本発明に係るＴＦＴ基板の実施例の製造工程を
示す断面説明図。FIG. 5 is an explanatory cross-sectional view showing the manufacturing process of the embodiment of the TFT substrate according to the present invention.
【図６】本発明に係るＴＦＴ基板の実施例の製造工程を
示す断面説明図。FIG. 6 is an explanatory cross-sectional view showing the manufacturing process of the embodiment of the TFT substrate according to the present invention.
【図７】本発明に係るＴＦＴ基板の実施例の製造工程を
示す断面説明図。FIG. 7 is a cross-sectional explanatory view showing a manufacturing process of an embodiment of the TFT substrate according to the present invention.
１ ガラス基板 ２Ａ，２Ｂ，２Ｃ ゲート電極 ３ ＳｉＯ2膜 ４ アモルファスシリコン膜 ５Ａ，５Ｂ，５Ｃ レジストパターン（ゲート対応レジ
ストパターン） ６ 低濃度Ｐ型不純物領域 ７ レジストパターン（特定レジストパターン） ７Ａ ゲートパターンレジスト部 ８ 高濃度Ｐ型不純物領域 ９ レジストパターン（特定レジストパターン） ９Ａ ゲートパターンレジスト部 １０ 高濃度Ｎ型不純物領域 １１ ポリシリコン膜 １２ ＳｉＮ膜 １３ ソース・ドレイン電極1 glass substrate 2A, 2B, 2C gate electrode 3 SiO2 film 4 amorphous silicon film 5A, 5B, 5C resist pattern (resist pattern corresponding to gate) 6 low concentration P-type impurity region 7 resist pattern (specific resist pattern) 7A gate pattern resist part 8 High-concentration P-type impurity region 9 Resist pattern (specific resist pattern) 9A Gate pattern resist part 10 High-concentration N-type impurity region 11 Polysilicon film 12 SiN film 13 Source / drain electrodes
Claims (6)
ＴＦＴ基板において、 前記画素回路領域に形成されたＭＯＳトランジスタのソ
ース・ドレインの不純物濃度が、前記駆動回路領域に形
成されたＭＯＳトランジスタのソース・ドレインの不純
物濃度より低いことを特徴とする薄膜トランジスタパネ
ル。1. A TFT substrate having a pixel circuit region and a drive circuit region, wherein the impurity concentration of the source / drain of the MOS transistor formed in the pixel circuit region is the source of the MOS transistor formed in the drive circuit region. -Thin film transistor panel characterized by having a lower impurity concentration than the drain.
ランジスタのソース・ドレインがゲート電極に対して自
己整合的に形成され、前記駆動回路領域に形成されたＭ
ＯＳトランジスタがゲート電極に対して非自己整合的に
形成されたことを特徴とする請求項１記載の薄膜トラン
ジスタパネル。2. A source / drain of a MOS transistor formed in the pixel circuit region is formed in a self-aligned manner with respect to a gate electrode, and M formed in the drive circuit region.
The thin film transistor panel according to claim 1, wherein the OS transistor is formed in a non-self-aligned manner with respect to the gate electrode.
域とにゲート電極を形成する工程と、 前記ゲート電極が形成された透明基板上にゲート絶縁膜
を形成する工程と、 前記ゲート絶縁膜上に半導体層を形成する工程と、 前記半導体層上面側に、それぞれの前記ゲート電極に対
応するゲート対応レジストパターンを形成する工程と、 前記ゲート対応レジストパターンをマスクとして用いて
該画素回路領域に形成されるＭＯＳトランジスタと同一
の導電型の不純物を前記半導体層中に低濃度でイオン注
入する工程と、 前記駆動回路領域の特定導電型のＭＯＳトランジスタ形
成部分以外を覆い且つ当該ＭＯＳトランジスタ形成部分
のゲート電極上方を覆うゲートパターンレジスト部を有
する特定レジストパターンを形成し、この特定レジスト
パターンをマスクとして用いて前記半導体層中に該特定
導電型の不純物を、前記画素回路領域のＭＯＳトランジ
スタの不純物濃度より高濃度になるようにイオン注入す
る工程と、を備えることを特徴とする薄膜トランジスタ
パネルの製造方法。3. A step of forming a gate electrode in a pixel circuit region and a driving circuit region on a transparent substrate, a step of forming a gate insulating film on the transparent substrate on which the gate electrode is formed, and the gate insulating film. Forming a semiconductor layer thereon, forming a gate-corresponding resist pattern corresponding to each of the gate electrodes on the semiconductor layer upper surface side, and using the gate-corresponding resist pattern as a mask in the pixel circuit region A step of ion-implanting an impurity of the same conductivity type as that of the MOS transistor to be formed into the semiconductor layer at a low concentration; and a step of covering a portion other than the specific conductivity type MOS transistor forming portion of the drive circuit region and of the MOS transistor forming portion. A specific resist pattern having a gate pattern resist portion covering the upper part of the gate electrode is formed, and the specific resist pattern is formed. Ion implantation into the semiconductor layer so that the impurity concentration of the specific conductivity type is higher than the impurity concentration of the MOS transistor in the pixel circuit region by using a channel as a mask. Method for manufacturing thin film transistor panel.
面露光によりそれぞれのゲート電極に対して自己整合的
に形成されることを特徴とする請求項３記載の薄膜トラ
ンジスタパネルの製造方法。4. The method of manufacturing a thin film transistor panel according to claim 3, wherein the resist pattern corresponding to the gate is formed in a self-aligned manner with respect to each gate electrode by backside exposure.
ーンレジスト部は、対応するゲート電極のゲート長より
も短い幅に設定することを特徴とする請求項３記載の薄
膜トランジスタパネルの製造方法。5. The method of manufacturing a thin film transistor panel according to claim 3, wherein the gate pattern resist portion of the specific resist pattern is set to a width shorter than the gate length of the corresponding gate electrode.
ン注入する工程は、Ｐ型及び／またはＮ型のＭＯＳトラ
ンジスタ形成部分に行うことを特徴とする請求項３記載
の薄膜トランジスタパネルの製造方法。6. The method of manufacturing a thin film transistor panel according to claim 3, wherein the step of implanting ions using the specific resist pattern is performed on a P-type and / or N-type MOS transistor formation portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202999A JPH0851213A (en) | 1994-08-05 | 1994-08-05 | Film transistor panel, and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202999A JPH0851213A (en) | 1994-08-05 | 1994-08-05 | Film transistor panel, and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851213A true JPH0851213A (en) | 1996-02-20 |
Family
ID=16466659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6202999A Pending JPH0851213A (en) | 1994-08-05 | 1994-08-05 | Film transistor panel, and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851213A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303424A (en) * | 2005-04-19 | 2006-11-02 | Lg Phillips Lcd Co Ltd | Manufacturing method for thin film transistor of liquid crystal display |
| JP2014116618A (en) * | 1999-04-06 | 2014-06-26 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
-
1994
- 1994-08-05 JP JP6202999A patent/JPH0851213A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014116618A (en) * | 1999-04-06 | 2014-06-26 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2006303424A (en) * | 2005-04-19 | 2006-11-02 | Lg Phillips Lcd Co Ltd | Manufacturing method for thin film transistor of liquid crystal display |
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