JPH08511384A - コンピュータのためのビデオ周辺機器 - Google Patents
コンピュータのためのビデオ周辺機器Info
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- JPH08511384A JPH08511384A JP6523168A JP52316894A JPH08511384A JP H08511384 A JPH08511384 A JP H08511384A JP 6523168 A JP6523168 A JP 6523168A JP 52316894 A JP52316894 A JP 52316894A JP H08511384 A JPH08511384 A JP H08511384A
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 (1)映像機器に接続する形状を備えたビデオ入出力ポートと、 ホストコンピュータのシステムバスへ接続し、前記システムバスにおけるバス マスタとなることが可能なバスインターフェース回路と、 前記ビデオ入出力ポートとホストコンピュータの記憶手段との間で、前記ビデ オ入出力ポートを介してリアルタイムな画像データの転送を可能とすべく前記バ スインターフェース回路を制御するコントロール回路と、を備える汎用ホストコ ンピュータに対しビデオ入出力機能を与えるためのビデオ周辺ボード。 (2)前記コントロール回路は、前記データの転送を開始するためのホストコン ピュータのCPUからの制御コマンド、前記データの転送を停止するためのホス トコンピュータのCPUからの制御コマンド、および、前記データを転送すべき 前記記憶手段内のアドレスを記述したこのホストコンピュータのCPUからの指 令を受信し、 前記周辺ボードは、さらにこのホストコンピュータのCPUに要求することな く、前記開始のコマンドと停止のためのコマンドとの間における前記データの転 送を継続する請求項1に記載のビデオ周辺ボード。 (3)前記記憶手段は、ランダムアクセスメモリである請求項2に記載のビデオ 周辺ボード。 (4)音声のための記録再生装置に接続するためのオーディオ入出力ポートを備 え、 前記コントロール回路は、前記オーディオ入出力ポートと前記ホストコンピュ ータの記憶手段との間の前記オーディオ入出力ポートを介してリアルタイムなオ ーディオデータの転送を可能とする請求項1に記載のビデオ周辺ボード。 (5)前記コントロール回路は、マイクロプロセッサを備える請求項1に記載の ビデオ周辺ボード。 (6)当該ビデオ周辺ボードは、当該ビデオ周辺ボードを通過する二以上のデー タ経路を有し、各前記経路は二つの端部と一の優先順位を有し、各前記端部は前 記バスインターフェース回路、前記ビデオ入出力ポートまたは当該周辺ボードの 他の入出力ポートに接続され、各前記入出力ポートは、前記経路のうちの一つの 端部に接続され、 前記コントロール回路は、前記経路を介してのリアルタイムなデータ転送を可 能とすべく前記バスインターフェース回路および前記データ経路を制御し、かつ 前記経路のうちのより高い優先順位を有する経路が、前記経路のうちより低い優 先順位を有する経路よりも先に転送を完遂するように時間管理を行う請求項1に 記載のビデオ周辺ボード。 (7)一の前記経路はサブサンプル経路であり、他の前記経路は圧縮伸張符号化 回路を備える請求項6に記載のビデオ周辺ボード。 (8)一の前記経路は、オーディオ経路である請求項6に記載のビデオ周辺ボー ド。 (9)前記記憶手段は、ホストコンピュータにおけるRAMであり、前記ホスト コンピュータは、前記RAMと前記ホストコンピュータの大容量記憶手段との間 の前記データの転送を管理するようにプログラムされ、 前記コントロール回路は、前記ホストコンピュータの転送管理と協働するよう にプログラムされている請求項1に記載のビデオ周辺ボード。 (10)画像データを前記システムバスを介して転送するためのブロックへとブロ ック化する回路を備えた請求項1に記載のビデオ周辺ボード。 (11)前記バスインターフェース回路は、ホストコンピュータの前記記憶手段の 特定された個別アドレスに対しデータを格納し、 前記コントロール回路は、ホストコンピュータから前記記憶手段内のバッファ のアドレスを受信し、 前記データが前記ビデオ入出力ポートで受信された際のシーケンシャルな構造 とは異なる構造となるように前記バッファへ前記データを再構成するために、前 記バッファ内の個別アドレスを特定し、 前記ビデオ入出力ポートから前記バッファの前記個別アドレスへ、データのリ アルタイム転送を可能とすべく、前記バスインターフェース回路を制御する請求 項1に記載のビデオ周辺ボード。 (12)前記バスインターフェース回路は、ホストコンピュータの前記記憶手段の 特定された個別アドレスからデータを読出し、 前記コントロール回路は、前記記憶手段から当該ビデオ周辺ボードへ前記バス インターフェース回路を介してデータのリアルタイム転送を可能とすべく前記バ スインターフェース回路を制御し、 当該ビデオ周辺ボードを制御する部分と前記ビデオ入出力ポートに出力する部 分との二つに、当該ビデオ周辺ボードへ転送された前記データをデマルチプレク スする請求項1に記載のビデオ周辺ボード。 (13)前記ビデオ入出力ポートと前記バスインターフェース回路との間で、前記 画像データを圧縮しまたは伸張するための圧縮伸張符号化手段を備える請求項1 に記載のビデオ周辺ボード。 (14)各々が外部周辺装置へ接続する一または二以上の入出力ポートと、 ホストコンピュータのシステムバスへ接続し、前記システムバスにおけるバス マスタになることが可能なバスインターフェース回路と、 周辺ボードを通過する二以上のデータ経路であって、各前記経路が前記経路の 二つの端部の間のデータを転送するために用いられ、かつ一の優先順位を有し、 各前記端部が前記バスインターフェース回路または前記入出力ポートのうちの一 つに接続され、少なくとも二つの前記経路のうち少なくとも一の端部が前記バス インターフェース回路に接続され、かつ各前記入出力ポートが前記経路のうちの 一つの経路の一の端部に接続された前記データ経路と、 前記経路を介するデータのリアルタイム転送を可能とすべく前記バスインター フェース回路および前記データ経路を制御し、かつ前記経路のうちのより高い優 先順位を有する経路が、前記経路のうちより低い優先順位を有する経路よりも先 に転送を完遂するように時間管理を行うコントロール回路と、を備えた汎用ホス トコンピュータに対し入出力機能を与えるための周辺ボード。 (15)前記時間管理は高い優先順位の経路の信頼性を維持するために優先順位に 基づいて行われる請求項14に記載の周辺ボード。 (16)前記より低い優先順位の経路は、画像データををホストコンピュータのデ ィスプレイメモリへサブサンプリングするためのサブサンプラを備え、 前記より高い優先順位の経路は、ホストコンピュータを前記入出力ポートのう ちの一つにより映像機器へ接続し、 前記コントロール回路は、前記より高い優先順位の経路上のデータのリアルタ イム転送についての信頼性を維持するために前記サブサンプル経路を一時停止す る請求項15に記載の周辺ボード。 (17)前記より高い優先順位の経路は、圧縮伸張符号化回路を備える請求項16 の周辺ボード。 (18)外部周辺装置が前記入出力ポートの一つにおいてデータを供給しまたは消 費し、当該周辺ボードはさらに前記バスインターフェース回路と前記一の入出力 ポートとの間の前記データを格納するためのFIFO(first-in-first-out que ueing store)を備える請求項14に記載の周辺ボード。 (19)データを前記システムバスを介して転送するためのブロックへとブロック 化するための回路を備えた請求項14に記載の周辺ボード。 (20)前記コントロール回路は、マイクロプロセッサを備える請求項14に記載 の周辺ボード。 (21)前記バスインターフェース回路は、ホストコンピュータの前記記憶手段の 特定された個別アドレスに対しデータを格納し、 前記コントロール回路は、ホストコンピュータから前記記憶手段内のバッファ のアドレスを受信し、 前記データが前記入出力ポートで受信された際のシーケンシャルな構造とは異 なる構造となるように前記バッファヘ前記データを再構成するために、前記バッ ファ内の個別アドレスを特定し、 前記入出力ポートから前記バッファの前記個別アドレスへ、データのリアルタ イム転送を可能とすべく、前記バスインターフェース回路を制御する請求項14 に記載の周辺ボード。 (22)前記バスインターフェース回路は、ホストコンピュータの前記記憶手段の 特定された個別アドレスからデータを読出し、 前記コントロール回路は、前記記憶手段からビデオ周辺ボードへ前記バスイン ターフェース回路を介してデータのリアルタイム転送を可能とすべく前記バスイ ンターフェース回路を制御し、 当該周辺ボードを制御する部分と前記入出力ポートに出力する部分との二つに 、当該周辺ボードへ転送された前記データをデマルチプレクスする請求項14に 記載の周辺ボード。 (23)外部周辺装置からのシーケンシャルな順序を備えたデータを受信する入力 ポートと、 ホストコンピュータのシステムバスへ接続し、前記システムバスにおけるバス マスタになることが可能であり、かつホストコンピュータの記憶手段の特定され た個別アドレスへデータを格納することが可能なバスインターフェース回路と、 ホストコンピュータから前記記憶手段内のバッファのアドレスを受信し、 前記データが前記入力ポートで受信された際のシーケンシャルな構造とは異な る構造となるように前記バッファへ前記データを再構成するために、前記バッフ ァ内の個別アドレスを特定し、 前記入力ポートから前記バッファの前記個別アドレスへ、データのリアルタイ ム転送を可能とすべく、前記バスインターフェース回路を制御するコントロール 回路を備える汎用ホストコンピュータに対し入力機能を与えるための周辺ボード 。 (24)前記再構成は、前記データに関する制御情報を配置して前記データを前記 バッファ内に格納する請求項23に記載の周辺ボード。 (25)前記受信したデータは、概して異なる長さを有する連続する区分に分割さ れ、前記特定されたアドレスは、前記区分の各々におけるデータを格納するため に、シーケンシャルに増加する順序で生成され、他の前記アドレスは、前記受信 したデータと格納されたデータとの間にギャップを残すように生成される請求項 23に記載の周辺ボード。 (26)前記記憶手段は、ホストコンピュータにおけるRAMであり、前記ホスト コンピュータは、前記RAMと前記ホストコンピュータの大容量記憶手段との間 の前記データの転送を管理するようにプログラムされ、 前記コントロール回路は、前記ホストコンピュータの転送管理と協働するよう にプログラムされている請求項23に記載の周辺ボード。 (27)前記記憶手段は、ホストコンピュータにおけるランダムアクセスメモリで ある請求項23の周辺ボード。 (28)前記特定されたアドレスは、シーケンシャルに増加する順序以外に生成さ れる請求項23に記載の周辺ボード。 (29)前記入力ポートと前記バスコントロール回路との間にFIFOを備える請 求項23に記載の周辺ボード。 (30)外部周辺装置へデータを出力する出力ポートと、 ホストコンピュータのシステムバスへ接続し、前記システムバスにおけるバス マスタとなることが可能であり、かつホストコンピュータの記憶手段の特定され た個別アドレスからデータを読出すことが可能なバスインターフェース回路と、 前記記憶手段から当該周辺ボードへ前記バスインターフェース回路を介してデ ータのリアルタイム転送を可能とすべく前記バスインターフェース回路を制御し 、 当該周辺ボードを制御する部分と前記出力ポートに出力する部分との二つに、 当該周辺ボードヘ転送された前記データをデマルチプレクスするコントロール回 路と、を備える周辺ボード。 (31)前記記憶手段は、ホストコンピュータにおけるランダムアクセスメモリで ある請求項30に記載の周辺ボード。 (32)前記特定されたアドレスは、シーケンシャルに増加する順序以外に生成さ れる請求項30に記載の周辺ボード。 (33)前記バスコントロール回路と前記出力ポートとの間にFIF0を備える請 求項30に記載の周辺ボード。
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