JPH0850797A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH0850797A JPH0850797A JP6205978A JP20597894A JPH0850797A JP H0850797 A JPH0850797 A JP H0850797A JP 6205978 A JP6205978 A JP 6205978A JP 20597894 A JP20597894 A JP 20597894A JP H0850797 A JPH0850797 A JP H0850797A
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Abstract
(57)【要約】
【目的】 サンプルホールド回路においてリフレッシュ
ノイズを防止する。 【構成】 一対のサンプルホールド回路ＳＨ１、ＳＨ２
を設けておき、マルチプレクサＭＵＸによってこれらサ
ンプルホールド回路の出力を選択し、リフレッシュの影
響のない出力を選択的に出力する。
ノイズを防止する。 【構成】 一対のサンプルホールド回路ＳＨ１、ＳＨ２
を設けておき、マルチプレクサＭＵＸによってこれらサ
ンプルホールド回路の出力を選択し、リフレッシュの影
響のない出力を選択的に出力する。
Description
【０００１】
【産業上の利用分野】本発明はサンプルホールド回路に
係り、アナログあるいは多値演算に際して、所要アナロ
グ電圧を所定タイミング保持し、あるいは所定位置まで
転送する際に使用されるサンプルホールド回路に関す
る。
係り、アナログあるいは多値演算に際して、所要アナロ
グ電圧を所定タイミング保持し、あるいは所定位置まで
転送する際に使用されるサンプルホールド回路に関す
る。
【０００２】
【従来の技術】本発明の発明者等は特願平０５−０４５
９００号において、この種のサンプルホールド回路を提
案している。このサンプルホールド回路は、図１０に示
すように、奇数段の直列なＭＯＳインバータＩＮＶ１の
入出力をフィードバックキャパシタンスＣＦ１により接
続してなるサンプル回路Ｓ１と、このサンプル回路Ｓ１
にカップリングキャパシタンスＣＣ１を介して入力電圧
Ｖｉｎを接続するスイッチＳＷ１と、奇数段の直列なＭ
ＯＳインバータＩＮＶ２の入出力をフィードバックキャ
パシタンスＣＦ２により接続してなるホールド回路Ｈ１
と、サンプル回路Ｓ１の出力をホールド回路Ｈ１の入力
に接続するカップリングキャパシタンスＣＣ２と、この
カップリングキャパシタンスＣＣ２とサンプル回路Ｓ１
とを開閉可能に接続するスイッチＳＷ２とを有し、キャ
パシタンスＣＦ１、ＣＦ２、ＣＣ１、ＣＣ２において電
荷を保持することによってデータを保存する。
９００号において、この種のサンプルホールド回路を提
案している。このサンプルホールド回路は、図１０に示
すように、奇数段の直列なＭＯＳインバータＩＮＶ１の
入出力をフィードバックキャパシタンスＣＦ１により接
続してなるサンプル回路Ｓ１と、このサンプル回路Ｓ１
にカップリングキャパシタンスＣＣ１を介して入力電圧
Ｖｉｎを接続するスイッチＳＷ１と、奇数段の直列なＭ
ＯＳインバータＩＮＶ２の入出力をフィードバックキャ
パシタンスＣＦ２により接続してなるホールド回路Ｈ１
と、サンプル回路Ｓ１の出力をホールド回路Ｈ１の入力
に接続するカップリングキャパシタンスＣＣ２と、この
カップリングキャパシタンスＣＣ２とサンプル回路Ｓ１
とを開閉可能に接続するスイッチＳＷ２とを有し、キャ
パシタンスＣＦ１、ＣＦ２、ＣＣ１、ＣＣ２において電
荷を保持することによってデータを保存する。
【０００３】このような構成において、ＭＯＳ、キャパ
シタンス等に電荷が残留することがあり、これを放置す
ると出力データのオフセットが増加する。このオフセッ
トを解消するためにはサンプル回路Ｓ１、ホールド回路
Ｈ１の入出力をショートさせて、いわゆるリフレッシュ
を行う必要があるが、このときサンプルホールド回路の
出力にはリフレッシュノイズが発生する。
シタンス等に電荷が残留することがあり、これを放置す
ると出力データのオフセットが増加する。このオフセッ
トを解消するためにはサンプル回路Ｓ１、ホールド回路
Ｈ１の入出力をショートさせて、いわゆるリフレッシュ
を行う必要があるが、このときサンプルホールド回路の
出力にはリフレッシュノイズが発生する。
【０００４】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、リフレッシ
ュノイズを防止し得るサンプルホールド回路を提供する
ことを目的とする。
来の問題点を解消すべく創案されたもので、リフレッシ
ュノイズを防止し得るサンプルホールド回路を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るサンプルホ
ールド回路は、１対のサンプルホールド回路を設けると
ともにこれらサンプルホールド回路の出力をマルチプレ
クサによって選択するものであり、第１のサンプルホー
ルド回路のリフレッシュを行っているときには第２のサ
ンプルホールド回路の出力を採用するものである。
ールド回路は、１対のサンプルホールド回路を設けると
ともにこれらサンプルホールド回路の出力をマルチプレ
クサによって選択するものであり、第１のサンプルホー
ルド回路のリフレッシュを行っているときには第２のサ
ンプルホールド回路の出力を採用するものである。
【０００６】
【作用】このようなサンプルホールド回路によれば、効
果的にリフレッシュノイズの発生を防止し得る。
果的にリフレッシュノイズの発生を防止し得る。
【０００７】
【実施例】次に本発明に係るサンプルホールド回路の１
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【０００８】図１において、サンプルホールド回路は第
１サンプルホールド回路ＳＨ１、第２サンプルホールド
回路ＳＨ２およびマルチプレクサＭＵＸを有し、入力電
圧Ｖｉｎは第１サンプルホールド回路ＳＨ１に入力され
ている。第２サンプルホールド回路ＳＨ２には第１サン
プルホールド回路ＳＨ１の出力が入力され、マルチプレ
クサＭＵＸは第１、第２サンプルホールド回路の出力を
択一的に選択する。サンプルホールド回路ＳＨ１には、
さらにサンプル信号Ｓｓ、ホールド信号Ｓｈ、第１リフ
レッシュ信号Ｒｆ１、第２リフレッシュ信号Ｒｆ２が入
力され、また、サンプルホールド回路ＳＨ２には、サン
プル信号Ｓｓと第１リフレッシュ信号Ｒｆ１が入力され
ている。
１サンプルホールド回路ＳＨ１、第２サンプルホールド
回路ＳＨ２およびマルチプレクサＭＵＸを有し、入力電
圧Ｖｉｎは第１サンプルホールド回路ＳＨ１に入力され
ている。第２サンプルホールド回路ＳＨ２には第１サン
プルホールド回路ＳＨ１の出力が入力され、マルチプレ
クサＭＵＸは第１、第２サンプルホールド回路の出力を
択一的に選択する。サンプルホールド回路ＳＨ１には、
さらにサンプル信号Ｓｓ、ホールド信号Ｓｈ、第１リフ
レッシュ信号Ｒｆ１、第２リフレッシュ信号Ｒｆ２が入
力され、また、サンプルホールド回路ＳＨ２には、サン
プル信号Ｓｓと第１リフレッシュ信号Ｒｆ１が入力され
ている。
【０００９】サンプル信号Ｓｓはサンプルホールド回路
ＳＨ１、ＳＨ２内でのサンプリング（従来例のＳ１での
データ保持に対応）を実行させ、ホールド信号Ｓｈはサ
ンプルホールド回路ＳＨ１内でのホールディング（従来
例のＨ１でのデータ保持に対応）を実行させる。ここ
に、サンプルホールド回路ＳＨ２はサンプルホールド回
路ＳＨ１の出力が入力となっているので、入力電圧Ｖｉ
ｎを１回のサンプルホールドタイミング分だけ遅れて取
込む。この遅延を利用し、マルチプレクサＭＵＸによっ
て、ＳＨ１のホールド回路のリフレッシュを行う際には
ＳＨ２からデータを出力させ、リフレッシュ終了後に再
びＳＨ１からの出力に切替えて、リフレッシュノイズの
影響を消去する。
ＳＨ１、ＳＨ２内でのサンプリング（従来例のＳ１での
データ保持に対応）を実行させ、ホールド信号Ｓｈはサ
ンプルホールド回路ＳＨ１内でのホールディング（従来
例のＨ１でのデータ保持に対応）を実行させる。ここ
に、サンプルホールド回路ＳＨ２はサンプルホールド回
路ＳＨ１の出力が入力となっているので、入力電圧Ｖｉ
ｎを１回のサンプルホールドタイミング分だけ遅れて取
込む。この遅延を利用し、マルチプレクサＭＵＸによっ
て、ＳＨ１のホールド回路のリフレッシュを行う際には
ＳＨ２からデータを出力させ、リフレッシュ終了後に再
びＳＨ１からの出力に切替えて、リフレッシュノイズの
影響を消去する。
【００１０】図２はサンプルホールド回路ＳＨ１を示す
ブロック図であり、入力電圧ＶｉｎをスイッチＳＷ１
１、カップリングキャパシタンスＣＣ１１を順次介し
て、サンプル回路Ｓ１１に接続し、サンプル回路Ｓ１１
の出力を、スイッチＳＷ１２、カップリングキャパシタ
ンスＣＣ１２を順次介してホールド回路Ｈ１１に接続し
てなる。
ブロック図であり、入力電圧ＶｉｎをスイッチＳＷ１
１、カップリングキャパシタンスＣＣ１１を順次介し
て、サンプル回路Ｓ１１に接続し、サンプル回路Ｓ１１
の出力を、スイッチＳＷ１２、カップリングキャパシタ
ンスＣＣ１２を順次介してホールド回路Ｈ１１に接続し
てなる。
【００１１】サンプル回路Ｓ１１は、３段直列のＭＯＳ
インバータＩＮＶ１１〜ＩＮＶ１３（図５）の最終段出
力を、フィードバックキャパシタンスＣｆ１１を介して
初段入力に接続してなり、ＩＮＶ１１〜ＩＮＶ１３の増
幅性能により、良好な線形特性においてＶｉｎの反転
（電源電圧−Ｖｉｎ）がＳ１１の出力に生じる。一方ホ
ールド回路Ｈ１１は、Ｓ１１と同様の３段直列のＭＯＳ
インバータＩＮＶ１１〜ＩＮＶ１３（図５）の最終段出
力を、フィードバックキャパシタンスＣｆ１２を介して
初段入力に接続してなり、スイッチＳＷ１２を閉成する
と、Ｓ１１の出力の反転、すなわちＶｉｎそのものがＨ
１１の出力に生じる。
インバータＩＮＶ１１〜ＩＮＶ１３（図５）の最終段出
力を、フィードバックキャパシタンスＣｆ１１を介して
初段入力に接続してなり、ＩＮＶ１１〜ＩＮＶ１３の増
幅性能により、良好な線形特性においてＶｉｎの反転
（電源電圧−Ｖｉｎ）がＳ１１の出力に生じる。一方ホ
ールド回路Ｈ１１は、Ｓ１１と同様の３段直列のＭＯＳ
インバータＩＮＶ１１〜ＩＮＶ１３（図５）の最終段出
力を、フィードバックキャパシタンスＣｆ１２を介して
初段入力に接続してなり、スイッチＳＷ１２を閉成する
と、Ｓ１１の出力の反転、すなわちＶｉｎそのものがＨ
１１の出力に生じる。
【００１２】さらにサンプルホールド回路ＳＨ１は、キ
ャパシタンスＣＣ１１、ＣＣ１２、Ｃｆ１１、Ｃｆ１２
のリフレッシュのために、スイッチＳＷ１３〜ＳＷ１６
をそれぞれ有し、スイッチＳＷ１５、ＳＷ１６を閉成す
るとキャパシタンスＣｆ１１、Ｃｆ１２の両端に等しい
電位が印加されてリフレッシュが行われる。スイッチＳ
Ｗ１３、ＳＷ１４はＣＣ１１、ＣＣ１２に基準電圧（こ
こではＭＯＳドレイン電圧Ｖｄｄの１／２の電圧Ｖｄｄ
／２）を印加し、Ｓ１１、Ｈ１１の入力を基準電圧に戻
す。
ャパシタンスＣＣ１１、ＣＣ１２、Ｃｆ１１、Ｃｆ１２
のリフレッシュのために、スイッチＳＷ１３〜ＳＷ１６
をそれぞれ有し、スイッチＳＷ１５、ＳＷ１６を閉成す
るとキャパシタンスＣｆ１１、Ｃｆ１２の両端に等しい
電位が印加されてリフレッシュが行われる。スイッチＳ
Ｗ１３、ＳＷ１４はＣＣ１１、ＣＣ１２に基準電圧（こ
こではＭＯＳドレイン電圧Ｖｄｄの１／２の電圧Ｖｄｄ
／２）を印加し、Ｓ１１、Ｈ１１の入力を基準電圧に戻
す。
【００１３】スイッチＳＷ１１とキャパシタンスＣＣ１
１との間には、サンプル回路Ｓ１１の電荷保持能力を高
めるための付加キャパシタンスＣａｄ１１の一端が接続
され、Ｃａｄ１１の他端は基準電圧発生回路Ｇｓｔｄに
接続されている。一方、スイッチＳＷ１２とキャパシタ
ンスＣＣ１２との間には、ホールド回路Ｈ１１の電荷保
持能力を高めるための付加キャパシタンスＣａｄ１２の
一端が接続され、Ｃａｄ１２の他端は前記基準電圧発生
回路Ｇｓｔｄに接続されている。前記スイッチＳＷ１
３、ＳＷ１４が閉成されたときには、Ｃａｄ１１、Ｃａ
ｄ１２は両端に等しい電荷が印加されて、リフレッシュ
される。
１との間には、サンプル回路Ｓ１１の電荷保持能力を高
めるための付加キャパシタンスＣａｄ１１の一端が接続
され、Ｃａｄ１１の他端は基準電圧発生回路Ｇｓｔｄに
接続されている。一方、スイッチＳＷ１２とキャパシタ
ンスＣＣ１２との間には、ホールド回路Ｈ１１の電荷保
持能力を高めるための付加キャパシタンスＣａｄ１２の
一端が接続され、Ｃａｄ１２の他端は前記基準電圧発生
回路Ｇｓｔｄに接続されている。前記スイッチＳＷ１
３、ＳＷ１４が閉成されたときには、Ｃａｄ１１、Ｃａ
ｄ１２は両端に等しい電荷が印加されて、リフレッシュ
される。
【００１４】サンプル信号Ｓｓ、ホールド信号Ｓｈはス
イッチＳＷ１１、ＳＷ１２にそれぞれ入力され、Ｓｓが
入力されたとき（ハイレベルになったとき）にＳＷ１１
は閉成され、Ｓｈが入力されたとき（ハイレベルになっ
たとき）にＳＷ１２は閉成される。Ｓｓ、Ｓｈは図９の
タイミングチャートに示すタイミングで入力され、これ
に呼応してサンプル回路Ｓ１１の出力Ｄｓ１、ホールド
回路Ｄｈ１の出力が生じる。今Ｖｉｎの値がａであった
ときに、Ｓｓが入力されると、ａはＤｓ１として保持さ
れ、次にＳｈが入力されると、ａはホールド回路に転送
されてＤｈ１として保持される。
イッチＳＷ１１、ＳＷ１２にそれぞれ入力され、Ｓｓが
入力されたとき（ハイレベルになったとき）にＳＷ１１
は閉成され、Ｓｈが入力されたとき（ハイレベルになっ
たとき）にＳＷ１２は閉成される。Ｓｓ、Ｓｈは図９の
タイミングチャートに示すタイミングで入力され、これ
に呼応してサンプル回路Ｓ１１の出力Ｄｓ１、ホールド
回路Ｄｈ１の出力が生じる。今Ｖｉｎの値がａであった
ときに、Ｓｓが入力されると、ａはＤｓ１として保持さ
れ、次にＳｈが入力されると、ａはホールド回路に転送
されてＤｈ１として保持される。
【００１５】第１リフレッシュ信号Ｒｆ１は信号Ｒｆ１
１、Ｒｆ１２よりなり、信号Ｒｆ１１はスイッチＳＷ１
５に入力され、信号Ｒｆ１２はスイッチＳＷ１３に入力
されている。Ｒｆ１は複数回のサンプルホールドに対し
て１回という間欠的なタイミングでＳ１１をリフレッシ
ュし、リフレッシュ終了と同時にＳｓが入力されてサン
プリングが開始される。Ｒｆ１２はＲｆ１１と同時に入
力され（同時にハイレベルとなり）、Ｒｆ１１の入力が
終了した後にやや時間をおいて入力終了となる。ここに
キャパシタンスＣＣ１１のリフレッシュを行うためには
両端の電位を一定に保持する必要があるが、Ｒｆ１１、
ＲＦ１２を同時に終了すると、過渡状態においてＣＣ１
１に充電電圧が印加される可能性がある。Ｒｆ１２の持
続はこの不測の充電を防止する上で有効である。
１、Ｒｆ１２よりなり、信号Ｒｆ１１はスイッチＳＷ１
５に入力され、信号Ｒｆ１２はスイッチＳＷ１３に入力
されている。Ｒｆ１は複数回のサンプルホールドに対し
て１回という間欠的なタイミングでＳ１１をリフレッシ
ュし、リフレッシュ終了と同時にＳｓが入力されてサン
プリングが開始される。Ｒｆ１２はＲｆ１１と同時に入
力され（同時にハイレベルとなり）、Ｒｆ１１の入力が
終了した後にやや時間をおいて入力終了となる。ここに
キャパシタンスＣＣ１１のリフレッシュを行うためには
両端の電位を一定に保持する必要があるが、Ｒｆ１１、
ＲＦ１２を同時に終了すると、過渡状態においてＣＣ１
１に充電電圧が印加される可能性がある。Ｒｆ１２の持
続はこの不測の充電を防止する上で有効である。
【００１６】第２リフレッシュ信号Ｒｆ２は信号Ｒｆ２
１、Ｒｆ２２よりなり、信号Ｒｆ２１はスイッチＳＷ１
６に入力され、信号Ｒｆ２２はスイッチＳＷ１４に入力
されている。Ｒｆ１は複数回のサンプルホールドに対し
て１回という間欠的なタイミングでＨ１１をリフレッシ
ュし、リフレッシュ終了と同時にＳｈが入力されてホー
ルディングが開始される。Ｒｆ２２はＲｆ２１と同時に
入力され（同時にハイレベルとなり）、Ｒｆ２１の入力
が終了した後にやや時間をおいて入力終了となる。ここ
にキャパシタンスＣＣ１２のリフレッシュを行うために
は両端の電位を一定に保持する必要があるが、Ｒｆ２
１、ＲＦ２２を同時に終了すると、過渡状態においてＣ
Ｃ２１に充電電圧が印加される可能性がある。Ｒｆ２２
の持続はこの不測の充電を防止する上で有効である。
１、Ｒｆ２２よりなり、信号Ｒｆ２１はスイッチＳＷ１
６に入力され、信号Ｒｆ２２はスイッチＳＷ１４に入力
されている。Ｒｆ１は複数回のサンプルホールドに対し
て１回という間欠的なタイミングでＨ１１をリフレッシ
ュし、リフレッシュ終了と同時にＳｈが入力されてホー
ルディングが開始される。Ｒｆ２２はＲｆ２１と同時に
入力され（同時にハイレベルとなり）、Ｒｆ２１の入力
が終了した後にやや時間をおいて入力終了となる。ここ
にキャパシタンスＣＣ１２のリフレッシュを行うために
は両端の電位を一定に保持する必要があるが、Ｒｆ２
１、ＲＦ２２を同時に終了すると、過渡状態においてＣ
Ｃ２１に充電電圧が印加される可能性がある。Ｒｆ２２
の持続はこの不測の充電を防止する上で有効である。
【００１７】図３はサンプルホールド回路ＳＨ２を示す
ブロック図であり、ＳＨ１の出力をスイッチＳＷ２１、
カップリングキャパシタンスＣＣ２１を順次介して、サ
ンプル回路Ｓ２１に接続し、サンプル回路Ｓ２１の出力
を、スイッチＳＷ２２、カップリングキャパシタンスＣ
Ｃ２２を順次介してホールド回路Ｈ２１に接続してな
る。
ブロック図であり、ＳＨ１の出力をスイッチＳＷ２１、
カップリングキャパシタンスＣＣ２１を順次介して、サ
ンプル回路Ｓ２１に接続し、サンプル回路Ｓ２１の出力
を、スイッチＳＷ２２、カップリングキャパシタンスＣ
Ｃ２２を順次介してホールド回路Ｈ２１に接続してな
る。
【００１８】サンプル回路Ｓ２１は、３段直列のＭＯＳ
インバータＩＮＶ１１〜ＩＮＶ１３（図５）の最終段出
力を、フィードバックキャパシタンスＣｆ２１を介して
初段入力に接続してなり、ＩＮＶ１１〜ＩＮＶ１３の増
幅性能により、良好な線形特性においてＶｉｎの反転
（電源電圧−Ｖｉｎ）がＳ２１の出力に生じる。一方ホ
ールド回路Ｈ２１は、Ｓ２１と同様の３段直列のＭＯＳ
インバータＩＮＶ１１〜ＩＮＶ１３（図５）の最終段出
力を、フィードバックキャパシタンスＣｆ２２を介して
初段入力に接続してなり、スイッチＳＷ２２を閉成する
と、Ｓ２１の出力の反転、すなわちＶｉｎそのものがＨ
２１の出力に生じる。
インバータＩＮＶ１１〜ＩＮＶ１３（図５）の最終段出
力を、フィードバックキャパシタンスＣｆ２１を介して
初段入力に接続してなり、ＩＮＶ１１〜ＩＮＶ１３の増
幅性能により、良好な線形特性においてＶｉｎの反転
（電源電圧−Ｖｉｎ）がＳ２１の出力に生じる。一方ホ
ールド回路Ｈ２１は、Ｓ２１と同様の３段直列のＭＯＳ
インバータＩＮＶ１１〜ＩＮＶ１３（図５）の最終段出
力を、フィードバックキャパシタンスＣｆ２２を介して
初段入力に接続してなり、スイッチＳＷ２２を閉成する
と、Ｓ２１の出力の反転、すなわちＶｉｎそのものがＨ
２１の出力に生じる。
【００１９】さらにサンプルホールド回路ＳＨ２は、キ
ャパシタンスＣＣ２１、ＣＣ２２、Ｃｆ２１、Ｃｆ２２
のリフレッシュのために、スイッチＳＷ２３〜ＳＷ２６
をそれぞれ有し、スイッチＳＷ２５、ＳＷ２６を閉成す
るとキャパシタンスＣｆ２１、Ｃｆ２２の両端に等しい
電位が印加されてリフレッシュが行われる。スイッチＳ
Ｗ２３、ＳＷ２４はＣＣ２１、ＣＣ２２に基準電圧を印
加し、Ｓ２１、Ｈ２１の入力を基準電圧に戻す。
ャパシタンスＣＣ２１、ＣＣ２２、Ｃｆ２１、Ｃｆ２２
のリフレッシュのために、スイッチＳＷ２３〜ＳＷ２６
をそれぞれ有し、スイッチＳＷ２５、ＳＷ２６を閉成す
るとキャパシタンスＣｆ２１、Ｃｆ２２の両端に等しい
電位が印加されてリフレッシュが行われる。スイッチＳ
Ｗ２３、ＳＷ２４はＣＣ２１、ＣＣ２２に基準電圧を印
加し、Ｓ２１、Ｈ２１の入力を基準電圧に戻す。
【００２０】スイッチＳＷ２１とキャパシタンスＣＣ２
１との間には、サンプル回路Ｓ２１の電荷保持能力を高
めるための付加キャパシタンスＣａｄ２１の一端が接続
され、Ｃａｄ２１の他端は基準電圧発生回路Ｇｓｔｄに
接続されている。一方、スイッチＳＷ２２とキャパシタ
ンスＣＣ２２との間には、ホールド回路Ｈ２１の電荷保
持能力を高めるための付加キャパシタンスＣａｄ２２の
一端が接続され、Ｃａｄ２２の他端は前記基準電圧発生
回路Ｇｓｔｄに接続されている。前記スイッチＳＷ２
３、ＳＷ２４が閉成されたときには、Ｃａｄ２１、Ｃａ
ｄ２２は両端に等しい電荷が印加されて、リフレッシュ
される。
１との間には、サンプル回路Ｓ２１の電荷保持能力を高
めるための付加キャパシタンスＣａｄ２１の一端が接続
され、Ｃａｄ２１の他端は基準電圧発生回路Ｇｓｔｄに
接続されている。一方、スイッチＳＷ２２とキャパシタ
ンスＣＣ２２との間には、ホールド回路Ｈ２１の電荷保
持能力を高めるための付加キャパシタンスＣａｄ２２の
一端が接続され、Ｃａｄ２２の他端は前記基準電圧発生
回路Ｇｓｔｄに接続されている。前記スイッチＳＷ２
３、ＳＷ２４が閉成されたときには、Ｃａｄ２１、Ｃａ
ｄ２２は両端に等しい電荷が印加されて、リフレッシュ
される。
【００２１】サンプル信号ＳｓはスイッチＳＷ２１、Ｓ
Ｗ２２両者に入力され、Ｓｓが入力されたときにＳＷ２
１、ＳＷ２２はともに閉成される。ＳＨ２は、ＳＨ１の
サンプルタイミングに同期して、ＳＨ１の出力を取込
み、出力Ｄｓ２として保持する。この出力のタイミング
は、図９に示すように、ＳＨ１のサンプリングに対して
１サンプルタイミング分遅延している。
Ｗ２２両者に入力され、Ｓｓが入力されたときにＳＷ２
１、ＳＷ２２はともに閉成される。ＳＨ２は、ＳＨ１の
サンプルタイミングに同期して、ＳＨ１の出力を取込
み、出力Ｄｓ２として保持する。この出力のタイミング
は、図９に示すように、ＳＨ１のサンプリングに対して
１サンプルタイミング分遅延している。
【００２２】図４に示すようにマルチプレクサＭＵＸに
は出力Ｄｈ１、Ｄｓ２および信号Ｒｆ２２が入力され、
Ｒｆ２２のハイ、ローの変化に呼応してＤｈ１、Ｄｓ２
を択一的に出力するようになっている。ＭＵＸは一対の
ＭＯＳスイッチＭＳ１、ＭＳ２を有し、Ｄｈ１、Ｄｓ２
はＭＳ１、ＭＳ２にそれぞれ入力されている。ＭＳ１は
Ｒｆ２２がローレベルのときに閉成され、ＭＳ２はＲｆ
２２がハイレベルのときに閉成される。各ＭＯＳスイッ
チはｎＭＯＳとｐＭＯＳを並列接続してなり、これらＭ
ＯＳのゲートには逆極性の制御信号を入力する必要があ
る。そこでＲｆ２２はＭＯＳインバータＩＮＶ３に入力
され、正逆両極性の信号が生成されている。以上よりＳ
Ｈ１のホールド回路Ｈ１１がリフレッシュされていると
きには、Ｄｓ２が最終出力ＤｏｕｔとしてＭＵＸから出
力され、その後直ちにＤｈ１に復帰する。その結果、図
９に示すように、最終出力Ｄｏｕｔはリフレッシュノイ
ズの影響を受けることなく、連続的にＶｉｎを出力する
ことになる。
は出力Ｄｈ１、Ｄｓ２および信号Ｒｆ２２が入力され、
Ｒｆ２２のハイ、ローの変化に呼応してＤｈ１、Ｄｓ２
を択一的に出力するようになっている。ＭＵＸは一対の
ＭＯＳスイッチＭＳ１、ＭＳ２を有し、Ｄｈ１、Ｄｓ２
はＭＳ１、ＭＳ２にそれぞれ入力されている。ＭＳ１は
Ｒｆ２２がローレベルのときに閉成され、ＭＳ２はＲｆ
２２がハイレベルのときに閉成される。各ＭＯＳスイッ
チはｎＭＯＳとｐＭＯＳを並列接続してなり、これらＭ
ＯＳのゲートには逆極性の制御信号を入力する必要があ
る。そこでＲｆ２２はＭＯＳインバータＩＮＶ３に入力
され、正逆両極性の信号が生成されている。以上よりＳ
Ｈ１のホールド回路Ｈ１１がリフレッシュされていると
きには、Ｄｓ２が最終出力ＤｏｕｔとしてＭＵＸから出
力され、その後直ちにＤｈ１に復帰する。その結果、図
９に示すように、最終出力Ｄｏｕｔはリフレッシュノイ
ズの影響を受けることなく、連続的にＶｉｎを出力する
ことになる。
【００２３】図５に示すインバータＩＮＶ１１〜ＩＮＶ
１３は、最終段インバータＩＮＶ１３の出力にローパス
特性を得るためのキャパシタンスＣＬが接続され、ＩＮ
Ｖ１２とＩＮＶ１３の間に平衡レジスタンスＲ１、Ｒ２
が接続されている。これによってＳ１１、Ｓ２１、Ｈ１
１、Ｓ２１の発振が防止されている。
１３は、最終段インバータＩＮＶ１３の出力にローパス
特性を得るためのキャパシタンスＣＬが接続され、ＩＮ
Ｖ１２とＩＮＶ１３の間に平衡レジスタンスＲ１、Ｒ２
が接続されている。これによってＳ１１、Ｓ２１、Ｈ１
１、Ｓ２１の発振が防止されている。
【００２４】スイッチＳＷ１１〜ＳＷ１４、ＳＷ２１〜
ＳＷ２４は図６のように構成され、前記と同様のＭＯＳ
スイッチＭＳ３の後段にダミートランジスタＤＴ１を接
続してなり、ＭＯＳスイッチのｎＭＯＳ、ｐＭＯＳに対
応するためのインバータＩＮＶ４が設けられている。
ＳＷ２４は図６のように構成され、前記と同様のＭＯＳ
スイッチＭＳ３の後段にダミートランジスタＤＴ１を接
続してなり、ＭＯＳスイッチのｎＭＯＳ、ｐＭＯＳに対
応するためのインバータＩＮＶ４が設けられている。
【００２５】スイッチＳＷ１５、ＳＷ１６、ＳＷ２５、
ＳＷ２６は図７のように構成され、前記と同様のＭＯＳ
スイッチＭＳ４の後段にダミートランジスタＤＴ２を接
続してなり、ＭＯＳスイッチのｎＭＯＳ、ｐＭＯＳに対
応するためのインバータＩＮＶ５が設けられている。
ＳＷ２６は図７のように構成され、前記と同様のＭＯＳ
スイッチＭＳ４の後段にダミートランジスタＤＴ２を接
続してなり、ＭＯＳスイッチのｎＭＯＳ、ｐＭＯＳに対
応するためのインバータＩＮＶ５が設けられている。
【００２６】前記基準電圧発生回路Ｇｓｔｄは図８のよ
うに構成され、図５の３段インバータの最終段出力をフ
ィードバックキャパシタンスＣＦ３を介して初段入力に
フィードバックしてなり、さらに図７のスイッチＳＷ３
によって３段インバータの入出力が直接接続されてい
る。これによってＩＮＶ６の出力は安定な動作点Ｖｄｄ
／２に収束し、常にＶｄｄ／２を出力することになる。
この場合ＣＦ３はＩＮＶ６の発振防止に寄与する。
うに構成され、図５の３段インバータの最終段出力をフ
ィードバックキャパシタンスＣＦ３を介して初段入力に
フィードバックしてなり、さらに図７のスイッチＳＷ３
によって３段インバータの入出力が直接接続されてい
る。これによってＩＮＶ６の出力は安定な動作点Ｖｄｄ
／２に収束し、常にＶｄｄ／２を出力することになる。
この場合ＣＦ３はＩＮＶ６の発振防止に寄与する。
【００２７】
【発明の効果】前述のとおり、本発明に係るサンプルホ
ールド回路は、１対のサンプルホールド回路を設けると
ともにこれらサンプルホールド回路の出力をマルチプレ
クサによって選択するものであり、第１のサンプルホー
ルド回路のリフレッシュを行っているときには第２のサ
ンプルホールド回路の出力を採用するので、リフレッシ
ュノイズを防止し得るという優れた効果を有する。
ールド回路は、１対のサンプルホールド回路を設けると
ともにこれらサンプルホールド回路の出力をマルチプレ
クサによって選択するものであり、第１のサンプルホー
ルド回路のリフレッシュを行っているときには第２のサ
ンプルホールド回路の出力を採用するので、リフレッシ
ュノイズを防止し得るという優れた効果を有する。
【図１】本発明に係る、サンプルホールド回路の１実施
例を示すブロック図である。
例を示すブロック図である。
【図２】同実施例における第１サンプルホールド回路を
示すブロック図である。
示すブロック図である。
【図３】同実施例における第２サンプルホールド回路を
示すブロック図である。
示すブロック図である。
【図４】同実施例におけるマルリプレクサを示す回路図
である。
である。
【図５】同実施例におけるインバータを示す回路図であ
る。
る。
【図６】同実施例における第１スイッチを示す回路図で
ある。
ある。
【図７】同実施例における第２スイッチを示す回路図で
ある。
ある。
【図８】同実施例における基準電圧発生回路を示すブロ
ック図である。
ック図である。
【図９】同実施例の動作を示すタイミングチャートであ
る。
る。
【図１０】従来のサンプルホールド回路を示す回路図で
ある。
ある。
Ｃａｄ１１、Ｃａｄ１２、Ｃａｄ２１、Ｃａｄ２
２．．．付加キャパシタンス ＣＣ１、ＣＣ２、ＣＣ１１、ＣＣ１２．．．カップリン
グキャパシタンス ＣＦ１１、ＣＦ１２、ＣＦ２１、ＣＦ２２、ＣＦ
３．．．フィードバックキャパシタンス Ｄｓ１、Ｄｈ１、Ｄｓ２、Ｄｏｕｔ．．．出力 ＤＴ１、ＤＴ２．．．ダミートランジスタ Ｈ１、Ｈ１１、Ｈ２１．．．ホールド回路 ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ
１３、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６．．．
ＭＯＳインバータ ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４．．．ＭＯＳスイッチ ＭＵＸ．．．マルチプレクサ Ｓ１、Ｓ１１、Ｓ１２、Ｓ２１．．．サンプル回路 Ｓｈ．．．ホールド信号 ＳＨ１．．．第１サンプルホールド回路 ＳＨ２．．．第２サンプルホールド回路 Ｓｓ．．．サンプル信号 ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ１１、ＳＷ１２．．．ス
イッチ Ｒ１、Ｒ２．．．平衡レジスタンス Ｒｆ１ ．．．第１リフレッシュ信号 Ｒｆ１１、Ｒｆ１２．．．信号 Ｒｆ２．．．第２リフレッシュ信号 Ｒｆ２１、Ｒｆ２２．．．信号 Ｖｉｎ．．．入力電圧
２．．．付加キャパシタンス ＣＣ１、ＣＣ２、ＣＣ１１、ＣＣ１２．．．カップリン
グキャパシタンス ＣＦ１１、ＣＦ１２、ＣＦ２１、ＣＦ２２、ＣＦ
３．．．フィードバックキャパシタンス Ｄｓ１、Ｄｈ１、Ｄｓ２、Ｄｏｕｔ．．．出力 ＤＴ１、ＤＴ２．．．ダミートランジスタ Ｈ１、Ｈ１１、Ｈ２１．．．ホールド回路 ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ
１３、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６．．．
ＭＯＳインバータ ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４．．．ＭＯＳスイッチ ＭＵＸ．．．マルチプレクサ Ｓ１、Ｓ１１、Ｓ１２、Ｓ２１．．．サンプル回路 Ｓｈ．．．ホールド信号 ＳＨ１．．．第１サンプルホールド回路 ＳＨ２．．．第２サンプルホールド回路 Ｓｓ．．．サンプル信号 ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ１１、ＳＷ１２．．．ス
イッチ Ｒ１、Ｒ２．．．平衡レジスタンス Ｒｆ１ ．．．第１リフレッシュ信号 Ｒｆ１１、Ｒｆ１２．．．信号 Ｒｆ２．．．第２リフレッシュ信号 Ｒｆ２１、Ｒｆ２２．．．信号 Ｖｉｎ．．．入力電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (5)
- 【請求項１】 入力電圧、サンプル信号、ホールド信
号、第１リフレッシュ信号、第２リフレッシュ信号が接
続され、前記サンプル信号によって前記入力電圧をサン
プリングし、前記ホールド信号によってサンプリングさ
れた入力電圧を転送してホールディングし、前記第１リ
フレッシュ信号が所定の頻度でサンプル信号の直前に入
力されサンプリングのためのリフレシュを行い、前記第
２リフレシュ信号が所定の頻度で前記ホールド信号の直
前に入力されてホールディングのためのリフレシュを行
うようになっている第１サンプルホールド回路と；この
前記第１サンプルホールド回路の出力、前記サンプル信
号、前記第１リフレシュ信号が接続され、前記サンプル
信号によって第１サンプルホールド回路の出力をサンプ
リングおよびホールディングし、前記第１リフレシュ信
号が所定の頻度で前記ホールド信号直前に入力されて、
サンプリングおよびホールディングのためのリフレシュ
を行うようになっている第２サンプルホールド回路と；
前記第１、第２サンプルホールド回路の出力が入力さ
れ、前記第２リフレシュ信号が第１サンプルホールド回
路に入力されたときには、第２サンプルホールド回路の
出力を選択し、その他のときに第１サンプルホールド回
路の出力を選択するマルチプレクサと；を備えているサ
ンプルホールド回路。 - 【請求項２】 第１サンプルホールド回路は：奇数段
の直列なＭＯＳインバータの入出力を第１フィードバッ
クキャパシタンスにより接続してなる第１サンプル回路
と；この第１サンプル回路に第１カップリングキャパシ
タンスを介して入力電圧を接続する第１スイッチと；前
記第１サンプル回路の出力に接続された第２スイッチ
と、 この第２スイッチの出力に接続された第２カップリング
キャパシタンスと；奇数段の直列なＭＯＳインバータの
入出力を第２フィードバックキャパシタンスにより接続
してなる第１ホールド回路と；前記第２カップリングキ
ャパシタンスの出力をこの第１ホールド回路に接続する
第２カップリングキャパシタンスと；を備え、 前記第１スイッチは前記サンプル信号によって閉成さ
れ、前記第２スイッチはホールド信号によって閉成さ
れ、前記第１サンプル回路は前記第１リフレシュ信号に
よって電荷除去によるリフレシュが行われ、前記第１ホ
ールド回路は第２リフレシュ信号によって電荷除去によ
るリフレシュが行われるようになっていることを特徴と
する請求項１に記載のサンプルホールド回路。 - 【請求項３】 第２サンプルホールド回路は：奇数段
の直列なＭＯＳインバータの入出力を第３フィードバッ
クキャパシタンスにより接続してなる第２サンプル回路
と；この第２サンプル回路に第３カップリングキャパシ
タンスを介して第１サンプルホールド回路の出力を接続
する第３スイッチと；奇数段の直列なＭＯＳインバータ
の入出力を第４フィードバックキャパシタンスにより接
続してなる第２ホールド回路と；前記第２サンプル回路
の出力をこの第２ホールド回路の入力に接続する第４カ
ップリングキャパシタンスと；を備え、 前記第３スイッチは前記サンプル信号によって閉成さ
れ、前記第２サンプル回路および第２ホールド回路は前
記第１リフレシュ信号によって電荷除去によるリフレシ
ュが行われるようになっていることを特徴とする請求項
１に記載のサンプルホールド回路。 - 【請求項４】 第１、第２リフレシュ信号は、電荷除
去の期間を与える第１信号と、電荷除去後の待機期間を
与える第２信号とよりなることを特徴とする請求項１記
載のサンプルホールド回路。 - 【請求項５】 第２サンプル回路と第４カップリング
キャパシタンスと間に第４スイッチが接続され、この第
４スイッチはサンプル信号によって閉成されることを特
徴とする請求項３記載のサンプルホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205978A JPH0850797A (ja) | 1994-08-08 | 1994-08-08 | サンプルホールド回路 |
| EP95112410A EP0696804B1 (en) | 1994-08-08 | 1995-08-07 | Sampling and holding circuit |
| DE69521245T DE69521245T2 (de) | 1994-08-08 | 1995-08-07 | Abtast- und Halterschaltung |
| US08/512,317 US5606274A (en) | 1994-08-08 | 1995-08-08 | Sampling and holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6205978A JPH0850797A (ja) | 1994-08-08 | 1994-08-08 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850797A true JPH0850797A (ja) | 1996-02-20 |
Family
ID=16515874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6205978A Pending JPH0850797A (ja) | 1994-08-08 | 1994-08-08 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0850797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393034B1 (en) | 1999-01-26 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Laser apparatus and laser processing apparatus |
-
1994
- 1994-08-08 JP JP6205978A patent/JPH0850797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393034B1 (en) | 1999-01-26 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Laser apparatus and laser processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050712 |