JPH0850797A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH0850797A JPH0850797A JP6205978A JP20597894A JPH0850797A JP H0850797 A JPH0850797 A JP H0850797A JP 6205978 A JP6205978 A JP 6205978A JP 20597894 A JP20597894 A JP 20597894A JP H0850797 A JPH0850797 A JP H0850797A
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Abstract
(57)【要約】
【目的】 サンプルホールド回路においてリフレッシュ
ノイズを防止する。 【構成】 一対のサンプルホールド回路SH1、SH2
を設けておき、マルチプレクサMUXによってこれらサ
ンプルホールド回路の出力を選択し、リフレッシュの影
響のない出力を選択的に出力する。
ノイズを防止する。 【構成】 一対のサンプルホールド回路SH1、SH2
を設けておき、マルチプレクサMUXによってこれらサ
ンプルホールド回路の出力を選択し、リフレッシュの影
響のない出力を選択的に出力する。
Description
【0001】
【産業上の利用分野】本発明はサンプルホールド回路に
係り、アナログあるいは多値演算に際して、所要アナロ
グ電圧を所定タイミング保持し、あるいは所定位置まで
転送する際に使用されるサンプルホールド回路に関す
る。
係り、アナログあるいは多値演算に際して、所要アナロ
グ電圧を所定タイミング保持し、あるいは所定位置まで
転送する際に使用されるサンプルホールド回路に関す
る。
【0002】
【従来の技術】本発明の発明者等は特願平05−045
900号において、この種のサンプルホールド回路を提
案している。このサンプルホールド回路は、図10に示
すように、奇数段の直列なMOSインバータINV1の
入出力をフィードバックキャパシタンスCF1により接
続してなるサンプル回路S1と、このサンプル回路S1
にカップリングキャパシタンスCC1を介して入力電圧
Vinを接続するスイッチSW1と、奇数段の直列なM
OSインバータINV2の入出力をフィードバックキャ
パシタンスCF2により接続してなるホールド回路H1
と、サンプル回路S1の出力をホールド回路H1の入力
に接続するカップリングキャパシタンスCC2と、この
カップリングキャパシタンスCC2とサンプル回路S1
とを開閉可能に接続するスイッチSW2とを有し、キャ
パシタンスCF1、CF2、CC1、CC2において電
荷を保持することによってデータを保存する。
900号において、この種のサンプルホールド回路を提
案している。このサンプルホールド回路は、図10に示
すように、奇数段の直列なMOSインバータINV1の
入出力をフィードバックキャパシタンスCF1により接
続してなるサンプル回路S1と、このサンプル回路S1
にカップリングキャパシタンスCC1を介して入力電圧
Vinを接続するスイッチSW1と、奇数段の直列なM
OSインバータINV2の入出力をフィードバックキャ
パシタンスCF2により接続してなるホールド回路H1
と、サンプル回路S1の出力をホールド回路H1の入力
に接続するカップリングキャパシタンスCC2と、この
カップリングキャパシタンスCC2とサンプル回路S1
とを開閉可能に接続するスイッチSW2とを有し、キャ
パシタンスCF1、CF2、CC1、CC2において電
荷を保持することによってデータを保存する。
【0003】このような構成において、MOS、キャパ
シタンス等に電荷が残留することがあり、これを放置す
ると出力データのオフセットが増加する。このオフセッ
トを解消するためにはサンプル回路S1、ホールド回路
H1の入出力をショートさせて、いわゆるリフレッシュ
を行う必要があるが、このときサンプルホールド回路の
出力にはリフレッシュノイズが発生する。
シタンス等に電荷が残留することがあり、これを放置す
ると出力データのオフセットが増加する。このオフセッ
トを解消するためにはサンプル回路S1、ホールド回路
H1の入出力をショートさせて、いわゆるリフレッシュ
を行う必要があるが、このときサンプルホールド回路の
出力にはリフレッシュノイズが発生する。
【0004】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、リフレッシ
ュノイズを防止し得るサンプルホールド回路を提供する
ことを目的とする。
来の問題点を解消すべく創案されたもので、リフレッシ
ュノイズを防止し得るサンプルホールド回路を提供する
ことを目的とする。
【0005】
【課題を解決するための手段】本発明に係るサンプルホ
ールド回路は、1対のサンプルホールド回路を設けると
ともにこれらサンプルホールド回路の出力をマルチプレ
クサによって選択するものであり、第1のサンプルホー
ルド回路のリフレッシュを行っているときには第2のサ
ンプルホールド回路の出力を採用するものである。
ールド回路は、1対のサンプルホールド回路を設けると
ともにこれらサンプルホールド回路の出力をマルチプレ
クサによって選択するものであり、第1のサンプルホー
ルド回路のリフレッシュを行っているときには第2のサ
ンプルホールド回路の出力を採用するものである。
【0006】
【作用】このようなサンプルホールド回路によれば、効
果的にリフレッシュノイズの発生を防止し得る。
果的にリフレッシュノイズの発生を防止し得る。
【0007】
【実施例】次に本発明に係るサンプルホールド回路の1
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【0008】図1において、サンプルホールド回路は第
1サンプルホールド回路SH1、第2サンプルホールド
回路SH2およびマルチプレクサMUXを有し、入力電
圧Vinは第1サンプルホールド回路SH1に入力され
ている。第2サンプルホールド回路SH2には第1サン
プルホールド回路SH1の出力が入力され、マルチプレ
クサMUXは第1、第2サンプルホールド回路の出力を
択一的に選択する。サンプルホールド回路SH1には、
さらにサンプル信号Ss、ホールド信号Sh、第1リフ
レッシュ信号Rf1、第2リフレッシュ信号Rf2が入
力され、また、サンプルホールド回路SH2には、サン
プル信号Ssと第1リフレッシュ信号Rf1が入力され
ている。
1サンプルホールド回路SH1、第2サンプルホールド
回路SH2およびマルチプレクサMUXを有し、入力電
圧Vinは第1サンプルホールド回路SH1に入力され
ている。第2サンプルホールド回路SH2には第1サン
プルホールド回路SH1の出力が入力され、マルチプレ
クサMUXは第1、第2サンプルホールド回路の出力を
択一的に選択する。サンプルホールド回路SH1には、
さらにサンプル信号Ss、ホールド信号Sh、第1リフ
レッシュ信号Rf1、第2リフレッシュ信号Rf2が入
力され、また、サンプルホールド回路SH2には、サン
プル信号Ssと第1リフレッシュ信号Rf1が入力され
ている。
【0009】サンプル信号Ssはサンプルホールド回路
SH1、SH2内でのサンプリング(従来例のS1での
データ保持に対応)を実行させ、ホールド信号Shはサ
ンプルホールド回路SH1内でのホールディング(従来
例のH1でのデータ保持に対応)を実行させる。ここ
に、サンプルホールド回路SH2はサンプルホールド回
路SH1の出力が入力となっているので、入力電圧Vi
nを1回のサンプルホールドタイミング分だけ遅れて取
込む。この遅延を利用し、マルチプレクサMUXによっ
て、SH1のホールド回路のリフレッシュを行う際には
SH2からデータを出力させ、リフレッシュ終了後に再
びSH1からの出力に切替えて、リフレッシュノイズの
影響を消去する。
SH1、SH2内でのサンプリング(従来例のS1での
データ保持に対応)を実行させ、ホールド信号Shはサ
ンプルホールド回路SH1内でのホールディング(従来
例のH1でのデータ保持に対応)を実行させる。ここ
に、サンプルホールド回路SH2はサンプルホールド回
路SH1の出力が入力となっているので、入力電圧Vi
nを1回のサンプルホールドタイミング分だけ遅れて取
込む。この遅延を利用し、マルチプレクサMUXによっ
て、SH1のホールド回路のリフレッシュを行う際には
SH2からデータを出力させ、リフレッシュ終了後に再
びSH1からの出力に切替えて、リフレッシュノイズの
影響を消去する。
【0010】図2はサンプルホールド回路SH1を示す
ブロック図であり、入力電圧VinをスイッチSW1
1、カップリングキャパシタンスCC11を順次介し
て、サンプル回路S11に接続し、サンプル回路S11
の出力を、スイッチSW12、カップリングキャパシタ
ンスCC12を順次介してホールド回路H11に接続し
てなる。
ブロック図であり、入力電圧VinをスイッチSW1
1、カップリングキャパシタンスCC11を順次介し
て、サンプル回路S11に接続し、サンプル回路S11
の出力を、スイッチSW12、カップリングキャパシタ
ンスCC12を順次介してホールド回路H11に接続し
てなる。
【0011】サンプル回路S11は、3段直列のMOS
インバータINV11〜INV13(図5)の最終段出
力を、フィードバックキャパシタンスCf11を介して
初段入力に接続してなり、INV11〜INV13の増
幅性能により、良好な線形特性においてVinの反転
(電源電圧−Vin)がS11の出力に生じる。一方ホ
ールド回路H11は、S11と同様の3段直列のMOS
インバータINV11〜INV13(図5)の最終段出
力を、フィードバックキャパシタンスCf12を介して
初段入力に接続してなり、スイッチSW12を閉成する
と、S11の出力の反転、すなわちVinそのものがH
11の出力に生じる。
インバータINV11〜INV13(図5)の最終段出
力を、フィードバックキャパシタンスCf11を介して
初段入力に接続してなり、INV11〜INV13の増
幅性能により、良好な線形特性においてVinの反転
(電源電圧−Vin)がS11の出力に生じる。一方ホ
ールド回路H11は、S11と同様の3段直列のMOS
インバータINV11〜INV13(図5)の最終段出
力を、フィードバックキャパシタンスCf12を介して
初段入力に接続してなり、スイッチSW12を閉成する
と、S11の出力の反転、すなわちVinそのものがH
11の出力に生じる。
【0012】さらにサンプルホールド回路SH1は、キ
ャパシタンスCC11、CC12、Cf11、Cf12
のリフレッシュのために、スイッチSW13〜SW16
をそれぞれ有し、スイッチSW15、SW16を閉成す
るとキャパシタンスCf11、Cf12の両端に等しい
電位が印加されてリフレッシュが行われる。スイッチS
W13、SW14はCC11、CC12に基準電圧(こ
こではMOSドレイン電圧Vddの1/2の電圧Vdd
/2)を印加し、S11、H11の入力を基準電圧に戻
す。
ャパシタンスCC11、CC12、Cf11、Cf12
のリフレッシュのために、スイッチSW13〜SW16
をそれぞれ有し、スイッチSW15、SW16を閉成す
るとキャパシタンスCf11、Cf12の両端に等しい
電位が印加されてリフレッシュが行われる。スイッチS
W13、SW14はCC11、CC12に基準電圧(こ
こではMOSドレイン電圧Vddの1/2の電圧Vdd
/2)を印加し、S11、H11の入力を基準電圧に戻
す。
【0013】スイッチSW11とキャパシタンスCC1
1との間には、サンプル回路S11の電荷保持能力を高
めるための付加キャパシタンスCad11の一端が接続
され、Cad11の他端は基準電圧発生回路Gstdに
接続されている。一方、スイッチSW12とキャパシタ
ンスCC12との間には、ホールド回路H11の電荷保
持能力を高めるための付加キャパシタンスCad12の
一端が接続され、Cad12の他端は前記基準電圧発生
回路Gstdに接続されている。前記スイッチSW1
3、SW14が閉成されたときには、Cad11、Ca
d12は両端に等しい電荷が印加されて、リフレッシュ
される。
1との間には、サンプル回路S11の電荷保持能力を高
めるための付加キャパシタンスCad11の一端が接続
され、Cad11の他端は基準電圧発生回路Gstdに
接続されている。一方、スイッチSW12とキャパシタ
ンスCC12との間には、ホールド回路H11の電荷保
持能力を高めるための付加キャパシタンスCad12の
一端が接続され、Cad12の他端は前記基準電圧発生
回路Gstdに接続されている。前記スイッチSW1
3、SW14が閉成されたときには、Cad11、Ca
d12は両端に等しい電荷が印加されて、リフレッシュ
される。
【0014】サンプル信号Ss、ホールド信号Shはス
イッチSW11、SW12にそれぞれ入力され、Ssが
入力されたとき(ハイレベルになったとき)にSW11
は閉成され、Shが入力されたとき(ハイレベルになっ
たとき)にSW12は閉成される。Ss、Shは図9の
タイミングチャートに示すタイミングで入力され、これ
に呼応してサンプル回路S11の出力Ds1、ホールド
回路Dh1の出力が生じる。今Vinの値がaであった
ときに、Ssが入力されると、aはDs1として保持さ
れ、次にShが入力されると、aはホールド回路に転送
されてDh1として保持される。
イッチSW11、SW12にそれぞれ入力され、Ssが
入力されたとき(ハイレベルになったとき)にSW11
は閉成され、Shが入力されたとき(ハイレベルになっ
たとき)にSW12は閉成される。Ss、Shは図9の
タイミングチャートに示すタイミングで入力され、これ
に呼応してサンプル回路S11の出力Ds1、ホールド
回路Dh1の出力が生じる。今Vinの値がaであった
ときに、Ssが入力されると、aはDs1として保持さ
れ、次にShが入力されると、aはホールド回路に転送
されてDh1として保持される。
【0015】第1リフレッシュ信号Rf1は信号Rf1
1、Rf12よりなり、信号Rf11はスイッチSW1
5に入力され、信号Rf12はスイッチSW13に入力
されている。Rf1は複数回のサンプルホールドに対し
て1回という間欠的なタイミングでS11をリフレッシ
ュし、リフレッシュ終了と同時にSsが入力されてサン
プリングが開始される。Rf12はRf11と同時に入
力され(同時にハイレベルとなり)、Rf11の入力が
終了した後にやや時間をおいて入力終了となる。ここに
キャパシタンスCC11のリフレッシュを行うためには
両端の電位を一定に保持する必要があるが、Rf11、
RF12を同時に終了すると、過渡状態においてCC1
1に充電電圧が印加される可能性がある。Rf12の持
続はこの不測の充電を防止する上で有効である。
1、Rf12よりなり、信号Rf11はスイッチSW1
5に入力され、信号Rf12はスイッチSW13に入力
されている。Rf1は複数回のサンプルホールドに対し
て1回という間欠的なタイミングでS11をリフレッシ
ュし、リフレッシュ終了と同時にSsが入力されてサン
プリングが開始される。Rf12はRf11と同時に入
力され(同時にハイレベルとなり)、Rf11の入力が
終了した後にやや時間をおいて入力終了となる。ここに
キャパシタンスCC11のリフレッシュを行うためには
両端の電位を一定に保持する必要があるが、Rf11、
RF12を同時に終了すると、過渡状態においてCC1
1に充電電圧が印加される可能性がある。Rf12の持
続はこの不測の充電を防止する上で有効である。
【0016】第2リフレッシュ信号Rf2は信号Rf2
1、Rf22よりなり、信号Rf21はスイッチSW1
6に入力され、信号Rf22はスイッチSW14に入力
されている。Rf1は複数回のサンプルホールドに対し
て1回という間欠的なタイミングでH11をリフレッシ
ュし、リフレッシュ終了と同時にShが入力されてホー
ルディングが開始される。Rf22はRf21と同時に
入力され(同時にハイレベルとなり)、Rf21の入力
が終了した後にやや時間をおいて入力終了となる。ここ
にキャパシタンスCC12のリフレッシュを行うために
は両端の電位を一定に保持する必要があるが、Rf2
1、RF22を同時に終了すると、過渡状態においてC
C21に充電電圧が印加される可能性がある。Rf22
の持続はこの不測の充電を防止する上で有効である。
1、Rf22よりなり、信号Rf21はスイッチSW1
6に入力され、信号Rf22はスイッチSW14に入力
されている。Rf1は複数回のサンプルホールドに対し
て1回という間欠的なタイミングでH11をリフレッシ
ュし、リフレッシュ終了と同時にShが入力されてホー
ルディングが開始される。Rf22はRf21と同時に
入力され(同時にハイレベルとなり)、Rf21の入力
が終了した後にやや時間をおいて入力終了となる。ここ
にキャパシタンスCC12のリフレッシュを行うために
は両端の電位を一定に保持する必要があるが、Rf2
1、RF22を同時に終了すると、過渡状態においてC
C21に充電電圧が印加される可能性がある。Rf22
の持続はこの不測の充電を防止する上で有効である。
【0017】図3はサンプルホールド回路SH2を示す
ブロック図であり、SH1の出力をスイッチSW21、
カップリングキャパシタンスCC21を順次介して、サ
ンプル回路S21に接続し、サンプル回路S21の出力
を、スイッチSW22、カップリングキャパシタンスC
C22を順次介してホールド回路H21に接続してな
る。
ブロック図であり、SH1の出力をスイッチSW21、
カップリングキャパシタンスCC21を順次介して、サ
ンプル回路S21に接続し、サンプル回路S21の出力
を、スイッチSW22、カップリングキャパシタンスC
C22を順次介してホールド回路H21に接続してな
る。
【0018】サンプル回路S21は、3段直列のMOS
インバータINV11〜INV13(図5)の最終段出
力を、フィードバックキャパシタンスCf21を介して
初段入力に接続してなり、INV11〜INV13の増
幅性能により、良好な線形特性においてVinの反転
(電源電圧−Vin)がS21の出力に生じる。一方ホ
ールド回路H21は、S21と同様の3段直列のMOS
インバータINV11〜INV13(図5)の最終段出
力を、フィードバックキャパシタンスCf22を介して
初段入力に接続してなり、スイッチSW22を閉成する
と、S21の出力の反転、すなわちVinそのものがH
21の出力に生じる。
インバータINV11〜INV13(図5)の最終段出
力を、フィードバックキャパシタンスCf21を介して
初段入力に接続してなり、INV11〜INV13の増
幅性能により、良好な線形特性においてVinの反転
(電源電圧−Vin)がS21の出力に生じる。一方ホ
ールド回路H21は、S21と同様の3段直列のMOS
インバータINV11〜INV13(図5)の最終段出
力を、フィードバックキャパシタンスCf22を介して
初段入力に接続してなり、スイッチSW22を閉成する
と、S21の出力の反転、すなわちVinそのものがH
21の出力に生じる。
【0019】さらにサンプルホールド回路SH2は、キ
ャパシタンスCC21、CC22、Cf21、Cf22
のリフレッシュのために、スイッチSW23〜SW26
をそれぞれ有し、スイッチSW25、SW26を閉成す
るとキャパシタンスCf21、Cf22の両端に等しい
電位が印加されてリフレッシュが行われる。スイッチS
W23、SW24はCC21、CC22に基準電圧を印
加し、S21、H21の入力を基準電圧に戻す。
ャパシタンスCC21、CC22、Cf21、Cf22
のリフレッシュのために、スイッチSW23〜SW26
をそれぞれ有し、スイッチSW25、SW26を閉成す
るとキャパシタンスCf21、Cf22の両端に等しい
電位が印加されてリフレッシュが行われる。スイッチS
W23、SW24はCC21、CC22に基準電圧を印
加し、S21、H21の入力を基準電圧に戻す。
【0020】スイッチSW21とキャパシタンスCC2
1との間には、サンプル回路S21の電荷保持能力を高
めるための付加キャパシタンスCad21の一端が接続
され、Cad21の他端は基準電圧発生回路Gstdに
接続されている。一方、スイッチSW22とキャパシタ
ンスCC22との間には、ホールド回路H21の電荷保
持能力を高めるための付加キャパシタンスCad22の
一端が接続され、Cad22の他端は前記基準電圧発生
回路Gstdに接続されている。前記スイッチSW2
3、SW24が閉成されたときには、Cad21、Ca
d22は両端に等しい電荷が印加されて、リフレッシュ
される。
1との間には、サンプル回路S21の電荷保持能力を高
めるための付加キャパシタンスCad21の一端が接続
され、Cad21の他端は基準電圧発生回路Gstdに
接続されている。一方、スイッチSW22とキャパシタ
ンスCC22との間には、ホールド回路H21の電荷保
持能力を高めるための付加キャパシタンスCad22の
一端が接続され、Cad22の他端は前記基準電圧発生
回路Gstdに接続されている。前記スイッチSW2
3、SW24が閉成されたときには、Cad21、Ca
d22は両端に等しい電荷が印加されて、リフレッシュ
される。
【0021】サンプル信号SsはスイッチSW21、S
W22両者に入力され、Ssが入力されたときにSW2
1、SW22はともに閉成される。SH2は、SH1の
サンプルタイミングに同期して、SH1の出力を取込
み、出力Ds2として保持する。この出力のタイミング
は、図9に示すように、SH1のサンプリングに対して
1サンプルタイミング分遅延している。
W22両者に入力され、Ssが入力されたときにSW2
1、SW22はともに閉成される。SH2は、SH1の
サンプルタイミングに同期して、SH1の出力を取込
み、出力Ds2として保持する。この出力のタイミング
は、図9に示すように、SH1のサンプリングに対して
1サンプルタイミング分遅延している。
【0022】図4に示すようにマルチプレクサMUXに
は出力Dh1、Ds2および信号Rf22が入力され、
Rf22のハイ、ローの変化に呼応してDh1、Ds2
を択一的に出力するようになっている。MUXは一対の
MOSスイッチMS1、MS2を有し、Dh1、Ds2
はMS1、MS2にそれぞれ入力されている。MS1は
Rf22がローレベルのときに閉成され、MS2はRf
22がハイレベルのときに閉成される。各MOSスイッ
チはnMOSとpMOSを並列接続してなり、これらM
OSのゲートには逆極性の制御信号を入力する必要があ
る。そこでRf22はMOSインバータINV3に入力
され、正逆両極性の信号が生成されている。以上よりS
H1のホールド回路H11がリフレッシュされていると
きには、Ds2が最終出力DoutとしてMUXから出
力され、その後直ちにDh1に復帰する。その結果、図
9に示すように、最終出力Doutはリフレッシュノイ
ズの影響を受けることなく、連続的にVinを出力する
ことになる。
は出力Dh1、Ds2および信号Rf22が入力され、
Rf22のハイ、ローの変化に呼応してDh1、Ds2
を択一的に出力するようになっている。MUXは一対の
MOSスイッチMS1、MS2を有し、Dh1、Ds2
はMS1、MS2にそれぞれ入力されている。MS1は
Rf22がローレベルのときに閉成され、MS2はRf
22がハイレベルのときに閉成される。各MOSスイッ
チはnMOSとpMOSを並列接続してなり、これらM
OSのゲートには逆極性の制御信号を入力する必要があ
る。そこでRf22はMOSインバータINV3に入力
され、正逆両極性の信号が生成されている。以上よりS
H1のホールド回路H11がリフレッシュされていると
きには、Ds2が最終出力DoutとしてMUXから出
力され、その後直ちにDh1に復帰する。その結果、図
9に示すように、最終出力Doutはリフレッシュノイ
ズの影響を受けることなく、連続的にVinを出力する
ことになる。
【0023】図5に示すインバータINV11〜INV
13は、最終段インバータINV13の出力にローパス
特性を得るためのキャパシタンスCLが接続され、IN
V12とINV13の間に平衡レジスタンスR1、R2
が接続されている。これによってS11、S21、H1
1、S21の発振が防止されている。
13は、最終段インバータINV13の出力にローパス
特性を得るためのキャパシタンスCLが接続され、IN
V12とINV13の間に平衡レジスタンスR1、R2
が接続されている。これによってS11、S21、H1
1、S21の発振が防止されている。
【0024】スイッチSW11〜SW14、SW21〜
SW24は図6のように構成され、前記と同様のMOS
スイッチMS3の後段にダミートランジスタDT1を接
続してなり、MOSスイッチのnMOS、pMOSに対
応するためのインバータINV4が設けられている。
SW24は図6のように構成され、前記と同様のMOS
スイッチMS3の後段にダミートランジスタDT1を接
続してなり、MOSスイッチのnMOS、pMOSに対
応するためのインバータINV4が設けられている。
【0025】スイッチSW15、SW16、SW25、
SW26は図7のように構成され、前記と同様のMOS
スイッチMS4の後段にダミートランジスタDT2を接
続してなり、MOSスイッチのnMOS、pMOSに対
応するためのインバータINV5が設けられている。
SW26は図7のように構成され、前記と同様のMOS
スイッチMS4の後段にダミートランジスタDT2を接
続してなり、MOSスイッチのnMOS、pMOSに対
応するためのインバータINV5が設けられている。
【0026】前記基準電圧発生回路Gstdは図8のよ
うに構成され、図5の3段インバータの最終段出力をフ
ィードバックキャパシタンスCF3を介して初段入力に
フィードバックしてなり、さらに図7のスイッチSW3
によって3段インバータの入出力が直接接続されてい
る。これによってINV6の出力は安定な動作点Vdd
/2に収束し、常にVdd/2を出力することになる。
この場合CF3はINV6の発振防止に寄与する。
うに構成され、図5の3段インバータの最終段出力をフ
ィードバックキャパシタンスCF3を介して初段入力に
フィードバックしてなり、さらに図7のスイッチSW3
によって3段インバータの入出力が直接接続されてい
る。これによってINV6の出力は安定な動作点Vdd
/2に収束し、常にVdd/2を出力することになる。
この場合CF3はINV6の発振防止に寄与する。
【0027】
【発明の効果】前述のとおり、本発明に係るサンプルホ
ールド回路は、1対のサンプルホールド回路を設けると
ともにこれらサンプルホールド回路の出力をマルチプレ
クサによって選択するものであり、第1のサンプルホー
ルド回路のリフレッシュを行っているときには第2のサ
ンプルホールド回路の出力を採用するので、リフレッシ
ュノイズを防止し得るという優れた効果を有する。
ールド回路は、1対のサンプルホールド回路を設けると
ともにこれらサンプルホールド回路の出力をマルチプレ
クサによって選択するものであり、第1のサンプルホー
ルド回路のリフレッシュを行っているときには第2のサ
ンプルホールド回路の出力を採用するので、リフレッシ
ュノイズを防止し得るという優れた効果を有する。
【図1】本発明に係る、サンプルホールド回路の1実施
例を示すブロック図である。
例を示すブロック図である。
【図2】同実施例における第1サンプルホールド回路を
示すブロック図である。
示すブロック図である。
【図3】同実施例における第2サンプルホールド回路を
示すブロック図である。
示すブロック図である。
【図4】同実施例におけるマルリプレクサを示す回路図
である。
である。
【図5】同実施例におけるインバータを示す回路図であ
る。
る。
【図6】同実施例における第1スイッチを示す回路図で
ある。
ある。
【図7】同実施例における第2スイッチを示す回路図で
ある。
ある。
【図8】同実施例における基準電圧発生回路を示すブロ
ック図である。
ック図である。
【図9】同実施例の動作を示すタイミングチャートであ
る。
る。
【図10】従来のサンプルホールド回路を示す回路図で
ある。
ある。
Cad11、Cad12、Cad21、Cad2
2...付加キャパシタンス CC1、CC2、CC11、CC12...カップリン
グキャパシタンス CF11、CF12、CF21、CF22、CF
3...フィードバックキャパシタンス Ds1、Dh1、Ds2、Dout...出力 DT1、DT2...ダミートランジスタ H1、H11、H21...ホールド回路 INV1、INV2、INV11、INV12、INV
13、INV3、INV4、INV5、INV6...
MOSインバータ MS1、MS2、MS3、MS4...MOSスイッチ MUX...マルチプレクサ S1、S11、S12、S21...サンプル回路 Sh...ホールド信号 SH1...第1サンプルホールド回路 SH2...第2サンプルホールド回路 Ss...サンプル信号 SW1、SW2、SW3、SW11、SW12...ス
イッチ R1、R2...平衡レジスタンス Rf1 ...第1リフレッシュ信号 Rf11、Rf12...信号 Rf2...第2リフレッシュ信号 Rf21、Rf22...信号 Vin...入力電圧
2...付加キャパシタンス CC1、CC2、CC11、CC12...カップリン
グキャパシタンス CF11、CF12、CF21、CF22、CF
3...フィードバックキャパシタンス Ds1、Dh1、Ds2、Dout...出力 DT1、DT2...ダミートランジスタ H1、H11、H21...ホールド回路 INV1、INV2、INV11、INV12、INV
13、INV3、INV4、INV5、INV6...
MOSインバータ MS1、MS2、MS3、MS4...MOSスイッチ MUX...マルチプレクサ S1、S11、S12、S21...サンプル回路 Sh...ホールド信号 SH1...第1サンプルホールド回路 SH2...第2サンプルホールド回路 Ss...サンプル信号 SW1、SW2、SW3、SW11、SW12...ス
イッチ R1、R2...平衡レジスタンス Rf1 ...第1リフレッシュ信号 Rf11、Rf12...信号 Rf2...第2リフレッシュ信号 Rf21、Rf22...信号 Vin...入力電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内
Claims (5)
- 【請求項1】 入力電圧、サンプル信号、ホールド信
号、第1リフレッシュ信号、第2リフレッシュ信号が接
続され、前記サンプル信号によって前記入力電圧をサン
プリングし、前記ホールド信号によってサンプリングさ
れた入力電圧を転送してホールディングし、前記第1リ
フレッシュ信号が所定の頻度でサンプル信号の直前に入
力されサンプリングのためのリフレシュを行い、前記第
2リフレシュ信号が所定の頻度で前記ホールド信号の直
前に入力されてホールディングのためのリフレシュを行
うようになっている第1サンプルホールド回路と;この
前記第1サンプルホールド回路の出力、前記サンプル信
号、前記第1リフレシュ信号が接続され、前記サンプル
信号によって第1サンプルホールド回路の出力をサンプ
リングおよびホールディングし、前記第1リフレシュ信
号が所定の頻度で前記ホールド信号直前に入力されて、
サンプリングおよびホールディングのためのリフレシュ
を行うようになっている第2サンプルホールド回路と;
前記第1、第2サンプルホールド回路の出力が入力さ
れ、前記第2リフレシュ信号が第1サンプルホールド回
路に入力されたときには、第2サンプルホールド回路の
出力を選択し、その他のときに第1サンプルホールド回
路の出力を選択するマルチプレクサと;を備えているサ
ンプルホールド回路。 - 【請求項2】 第1サンプルホールド回路は:奇数段
の直列なMOSインバータの入出力を第1フィードバッ
クキャパシタンスにより接続してなる第1サンプル回路
と;この第1サンプル回路に第1カップリングキャパシ
タンスを介して入力電圧を接続する第1スイッチと;前
記第1サンプル回路の出力に接続された第2スイッチ
と、 この第2スイッチの出力に接続された第2カップリング
キャパシタンスと;奇数段の直列なMOSインバータの
入出力を第2フィードバックキャパシタンスにより接続
してなる第1ホールド回路と;前記第2カップリングキ
ャパシタンスの出力をこの第1ホールド回路に接続する
第2カップリングキャパシタンスと;を備え、 前記第1スイッチは前記サンプル信号によって閉成さ
れ、前記第2スイッチはホールド信号によって閉成さ
れ、前記第1サンプル回路は前記第1リフレシュ信号に
よって電荷除去によるリフレシュが行われ、前記第1ホ
ールド回路は第2リフレシュ信号によって電荷除去によ
るリフレシュが行われるようになっていることを特徴と
する請求項1に記載のサンプルホールド回路。 - 【請求項3】 第2サンプルホールド回路は:奇数段
の直列なMOSインバータの入出力を第3フィードバッ
クキャパシタンスにより接続してなる第2サンプル回路
と;この第2サンプル回路に第3カップリングキャパシ
タンスを介して第1サンプルホールド回路の出力を接続
する第3スイッチと;奇数段の直列なMOSインバータ
の入出力を第4フィードバックキャパシタンスにより接
続してなる第2ホールド回路と;前記第2サンプル回路
の出力をこの第2ホールド回路の入力に接続する第4カ
ップリングキャパシタンスと;を備え、 前記第3スイッチは前記サンプル信号によって閉成さ
れ、前記第2サンプル回路および第2ホールド回路は前
記第1リフレシュ信号によって電荷除去によるリフレシ
ュが行われるようになっていることを特徴とする請求項
1に記載のサンプルホールド回路。 - 【請求項4】 第1、第2リフレシュ信号は、電荷除
去の期間を与える第1信号と、電荷除去後の待機期間を
与える第2信号とよりなることを特徴とする請求項1記
載のサンプルホールド回路。 - 【請求項5】 第2サンプル回路と第4カップリング
キャパシタンスと間に第4スイッチが接続され、この第
4スイッチはサンプル信号によって閉成されることを特
徴とする請求項3記載のサンプルホールド回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6205978A JPH0850797A (ja) | 1994-08-08 | 1994-08-08 | サンプルホールド回路 |
EP95112410A EP0696804B1 (en) | 1994-08-08 | 1995-08-07 | Sampling and holding circuit |
DE69521245T DE69521245T2 (de) | 1994-08-08 | 1995-08-07 | Abtast- und Halterschaltung |
US08/512,317 US5606274A (en) | 1994-08-08 | 1995-08-08 | Sampling and holding circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6205978A JPH0850797A (ja) | 1994-08-08 | 1994-08-08 | サンプルホールド回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0850797A true JPH0850797A (ja) | 1996-02-20 |
Family
ID=16515874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6205978A Pending JPH0850797A (ja) | 1994-08-08 | 1994-08-08 | サンプルホールド回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0850797A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6393034B1 (en) | 1999-01-26 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Laser apparatus and laser processing apparatus |
-
1994
- 1994-08-08 JP JP6205978A patent/JPH0850797A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6393034B1 (en) | 1999-01-26 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Laser apparatus and laser processing apparatus |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050712 |