JPH0850568A - コンピュータシステムおよびバスインタフェース装置を動作する方法 - Google Patents
コンピュータシステムおよびバスインタフェース装置を動作する方法Info
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- JPH0850568A JPH0850568A JP7121281A JP12128195A JPH0850568A JP H0850568 A JPH0850568 A JP H0850568A JP 7121281 A JP7121281 A JP 7121281A JP 12128195 A JP12128195 A JP 12128195A JP H0850568 A JPH0850568 A JP H0850568A
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- bus
- address
- bus interface
- cycle
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/404—Coupling between buses using bus bridges with address mapping
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 外部マスタのバスサイクルの間、改良された
アドレスデコード方法を採用する集積プロセッサを提供
する。 【構成】 外部PCIマスタは、アドレス信号をPCI
バスにアサートすることにより、サイクル(メモリまた
は入出力のいずれか)をPCIバスで開始できる。バス
インタフェース装置はアドレス信号をCPUローカルバ
スに転送する。メモリまたは入出力制御装置内のデコー
ド論理は、アドレス信号をデコードし、アドレスがそれ
ぞれの制御装置のアドレススペース内にマッピングされ
ているかどうかを決定する。もしアドレスがそれぞれの
制御装置のマッピングされたスペース内にあれば、装置
はヒット信号をアサートし、アドレスがCPUローカル
バスに位置付けられるデバイスにマッピングされている
ことをバスインタフェース装置に知らせる。
アドレスデコード方法を採用する集積プロセッサを提供
する。 【構成】 外部PCIマスタは、アドレス信号をPCI
バスにアサートすることにより、サイクル(メモリまた
は入出力のいずれか)をPCIバスで開始できる。バス
インタフェース装置はアドレス信号をCPUローカルバ
スに転送する。メモリまたは入出力制御装置内のデコー
ド論理は、アドレス信号をデコードし、アドレスがそれ
ぞれの制御装置のアドレススペース内にマッピングされ
ているかどうかを決定する。もしアドレスがそれぞれの
制御装置のマッピングされたスペース内にあれば、装置
はヒット信号をアサートし、アドレスがCPUローカル
バスに位置付けられるデバイスにマッピングされている
ことをバスインタフェース装置に知らせる。
Description
【0001】
【発明の分野】この発明はコンピュータシステム内での
アドレスのデコードに関し、より特定的には、アドレス
デコードを1つのロケーションに統合し、アドレスデコ
ードのために必要とされる回路を減少させ、したがって
必要とされるオンチップのスペースを減少させるための
方法および装置に関する。
アドレスのデコードに関し、より特定的には、アドレス
デコードを1つのロケーションに統合し、アドレスデコ
ードのために必要とされる回路を減少させ、したがって
必要とされるオンチップのスペースを減少させるための
方法および装置に関する。
【0002】
【関連技術の説明】コンピュータシステム設計は、構成
部品のサイズの減少に加えて、性能の向上を強調し続け
ている。コンピュータシステムの様々な構成部品のサイ
ズを減少させ、様々な論理素子をシングルチップに統合
することにより、構成部品間の距離が減少し、したがっ
て伝搬遅延が低減してシステムの性能が向上することが
可能となる。現在のマイクロプロセッサを基本としたア
ーキテクチャにおいては、システムの性能を改良する上
で、メモリおよび入出力スペースの高速かつ効率的なデ
コードがますます重要となっている。
部品のサイズの減少に加えて、性能の向上を強調し続け
ている。コンピュータシステムの様々な構成部品のサイ
ズを減少させ、様々な論理素子をシングルチップに統合
することにより、構成部品間の距離が減少し、したがっ
て伝搬遅延が低減してシステムの性能が向上することが
可能となる。現在のマイクロプロセッサを基本としたア
ーキテクチャにおいては、システムの性能を改良する上
で、メモリおよび入出力スペースの高速かつ効率的なデ
コードがますます重要となっている。
【0003】IBM互換コンピュータ(すなわち産業標
準PCアーキテクチャを利用するコンピュータ)に対し
ては、システムメモリスペースおよび入出力スペース
は、いくつかの物理デバイスにわたって分散しているか
もしれない。IBM互換コンピュータは、既存のハード
ウェアおよびソフトウェアとの後方互換性を維持するた
めに、メモリおよび入出力スペースのマッピングに関し
ては、複雑な発展の経路を辿ってきた。この複雑な発展
の過程の結果として、IBM互換コンピュータには、メ
モリおよび入出力スペース全体にわたって分散する数多
くの独立したアドレスのデコードが必要である。さらに
複雑なのは、物理デバイスへのアドレスのマッピングは
典型的に、製品の開発中に設定されるのではなく、むし
ろアドレスのマッピングは、デバイスの追加または除去
に伴い変化するエンドユーザのハードウェア構成次第だ
ということである。したがって、IBM互換コンピュー
タにおいては、メモリおよび入出力スペースデコード論
理は、数多くのソフトウェアプログラム可能な構成のレ
ジスタを必要とし、非常に多くの独立したアドレス領域
のデコードを含む。これには多数の回路が必要であり、
したがって、チップダイ上で大きな領域を占めることに
なる。
準PCアーキテクチャを利用するコンピュータ)に対し
ては、システムメモリスペースおよび入出力スペース
は、いくつかの物理デバイスにわたって分散しているか
もしれない。IBM互換コンピュータは、既存のハード
ウェアおよびソフトウェアとの後方互換性を維持するた
めに、メモリおよび入出力スペースのマッピングに関し
ては、複雑な発展の経路を辿ってきた。この複雑な発展
の過程の結果として、IBM互換コンピュータには、メ
モリおよび入出力スペース全体にわたって分散する数多
くの独立したアドレスのデコードが必要である。さらに
複雑なのは、物理デバイスへのアドレスのマッピングは
典型的に、製品の開発中に設定されるのではなく、むし
ろアドレスのマッピングは、デバイスの追加または除去
に伴い変化するエンドユーザのハードウェア構成次第だ
ということである。したがって、IBM互換コンピュー
タにおいては、メモリおよび入出力スペースデコード論
理は、数多くのソフトウェアプログラム可能な構成のレ
ジスタを必要とし、非常に多くの独立したアドレス領域
のデコードを含む。これには多数の回路が必要であり、
したがって、チップダイ上で大きな領域を占めることに
なる。
【0004】コンピュータシステムアーキテクチャにお
いて最近発達した点は、周辺構成部品相互接続(PC
I)バスを含め、様々なローカルバス標準を採用したこ
とである。IBM互換コンピュータ内にPCIバスを採
用するには、CPUローカルバスをPCIバスに接続す
る、PCIブリッジと称される論理ユニットが必要であ
る。PCIブリッジは、CPUローカルバスからPCI
バスへ、およびその反対への、様々なバスサイクルの転
送を調整する。コンピュータシステムはまた典型的に、
CPUローカルバスを介してマイクロプロセッサに接続
されたメモリ制御装置を含む。メモリ制御装置は、シス
テムメモリスペースにインタフェースを設ける。メモリ
制御装置もPCIブリッジも、アドレスデコード論理を
含み、所与のサイクルのアドレスが、CPUバス上に位
置付けられたメモリスペース内のロケーションに対応す
るか、またはPCIバス上に位置付けられたデバイスに
対応するかを決定する。しかしながら、このアドレスデ
コード論理に必要なダイスペースの量が大きいため、コ
ンピュータシステム内に組入れられるアドレスデコード
論理の量を低減する方法および装置が望まれる。アドレ
スデコード論理の量を低減することにより、それに対応
してダイサイズが減少し、したがって製造における歩留
りが向上しコストが削減される。アドレスデコード論理
の量を低減することにより、さらに、その他の構成部品
をシングルチップまたはダイに統合し、したがって、シ
ステムの性能を向上させることができる。
いて最近発達した点は、周辺構成部品相互接続(PC
I)バスを含め、様々なローカルバス標準を採用したこ
とである。IBM互換コンピュータ内にPCIバスを採
用するには、CPUローカルバスをPCIバスに接続す
る、PCIブリッジと称される論理ユニットが必要であ
る。PCIブリッジは、CPUローカルバスからPCI
バスへ、およびその反対への、様々なバスサイクルの転
送を調整する。コンピュータシステムはまた典型的に、
CPUローカルバスを介してマイクロプロセッサに接続
されたメモリ制御装置を含む。メモリ制御装置は、シス
テムメモリスペースにインタフェースを設ける。メモリ
制御装置もPCIブリッジも、アドレスデコード論理を
含み、所与のサイクルのアドレスが、CPUバス上に位
置付けられたメモリスペース内のロケーションに対応す
るか、またはPCIバス上に位置付けられたデバイスに
対応するかを決定する。しかしながら、このアドレスデ
コード論理に必要なダイスペースの量が大きいため、コ
ンピュータシステム内に組入れられるアドレスデコード
論理の量を低減する方法および装置が望まれる。アドレ
スデコード論理の量を低減することにより、それに対応
してダイサイズが減少し、したがって製造における歩留
りが向上しコストが削減される。アドレスデコード論理
の量を低減することにより、さらに、その他の構成部品
をシングルチップまたはダイに統合し、したがって、シ
ステムの性能を向上させることができる。
【0005】
【発明の概要】上記の問題の大部分は、この発明に従
う、バスインタフェース装置に対する改良されたアドレ
スデコードのための方法および装置により解決される。
1つの実施例において、プロセッサがCPUローカルバ
スを通してバスインタフェース装置に接続される。メモ
リ制御装置および入出力(I/O)制御装置がまた、C
PUローカルバスに接続される。メモリ制御装置および
入出力制御装置はそれぞれ、メモリスペースおよび入出
力スペースへのインタフェースとなる。バスインタフェ
ース装置は、PCIバスといった外部バスへのインタフ
ェースを与える。プロセッサ、メモリ制御装置、入出力
制御装置、およびバスインタフェース装置は、共通の半
導体ダイ上に製造されて集積プロセッサを形成してもよ
い。プロセッサが、所与のローカルバスサイクル(すな
わちメモリまたは入出力のいずれか)を開始するとき、
マイクロプロセッサは、アドレスバスにアドレスをアサ
ートし、またアドレスストローブ信号ADSをアサート
してローカルバスサイクルの開始を信号で知らせる。ア
ドレスが安定した後、メモリ制御装置および入出力制御
装置内のデコード論理により、アドレスがそれぞれ、メ
モリまたは入出力アドレススペースに方向付けられてい
るかどうかが決定される。もしそうであれば、それぞれ
の制御装置は、ヒット信号をアサートし、バスインタフ
ェース装置に現在のサイクルの宛先はCPUローカルバ
ス上にあるデバイスであることを知らせ、したがって、
バスインタフェース装置は外部PCIバスサイクルを開
始すべきでないことを告げる。その反対にもし、アドレ
スがメモリまたは入出力アドレススペースに方向付けら
れていないことが決定されれば(すなわちもしアドレス
がPCIバス上のスレーブデバイスに対応すれば)、そ
れぞれの制御装置はヒット信号をアサートしない。した
がって、ヒット信号がアサートされないため、バスイン
タフェース装置は、外部PCIバスで対応するサイクル
を開始し、PCIスレーブデバイスにアクセスする。
う、バスインタフェース装置に対する改良されたアドレ
スデコードのための方法および装置により解決される。
1つの実施例において、プロセッサがCPUローカルバ
スを通してバスインタフェース装置に接続される。メモ
リ制御装置および入出力(I/O)制御装置がまた、C
PUローカルバスに接続される。メモリ制御装置および
入出力制御装置はそれぞれ、メモリスペースおよび入出
力スペースへのインタフェースとなる。バスインタフェ
ース装置は、PCIバスといった外部バスへのインタフ
ェースを与える。プロセッサ、メモリ制御装置、入出力
制御装置、およびバスインタフェース装置は、共通の半
導体ダイ上に製造されて集積プロセッサを形成してもよ
い。プロセッサが、所与のローカルバスサイクル(すな
わちメモリまたは入出力のいずれか)を開始するとき、
マイクロプロセッサは、アドレスバスにアドレスをアサ
ートし、またアドレスストローブ信号ADSをアサート
してローカルバスサイクルの開始を信号で知らせる。ア
ドレスが安定した後、メモリ制御装置および入出力制御
装置内のデコード論理により、アドレスがそれぞれ、メ
モリまたは入出力アドレススペースに方向付けられてい
るかどうかが決定される。もしそうであれば、それぞれ
の制御装置は、ヒット信号をアサートし、バスインタフ
ェース装置に現在のサイクルの宛先はCPUローカルバ
ス上にあるデバイスであることを知らせ、したがって、
バスインタフェース装置は外部PCIバスサイクルを開
始すべきでないことを告げる。その反対にもし、アドレ
スがメモリまたは入出力アドレススペースに方向付けら
れていないことが決定されれば(すなわちもしアドレス
がPCIバス上のスレーブデバイスに対応すれば)、そ
れぞれの制御装置はヒット信号をアサートしない。した
がって、ヒット信号がアサートされないため、バスイン
タフェース装置は、外部PCIバスで対応するサイクル
を開始し、PCIスレーブデバイスにアクセスする。
【0006】外部PCIマスタは、PCIサイクルの開
始を示すFRAME信号とともにアドレス信号をPCI
バスにアサートすることにより、PCIバスでサイクル
(メモリまたは入出力のいずれか)を開始してもよい。
アドレスが安定した後、バスインタフェース装置はアド
レス信号をCPUローカルバスに転送する。しかしなが
ら、バスインタフェース装置は、このときにはアドレス
ストローブ信号ADSのアサートまたは駆動は行なわ
ず、したがってCPUローカルバスサイクルは開始され
ない。メモリまたは入出力制御装置内のデコード論理
が、それに応答してアドレス信号をデコードし、アドレ
スがそれぞれの制御装置のアドレススペース内にマッピ
ングされているかどうかを決定する。もしアドレスがそ
れぞれの制御装置のマッピングされたスペース内になけ
れば、制御装置はヒット信号をアサートせず、したがっ
てバスインタフェース装置は、対応するCPUローカル
バスサイクルを開始せず、PCIデバイス選択信号DE
VSELを駆動しない。したがってPCIバスサイクル
は通常どおりに進行してもよく、その場合は別のPCI
スレーブがデバイス選択DEVSEL信号をアサートし
サイクルに応答していることを示してもよく、そうでな
ければサイクルはPCIマスタにより打切られるだろ
う。もしアドレスがそれぞれの制御装置のマッピングさ
れたスペース内にあることが決定されれば、制御装置は
ヒット信号をアサートし、バスインタフェース装置に、
アドレスがCPUローカルバス上に位置付けられたデバ
イスにマッピングされていることを知らせる。バスイン
タフェース装置はしたがって、デバイス選択信号DEV
SELをアサートして現在のサイクルの実行を要求し、
対応するサイクル、メモリまたは入出力サイクルをCP
Uローカルバスで開始する。アドレスデコード方法およ
び装置の改良の結果として、バスインタフェース装置内
のアドレスデコード論理は排除され、したがって必要と
されるダイサイズが減少し、製造上の歩留りが向上し、
コストが削減される。
始を示すFRAME信号とともにアドレス信号をPCI
バスにアサートすることにより、PCIバスでサイクル
(メモリまたは入出力のいずれか)を開始してもよい。
アドレスが安定した後、バスインタフェース装置はアド
レス信号をCPUローカルバスに転送する。しかしなが
ら、バスインタフェース装置は、このときにはアドレス
ストローブ信号ADSのアサートまたは駆動は行なわ
ず、したがってCPUローカルバスサイクルは開始され
ない。メモリまたは入出力制御装置内のデコード論理
が、それに応答してアドレス信号をデコードし、アドレ
スがそれぞれの制御装置のアドレススペース内にマッピ
ングされているかどうかを決定する。もしアドレスがそ
れぞれの制御装置のマッピングされたスペース内になけ
れば、制御装置はヒット信号をアサートせず、したがっ
てバスインタフェース装置は、対応するCPUローカル
バスサイクルを開始せず、PCIデバイス選択信号DE
VSELを駆動しない。したがってPCIバスサイクル
は通常どおりに進行してもよく、その場合は別のPCI
スレーブがデバイス選択DEVSEL信号をアサートし
サイクルに応答していることを示してもよく、そうでな
ければサイクルはPCIマスタにより打切られるだろ
う。もしアドレスがそれぞれの制御装置のマッピングさ
れたスペース内にあることが決定されれば、制御装置は
ヒット信号をアサートし、バスインタフェース装置に、
アドレスがCPUローカルバス上に位置付けられたデバ
イスにマッピングされていることを知らせる。バスイン
タフェース装置はしたがって、デバイス選択信号DEV
SELをアサートして現在のサイクルの実行を要求し、
対応するサイクル、メモリまたは入出力サイクルをCP
Uローカルバスで開始する。アドレスデコード方法およ
び装置の改良の結果として、バスインタフェース装置内
のアドレスデコード論理は排除され、したがって必要と
されるダイサイズが減少し、製造上の歩留りが向上し、
コストが削減される。
【0007】概して、この発明は、システムメモリ、シ
ステムメモリに結合されたメモリ制御装置、ローカルバ
スを介してメモリ制御装置に結合されたバスインタフェ
ース装置、および第2のバスを介してバスインタフェー
ス装置に結合された周辺デバイスを含む、コンピュータ
システムを意図する。周辺デバイスは、メモリサイクル
を第2のバスで実行することができ、バスインタフェー
ス装置は、メモリサイクルが周辺デバイスにより実行さ
れているときアドレス信号を第2のバスからローカルバ
スに与えることができる。メモリ制御装置は、アドレス
信号をデコードし、アドレス信号がシステムメモリ内の
アドレスロケーションに対応するかどうかを示す制御信
号をバスインタフェース装置に与えることができる。そ
れに応答してバスインタフェース装置は、もし制御信号
がアドレス信号がシステムメモリ内のアドレスロケーシ
ョンに対応することを示せば、第2のバスでのメモリサ
イクルに対応する、対応するサイクルをローカルバスで
開始することができる。
ステムメモリに結合されたメモリ制御装置、ローカルバ
スを介してメモリ制御装置に結合されたバスインタフェ
ース装置、および第2のバスを介してバスインタフェー
ス装置に結合された周辺デバイスを含む、コンピュータ
システムを意図する。周辺デバイスは、メモリサイクル
を第2のバスで実行することができ、バスインタフェー
ス装置は、メモリサイクルが周辺デバイスにより実行さ
れているときアドレス信号を第2のバスからローカルバ
スに与えることができる。メモリ制御装置は、アドレス
信号をデコードし、アドレス信号がシステムメモリ内の
アドレスロケーションに対応するかどうかを示す制御信
号をバスインタフェース装置に与えることができる。そ
れに応答してバスインタフェース装置は、もし制御信号
がアドレス信号がシステムメモリ内のアドレスロケーシ
ョンに対応することを示せば、第2のバスでのメモリサ
イクルに対応する、対応するサイクルをローカルバスで
開始することができる。
【0008】この発明はさらに、入出力スペースへのデ
ータの転送を制御するための入出力制御装置を含むコン
ピュータシステムを意図し、バスインタフェース装置は
ローカルバスを介して入出力制御装置に結合され、周辺
デバイスは第2のバスを介してバスインタフェース装置
に結合される。周辺デバイスは、入出力サイクルを第2
のバスで実行することができ、バスインタフェース装置
は、入出力サイクルが周辺デバイスにより実行されてい
るとき、アドレス信号を第2のバスからローカルバスに
与えることができる。入出力制御装置は、アドレス信号
をデコードし、アドレス信号が入出力スペース内のアド
レスロケーションに対応するかどうかを示す制御信号を
バスインタフェース装置に与えることができる。それに
応答してバスインタフェース装置は、もし制御信号がア
ドレス信号が入出力スペース内のアドレスロケーション
に対応することを示せば、第2のバスでの入出力サイク
ルに対応する、対応するサイクルをローカルバスで開始
することができる。
ータの転送を制御するための入出力制御装置を含むコン
ピュータシステムを意図し、バスインタフェース装置は
ローカルバスを介して入出力制御装置に結合され、周辺
デバイスは第2のバスを介してバスインタフェース装置
に結合される。周辺デバイスは、入出力サイクルを第2
のバスで実行することができ、バスインタフェース装置
は、入出力サイクルが周辺デバイスにより実行されてい
るとき、アドレス信号を第2のバスからローカルバスに
与えることができる。入出力制御装置は、アドレス信号
をデコードし、アドレス信号が入出力スペース内のアド
レスロケーションに対応するかどうかを示す制御信号を
バスインタフェース装置に与えることができる。それに
応答してバスインタフェース装置は、もし制御信号がア
ドレス信号が入出力スペース内のアドレスロケーション
に対応することを示せば、第2のバスでの入出力サイク
ルに対応する、対応するサイクルをローカルバスで開始
することができる。
【0009】この発明はさらに、ローカルバスと第2の
バスとの間にインタフェースを設けるバスインタフェー
ス装置を動作するための方法を意図し、メモリ制御装置
はローカルバスに結合され、周辺デバイスは第2のバス
に結合される。この方法は、メモリサイクルを第2のバ
スで開始するステップと、メモリサイクルに関連するア
ドレス信号をバスインタフェース装置を通してローカル
バスに与えるステップと、アドレス信号をローカルバス
にデコードするステップと、もしアドレス信号がメモリ
制御装置に結合されたシステムメモリ内のアドレスロケ
ーションに対応すれば、制御信号をアサートするステッ
プとを含む。この方法は、もし制御信号がアサートされ
れば、バスインタフェース装置に呼びかけて対応するメ
モリサイクルをローカルバスで開始させるさらなるステ
ップを含む。
バスとの間にインタフェースを設けるバスインタフェー
ス装置を動作するための方法を意図し、メモリ制御装置
はローカルバスに結合され、周辺デバイスは第2のバス
に結合される。この方法は、メモリサイクルを第2のバ
スで開始するステップと、メモリサイクルに関連するア
ドレス信号をバスインタフェース装置を通してローカル
バスに与えるステップと、アドレス信号をローカルバス
にデコードするステップと、もしアドレス信号がメモリ
制御装置に結合されたシステムメモリ内のアドレスロケ
ーションに対応すれば、制御信号をアサートするステッ
プとを含む。この方法は、もし制御信号がアサートされ
れば、バスインタフェース装置に呼びかけて対応するメ
モリサイクルをローカルバスで開始させるさらなるステ
ップを含む。
【0010】この発明は最後に、ローカルバスと第2の
バスとの間にインタフェースを設けるバスインタフェー
ス装置を動作するための方法を含み、入出力制御装置は
ローカルバスに結合され、周辺デバイスは第2のバスに
結合される。この方法は、入出力サイクルを第2のバス
で開始するステップと、入出力サイクルに関連するアド
レス信号をバスインタフェース装置を通してローカルバ
スに与えるステップと、アドレス信号をローカルバスに
デコードするステップと、もしアドレス信号が入出力制
御装置と関連する入出力スペース内のアドレスロケーシ
ョンに対応すれば、制御信号をアサートするステップと
を含む。この発明は、もし制御信号がアサートされれ
ば、バスインタフェース装置に呼びかけて対応する入出
力サイクルをローカルバスで開始させるさらなるステッ
プを含む。
バスとの間にインタフェースを設けるバスインタフェー
ス装置を動作するための方法を含み、入出力制御装置は
ローカルバスに結合され、周辺デバイスは第2のバスに
結合される。この方法は、入出力サイクルを第2のバス
で開始するステップと、入出力サイクルに関連するアド
レス信号をバスインタフェース装置を通してローカルバ
スに与えるステップと、アドレス信号をローカルバスに
デコードするステップと、もしアドレス信号が入出力制
御装置と関連する入出力スペース内のアドレスロケーシ
ョンに対応すれば、制御信号をアサートするステップと
を含む。この発明は、もし制御信号がアサートされれ
ば、バスインタフェース装置に呼びかけて対応する入出
力サイクルをローカルバスで開始させるさらなるステッ
プを含む。
【0011】この発明には様々な修正および代替形が適
用されやいすが、特定的な実施例が図面により例示さ
れ、以下で詳細に述べられる。しかしながら、図面およ
び詳細な説明は、この発明を開示された特定の形式に限
定することを意図するものではなく、反対に、前掲の特
許請求の範囲により規定されたこの発明の精神および範
囲内のすべての修正、等価物および代替形を含むことを
意図するものであることを理解されたい。
用されやいすが、特定的な実施例が図面により例示さ
れ、以下で詳細に述べられる。しかしながら、図面およ
び詳細な説明は、この発明を開示された特定の形式に限
定することを意図するものではなく、反対に、前掲の特
許請求の範囲により規定されたこの発明の精神および範
囲内のすべての修正、等価物および代替形を含むことを
意図するものであることを理解されたい。
【0012】
【発明についての説明】次に図面を参照すれば、図1
は、内部バス107を介してバスインタフェース装置1
04およびメモリ制御装置106に結合された処理装置
102を含む、コンピュータシステム100の一部分の
ブロック図である。システムメモリ108がまた、メモ
リ制御装置106に結合されて示される。PCIターゲ
ット(スレーブ)デバイス110が、外部バス112を
介してバスインタフェース装置104の第2のポートに
結合される。
は、内部バス107を介してバスインタフェース装置1
04およびメモリ制御装置106に結合された処理装置
102を含む、コンピュータシステム100の一部分の
ブロック図である。システムメモリ108がまた、メモ
リ制御装置106に結合されて示される。PCIターゲ
ット(スレーブ)デバイス110が、外部バス112を
介してバスインタフェース装置104の第2のポートに
結合される。
【0013】処理装置102は、予め定められた命令セ
ットを実現するデータ処理装置である。処理装置102
は、たとえば80486モデルマイクロプロセッサを図
示するものである。
ットを実現するデータ処理装置である。処理装置102
は、たとえば80486モデルマイクロプロセッサを図
示するものである。
【0014】メモリ制御装置106は、内部バス107
で開始されるメモリサイクルに応答し、内部バス107
とシステムメモリ108との間のデータの転送を調整す
る。したがって、メモリ制御装置106は、内部アドレ
スデコーダ109を含み、外部バス112で実行されて
いる特定のメモリサイクルがシステムメモリ108のメ
モリロケーションに対応するかどうかを決定する。この
内部アドレスデコード回路は、従来の技術および構成に
従ってプログラム可能であってもよい。
で開始されるメモリサイクルに応答し、内部バス107
とシステムメモリ108との間のデータの転送を調整す
る。したがって、メモリ制御装置106は、内部アドレ
スデコーダ109を含み、外部バス112で実行されて
いる特定のメモリサイクルがシステムメモリ108のメ
モリロケーションに対応するかどうかを決定する。この
内部アドレスデコード回路は、従来の技術および構成に
従ってプログラム可能であってもよい。
【0015】図示された形式では、外部バス112はP
CI(周辺構成部品相互接続)バスである。しかしなが
ら、ISA(産業標準アーキテクチャ)およびEISA
(拡大産業標準アーキテクチャ)バスをその代わりとし
て採用できることが理解される。さらに、内部バス10
7は80486モデルCPUローカルバスであるが、シ
ステム次第で、その他のローカルバス標準をその代わり
として採用できる。
CI(周辺構成部品相互接続)バスである。しかしなが
ら、ISA(産業標準アーキテクチャ)およびEISA
(拡大産業標準アーキテクチャ)バスをその代わりとし
て採用できることが理解される。さらに、内部バス10
7は80486モデルCPUローカルバスであるが、シ
ステム次第で、その他のローカルバス標準をその代わり
として採用できる。
【0016】コンピュータシステム100の動作の間、
もし処理装置102がメモリサイクルを実行していれ
ば、処理装置102は有効アドレス信号で内部バス10
7のアドレスラインを駆動し、アドレスストローブ信号
ADSをアサートする。バスインタフェース装置104
およびメモリ制御装置106はそれに応答して、有効ア
ドレス信号をラッチする。メモリ制御装置106内のア
ドレスデコーダ109はしたがって、アドレス信号をデ
コードし、サイクルがシステムメモリ108内のメモリ
ロケーションに方向付けられているかどうかを決定す
る。メモリサイクルは読出サイクルまたは書込サイクル
のいずれかであり得ることを、当業者は理解するであろ
う。
もし処理装置102がメモリサイクルを実行していれ
ば、処理装置102は有効アドレス信号で内部バス10
7のアドレスラインを駆動し、アドレスストローブ信号
ADSをアサートする。バスインタフェース装置104
およびメモリ制御装置106はそれに応答して、有効ア
ドレス信号をラッチする。メモリ制御装置106内のア
ドレスデコーダ109はしたがって、アドレス信号をデ
コードし、サイクルがシステムメモリ108内のメモリ
ロケーションに方向付けられているかどうかを決定す
る。メモリサイクルは読出サイクルまたは書込サイクル
のいずれかであり得ることを、当業者は理解するであろ
う。
【0017】もしアドレス信号がシステムメモリ108
内のロケーションに対応すれば、メモリ制御装置106
は、ライン114を介してバスインタフェース装置10
4により受取られる、MEMHITとラベル付けられた
制御信号をアサートする。バスインタフェース装置10
4は、アドレスストローブ信号のアサーションの後ライ
ン114をサンプリングする。アサートされたMEMH
IT信号の検出に応答して、バスインタフェース装置1
04が外部バス112で対応するPCIバスサイクルを
行なうことが妨げられる。その代わりとしてメモリサイ
クルが、内部バス107を介してメモリ制御装置106
によりサービスされる。
内のロケーションに対応すれば、メモリ制御装置106
は、ライン114を介してバスインタフェース装置10
4により受取られる、MEMHITとラベル付けられた
制御信号をアサートする。バスインタフェース装置10
4は、アドレスストローブ信号のアサーションの後ライ
ン114をサンプリングする。アサートされたMEMH
IT信号の検出に応答して、バスインタフェース装置1
04が外部バス112で対応するPCIバスサイクルを
行なうことが妨げられる。その代わりとしてメモリサイ
クルが、内部バス107を介してメモリ制御装置106
によりサービスされる。
【0018】他方もし、メモリアドレスがシステムメモ
リ108内のロケーションに対応しなければ、メモリ制
御装置106は、MEMHIT信号をデアサートする。
したがって、アドレスストローブ信号がアサートされた
後バスインタフェース装置がライン114をサンプリン
グし、MEMHIT信号がデアサートされたことを検出
したとき、バスインタフェース装置104は、外部バス
112で対応するメモリサイクルを開始する。PCI型
バスに対し、外部バス112でのサイクルの開始は、P
CIフレーム信号のアサーションにより表わされ、一方
同時に有効アドレスでPCIアドレス信号を駆動する。
内部バス107と外部バス112との間のデータのハン
ドシェイクおよび転送は、その後従来の態様で進行す
る。
リ108内のロケーションに対応しなければ、メモリ制
御装置106は、MEMHIT信号をデアサートする。
したがって、アドレスストローブ信号がアサートされた
後バスインタフェース装置がライン114をサンプリン
グし、MEMHIT信号がデアサートされたことを検出
したとき、バスインタフェース装置104は、外部バス
112で対応するメモリサイクルを開始する。PCI型
バスに対し、外部バス112でのサイクルの開始は、P
CIフレーム信号のアサーションにより表わされ、一方
同時に有効アドレスでPCIアドレス信号を駆動する。
内部バス107と外部バス112との間のデータのハン
ドシェイクおよび転送は、その後従来の態様で進行す
る。
【0019】次に図2を参照すれば、PCIマスタデバ
イス202がメモリサイクルを開始するときのアドレス
デコード方式を図示する、コンピュータシステム200
の一部分を示すブロック図である。簡潔化および明確化
のため、図1の回路部分に対応する回路部分は同じ番号
が付けられている。
イス202がメモリサイクルを開始するときのアドレス
デコード方式を図示する、コンピュータシステム200
の一部分を示すブロック図である。簡潔化および明確化
のため、図1の回路部分に対応する回路部分は同じ番号
が付けられている。
【0020】PCIマスタ202がメモリサイクルを開
始するとき、外部バス112は有効アドレスで駆動さ
れ、PCIフレーム信号がアサートされる。それに応答
してバスインタフェース装置104が、有効アドレス信
号で内部バス107の対応するアドレスラインを駆動す
る。しかしながら、バスインタフェース装置104はこ
のときアドレスストローブ信号をアサートしない。有効
アドレス信号に応答して、メモリ制御装置106のアド
レスデコーダ109は、アドレス信号がシステムメモリ
108内のアドレスロケーションに対応するかどうかを
決定する。もしアドレスがシステムメモリ108に含ま
れていなければ、メモリ制御装置106はライン114
にMEMHIT信号をアサートしない。結果として、バ
スインタフェース装置104はデバイス選択信号DEV
SELをアサートせず、PCIバスサイクルは通常どお
りに進行する。すなわち、別のPCIスレーブがDEV
SEL信号をアサートし得るか、またはサイクルがPC
Iマスタ202により打ち切られるかいずれかである。
始するとき、外部バス112は有効アドレスで駆動さ
れ、PCIフレーム信号がアサートされる。それに応答
してバスインタフェース装置104が、有効アドレス信
号で内部バス107の対応するアドレスラインを駆動す
る。しかしながら、バスインタフェース装置104はこ
のときアドレスストローブ信号をアサートしない。有効
アドレス信号に応答して、メモリ制御装置106のアド
レスデコーダ109は、アドレス信号がシステムメモリ
108内のアドレスロケーションに対応するかどうかを
決定する。もしアドレスがシステムメモリ108に含ま
れていなければ、メモリ制御装置106はライン114
にMEMHIT信号をアサートしない。結果として、バ
スインタフェース装置104はデバイス選択信号DEV
SELをアサートせず、PCIバスサイクルは通常どお
りに進行する。すなわち、別のPCIスレーブがDEV
SEL信号をアサートし得るか、またはサイクルがPC
Iマスタ202により打ち切られるかいずれかである。
【0021】もしアドレスがシステムメモリ108に含
まれれば、メモリ制御装置106はMEMHIT信号を
アサートし、アドレスがシステムメモリ108内にマッ
ピングされていることをバスインタフェース装置104
に知らせる。それに応答して、バスインタフェース装置
104はPCI DEVSEL信号をアサートし、現在
のサイクルを要求し、バスインタフェース装置104
は、アドレスストローブ信号をアサートすることによ
り、内部バス107で対応するメモリサイクルを開始す
る。その後、内部バスサイクルもPCIバスサイクルも
従来の態様で進行する。
まれれば、メモリ制御装置106はMEMHIT信号を
アサートし、アドレスがシステムメモリ108内にマッ
ピングされていることをバスインタフェース装置104
に知らせる。それに応答して、バスインタフェース装置
104はPCI DEVSEL信号をアサートし、現在
のサイクルを要求し、バスインタフェース装置104
は、アドレスストローブ信号をアサートすることによ
り、内部バス107で対応するメモリサイクルを開始す
る。その後、内部バスサイクルもPCIバスサイクルも
従来の態様で進行する。
【0022】図1および2のバスインタフェース装置1
04はまた、バーストサイクルのデータ転送をサポート
し得ることに注目されたい。バスインタフェース装置1
04は、所与のバーストサイクルの間ただ一度だけME
MHITラインをサンプリングし、サイクルがシステム
メモリ108のアドレスに対応するかどうかを決定する
ように構成されてもよい。しかしながら、もしバースト
サイクルがページの境界(すなわち1つの実施例におい
ては、システムメモリ108のページの境界は16k間
隔で生じる)を超えれば、バスインタフェース装置10
4は、MEMHIT信号を再サンプリングすることを要
求されるかもしれない。さらには、PCIマスタ202
により実行される所与のバーストサイクルの間にMEM
HIT信号が最初にアサートされ、もしシステムメモリ
108のページの境界を超える際にMEMHIT信号が
デアサートされれば、バスインタフェース装置104
は、外部バス112でPCI再試行信号をアサートする
ことが要求されるかもしれない。再試行信号に応答し
て、PCIマスタ202は、効果的に停止された点でバ
ーストサイクルを再開し、バスインタフェース装置10
4はもはやサイクルを内部バス107に転送しない(す
なわち、MEMHIT信号がもはやアサートされないた
め)だろう。
04はまた、バーストサイクルのデータ転送をサポート
し得ることに注目されたい。バスインタフェース装置1
04は、所与のバーストサイクルの間ただ一度だけME
MHITラインをサンプリングし、サイクルがシステム
メモリ108のアドレスに対応するかどうかを決定する
ように構成されてもよい。しかしながら、もしバースト
サイクルがページの境界(すなわち1つの実施例におい
ては、システムメモリ108のページの境界は16k間
隔で生じる)を超えれば、バスインタフェース装置10
4は、MEMHIT信号を再サンプリングすることを要
求されるかもしれない。さらには、PCIマスタ202
により実行される所与のバーストサイクルの間にMEM
HIT信号が最初にアサートされ、もしシステムメモリ
108のページの境界を超える際にMEMHIT信号が
デアサートされれば、バスインタフェース装置104
は、外部バス112でPCI再試行信号をアサートする
ことが要求されるかもしれない。再試行信号に応答し
て、PCIマスタ202は、効果的に停止された点でバ
ーストサイクルを再開し、バスインタフェース装置10
4はもはやサイクルを内部バス107に転送しない(す
なわち、MEMHIT信号がもはやアサートされないた
め)だろう。
【0023】図1および2を参照して先に述べた方式と
同様のアドレスデコード方式を、PCIターゲットへの
入出力サイクルの間およびPCIマスタの入出力サイク
ルの間に採用してもよい。このようなアドレスデコード
方式を実現するコンピュータシステムの部分は、図3お
よび4に示されている。簡潔化のため、図1および2の
回路部分に対応する回路部分は、同じ番号が付けられて
いる。
同様のアドレスデコード方式を、PCIターゲットへの
入出力サイクルの間およびPCIマスタの入出力サイク
ルの間に採用してもよい。このようなアドレスデコード
方式を実現するコンピュータシステムの部分は、図3お
よび4に示されている。簡潔化のため、図1および2の
回路部分に対応する回路部分は、同じ番号が付けられて
いる。
【0024】図3を参照すれば、内部バス107に結合
された入出力制御装置302を含む、コンピュータシス
テム300の一部分が示されている。コンピュータシス
テム300の動作の間、もし処理装置102が入出力サ
イクルを実行すれば、処理装置102は、有効アドレス
信号で内部バス107のアドレスラインを駆動し、アド
レスストローブ信号ADSをアサートする。それに応答
して、バスインタフェース装置104および入出力制御
装置302は、有効アドレス信号をラッチする。入出力
前記装置302内のアドレスデコーダ304はしたがっ
て、アドレス信号をデコードし、サイクルが対応する入
出力スペース308内の入出力ロケーションに方向付け
られているかどうかを決定する。入出力サイクルは、読
出サイクルまたは書込サイクルのいずれかであり得るこ
とを、当業者は理解するであろう。
された入出力制御装置302を含む、コンピュータシス
テム300の一部分が示されている。コンピュータシス
テム300の動作の間、もし処理装置102が入出力サ
イクルを実行すれば、処理装置102は、有効アドレス
信号で内部バス107のアドレスラインを駆動し、アド
レスストローブ信号ADSをアサートする。それに応答
して、バスインタフェース装置104および入出力制御
装置302は、有効アドレス信号をラッチする。入出力
前記装置302内のアドレスデコーダ304はしたがっ
て、アドレス信号をデコードし、サイクルが対応する入
出力スペース308内の入出力ロケーションに方向付け
られているかどうかを決定する。入出力サイクルは、読
出サイクルまたは書込サイクルのいずれかであり得るこ
とを、当業者は理解するであろう。
【0025】もしアドレス信号が入出力スペース308
内のロケーションに対応すれば、入出力制御装置302
は、ライン310を介してバスインタフェース装置10
4により受取られる、IOHITとラベル付けられた制
御信号をアサートする。バスインタフェース装置104
は、アドレスストローブ信号のアサーション後1クロッ
ク端縁でライン310をサンプリングする。アサートさ
れたIOHIT信号の検出に応答して、バスインタフェ
ース装置104は、外部バス112で対応するPCIバ
スサイクルを行なうことが妨げられる。入出力サイクル
がその代わりに、内部バス107を介して入出力制御装
置302によりサービスされる。
内のロケーションに対応すれば、入出力制御装置302
は、ライン310を介してバスインタフェース装置10
4により受取られる、IOHITとラベル付けられた制
御信号をアサートする。バスインタフェース装置104
は、アドレスストローブ信号のアサーション後1クロッ
ク端縁でライン310をサンプリングする。アサートさ
れたIOHIT信号の検出に応答して、バスインタフェ
ース装置104は、外部バス112で対応するPCIバ
スサイクルを行なうことが妨げられる。入出力サイクル
がその代わりに、内部バス107を介して入出力制御装
置302によりサービスされる。
【0026】他方、もし入出力アドレスが入出力スペー
ス308内のロケーションに対応しなければ、入出力制
御装置302はIOHIT信号をデアサートする。した
がって、バスインタフェース装置が、アドレスストロー
ブ信号がアサートされた後1クロック端縁でライン31
0をサンプリングし、IOHIT信号がデアサートされ
たことを検出するとき、バスインタフェース装置104
は、外部バス112で対応する入出力サイクルを開始す
る。外部バス112でのサイクルの開始は、PCIフレ
ーム信号のアサーションにより表わされ、一方同時に有
効信号でPCIアドレス信号を駆動する。内部バス10
7と外部バス112との間のデータのハンドシェイクお
よび転送は、その後従来の態様で進行する。
ス308内のロケーションに対応しなければ、入出力制
御装置302はIOHIT信号をデアサートする。した
がって、バスインタフェース装置が、アドレスストロー
ブ信号がアサートされた後1クロック端縁でライン31
0をサンプリングし、IOHIT信号がデアサートされ
たことを検出するとき、バスインタフェース装置104
は、外部バス112で対応する入出力サイクルを開始す
る。外部バス112でのサイクルの開始は、PCIフレ
ーム信号のアサーションにより表わされ、一方同時に有
効信号でPCIアドレス信号を駆動する。内部バス10
7と外部バス112との間のデータのハンドシェイクお
よび転送は、その後従来の態様で進行する。
【0027】次に図4を参照すれば、PCIマスタデバ
イス202が入出力サイクルを開始するときのアドレス
デコード方式を図示する、コンピュータシステム400
の一部分を表わすブロック図が示される。PCIマスタ
202が入出力サイクルを開始するとき、外部バス11
2は有効アドレスで駆動され、PCIフレーム信号がア
サートされる。バスインタフェース装置104はそれに
応答して有効アドレス信号で内部バス107の対応する
アドレスラインを駆動する。しかしながら、バスインタ
フェース装置104はこのとき、アドレスストローブ信
号をアサートしない。有効アドレス信号に応答して、入
出力制御装置302のアドレスデコーダ304は、アド
レス信号が入出力スペース308内のアドレスロケーシ
ョンに対応するかどうかを決定する。もしアドレスが入
出力スペース308に含まれていなければ、入出力制御
装置302はライン310にIOHIT信号をアサート
しない。結果として、バスインタフェース装置104は
デバイス選択信号DEVSELをアサートせず、PCI
バスサイクルは通常どおりに進行する。すなわち、その
他のPCIスレーブがDEVSEL信号をアサートし得
るか、またはサイクルがPCIマスタ202により打切
られるかいずれかである。
イス202が入出力サイクルを開始するときのアドレス
デコード方式を図示する、コンピュータシステム400
の一部分を表わすブロック図が示される。PCIマスタ
202が入出力サイクルを開始するとき、外部バス11
2は有効アドレスで駆動され、PCIフレーム信号がア
サートされる。バスインタフェース装置104はそれに
応答して有効アドレス信号で内部バス107の対応する
アドレスラインを駆動する。しかしながら、バスインタ
フェース装置104はこのとき、アドレスストローブ信
号をアサートしない。有効アドレス信号に応答して、入
出力制御装置302のアドレスデコーダ304は、アド
レス信号が入出力スペース308内のアドレスロケーシ
ョンに対応するかどうかを決定する。もしアドレスが入
出力スペース308に含まれていなければ、入出力制御
装置302はライン310にIOHIT信号をアサート
しない。結果として、バスインタフェース装置104は
デバイス選択信号DEVSELをアサートせず、PCI
バスサイクルは通常どおりに進行する。すなわち、その
他のPCIスレーブがDEVSEL信号をアサートし得
るか、またはサイクルがPCIマスタ202により打切
られるかいずれかである。
【0028】もしアドレスが入出力スペース308に含
まれていれば、入出力制御装置302はIOHIT信号
をアサートし、アドレスが入出力スペース308内にマ
ッピングされていることをバスインタフェース装置10
4に知らせる。それに応答し、バスインタフェース装置
104は、PCI DEVSEL信号をアサートし、現
在のサイクルを要求し、バスインタフェース装置104
は、アドレスストローブ信号をアサートすることにより
内部バス107で対応する入出力サイクルを開始する。
その後、内部バスサイクルもPCIバスサイクルも従来
の態様で進行する。
まれていれば、入出力制御装置302はIOHIT信号
をアサートし、アドレスが入出力スペース308内にマ
ッピングされていることをバスインタフェース装置10
4に知らせる。それに応答し、バスインタフェース装置
104は、PCI DEVSEL信号をアサートし、現
在のサイクルを要求し、バスインタフェース装置104
は、アドレスストローブ信号をアサートすることにより
内部バス107で対応する入出力サイクルを開始する。
その後、内部バスサイクルもPCIバスサイクルも従来
の態様で進行する。
【0029】次に図5を参照すれば、この発明のさらな
る実施例に従う、バスインタフェース装置に対する改良
されたアドレスデコード方式を採用する集積プロセッサ
501を含むコンピュータシステム500のブロック図
が示される。集積プロセッサ501は、CPUローカル
バス508を介して、メモリ制御装置504と入出力制
御装置506とに結合される、CPUコア502を含
む。PCIバスインタフェース装置510がさらに、C
PUローカルバス508を介してCPU502に結合さ
れる。集積プロセッサ501はさらに、入出力制御装置
506の第2のポートに結合される、DMAコントロー
ラ512、タイマ513、および割込コントローラ51
4を含む。外部システムメモリ515はメモリ制御装置
504に結合され、外部周辺デバイス516はPCIバ
ス518を介してバスインタフェース装置510に結合
される。
る実施例に従う、バスインタフェース装置に対する改良
されたアドレスデコード方式を採用する集積プロセッサ
501を含むコンピュータシステム500のブロック図
が示される。集積プロセッサ501は、CPUローカル
バス508を介して、メモリ制御装置504と入出力制
御装置506とに結合される、CPUコア502を含
む。PCIバスインタフェース装置510がさらに、C
PUローカルバス508を介してCPU502に結合さ
れる。集積プロセッサ501はさらに、入出力制御装置
506の第2のポートに結合される、DMAコントロー
ラ512、タイマ513、および割込コントローラ51
4を含む。外部システムメモリ515はメモリ制御装置
504に結合され、外部周辺デバイス516はPCIバ
ス518を介してバスインタフェース装置510に結合
される。
【0030】CPUコア502は、80486モデルプ
ロセッサのコアを図示する。しかしながら、その他のC
PUコアが実現可能であることが理解される。付け加え
て、入出力制御装置506は、CPUローカルバス50
8と、DMAコントローラ512、タイマ513、およ
び割込コントローラ514との間にインタフェースを与
えるが、その他のまたはさらなるオンチップの周辺デバ
イスが、入出力制御装置506の第2のポートに結合可
能であることに注意されたい。
ロセッサのコアを図示する。しかしながら、その他のC
PUコアが実現可能であることが理解される。付け加え
て、入出力制御装置506は、CPUローカルバス50
8と、DMAコントローラ512、タイマ513、およ
び割込コントローラ514との間にインタフェースを与
えるが、その他のまたはさらなるオンチップの周辺デバ
イスが、入出力制御装置506の第2のポートに結合可
能であることに注意されたい。
【0031】図5の実施例において、周辺デバイス51
6は、バススレーブデバイスまたはバスマスタデバイス
のいずれかとして動作してもよい。例示の周辺デバイス
は、ディスクドライブおよびローカルエリアネットワー
ク(LAN)デバイスを含む。さらなる周辺デバイス
(スレーブおよび/またはマスタデバイスの両方)が、
PCIバス518に結合され得ることを、当業者は認識
するであろう。
6は、バススレーブデバイスまたはバスマスタデバイス
のいずれかとして動作してもよい。例示の周辺デバイス
は、ディスクドライブおよびローカルエリアネットワー
ク(LAN)デバイスを含む。さらなる周辺デバイス
(スレーブおよび/またはマスタデバイスの両方)が、
PCIバス518に結合され得ることを、当業者は認識
するであろう。
【0032】メモリ制御装置504、入出力制御装置5
06、およびバスインタフェース装置510は、図1な
いし4を参照して先に述べられた各システムに従って、
集合的に動作するように構成される。すなわち、メモリ
制御装置504は、もし所与のメモリサイクルの間にア
ドレスがシステムメモリ515内にマッピングされたス
ペースに対応すればライン520にMEMHIT信号を
アサートするように構成され、入出力制御装置506は
もし所与の入出力サイクルの間にアドレスがオンチップ
の周辺デバイス512ないし514のいずれかの中にマ
ッピングされた入出力スペースに対応すればライン52
2にIOHIT信号をアサートするように構成される。
起こり得るMEMHIT信号またはIOHIT信号のア
サーション、ならびに開始されるサイクルの形式(すな
わちメモリまたは入出力)およびサイクルの起点(すな
わちCPUローカルバス508またはPCIバス51
8)次第で、バスインタフェース装置510は選択的
に、CPUローカルバス508でのサイクルをPCIバ
ス518へ、およびその反対に転送する。バスインタフ
ェース装置510によるPCIバス518でのスレーブ
サイクルの開始、およびバスインタフェース装置510
のPCIバス518で実行されるマスタサイクルへの応
答は、図1ないし4を参照して上に述べた対応するサイ
クルに従って処理される。
06、およびバスインタフェース装置510は、図1な
いし4を参照して先に述べられた各システムに従って、
集合的に動作するように構成される。すなわち、メモリ
制御装置504は、もし所与のメモリサイクルの間にア
ドレスがシステムメモリ515内にマッピングされたス
ペースに対応すればライン520にMEMHIT信号を
アサートするように構成され、入出力制御装置506は
もし所与の入出力サイクルの間にアドレスがオンチップ
の周辺デバイス512ないし514のいずれかの中にマ
ッピングされた入出力スペースに対応すればライン52
2にIOHIT信号をアサートするように構成される。
起こり得るMEMHIT信号またはIOHIT信号のア
サーション、ならびに開始されるサイクルの形式(すな
わちメモリまたは入出力)およびサイクルの起点(すな
わちCPUローカルバス508またはPCIバス51
8)次第で、バスインタフェース装置510は選択的
に、CPUローカルバス508でのサイクルをPCIバ
ス518へ、およびその反対に転送する。バスインタフ
ェース装置510によるPCIバス518でのスレーブ
サイクルの開始、およびバスインタフェース装置510
のPCIバス518で実行されるマスタサイクルへの応
答は、図1ないし4を参照して上に述べた対応するサイ
クルに従って処理される。
【0033】図5の集積プロセッサ501に従って、バ
スインタフェース装置510がアドレスデコード論理な
しで実現されてもよい。結果として、バスインタフェー
ス装置に必要とされる全体のダイサイズは減少し、した
がって製造上の歩留りが向上し、コストが削減されるで
あろう。
スインタフェース装置510がアドレスデコード論理な
しで実現されてもよい。結果として、バスインタフェー
ス装置に必要とされる全体のダイサイズは減少し、した
がって製造上の歩留りが向上し、コストが削減されるで
あろう。
【0034】一旦上記の開示が十分に理解されれば、数
多くの変形および修正が当業者には明らかとなるであろ
う。前掲の特許請求の範囲は、そういった変形および修
正すべてを含むものとして解釈されることが意図されて
いる。
多くの変形および修正が当業者には明らかとなるであろ
う。前掲の特許請求の範囲は、そういった変形および修
正すべてを含むものとして解釈されることが意図されて
いる。
【図1】PCIターゲットへのメモリサイクルの間アド
レスデコード方式を実現するコンピュータシステムの一
部分のブロック図である。
レスデコード方式を実現するコンピュータシステムの一
部分のブロック図である。
【図2】PCIマスタのメモリサイクルの間アドレスデ
コード方式を実現するコンピュータシステムの一部分の
ブロック図である。
コード方式を実現するコンピュータシステムの一部分の
ブロック図である。
【図3】PCIターゲットへの入出力サイクルの間アド
レスデコード方式を実現するコンピュータシステムの一
部分のブロック図である。
レスデコード方式を実現するコンピュータシステムの一
部分のブロック図である。
【図4】PCIマスタの入出力サイクルの間アドレスデ
コード方式を実現するコンピュータシステムの一部分の
ブロック図である。
コード方式を実現するコンピュータシステムの一部分の
ブロック図である。
【図5】この発明に従うアドレスデコード技術を実現す
る集積プロセッサのブロック図である。
る集積プロセッサのブロック図である。
102 処理装置 104 バスインタフェース装置 106 メモリ制御装置 108 システムメモリ 109 アドレスデコーダ
フロントページの続き (72)発明者 ジェラード・ティ・マッキー アメリカ合衆国、78705 テキサス州、オ ースティン、イー・サーティース・ストリ ート、306、アパートメント・ナンバー・ 208 (72)発明者 ビクター・エフ・アンドレイド アメリカ合衆国、78720 テキサス州、オ ースティン、フォン・ヘルフ・コート、 12400 (72)発明者 ケリー・マクコード・ホートン アメリカ合衆国、78749 テキサス州、オ ースティン、サリダ・ドライブ、10317
Claims (20)
- 【請求項1】 コンピュータシステムであって、 システムメモリと、 前記システムメモリに結合されたメモリ制御装置と、 ローカルバスを介して前記メモリ制御装置に結合された
バスインタフェース装置と、 第2のバスを介して前記バスインタフェース装置に結合
された周辺デバイスとを含み、前記周辺デバイスは前記
第2のバスでメモリサイクルを実行することができ、 前記バスインタフェース装置は、前記メモリサイクルが
前記周辺デバイスにより実行されているとき、前記第2
のバスから前記ローカルバスへアドレス信号を与えるこ
とができ、前記メモリ制御装置は、前記アドレス信号を
デコードし、前記アドレス信号が前記システムメモリ内
のアドレスロケーションに対応するかどうかを示す制御
信号を前記バスインタフェース装置に与えることがで
き、前記バスインタフェース装置は、もし前記制御信号
が前記アドレス信号が前記システムメモリ内の前記アド
レスロケーションに対応することを示せば、前記第2の
バスでの前記メモリサイクルに対応する前記ローカルバ
スでの対応するサイクルを開始することができる、コン
ピュータシステム。 - 【請求項2】 前記バスインタフェース装置は、前記ア
ドレス信号は前記システムメモリ内の前記アドレスロケ
ーションに対応することを示す前記制御信号のアサーシ
ョンに応答して、前記ローカルバスにアドレスストロー
ブ信号をアサートすることができる、請求項1に記載の
コンピュータシステム。 - 【請求項3】 前記第2のバスは、PCI(周辺構成部
品相互接続)標準構成バスである、請求項1に記載のコ
ンピュータシステム。 - 【請求項4】 前記メモリ制御装置は、前記アドレス信
号をデコードするための、前記ローカルバスに結合され
たアドレスデコーダを含む、請求項1に記載のコンピュ
ータシステム。 - 【請求項5】 前記バスインタフェース装置は、もし前
記制御信号が前記アドレス信号が前記システムメモリ内
の前記アドレスロケーションに対応しないことを示せ
ば、前記ローカルバスでの前記対応するサイクルの開始
を禁止する、請求項1に記載のコンピュータシステム。 - 【請求項6】 前記ローカルバスに結合された処理装置
をさらに含み、前記処理装置、前記バスインタフェース
装置、および前記メモリ制御装置は、共通の集積回路上
に製造される、請求項1に記載のコンピュータシステ
ム。 - 【請求項7】 コンピュータシステムであって、 入出力スペースへのデータの転送を制御するための入出
力制御装置と、 ローカルバスを介して前記入出力制御装置に結合された
バスインタフェース装置と、 第2のバスを介して前記バスインタフェース装置に結合
された周辺デバイスとを含み、前記周辺デバイスは前記
第2のバスで入出力サイクルを実行することができ、 前記バスインタフェース装置は、前記入出力サイクルが
前記周辺デバイスにより実行されているとき、前記第2
のバスから前記ローカルバスへアドレス信号を与えるこ
とができ、前記入出力制御装置は、前記アドレス信号を
デコードし、前記アドレス信号が前記入出力スペース内
のアドレスロケーションに対応するかどうかを示す制御
信号を前記バスインタフェース装置に与えることがで
き、前記バスインタフェース装置は、もし前記制御信号
が前記アドレス信号が前記入出力スペース内の前記アド
レスロケーションに対応することを示せば、前記第2の
バスでの前記入出力サイクルに対応する前記ローカルバ
スでの対応するサイクルを開始することができる、コン
ピュータシステム。 - 【請求項8】 前記バスインタフェース装置は、前記ア
ドレス信号が前記入出力スペース内の前記アドレスロケ
ーションに対応することを示す前記制御信号のアサーシ
ョンに応答して、前記ローカルバスにアドレスストロー
ブ信号をアサートすることができる、請求項7に記載の
コンピュータシステム。 - 【請求項9】 前記第2のバスは、PCI標準構成バス
である、請求項7に記載のコンピュータシステム。 - 【請求項10】 前記入出力制御装置は、前記アドレス
信号をデコードするための、前記ローカルバスに結合さ
れたアドレスデコーダを含む、請求項7に記載のコンピ
ュータシステム。 - 【請求項11】 前記バスインタフェース装置は、もし
前記制御信号が前記アドレス信号が前記入出力スペース
内の前記アドレスロケーションに対応しないことを示せ
ば、前記ローカルバスでの前記対応するサイクルの開始
を禁止する、請求項7に記載のコンピュータシステム。 - 【請求項12】 前記ローカルバスに結合された処理装
置をさらに含み、前記処理装置、前記バスインタフェー
ス装置、および前記入出力制御装置は共通の集積回路上
に製造される、請求項7に記載のコンピュータシステ
ム。 - 【請求項13】 前記入出力スペースは、DMAコント
ローラ内に組入れられる、請求項7に記載のコンピュー
タシステム。 - 【請求項14】 前記入出力スペースは、割込コントロ
ーラ内に組入れられる、請求項7に記載のコンピュータ
システム。 - 【請求項15】 ローカルバスと第2のバスとの間にイ
ンタフェースを設けるバスインタフェース装置を動作す
るための方法であって、メモリ制御装置は前記ローカル
バスに結合され、周辺デバイスは前記第2のバスに結合
され、バスインタフェース装置を動作するための方法
は、 前記第2のバスでメモリサイクルを開始するステップ
と、 前記メモリサイクルに関連するアドレス信号を前記バス
インタフェース装置を通して前記ローカルバスに与える
ステップと、 前記アドレス信号を前記ローカルバスにデコードするス
テップと、 もし前記アドレス信号が前記メモリ制御装置に結合され
たシステムメモリ内のアドレスロケーションに対応すれ
ば、制御信号をアサートするステップと、 もし前記制御信号がアサートされれば、前記バスインタ
フェース装置に呼びかけて対応するメモリサイクルを前
記ローカルバスで開始させるステップとを含む、バスイ
ンタフェース装置を動作するための方法。 - 【請求項16】 もし前記制御信号がアサートされなけ
れば、前記バスインタフェース装置が前記対応するメモ
リサイクルを前記ローカルバスで開始することを禁止す
るさらなるステップを含む、請求項15に記載のバスイ
ンタフェース装置を動作するための方法。 - 【請求項17】 前記アドレス信号をデコードする前記
ステップは、前記メモリ制御装置内で実行される、請求
項15に記載のバスインタフェース装置を動作するため
の方法。 - 【請求項18】 ローカルバスと第2のバスとの間にイ
ンタフェースを設けるバスインタフェース装置を動作す
るための方法であって、入出力制御装置は前記ローカル
バスに結合され、周辺デバイスは前記第2のバスに結合
され、バスインタフェース装置を動作するための方法
は、 入出力サイクルを前記第2のバスで開始するステップ
と、 前記入出力サイクルに関連するアドレス信号を前記バス
インタフェース装置を通して前記ローカルバスに与える
ステップと、 前記アドレス信号を前記ローカルバスにデコードするス
テップと、 もし前記アドレス信号が前記入出力制御装置に関連する
入出力スペース内のアドレスロケーションに対応すれ
ば、制御信号をアサートするステップと、 もし前記制御信号がアサートされれば、前記バスインタ
フェース装置に呼びかけて対応する入出力サイクルを前
記ローカルバスで開始させるステップとを含む、バスイ
ンタフェース装置を動作するための方法。 - 【請求項19】 もし前記制御信号がアサートされなけ
れば、前記バスインタフェース装置が前記対応する入出
力サイクルを前記ローカルバスで開始することを禁止す
るさらなるステップを含む、請求項18に記載のバスイ
ンタフェース装置を動作するための方法。 - 【請求項20】 前記アドレス信号をデコードする前記
ステップは、前記入出力制御装置内で実行される、請求
項18に記載のバスインタフェース装置を動作するため
の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US246673 | 1994-05-20 | ||
US08/246,673 US5842041A (en) | 1994-05-20 | 1994-05-20 | Computer system employing a control signal indicative of whether address is within address space of devices on processor local bus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0850568A true JPH0850568A (ja) | 1996-02-20 |
Family
ID=22931704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7121281A Pending JPH0850568A (ja) | 1994-05-20 | 1995-05-19 | コンピュータシステムおよびバスインタフェース装置を動作する方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5842041A (ja) |
EP (1) | EP0683461A1 (ja) |
JP (1) | JPH0850568A (ja) |
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1994
- 1994-05-20 US US08/246,673 patent/US5842041A/en not_active Expired - Lifetime
-
1995
- 1995-05-17 EP EP95303291A patent/EP0683461A1/en not_active Ceased
- 1995-05-19 JP JP7121281A patent/JPH0850568A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
US5842041A (en) | 1998-11-24 |
EP0683461A1 (en) | 1995-11-22 |
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