JPH0846524A - Path memory - Google Patents
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- JPH0846524A JPH0846524A JP6175069A JP17506994A JPH0846524A JP H0846524 A JPH0846524 A JP H0846524A JP 6175069 A JP6175069 A JP 6175069A JP 17506994 A JP17506994 A JP 17506994A JP H0846524 A JPH0846524 A JP H0846524A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、パスメモリに関するも
のであり、特に畳み込み符号化された信号系列を最尤復
号するビタビ復号器に使用されるパスメモリに関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a path memory, and more particularly to a path memory used in a Viterbi decoder for maximum likelihood decoding a convolutionally encoded signal sequence.
【0002】[0002]
【従来の技術】畳み込み符号化された信号系列の最尤復
号とは、送信側で畳み込み符号化されて送信され、伝送
路で雑音が付加された信号系列を受信し、全ての情報系
列を符号化して得られる符号系列の中から、受信された
信号系列に最も近い符号系列を選び出し、その符号系列
を生成する情報系列を求めることである。2. Description of the Related Art Maximum likelihood decoding of a convolutionally coded signal sequence is convolutionally coded at the transmission side and transmitted, and a signal sequence with noise added is received on a transmission path to code all information sequences. This is to select a code sequence that is the closest to the received signal sequence from the code sequences obtained by converting the information into an information sequence that generates the code sequence.
【0003】畳み込み符号化された信号系列の最尤復号
を実現するものとして、ビタビ復号器が広く知られてい
る(特開昭60ー111533,特開昭61−6641
2,特開昭61−161027等)。A Viterbi decoder is widely known as a means for realizing the maximum likelihood decoding of a convolutionally coded signal sequence (Japanese Patent Laid-Open No. 60-111533, Japanese Patent Laid-Open No. 61-6641).
2, JP-A-61-161027).
【0004】図3は、上記ビタビ復号器に使用される従
来例のパスメモリの構成を示すものである。従来例のパ
スメモリに於いては、段の数I=4,列の数J=4とす
る。FIG. 3 shows the structure of a conventional path memory used in the Viterbi decoder. In the conventional path memory, the number of stages I = 4 and the number of columns J = 4.
【0005】0〜3は、1時点毎に入力される0又は1
の値を持つパス情報である。4〜7は、1時点毎に入力
される選択情報である。10〜13は、1段目のレジス
タであり、それぞれ、前記パス情報0及び1,2及び
3,0及び1,2及び3と、前記選択情報4〜7とを入
力し、選択情報に従って2つのパス情報のうち一方を1
時点保存して出力するレジスタである。0 to 3 are 0 or 1 input at each time point.
The path information has a value of. 4 to 7 are selection information input at each time point. Reference numerals 10 to 13 denote registers of the first stage, which input the path information 0 and 1, 2 and 3, 0 and 1, 2 and 3, respectively, and the selection information 4 to 7, and set 2 according to the selection information. One of the path information is 1
It is a register that saves time and outputs.
【0006】20〜23は、2段目のレジスタであり、
それぞれ、前記レジスタ10の出力及び11の出力,1
2の出力及び13の出力,10の出力及び11の出力,
12の出力及び13の出力と、前記選択情報4〜7とを
入力し、選択情報に従って2つのレジスタの出力のうち
一方を1時点保存して出力するレジスタである。Numerals 20 to 23 are registers of the second stage,
The output of the register 10 and the output of 11, respectively, 1
2 outputs and 13 outputs, 10 outputs and 11 outputs,
It is a register that inputs 12 outputs and 13 outputs and the selection information 4 to 7, and stores and outputs one of the outputs of the two registers at one time point according to the selection information.
【0007】130〜133は、3段目のレジスタであ
り、それぞれ、前記レジスタ20の出力及び21の出
力,22の出力及び23の出力,20の出力及び21の
出力,22の出力及び23の出力と、前記選択情報4〜
7とを入力し、選択情報に従って2つのレジスタの出力
のうち一方を1時点保存して出力するレジスタである。Reference numerals 130 to 133 denote third-stage registers, which are the output of the register 20 and the output of 21, the output of 22 and the output of 23, the output of 20 and the output of 21 and the output of 22 and 23, respectively. Output and the selection information 4 ~
7 is input, and one of the outputs of the two registers is stored for one time point and output according to the selection information.
【0008】140〜143は、4段目のレジスタであ
り、それぞれ、前記レジスタ130の出力及び131の
出力,132の出力及び133の出力,130の出力及
び131の出力,132の出力及び133の出力と、前
記選択情報4〜7とを入力し、選択情報に従って2つの
レジスタの出力のうち一方を1時点保存して出力するレ
ジスタである。Numerals 140 to 143 are the registers of the fourth stage, which are respectively the output of the register 130 and the output of 131, the output of 132 and the output of 133, the output of 130 and the output of 131, the output of 132 and the output of 133. It is a register which receives an output and the selection information 4 to 7 and stores one of the outputs of the two registers at one time point and outputs it according to the selection information.
【0009】4段目のレジスタ(140〜143)の出
力がパスメモリの出力する復号パス情報である。The output of the registers (140 to 143) in the fourth stage is the decoding path information output from the path memory.
【0010】このように構成された従来例のパスメモリ
の動作を以下で説明する。The operation of the conventional path memory thus configured will be described below.
【0011】1段目のレジスタ(10〜13)は、それ
ぞれ2つのパス情報と1つの選択情報とを入力し、選択
情報に従って2つのパス情報のうち一方を1時点保存し
て出力する。Each of the registers (10 to 13) of the first stage inputs two pieces of path information and one piece of selection information, and stores one of the two pieces of path information at one point in time according to the selection information and outputs it.
【0012】2段目以降のレジスタ(20〜23,13
0〜133,140〜143)は、それぞれ2つの前段
のレジスタの出力と1つの選択情報とを入力し、選択情
報に従って2つの前段のレジスタの出力のうち一方を1
時点保存して出力する。Registers of the second and subsequent stages (20-23, 13)
0 to 133, 140 to 143) respectively inputs the outputs of the registers of the two preceding stages and one selection information, and outputs one of the outputs of the registers of the two preceding stages according to the selection information.
Save the time and output.
【0013】このように、前記パス情報0〜3は、1時
点毎に、前記選択情報4〜7の値に従ってレジスタ群の
列方向に選択されながら、段方向に1つずつシフトす
る。As described above, the path information 0 to 3 are shifted one by one in the row direction while being selected in the column direction of the register group according to the values of the selection information 4 to 7 at each time point.
【0014】[0014]
【発明が解決しようとする課題】上述のように、従来の
パスメモリの構成では、入力されるパス情報を順次シフ
トする構成であるため、パス情報がランダムな場合、レ
ジスタの保存するデータが変化する頻度が大きくなる。
CMOSなどのデバイスでパスメモリを構成する場合、
データが変化する頻度が大きいと消費電力が大きくなる
ので、従来のパスメモリの構成では消費電力が大きくな
るという問題があった。As described above, in the conventional path memory configuration, since the input path information is sequentially shifted, when the path information is random, the data stored in the register changes. The frequency is increased.
When configuring the path memory with devices such as CMOS,
Since the power consumption increases as the frequency of data change increases, the conventional path memory configuration has a problem that the power consumption increases.
【0015】本発明は、上記従来の問題点を解決するも
ので、消費電力の小さいパスメモリを提供することを目
的とする。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a path memory with low power consumption.
【0016】[0016]
【課題を解決するための手段】本発明のパスメモリは、
I段J列の選択機能を持ったレジスタ群(I,Jは正の
整数)からなり、レジスタ群は、データを段方向に順次
シフトするよう構成され、i段目(i=2〜I)のJ個
のレジスタは、それぞれ、(i−1)段目の複数個のレ
ジスタの値を入力し、いずれか一つを選択して1時点遅
延させて出力するように構成され、1段目のJ個のレジ
スタがJ個のパス情報を入力し、選択,保存を繰り返し
てI段目のJ個のレジスタから復号パス情報を出力する
パスメモリに於いて、K(1≦K<I)段目のJ個のレ
ジスタのうち少なくとも一つのレジスタの値から反転指
示信号を発生する反転指示手段と、反転指示信号に従っ
てK段目のレジスタの値を反転する反転手段とを具備す
ることを特徴とするものである。The path memory of the present invention comprises:
It is composed of a register group (I and J are positive integers) having a selection function of I-stage and J-column, and the register group is configured to sequentially shift data in the stage direction, i-th stage (i = 2 to I) Each of the J registers is configured to input the values of the plurality of registers in the (i-1) th stage, select any one of them, and output the delayed one time point. In the path memory that inputs J pieces of path information into the J registers, repeats selection and storage, and outputs the decoding path information from the J pieces of registers in the I-th stage, K (1 ≦ K <I) Inversion instruction means for generating an inversion instruction signal from the value of at least one of the J registers of the stage and inversion means for inverting the value of the register of the Kth stage according to the inversion instruction signal. It is what
【0017】[0017]
【作用】本発明のパスメモリに於いては、レジスタの保
存するデータが変化する頻度が小さいために、消費電力
を小さくすることが可能である。In the path memory of the present invention, since the data stored in the register changes less frequently, it is possible to reduce the power consumption.
【0018】[0018]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0019】パスメモリに於いては、過去に入力された
パス情報は、レジスタ群を段方向へシフトしていくが、
シフトする毎に同じ段のレジスタの値が等しい確率が高
くなっていくという特徴がある。これは、パスメモリの
後段に行くほどパスが一致して行くからであり、例えば
今井秀樹著「符号理論」p287-288に詳細に記されてい
る。本発明はかかる特徴に基づいたものである。In the path memory, the path information input in the past shifts the register group in the stage direction,
There is a characteristic that the probability that the values of the registers in the same stage are equal becomes higher each time the shift is performed. This is because the paths are matched with each other in the subsequent stage of the path memory, and are described in detail, for example, in Hideki Imai, "Code Theory," p287-288. The present invention is based on this feature.
【0020】以下、本実施例について詳細に述べる。本
実施例のパスメモリに於いては、段の数I=4,列の数
J=4とする。本発明の第1の実施例のパスメモリにつ
いて説明する。The present embodiment will be described in detail below. In the path memory of this embodiment, the number of stages I = 4 and the number of columns J = 4. The path memory of the first embodiment of the present invention will be described.
【0021】図1は、本発明の第1の実施例におけるパ
スメモリの構成を示すものである。なお、本発明の第1
の実施例のパスメモリに於いては、図3に示した従来例
のパスメモリと基本的な構成は同じである。異なる部分
は、3,4段目のレジスタの入力が変更されたことと、
レジスタ34,44,反転手段50〜53,再反転手段
60〜63,反転指示手段70が付加されたことだけで
あるので、その他の部分に関しては詳細な説明を省略す
る。FIG. 1 shows the structure of a path memory according to the first embodiment of the present invention. The first aspect of the present invention
The path memory of this embodiment has the same basic structure as the conventional path memory shown in FIG. The difference is that the input of the register of the 3rd and 4th stage is changed,
Since the registers 34 and 44, the inversion means 50 to 53, the reinversion means 60 to 63, and the inversion instruction means 70 are added, detailed description of the other parts will be omitted.
【0022】80は、反転指示信号である。81は、1
時点前の反転指示信号である。Reference numeral 80 is an inversion instruction signal. 81 is 1
This is the inversion instruction signal before the time point.
【0023】82は、2時点前の反転指示信号である。
70は、2段目の全てのレジスタ(20〜23)の出力
を入力し、入力が0であるか1であるかの多数決をとっ
て、結果が0であれば非反転を、1であれば反転を,入
力の0と1の数が等しいときは非反転または反転の任意
の一方を指示し、前記反転指示信号80として出力する
反転指示手段である。Reference numeral 82 is an inversion instruction signal two points before.
70 inputs the outputs of all the registers (20 to 23) in the second stage, takes a majority decision as to whether the input is 0 or 1, and if the result is 0, non-inverted and 1 For example, it is an inversion instruction means for instructing inversion, when the numbers of 0 and 1 of the inputs are equal, either non-inversion or inversion, and outputting as the inversion instruction signal 80.
【0024】50〜53は、それぞれ、前記レジスタ2
0〜23の出力と、前記反転指示信号80とを入力し、
反転指示信号に従ってレジスタの出力をそのまま又は反
転して出力する反転手段である。50 to 53 are the register 2 respectively.
0 to 23 outputs and the inversion instruction signal 80 are input,
The inversion means outputs the output of the register as it is or after inversion according to the inversion instruction signal.
【0025】30〜33は、3段目のレジスタであり、
それぞれ、前記反転手段50の出力及び51の出力,5
2の出力及び53の出力,50の出力及び51の出力,
52の出力及び53の出力と、前記選択情報4〜7とを
入力し、選択情報に従って2つの反転手段の出力のうち
一方を1時点保存して出力するレジスタである。Reference numerals 30 to 33 are third-stage registers,
The output of the inverting means 50 and the output of 51, 5
2 outputs and 53 outputs, 50 outputs and 51 outputs,
It is a register for inputting the outputs of 52 and 53 and the selection information 4 to 7, and storing one of the outputs of the two inverting means at one time point and outputting it according to the selection information.
【0026】40〜43は、4段目のレジスタであり、
それぞれ、前記レジスタ30の出力及び31の出力,3
2の出力及び33の出力,30の出力及び31の出力,
32の出力及び33の出力と、前記選択情報4〜7とを
入力し、選択情報に従って2つのレジスタの出力のうち
一方を1時点保存して出力するレジスタである。Reference numerals 40 to 43 denote the fourth-stage registers,
The output of the register 30 and the output of 31, respectively, 3
2 outputs and 33 outputs, 30 outputs and 31 outputs,
It is a register that inputs 32 outputs and 33 outputs and the selection information 4 to 7 and stores one of the outputs of the two registers according to the selection information at one time point and outputs it.
【0027】34は、前記反転指示信号80を入力し、
1時点保存して、前記1時点前の反転指示信号81とし
て出力するレジスタである。34 receives the inversion instruction signal 80,
This is a register that stores one time point and outputs it as the inversion instruction signal 81 before the one time point.
【0028】44は、前記1時点前の反転指示信号81
を入力し、1時点保存して、前記2時点前の反転指示信
号として出力するレジスタである。Reference numeral 44 is an inversion instruction signal 81 one time before.
Is a register for inputting, storing for one time point, and outputting as an inversion instruction signal for the two time points before.
【0029】60〜63は、それぞれ、前記レジスタ4
0〜43の出力と、前記2時点前の反転指示信号82と
を入力し、2時点前の反転指示信号に従ってレジスタの
出力をそのまま又は反転して出力する再反転手段であ
る。Reference numerals 60 to 63 denote the register 4 respectively.
The re-inversion means inputs the outputs 0 to 43 and the inversion instruction signal 82 two points before, and outputs the register output as it is or after inversion according to the inversion instruction signal two points before.
【0030】再反転手段(60〜63)の出力がパスメ
モリの出力する復号パス情報である。The output of the re-inversion means (60 to 63) is the decoding path information output from the path memory.
【0031】その他の構成要素に関しては、図3に示し
た従来例のパスメモリとまったく同じである。The other components are exactly the same as those of the conventional path memory shown in FIG.
【0032】このように構成された本発明の第1の実施
例のパスメモリの動作を以下に説明する。The operation of the path memory of the first embodiment of the present invention constructed as above will be described below.
【0033】1段目のレジスタ(10〜13)は、それ
ぞれ2つのパス情報と1つの選択情報とを入力し、選択
情報に従って2つのパス情報のうち一方を1時点保存し
て出力する。The first-stage registers (10 to 13) each receive two pieces of path information and one piece of selection information, and store one of the two pieces of path information at one point in time according to the selection information and output it.
【0034】2段目のレジスタ(20〜23)は、それ
ぞれ2つの前段のレジスタ(10〜13)の出力と1つ
の選択情報とを入力し、選択情報に従って2つのレジス
タの出力のうち一方を1時点保存して出力する。The registers (20 to 23) in the second stage receive the outputs of the registers (10 to 13) in the two preceding stages and one selection information, respectively, and output one of the outputs from the two registers according to the selection information. Save at one point and output.
【0035】前記反転指示手段70は、2段目の全ての
レジスタの出力を入力し、入力が0であるか1であるか
の多数決をとって、結果が0であれば非反転を、1であ
れば反転を,入力の0と1の数が等しいときは非反転ま
たは反転の任意の一方を指示し、前記反転指示信号80
として出力する。The inversion instruction means 70 inputs the outputs of all the registers in the second stage, takes a majority decision as to whether the input is 0 or 1, and if the result is 0, the non-inversion is performed. If so, inversion is instructed, and when the number of inputs 0 and 1 is equal, either non-inversion or inversion is instructed.
Output as
【0036】前記反転手段50〜53は、それぞれ、前
記レジスタ20〜23の出力と、前記反転指示信号80
とを入力し、反転指示信号に従ってレジスタの出力をそ
のまま又は反転して出力する。The inversion means 50 to 53 respectively output the registers 20 to 23 and the inversion instruction signal 80.
And are input, and the output of the register is output as it is or after being inverted according to the inversion instruction signal.
【0037】3段目のレジスタ(30〜33)は、それ
ぞれ2つの反転手段の出力と1つの選択情報とを入力
し、選択情報に従って2つの反転手段の出力のうち一方
を1時点保存して出力する。The registers (30 to 33) of the third stage receive the outputs of the two inverting means and one selection information, respectively, and store one of the outputs of the two inverting means at one time point according to the selection information. Output.
【0038】4段目のレジスタ(40〜43)は、それ
ぞれ2つの前段のレジスタ(30〜33)の出力と1つ
の選択情報とを入力し、選択情報に従って2つのレジス
タの出力のうち一方を1時点保存して出力する。The registers (40 to 43) in the fourth stage receive the outputs of the registers (30 to 33) in the two previous stages and one selection information, respectively, and output one of the outputs from the two registers according to the selection information. Save at one point and output.
【0039】前記レジスタ34は、前記反転指示信号8
0を入力し、1時点保存して、前記1時点前の反転指示
信号81として出力する。The register 34 has the inversion instruction signal 8
0 is input, stored for one time point, and output as the inversion instruction signal 81 one time before.
【0040】前記レジスタ44は、前記1時点前の反転
指示信号81を入力し、1時点保存して、前記2時点前
の反転指示信号として出力する。The register 44 receives the inversion instruction signal 81 one time before, stores it for one time, and outputs it as the inversion instruction signal two times before.
【0041】前記再反転手段60〜63は、それぞれ2
つの最終段のレジスタ(40〜43)の出力と前記2時
点前の反転指示信号82とを入力し、2時点前の反転指
示信号に従ってレジスタの出力をそのまま又は反転して
出力する。Each of the re-inversion means 60 to 63 has 2
The outputs of the registers (40 to 43) at the final stage and the inversion instruction signal 82 two points before the time point are input, and the output of the register is output as it is or after being inverted in accordance with the inversion instruction signal two time points before.
【0042】このように、基本的には、前記パス情報0
〜3は、1時点毎に、前記選択情報4〜7の値に従って
レジスタ群の列方向の移動を行いながら、段方向に1つ
ずつシフトするが、反転手段50〜53で反転されて3
段目以降のレジスタへ送り出されることがある。しかし
ながら、反転手段50〜53で反転された場合はその情
報が2時点後にレジスタ44から2時点前の反転指示信
号82として出力され、再反転手段60〜63で再度反
転されてもとに戻されるため、本実施例のパスメモリ
は、従来例のパスメモリと全く同様の動作を行うもので
ある。As described above, basically, the path information 0
3 to 3 shift one by one in the stage direction while moving the register group in the column direction according to the values of the selection information 4 to 7 at each time point, but are reversed by the reversing means 50 to 53 to 3
It may be sent to the register after the second stage. However, when the information is inverted by the inversion means 50 to 53, the information is output from the register 44 as the inversion instruction signal 82 before the two time points after two points of time, and is returned to the original after being inverted again by the re-inversion means 60 to 63. Therefore, the path memory of this embodiment performs exactly the same operation as the path memory of the conventional example.
【0043】前述のように、パスメモリは、段方向へシ
フトする毎に同じ段のレジスタの出力が等しい確率が高
くなっていくという特徴がある。As described above, the path memory is characterized in that the outputs of the registers in the same stage are more likely to be equal each time the shift is performed in the stage direction.
【0044】そのため、本実施例のパスメモリに於い
て、2段目のレジスタ(20〜23)の出力は、ほとん
どが0であるか、ほとんどが1である確立が高い。Therefore, in the path memory of the present embodiment, it is highly possible that the outputs of the registers (20 to 23) in the second stage are mostly 0 or mostly 1.
【0045】2段目のほとんどのレジスタの出力が0の
時は、反転指示信号80は非反転を指示するので、反転
手段50〜53の出力は2段目のレジスタの出力そのも
のとなり、3段目のほとんどのレジスタに0が供給され
る。When the outputs of most of the registers in the second stage are 0, the inversion instruction signal 80 indicates non-inversion, so that the outputs of the inversion means 50 to 53 become the outputs of the registers in the second stage itself. Zeros are supplied to most registers in the eye.
【0046】2段目のほとんどのレジスタの出力が1の
時は、反転指示信号80は反転を指示するので、反転手
段50〜53の出力は2段目のレジスタの出力の反転と
なり、3段目のほとんどのレジスタに0が供給される。When the outputs of most of the registers in the second stage are 1, the inversion instruction signal 80 instructs the inversion, so the outputs of the inversion means 50 to 53 are the inversions of the outputs of the registers in the second stage. Zeros are supplied to most registers in the eye.
【0047】このように、本発明の第1の実施例のパス
メモリは、3段目のレジスタに0が供給される確立が高
いため、3段目以降のレジスタに0が供給される確立が
高くなるので、ランダムなデータが供給されていた従来
のパスメモリに比べてデータが変化する頻度が小さくな
る。As described above, in the path memory according to the first embodiment of the present invention, it is highly likely that 0 will be supplied to the registers in the third stage, so that 0 will be supplied to the registers in the third and subsequent stages. Since it becomes higher, the frequency of data change becomes smaller than that in the conventional path memory in which random data is supplied.
【0048】本発明の第1の実施例に於いては、反転指
示手段70は、2段目の全てのレジスタの出力を入力
し、入力から反転指示信号80を作り、2段目のレジス
タの出力の値を制御するように構成されているが、K段
目(K=1〜I)の複数個のレジスタの出力を入力し、
入力から反転指示信号80を作り、K段目のレジスタの
出力の値を制御するように構成すれば、同様の効果を得
ることができる。In the first embodiment of the present invention, the inversion instruction means 70 inputs the outputs of all the registers in the second stage and produces the inversion instruction signal 80 from the inputs to generate the inversion instruction signal 80. It is configured to control the value of the output, but inputs the outputs of a plurality of registers at the Kth stage (K = 1 to I),
The same effect can be obtained by forming the inversion instruction signal 80 from the input and controlling the value of the output of the Kth stage register.
【0049】また、反転指示手段70は、多数決結果が
0であれば非反転を、1であれば反転を、入力の0と1
の数が等しいときは非反転または反転の任意の一方を指
示し、前記反転指示信号80として出力するものとし
た。その結果、3段目以降のほとんどのレジスタに0が
供給されることとなった。反転指示手段70の構成を、
多数決結果が0であれば反転を、1であれば非反転を、
入力の0と1の数が等しいときは非反転または反転の任
意の一方を指示し、前記反転指示信号80として出力す
るものとしても、3段目以降のほとんどのレジスタに1
が供給されることとなり、同様の効果を得ることができ
る。Further, the reversal instruction means 70, if the majority result is 0, non-reversal, 1 if reversal, 0 and 1 of the input.
When the numbers are the same, either one of non-inversion or inversion is instructed and output as the inversion instruction signal 80. As a result, 0 is supplied to most of the registers in the third and subsequent stages. The configuration of the inversion instruction means 70 is
If the majority result is 0, reverse, if 1
When the number of 0's and 1's of inputs is the same, any one of non-inversion or inversion is instructed, and even if it is output as the inversion instructing signal 80, most registers in the third and subsequent stages are set to 1
Will be supplied, and the same effect can be obtained.
【0050】本発明の第2の実施例のパスメモリについ
て説明する。A path memory according to the second embodiment of the present invention will be described.
【0051】図2は、本発明の第2の実施例におけるパ
スメモリの構成を示すものである。なお、本発明の第2
の実施例のパスメモリに於いては、図1に示した本発明
の第1の実施例のパスメモリと基本的な構成は同じであ
る。異なる部分は反転指示手段71だけであるので、そ
の他の部分に関しては詳細な説明を省略する。FIG. 2 shows the structure of the path memory in the second embodiment of the present invention. The second aspect of the present invention
The path memory of the second embodiment has the same basic configuration as the path memory of the first embodiment of the present invention shown in FIG. Since the different part is only the inversion instruction means 71, detailed description of other parts will be omitted.
【0052】71は、前記レジスタ20の出力を入力
し、入力が0であれば非反転を、1であれば反転を指示
し、前記反転指示信号80として出力する反転指示手段
である。Reference numeral 71 is an inversion instruction means for inputting the output of the register 20, instructing non-inversion when the input is 0 and inversion when the input is 1 and outputting as the inversion instruction signal 80.
【0053】その他の構成要素に関しては、上述のよう
に、図1に示した本発明の第1の実施例のパスメモリと
まったく同じである。As to the other components, as described above, they are exactly the same as the path memory of the first embodiment of the present invention shown in FIG.
【0054】このように構成された本発明の第2の実施
例のパスメモリの動作を以下に説明する。The operation of the path memory of the second embodiment of the present invention constructed as above will be described below.
【0055】1段目のレジスタ(10〜13)は、それ
ぞれ2つのパス情報と1つの選択情報とを入力し、選択
情報に従って2つのパス情報のうち一方を1時点保存し
て出力する。The first-stage registers (10 to 13) each receive two pieces of path information and one piece of selection information, and store one of the two pieces of path information at one point in time according to the selection information and output it.
【0056】2段目のレジスタ(20〜23)は、それ
ぞれ2つの前段のレジスタ(10〜13)の出力と1つ
の選択情報とを入力し、選択情報に従って2つのレジス
タの出力のうち一方を1時点保存して出力する。The registers (20 to 23) of the second stage receive the outputs of the registers (10 to 13) of the two preceding stages and one selection information, respectively, and output one of the outputs of the two registers according to the selection information. Save at one point and output.
【0057】反転指示手段71は、前記レジスタ20の
出力を入力し、入力が0であれば非反転を、1であれば
反転を指示し、前記反転指示信号80として出力する。The inversion instruction means 71 receives the output of the register 20, inputs non-inversion when the input is 0, and inverts when the input is 1, and outputs it as the inversion instruction signal 80.
【0058】反転手段50〜53は、それぞれ、前記レ
ジスタ20〜23の出力と、前記反転指示信号80とを
入力し、反転指示信号に従ってレジスタの出力をそのま
ま又は反転して出力する。The inverting means 50 to 53 receive the outputs of the registers 20 to 23 and the inversion instruction signal 80, respectively, and output the outputs of the registers as they are or in accordance with the inversion instruction signal.
【0059】3段目のレジスタ(30〜33)は、それ
ぞれ2つの反転手段の出力と1つの選択情報とを入力
し、選択情報に従って2つの反転手段の出力のうち一方
を1時点保存して出力する。The registers (30 to 33) of the third stage receive the outputs of the two inverting means and one selection information, respectively, and store one of the outputs of the two inverting means at one time point according to the selection information. Output.
【0060】4段目のレジスタ(40〜43)は、それ
ぞれ2つの前段のレジスタ(30〜33)の出力と1つ
の選択情報とを入力し、選択情報に従って2つのレジス
タの出力のうち一方を1時点保存して出力する。The fourth-stage registers (40 to 43) receive the outputs of the two previous-stage registers (30 to 33) and one selection information, respectively, and output one of the outputs of the two registers according to the selection information. Save at one point and output.
【0061】前記レジスタ34は、前記反転指示信号8
0を入力し、1時点保存して、前記1時点前の反転指示
信号81として出力する。The register 34 has the inversion instruction signal 8
0 is input, stored for one time point, and output as the inversion instruction signal 81 one time before.
【0062】前記レジスタ44は、前記1時点前の反転
指示信号81を入力し、1時点保存して、前記2時点前
の反転指示信号として出力する。The register 44 inputs the inversion instruction signal 81 one time before, stores it for one time, and outputs it as the inversion instruction signal two times before.
【0063】前記再反転手段60〜63は、それぞれ2
つの最終段のレジスタ(40〜43)の出力と、前記2
時点前の反転指示信号82とを入力し、2時点前の反転
指示信号に従ってレジスタの出力をそのまま又は反転し
て出力する。Each of the re-inversion means 60 to 63 has 2
The output of the two final stage registers (40-43)
The inversion instruction signal 82 before the time point is input, and the output of the register is output as it is or after being inverted according to the inversion instruction signal before the two time points.
【0064】このように、基本的には、前記パス情報0
〜3は、1時点毎に、前記選択情報4〜7の値に従って
レジスタ群の列方向の移動を行いながら、段方向に1つ
ずつシフトするが、反転手段50〜53で反転されて3
段目以降のレジスタへ送り出されることがある。しかし
ながら、反転手段50〜53で反転された場合はその情
報が2時点後にレジスタ44から2時点前の反転指示信
号82として出力され、再反転手段60〜63で再度反
転されてもとに戻されるため、本実施例のパスメモリ
は、従来例のパスメモリと全く同様の動作を行うもので
ある。As described above, basically, the path information 0
3 to 3 shift one by one in the stage direction while moving the register group in the column direction according to the values of the selection information 4 to 7 at each time point, but are reversed by the reversing means 50 to 53 to 3
It may be sent to the register after the second stage. However, when the information is inverted by the inversion means 50 to 53, the information is output from the register 44 as the inversion instruction signal 82 before the two time points after two points of time, and is returned to the original after being inverted again by the re-inversion means 60 to 63. Therefore, the path memory of this embodiment performs exactly the same operation as the path memory of the conventional example.
【0065】前述のように、パスメモリは、段方向へシ
フトする毎に同じ段のレジスタの出力が等しい確率が高
くなっていくという特徴がある。As described above, the path memory is characterized in that the outputs of the registers in the same stage are more likely to be equal each time the shift is performed in the stage direction.
【0066】そのため、本実施例のパスメモリに於い
て、2段目のレジスタ(20〜23)の出力は、ほとん
どが0であるか、ほとんどが1である確立が高い。Therefore, in the path memory of this embodiment, it is highly likely that the outputs of the registers (20 to 23) in the second stage are mostly 0 or mostly 1.
【0067】2段目のほとんどのレジスタの出力が0の
時は、レジスタ20の出力が0である確立が高く、その
場合反転指示信号80は非反転を指示するので、反転手
段50〜53の出力は2段目のレジスタの出力そのもの
となり、3段目のほとんどのレジスタに0が供給され
る。When the outputs of most of the registers in the second stage are 0, the probability that the output of the register 20 is 0 is high. In that case, the inversion instruction signal 80 indicates non-inversion, so that the inversion means 50 to 53. The output becomes the output of the register of the second stage itself, and 0 is supplied to most of the registers of the third stage.
【0068】2段目のほとんどのレジスタの出力が1の
時は、レジスタ20の出力が1である確立が高く、反転
指示信号80は反転を指示するので、反転手段50〜5
3の出力は2段目のレジスタの出力の反転となり、3段
目のほとんどのレジスタに0が供給される。When the outputs of most of the registers in the second stage are 1, the probability that the output of the register 20 is 1 is high, and the inversion instruction signal 80 indicates the inversion, so the inversion means 50 to 5
The output of 3 is the inversion of the output of the register of the second stage, and 0 is supplied to most of the registers of the third stage.
【0069】このように、本発明の第2の実施例のパス
メモリは、3段目のレジスタに0が供給される確立が高
いため、3段目以降のレジスタに0が供給される確立が
高くなるので、ランダムなデータが供給されていた従来
のパスメモリに比べてデータが変化する頻度が小さくな
る。As described above, in the path memory according to the second embodiment of the present invention, it is highly likely that 0 will be supplied to the registers in the third stage, so that 0 will be supplied to the registers in the third and subsequent stages. Since it becomes higher, the frequency of data change becomes smaller than that in the conventional path memory in which random data is supplied.
【0070】本発明の第2の実施例に於いては、反転指
示手段71は、レジスタ20の出力を入力し、入力から
反転指示信号80を作り、2段目のレジスタの出力の値
を制御するように構成されているが、K段目(K=1〜
I)の一つのレジスタの出力を入力し、入力から反転指
示信号80を作り、K段目のレジスタの出力の値を制御
するように構成すれば、同様の効果を得ることができ
る。In the second embodiment of the present invention, the inversion instruction means 71 inputs the output of the register 20, generates an inversion instruction signal 80 from the input, and controls the value of the output of the second stage register. However, the K-th stage (K = 1 to
The same effect can be obtained if the output of one register of I) is input, the inversion instruction signal 80 is generated from the input, and the value of the output of the Kth stage register is controlled.
【0071】なお、本発明の第2の実施例に於いては、
反転手段50は、レジスタ20の出力と、反転指示信号
80とを入力し、反転指示信号80に従ってレジスタ2
0の出力をそのまま又は反転して出力するように構成さ
れているが、反転指示信号80は、レジスタ20の出力
が0の時は非反転を、1の時は反転を指示するため、反
転手段50の出力は常に0となるので、反転手段50
は、単に0を出力するだけの構成にしてもよい。In the second embodiment of the present invention,
The inverting means 50 inputs the output of the register 20 and the inversion instruction signal 80, and according to the inversion instruction signal 80, the register 2
The output of 0 is configured to be output as it is or inverted, but the inversion instruction signal 80 indicates non-inversion when the output of the register 20 is 0, and inversion when the output of the register 20 is 1, and therefore the inversion means. Since the output of 50 is always 0, the inverting means 50
May output only 0.
【0072】また、本発明の第2の実施例に於いては、
反転指示手段71は、入力が0であれば非反転を、1で
あれば反転を指示し、前記反転指示信号80として出力
するものとした。その結果、3段目以降のほとんどのレ
ジスタに0が供給されることとなった。反転指示手段7
1の構成を、多数決結果が0であれば反転を、1であれ
ば非反転を指示し、前記反転指示信号80として出力す
るものとしても、3段目以降のほとんどのレジスタに1
が供給されることとなり、同様の効果を得ることができ
る。この場合、反転手段50の出力は常に1であるの
で、反転手段50は、単に1を出力するだけの構成にし
てもよい。Further, in the second embodiment of the present invention,
The inversion instruction means 71 instructs non-inversion when the input is 0 and inversion when the input is 1 and outputs it as the inversion instruction signal 80. As a result, 0 is supplied to most of the registers in the third and subsequent stages. Inversion instruction means 7
In the configuration of 1, even if the majority decision result is 0, inversion is instructed, and if the majority result is 1, non-inversion is instructed, and the inversion instruction signal 80 is output.
Will be supplied, and the same effect can be obtained. In this case, the output of the inverting means 50 is always 1, so the inverting means 50 may be configured to simply output 1.
【0073】なお、本発明の実施例に於いては、従来例
のパスメモリと同様の動作を得るために、レジスタ3
4,44及び再反転手段60〜63を設けたが、一般
に、I段J列の選択機能を持ったレジスタ群(I,Jは
正の整数)からなり、レジスタ群は、データを段方向に
順次シフトするよう構成され、i段目(i=2〜I)の
J個のレジスタは、それぞれ、(i−1)段目の複数個
のレジスタの値を入力し、いずれか一つを選択して1時
点遅延させて出力するように構成され、複数個のパス情
報を入力し、選択,保存を繰り返して最終段から選択さ
れたI時点前のパス情報を出力するパスメモリに於いて
は、K(1≦K<I)段目のJ個のレジスタのうち少な
くとも一つのレジスタの値から反転指示信号を作る反転
指示手段と、反転指示信号に従ってK段目のレジスタの
値を反転する反転手段とを具備することにより、本実施
例と同様の効果を得ることができる。In the embodiment of the present invention, in order to obtain the same operation as the conventional path memory, the register 3 is used.
4, 44 and re-inversion means 60 to 63 are provided, but in general, they are composed of a register group (I and J are positive integers) having a selection function of I stages and J columns. Each of the J registers in the i-th stage (i = 2 to I) is configured to be sequentially shifted, and the values of the plurality of registers in the (i-1) -th stage are input to select one of them. In the path memory that is configured to delay and output by one time point, input a plurality of path information, repeat selection and storage, and output the path information before the I time point selected from the final stage. , K (1 ≦ K <I) inversion instruction means for producing an inversion instruction signal from the value of at least one of the J registers, and inversion for inverting the value of the Kth stage register in accordance with the inversion instruction signal. By providing the means, the same effect as that of the present embodiment can be obtained. It is possible.
【0074】[0074]
【発明の効果】以上のように、本発明のパスメモリは、
I段J列の選択機能を持ったレジスタ群(I,Jは正の
整数)からなり、レジスタ群は、データを段方向に順次
シフトするよう構成され、i段目(i=2〜I)のJ個
のレジスタは、それぞれ、(i−1)段目の複数個のレ
ジスタの値を入力し、いずれか一つを選択して1時点遅
延させて出力するように構成され、複数個のパス情報を
入力し、選択,保存を繰り返して最終段から選択された
I時点前のパス情報を出力するパスメモリに於いて、K
(1≦K<I)段目のJ個のレジスタのうち少なくとも
一つのレジスタの値から反転指示信号を作る反転指示手
段と、反転指示信号に従ってK段目のレジスタの値を反
転する反転手段とを具備することにより、データが変化
する頻度を小さくし、消費電力を低減することが可能で
ある。As described above, the path memory of the present invention is
It is composed of a register group (I and J are positive integers) having a selection function of I-stage and J-column, and the register group is configured to sequentially shift data in the stage direction, i-th stage (i = 2 to I) Each of the J registers is configured to input the values of the plurality of registers in the (i-1) th stage, select any one of them, and output the delayed one point. In the path memory that inputs the path information, repeats selection and storage, and outputs the path information before the time point I selected from the final stage, K
(1 ≦ K <I) Inversion instruction means for generating an inversion instruction signal from the value of at least one register of the J registers, and inversion means for inverting the value of the Kth stage register in accordance with the inversion instruction signal. By including, it is possible to reduce the frequency of data change and reduce power consumption.
【図1】本発明の第1の実施例のパスメモリである。FIG. 1 is a path memory according to a first embodiment of the present invention.
【図2】本発明の第2の実施例のパスメモリである。FIG. 2 is a path memory according to a second embodiment of the present invention.
【図3】従来例のパスメモリである。FIG. 3 is a conventional path memory.
0〜3 パス情報 4〜7 選択情報 10〜13 レジスタ 20〜23 レジスタ 30〜34 レジスタ 40〜44 レジスタ 130〜134 レジスタ 140〜144 レジスタ 50〜53 反転手段 60〜63 反転手段 70 反転指示手段 71 反転指示手段 80 反転指示信号 81 1時点前の反転指示信号 82 2時点前の反転指示信号 0 to 3 path information 4 to 7 selection information 10 to 13 register 20 to 23 register 30 to 34 register 40 to 44 register 130 to 134 register 140 to 144 register 50 to 53 inversion means 60 to 63 inversion means 70 inversion instruction means 71 inversion Instructing means 80 Inversion instruction signal 81 Inversion instruction signal before 1 time point 82 Inversion instruction signal before 2 time point
Claims (3)
(I,Jは正の整数)からなり、そのレジスタ群は、デ
ータを段方向に順次シフトするよう構成され、i段目
(i=2〜I)のJ個のレジスタは、それぞれ、(i−
1)段目の複数個のレジスタの値を入力し、いずれか一
つを選択して1時点遅延させて出力するように構成さ
れ、1段目のJ個のレジスタがJ個のパス情報を入力
し、選択,保存を繰り返してI段目のJ個のレジスタか
ら復号パス情報を出力するパスメモリに於いて、K(1
≦K<I)段目のJ個のレジスタのうち少なくとも一つ
のレジスタの値から反転指示信号を発生する反転指示手
段と、反転指示信号に従ってK段目のレジスタの値を反
転する反転手段とを具備することを特徴とするパスメモ
リ。1. A register group (I and J are positive integers) having a selection function of I-stage and J-column, and the register group is configured to sequentially shift data in the stage direction, i-th stage ( The J registers of i = 2 to I) are respectively (i-
1) It is configured to input the values of a plurality of registers in the first stage, select one of them, and delay and output at one point. The J registers in the first stage output J path information. In the path memory that inputs, selects and saves, and outputs the decoding path information from the J registers in the I-th stage, K (1
≦ K <I) Inversion instruction means for generating an inversion instruction signal from the value of at least one of the J registers of the stage, and inversion means for inverting the value of the register of the Kth stage according to the inversion instruction signal. A path memory characterized by being provided.
スタの値の多数決結果を反転指示信号とすることを特徴
とする請求項1記載のパスメモリ。2. The path memory according to claim 1, wherein the inversion instruction means uses a majority decision result of the values of the plurality of registers at the Kth stage as an inversion instruction signal.
タの値を反転指示信号とすることを特徴とする請求項1
記載のパスメモリ。3. The inversion instruction means uses the value of one register in the Kth stage as an inversion instruction signal.
The described path memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6175069A JPH0846524A (en) | 1994-07-27 | 1994-07-27 | Path memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6175069A JPH0846524A (en) | 1994-07-27 | 1994-07-27 | Path memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0846524A true JPH0846524A (en) | 1996-02-16 |
Family
ID=15989692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6175069A Pending JPH0846524A (en) | 1994-07-27 | 1994-07-27 | Path memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0846524A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1096691A1 (en) * | 1999-04-12 | 2001-05-02 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for viterbi decoding |
US6337890B1 (en) | 1997-08-29 | 2002-01-08 | Nec Corporation | Low-power-consumption Viterbi decoder |
-
1994
- 1994-07-27 JP JP6175069A patent/JPH0846524A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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EP1096691A1 (en) * | 1999-04-12 | 2001-05-02 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for viterbi decoding |
EP1096691A4 (en) * | 1999-04-12 | 2001-12-05 | Matsushita Electric Ind Co Ltd | Apparatus and method for viterbi decoding |
EP1318608A1 (en) * | 1999-04-12 | 2003-06-11 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for viterbi decoding |
US6647530B1 (en) | 1999-04-12 | 2003-11-11 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for viterbi decoding |
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