JPH0846056A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH0846056A JPH0846056A JP6183560A JP18356094A JPH0846056A JP H0846056 A JPH0846056 A JP H0846056A JP 6183560 A JP6183560 A JP 6183560A JP 18356094 A JP18356094 A JP 18356094A JP H0846056 A JPH0846056 A JP H0846056A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に非線形特性を有する抵抗素子およ
びその形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a resistance element having a non-linear characteristic and a forming method thereof.
【0002】[0002]
【従来の技術】MIM( metal insulator metal )構
造を有する抵抗素子として、低電圧では高抵抗、高電圧
では低抵抗となる二端子の非線形素子が知られており、
例えばSM SZE 著 " Physics of Semiconductor Device
"p.614-p.624 に記載されている。2. Description of the Related Art As a resistance element having a MIM (metal insulator metal) structure, a two-terminal non-linear element having high resistance at low voltage and low resistance at high voltage is known.
For example, SM SZE "Physics of Semiconductor Device"
"p.614-p.624.
【0003】一方、非線形素子を半導体基板上に形成す
る場合には、10nm以下の絶縁膜上に電極を形成しな
ければならないが、一般にはMOS素子と同じ構造で形
成できる。On the other hand, when the non-linear element is formed on the semiconductor substrate, the electrode must be formed on the insulating film having a thickness of 10 nm or less, but in general, it can be formed with the same structure as the MOS element.
【0004】しかし、上記したように非線形素子をLS
I基板(例えばシリコン基板)上でMOS構造で実現す
ると、素子面積が比較的大きくなり、LSIのチップ面
積が増加する。しかも、非線形素子の一方の電極が基板
であるので、注入されたキャリアが基板内を拡散し、基
板上に形成されている回路の誤動作をまねくおそれがあ
る。However, as described above, the nonlinear element is
When the MOS structure is realized on the I substrate (for example, a silicon substrate), the element area becomes relatively large and the LSI chip area increases. Moreover, since one electrode of the non-linear element is the substrate, the injected carriers may diffuse in the substrate, which may cause a malfunction of the circuit formed on the substrate.
【0005】なお、非線形特性をダイオードと抵抗素子
との組み合わせで実現する場合があるが、上記と同様の
問題がある。一方、MOS型集積回路のようにMOS型
入力回路を有する集積回路においては、MOS型の入力
素子を静電破壊から保護するための入力保護回路とし
て、図8に示すように、信号入力パッド80と入力回路
81との間の入力信号ラインと電源ラインあるいは接地
ラインとの間にそれぞれダイオードDが挿入接続されて
いる。このダイオードDは、入力電圧の許容範囲内では
オンせず、過大な入力電圧あるいは負電圧入力によりオ
ンし、入力素子のゲートを静電破壊から保護する。Although the nonlinear characteristic may be realized by a combination of a diode and a resistance element, there is a problem similar to the above. On the other hand, in an integrated circuit having a MOS type input circuit such as a MOS type integrated circuit, as an input protection circuit for protecting the MOS type input element from electrostatic breakdown, as shown in FIG. A diode D is inserted and connected between the input signal line between the input circuit 81 and the input circuit 81 and the power supply line or the ground line. This diode D does not turn on within the allowable range of the input voltage, but turns on by an excessive input voltage or negative voltage input, and protects the gate of the input element from electrostatic breakdown.
【0006】しかし、上記ダイオードDは、通常動作時
(入力電圧が許容範囲内の時)には入力ラインに対して
大きな寄生容量として作用し、入力信号が高周波数の場
合に入力回路の動作速度の低下をまねく。However, the diode D acts as a large parasitic capacitance with respect to the input line during normal operation (when the input voltage is within the allowable range), and the operating speed of the input circuit when the input signal has a high frequency. Cause a decrease in.
【0007】さらに、上記ダイオードDは、半導体基板
の表面に形成されるので、入力保護回路の占有面積が増
加し、チップコストが上昇する。また、入力信号のオー
バーシュートやアンダーシュートにより上記ダイオード
Dが順方向に導通し、半導体基板にキャリアを注入し、
このキャリアが基板内を拡散し、基板上に形成されてい
る回路の誤動作をまねくおそれがある。Further, since the diode D is formed on the surface of the semiconductor substrate, the area occupied by the input protection circuit increases and the chip cost increases. Further, the diode D conducts in the forward direction due to overshoot or undershoot of the input signal, and carriers are injected into the semiconductor substrate.
This carrier may diffuse in the substrate and cause malfunction of a circuit formed on the substrate.
【0008】[0008]
【発明が解決しようとする課題】上記したようにLSI
基板上に非線形素子をMOS構造で実現する場合には、
チップ面積が増加するという問題と、非線形素子に注入
されたキャリアが基板内を拡散し、基板上に形成されて
いる回路の誤動作をまねくおそれがあるという問題があ
った。As described above, the LSI
When implementing a non-linear element with a MOS structure on a substrate,
There are problems that the chip area increases and carriers injected into the non-linear element diffuse in the substrate, which may cause a malfunction of the circuit formed on the substrate.
【0009】また、従来の集積回路のMOS型入力回路
の保護回路としてダイオードを使用した場合には、チッ
プ上の占有面積が増加し、チップコストが上昇するとい
う問題と、通常動作時にダイオードが入力信号ラインに
対して大きな寄生容量として作用し、入力信号が高周波
数の場合に入力回路の動作速度の低下をまねくという問
題があり、さらに入力信号のオーバーシュートやアンダ
ーシュートにより発生するキャリアが基板内を拡散し、
基板上に形成されている回路の誤動作をまねくおそれが
あるという問題があった。Further, when a diode is used as a protection circuit for a MOS type input circuit of a conventional integrated circuit, the area occupied on the chip increases and the chip cost rises, and the diode is input during normal operation. There is a problem that it acts as a large parasitic capacitance to the signal line, which causes a decrease in the operating speed of the input circuit when the input signal has a high frequency.In addition, carriers generated by overshoot or undershoot of the input signal are Spread the
There is a problem that a circuit formed on the substrate may malfunction.
【0010】本発明は上記の問題点を解決すべくなされ
たもので、集積回路基板上で下層の多結晶シリコン上あ
るいは金属膜上と上層配線との間に薄い絶縁層が形成さ
れてなるMIM構造により安定な非線形特性を有する抵
抗素子を実現でき、集積回路の入力保護回路に使用した
場合には、入力回路の高速動作を可能とし、チップ上の
占有面積が少なくて済む入力保護回路を実現し得る半導
体装置およびその製造方法を提供することを目的とす
る。The present invention has been made to solve the above-mentioned problems, and is a MIM in which a thin insulating layer is formed on the lower layer polycrystalline silicon or the metal film and the upper wiring on the integrated circuit substrate. Due to the structure, it is possible to realize a resistive element with stable nonlinear characteristics, and when used in an input protection circuit of an integrated circuit, it enables high-speed operation of the input circuit and realizes an input protection circuit that occupies a small area on the chip. It is an object of the present invention to provide a possible semiconductor device and a manufacturing method thereof.
【0011】[0011]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された第1導電体と、この第1導電
体上に形成された絶縁層と、この絶縁層上に形成された
金属の窒化膜よりなる第2導電体とを具備することを特
徴とする。According to the present invention, there is provided a semiconductor device comprising:
A first conductor formed on a semiconductor substrate; an insulating layer formed on the first conductor; and a second conductor formed of a metal nitride film on the insulating layer. Is characterized by.
【0012】また、本発明の半導体装置の製造方法は、
半導体基板上に第1の配線層を形成する工程と、上記第
1の配線層を酸化することによりその表面に酸化物より
なる絶縁膜を形成する工程と、上記絶縁膜上に金属の窒
化膜よりなる第2の配線層を形成する工程とを具備する
ことを特徴とする。The method of manufacturing a semiconductor device according to the present invention is
A step of forming a first wiring layer on a semiconductor substrate; a step of oxidizing the first wiring layer to form an insulating film made of an oxide on the surface thereof; and a metal nitride film on the insulating film. And a step of forming a second wiring layer made of
【0013】[0013]
【作用】本発明の半導体装置は、多結晶シリコン、アモ
ルファスシリコンあるいは金属膜のような第1導電体上
に薄い絶縁層を介して金属の窒化膜を有する第2導電体
が形成されたMIM構造により、安定な非線形特性を有
する抵抗素子が実現されている。The semiconductor device of the present invention has a MIM structure in which a second conductor having a metal nitride film is formed on a first conductor such as polycrystalline silicon, amorphous silicon or a metal film via a thin insulating layer. As a result, a resistance element having stable nonlinear characteristics is realized.
【0014】従って、集積回路の半導体素子の配線層間
に薄い絶縁層を形成することにより非線形特性を有する
抵抗素子を実現することができ、集積回路の入力保護回
路に使用すれば、入力回路の高速動作が可能でチップ占
有面積が少なくて済む入力保護回路を実現することが可
能になる。Therefore, by forming a thin insulating layer between the wiring layers of the semiconductor element of the integrated circuit, it is possible to realize a resistance element having a non-linear characteristic, and if it is used in the input protection circuit of the integrated circuit, the high speed of the input circuit can be achieved. It becomes possible to realize an input protection circuit which can operate and occupies a small chip area.
【0015】本発明では、非線形素子の大きさをコンタ
クトサイズ(たとえば数μm2 )で実現することができ
る。そして、素子面積や絶縁膜の膜厚を調整することに
より、許容入力電圧範囲において十分大きな抵抗値を実
現することができ、かつ、静電気のような過大な入力電
圧に対して抵抗値が下がり、入力用MOSトランジスタ
のゲートを静電破壊から保護することができる。しか
も、入力信号の若干のアンダーシュート、オーバーシュ
ートに対して基板にキャリアを発生させることがないの
で、キャリアが基板内を拡散して回路の誤動作をまねく
おそれがない。In the present invention, the size of the non-linear element can be realized with a contact size (for example, several μm 2 ). Then, by adjusting the element area and the film thickness of the insulating film, a sufficiently large resistance value can be realized in the allowable input voltage range, and the resistance value decreases with respect to an excessive input voltage such as static electricity, The gate of the input MOS transistor can be protected from electrostatic breakdown. Moreover, since carriers are not generated in the substrate due to slight undershoot and overshoot of the input signal, there is no risk of carriers spreading in the substrate and causing malfunction of the circuit.
【0016】また、本発明の半導体装置の製造方法は、
MIM構造を実現するために、第1導電体を酸化してそ
の表面に薄い絶縁膜を形成し、その上に金属の窒化膜よ
りなる第2導電体を形成するので、酸化物よりなる絶縁
膜を還元することなく薄い絶縁層を収率よく形成するこ
とができる。また、通常のMOSLSIの製造工程に対
してPEP工程を1つ増やすだけで、MOSLSIに非
線形素子を組み込むように形成することが可能になる。The semiconductor device manufacturing method of the present invention is
In order to realize the MIM structure, the first conductor is oxidized to form a thin insulating film on the surface thereof, and the second conductor made of a metal nitride film is formed thereon, so that the insulating film made of an oxide is formed. It is possible to form a thin insulating layer with high yield without reducing hydrogen. Further, by adding one PEP process to the usual MOSLSI manufacturing process, it becomes possible to form the non-linear element in the MOSLSI.
【0017】[0017]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1および図2は、本発明の半導体装置の
製造方法の一実施例に係る製造工程を示している。Embodiments of the present invention will be described below in detail with reference to the drawings. 1 and 2 show a manufacturing process according to an embodiment of a method for manufacturing a semiconductor device of the present invention.
【0018】まず、図1(a)に示すように、通常の工
程により、半導体基板10上にフィールド酸化膜11
a、ウエル領域11b、ゲート絶縁膜11cを形成した
後に、多結晶シリコンを用いて第1層目の配線(MOS
トランジスタのゲート電極を含む)12を形成する。さ
らに、MOSトランジスタのドレイン・ソース領域11
dを形成した後、層間絶縁膜として(化学気相成長)法
によりCVD酸化膜(SiO2 )13、BPSG(ボロ
ン・リン・シリケートガラス)膜14を形成し、POc
l3 雰囲気中での熱処理等の方法によって平坦化処理を
行う。First, as shown in FIG. 1A, the field oxide film 11 is formed on the semiconductor substrate 10 by a normal process.
After forming a, the well region 11b, and the gate insulating film 11c, the first layer wiring (MOS
(Including the gate electrode of the transistor) 12 is formed. Further, the drain / source region 11 of the MOS transistor
After forming d, a CVD oxide film (SiO 2 ) 13 and a BPSG (boron phosphorus silicate glass) film 14 are formed as an interlayer insulating film by a (chemical vapor deposition) method, and POc is formed.
Flattening treatment is performed by a method such as heat treatment in an atmosphere of l 3 .
【0019】次に、前記第1層目の配線12上で非線形
特性を有する抵抗素子を形成しようとする部分および通
常のコンタクト形成予定領域を一旦表面に露出させるた
めに、露出させようとする部分以外をレジストパターン
15でマスクするようにフォトリソグラフィ工程を行
い、異方性エッチング、例えばRIE(反応性イオンエ
ッチング)法を用いて前記BPSG絶縁膜14、CVD
酸化膜13、ゲート絶縁膜11cをエッチングする。こ
の場合、変換差が重要でない程度に素子が大きいのであ
れば、CDE(ケミカルドライエッチング)法またはN
H4 F(フッ化アンモニウム)を用いたエッチングを行
うようにしてもよい。Next, on the first-layer wiring 12, a portion where a resistance element having a non-linear characteristic is to be formed and a normal contact formation scheduled region are once exposed to the surface, so that a portion to be exposed is exposed. Photolithography is performed so as to mask the other parts with the resist pattern 15, and anisotropic etching such as RIE (reactive ion etching) is used to form the BPSG insulating film 14 and the CVD film.
The oxide film 13 and the gate insulating film 11c are etched. In this case, if the device is large enough that the conversion difference is not important, the CDE (chemical dry etching) method or N
Etching using H 4 F (ammonium fluoride) may be performed.
【0020】次に、図1(b)に示すように、レジスト
パターン15を剥離した後、熱酸化により前記エッチン
グによる露出部を酸化することによりその表面に酸化物
よりなる第1の絶縁膜16を形成する。この場合、熱酸
化には様々な方法により可能であるが、例えば900℃
の酸素雰囲気中で10分間処理すれば、多結晶シリコン
12の露出部上に15nm程度の薄い酸化膜16を形成
でき、BPSG膜14で覆われている部分は酸化が殆ん
ど進行しない。Next, as shown in FIG. 1B, after the resist pattern 15 is peeled off, the exposed portion due to the etching is oxidized by thermal oxidation to oxidize the exposed portion of the first insulating film 16 made of an oxide. To form. In this case, thermal oxidation can be performed by various methods, for example, 900 ° C.
If the treatment is performed in the oxygen atmosphere for 10 minutes, a thin oxide film 16 of about 15 nm can be formed on the exposed portion of the polycrystalline silicon 12, and the portion covered with the BPSG film 14 is hardly oxidized.
【0021】次に、図2(a)に示すように、上記第1
の絶縁膜16上に金属の窒化膜17よりなる電極材を堆
積した後、上記電極材のうちの必要な部分以外をレジス
トパターン18でマスクするようにリソグラフィ工程を
行い、RIE法を用いて前記金属の窒化膜17をエッチ
ング加工することにより、MIM構造が得られる。この
場合、前記金属の窒化膜17を堆積してエッチングする
工程では、例えば窒素雰囲気中で例えばTiをスパッタ
することによりTiNを形成した後、このTiNをエッ
チング加工する際にエッチング加工時間を通常の工程よ
りも僅か延ばすことにより、通常のコンタクト領域とな
る部分に存在する薄い酸化膜16を同時に除去できる。Next, as shown in FIG. 2A, the first
After depositing an electrode material made of a metal nitride film 17 on the insulating film 16, the lithography process is performed so that the resist pattern 18 is masked except for a necessary portion of the electrode material, and the RIE method is used. The MIM structure is obtained by etching the metal nitride film 17. In this case, in the step of depositing and etching the metal nitride film 17, the TiN is formed by sputtering Ti, for example, in a nitrogen atmosphere, and then the etching processing time is usually set when etching the TiN. By slightly extending the process, the thin oxide film 16 existing in the portion that will be the normal contact region can be removed at the same time.
【0022】この後は、レジストパターン18を剥離
し、通常の工程により、図2(b)に示すように、第2
層目の配線19を形成する。この場合、通常の配線材料
であるTiをスパッタし、続いて、TiN、Alをスパ
ッタした後にエッチング加工することにより第2層目の
配線19を形成する。この後、全面に保護絶縁膜20を
形成する。After that, the resist pattern 18 is peeled off, and a second step is performed by a normal process as shown in FIG.
The wiring 19 of the layer is formed. In this case, Ti, which is a normal wiring material, is sputtered, and subsequently, TiN and Al are sputtered, followed by etching to form the second-layer wiring 19. After that, the protective insulating film 20 is formed on the entire surface.
【0023】上記実施例の製造工程においては、MIM
構造を実現するために、多結晶シリコンを用いた第1層
目の配線(第1導電体)12を酸化してその表面に酸化
物(薄い絶縁膜)16を形成し、その上に電極材として
金属の窒化膜17(第2導電体)を形成するので、酸化
物よりなる絶縁膜を還元することなく薄い絶縁層16を
収率よく形成することができる。In the manufacturing process of the above embodiment, MIM
In order to realize the structure, the first-layer wiring (first conductor) 12 made of polycrystalline silicon is oxidized to form an oxide (thin insulating film) 16 on the surface thereof, and an electrode material is formed thereon. Since the metal nitride film 17 (second conductor) is formed as a thin film, the thin insulating layer 16 can be formed in good yield without reducing the insulating film made of an oxide.
【0024】この場合、通常のMOS型LSIの製造工
程に対してPEP工程を1つ増やすだけでMOSLSI
に非線形素子を組み込むように形成することが可能にな
る。もし、上記したような方法によらずに電極材17を
形成すると、第1の絶縁膜16が還元される場合が生
じ、集積回路のように多くの素子を同時に形成する工程
では収率が低下する。In this case, the MOS LSI can be manufactured by adding one PEP process to the usual MOS LSI manufacturing process.
It becomes possible to form so that a non-linear element may be incorporated into. If the electrode material 17 is formed without using the above-described method, the first insulating film 16 may be reduced, and the yield is reduced in the process of simultaneously forming many elements such as an integrated circuit. To do.
【0025】なお、上記実施例の製造工程に限らず、第
1の配線層12を局所的に酸化する方法によっても、非
線形素子を小さな面積で形成でき、その浮遊容量を小さ
くすることができる。The nonlinear element can be formed in a small area and its stray capacitance can be reduced not only by the manufacturing process of the above embodiment but also by the method of locally oxidizing the first wiring layer 12.
【0026】また、上記実施例の製造工程により得られ
たMIM構造は、多結晶シリコンのような第1導電体1
2上に薄い絶縁層16を介して金属の窒化膜17を有す
る第2層目の配線19が形成されているので、安定な非
線形特性を有する抵抗素子を実現することが可能であ
る。この場合、集積回路の半導体素子の配線層間に前記
したような薄い絶縁層16を形成することにより、非線
形素子の大きさをほぼコンタクトサイズで実現すること
ができる。In addition, the MIM structure obtained by the manufacturing process of the above-mentioned embodiment has the first conductor 1 such as polycrystalline silicon.
Since the second-layer wiring 19 having the metal nitride film 17 is formed on the second insulating layer 16 via the thin insulating layer 16, it is possible to realize a resistance element having stable nonlinear characteristics. In this case, by forming the thin insulating layer 16 as described above between the wiring layers of the semiconductor element of the integrated circuit, the size of the non-linear element can be realized with a contact size.
【0027】図3は、上記のように形成されたMIM構
造を有する非線形素子の電圧・電流特性および抵抗特性
の一例を示す。この例は、前記薄い絶縁層16として、
膜厚が約2nm、面積が2μm角である場合を示してお
り、これらの値を変えることにより特性を調整すること
ができる。FIG. 3 shows an example of voltage / current characteristics and resistance characteristics of the nonlinear element having the MIM structure formed as described above. In this example, as the thin insulating layer 16,
The case where the film thickness is about 2 nm and the area is 2 μm square is shown, and the characteristics can be adjusted by changing these values.
【0028】なお、上記実施例では、多結晶シリコン1
2とTiN17との間に薄い絶縁層16を有する非線形
素子を形成したが、金属配線間でも上記実施例に準じて
非線形素子を形成することが可能である。この場合、金
属配線間の薄い絶縁層の均一性を確保するためには、金
属の自然酸化膜を利用することが望ましい。In the above embodiment, the polycrystalline silicon 1
Although the non-linear element having the thin insulating layer 16 is formed between 2 and TiN 17, the non-linear element can be formed between the metal wirings according to the above-described embodiment. In this case, in order to ensure the uniformity of the thin insulating layer between the metal wirings, it is desirable to use a natural oxide film of metal.
【0029】また、第1導電体12の表面がTiNであ
る場合には、大気中で数十nmのTiOが形成されるの
で、このTiO膜を絶縁層として使用する。また、第1
導電体12の表面がAlである場合には、AlO膜を絶
縁層として使用する。Further, when the surface of the first conductor 12 is TiN, TiO having a thickness of several tens nm is formed in the atmosphere, so this TiO film is used as an insulating layer. Also, the first
When the surface of the conductor 12 is Al, an AlO film is used as an insulating layer.
【0030】即ち、前記第1導電体として、Si、G
e、Ti、Al、TiNのいずれかを用いることができ
る。また、前記第2導電体として、TiN、WN、Al
Nのいずれかを用いることができる。That is, as the first conductor, Si, G
Any of e, Ti, Al, and TiN can be used. Further, as the second conductor, TiN, WN, Al
Any of N can be used.
【0031】一般に、MIM構造を有する素子の絶縁膜
は、必要な電気的特性を得るために薄く形成されるの
で、その両端電極間の電位差が零の場合でもトンネル確
率がかなり高く、有限の抵抗値を示し、絶縁膜の組成が
ストイキオメトリから外れてリーク電流が生じても実用
に絶え得る。従って、上記のように形成されたMIM構
造を有する非線形素子を後述するように集積回路の入力
保護回路に使用する場合には、数十μA程度のリーク電
流は許容される。In general, since the insulating film of the element having the MIM structure is formed thin in order to obtain necessary electrical characteristics, even if the potential difference between both electrodes is zero, the tunnel probability is considerably high and the finite resistance is limited. The value shows the value and can be practically used even if the composition of the insulating film deviates from stoichiometry and a leak current occurs. Therefore, when the nonlinear element having the MIM structure formed as described above is used in the input protection circuit of the integrated circuit as described later, a leak current of about several tens of μA is allowed.
【0032】図4は、上記のように集積回路に形成され
たMIM構造を有する非線形素子の使用例として、MO
S型集積回路の入力保護回路の一例を示している。即
ち、この入力保護回路は、信号入力パッド40と入力回
路(例えばCMOSインバータ回路41)の入力信号ラ
インと接地ラインとの間に非線形素子42が接続されて
なる。FIG. 4 shows an example of use of a non-linear element having an MIM structure formed in an integrated circuit as described above.
1 shows an example of an input protection circuit of an S-type integrated circuit. That is, the input protection circuit is configured by connecting the non-linear element 42 between the signal input pad 40 and the input signal line of the input circuit (for example, the CMOS inverter circuit 41) and the ground line.
【0033】上記入力保護回路においては、非線形素子
42の面積や絶縁膜の膜厚を適切に調整しておくことに
より、通常の入力電圧範囲内では非線形素子が十分大き
な抵抗値を有するようになり、単なる負荷素子として作
用する。この場合、例えば5Vの入力電圧が印加された
時に500KΩ程度の抵抗値になれば、10μAのリー
ク電流が生じるが、一般の論理型LSIでは許容される
範囲内である。In the above input protection circuit, the area of the non-linear element 42 and the film thickness of the insulating film are appropriately adjusted so that the non-linear element has a sufficiently large resistance value within the normal input voltage range. , Acts as a simple load element. In this case, for example, if a resistance value of about 500 KΩ is applied when an input voltage of 5 V is applied, a leak current of 10 μA is generated, but this is within the allowable range for a general logic type LSI.
【0034】これに対して、通常の入力電圧範囲を越え
て過大になった時(例えば静電気入力時)、例えば上記
5Vの10倍(50V)になった場合には、非線形素子
42の抵抗値は上記500KΩの1/10(50KΩ程
度)になり、多くの電荷を短時間に接地電位に逃がすこ
とが可能になり、入力用MOSトランジスタのゲートへ
の高電圧の印加時間を短くし、そのゲート酸化膜を静電
破壊から保護することができる。On the other hand, when the voltage exceeds the normal input voltage range and becomes excessive (for example, when static electricity is input), for example, when the voltage becomes 10 times (50 V) 5 V, the resistance value of the nonlinear element 42 is increased. Becomes 1/10 of the above 500 KΩ (about 50 KΩ), and it becomes possible to release a large amount of charges to the ground potential in a short time, shorten the time for applying a high voltage to the gate of the input MOS transistor, and reduce its gate. The oxide film can be protected from electrostatic breakdown.
【0035】しかも、上記非線形素子42は、両端電極
間の電圧の正負に殆んど依存せず、電位差により特性が
決まるので、従来の入力保護回路において入力信号ライ
ンと電源ライン、接地ラインとの間にそれぞれ1個づつ
接続されているダイオードの使用数(2個)よりも少な
い個数で入力保護が可能となる。Moreover, since the characteristic of the non-linear element 42 is almost independent of the positive / negative of the voltage between both electrodes and the characteristic is determined by the potential difference, in the conventional input protection circuit, the input signal line, the power supply line and the ground line are connected. Input protection can be performed with a number smaller than the number (two) of diodes connected one by one between them.
【0036】図5は、図4の入力保護回路の変形例とし
て、入力信号ラインと電源ライン、接地ラインとの間に
それぞれ1個づつ非線形素子42が接続されている例を
示している。FIG. 5 shows, as a modification of the input protection circuit of FIG. 4, one non-linear element 42 is connected between each of the input signal line, the power supply line and the ground line.
【0037】さらに、上記非線形素子42は、入力信号
の若干のアンダーシュート、オーバーシュートに対して
基板にキャリアを発生させることがないので、キャリア
が基板内を拡散して回路の誤動作をまねくおそれがな
い。Further, since the non-linear element 42 does not generate carriers in the substrate due to slight undershoot and overshoot of the input signal, the carriers may diffuse in the substrate and cause malfunction of the circuit. Absent.
【0038】また、上記非線形素子42は、ほぼコンタ
クトサイズで実現できるので、従来の入力保護回路に使
用されているダイオードよりも小さな面積で実現でき、
かつ、この面積に依存する浮遊容量を小さく実現できる
ので、入力保護回路のチップ占有面積が少なくて済み、
入力回路の高速動作が可能になる。Further, since the non-linear element 42 can be realized with almost a contact size, it can be realized with a smaller area than the diode used in the conventional input protection circuit.
Moreover, since the stray capacitance depending on this area can be realized small, the chip occupation area of the input protection circuit can be small,
High-speed operation of the input circuit is possible.
【0039】なお、上記したように入力用MOSトラン
ジスタのゲート酸化膜の保護を目的とする場合には、上
記ゲート酸化膜の膜厚よりも非線形抵抗素子42の絶縁
膜の膜厚を薄くし、FN電流が流れ易くしておく必要が
ある。When the purpose is to protect the gate oxide film of the input MOS transistor as described above, the thickness of the insulating film of the non-linear resistance element 42 is made smaller than that of the gate oxide film. It is necessary to make it easy for the FN current to flow.
【0040】図6は、入力保護回路の他の変形例を示し
ている。この入力保護回路においては、信号入力パッド
40と非線形素子42との間の入力信号ラインに第1の
抵抗素R1が挿入接続され、非線形素子42と入力用M
OSトランジスタのゲートとの間の入力信号ラインに第
2の抵抗素子R2が挿入接続されている。FIG. 6 shows another modification of the input protection circuit. In this input protection circuit, the first resistor element R1 is inserted and connected to the input signal line between the signal input pad 40 and the nonlinear element 42, and the nonlinear element 42 and the input M
The second resistance element R2 is inserted and connected to the input signal line between the gate of the OS transistor.
【0041】これにより、過大電圧入力時に、上記抵抗
素子と入力用MOSトランジスタのゲート容量との時定
数に従ってMOS素子のゲートが放電され、かつ、入力
用MOSトランジスタのゲートに印加される電圧は上記
抵抗素子と非線形素子の抵抗値とにより分割されるの
で、入力用MOSトランジスタのゲートへの高電圧の印
加時間を非常に短くすることが可能になるので、保護性
能が向上する。As a result, when an excessive voltage is input, the gate of the MOS element is discharged according to the time constant of the resistance element and the gate capacitance of the input MOS transistor, and the voltage applied to the gate of the input MOS transistor is the above. Since it is divided by the resistance value of the resistance element and the resistance value of the non-linear element, the application time of the high voltage to the gate of the input MOS transistor can be extremely shortened, and the protection performance is improved.
【0042】図7は、入力保護回路のさらに他の変形例
を示している。この入力保護回路においては、入力信号
ラインと電源ライン、接地ラインとの間に、それぞれ非
線形素子42とダイオードDとが直列に接続されてい
る。FIG. 7 shows another modification of the input protection circuit. In this input protection circuit, the nonlinear element 42 and the diode D are connected in series between the input signal line, the power supply line, and the ground line, respectively.
【0043】これにより、通常の入力電圧範囲内では、
ダイオードDはオフ状態であり、入力信号ラインに対す
る負荷容量が軽くなり、入力信号の若干のアンダーシュ
ート、オーバーシュートに対して電流は少ししか流れな
い。Thus, within the normal input voltage range,
The diode D is in the off state, the load capacitance on the input signal line becomes light, and a small amount of current flows in response to slight undershoot and overshoot of the input signal.
【0044】これに対して、過大電圧入力時には、ダイ
オードDはオン状態になり、非線形素子42は低い抵抗
値となり、入力用MOSトランジスタのゲート酸化膜を
静電破壊から保護することができる。なお、本発明にお
ける非線形素子は一般的な回路に使用しても問題はな
く、特に保護回路に限定されるものではない。On the other hand, when an excessive voltage is input, the diode D is turned on, the nonlinear element 42 has a low resistance value, and the gate oxide film of the input MOS transistor can be protected from electrostatic breakdown. The non-linear element according to the present invention can be used in a general circuit without any problem, and is not particularly limited to the protection circuit.
【0045】[0045]
【発明の効果】上述したように本発明によれば、安定な
非線形特性を有する抵抗素子を多結晶シリコン上あるい
は金属膜上に形成でき、しかも、半導体素子の配線層間
に薄い絶縁層を形成してなる抵抗素子を入力保護回路に
使用した場合には、入力回路の高速動作を可能とし、チ
ップ占有面積が少なくて済む入力保護回路を実現し得る
半導体装置およびその製造方法を提供することができ
る。As described above, according to the present invention, a resistance element having stable nonlinear characteristics can be formed on polycrystalline silicon or a metal film, and a thin insulating layer is formed between wiring layers of a semiconductor element. When the resistance element formed by the above is used for the input protection circuit, it is possible to provide a semiconductor device capable of operating the input circuit at high speed and realizing an input protection circuit that requires a small chip area, and a manufacturing method thereof. .
【図1】本発明の半導体装置の製造方法の一実施例に係
る工程の一部を示す断面図。FIG. 1 is a cross-sectional view showing a part of the process according to an embodiment of the method for manufacturing a semiconductor device of the present invention.
【図2】図1の工程に続く工程を示す断面図。FIG. 2 is a cross-sectional view showing a step that follows the step of FIG.
【図3】図1乃至図2の工程により形成されたMIM構
造を有する非線形素子の電圧・電流特性および抵抗特性
の一例を示す図。FIG. 3 is a diagram showing an example of voltage / current characteristics and resistance characteristics of a non-linear element having a MIM structure formed by the steps of FIGS.
【図4】図1および図2の工程により形成された非線形
素子を使用した集積回路の入力保護回路の一例を示す回
路図。FIG. 4 is a circuit diagram showing an example of an input protection circuit of an integrated circuit using a non-linear element formed by the steps of FIGS. 1 and 2.
【図5】図4の入力保護回路の変形例を示す回路図。5 is a circuit diagram showing a modified example of the input protection circuit of FIG.
【図6】図4の入力保護回路の他の変形例を示す回路
図。FIG. 6 is a circuit diagram showing another modification of the input protection circuit of FIG.
【図7】図4の入力保護回路のさらに他の変形例を示す
回路図。FIG. 7 is a circuit diagram showing still another modification of the input protection circuit of FIG.
【図8】従来のMOS型集積回路の入力保護回路の一例
を示す回路図。FIG. 8 is a circuit diagram showing an example of an input protection circuit of a conventional MOS integrated circuit.
12…第1層目の配線(ゲート電極を含む)、13…C
VD酸化膜膜、14…BPSG膜、15、18…レジス
トパターン、16…第1の絶縁膜(薄い酸化膜)、17
…金属の窒化膜(TiN)、19…第2層目の配線、2
0…保護絶縁膜。12 ... First layer wiring (including gate electrode), 13 ... C
VD oxide film film, 14 ... BPSG film, 15, 18 ... Resist pattern, 16 ... First insulating film (thin oxide film), 17
... Metal nitride film (TiN), 19 ... Second layer wiring, 2
0 ... Protective insulating film.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 H01L 27/04 P ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 21/822 H01L 27/04 P
Claims (5)
と、この第1導電体上に形成された絶縁層と、この絶縁
層上に形成された金属の窒化膜よりなる第2導電体とか
らなる非線形特性を有する抵抗素子を具備することを特
徴とする半導体装置。1. A second conductor comprising a first conductor formed on a semiconductor substrate, an insulating layer formed on the first conductor, and a metal nitride film formed on the insulating layer. A semiconductor device comprising a resistance element having a non-linear characteristic consisting of:
記絶縁層は、前記第1導電体の表面が酸化されて形成さ
れた酸化膜であることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the insulating layer is an oxide film formed by oxidizing the surface of the first conductor.
記抵抗素子は集積回路のMOS型入力回路の入力信号ラ
インと接地ラインもしくは電源ラインとの間に接続さ
れ、入力保護回路として使用されることを特徴とする半
導体装置。3. The semiconductor device according to claim 1, wherein the resistance element is connected between an input signal line of a MOS type input circuit of an integrated circuit and a ground line or a power supply line, and is used as an input protection circuit. A semiconductor device characterized by:
工程と、上記第1の配線層を酸化することによりその表
面に酸化物よりなる絶縁膜を形成する工程と、上記絶縁
膜上に金属の窒化膜よりなる第2の配線層を形成する工
程とを具備することを特徴とする半導体装置の製造方
法。4. A step of forming a first wiring layer on a semiconductor substrate, a step of forming an insulating film made of an oxide on the surface of the first wiring layer by oxidizing the first wiring layer, and a step of forming the insulating film on the insulating film. And a step of forming a second wiring layer made of a metal nitride film.
第1層目の配線を形成し、その上に層間絶縁膜を形成す
る工程と、次に、前記多結晶シリコン上で非線形特性を
有する抵抗素子を形成しようとする部分以外をレジスト
でマスクし、前記層間絶縁膜に対して異方性エッチング
を行い、前記多結晶シリコンの一部を露出させる工程
と、前記多結晶シリコンの露出部を熱酸化により酸化す
ることによりその表面に酸化物よりなる絶縁膜を形成す
る工程と、上記絶縁膜上に金属の窒化膜よりなる電極材
を堆積した後、上記電極材のうちの必要な部分以外をレ
ジストでマスクし、前記電極材に対して異方性エッチン
グを行う工程とを具備することを特徴とする半導体装置
の製造方法。5. A step of forming a first layer wiring made of polycrystalline silicon on a semiconductor substrate, and forming an interlayer insulating film on the wiring, and then having a non-linear characteristic on the polycrystalline silicon. Masking a portion other than a portion where a resistance element is to be formed with a resist, performing anisotropic etching on the interlayer insulating film to expose a part of the polycrystalline silicon, and an exposed portion of the polycrystalline silicon. A step of forming an insulating film made of an oxide on the surface by oxidation by thermal oxidation, and depositing an electrode material made of a metal nitride film on the insulating film, and then, except for a necessary portion of the electrode material. Is masked with a resist, and anisotropic etching is performed on the electrode material.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2005122373A1 (en) * | 2004-06-09 | 2005-12-22 | Rohm Co., Ltd | Level shift circuit and switching regulator using the same |
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JPWO2005122373A1 (en) * | 2004-06-09 | 2008-04-10 | ローム株式会社 | Level shift circuit and switching regulator provided with the same |
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