JPH0846048A - 半導体素子の冗長回路の製造方法 - Google Patents
半導体素子の冗長回路の製造方法Info
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- JPH0846048A JPH0846048A JP17430494A JP17430494A JPH0846048A JP H0846048 A JPH0846048 A JP H0846048A JP 17430494 A JP17430494 A JP 17430494A JP 17430494 A JP17430494 A JP 17430494A JP H0846048 A JPH0846048 A JP H0846048A
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Abstract
(57)【要約】
【目的】 ヒューズ上の絶縁膜の膜減りを低減をすると
ともに、ヒューズのレーザーリペア時のクラックの発生
及び隣接配線とのショートを防止し得る半導体素子の冗
長回路の製造方法を提供する。 【構成】 多層アルミニウム合金膜配線構造の半導体素
子の冗長回路の製造方法において、ヒューズ２２を形成
する工程と、ＣＶＤ酸化膜（第１の絶縁膜）２３を生成
する工程と、このヒューズ２２上にダミーアルミニウム
合金膜（ストッパ膜）２５及び第１層アルミニウム合金
膜配線２４を形成する工程と、層間膜（第２の絶縁膜）
２６を生成する工程と、第２層アルミニウム合金膜配線
２７を形成する工程と、ヒューズウインドウより外側に
なるように層間膜２６をストッパ膜２５をストッパ膜と
してエッチングし、絶縁膜除去ウインドウを形成する工
程と、露出したストッパ膜２５をエッチングする工程
と、パッシベーション膜２９を生成し、ヒューズウイン
ドウ３１の形成を行う工程とを施す。
ともに、ヒューズのレーザーリペア時のクラックの発生
及び隣接配線とのショートを防止し得る半導体素子の冗
長回路の製造方法を提供する。 【構成】 多層アルミニウム合金膜配線構造の半導体素
子の冗長回路の製造方法において、ヒューズ２２を形成
する工程と、ＣＶＤ酸化膜（第１の絶縁膜）２３を生成
する工程と、このヒューズ２２上にダミーアルミニウム
合金膜（ストッパ膜）２５及び第１層アルミニウム合金
膜配線２４を形成する工程と、層間膜（第２の絶縁膜）
２６を生成する工程と、第２層アルミニウム合金膜配線
２７を形成する工程と、ヒューズウインドウより外側に
なるように層間膜２６をストッパ膜２５をストッパ膜と
してエッチングし、絶縁膜除去ウインドウを形成する工
程と、露出したストッパ膜２５をエッチングする工程
と、パッシベーション膜２９を生成し、ヒューズウイン
ドウ３１の形成を行う工程とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子における冗
長回路に係り、特に、その冗長回路のヒューズの製造方
法に関するものである。
長回路に係り、特に、その冗長回路のヒューズの製造方
法に関するものである。
【０００２】
【従来の技術】従来、このような分野の先行技術として
は、例えば、以下に示すようなものがあった。図２はか
かる従来の半導体素子における冗長回路の製造工程断面
図、図３はその半導体素子における冗長回路の平面図で
ある。
は、例えば、以下に示すようなものがあった。図２はか
かる従来の半導体素子における冗長回路の製造工程断面
図、図３はその半導体素子における冗長回路の平面図で
ある。
【０００３】まず、図２（ａ）に示すように、１は基板
であり、この基板１上にヒューズ２、ＣＶＤ酸化膜３、
第１層アルミニウム合金膜配線４、層間膜５、第２層ア
ルミニウム合金膜配線６、パッシベーション膜７を設
け、その上にヒューズウインドウを形成するためにパタ
ーニングされたレジスト８を形成する。そこで、レジス
ト８をマスクとしてパッシベーション膜７及び層間膜５
をエッチングして、図２（ｂ）に示すように、ヒューズ
ウインドウ９を形成する。
であり、この基板１上にヒューズ２、ＣＶＤ酸化膜３、
第１層アルミニウム合金膜配線４、層間膜５、第２層ア
ルミニウム合金膜配線６、パッシベーション膜７を設
け、その上にヒューズウインドウを形成するためにパタ
ーニングされたレジスト８を形成する。そこで、レジス
ト８をマスクとしてパッシベーション膜７及び層間膜５
をエッチングして、図２（ｂ）に示すように、ヒューズ
ウインドウ９を形成する。
【０００４】このように、従来の半導体素子の冗長回路
は、図３に示すように、パッシベーション膜（窒化膜）
７のヒューズパターンを形成し、これをレーザーにより
切断するものであった。しかし、近年、アルミニウム合
金膜配線の多層化により、アルミニウム合金膜配線間に
層間膜として、ＣＶＤ酸化膜（ＳＯＧも含む）が必要と
なり、この酸化膜は高温の熱処理が施されていないた
め、図２（ｂ）に示すように、水分の吸収が生じ、結果
として、アルミニウム合金膜配線４，６が腐食するとい
った問題があった。
は、図３に示すように、パッシベーション膜（窒化膜）
７のヒューズパターンを形成し、これをレーザーにより
切断するものであった。しかし、近年、アルミニウム合
金膜配線の多層化により、アルミニウム合金膜配線間に
層間膜として、ＣＶＤ酸化膜（ＳＯＧも含む）が必要と
なり、この酸化膜は高温の熱処理が施されていないた
め、図２（ｂ）に示すように、水分の吸収が生じ、結果
として、アルミニウム合金膜配線４，６が腐食するとい
った問題があった。
【０００５】現在、このような問題の対策として、図４
に示すような工程を施すようにしている。すなわち、図
４（ａ）に示すように、パッシベーション膜生成前に、
ヒューズウインドウを形成するために、パターニングさ
れたレジスト１０を形成して、図４（ｂ）に示すよう
に、アルミニウム合金膜配線４，６間の層間膜５を除去
する工程（絶縁膜除去ウインドウ工程）を設け、水分吸
収を起こす膜を除去する。
に示すような工程を施すようにしている。すなわち、図
４（ａ）に示すように、パッシベーション膜生成前に、
ヒューズウインドウを形成するために、パターニングさ
れたレジスト１０を形成して、図４（ｂ）に示すよう
に、アルミニウム合金膜配線４，６間の層間膜５を除去
する工程（絶縁膜除去ウインドウ工程）を設け、水分吸
収を起こす膜を除去する。
【０００６】次に、図４（ｃ）に示すように、窒化膜か
らなるパッシベーション膜１１を生成し、ヒューズウイ
ンドウを形成するためにパターニングされたレジスト１
２を形成し、図４（ｄ）に示すように、ヒューズウイン
ドウ１３の形成を行い、水分吸収を起こす膜を窒化膜か
らなるパッシベーション膜１１で覆うようにしている。
らなるパッシベーション膜１１を生成し、ヒューズウイ
ンドウを形成するためにパターニングされたレジスト１
２を形成し、図４（ｄ）に示すように、ヒューズウイン
ドウ１３の形成を行い、水分吸収を起こす膜を窒化膜か
らなるパッシベーション膜１１で覆うようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来の冗長回路としてのヒューズでは、アルミニウム
合金膜配線間の層間膜エッチング時に、アルミニウム合
金膜配線間の層間膜だけでなく、第１層アルミニウム合
金膜配線の下の酸化膜（ＢＰＳＧ等）の膜減りが生じ
る。更に、ヒューズウインドウ形成時の窒化膜エッチン
グの際にも、オーバーエッチングにより、膜減りが発生
するため、ヒューズ上の酸化膜の膜減りが大きいという
問題が生じる。
た従来の冗長回路としてのヒューズでは、アルミニウム
合金膜配線間の層間膜エッチング時に、アルミニウム合
金膜配線間の層間膜だけでなく、第１層アルミニウム合
金膜配線の下の酸化膜（ＢＰＳＧ等）の膜減りが生じ
る。更に、ヒューズウインドウ形成時の窒化膜エッチン
グの際にも、オーバーエッチングにより、膜減りが発生
するため、ヒューズ上の酸化膜の膜減りが大きいという
問題が生じる。
【０００８】このヒューズ上の酸化膜の膜減りにより、
ヒューズのレーザーリペア時に、ヒューズ上の酸化膜が
薄いことにより、図３に示すように、クラック１４が発
生したり、ヒューズ上の酸化膜が無い（配線表面の露
出）場合には、レーザーで切断された破片による隣接配
線とのショートの問題が発生する。本発明は、上記問題
点を解決するために、ヒューズ上の絶縁膜の膜減りを低
減するとともに、ヒューズのレーザーリペア時のクラッ
クの発生及び隣接配線とのショートを防止し得る半導体
素子の冗長回路の製造方法を提供することを目的とす
る。
ヒューズのレーザーリペア時に、ヒューズ上の酸化膜が
薄いことにより、図３に示すように、クラック１４が発
生したり、ヒューズ上の酸化膜が無い（配線表面の露
出）場合には、レーザーで切断された破片による隣接配
線とのショートの問題が発生する。本発明は、上記問題
点を解決するために、ヒューズ上の絶縁膜の膜減りを低
減するとともに、ヒューズのレーザーリペア時のクラッ
クの発生及び隣接配線とのショートを防止し得る半導体
素子の冗長回路の製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）多層アルミニウム合金膜配線構造の半導体素子の
冗長回路の製造方法において、ヒューズ（２２）を形成
する工程と、第１の絶縁膜（２３）を生成する工程と、
前記ヒューズ（２２）上にダミーアルミニウム合金膜
（２５）及び第１層アルミニウム合金膜配線（２４）を
形成する工程と、第２の絶縁膜（２６）を生成する工程
と、第２層アルミニウム合金膜配線（２７）を形成する
工程と、ヒューズウインドウより外側になるように前記
第２の絶縁膜（２６）を前記ダミーアルミニウム合金膜
（２５）をストッパ膜としてエッチングし、絶縁膜除去
ウインドウを形成する工程と、露出した前記ダミーアル
ミニウム合金膜（２５）をエッチングする工程と、パッ
シベーション膜（２９）を生成し、ヒューズウインドウ
（３１）の形成を行う工程とを施すようにしたものであ
る。
成するために、 （１）多層アルミニウム合金膜配線構造の半導体素子の
冗長回路の製造方法において、ヒューズ（２２）を形成
する工程と、第１の絶縁膜（２３）を生成する工程と、
前記ヒューズ（２２）上にダミーアルミニウム合金膜
（２５）及び第１層アルミニウム合金膜配線（２４）を
形成する工程と、第２の絶縁膜（２６）を生成する工程
と、第２層アルミニウム合金膜配線（２７）を形成する
工程と、ヒューズウインドウより外側になるように前記
第２の絶縁膜（２６）を前記ダミーアルミニウム合金膜
（２５）をストッパ膜としてエッチングし、絶縁膜除去
ウインドウを形成する工程と、露出した前記ダミーアル
ミニウム合金膜（２５）をエッチングする工程と、パッ
シベーション膜（２９）を生成し、ヒューズウインドウ
（３１）の形成を行う工程とを施すようにしたものであ
る。
【００１０】（２）多層アルミニウム合金膜配線構造の
半導体素子の冗長回路の製造方法において、ヒューズ
（４２）を形成する工程と、第１の絶縁膜（４３）を生
成する工程と、前記ヒューズ（４２）のレーザーリペア
部となる箇所を囲むようにダミーパターン（４６）を形
成する工程と、第２の絶縁膜（４７）を形成する工程
と、第１層アルミニウム合金膜配線（４８）を形成する
工程と、第３の絶縁膜（４９）を生成する工程と、第２
層アルミニウム合金膜配線（５０）を形成する工程と、
前記ダミーパターン（４６）が境界になるように第３の
絶縁膜（４９）をエッチングして絶縁膜除去ウインドウ
を形成する工程と、パッシベーション膜（５１）を生成
し、ヒューズウインドウ（５２）の形成を行う工程とを
施すようにしたものである。
半導体素子の冗長回路の製造方法において、ヒューズ
（４２）を形成する工程と、第１の絶縁膜（４３）を生
成する工程と、前記ヒューズ（４２）のレーザーリペア
部となる箇所を囲むようにダミーパターン（４６）を形
成する工程と、第２の絶縁膜（４７）を形成する工程
と、第１層アルミニウム合金膜配線（４８）を形成する
工程と、第３の絶縁膜（４９）を生成する工程と、第２
層アルミニウム合金膜配線（５０）を形成する工程と、
前記ダミーパターン（４６）が境界になるように第３の
絶縁膜（４９）をエッチングして絶縁膜除去ウインドウ
を形成する工程と、パッシベーション膜（５１）を生成
し、ヒューズウインドウ（５２）の形成を行う工程とを
施すようにしたものである。
【００１１】（３）多層アルミニウム合金膜配線構造の
半導体素子の冗長回路の製造方法において、複数の並行
したヒューズ（６２Ａ，６２Ｂ）を形成する工程と、第
１の絶縁膜（６３）を生成する工程と、前記各ヒューズ
のレーザーリペア部となる箇所を囲むようにダミーパタ
ーン（６６）を形成する工程と、第２の絶縁膜（６７）
を生成する工程と、第１層アルミニウム合金膜配線（６
８）を形成する工程と、第３の絶縁膜（６９）を生成す
る工程と、第２層アルミニウム合金膜配線（７０）を形
成する工程と、前記ダミーパターン（６６）の内最も外
側のダミーパターンが境界になるように第３の絶縁膜
（６９）をエッチングして絶縁膜除去ウインドウを形成
する工程と、パッシベーション膜（７１）を生成し、ヒ
ューズウインドウ（７２）の形成を行う工程とを施すよ
うにしたものである。
半導体素子の冗長回路の製造方法において、複数の並行
したヒューズ（６２Ａ，６２Ｂ）を形成する工程と、第
１の絶縁膜（６３）を生成する工程と、前記各ヒューズ
のレーザーリペア部となる箇所を囲むようにダミーパタ
ーン（６６）を形成する工程と、第２の絶縁膜（６７）
を生成する工程と、第１層アルミニウム合金膜配線（６
８）を形成する工程と、第３の絶縁膜（６９）を生成す
る工程と、第２層アルミニウム合金膜配線（７０）を形
成する工程と、前記ダミーパターン（６６）の内最も外
側のダミーパターンが境界になるように第３の絶縁膜
（６９）をエッチングして絶縁膜除去ウインドウを形成
する工程と、パッシベーション膜（７１）を生成し、ヒ
ューズウインドウ（７２）の形成を行う工程とを施すよ
うにしたものである。
【００１２】（４）前記複数の並行したヒューズ（８
１，８２）の両側にそれぞれに並行する２本のダミーパ
ターン（８３，８４：８５，８６）を形成するようにし
たものである。
１，８２）の両側にそれぞれに並行する２本のダミーパ
ターン（８３，８４：８５，８６）を形成するようにし
たものである。
【００１３】
【作用】本発明によれば、上記（１）のように、アルミ
ニウム合金膜配線の層間膜をエッチングするパターンの
下に、ダミーアルミニウム合金膜をストッパ膜として形
成することにより、ヒューズ上の酸化膜の膜減りを低減
させ、ヒューズ表面が露出するのを防止することができ
る。
ニウム合金膜配線の層間膜をエッチングするパターンの
下に、ダミーアルミニウム合金膜をストッパ膜として形
成することにより、ヒューズ上の酸化膜の膜減りを低減
させ、ヒューズ表面が露出するのを防止することができ
る。
【００１４】また、上記（２）のように、アルミニウム
合金膜配線の層間膜エッチングパターンの境界にオーバ
ーラップするように、ダミーパターンを形成することに
より、層間膜エッチング時のエッチング量を低減するこ
とができ、ヒューズ上の酸化膜の膜減りを低減すること
ができる。更に、上記（３）のように、ヒューズの横に
隣接するように、ダミーパターンを形成し、段差を作る
ことにより、ヒューズ（配線）上に熱処理（ＢＰＳＧフ
ロー）時にＢＰＳＧが流れ込み、ヒューズ上の酸化膜の
膜厚を厚くすることができ、従来技術に比べて、ヒュー
ズ表面露出マージンの増加を図ることができる。
合金膜配線の層間膜エッチングパターンの境界にオーバ
ーラップするように、ダミーパターンを形成することに
より、層間膜エッチング時のエッチング量を低減するこ
とができ、ヒューズ上の酸化膜の膜減りを低減すること
ができる。更に、上記（３）のように、ヒューズの横に
隣接するように、ダミーパターンを形成し、段差を作る
ことにより、ヒューズ（配線）上に熱処理（ＢＰＳＧフ
ロー）時にＢＰＳＧが流れ込み、ヒューズ上の酸化膜の
膜厚を厚くすることができ、従来技術に比べて、ヒュー
ズ表面露出マージンの増加を図ることができる。
【００１５】また、上記（４）のように、ヒューズの両
側にダミーパターンが隣接することで、レーザーリペア
によりヒューズからクラックが発生した場合に、クラッ
クの隣のヒューズへの広がりを防止することができる。
側にダミーパターンが隣接することで、レーザーリペア
によりヒューズからクラックが発生した場合に、クラッ
クの隣のヒューズへの広がりを防止することができる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。図１は本発明の第１実施例を示す半導
体装置の冗長回路としてのヒューズの製造工程断面図で
ある。 （１）まず、図１（ａ）に示すように、基板２１上にヒ
ューズ２２、ＣＶＤ酸化膜２３を形成し、第１層アルミ
ニウム合金膜配線２４の形成時に、ホトリソ／エッチン
グにより、層間膜（酸化膜）エッチング時のストッパ膜
（ダミーアルミニウム合金膜）２５を形成し、層間膜
（酸化膜）２６、ホトリソ／エッチングにより第２層ア
ルミニウム合金膜配線２７、ヒューズウインドウを形成
するためにパターニングされたレジスト２８を形成す
る。
詳細に説明する。図１は本発明の第１実施例を示す半導
体装置の冗長回路としてのヒューズの製造工程断面図で
ある。 （１）まず、図１（ａ）に示すように、基板２１上にヒ
ューズ２２、ＣＶＤ酸化膜２３を形成し、第１層アルミ
ニウム合金膜配線２４の形成時に、ホトリソ／エッチン
グにより、層間膜（酸化膜）エッチング時のストッパ膜
（ダミーアルミニウム合金膜）２５を形成し、層間膜
（酸化膜）２６、ホトリソ／エッチングにより第２層ア
ルミニウム合金膜配線２７、ヒューズウインドウを形成
するためにパターニングされたレジスト２８を形成す
る。
【００１７】（２）次に、図１（ｂ）に示すように、
平行平板型エッチャーを用い、圧力１．０Ｔｏｒｒ，Ｃ
Ｆ4 ／ＣＨＦ3 ／Ａｒ＝８０／８０／８００ＳＣＣＭ，
ＲＦパワー８００Ｗの条件にて層間膜２６のエッチング
を行う〔層間膜の厚み（Ａ）がエッチングされる〕。次
に、有磁場マイクロ波エッチャーを用い、圧力１０ｍ
Ｔｏｒｒ，ＢＣｌ3／Ｃｌ2 ＝４０／６０ＳＣＣＭ，Ｒ
Ｆパワー７０Ｗの条件にてストッパ膜（ダミーアルミニ
ウム合金膜）２５のエッチングを行う。ここで、ストッ
パ膜はその両端部２５ａが残される〔ストッパ膜の厚み
（Ｂ）がエッチングされる〕。
平行平板型エッチャーを用い、圧力１．０Ｔｏｒｒ，Ｃ
Ｆ4 ／ＣＨＦ3 ／Ａｒ＝８０／８０／８００ＳＣＣＭ，
ＲＦパワー８００Ｗの条件にて層間膜２６のエッチング
を行う〔層間膜の厚み（Ａ）がエッチングされる〕。次
に、有磁場マイクロ波エッチャーを用い、圧力１０ｍ
Ｔｏｒｒ，ＢＣｌ3／Ｃｌ2 ＝４０／６０ＳＣＣＭ，Ｒ
Ｆパワー７０Ｗの条件にてストッパ膜（ダミーアルミニ
ウム合金膜）２５のエッチングを行う。ここで、ストッ
パ膜はその両端部２５ａが残される〔ストッパ膜の厚み
（Ｂ）がエッチングされる〕。
【００１８】ここで、上記において、層間膜（酸化
膜）２６／ストッパ膜（ダミーアルミニウム合金膜）２
５のエッチングレート比は５０以上あり、ストッパ膜
（ダミーアルミニウム合金膜）２５の膜減りは問題にな
らない。また、上記において、アルミニウム合金膜２
５／ＣＶＤ酸化膜２３のエッチングレート比は１０程度
あり、ＣＶＤ酸化膜２３の膜減りは１０００Å程度に抑
制できる。
膜）２６／ストッパ膜（ダミーアルミニウム合金膜）２
５のエッチングレート比は５０以上あり、ストッパ膜
（ダミーアルミニウム合金膜）２５の膜減りは問題にな
らない。また、上記において、アルミニウム合金膜２
５／ＣＶＤ酸化膜２３のエッチングレート比は１０程度
あり、ＣＶＤ酸化膜２３の膜減りは１０００Å程度に抑
制できる。
【００１９】（３）次に、図１（ｃ）に示すように、パ
ッシベーション膜（窒化膜）２９を常圧ＣＶＤにより、
８０００Å程度生成し、ヒューズウインドウの形成のた
めのパターニングされたレジスト３０を形成する。 （４）次いで、図１（ｄ）に示すように、パッシベーシ
ョン膜（窒化膜）２９のエッチングによるヒューズウイ
ンドウ３１の形成を行う。ここで、そのパッシベーショ
ン膜（窒化膜）２９のエッチングは、圧力２１０ｍＴｏ
ｒｒ、ＳＦ6 ／Ｏ2 ＝３０／５ＳＣＣＭ、ＲＦパワー１
６０Ｗの条件により行う。
ッシベーション膜（窒化膜）２９を常圧ＣＶＤにより、
８０００Å程度生成し、ヒューズウインドウの形成のた
めのパターニングされたレジスト３０を形成する。 （４）次いで、図１（ｄ）に示すように、パッシベーシ
ョン膜（窒化膜）２９のエッチングによるヒューズウイ
ンドウ３１の形成を行う。ここで、そのパッシベーショ
ン膜（窒化膜）２９のエッチングは、圧力２１０ｍＴｏ
ｒｒ、ＳＦ6 ／Ｏ2 ＝３０／５ＳＣＣＭ、ＲＦパワー１
６０Ｗの条件により行う。
【００２０】図５は本発明の第２実施例を示す半導体装
置の冗長回路としてのヒューズの製造工程断面図、図６
はそのヒューズの平面図である。 （１）まず、図５（ａ）に示すように、基板４１上にヒ
ューズ４２、ＣＶＤ酸化膜４３を形成し、その上にアル
ミニウム合金膜配線間の層間膜をエッチングするための
パターンの境界をオーバーラップするように、ダミーパ
ターンを形成するダミー膜４４を形成し、その上にレジ
スト４５を形成する。
置の冗長回路としてのヒューズの製造工程断面図、図６
はそのヒューズの平面図である。 （１）まず、図５（ａ）に示すように、基板４１上にヒ
ューズ４２、ＣＶＤ酸化膜４３を形成し、その上にアル
ミニウム合金膜配線間の層間膜をエッチングするための
パターンの境界をオーバーラップするように、ダミーパ
ターンを形成するダミー膜４４を形成し、その上にレジ
スト４５を形成する。
【００２１】（２）次に、図５（ｂ）に示すように、ダ
ミーパターン４６をホトリソ／エッチングにより形成し
た〔図６（ａ）参照〕後、ＣＶＤ酸化膜（ＮＳＧ，ＢＰ
ＳＧ）４７を生成し、熱処理を行い、第１層アルミニウ
ム合金膜を生成後、ホトリソ／エッチングにより、第１
層アルミニウム合金膜配線４８を形成する。その後、層
間膜４９を生成し（ＣＶＤ酸化２０００Å，ＳＯＧ塗布
２７００Å，ＣＶＤ酸化５５００Å）、第２層アルミニ
ウム合金膜を生成し、ホトリソ／エッチングにより、第
２層アルミニウム合金膜配線５０を形成する。なお、ア
ルミニウム合金膜配線４８と５０間の層間膜４９の生成
において、第１層アルミニウム合金膜配線４８の段差を
平坦化するため、ＳＯＧ，Ｏ3 ＴＥＯＳ等の平坦化膜を
用いる。
ミーパターン４６をホトリソ／エッチングにより形成し
た〔図６（ａ）参照〕後、ＣＶＤ酸化膜（ＮＳＧ，ＢＰ
ＳＧ）４７を生成し、熱処理を行い、第１層アルミニウ
ム合金膜を生成後、ホトリソ／エッチングにより、第１
層アルミニウム合金膜配線４８を形成する。その後、層
間膜４９を生成し（ＣＶＤ酸化２０００Å，ＳＯＧ塗布
２７００Å，ＣＶＤ酸化５５００Å）、第２層アルミニ
ウム合金膜を生成し、ホトリソ／エッチングにより、第
２層アルミニウム合金膜配線５０を形成する。なお、ア
ルミニウム合金膜配線４８と５０間の層間膜４９の生成
において、第１層アルミニウム合金膜配線４８の段差を
平坦化するため、ＳＯＧ，Ｏ3 ＴＥＯＳ等の平坦化膜を
用いる。
【００２２】よって、ダミーパターン上は段差の上部に
なるため、層間膜４９は第２の従来技術の場合よりも薄
く堆積する。例えば、ダミーパターンの膜厚が３０００
Åあった場合には、２０００Å程度薄くなる。 （３）次に、図５（ｃ）に示すように、アルミニウム合
金膜配線の層間膜４９のエッチング（ホトリソ／エッチ
ング）を行う〔図６（ｂ）参照〕。
なるため、層間膜４９は第２の従来技術の場合よりも薄
く堆積する。例えば、ダミーパターンの膜厚が３０００
Åあった場合には、２０００Å程度薄くなる。 （３）次に、図５（ｃ）に示すように、アルミニウム合
金膜配線の層間膜４９のエッチング（ホトリソ／エッチ
ング）を行う〔図６（ｂ）参照〕。
【００２３】この時、パターン境界線Ａのアルミニウム
合金膜配線間の層間膜４９の膜厚は、従来技術よりも薄
いため、必要エッチング量も少なくなり、ヒューズ４２
上の酸化膜の膜減り量が低減できる。 （４）次に、図５（ｄ）に示すように、パッシベーショ
ン膜（窒化膜）５１を生成した後に、ホトリソ／エッチ
ングにより、ヒューズウインドウ５２を形成する。
合金膜配線間の層間膜４９の膜厚は、従来技術よりも薄
いため、必要エッチング量も少なくなり、ヒューズ４２
上の酸化膜の膜減り量が低減できる。 （４）次に、図５（ｄ）に示すように、パッシベーショ
ン膜（窒化膜）５１を生成した後に、ホトリソ／エッチ
ングにより、ヒューズウインドウ５２を形成する。
【００２４】このように、アルミニウム合金膜配線の層
間膜エッチングパターンの境界にオーバーラップするよ
うに、ダミーパターンを形成することにより、層間膜エ
ッチング時のエッチング量を低減することができ、ヒュ
ーズ上の酸化膜の膜減りを低減することができる。図７
は本発明の第３実施例を示す半導体装置の冗長回路とし
てのヒューズの製造工程断面図、図８はそのヒューズの
平面図である。
間膜エッチングパターンの境界にオーバーラップするよ
うに、ダミーパターンを形成することにより、層間膜エ
ッチング時のエッチング量を低減することができ、ヒュ
ーズ上の酸化膜の膜減りを低減することができる。図７
は本発明の第３実施例を示す半導体装置の冗長回路とし
てのヒューズの製造工程断面図、図８はそのヒューズの
平面図である。
【００２５】まず、図７（ａ）に示すように、基板６１
上に、ヒューズ６２Ｂ、ＣＶＤ酸化膜６３を形成し、そ
の上にアルミニウム合金膜配線間の層間膜をエッチング
するパターンの境界をオーバーラップするように、ダミ
ーパターンを形成するダミー膜６４を形成し、その上に
レジスト６５を形成する。 （２）次に、図７（ｂ）に示すように、ヒューズの両側
に隣接するように、ダミーパターン６６をホトリソ／エ
ッチングにより形成した後、ＣＶＤ酸化膜（ＮＳＧ，Ｂ
ＰＳＧ）６７を生成し、熱処理を行い、第１層アルミニ
ウム合金膜を生成後、ホトリソ／エッチングにより、第
１層アルミニウム合金膜配線６８を形成する。その後、
層間膜６９を生成し（ＣＶＤ酸化２０００Å，ＳＯＧ塗
布２７００Å，ＣＶＤ酸化５５００Å）、第２層アルミ
ニウム合金膜を生成し、ホトリソ／エッチングにより、
第２層アルミニウム合金膜配線７０を形成する。なお、
アルミニウム合金膜配線６８と７０間の層間膜６９の生
成において、第１層アルミニウム合金膜配線６８の段差
を平坦化するためＳＯＧ，Ｏ3 ＴＥＯＳ等の平坦化膜を
用いる。
上に、ヒューズ６２Ｂ、ＣＶＤ酸化膜６３を形成し、そ
の上にアルミニウム合金膜配線間の層間膜をエッチング
するパターンの境界をオーバーラップするように、ダミ
ーパターンを形成するダミー膜６４を形成し、その上に
レジスト６５を形成する。 （２）次に、図７（ｂ）に示すように、ヒューズの両側
に隣接するように、ダミーパターン６６をホトリソ／エ
ッチングにより形成した後、ＣＶＤ酸化膜（ＮＳＧ，Ｂ
ＰＳＧ）６７を生成し、熱処理を行い、第１層アルミニ
ウム合金膜を生成後、ホトリソ／エッチングにより、第
１層アルミニウム合金膜配線６８を形成する。その後、
層間膜６９を生成し（ＣＶＤ酸化２０００Å，ＳＯＧ塗
布２７００Å，ＣＶＤ酸化５５００Å）、第２層アルミ
ニウム合金膜を生成し、ホトリソ／エッチングにより、
第２層アルミニウム合金膜配線７０を形成する。なお、
アルミニウム合金膜配線６８と７０間の層間膜６９の生
成において、第１層アルミニウム合金膜配線６８の段差
を平坦化するためＳＯＧ，Ｏ3 ＴＥＯＳ等の平坦化膜を
用いる。
【００２６】よって、ダミーパターン上は段差の上部に
なるため、層間膜６９は第２の従来技術の場合よりも薄
く堆積する。例えば、ダミーパターンの膜厚が３０００
Åあった場合には、２０００Å程度薄くなる。ここで、
明らかなように、ダミーパターンがあるため、ヒューズ
６２Ｂは段差の谷（ダミーパターン上が山）となる。
なるため、層間膜６９は第２の従来技術の場合よりも薄
く堆積する。例えば、ダミーパターンの膜厚が３０００
Åあった場合には、２０００Å程度薄くなる。ここで、
明らかなように、ダミーパターンがあるため、ヒューズ
６２Ｂは段差の谷（ダミーパターン上が山）となる。
【００２７】よって、熱処理時にＢＰＳＧ膜が流れ、配
線（ヒューズ）上の膜は、図４に示す従来技術と比較し
て、厚くなる。 （３）次いで、図７（ｃ）に示すように、アルミニウム
合金膜配線間の層間膜６９のエッチング（ホトリソ／エ
ッチング）を行う〔図８参照〕。この時、パターン境界
線Ｂのアルミニウム合金膜配線間の層間膜６９の膜厚
は、従来技術よりも薄いため、必要エッチング量も少な
くなり、ヒューズ６２Ｂ上の酸化膜の膜減り量が低減で
きる。
線（ヒューズ）上の膜は、図４に示す従来技術と比較し
て、厚くなる。 （３）次いで、図７（ｃ）に示すように、アルミニウム
合金膜配線間の層間膜６９のエッチング（ホトリソ／エ
ッチング）を行う〔図８参照〕。この時、パターン境界
線Ｂのアルミニウム合金膜配線間の層間膜６９の膜厚
は、従来技術よりも薄いため、必要エッチング量も少な
くなり、ヒューズ６２Ｂ上の酸化膜の膜減り量が低減で
きる。
【００２８】（４）次に、図７（ｄ）に示すように、パ
ッシベーション膜（窒化膜）７１を生成した後に、ホト
リソ／エッチングにより、ヒューズウインドウ７２を形
成する。上記のように構成することにより、ヒューズの
横に隣接するように、ダミーパターンを形成し、段差を
作ることで、上記配線上に熱処理（ＢＰＳＧフロー）時
にＢＰＳＧが流れ込み、配線上の酸化膜の膜厚を厚くす
ることができ、従来技術に比べてヒューズ表面露出マー
ジンの増加を図ることができる。
ッシベーション膜（窒化膜）７１を生成した後に、ホト
リソ／エッチングにより、ヒューズウインドウ７２を形
成する。上記のように構成することにより、ヒューズの
横に隣接するように、ダミーパターンを形成し、段差を
作ることで、上記配線上に熱処理（ＢＰＳＧフロー）時
にＢＰＳＧが流れ込み、配線上の酸化膜の膜厚を厚くす
ることができ、従来技術に比べてヒューズ表面露出マー
ジンの増加を図ることができる。
【００２９】図９は本発明の第４実施例を示す半導体装
置の冗長回路としてのヒューズの平面図である。この図
に示すように、ヒューズ８１の横に隣接してダミーパタ
ーン８３，８４を、ヒューズ８２の横に隣接してダミー
パターン８５，８６をそれぞれ形成する。
置の冗長回路としてのヒューズの平面図である。この図
に示すように、ヒューズ８１の横に隣接してダミーパタ
ーン８３，８４を、ヒューズ８２の横に隣接してダミー
パターン８５，８６をそれぞれ形成する。
【００３０】したがって、例えば、レーザーリペアによ
りヒューズ８１からクラック８７が発生した場合に、ダ
ミーパターン８３，８４により、クラック８７の隣のヒ
ューズへの広がりを防止することができる。このような
効果は、前記した図８に示すようなダミーパターンの形
成によっても奏することができることは言うまでもな
い。
りヒューズ８１からクラック８７が発生した場合に、ダ
ミーパターン８３，８４により、クラック８７の隣のヒ
ューズへの広がりを防止することができる。このような
効果は、前記した図８に示すようなダミーパターンの形
成によっても奏することができることは言うまでもな
い。
【００３１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、アルミニウム合金
膜配線の層間膜をエッチングするパターンの下に、ダミ
ーアルミニウム合金膜をストッパ膜として形成すること
により、ヒューズ上の酸化膜の膜減りを低減させ、ヒュ
ーズ表面が露出するのを防止することができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、アルミニウム合金
膜配線の層間膜をエッチングするパターンの下に、ダミ
ーアルミニウム合金膜をストッパ膜として形成すること
により、ヒューズ上の酸化膜の膜減りを低減させ、ヒュ
ーズ表面が露出するのを防止することができる。
【００３３】（２）請求項２記載の発明によれば、アル
ミニウム合金膜配線の層間膜エッチングパターンの境界
にオーバーラップするように、ダミーパターンを形成す
ることにより、層間膜エッチング時のエッチング量を低
減することができ、ヒューズ上の酸化膜の膜減りを低減
することができる。 （３）請求項３記載の発明によれば、ヒューズの横に隣
接するように、ダミーパターンを形成し段差を作ること
で、ヒューズ（配線）上に熱処理（ＢＰＳＧフロー）時
にＢＰＳＧが流れ込み、ヒューズ上の酸化膜の膜厚を厚
くすることができ、従来技術に比べて、ヒューズ表面露
出マージンの増加を図ることができる。
ミニウム合金膜配線の層間膜エッチングパターンの境界
にオーバーラップするように、ダミーパターンを形成す
ることにより、層間膜エッチング時のエッチング量を低
減することができ、ヒューズ上の酸化膜の膜減りを低減
することができる。 （３）請求項３記載の発明によれば、ヒューズの横に隣
接するように、ダミーパターンを形成し段差を作ること
で、ヒューズ（配線）上に熱処理（ＢＰＳＧフロー）時
にＢＰＳＧが流れ込み、ヒューズ上の酸化膜の膜厚を厚
くすることができ、従来技術に比べて、ヒューズ表面露
出マージンの増加を図ることができる。
【００３４】（４）請求項４記載の発明によれば、更
に、ヒューズの両側にダミーパターンが隣接すること
で、レーザーリペアによりヒューズからクラックが発生
した場合に、クラックの隣のヒューズへの広がりを防止
することができる。
に、ヒューズの両側にダミーパターンが隣接すること
で、レーザーリペアによりヒューズからクラックが発生
した場合に、クラックの隣のヒューズへの広がりを防止
することができる。
【図１】本発明の第１実施例を示す半導体装置の冗長回
路としてのヒューズの製造工程断面図である。
路としてのヒューズの製造工程断面図である。
【図２】従来の半導体素子における冗長回路の製造工程
断面図である。
断面図である。
【図３】従来の半導体素子における冗長回路の平面図で
ある。
ある。
【図４】従来の他の半導体素子における冗長回路の製造
工程断面図である。
工程断面図である。
【図５】本発明の第２実施例を示す半導体装置の冗長回
路としてのヒューズの製造工程断面図である。
路としてのヒューズの製造工程断面図である。
【図６】本発明の第２実施例を示す半導体装置の冗長回
路としてのヒューズの平面図である。
路としてのヒューズの平面図である。
【図７】本発明の第３実施例を示す半導体装置の冗長回
路としてのヒューズの製造工程断面図である。
路としてのヒューズの製造工程断面図である。
【図８】本発明の第３実施例を示す半導体装置の冗長回
路としてのヒューズの平面図である。
路としてのヒューズの平面図である。
【図９】本発明の第４実施例を示す半導体装置の冗長回
路としてのヒューズの平面図である。
路としてのヒューズの平面図である。
２１，４１，６１ 基板 ２２，４２，６２Ａ，６２Ｂ，８１，８２ ヒューズ ２３，４３，４７，６３，６７ ＣＶＤ酸化膜 ２４，４８，６８ 第１層アルミニウム合金膜配線 ２５ ストッパ膜（ダミーアルミニウム合金膜） ２６，４９，６９ 層間膜（酸化膜） ２７，５０，７０ 第２層アルミニウム合金膜配線 ２８，３０，４５，６５ レジスト ２９，５１，７１ パッシベーション膜（窒化膜） ３１，５２，７２ ヒューズウインドウ ４４，６４ ダミー膜 ４６，６６，８３，８４，８５，８６ ダミーパター
ン ８７ クラック
ン ８７ クラック
Claims (4)
- 【請求項１】 多層アルミニウム合金膜配線構造の半導
体素子の冗長回路の製造方法において、（ａ）ヒューズ
を形成する工程と、（ｂ）第１の絶縁膜を生成する工程
と、（ｃ）前記ヒューズ上にダミーアルミニウム合金膜
及び第１層アルミニウム合金膜配線を形成する工程と、
（ｄ）第２の絶縁膜を生成する工程と、（ｅ）第２層ア
ルミニウム合金膜配線を形成する工程と、（ｆ）ヒュー
ズウインドウより外側になるように前記第２の絶縁膜を
前記ダミーアルミニウム合金膜をストッパ膜としてエッ
チングし、絶縁膜除去ウインドウを形成する工程と、
（ｇ）露出した前記ダミーアルミニウム合金膜をエッチ
ングする工程と、（ｈ）パッシベーション膜を生成し、
ヒューズウインドウの形成を行う工程とを施すことを特
徴とする半導体素子の冗長回路の製造方法。 - 【請求項２】 多層アルミニウム合金膜配線構造の半導
体素子の冗長回路の製造方法において、（ａ）ヒューズ
を形成する工程と、（ｂ）第１の絶縁膜を生成する工程
と、（ｃ）前記ヒューズのレーザーリペア部となる箇所
を囲むようにダミーパターンを形成する工程と、（ｄ）
第２の絶縁膜を生成する工程と、（ｅ）第１層アルミニ
ウム合金膜配線を形成する工程と、（ｆ）第３の絶縁膜
を生成する工程と、（ｇ）第２層アルミニウム合金膜配
線を形成する工程と、（ｈ）前記ダミーパターンが境界
になるように第３の絶縁膜をエッチングして絶縁膜除去
ウインドウを形成する工程と、（ｉ）パッシベーション
膜を生成し、ヒューズウインドウの形成を行う工程とを
施すことを特徴とする半導体素子の冗長回路の製造方
法。 - 【請求項３】 多層アルミニウム合金膜配線構造の半導
体素子の冗長回路の製造方法において、（ａ）複数の並
行したヒューズを形成する工程と、（ｂ）第１の絶縁膜
を生成する工程と、（ｃ）前記各ヒューズのレーザーリ
ペア部となる箇所を囲むようにダミーパターンを形成す
る工程と、（ｄ）第２の絶縁膜を生成する工程と、
（ｅ）第１層アルミニウム合金膜配線を形成する工程
と、（ｆ）第３の絶縁膜を生成する工程と、（ｇ）第２
層アルミニウム合金膜配線を形成する工程と、（ｈ）前
記ダミーパターンの内最も外側のダミーパターンが境界
になるように第３の絶縁膜をエッチングして絶縁膜除去
ウインドウを形成する工程と、（ｉ）パッシベーション
膜を生成し、ヒューズウインドウの形成を行う工程とを
施すことを特徴とする半導体素子の冗長回路の製造方
法。 - 【請求項４】 前記複数の並行したヒューズの両側にそ
れぞれに並行する２本のダミーパターンを形成してなる
請求項３記載の半導体素子の冗長回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430494A JP3330734B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体素子の冗長回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430494A JP3330734B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体素子の冗長回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846048A true JPH0846048A (ja) | 1996-02-16 |
| JP3330734B2 JP3330734B2 (ja) | 2002-09-30 |
Family
ID=15976325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430494A Expired - Fee Related JP3330734B2 (ja) | 1994-07-26 | 1994-07-26 | 半導体素子の冗長回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330734B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300232B1 (en) | 1999-04-16 | 2001-10-09 | Nec Corporation | Semiconductor device having protective films surrounding a fuse and method of manufacturing thereof |
| KR100336952B1 (ko) * | 1998-11-20 | 2002-05-15 | 가네꼬 히사시 | 퓨즈 용단 성능을 향상시킨 반도체 기억 장치 |
| KR100760906B1 (ko) * | 2004-12-30 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 퓨즈 금속층 위의 산화물을 제어하는 방법 |
| JP2011049252A (ja) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| KR20140095990A (ko) * | 2013-01-25 | 2014-08-04 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
-
1994
- 1994-07-26 JP JP17430494A patent/JP3330734B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336952B1 (ko) * | 1998-11-20 | 2002-05-15 | 가네꼬 히사시 | 퓨즈 용단 성능을 향상시킨 반도체 기억 장치 |
| US6300232B1 (en) | 1999-04-16 | 2001-10-09 | Nec Corporation | Semiconductor device having protective films surrounding a fuse and method of manufacturing thereof |
| KR100760906B1 (ko) * | 2004-12-30 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 퓨즈 금속층 위의 산화물을 제어하는 방법 |
| JP2011049252A (ja) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| KR20140095990A (ko) * | 2013-01-25 | 2014-08-04 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
| JP2014160801A (ja) * | 2013-01-25 | 2014-09-04 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3330734B2 (ja) | 2002-09-30 |
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