JPH0844657A - Transfer control circuit - Google Patents

Abstract

PURPOSE:To improve the throughput of a bus by minimizing the quantity of overhead for each transaction in the case of data transfer between devices. CONSTITUTION:This transfer control circuit 300 is installed at a slave side DMA device and starts the control of write to a memory 9 corresponding to a signal SIRQ from a state control part 100. Plural FE row circuits inside an input control circuit 330 transmit control signals SWSTB and STACK to a memory 9 or an asynchronous bus 1 in a control process, respectively perform control operations to write and respectively output response signals with the end of respective control operations. SC circuits in the input control circuit 330 respectively detect the states of response signals outputted from the respective FE circuits, control the order of FE circuits and respectively output response signals with the end of order control. Corresponding to the signals SWSTB and STACK, the DMA device passively writes data from the asynchronous bus to the memory 9.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、コンピュータシステム
等における２つの装置間のデータ転送に用いられるイン
ターフェース機構であり、中央演算処理装置（以下、Ｃ
ＰＵという）に代ってデータ転送のための入出力処理を
実行するダイレクトメモリアクセス（以下、ＤＭＡとい
う）装置を、改善するための転送制御回路に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface mechanism used for data transfer between two devices in a computer system, etc.
The present invention relates to a transfer control circuit for improving a direct memory access (hereinafter, referred to as DMA) device that executes input / output processing for data transfer instead of PU.

【０００２】[0002]

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；特公平５−７７１０３号公報 文献２；特開平５−１９７６７７号公報 コンピュータシステムにおいては、システムの構成装置
間でデータ転送を実行するための通信路が必要である。
この通信路として一般に使用されるのがバスであり、バ
スには同期式のものと非同期式のものとがある。同期式
バスでは、バスの動作を順次定める回路が簡素化できる
という長所がある一方、クロック・スキューの問題やバ
ス上の全ての装置が同一のクロック周波数に基づいて動
作する必要がある等の短所を有している。例えば、上記
文献１には同期式バスで使用するインタフェース機構が
示されている。非同期式バスでは、クロック線を用いる
代わりにバス上の送り手と受け手の間にハンドシェーク
・プロトコルに従ったデータ通信を行う。一般に非同期
式バスでは、クロック・スキューの問題を回避できる長
所がある一方、送り手と受け手の同期化にかかるトラン
ザクション毎のオーバヘッドの問題が短所として存在す
る。しかしながら、非同期式バスは、技術の変化に対応
する柔軟性が同期式バスにくらべて優れているので、例
えば、バスの標準規格のひとつであるFuturebus+には、
非同期式バスが採用されている。上記文献２には、Futu
rebus+のためのインタフェースが記載されている。この
インタフェースには、非同期式バスとメモリとを接続す
る経路上に、複数段の記憶素子（ラッチ或いはフリップ
フロップ）をバス幅分だけ備え、非同期バス制御装置と
同期バス制御装置とを設けている。非同期バス制御装置
は、単純なメモリ・インタフェースに適合するメモリ制
御機能を有し、同期バス制御装置に、非同期バス制御装
置を１回の転送毎に同期化させて、転送を実行する。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Document 1; Japanese Patent Publication No. 5-77103 Document 2: Japanese Patent Application Laid-Open No. 5-197677 Computer systems require a communication path for executing data transfer between the constituent devices of the system.
A bus is generally used as this communication path, and there are a synchronous bus and an asynchronous bus. Synchronous buses have the advantage that the circuits that sequentially determine the operation of the bus can be simplified, but have the disadvantages of clock skew and the fact that all devices on the bus must operate based on the same clock frequency. have. For example, Document 1 above shows an interface mechanism used in a synchronous bus. In an asynchronous bus, instead of using a clock line, data communication is performed between a sender and a receiver on the bus according to a handshake protocol. In general, the asynchronous bus has an advantage of avoiding the problem of clock skew, but has a disadvantage of the transaction-by-transaction overhead for synchronizing the sender and the receiver. However, since the asynchronous bus has greater flexibility in responding to technological changes than the synchronous bus, for example, Futurebus +, which is one of the bus standards,
Asynchronous bus is adopted. In the above-mentioned reference 2, Futu
The interface for rebus + is described. This interface is provided with a plurality of stages of storage elements (latch or flip-flop) corresponding to the bus width on the path connecting the asynchronous bus and the memory, and an asynchronous bus control device and a synchronous bus control device are provided. . The asynchronous bus controller has a memory control function adapted to a simple memory interface, and the synchronous bus controller synchronizes the asynchronous bus controller for each transfer to execute the transfer.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、従来の
コンピュータ・システムでは、次のような課題があっ
た。同期式バスでデータ転送を行う場合、クロック・ス
キューの問題やバス上の全ての装置が同一のクロック周
波数に基づいて動作する必要がある等の短所があり、非
同期式バスでデータ転送を行う場合、送り手と受け手の
同期化にかかるトランザクション毎のオーバヘッドの問
題が短所としてある。本発明は、上記課題を解決し、ト
ランザクションごとのオーバヘッドが最小限であり、装
置間のデータ転送に使用されるバスのスループットを改
善することを目的とし、さらに、非同期式バスとメモリ
とを接続する経路上の素子数が最小限のものであり、複
雑なメモリ・インタフェースにも無駄なく柔軟に適合す
るメモリ制御機能と、ハンドシェーク・プロトコルを高
速かつ確実に実行するバス制御機能を備えた転送制御回
路を提供することを目的としている。However, the conventional computer system has the following problems. When performing data transfer on a synchronous bus, there are drawbacks such as clock skew problems and it is necessary for all devices on the bus to operate based on the same clock frequency. When performing data transfer on an asynchronous bus However, there is a drawback of transaction-by-transaction overhead in synchronizing sender and receiver. An object of the present invention is to solve the above problems, to improve the throughput of a bus used for data transfer between devices with a minimum overhead for each transaction, and to connect an asynchronous bus and a memory. The transfer control has the minimum number of elements on the path to be used, and has a memory control function that flexibly adapts to a complicated memory interface without waste and a bus control function that executes the handshake protocol at high speed and reliably. It is intended to provide a circuit.

【０００４】[0004]

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、非同期バスを介してデータを記憶部
に受動的に書込む転送制御回路を、次のように構成して
いる。即ち、本発明の転送制御回路は、前記記憶部或い
は非同期バスに対して制御信号を送出し前記書込みに対
する制御動作をそれぞれ行うと共に該各制御動作の終了
に伴う応答信号をそれぞれ出力する１つまたは複数の機
能実行回路と、該各制御動作の終了に伴う応答信号の状
態をそれぞれ検出し該機能実行回路を選択して該書込み
に対する制御動作の順序制御を行うと共に該順序制御の
終了に伴う応答信号をそれぞれ出力する複数の順序制御
回路とを有し、前記書込みに対して競争の条件を回避し
たハザードフリーな非同期回路で構成した入力制御回路
を備えている。そして、前記機能実行回路の内の１つ以
上は、遅延要素を有し前記記憶部を参照するための時間
を保証した前記制御動作の終了に伴う応答信号を発生す
る構成とし、前記複数の順序制御回路は、所要時間の異
なる独立した前記各応答信号を待ち合わせる構成とし、
該複数の順序制御回路の内の１つ以上は前記時間を保証
した前記制御動作の終了に伴う応答信号の状態を検出す
る構成としている。また、該複数の順序制御回路の内の
１つ以上は前記機能実行回路の動作終了を検出した後、
該機能実行回路が発生する応答信号の状態に関わらず順
序制御を進める構成としている。In order to solve the above-mentioned problems, a first aspect of the present invention comprises a transfer control circuit for passively writing data to a storage unit via an asynchronous bus as follows. There is. That is, the transfer control circuit of the present invention sends a control signal to the storage unit or the asynchronous bus to perform the control operation for the writing, and outputs a response signal accompanying the end of each control operation. A plurality of function execution circuits and the state of the response signal resulting from the end of each control operation are respectively detected, the function execution circuit is selected, the order control of the control operation for the writing is performed, and the response accompanying the end of the order control is detected. A plurality of sequence control circuits for respectively outputting signals, and an input control circuit constituted by a hazard-free asynchronous circuit which avoids the condition of competition for the writing. One or more of the function execution circuits have a delay element and generate a response signal upon completion of the control operation that guarantees a time for referring to the storage unit. The control circuit is configured to wait for each of the independent response signals having different required times,
One or more of the plurality of sequence control circuits are configured to detect the state of the response signal due to the end of the control operation that guarantees the time. Further, one or more of the plurality of sequence control circuits detect the end of operation of the function execution circuit,
The sequence control is configured to proceed regardless of the state of the response signal generated by the function execution circuit.

【０００５】第２の発明は、記憶部に記憶されたデータ
を受動的に読出して非同期バスを介して転送する転送制
御回路を次のように構成している。即ち、本発明の転送
回路は、前記記憶部或いは非同期バスに対して制御信号
を送出し前記読出しに対する制御動作をそれぞれ行うと
共に該各制御動作の終了に伴う応答信号をそれぞれ出力
する１つまたは複数の機能実行回路と、該各制御動作の
終了に伴う応答信号の状態をそれぞれ検出し該機能実行
回路を選択して該読出しに対する制御動作の順序制御を
行うと共に該順序制御の終了に伴う応答信号をそれぞれ
出力する複数の順序制御回路とを有し、前記読出しに対
して競争の条件を回避したハザードフリーな非同期回路
で構成した出力制御回路を備えている。そして、前記機
能実行回路の内の１つ以上は、遅延要素を有し前記記憶
部を参照するための時間を保証した前記制御動作の終了
に伴う応答信号を発生する構成とし、前記複数の順序制
御回路は、所要時間の異なる独立した前記応答信号を待
ち合わせる構成とし、該複数の順序制御回路の内の１つ
以上は前記時間を保証した前記制御動作の終了に伴う応
答信号の状態を検出する構成とし、該複数の順序制御回
路の内の１つ以上は前記機能実行回路の動作終了を検出
した後、該機能実行回路が発生する応答信号の状態に関
わらず順序制御を進める構成としている。According to a second aspect of the invention, a transfer control circuit for passively reading the data stored in the storage unit and transferring the data via the asynchronous bus is constructed as follows. That is, the transfer circuit of the present invention is one or more that outputs a control signal to the storage unit or the asynchronous bus to perform a control operation for the read operation and to output a response signal accompanying the end of each control operation. Of the function execution circuit and the response signal accompanying the end of each control operation are respectively detected and the function execution circuit is selected to perform the order control of the control operation for the reading and the response signal accompanying the end of the order control. And a plurality of sequence control circuits for respectively outputting the above, and an output control circuit constituted by a hazard-free asynchronous circuit which avoids the condition of competition for the reading. One or more of the function execution circuits have a delay element and generate a response signal upon completion of the control operation that guarantees a time for referring to the storage unit. The control circuit is configured to wait for the independent response signals having different required times, and one or more of the plurality of sequence control circuits detect the state of the response signal due to the end of the control operation that guarantees the time. One or more of the plurality of sequence control circuits are configured to advance sequence control regardless of the state of the response signal generated by the function execution circuit after detecting the end of operation of the function execution circuit.

【０００６】[0006]

【作用】第１の発明によれば、以上のように転送制御回
路を構成したので、非同期バスを介してデータを記憶部
に受動的に書込む制御を行う転送制御回路において、機
能実行回路が記憶部或いは非同期バスに対して制御信号
を送出し、書込みに対する制御動作をそれぞれ行うと共
に、各制御動作の終了に伴う応答信号をそれぞれ出力す
る。順序制御回路は、各制御動作の終了に伴う応答信号
の状態をそれぞれ検出し、機能実行回路を選択して書込
みに対する制御動作の順序制御を行うと共に順序制御の
終了に伴う応答信号をそれぞれ出力する。ここで、機能
実行回路の内の１つ以上は遅延要素を有し、記憶部を参
照するための時間を保証した制御動作の終了に伴う応答
信号を発生する。複数の順序制御回路は、所要時間の異
なる独立した各応答信号を待ち合わせる構成とし、複数
の順序制御回路の内の１つ以上は時間を保証した制御動
作の終了に伴う応答信号の状態を検出し、該複数の順序
制御回路の内の１つ以上は機能実行回路の動作終了を検
出し、機能実行回路が発生する応答信号の状態に関わら
ず順序制御を進める。第２の発明によれば、データを受
動的に読出して非同期バスを介して転送する制御を行う
転送制御回路において、出力制御回路における機能実行
回路は記憶部或いは非同期バスに対して制御信号を送出
し、その制御信号によって読出しに対する制御動作が行
われる。機能実行回路は制御信号を送出すると共に、各
制御動作の終了に伴う応答信号をそれぞれ出力する。順
序制御回路は、各制御動作の終了に伴う応答信号の状態
をそれぞれ検出し、機能実行回路を選択して読出しに対
する制御動作の順序制御を行うと共に、順序制御の終了
に伴う応答信号をそれぞれ出力する。ここで、機能実行
回路の内の１つ以上は遅延要素を有し、前記記憶部を参
照するための時間を保証した制御動作の終了に伴う応答
信号を発生し、複数の順序制御回路は、所要時間の異な
る独立した応答信号を待ち合わせる。また、複数の順序
制御回路の内の１つ以上は時間を保証した制御動作の終
了に伴う応答信号の状態を検出して動作を確実なものに
し、複数の順序制御回路は前記機能実行回路の動作終了
を検出した後、機能実行回路が発生する応答信号の状態
に関わらず順序制御を進める。従って、前記課題を解決
できるのである。According to the first aspect of the invention, since the transfer control circuit is configured as described above, in the transfer control circuit for performing the control of passively writing the data to the storage section through the asynchronous bus, the function execution circuit is The control signal is sent to the storage unit or the asynchronous bus, the control operation for writing is performed, and the response signal associated with the end of each control operation is output. The sequence control circuit detects the state of the response signal associated with the end of each control operation, selects a function execution circuit to perform sequence control of the control operation for writing, and outputs each response signal associated with the end of the sequence control. . Here, at least one of the function execution circuits has a delay element and generates a response signal upon completion of the control operation which guarantees the time for referring to the storage unit. The plurality of sequence control circuits are configured to wait for each independent response signal having a different required time, and at least one of the plurality of sequence control circuits detects the state of the response signal due to the end of the time-guaranteed control operation. One or more of the plurality of sequence control circuits detect the end of the operation of the function execution circuit, and advance the sequence control regardless of the state of the response signal generated by the function execution circuit. According to the second aspect of the present invention, in the transfer control circuit for controlling the passive reading of data and the transfer via the asynchronous bus, the function execution circuit in the output control circuit sends the control signal to the storage unit or the asynchronous bus. Then, the control operation for reading is performed by the control signal. The function execution circuit sends a control signal and outputs a response signal upon completion of each control operation. The sequence control circuit detects the state of the response signal associated with the end of each control operation, selects the function execution circuit to perform the sequence control of the control operation for reading, and outputs the response signal associated with the end of the sequence control. To do. Here, at least one of the function execution circuits has a delay element, generates a response signal accompanying the end of the control operation that guarantees the time for referring to the storage unit, and the plurality of sequence control circuits include: Wait for independent response signals with different required times. Further, one or more of the plurality of sequence control circuits detect the state of the response signal accompanying the end of the control operation for which time is guaranteed to ensure the operation. After detecting the operation end, the sequence control is advanced regardless of the state of the response signal generated by the function execution circuit. Therefore, the above problem can be solved.

【０００７】[0007]

【実施例】図２は、コンピュータシステムを示す図であ
る。このコンピュータシステムでは、非同期式バス１を
介して接続されたマスタ側の情報処理装置２とスレーブ
側の情報処理装置３を備えている。情報処理装置２はＣ
ＰＵ４を有し、このＣＰＵ４がＤＭＡ装置（ＤＭＡ）５
及びメモリ６に接続されている。ＤＭＡ装置５及びメモ
リ６が、非同期式バス１に接続されている。同様に、情
報処理装置３はＣＰＵ７を有し、このＣＰＵ７がＤＭＡ
装置（ＤＭＡ）８及び記憶部であるメモリ９に接続され
ている。ＤＭＡ装置８及びメモリ９が、非同期式バス１
に接続されている。ＤＭＡ装置８は、メモリ９と情報処
理装置２との転送を受動的に制御する機能を備えてい
る。図３は、図２のＤＭＡ装置の概略を説明する図であ
る。図２におけるＤＭＡ装置８は本発明の転送制御回路
を応用可能なスレーブ側の装置であり、状態制御部１０
０とアドレス制御部２００とデータ制御部３００とを備
えている。状態制御部１００の出力側はメモリ９に接続
され、アドレス制御部２００はメモリ９と非同期式バス
１に接続されている。データ制御部３００の出力側は、
メモリ９と非同期式バス１に接続されている。ＤＭＡ装
置８では、アイドル・フェーズとアドレス・フェーズと
データフェーズの３つの状態があり、状態制御部１００
がこれらの状態の遷移を制御する機能を果たし、かつメ
モリ９に対して読出し或いは書込みを示す方向制御信号
を与える機能を有している。アドレス制御部２００はア
ドレスの転送に関わるハンドシェーク・プロトコルに従
ってバス制御信号の状態を順次定めて、非同期式バス１
を介してアドレスを転送するものである。また、アドレ
ス制御部２００は、メモリ９に対する記憶位置を示す選
択信号を送出する機能を有している。データ制御部３０
０はデータ転送に関わるハンドシェーク・プロトコルに
従ってバス制御信号の状態を順次定めてバス１に送出す
ると共に、メモリ９の交流特性に合わせて、メモリ制御
信号を順次定めて非同期式バス１を介してメモリ９にデ
ータを転送する機能を有している。本発明の転送制御回
路は、予め定めた順序に基づいて転送に対する制御を行
う機能を有しているので、状態制御部１００、アドレス
制御部２００或いはデータ制御部３００のいずれにも適
用可能である。FIG. 2 is a diagram showing a computer system. This computer system includes an information processing device 2 on the master side and an information processing device 3 on the slave side, which are connected via an asynchronous bus 1. The information processing device 2 is C
It has a PU 4, and this CPU 4 is a DMA device (DMA) 5
And the memory 6. The DMA device 5 and the memory 6 are connected to the asynchronous bus 1. Similarly, the information processing device 3 has a CPU 7, and the CPU 7 is a DMA.
It is connected to a device (DMA) 8 and a memory 9 which is a storage unit. The DMA device 8 and the memory 9 are the asynchronous bus 1
It is connected to the. The DMA device 8 has a function of passively controlling transfer between the memory 9 and the information processing device 2. FIG. 3 is a diagram for explaining the outline of the DMA device of FIG. The DMA device 8 in FIG. 2 is a device on the slave side to which the transfer control circuit of the present invention can be applied.
0, an address control unit 200, and a data control unit 300. The output side of the state control unit 100 is connected to the memory 9, and the address control unit 200 is connected to the memory 9 and the asynchronous bus 1. The output side of the data control unit 300 is
It is connected to the memory 9 and the asynchronous bus 1. The DMA device 8 has three states of an idle phase, an address phase and a data phase, and the state control unit 100
Has a function of controlling transition of these states, and a function of giving a direction control signal indicating read or write to the memory 9. The address control unit 200 sequentially determines the states of the bus control signals according to the handshake protocol related to the address transfer, and the asynchronous bus 1
The address is transferred via. The address control unit 200 also has a function of transmitting a selection signal indicating a storage position for the memory 9. Data control unit 30
0 sequentially determines the state of the bus control signal in accordance with the handshake protocol related to data transfer and sends it to the bus 1. At the same time, the memory control signal is sequentially determined in accordance with the AC characteristics of the memory 9 and the memory is transmitted via the asynchronous bus 1. 9 has the function of transferring data. Since the transfer control circuit of the present invention has a function of controlling transfer based on a predetermined order, it can be applied to any of the state control unit 100, the address control unit 200, and the data control unit 300. .

【０００８】第１の実施例 図１は、本発明の第１の実施例の転送制御回路を示す図
である。本実施例の転送制御回路は図３のデータ制御部
３００を構成し、入力制御回路を設けている。このデー
タ制御部３００は、メモリ９に対して非同期式バス１か
らデータを直接書込む際の制御を行うものであり、非同
期式バス１に接続されたレシーバ３１０とドライバ３２
０とを有している。レシーバ３１０とドライバ３２０の
間に入力制御回路３３０が接続されている。入力制御回
路３３０には、状態制御部１００から入力開始要求信号
SIRQが与えられ、入力制御回路からは状態制御部１００
に対して入力終了応答信号SIAKを送出する構成である。
また、入力制御回路３３０は書込みストローブ信号SWST
B とデータ入力応答信号SIACK とを送出する機能を有
し、それらの信号SWSTB ，SIACK を入力するドライバ３
２０は、信号SWSTB に対応するストローブ信号STB を例
えばＦＩＦＯ（First in First out) 型のメモリ９に供
給し、信号SIACK に対応するデータ転送応答信号DACKを
非同期式バス１を介して他の情報処理装置２に供給する
構成であり、また、データ転送許諾信号DRDYが情報処理
装置２から非同期式バス１を介してレシーバ３１０に与
えられると、レシーバ３１０は信号DRDYに対応する入力
データ有効信号SIRDY を入力制御回路３３０に与える構
成である。図４は、図１の入力制御回路を示す構成ブロ
ック図である。入力制御回路３３０は、信号SIRQを一方
の入力とする２入力のＡＮＤゲート３３１と、そのＡＮ
Ｄゲート３３１の出力側に設けられた３段の順序制御回
路（以下、ＳＣ回路という）３３２〜３３４と、バス１
またはメモリ９に対して制御信号を送出するための２個
の機能実行回路（以下、ＦＥ回路という）３３５，３３
６とを、有している。 First Embodiment FIG. 1 is a diagram showing a transfer control circuit according to a first embodiment of the present invention. The transfer control circuit of this embodiment constitutes the data control unit 300 of FIG. 3 and is provided with an input control circuit. The data control unit 300 performs control for directly writing data to the memory 9 from the asynchronous bus 1, and includes a receiver 310 and a driver 32 connected to the asynchronous bus 1.
0. The input control circuit 330 is connected between the receiver 310 and the driver 320. The input control circuit 330 sends an input start request signal from the state control unit 100.
SIRQ is given, and the state control unit 100 is input from the input control circuit.
To the input end response signal SIAK.
Further, the input control circuit 330 uses the write strobe signal SWST.
Driver 3 that has the function of sending B and data input response signal SIACK, and inputs those signals SWSTB and SIACK
The reference numeral 20 supplies a strobe signal STB corresponding to the signal SWSTB to, for example, a FIFO (First in First Out) type memory 9, and sends a data transfer response signal DACK corresponding to the signal SIACK to another information processing via the asynchronous bus 1. When the data transfer permission signal DRDY is given from the information processing device 2 to the receiver 310 via the asynchronous bus 1, the receiver 310 outputs the input data valid signal SIRDY corresponding to the signal DRDY. This is a configuration provided to the input control circuit 330. FIG. 4 is a configuration block diagram showing the input control circuit of FIG. The input control circuit 330 includes a two-input AND gate 331 having the signal SIRQ as one input and its AN.
A three-stage sequence control circuit (hereinafter referred to as SC circuit) 332 to 334 provided on the output side of the D gate 331, and the bus 1
Alternatively, two function execution circuits (hereinafter referred to as FE circuits) 335 and 33 for sending control signals to the memory 9
6 and.

【０００９】ＳＣ回路３３２には複数の入力端子fki0，
fki1，sqi ，ski と、出力端子sqo，sko とが備えら
れ、入力端子sqi にはＡＮＤゲート３３１の出力線Ｓ３
３１が接続されている。ＳＣ回路３３３には複数の入力
端子fki0，fki1，sqi ，ski と、出力端子sqo ，sko ，
fqo とが備えられ、入力端子sqi にはＳＣ回路３３２の
出力端子sqo からの出力線Ｓ３３２ａが接続され、かつ
入力端子ski には信号SIRQがインバータ３３７を介して
入力されている。ＳＣ回路３３４には複数の入力端子fk
i0，fki1，sqi ，ski0，ski1と、出力端子sqo ，sko と
が備えられ、入力端子sqi にはＳＣ回路３３３の出力端
子sqo の出力線Ｓ３３３ａが接続されている。また、Ｓ
Ｃ回路３３４の各入力端子ski0，ski1には、各ＳＣ回路
３３３，３３２の出力端子sko からの出力線Ｓ３３３
ｂ，Ｓ３３２ｂがそれぞれ接続され、ＳＣ回路３３４の
出力端子sqo からの出力線Ｓ３３４ａはＡＮＤゲート３
３１の他方の入力端子に接続されている。ＳＣ回路３３
４の出力端子sko からは信号SIAKが出力される構成であ
る。また、ＳＣ回路３３２の入力端子ski には、ＳＣ回
路３３３の出力端子sko が接続され、信号SIRQがＳＣ回
路３３４の入力端子skiにインバータ３３７を介して入
力される接続である。ＦＥ回路３３５は２個の入力端子
fqi0，fqi1と３個の出力端子out ，fko0，fko1とを備
え、入力端子fqi0にはＡＮＤゲート３３１の出力線Ｓ３
３１が接続されている。ＦＥ回路３３５の入力端子fqi1
にはＳＣ回路３３３の出力端子fqo からの出力線Ｓ３３
３ｃが接続され、ＦＥ回路３３５は出力端子out から線
Ｓ３３５ａを介して信号SWSTB を送出する機能を有して
いる。ＦＥ回路３３５の出力端子fko0に接続された出力
線Ｓ３３５ｂは、ＳＣ回路３３２の入力端子fki0に接続
されると共に、インバータ３３８を介してＳＣ回路３３
３の入力端子fki1に接続されている。ＦＥ回路３３５の
出力端子fko1に接続された出力線Ｓ３３５ｃは、インバ
ータ３３９を介してＳＣ回路３３２の入力端子fki1に接
続されると共に、ＳＣ回路３３４の入力端子fki0に接続
されている。The SC circuit 332 has a plurality of input terminals fki0,
fki1, sqi, ski and output terminals sqo, sko are provided, and the output line S3 of the AND gate 331 is provided at the input terminal sqi.
31 is connected. The SC circuit 333 has a plurality of input terminals fki0, fki1, sqi, and ski and output terminals sqo, sko,
fqo is provided, the output line S332a from the output terminal sqo of the SC circuit 332 is connected to the input terminal sqi, and the signal SIRQ is input to the input terminal ski via the inverter 337. The SC circuit 334 has a plurality of input terminals fk.
i0, fki1, sqi, ski0, ski1 and output terminals sqo, sko are provided, and the output line S333a of the output terminal sqo of the SC circuit 333 is connected to the input terminal sqi. Also, S
The output lines S333 from the output terminals sko of the SC circuits 333 and 332 are connected to the input terminals ski0 and ski1 of the C circuit 334, respectively.
b and S332b are connected to each other, and the output line S334a from the output terminal sqo of the SC circuit 334 is connected to the AND gate 3
It is connected to the other input terminal of 31. SC circuit 33
The signal SIAK is output from the 4th output terminal sko. The input terminal ski of the SC circuit 332 is connected to the output terminal sko of the SC circuit 333, and the signal SIRQ is input to the input terminal ski of the SC circuit 334 via the inverter 337. The FE circuit 335 has two input terminals
It is provided with fqi0, fqi1 and three output terminals out, fko0, fko1, and the output line S3 of the AND gate 331 is provided at the input terminal fqi0.
31 is connected. Input terminal fqi1 of FE circuit 335
Is the output line S33 from the output terminal fqo of the SC circuit 333.
3c is connected, and the FE circuit 335 has a function of transmitting the signal SWSTB from the output terminal out via the line S335a. The output line S335b connected to the output terminal fko0 of the FE circuit 335 is connected to the input terminal fki0 of the SC circuit 332, and the SC circuit 33 via the inverter 338.
3 is connected to the input terminal fki1. The output line S335c connected to the output terminal fko1 of the FE circuit 335 is connected to the input terminal fki1 of the SC circuit 332 via the inverter 339 and the input terminal fki0 of the SC circuit 334.

【００１０】ＦＥ回路３３６は入力端子in，fqi と出力
端子out ，fko0，fko1を有し、入力端子inから信号SIRD
Y を入力すると共に出力端子out から線Ｓ３３６ａを介
して信号SIACK を送出する機能を有している。ＦＥ回路
３３６における入力端子fqiには、ＳＣ回路３３３の出
力端子fqo からの出力線Ｓ３３３ｃが接続されている。
ＦＥ回路３３６の出力端子fko0は出力線Ｓ３３６ｂ及び
インバータ３４０を介してＳＣ回路３３４の入力端子fk
i1に接続され、出力端子fko1はＳＣ回路３３３の入力端
子fki0に接続されている。ＡＮＤゲート３３１と各イン
バータ３３７〜３４０とＳＣ回路３３２〜３３４とは、
ＦＥ回路３３５及び３３６の備える機能を逐次的に実行
するための回路を構成する。図５は、図４中のＳＣ回路
の構成を説明する図である。ＳＣ回路としては、順序制
御のための開始要求がそれぞれ与えられる１つ以上の入
力端子sqi （または、sqi0，sqi1…）及び終了応答の与
えられる１つ以上の入力端子ski （または、ski0，ski1
…）と、開始要求を示す１つ以上の出力端子sqo （また
は、sqo0，sqo1…）と、終了応答を示す１つ以上の出力
端子sko （または、sko0，sko1…）とを、備えるもの
である。また、各ＳＣ回路には、制御する機能数つまり
プロトコルに応じて、終了応答が与えられる入力端子fk
i （またはfki0，fki1…）と開始要求を示す出力端子
fqo （またはfqo0，fqo1…）を設けている。図４中の各
ＳＣ回路３３２，３３３においては、機能制御のための
終了応答が与えられる入力端子fki （またはfki0，fki
1）と開始要求を示す出力端子fqo （またはfqo0，fqo
1）の数が異なるだけであるので、ここで、ＳＣ回路３
３２を例にとって構成例を説明する。The FE circuit 336 has input terminals in and fqi and output terminals out, fko0 and fko1, and a signal SIRD is input from the input terminal in.
It has a function of inputting Y and transmitting the signal SIACK from the output terminal out via the line S336a. The output line S333c from the output terminal fqo of the SC circuit 333 is connected to the input terminal fqi of the FE circuit 336.
The output terminal fko0 of the FE circuit 336 is connected to the input terminal fk of the SC circuit 334 via the output line S336b and the inverter 340.
It is connected to i1 and the output terminal fko1 is connected to the input terminal fki0 of the SC circuit 333. The AND gate 331, the inverters 337 to 340, and the SC circuits 332 to 334 are
A circuit for sequentially executing the functions of the FE circuits 335 and 336 is configured. FIG. 5 is a diagram for explaining the configuration of the SC circuit in FIG. As the SC circuit, one or more input terminals sqi (or sqi0, sqi1 ...) To which start requests for sequence control are respectively given and one or more input terminals ski (or ski0, ski1) to which end responses are given
...), one or more output terminals sqo (or sqo0, sqo1 ...) indicating a start request, and one or more output terminals sko (or sko0, sko1 ...) indicating an end response. is there. In addition, each SC circuit is provided with an end response according to the number of functions to be controlled, that is, the protocol.
i (or fki0, fki1 ...) and an output pin that indicates a start request
fqo (or fqo0, fqo1 ...) is provided. In each of the SC circuits 332 and 333 in FIG. 4, an input terminal fki (or fki0, fki) to which an end response for function control is given.
1) and the output terminal fqo (or fqo0, fqo) that indicates the start request
Since only the number of 1) is different, here, SC circuit 3
A configuration example will be described by taking 32 as an example.

【００１１】ＳＣ回路３３２は、ＡＮＤゲート３３２−
１とＮＯＲゲート３３２−２とラッチ３３２−３を有し
ている。ＡＮＤゲート３３２−１の入力側には、入力端
子fki0，fki1，sqi が接続され、ＡＮＤゲート３３２−
１の出力側はＮＯＲゲート３３２−２の入力側とラッチ
３３２−３のセット端子Ｓに接続されている。ラッチ３
３２−３のリセット端子には入力端子ski が接続され、
ラッチの正相出力端子Ｑ及び逆相出力端子Ｑ／は、出力
端子sko とＮＯＲゲート３３２−２の入力側にそれぞれ
接続されている。ＮＯＲゲート３３２−２の出力側が出
力端子sqo に接続されている。ＳＣ回路３３４はＡＮＤ
ゲート３３４−１とＮＯＲゲート３３４−２を備えてい
る。ＡＮＤゲート３３４−１の入力側には、入力端子fk
i0，fki1，sqi が接続され、ＡＮＤゲート３３４−１の
出力側は入力端子ski0，ski1と共にＮＯＲゲート３３４
−２の入力側に接続されている。また、ＡＮＤゲート３
３４−１の出力側は出力端子sko に接続され、ＮＯＲゲ
ート３３４−２の出力側が出力端子sqoに接続されてい
る。図６は、図４中のＦＥ回路の構成を説明する図であ
る。ＦＥ回路は、機能実行のための開始要求が与えられ
る１つ以上の入力端子fqi（またはfqi1，fqi1…）と、
終了応答を示す１つ以上の出力端子fko （またはfko0，
fko1…）を備えている。また、ＦＥ回路は実行する機能
に応じた入力端子in（またはin0 ，in1 …）と出力out
（またはout0，out1…）を設けている。図４中のＦＥ回
路３３５は図６のように、ラッチ３３５−１と遅延要素
３３５−２，３３５−３とを備えている。ラッチ３３５
−１のセット端子Ｓが入力端子fqi0に、リセット端子Ｒ
が入力端子fqi1にそれぞれ接続され、出力端子Ｑが端子
out に接続されている。また、例えば遅延線で構成され
た各遅延要素３３５−２，３３５−３の入力側は入力端
子fqi0，fqi1にそれぞれ接続され、出力側は出力端子fk
o0，fko1に接続されている。ここで、各遅延要素３３５
−２，３３５−３は、遅延線でなくても他の要素の例え
ば、記憶素子を用いた論理で構成してもよい。The SC circuit 332 has an AND gate 332-.
1 and a NOR gate 332-2 and a latch 332-3. Input terminals fki0, fki1, and sqi are connected to the input side of the AND gate 332-1, and the AND gate 332-
The output side of 1 is connected to the input side of the NOR gate 332-2 and the set terminal S of the latch 332-3. Latch 3
The input terminal ski is connected to the reset terminal of 32-3,
The positive phase output terminal Q and the negative phase output terminal Q / of the latch are connected to the output terminal sko and the input side of the NOR gate 332-2, respectively. The output side of the NOR gate 332-2 is connected to the output terminal sqo. SC circuit 334 is AND
The gate 334-1 and the NOR gate 334-2 are provided. The input side of the AND gate 334-1 has an input terminal fk
i0, fki1, and sqi are connected, and the output side of the AND gate 334-1 is connected to the NOR gate 334 together with the input terminals ski0 and ski1.
-2 is connected to the input side. Also, AND gate 3
The output side of 34-1 is connected to the output terminal sko, and the output side of the NOR gate 334-2 is connected to the output terminal sqo. FIG. 6 is a diagram illustrating the configuration of the FE circuit in FIG. The FE circuit has one or more input terminals fqi (or fqi1, fqi1 ...) To which a start request for executing a function is given,
One or more output terminals fko (or fko0,
fko1 ...). Further, the FE circuit has an input terminal in (or in0, in1 ...) And an output out depending on the function to be executed.
(Or out0, out1 ...) are provided. The FE circuit 335 in FIG. 4 includes a latch 335-1 and delay elements 335-2 and 335-3 as shown in FIG. Latch 335
-1 set terminal S is input terminal fqi0 and reset terminal R
Are connected to the input terminals fqi1 and the output terminals Q are
Connected to out. Further, for example, the input sides of the delay elements 335-2 and 335-3 configured by delay lines are connected to the input terminals fqi0 and fqi1, respectively, and the output side thereof is the output terminal fk.
It is connected to o0 and fko1. Here, each delay element 335
-2 and 335-3 may be configured by logic other than the delay line other than the delay line, such as a memory element.

【００１２】ＦＥ回路３３６は遅延要素３３６−１を有
し、入力端子inは遅延要素３３６−１を介して出力端子
fko1に接続されると共に直接出力端子fko0に接続されて
いる。入力端子fqi は出力端子out に接続されている。
図７は、図１の動作を説明するタイムチャートであり、
この図を参照しつつ図１の転送制御回路の動作を説明す
る。入力制御回路３３０に備えられた全てのラッチのＱ
端子がネゲート、Ｑ／端子がアサートの定常状態にある
ものとする。また、能動的にデータを送出し、能動的に
ハンドシェークプロトコルを実行するマスタ側の情報処
理装置２が、非同期式バス１上に任意の構成で存在する
ことを想定する。状態制御回路１００が「データ・フェ
ーズの開始」を要求するためにアサート状態の信号SIRQ
を入力制御回路３３０のＡＮＤゲート３３１に供給す
る。一方、ＳＣ回路３３４の出力端子sqo がアサート状
態であるので、線Ｓ３３１がアサート状態となり、ＳＣ
回路３３２に対する順序制御の開始と、ＦＥ回路３３５
に対する制御動作の開始が要求されたことになる。線Ｓ
３３１がアサート状態になると、ＦＥ回路３３５は線Ｓ
３３５ａをアサート状態にし、メモリ９に対する書込み
の参照を開始する。また、ＦＥ回路３３５は、遅延要素
３３５−２によって定まる時間の経過後に線Ｓ３３５ｂ
をアサート状態にする。線Ｓ３３５ｂの状態遷移はメモ
リ９の参照に必要な交流特性の１つであるパルス幅を保
証するために用いる。ＳＣ回路３３２は線Ｓ３３１がア
サート状態となっても、線Ｓ３３５ｂのアサート状態と
線Ｓ３３５ｃのネゲート状態を共に検出するまで、次の
動作の実行を待ち合わせる。線Ｓ３３１，Ｓ３３５ｂ，
Ｓ３３５ｃの各条件が揃うと、ＳＣ回路３３２は線Ｓ３
３２ｂをアサート状態として、順序制御の終了をＳＣ回
路３３４へ応答する。The FE circuit 336 has a delay element 336-1, and an input terminal in is an output terminal via the delay element 336-1.
It is connected to fko1 and directly to the output terminal fko0. The input terminal fqi is connected to the output terminal out.
FIG. 7 is a time chart explaining the operation of FIG.
The operation of the transfer control circuit of FIG. 1 will be described with reference to this figure. Q of all latches included in the input control circuit 330
It is assumed that the terminal is in a negative state and the Q / terminal is in the asserted steady state. Further, it is assumed that the information processing device 2 on the master side that actively transmits data and actively executes the handshake protocol exists on the asynchronous bus 1 in an arbitrary configuration. State control circuit 100 asserts signal SIRQ to request "start of data phase"
Is supplied to the AND gate 331 of the input control circuit 330. On the other hand, since the output terminal sqo of the SC circuit 334 is in the asserted state, the line S331 is in the asserted state and SC
Start of sequence control for circuit 332 and FE circuit 335
It has been requested to start the control operation for. Line S
When 331 is asserted, the FE circuit 335 causes the line S
335a is set to the asserted state, and the reference of writing to the memory 9 is started. In addition, the FE circuit 335 determines that the line S335b has passed after the time determined by the delay element 335-2 has elapsed.
Is asserted. The state transition of the line S335b is used to guarantee the pulse width which is one of the AC characteristics required for the reference of the memory 9. Even if the line S331 is asserted, the SC circuit 332 waits for execution of the next operation until both the asserted state of the line S335b and the negated state of the line S335c are detected. Lines S331, S335b,
When the conditions of S335c are met, the SC circuit 332 causes the line S3
32b is asserted, and the SC circuit 334 is notified of the end of the sequence control.

【００１３】線Ｓ３３２ｂがアサート状態となると、Ｓ
Ｃ回路３３４の出力端子sqo がネゲート状態とされ、こ
れにより線Ｓ３３１はネゲート状態となる。線Ｓ３３１
がネゲート状態となると、直ちにＳＣ回路３３２は線Ｓ
３３２ａをアサート状態にして、ＳＣ回路３３３に対し
て次の順序制御の開始を要求する。また、線Ｓ３３１が
ネゲート状態になると、ＦＥ回路３３５は遅延要素３３
５−２で定めた時間経過後に、線Ｓ３３５ｂをネゲート
状態にする。この時点で、メモリ９の参照に必要なパル
ス幅が保証される。装置２からデータが非同期式バス１
上に送出され、「データ転送許諾」を表すために信号DR
DYが活性化されるものとする。図１における信号DRDYが
活性化されると、「入力データ有効」を表わすためにレ
シーバ３１０は、信号SIRDY を活性化して入力制御回路
３３０のＦＥ回路３３６に与える。ＦＥ回路３３６は遅
延要素３３６−１によって定まる時間経過後に、線Ｓ３
３６ｃをアサート状態にする。線Ｓ３３６ｃにおける状
態遷移は、メモリ９の参照に必要な交流特性の１つであ
るセットアップ・タイムを保証するために用いられる。
線Ｓ３３６ｃがアサート状態に遷移した時点で、メモリ
９の参照に必要なセットアップ・タイムが保証される。
ＳＣ回路３３３は線Ｓ３３２ａがアサート状態になって
も、線Ｓ３３５ｂのネゲート状態と線Ｓ３３６ｃのアサ
ート状態とを共に検出するまで、次の動作を待ち合わせ
る。これらの条件が揃うと、ＳＣ回路３３３は線Ｓ３３
３ｂをアサート状態にして順序制御の終了を各ＳＣ回路
３３２，３３４に対して応答する。線Ｓ３３３ｂがアサ
ート状態になることによって順序制御の終了を示された
ＳＣ回路３３２は定常状態に戻り、線Ｓ３３２ａ，Ｓ３
３２ｂをネゲート状態にする。線Ｓ３３２ａがネゲート
状態になると、ＳＣ回路３３３は直ちに線Ｓ３３３ａ及
びＳ３３３ｃをアサート状態にする。これによりＳＣ回
路３３３は、ＳＣ回路３３４に対する順序制御の開始と
ＦＥ回路３３５及び３３６に対する機能実行の開始を要
求する。When line S332b is asserted, S
The output terminal sqo of the C circuit 334 is negated, which causes the line S331 to be negated. Line S331
As soon as the SC circuit 332 is negated,
332 a is asserted to request the SC circuit 333 to start the next sequential control. Further, when the line S331 becomes the negated state, the FE circuit 335 causes the delay element 33
After the time defined by 5-2 has elapsed, the line S335b is set to the negated state. At this point, the pulse width required for the memory 9 reference is guaranteed. Data from device 2 is asynchronous bus 1
Signal DR sent on and representing "data transfer permission"
DY shall be activated. When the signal DRDY in FIG. 1 is activated, the receiver 310 activates the signal SIRDY to give it to the FE circuit 336 of the input control circuit 330 to indicate "input data valid". The FE circuit 336 waits for the line S3 after the time determined by the delay element 336-1 has elapsed.
36c is asserted. The state transition on the line S336c is used to guarantee the setup time, which is one of the AC characteristics required for referring to the memory 9.
When the line S336c transitions to the asserted state, the setup time required for referring to the memory 9 is guaranteed.
Even if the line S332a is asserted, the SC circuit 333 waits for the next operation until both the negated state of the line S335b and the asserted state of the line S336c are detected. When these conditions are met, the SC circuit 333 causes the line S33.
3b is asserted and the end of the sequence control is responded to each SC circuit 332, 334. The SC circuit 332, which is shown to end the sequence control by the assertion of the line S333b, returns to the steady state, and the lines S332a, S3.
32b is negated. When the line S332a is negated, the SC circuit 333 immediately sets the lines S333a and S333c to the asserted state. As a result, the SC circuit 333 requests the SC circuit 334 to start the sequence control and the FE circuits 335 and 336 to start the function execution.

【００１４】線Ｓ３３３ｃがアサート状態になると、Ｆ
Ｅ回路３３５は線Ｓ３３５ａをネゲート状態にしてメモ
リ９に対する参照を終了すると共に、定めた時間経過後
に、線Ｓ３３５ｃをアサート状態にする。線Ｓ３３５ｃ
状態の遷移は、メモリ９の参照に必要な交流特性の１つ
であるリカバリ・タイムを保証するために用いられる。
線Ｓ３３５ｃがアサート状態に遷移した時点で、メモリ
９の参照に必要なリカバリ・タイムが保証される。ＦＥ
回路３３６は線Ｓ３３３ｃがアサート状態になると「デ
ータ入力応答」を表すために線Ｓ３３６ａの状態、即
ち、信号SIACK をアサート状態にする。ドライバ３２０
は信号SIACK のアサート状態に対応して「データ転送応
答」を表すために活性化した信号DACKを非同期式バス１
に対して送出する。これに対応してマスタ側の装置２か
ら、非同期式バス１を介して非活性化した信号DRDYがレ
シーバ３１０に与えられ、レシーバ３１０は信号SIRDY
をＦＥ回路３３６の入力端子inに供給する。信号SIRDY
がネゲート状態になるとＦＥ回路３３６は線Ｓ３３６ｂ
をネゲート状態にする。ＳＣ回路３３４は線Ｓ３３３ａ
がアサート状態になっていても、線Ｓ３３５ｃのアサー
ト状態と線Ｓ３３６ｂのネゲート状態を共に検出するま
で、次の動作を待ち合せる。これらの条件が揃うと、Ｓ
Ｃ回路３３４は「データ・フェーズの終了」を応答する
ために、出力端子skoをアサート状態にする。即ち、信
号SIAKの状態をアサート状態とする。これに基づき、状
態制御回路１００が信号SIRQをネゲート状態にする。信
号SIRQがネゲート状態になることでＳＣ３３３は定常状
態にもどり、線Ｓ３３３ａ，Ｓ３３３ｂ，Ｓ３３３ｃを
ネゲート状態にする。線Ｓ３３２ａがネゲート状態にな
ると、ＳＣ回路３３４は直ちに定常状態に戻り、線Ｓ３
３４ａをアサート状態にすると共に出力端子sko をネゲ
ート状態にする。即ち、信号SIAKがネゲート状態にな
る。ここで、各ＳＣ回路３３２．３３３の動作につい
て、図５を参照しつつ、ＳＣ回路Ｓ３３３を例にとって
説明する。When the line S333c becomes asserted, F
The E circuit 335 sets the line S335a in the negated state, finishes the reference to the memory 9, and sets the line S335c in the asserted state after a lapse of a predetermined time. Line S335c
The state transition is used to guarantee the recovery time, which is one of the AC characteristics required for referring to the memory 9.
At the time when the line S335c transits to the asserted state, the recovery time required for referring to the memory 9 is guaranteed. FE
When the line S333c is asserted, the circuit 336 asserts the state of the line S336a, that is, the signal SIACK, to indicate "data input response". Driver 320
Corresponds to the asserted state of the signal SIACK and activates the signal DACK that is activated to represent the "data transfer response" by the asynchronous bus 1.
Send to. Correspondingly, the deactivated signal DRDY is given from the device 2 on the master side via the asynchronous bus 1 to the receiver 310, and the receiver 310 outputs the signal SIRDY.
Is supplied to the input terminal in of the FE circuit 336. Signal SIRDY
Becomes a negated state, the FE circuit 336 causes the line S336b.
Is negated. SC circuit 334 is line S333a
Is asserted, the next operation is waited until both the asserted state of the line S335c and the negated state of the line S336b are detected. If these conditions are met, S
The C circuit 334 asserts the output terminal sko in order to respond "end of data phase". That is, the state of the signal SIAK is set to the asserted state. Based on this, the state control circuit 100 makes the signal SIRQ negate. When the signal SIRQ becomes the negate state, the SC333 returns to the steady state, and the lines S333a, S333b, S333c are made the negate state. When the line S332a becomes the negate state, the SC circuit 334 immediately returns to the steady state, and the line S3
34a is asserted and the output terminal sko is negated. That is, the signal SIAK is negated. Here, the operation of each SC circuit 332.333 will be described by taking the SC circuit S333 as an example with reference to FIG.

【００１５】ＡＮＤゲート３３３−１の出力の状態は、
入力端子sqi がアサート状態となっても、入力端子fki
0，fki1が共にアサート状態となるまでネゲート状態の
ままである。このとき、ＳＣ回路３３３は次の動作を待
ち合わせている状態にある。入力端子fki0，fki1が共に
アサート状態となり、ＡＮＤゲート３３３−１の出力が
アサート状態になると、出力端子sko がアサート状態及
びにラッチのＱ／端子がネゲート状態になる。このと
き、ＳＣ回路３３３は線Ｓ３３３ｂを介して順序制御の
終了を応答している状態となる。この状態で、入力端子
sqi がネゲート状態になると、ＡＮＤゲート３３３−１
の出力がネゲート状態になり、続いて出力端子sqo とfq
o がアサート状態となる。よって、ＳＣ回路３３３はＳ
Ｃ回路３３４に対する順序制御の開始と、２個のＦＥ回
路３３５，３３６に対する機能実行の開始を要求するこ
とになる。即ち、入力端子fki0，fki1の状態遷移に関わ
らずＦＥ回路３３５，３３６に対する機能実行の開始を
要求する。次に、ＳＣ回路３３４の動作を説明する。Ｓ
Ｃ回路３３４における出力端子sqo 状態は、ＳＣ回路３
３２が順序制御の終了を応答してから全てのＳＣ回路３
３２，３３３が定常状態に戻るまで、ネゲート状態にな
る。一方、出力端子sko は、入力端子sqi のレベルがア
サート状態になっても、入力端子fki0，fki1のレベルが
共にアサート状態となるまで、ネゲート状態のままであ
る。このとき、ＳＣ回路３３４は次の動作を待ち合わせ
ている状態にある。入力端子fki0，fki1が共にアサート
状態に変化すると出力端子skoがアサート状態になり、
ＳＣ回路３３４は順序制御の終了を応答している状態と
なる。ＦＥ回路３３５における動作は次のようになる。The state of the output of the AND gate 333-1 is
Even if the input terminal sqi is asserted, the input terminal fki
It remains negated until both 0 and fki1 are asserted. At this time, the SC circuit 333 is in a state of waiting for the next operation. When the input terminals fki0 and fki1 are both asserted and the output of the AND gate 333-1 is asserted, the output terminal sko is asserted and the Q / terminal of the latch is negated. At this time, the SC circuit 333 is in a state of responding the end of the sequence control via the line S333b. In this state, input terminal
When sqi becomes the negate state, AND gate 333-1
Output goes to the negate state, then output terminals sqo and fq
o is asserted. Therefore, the SC circuit 333 is S
The start of sequence control for the C circuit 334 and the start of function execution for the two FE circuits 335 and 336 are requested. That is, the FE circuits 335 and 336 are requested to start function execution regardless of the state transitions of the input terminals fki0 and fki1. Next, the operation of the SC circuit 334 will be described. S
The output terminal sqo state in the C circuit 334 is the SC circuit 3
All SC circuits 3 after 32 responds to the end of the sequence control
It will be in a negated state until 32 and 333 return to a steady state. On the other hand, even if the level of the input terminal sqi is asserted, the output terminal sko remains in the negated state until the levels of the input terminals fki0 and fki1 are both asserted. At this time, the SC circuit 334 is in a state of waiting for the next operation. When both the input terminals fki0 and fki1 change to the asserted state, the output terminal sko becomes the asserted state,
The SC circuit 334 is in a state of responding the end of the sequence control. The operation of the FE circuit 335 is as follows.

【００１６】入力端子fqi0がアサート状態になると、出
力端子out がアサート状態になる。このとき、ＦＥ回路
３３５はメモリ９に対する機能実行を開始した状態にあ
る。入力端子fqi0がアサート状態になってから、遅延要
素３３５−２により定まる時間経過後に、出力端子fko0
がアサート状態になる。入力端子fqi0がネゲート状態に
なると、遅延要素３３５−２によって定まる時間経過後
に、出力端子fko0がネゲート状態になる。入力端子fqi0
がアサート状態になると、出力端子out がネゲート状態
となる。このとき、ＦＥ回路３３５はメモリ９に対する
機能実行を終了した状態にある。入力端子fqi1がアサー
ト状態になってから、遅延要素３３５−３によって定ま
る時間経過後に、出力端子fko1がアサート状態になる。
入力端子fqi1がネゲート状態になると、遅延要素３３５
−３によって定まる時間経過後に、出力端子fko1がネゲ
ート状態になる。ＦＥ回路３３６の動作では、入力端子
inがアサート状態になってから、遅延要素３３６−１に
よって定まる時間の経過後に、出力端子fko1がアサート
状態になる。以上のように、本実施例では、次のような
利点を有している。When the input terminal fqi0 is asserted, the output terminal out is asserted. At this time, the FE circuit 335 is in a state where the function execution for the memory 9 has started. After the time determined by the delay element 335-2 has elapsed since the input terminal fqi0 was asserted, the output terminal fko0
Is asserted. When the input terminal fqi0 becomes the negate state, the output terminal fko0 becomes the negate state after the time determined by the delay element 335-2 has elapsed. Input terminal fqi0
When is asserted, the output terminal out becomes negated. At this time, the FE circuit 335 is in a state where the function execution for the memory 9 is completed. The output terminal fko1 becomes the asserted state after the time determined by the delay element 335-3 has elapsed after the input terminal fqi1 became the asserted state.
When the input terminal fqi1 is negated, the delay element 335
After a lapse of time determined by -3, the output terminal fko1 becomes the negated state. In the operation of the FE circuit 336, the input terminal
The output terminal fko1 becomes the asserted state after the time determined by the delay element 336-1 has passed after the in became the asserted state. As described above, this embodiment has the following advantages.

【００１７】（１）ＤＭＡ装置８のデータ制御回路３０
０に、メモリ９あるいは非同期式バス１に対して制御信
号を送出するＦＥ回路３３５，３３６と順序制御を行う
ＳＣ回路３３２〜３３４を非同期回路で構成しているの
で、ＦＥ回路３３５，３３６における制御動作を定める
過程において、バスに対する制御信号を同期化する必要
がない。そのため、メモリ９を参照するために他の回路
に同調する必要がなくなり、トランザクション毎のオー
バヘッドが最小となり、バスのスループットを改善でき
る。 （２）個々の動作終了にあたり応答信号を発生する構成
の各ＦＥ回路３３５，３３６とＳＣ回路３３２〜３３４
とで、入力制御回路を構成し、それらの応答信号に基づ
いて制御動作を順次進めるので、次のような利点が得ら
れる。即ち、競争の条件をつけるための信号遅延素子等
を別段設けなくともハザード発生を防止した非同期回路
で構成できるので、書込み速度を低下させる事なく確実
にメモリ９に対するデータ書込みの制御を行うことがで
きる。また、個々の回路の動作速度が変化しても、各Ｓ
Ｃ回路３３２〜３３４は、所要の動作を確実に実行する
ので、ＦＥ回路３３５，３３６の動作に変動が生じた場
合にも、誤動作が発生しない。さらに、各ＦＥ回路３３
５，３３６とＳＣ回路３３２〜３３４とは、応答信号を
検出して制御動作をする構成なので、いずれかの回路で
障害が発生しても、制御動作が停止されるので誤動作が
波及せず障害の検出が容易である。 （３）各ＳＣ回路３３２〜３３４は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
っても、マスタ側の装置２の動作速度あるいはメモリ９
の動作速度に関係なく順序制御を行え、使用される装置
の自由度が上がる。 （４）各ＳＣ回路３３２〜３３４はＦＥ回路３３５，３
３６の動作終了を検出した後、ＦＥ回路３３５，３３６
の発生する応答信号の状態にかかわらず、順序制御動作
を進めるので、高速な制御動作が可能となる。 （５）メモリ９を参照するためのパルス幅とセットアッ
プ・タイムとリカバリ・タイムを保証するための遅延要
素３３５−２，３３５−３，３３６−１を設け、ＳＣ回
路３３２〜３３４は保証の動作を待ち合わせる構成とし
ているので、複雑なメモリ・インタフェースにも対応が
可能となる。また、各遅延要素３３５−２，３３５−
３，３３６−１が定める遅延時間を変更するだけで、様
々なメモリの交流特性に対して無駄なく適応できるデー
タ制御回路となる。(1) Data control circuit 30 of the DMA device 8
The FE circuits 335 and 336 that send control signals to the memory 9 or the asynchronous bus 1 and the SC circuits 332 to 334 that perform sequence control are configured by asynchronous circuits. There is no need to synchronize control signals to the bus in the course of defining the operation. Therefore, it is not necessary to tune to another circuit to refer to the memory 9, the overhead for each transaction is minimized, and the throughput of the bus can be improved. (2) Each of the FE circuits 335 and 336 and the SC circuits 332 to 334 configured to generate a response signal at the end of each operation.
By configuring the input control circuit and sequentially advancing the control operation based on the response signals thereof, the following advantages can be obtained. That is, the asynchronous circuit that prevents the occurrence of hazards can be formed without separately providing a signal delay element or the like for setting a competition condition, so that the data writing to the memory 9 can be surely controlled without lowering the writing speed. it can. Even if the operating speed of each circuit changes, each S
Since the C circuits 332 to 334 surely execute the required operations, malfunction does not occur even when the operations of the FE circuits 335 and 336 change. Furthermore, each FE circuit 33
5, 336 and the SC circuits 332 to 334 are configured to detect a response signal and perform a control operation. Therefore, even if a failure occurs in one of the circuits, the control operation is stopped, so that a malfunction does not spread and a failure occurs. Is easy to detect. (3) Each of the SC circuits 332 to 334 is configured to wait for an independent response having a different required time, and even if it is an asynchronous circuit, the operating speed of the master side device 2 or the memory 9
The sequence control can be performed regardless of the operating speed, and the degree of freedom of the device used is increased. (4) The SC circuits 332 to 334 are FE circuits 335 and 3
FE circuits 335 and 336 after detecting the end of the operation of 36.
Since the sequence control operation is advanced regardless of the state of the response signal generated by, the high speed control operation is possible. (5) Delay elements 335-2, 335-3, 336-1 for guaranteeing the pulse width, the setup time and the recovery time for referring to the memory 9 are provided, and the SC circuits 332-334 perform the guaranteed operation. Since it is configured to wait, it is possible to support a complicated memory interface. Also, each delay element 335-2, 335-
The data control circuit can be adapted to the AC characteristics of various memories without waste by simply changing the delay time defined by 3, 336-1.

【００１８】第２の実施例 本実施例の転送制御回路は、受動的にメモリからデータ
を読出して非同期バスに直接出力する制御を実行するも
のであり、図２におけるＤＭＡ装置８中のデータ制御部
３００中に入力制御回路の変りに出力制御回路を設けて
いる。図８は、本発明の第２の実施例を示す転送制御回
路の構成ブロック図である。データ制御部３００は、第
１実施例と同様にレシーバ３５０とドライバ３６０とを
有している。レシーバ３５０とドライバ３６０の間に出
力制御回路３７０が接続されている。出力制御回路３７
０には、状態制御部１００からデータ・フェーズ開始要
求信号SORQが与えられ、出力制御回路からは、状態制御
部１００に対してデータフェーズの終了応答信号SOAKを
送出する構成である。また、出力制御回路３７０は読出
しストローブ信号SRSTB と出力データ有効信号SOACK を
送出する機能を有し、それらの信号SRSTB ，SOACK を入
力するドライバ３６０は、信号SRSTB に対応するストロ
ーブ信号STB をメモリ９に供給し、信号SOACK に対応す
るデータ転送応答信号DACKを非同期式バス１へ出力する
構成であり、また、データ転送許諾信号DRDYが情報処理
装置２から非同期式バス１を介してレシーバ３５０に与
えられると、レシーバ３５０は信号DRDYに対応するデー
タ出力許諾信号SORDY を出力制御回路３７０に与える構
成である。図９は、図８中の出力制御回路を示す構成ブ
ロック図である。 Second Embodiment The transfer control circuit of the present embodiment executes control for passively reading data from a memory and directly outputting the data to an asynchronous bus. The data control in the DMA device 8 in FIG. An output control circuit is provided in the unit 300 instead of the input control circuit. FIG. 8 is a configuration block diagram of a transfer control circuit showing a second embodiment of the present invention. The data control unit 300 has a receiver 350 and a driver 360 as in the first embodiment. An output control circuit 370 is connected between the receiver 350 and the driver 360. Output control circuit 37
To 0, a data phase start request signal SORQ is given from the state control unit 100, and an output control circuit sends a data phase end response signal SOAK to the state control unit 100. Further, the output control circuit 370 has a function of transmitting the read strobe signal SRSTB and the output data valid signal SOACK, and the driver 360 which inputs these signals SRSTB and SOACK outputs the strobe signal STB corresponding to the signal SRSTB to the memory 9. The data transfer response signal DACK corresponding to the signal SOACK is supplied to the asynchronous bus 1, and the data transfer permission signal DRDY is given from the information processing device 2 to the receiver 350 via the asynchronous bus 1. Then, the receiver 350 is configured to give a data output permission signal SORDY corresponding to the signal DRDY to the output control circuit 370. FIG. 9 is a configuration block diagram showing the output control circuit in FIG.

【００１９】出力制御回路３７０は、信号SORQを一方の
入力とする２入力のＡＮＤゲート３７１と、そのＡＮＤ
ゲート３７１の出力側に設けられた５段のＳＣ回路３７
２〜３７６と、２個のＦＥ回路３７７，３７８とを、有
している。ＳＣ回路３７２には複数の入力端子fki ，sq
i ，ski と、出力端子sqo ，sko ，fqo とが備えられ、
入力端子sqi にはＡＮＤゲート３７１の出力線Ｓ３７１
が接続されている。ＳＣ回路３７３には入力端子fki0，
fki1，sqi ，ski と、出力端子sqo ，sko とが備えら
れ、入力端子sqi にはＳＣ回路３７２の出力端子sqo か
らの出力線Ｓ３７２ａが接続されている。ＳＣ回路３７
４には入力端子fki ，sqi ，ski と、出力端子sqo ，sk
o ，fqo とが備えられ、入力端子sqi にはＳＣ回路３７
３の出力端子sqo の出力線Ｓ３７３ａが接続されてい
る。ＳＣ回路３７５には入力端子fki，sqi ，ski と、
出力端子sqo ，sko ，fqo とが備えられ、入力端子sqi
にはＳＣ回路３７４の出力端子sqo からの出力線Ｓ３７
４ａが接続されている。ＳＣ回路３７６には入力端子fk
i ，sqi ，ski0〜ski3と、出力端子sqo ，sko とが備え
られ、入力端子sqi にはＳＣ回路３７５の出力端子sqo
からの出力線Ｓ３７５ａが接続されている。また、ＳＣ
回路３７６の各入力端子ski0〜ski3には、ＳＣ回路３７
５〜３７２の出力端子sko からの出力線Ｓ３７５ｂ，Ｓ
３７４ｂ，Ｓ３７３ｂ，Ｓ３７２ｂがそれぞれ接続さ
れ、ＳＣ回路３７６の出力端子sqo からの出力線Ｓ３７
６ａはＡＮＤゲート３７１の他方の入力端子に接続され
ている。ＳＣ回路３７２の入力端子ski には出力線Ｓ３
７３ｂが接続され、ＳＣ回路３７３の入力端子ski には
出力線Ｓ３７４ｂが接続されている。ＳＣ回路３７４の
入力端子ski には出力線Ｓ３７５ｂが接続され、ＳＣ回
路Ｓ３７５の入力端子ski にはインバータ３７９を介し
て信号SORQが入力される接続である。ＦＥ回路３７７は
２個の入力端子in，fqi と２個の出力端子out ，fko と
を備え、入力端子fqi にはＳＣ回路３７４の出力端子fq
o からの出力線Ｓ３７４ｃが接続されて入力端子inには
信号SORDY が入力される。ＦＥ回路３７７は、出力端子
out から信号SOACK を送出する機能を有している。ＦＥ
回路３７７の出力端子fko に接続された出力線Ｓ３７７
ｂは、ＳＣ回路３７２の入力端子fki に接続されると共
に、インバータ３８０を介してＳＣ回路３７５の入力端
子fki に接続されている。The output control circuit 370 includes a two-input AND gate 371 having the signal SORQ as one input and its AND gate.
Five-stage SC circuit 37 provided on the output side of the gate 371
2 to 376 and two FE circuits 377 and 378. The SC circuit 372 has a plurality of input terminals fki and sq.
i, ski and output terminals sqo, sko, fqo are provided,
The output line S371 of the AND gate 371 is connected to the input terminal sqi.
Is connected. The SC circuit 373 has an input terminal fki0,
fki1, sqi, and ski and output terminals sqo and sko are provided, and an output line S372a from the output terminal sqo of the SC circuit 372 is connected to the input terminal sqi. SC circuit 37
4 has input terminals fki, sqi, and ski and output terminals sqo, sk
o and fqo are provided, and the SC circuit 37 is connected to the input terminal sqi.
The output line S373a of the third output terminal sqo is connected. The SC circuit 375 has input terminals fki, sqi, and ski,
Output terminals sqo, sko, fqo are provided, and input terminals sqi
Is the output line S37 from the output terminal sqo of the SC circuit 374.
4a is connected. The SC circuit 376 has an input terminal fk.
i, sqi, ski0 to ski3, and output terminals sqo, sko are provided, and the input terminal sqi is the output terminal sqo of the SC circuit 375.
Is connected to the output line S375a. Also, SC
The SC circuit 37 is connected to each of the input terminals ski0 to ski3 of the circuit 376.
Output lines S375b, S from output terminals sko of 5 to 372
374b, S373b, and S372b are respectively connected, and the output line S37 from the output terminal sqo of the SC circuit 376 is connected.
6a is connected to the other input terminal of the AND gate 371. The output line S3 is connected to the input terminal ski of the SC circuit 372.
73b is connected, and the output line S374b is connected to the input terminal ski of the SC circuit 373. The output line S375b is connected to the input terminal ski of the SC circuit 374, and the signal SORQ is input to the input terminal ski of the SC circuit S375 via the inverter 379. The FE circuit 377 has two input terminals in and fqi and two output terminals out and fko. The input terminal fqi is the output terminal fq of the SC circuit 374.
The output line S374c from O is connected and the signal SORDY is input to the input terminal in. The FE circuit 377 has an output terminal
It has the function of sending out the signal SOACK from out. FE
Output line S377 connected to output terminal fko of circuit 377
b is connected to the input terminal fki of the SC circuit 372 and also connected to the input terminal fki of the SC circuit 375 via the inverter 380.

【００２０】ＦＥ回路３７８は入力端子fqi0，fqi1と出
力端子out ，fko0，fko1を有し、入力端子fqi0にはＳＣ
回路３７２の出力端子fqo からの出力線Ｓ３７２ｃが接
続され、入力端子fqi1にはＳＣ回路３７５の出力端子fq
o からの出力線Ｓ３７５ｃが接続されている。ＦＥ回路
３７８は、出力端子out から信号SRSTB を送出する機能
を有し、ＦＥ回路３７８の出力端子fko0からの出力線Ｓ
３７８ｂはＳＣ回路３７３の入力端子fki0に接続される
と共にインバータ３８１を介してＳＣ回路３７４の入力
端子fki に接続されている。また、ＦＥ回路３７８の出
力端子fko1の出力線Ｓ３７８ｃはインバータ３８２を介
してＳＣ回路３７３の入力端子fki1に接続されるとも
に、ＳＣ回路３７６の入力端子fki に接続されている。
図１０は、図９中のＳＣ回路とＦＥ回路の構成を説明す
る図である。図９の出力制御回路は、実行する機能の一
部と順序が異なるだけで第１の実施例における入力制御
回路と大きな差異はない。図９におけるＳＣ回路３７３
は第１の実施例のＳＣ回路３３２と同様の構成である。
ＳＣ回路３７２，３７４，３７５は同様の構成であり、
ＳＣ回路３７２を例にとって説明する。ＳＣ回路３７２
も、ＡＮＤゲート３７２−１とＮＯＲゲート３７２−２
とラッチ３７２−３を有し、ＡＮＤゲート３７２−１の
入力側には入力端子fki ，sqi,が接続されている。ＡＮ
Ｄゲート３７２−１の出力側はＮＯＲゲート３７２−２
の入力側とラッチ３７２−３のセット端子Ｓに接続され
ている。ラッチ３７２−３のリセット端子Ｒには入力端
子ski が接続され、ラッチの正相出力端子Ｑ及び逆相出
力端子Ｑ／は、出力端子sko とＮＯＲゲート３７２−２
の入力側にそれぞれ接続されている。ＮＯＲゲート３７
２−２の出力側が出力端子sqo ，fqo に接続されてい
る。ＳＣ回路３７６はＡＮＤゲート３７６−１とＮＯＲ
ゲート３７６−２を備えている。ＡＮＤゲート３７６−
１の入力側には、入力端子fki ，sqi が接続され、ＡＮ
Ｄゲート３７６−１の出力側は入力端子ski0〜ski3と共
にＮＯＲゲート３７６−２の入力側に接続されている。
また、ＡＮＤゲート３７６−１の出力側は出力端子sko
にも接続され、ＮＯＲゲート３７６−２の出力側が出力
端子sqo に接続されている。ＦＥ回路３７８はＦＥ回路
３３５と同様であるが、ＦＥ回路３７７の入力端子inは
出力端子fko に接続され、入力端子fqi が出力端子out
に接続されている。図１１は図９の動作を説明するタイ
ムチャートであり、出力制御回路３７０を備えたデータ
制御回路の制御動作を示している。The FE circuit 378 has input terminals fqi0, fqi1 and output terminals out, fko0, fko1, and the input terminal fqi0 is SC.
The output line S372c from the output terminal fqo of the circuit 372 is connected, and the output terminal fq of the SC circuit 375 is connected to the input terminal fqi1.
The output line S375c from O is connected. The FE circuit 378 has a function of transmitting the signal SRSTB from the output terminal out, and the output line S from the output terminal fko0 of the FE circuit 378.
378b is connected to the input terminal fki0 of the SC circuit 373 and also connected to the input terminal fki of the SC circuit 374 via the inverter 381. The output line S378c of the output terminal fko1 of the FE circuit 378 is connected to the input terminal fki1 of the SC circuit 373 via the inverter 382 and the input terminal fki of the SC circuit 376.
FIG. 10 is a diagram for explaining the configurations of the SC circuit and the FE circuit in FIG. The output control circuit of FIG. 9 is different from the input control circuit of the first embodiment only in the order of part of the functions to be executed. SC circuit 373 in FIG.
Has the same configuration as the SC circuit 332 of the first embodiment.
The SC circuits 372, 374, 375 have the same configuration,
The SC circuit 372 will be described as an example. SC circuit 372
Also AND gate 372-1 and NOR gate 372-2
And a latch 372-3, and input terminals fki and sqi are connected to the input side of the AND gate 372-1. AN
The output side of the D gate 372-1 is the NOR gate 372-2.
Is connected to the input side of and the set terminal S of the latch 372-3. The input terminal ski is connected to the reset terminal R of the latch 372-3, and the positive phase output terminal Q and the negative phase output terminal Q / of the latch are the output terminal sko and the NOR gate 372-2.
Are connected to the input side of each. NOR gate 37
The output side of 2-2 is connected to the output terminals sqo and fqo. The SC circuit 376 includes an AND gate 376-1 and a NOR.
A gate 376-2 is provided. AND gate 376-
Input terminals fki and sqi are connected to the input side of 1
The output side of the D gate 376-1 is connected to the input side of the NOR gate 376-2 together with the input terminals ski0 to ski3.
The output side of the AND gate 376-1 has an output terminal sko.
The output side of the NOR gate 376-2 is connected to the output terminal sqo. The FE circuit 378 is similar to the FE circuit 335 except that the input terminal in of the FE circuit 377 is connected to the output terminal fko and the input terminal fqi is output terminal out.
It is connected to the. FIG. 11 is a time chart for explaining the operation of FIG. 9, and shows the control operation of the data control circuit including the output control circuit 370.

【００２１】出力制御回路３７０中に備えられた全ての
ラッチのＱ端子がネゲート、Ｑ／端子がアサートの定常
状態にあるものとし、能動的にデータを受けとり、能動
的にハンドシェーク・プロトコルを実行する他の情報処
理装置２が、非同期式バス１上に任意の構成で存在する
ことを想定する。状態制御回路１００が、「データ・フ
ェーズの開始」を要求するために、信号SIRQを図１１の
ように、活性化するものとする。図９の出力制御回路に
おいては、ＦＥ回路３７７の実行する機能の一部と順序
が異なるだけで第１の実施例における入力制御回路と大
きな差異はない。マスタ側の装置２から「データ転送許
諾」を表すために、アサート状態の信号DRDYが供給され
ると、レシーバ３５０は「データ出力許諾」を表すた
め、信号SORDY をアサート状態にする。信号SORDY がア
サート状態になるとＦＥ回路３７７は線Ｓ３７７ｂをア
サート状態にする。続いて、メモリ９の読出しのための
参照の開始に制御が進む。各ＦＥ回路３７７，３７８
は、メモリ９あるいは非同期式バス１に対する制御動作
を行い、各ＳＣ回路３７２〜３７６はそれらＦＥ回路３
７７，３７８の制御動作の終了応答と個々ＳＣ回路の順
序制御の終了応答を検出して制御動作の順序を制御す
る。ＦＥ回路３７８に設けられた遅延要素３７８−２、
３７８−３は、メモリ９の参照に必要なアクセス・タイ
ム及びリカバリ・タイムを保証するために設けられた物
であり、ＳＣ回路３７３，３７４が線Ｓ３７８ｂ，Ｓ３
７８ｃの状態遷移を待ち合わせることで、アクセス・タ
イム及びリカバリ・タイムが保証される。ＳＣ回路３７
４は、メモリ９の読出しに必要な交流特性の１つである
アクセス・タイムを保証する応答を待ち合わせた上で、
次のデータ転送の終了へと制御を進める。ＦＥ回路３７
７は線Ｓ３７４ｃがアサート状態になると「出力データ
有効」を表すために線Ｓ３７７ａをアサート状態、つま
り信号SOACK をアサート状態にし、ドライバ３６０はバ
ス１にアサート状態の信号DACKを送出する。これに基づ
き装置２は信号DRDYを非活性のネゲート状態にすると、
信号SORDY がネゲート状態になる。信号SORDY がネゲー
ト状態になるとＦＥ回路３７７は線Ｓ３７７ｂをネゲー
ト状態にする。以上のように、本実施例では、次のよう
な利点を有している。It is assumed that the Q terminals of all latches provided in the output control circuit 370 are in a negated state and the Q / terminals are in a steady state of assertion, and actively receive data and actively execute a handshake protocol. It is assumed that another information processing device 2 exists on the asynchronous bus 1 in an arbitrary configuration. It is assumed that the state control circuit 100 activates the signal SIRQ as shown in FIG. 11 in order to request “start of data phase”. The output control circuit of FIG. 9 is different from the input control circuit of the first embodiment only in the order of part of the functions executed by the FE circuit 377. When the signal DRDY in the asserted state is supplied from the device 2 on the master side to indicate “data transfer permission”, the receiver 350 sets the signal SORDY to the asserted state to indicate “data output permission”. When the signal SORDY becomes asserted, the FE circuit 377 makes the line S377b asserted. Then, the control proceeds to start the reference for reading the memory 9. Each FE circuit 377, 378
Performs a control operation for the memory 9 or the asynchronous bus 1, and each SC circuit 372 to 376 controls the FE circuit 3
The sequence of control operations is controlled by detecting the sequence response of the control operations of 77 and 378 and the sequence control termination response of the individual SC circuits. A delay element 378-2 provided in the FE circuit 378,
A reference numeral 378-3 is provided to guarantee the access time and the recovery time required for referring to the memory 9, and the SC circuits 373 and 374 are connected to the lines S378b and S3.
By waiting for the state transition of 78c, the access time and the recovery time are guaranteed. SC circuit 37
4 waits for a response that guarantees the access time, which is one of the AC characteristics required for reading the memory 9, and then
Control continues to the end of the next data transfer. FE circuit 37
When the line S374c is asserted, the line 7 asserts the line S377a to indicate "output data valid", that is, the signal SOACK is asserted, and the driver 360 sends the asserted signal DACK to the bus 1. Based on this, the device 2 puts the signal DRDY into the inactive negated state,
The signal SORDY is negated. When the signal SORDY is negated, the FE circuit 377 negates the line S377b. As described above, this embodiment has the following advantages.

【００２２】（１）ＤＭＡ装置８のデータ制御回路３０
０に、メモリ９あるいは非同期式バス１に対して制御信
号を送出するＦＥ回路３７７，３７８と順序制御を行う
ＳＣ回路３７２〜３７６を非同期回路で構成しているの
で、各ＦＥ回路３７７，３７８における制御動作を定め
る過程において、バスに対する制御信号を同期化する必
要がない。そのため、メモリ９を参照するために他の回
路に同調する必要がなくなり、トランザクション毎のオ
ーバヘッドが最小となり、バスのスループットを改善で
きる。 （２）個々の動作終了にあたり応答信号を発生する構成
の各ＦＥ回路３７７，３７８とＳＣ回路３７２〜３７６
とで、出力制御回路を構成し、それらの応答信号に基づ
いて制御動作を順次進めるので、次のような利点が得ら
れる。即ち、競争の条件をつけるための信号遅延素子等
を別段設けなくともハザード発生を防止した非同期回路
で構成できるので、読出し速度を低下させる事なく確実
にメモリ９に対するデータ読出し制御を行うことができ
る。また、個々の回路の動作速度が変化しても、各ＳＣ
回路３７２〜３７６は所要の動作を確実に実行するの
で、各ＦＥ回路３７７，３７８の動作に変動が生じた場
合にも、誤動作が発生しない。さらに、各ＦＥ回路３７
７，３７８とＳＣ回路３７２〜３７６とは応答信号を検
出して制御動作をする構成なので、いずれかの回路で障
害が発生しても、制御動作が停止されるので誤動作が波
及せず障害の検出が容易である。 （３）各ＳＣ回路３７２〜３７６は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
ってもマスタ側の装置２の動作速度、あるいはメモリ９
の動作速度に関係なく順序制御を行え、使用される装置
の自由度が上がる。 （４）各ＳＣ回路３７２〜３７６はＦＥ回路３７７，３
７８の動作終了を検出した後、ＦＥ回路３７７，３７８
の発生する応答信号の状態にかかわらず順序制御動作を
進めるので、高速な制御動作が可能となる。(1) Data control circuit 30 of the DMA device 8
The FE circuits 377 and 378 for sending control signals to the memory 9 or the asynchronous bus 1 and the SC circuits 372 to 376 for performing sequence control are composed of asynchronous circuits. It is not necessary to synchronize the control signals for the bus in the process of defining the control action. Therefore, it is not necessary to tune to another circuit to refer to the memory 9, the overhead for each transaction is minimized, and the throughput of the bus can be improved. (2) FE circuits 377 and 378 and SC circuits 372 to 376 configured to generate a response signal at the end of each operation
By configuring an output control circuit and sequentially advancing the control operation based on those response signals, the following advantages can be obtained. That is, since it is possible to configure an asynchronous circuit that prevents the occurrence of hazards without separately providing a signal delay element or the like for setting a competition condition, it is possible to reliably perform data read control for the memory 9 without lowering the read speed. . Even if the operating speed of each circuit changes, each SC
Since the circuits 372 to 376 surely execute the required operations, malfunction does not occur even when the operations of the FE circuits 377 and 378 change. Furthermore, each FE circuit 37
7, 378 and the SC circuits 372 to 376 perform a control operation by detecting a response signal. Therefore, even if a failure occurs in one of the circuits, the control operation is stopped, so that the malfunction does not spread and the failure occurs. Easy to detect. (3) Each of the SC circuits 372 to 376 is configured to wait for an independent response having a different required time. Even if the SC circuit is an asynchronous circuit, the operating speed of the master side device 2 or the memory 9
The sequence control can be performed regardless of the operating speed, and the degree of freedom of the device used is increased. (4) The SC circuits 372 to 376 are FE circuits 377 and 3
After detecting the operation end of 78, the FE circuits 377 and 378 are detected.
Since the sequence control operation is performed regardless of the state of the response signal generated by, the control operation can be performed at high speed.

【００２３】（５）メモリ９を参照するためのセットア
ップ・タイムとリカバリ・タイムを保証するための遅延
要素３７８−２，３７８−３を設け、ＳＣ回路３７２〜
３７６は保証の動作を待ち合わせる構成としているの
で、複雑なメモリ・インタフェースにも対応が可能とな
る。また、各遅延要素３７８−２，３７８−３が定める
遅延時間を変更するだけで、様々なメモリの交流特性に
対して無駄なく適応できるデータ制御回路となる。 なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。 （ｉ） 第１，第２の実施例では、データ制御回路３０
０に対応する実施例であるが、メモリ９をアドレスを格
納したレジスタとすれば、アドレス制御回路２００に対
応する転送制御回路とすることもできる。また、アドレ
ス制御回路とデータ制御回路を適宜組み合わせ、アドレ
スとデータの制御を連続して実行する転送制御回路とす
ることも可能であり、状態制御機能を含むＤＭＡ装置全
体に、利用を広げることができる。 （ii） 第１，第２の実施例における入力制御回路及び
出力制御回路の構成は、ハンドシェーク・プロトコルに
応じて変更することができ、ハンドシェーク・プロトコ
ルをFuturebus+とすることもできるし、他のプロトコル
を用いるシステムに応用することもできる。 （iii) 第１，第２の実施例では、メモリ６，９をＦＩ
ＦＯ型のメモリとしているが、種々のメモリでも対応が
可能であり、例えばＲＡＭ、レジスタファイル等が考え
られ、入力制御回路及び出力制御回路の構成をそれぞれ
のハンドシェーク・プロトコルに対応して構成すれば、
上記実施例と同様の効果を得ることができる。(5) The delay elements 378-2 and 378-3 for guaranteeing the setup time and the recovery time for referring to the memory 9 are provided, and the SC circuits 372 to 372 are provided.
Since the 376 is configured to wait for a guaranteed operation, it is possible to support a complicated memory interface. Further, the data control circuit can be adapted to the AC characteristics of various memories without waste only by changing the delay time determined by the delay elements 378-2 and 378-3. The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications. (I) In the first and second embodiments, the data control circuit 30
Although the embodiment corresponds to 0, if the memory 9 is a register storing an address, it may be a transfer control circuit corresponding to the address control circuit 200. It is also possible to combine an address control circuit and a data control circuit as appropriate to form a transfer control circuit that continuously executes address and data control, and can be widely used in a DMA device including a state control function. it can. (Ii) The configurations of the input control circuit and the output control circuit in the first and second embodiments can be changed according to the handshake protocol, and the handshake protocol can be Futurebus +, or another protocol. Can also be applied to a system using. (Iii) In the first and second embodiments, the memories 6 and 9 are set to FI.
Although the FO type memory is used, various memories are also applicable, and for example, a RAM, a register file, etc. are conceivable. If the configurations of the input control circuit and the output control circuit are configured to correspond to respective handshake protocols. ,
It is possible to obtain the same effect as that of the above embodiment.

【００２４】[0024]

【発明の効果】以上詳細に説明したように、第１の発明
によれば、非同期バスを介して受動的に記憶部に書込み
を行う転送制御回路において、下記の効果を得ることが
できる。 （ａ）記憶部あるいは非同期バスに対して制御信号を送
出するＦＥ回路と順序制御回路を行うＳＣ回路を非同期
回路で構成しているので、各ＦＥ回路における制御動作
を定める過程において、非同期に対する制御信号を同期
化する必要がない。そのため、記憶部を参照するために
他の回路に同調する必要がなくなり、トランザクション
毎のオーバヘッドが最小となり、転送におけるスループ
ットを改善できる。 （ｂ）ＦＥ回路とＳＣ回路とで、入力制御回路を構成
し、それらの応答信号に基づいて制御動作を順次進める
ので、次のような利点が得られる。即ち、競争の条件を
つけるための信号遅延素子等を別段設けなくともハザー
ド発生を防止した非同期回路で構成できるので、書込み
速度を低下させる事なく確実に入力制御を行うことがで
きる。また、個々の回路の動作速度が変化しても、ＳＣ
回路は所要の動作を確実に実行するので、ＦＥ回路の動
作に変動が生じた場合にも、誤動作が発生しない。さら
に、ＦＥ回路とＳＣ回路とは、応答信号を検出して制御
動作をする構成なので、いずれかの回路で障害が発生し
ても、制御動作が停止されるので誤動作が波及せず障害
の検出が容易である。 （ｃ）ＳＣ回路は所要時間の異なる独立した応答を待ち
合わせる構成とすることができ、非同期回路であっても
順序制御を行え、使用される装置の自由度が上がる。 （ｄ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず、順序制御動作を進めるので、高速な制御動作が可能
となる。As described in detail above, according to the first aspect of the invention, the following effects can be obtained in the transfer control circuit which passively writes data in the storage section via the asynchronous bus. (A) Since the FE circuit that sends a control signal to the storage unit or the asynchronous bus and the SC circuit that performs the sequence control circuit are configured by the asynchronous circuit, the control for the asynchronous is performed in the process of determining the control operation in each FE circuit. No need to synchronize signals. Therefore, it is not necessary to tune to another circuit to refer to the storage unit, the overhead for each transaction is minimized, and the throughput in transfer can be improved. (B) Since the FE circuit and the SC circuit form an input control circuit and the control operation is sequentially advanced based on the response signals from them, the following advantages are obtained. That is, an asynchronous circuit that prevents the occurrence of hazards can be formed without separately providing a signal delay element or the like for setting a competition condition, so that input control can be reliably performed without lowering the writing speed. Even if the operating speed of each circuit changes, SC
Since the circuit surely performs the required operation, malfunction does not occur even when the operation of the FE circuit fluctuates. Further, since the FE circuit and the SC circuit are configured to detect a response signal and perform a control operation, even if a failure occurs in any of the circuits, the control operation is stopped so that the malfunction does not spread and the failure is detected. Is easy. (C) The SC circuit can be configured to wait for independent responses with different required times, and even an asynchronous circuit can perform sequence control, increasing the degree of freedom of the device used. (D) Since at least one of the SC circuits advances the sequence control operation regardless of the state of the response signal generated by the FE circuit after detecting the operation end of the FE circuit, a high speed control operation is possible.

【００２５】（ｅ）記憶部を参照するための保証時間を
確保する遅延要素を設け、ＳＣ回路は保証の動作を待ち
合わせる構成としているので、動作時間の保証ができ、
複雑なインタフェースにも対応が可能となる。このこと
により、様々な記憶部の交流特性に対して無駄なく適応
できる転送制御回路を構成できるようになる。第２の発
明によれば、記憶部から受動的にデータを読出して、非
同期バスに出力する制御を行う転送制御回路において、
下記の効果を得ることができる。 （ｆ）記憶部あるいは非同期バスに対して制御信号を送
出するＦＥ回路と順序制御を行うＳＣ回路を非同期回路
で構成しているので、各ＦＥ回路における制御動作を定
める過程において、非同期に対する制御信号を同期化す
る必要がない。そのため、記憶部を参照するために他の
回路に同調する必要がなくなり、トランザクション毎の
オーバヘッドが最小となり、転送におけるスループット
を改善できる。 （ｇ）ＦＥ回路とＳＣ回路とで、出力制御回路を構成
し、それらの応答信号に基づいて制御動作を順次進める
ので、次のような利点が得られる。即ち、競争の条件を
つけるための信号遅延素子等を別段設けなくともハザー
ド発生を防止した非同期回路で構成できるので、読出し
速度を低下させる事なく確実にデータ出力制御を行うこ
とができる。また、個々の回路の動作速度が変化して
も、ＳＣ回路は所要の動作を確実に実行するので、ＦＥ
回路の動作に変動が生じた場合にも、誤動作が発生しな
い。さらに、ＦＥ回路とＳＣ回路とは、応答信号を検出
して制御動作をする構成なので、いずれかの回路で障害
が発生しても、制御動作が停止されるので誤動作が波及
せず障害の検出が容易となる。 （ｈ）ＳＣ回路は所要時間の異なる独立した応答を待ち
合わせる構成とすることができ、非同期回路であっても
順序制御を行え、使用される装置の自由度が上がる。 （ｉ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず、順序制御動作を進めるので、高速な制御動作が可能
となる。 （ｊ）記憶部を参照するための保証時間を確保する遅延
要素を設け、ＳＣ回路は保証の動作を待ち合わせる構成
としているので、複雑なインタフェースにも対応が可能
となる。このことにより、様々な記憶部の交流特性に対
して無駄なく適応できる転送制御回路を構成できるよう
になる。(E) Since the delay element for ensuring the guaranteed time for referring to the storage unit is provided and the SC circuit is configured to wait for the guaranteed operation, the operating time can be guaranteed.
It is also possible to handle complex interfaces. As a result, it becomes possible to configure a transfer control circuit that can adapt to the AC characteristics of various storage units without waste. According to the second invention, in the transfer control circuit for passively reading data from the storage unit and outputting the data to the asynchronous bus,
The following effects can be obtained. (F) Since the FE circuit that sends the control signal to the storage unit or the asynchronous bus and the SC circuit that performs the sequence control are configured by the asynchronous circuit, in the process of determining the control operation in each FE circuit, the control signal for the asynchronous Need not be synchronized. Therefore, it is not necessary to tune to another circuit to refer to the storage unit, the overhead for each transaction is minimized, and the throughput in transfer can be improved. (G) Since the output control circuit is configured by the FE circuit and the SC circuit and the control operation is sequentially advanced based on the response signals thereof, the following advantages are obtained. That is, since it is possible to configure an asynchronous circuit that prevents the occurrence of hazards without separately providing a signal delay element or the like for setting a competition condition, it is possible to reliably perform data output control without lowering the reading speed. Moreover, even if the operating speed of each circuit changes, the SC circuit surely executes the required operation.
Even if the circuit operation fluctuates, no malfunction occurs. Further, since the FE circuit and the SC circuit are configured to detect a response signal and perform a control operation, even if a failure occurs in any of the circuits, the control operation is stopped so that the malfunction does not spread and the failure is detected. Will be easier. (H) The SC circuit can be configured to wait for independent responses with different required times, and even an asynchronous circuit can perform sequence control, increasing the degree of freedom of the device used. (I) Since at least one of the SC circuits advances the sequence control operation regardless of the state of the response signal generated by the FE circuit after detecting the operation end of the FE circuit, a high-speed control operation is possible. (J) Since the delay element for ensuring the guaranteed time for referring to the storage unit is provided and the SC circuit waits for the guaranteed operation, it is possible to cope with a complicated interface. As a result, it becomes possible to configure a transfer control circuit that can adapt to the AC characteristics of various storage units without waste.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例の転送制御回路を示す図
である。FIG. 1 is a diagram showing a transfer control circuit according to a first embodiment of the present invention.

【図２】コンピュータシステムを示す図である。FIG. 2 is a diagram showing a computer system.

【図３】図２のＤＭＡ装置の概略を説明する図である。FIG. 3 is a diagram illustrating an outline of the DMA device of FIG.

【図４】図１の入力制御回路を示す構成ブロック図であ
る。4 is a configuration block diagram showing an input control circuit of FIG. 1. FIG.

【図５】図４中のＳＣ回路の構成を説明する図である。5 is a diagram illustrating a configuration of an SC circuit in FIG.

【図６】図４中のＦＥ回路の構成を説明する図である。6 is a diagram illustrating a configuration of an FE circuit in FIG.

【図７】図１の動作を説明するタイムチャートである。FIG. 7 is a time chart illustrating the operation of FIG.

【図８】本発明の第２の実施例を示す転送制御回路の構
成ブロック図である。FIG. 8 is a configuration block diagram of a transfer control circuit showing a second embodiment of the present invention.

【図９】図８中の出力制御回路を示す構成ブロック図で
ある。9 is a configuration block diagram showing an output control circuit in FIG.

【図１０】図９中のＳＣ回路とＦＥ回路の構成を説明す
る図である。10 is a diagram illustrating a configuration of an SC circuit and an FE circuit in FIG.

【図１１】図９の動作を説明するタイムチャートであ
る。11 is a time chart illustrating the operation of FIG.

【符号の説明】[Explanation of symbols]

３３０ 入力制御回路 ３３２〜３３４，３７２〜３７６ ＳＣ回路 ３３５，３３６，３７７，３７８ ＦＥ回路 ３３５−２，３３５−３，３３６−１ 遅延要素 ３７０ 出力制御回路 330 Input control circuit 332-334, 372-376 SC circuit 335, 336, 377, 378 FE circuit 335-2, 335-3, 336-1 Delay element 370 Output control circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 非同期バスを介してデータを記憶部に受
動的に書込む転送制御回路において、 前記記憶部或いは非同期バスに対して制御信号を送出し
前記書込みに対する制御動作をそれぞれ行うと共に該各
制御動作の終了に伴う応答信号をそれぞれ出力する１つ
または複数の機能実行回路と、該各制御動作の終了に伴
う応答信号の状態をそれぞれ検出し該機能実行回路を選
択して該書込みに対する制御動作の順序制御を行うと共
に該順序制御の終了に伴う応答信号をそれぞれ出力する
複数の順序制御回路とを有し、前記書込みに対して競争
の条件を回避したハザードフリーな非同期回路で構成し
た入力制御回路を備え、 前記機能実行回路の内の１つ以上は、遅延要素を有し前
記記憶部を参照するための時間を保証した前記制御動作
の終了に伴う応答信号を発生する構成とし、 前記複数の順序制御回路は、所要時間の異なる独立した
前記各応答信号を待ち合わせる構成とし、該複数の順序
制御回路の内の１つ以上は前記時間を保証した前記制御
動作の終了に伴う応答信号の状態を検出する構成とし、
該複数の順序制御回路の内の１つ以上は前記機能実行回
路の動作終了を検出した後、該機能実行回路が発生する
応答信号の状態に関わらず順序制御を進める構成とし
た、 ことを特徴とする転送制御回路。1. A transfer control circuit for passively writing data to a storage unit via an asynchronous bus, wherein a control signal is sent to the storage unit or the asynchronous bus to perform a control operation for the write and One or more function execution circuits that respectively output a response signal associated with the end of the control operation, and the state of the response signal associated with the end of each control operation is detected, and the function execution circuit is selected to control the writing. An input having a plurality of sequence control circuits for controlling the sequence of operations and outputting a response signal associated with the end of the sequence control, and comprising a hazard-free asynchronous circuit avoiding a race condition for the writing. A control circuit is provided, and one or more of the function execution circuits has a delay element and is associated with the end of the control operation in which a time for referencing the storage unit is guaranteed. A configuration for generating a response signal, the plurality of sequence control circuits are configured to wait for the respective response signals independent of each other with different required times, and one or more of the plurality of sequence control circuits guarantee the time. With a configuration that detects the state of the response signal accompanying the end of the control operation,
One or more of the plurality of sequence control circuits are configured to advance sequence control regardless of the state of the response signal generated by the function execution circuit after detecting the end of operation of the function execution circuit. Transfer control circuit. 【請求項２】 記憶部に記憶されたデータを受動的に読
出して非同期バスを介して転送する転送制御回路におい
て、 前記記憶部或いは非同期バスに対して制御信号を送出し
前記読出しに対する制御動作をそれぞれ行うと共に該各
制御動作の終了に伴う応答信号をそれぞれ出力する１つ
または複数の機能実行回路と、該各制御動作の終了に伴
う応答信号の状態をそれぞれ検出し該機能実行回路を選
択して該読出しに対する制御動作の順序制御を行うと共
に該順序制御の終了に伴う応答信号をそれぞれ出力する
複数の順序制御回路とを有し、前記読出しに対して競争
の条件を回避したハザードフリーな非同期回路で構成し
た出力制御回路を備え、 前記機能実行回路の内の１つ以上は、遅延要素を有し前
記記憶部を参照するための時間を保証した前記制御動作
の終了に伴う応答信号を発生する構成とし、 前記複数の順序制御回路は、所要時間の異なる独立した
前記応答信号を待ち合わせる構成とし、該複数の順序制
御回路の内の１つ以上は前記時間を保証した前記制御動
作の終了に伴う応答信号の状態を検出する構成とし、該
複数の順序制御回路の内の１つ以上は前記機能実行回路
の動作終了を検出した後、該機能実行回路が発生する応
答信号の状態に関わらず順序制御を進める構成とした、 ことを特徴とする転送制御回路。2. A transfer control circuit for passively reading data stored in a storage unit and transferring the data via an asynchronous bus, wherein a control signal is sent to the storage unit or the asynchronous bus to control the read operation. One or a plurality of function execution circuits that respectively perform and output a response signal upon completion of each control operation, and detect the state of the response signal upon completion of each control operation, and select the function execution circuit. And a plurality of sequence control circuits each for outputting a response signal associated with the end of the sequence control and controlling the sequence of the control operation for the read, and a hazard-free asynchronous that avoids a race condition for the read. An output control circuit configured by a circuit, wherein at least one of the function execution circuits has a delay element and guarantees a time for referring to the storage unit. A configuration is such that a response signal is generated upon completion of a control operation, the plurality of sequence control circuits wait for the independent response signals having different required times, and one or more of the plurality of sequence control circuits are configured as described above. The configuration is such that the state of the response signal associated with the end of the control operation that guarantees the time is detected, and at least one of the plurality of sequence control circuits detects the operation end of the function execution circuit and then the function execution circuit. The transfer control circuit is configured to advance the sequence control regardless of the state of the response signal generated by the transfer control circuit.