JPH084223B2 - Digital oscillator - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention 【産業上の利用分野】[Industrial applications]

この発明は、ディジタル電圧制御発振器などに好適な
ディジタル発振器に関する。The present invention relates to a digital oscillator suitable for a digital voltage controlled oscillator and the like.

【従来の技術】[Prior art]

従来、電圧などの位相が遷移するデータに応じて発振
周波数を変更させるディジタル発振器が用いられてお
り、第５図は、そのディジタル発振器を用いた位相同期
ループ（PLL）を示している。 この位相同期ループ（PLL）において、位相比較器１
は発振出力Doと基準信号Dmとの比較により、両者間の位
相の進相、遅相が検出される。第６図のＡはその進相信
号Ca、第６図のＢはその遅相信号Cdを表す。そして、JK
−フリップフロップ回路（JK-FF）２のＪ入力には進相
信号Ca、Ｋ入力には遅相信号Cdを加えるとともに、クロ
ック入力CKに第６図のＣに示すクロックパルスCLKを加
えて第６図のＤに示すような非反転出力Ｑを取り出し、
この非反転出力ＱとクロックパルスCLKとをNOR回路４に
加えて、第６図のＥに示すNOR出力を得て、このNOR出力
を分周器６によって分周することにより、第６図のＦに
示す発振出力Doを得ている。第６図のＡのP₁は進相命
令、第６図のＢのP₂は遅相命令であり、第６図のＦに示
す発振出力Do中のf₁は90°進相部分、f₂は90°遅相部分
を表わしている。Conventionally, a digital oscillator that changes an oscillation frequency according to data such as a voltage in which a phase transitions is used, and FIG. 5 shows a phase locked loop (PLL) using the digital oscillator. In this phase locked loop (PLL), the phase comparator 1
By comparing the oscillation output Do with the reference signal Dm, the phase lead and lag between the two are detected. A in FIG. 6 represents the advanced signal Ca, and B in FIG. 6 represents the delayed signal Cd. And JK
-Adding a phase advance signal Ca to the J input and a lag signal Cd to the K input of the flip-flop circuit (JK-FF) 2 and adding the clock pulse CLK shown in C of FIG. Take out the non-inverted output Q as shown in D of FIG.
The non-inverted output Q and the clock pulse CLK are added to the NOR circuit 4 to obtain the NOR output shown in E of FIG. 6, and this NOR output is divided by the frequency divider 6 to obtain the NOR output of FIG. The oscillation output Do shown in F is obtained. P ₁ in A of FIG. 6 is a phase advance command, P ₂ in B of FIG. 6 is a phase delay command, and f ₁ in the oscillation output Do shown in F of FIG. 6 is a 90 ° phase advance part, f ₂ represents the 90 ° lag phase.

【発明が解決しようとする課題】[Problems to be Solved by the Invention]

ところで、このようなディジタル発振器は、発振出力
の進相処理または遅相処理をクロックパルスCLKの追加
または消去で行なうため、位相分解能がクロックパルス
CLKに依存する。このため、位相精度を高めるために
は、基準クロックの周波数を上げる必要があり、このよ
うにすると、出力側に多数の分周器を設置する必要が生
じるという欠点があり、また、基準クロックの周波数を
変えないで精度を上げるために分周器の設置段数を増加
させると、出力周波数が低くなるという欠点があった。 そこで、この発明は、位相分解能を高めながら出力周
波数の低下を防止したディジタル発振器を提供すること
を目的とする。By the way, in such a digital oscillator, since the phase advance processing or the phase delay processing of the oscillation output is performed by adding or deleting the clock pulse CLK, the phase resolution is the clock pulse.
Depends on CLK. Therefore, in order to improve the phase accuracy, it is necessary to increase the frequency of the reference clock, which has the disadvantage of requiring a large number of frequency dividers to be installed on the output side. If the number of frequency dividers is increased in order to improve the accuracy without changing the frequency, the output frequency becomes low. Therefore, an object of the present invention is to provide a digital oscillator in which the phase resolution is increased and the output frequency is prevented from being lowered.

【課題を解決するための手段】[Means for Solving the Problems]

この発明のディジタル発振器は、第１図に例示するよ
うに、位相が異なる選択可能な多相クロックパルスを発
生するクロック発生器（18）と、このクロック発生器か
らの出力クロックパルスを受け、第１の動作周波数に同
期してこの出力クロックパルスと基準信号とを比較し
て、両者の位相差を求める位相比較器（８）と、この位
相比較器から前記位相差に対応した変換値を受け、前記
第１の動作周波数より高い第２の動作周波数に同期して
加算動作を行う加算器（10）と、この加算器の出力を保
持する保持手段（ラッチ回路12）と、この保持手段を通
して前記加算器の出力を受け、この出力に１未満の任意
の係数を乗算して前記変換値を算出し、この変換値を前
記加算器に加える係数乗算器（13）と、前記加算器の出
力を受け、この加算値に応じて前記クロック発生器から
位相が異なるクロックパルスを選択し、このクロックパ
ルスを前記出力クロックパルスとして取り出すととも
に、前記位相比較器に帰還する選択手段（マルチプレク
サ16）とを備えて、前記出力クロックパルスを前記基準
信号に位相を同期させるようにしたことを特徴とする。As illustrated in FIG. 1, the digital oscillator of the present invention receives a clock generator (18) for generating selectable multi-phase clock pulses having different phases, and an output clock pulse from the clock generator (18). A phase comparator (8) that compares the output clock pulse with the reference signal in synchronization with the operating frequency of 1 and obtains the phase difference between the two, and receives a conversion value corresponding to the phase difference from the phase comparator (8). An adder (10) for performing an addition operation in synchronization with a second operating frequency higher than the first operating frequency, holding means (latch circuit 12) for holding the output of the adder, and through this holding means The output of the adder is received, the output is multiplied by an arbitrary coefficient less than 1, the conversion value is calculated, and the conversion value is added to the adder. A coefficient multiplier (13) and an output of the adder And this added value The output clock pulse is also provided with selecting means (multiplexer 16) for selecting clock pulses having different phases from the clock generator, extracting the clock pulse as the output clock pulse, and feeding back to the phase comparator. Are synchronized with the reference signal in phase.

【作用】 このように位相の異なる多相クロックパルスCLK₁、CL
K₂…を発生させて、進相または遅相入力によって多相ク
ロックパルスを遷移させれば、クロックパルスCLKの速
度を上げることなく、位相分解能を高めることができ、
出力周波数の低下を防止することができる。[Operation] In this way, multiphase clock pulses CLK ₁ and CL having different phases
K ₂ ... by generating, if a transition of the multiphase clock pulses by the phase advance or phase delay input, without increasing the speed of the clock pulse CLK, it is possible to increase the phase resolution,
It is possible to prevent the output frequency from decreasing.

【実施例】【Example】

第１図は、この発明のディジタル発振器の実施例であ
る位相同期ループ（PLL）を示している。 この位相同期ループ（PLL）の前段部には位相比較器
８が設置され、サンプリング周波数fsに同期して発振出
力Doと比較出力Dmとの位相差がディジタル値で検出され
る。比較出力Dmは、発振出力Doに対する基準信号であっ
て、外部からのデータ授受等のため外部等から与えられ
る。 この位相比較器８から得られた位相差データDpは、加
算器10に加えられて、ラッチ回路12の出力側から帰還さ
れる加算出力D_Qと加算される。この場合、加算動作はＮ
倍のサンプリング周波数fs（＝Ｎ・fs）に同期して行わ
れる。そして、帰還された加算出力D_Qは、ラッチ回路12
で保持された加算器10の出力に係数乗算器13で１未満の
任意の係数aiが乗算されたものである。 ここで、位相比較器８から加算器10に第２図のＡに示
すような位相データDpが加えられ、この位相差データDp
がラッチ回路12を通して係数乗算器13で係数aiとして、
たとえばai＝0.5と乗算されるものとすると、ラッチ回
路12から出力される加算出力D_Qは、第２図のＢに示すよ
うになる。第２図のＡにおいて、X₁、X₂…は位相差デー
タDpの原データ値、第２図のＢにおいて、X₁₁、X₂₁…は
原データ値X₁、X₂に対応し、X₁₂、X₁₃は原データ値X₁の
係数ai＝0.5との乗算によって得られた変換データ値で
ある。 初期動作として、X₁が到来したとする。このX₁は加算
器10に加えられ、初期動作では乗算器13からの出力値を
０とすると、ラッチ回路12にはX₁が加えられ、これに対
応してラッチ回路12から変換データ値X₁₁が出力され
る。この変換データ値X₁₁は乗算器13に加えられ、予め
設定されている係数ai＝0.5と乗算され、変換データ値
として0.5×X₁₁＝X₁₂が得られ、この変換データ値X
₁₂が、加算器10に加えられる。この加算器10の動作速度
はNf_Sに依存し、位相比較器８の動作速度fsのＮ倍であ
る。このため、加算器10には次の位相差が到来する以前
に変換データ値X₁₂のみが加わり、この変換データ値X₁₂
がラッチ回路12に加えられて出力される。そして、この
変換データ値X₁₂は、乗算器13に加えられ、係数ai＝0.5
と乗算され、その変換データ値0.5×X₁₂＝X₁₃が得られ
る。 このような動作を繰り返す結果、変換データ値X₁₁か
ら変換データ値X₂₁に至る間にＮ個の変換データ値X₁₁,X
₁₂,X₁₃，…が得られ、位相比較器９から出力された位相
差間に補完される。そして、その各変換データ値のレベ
ル関係は、X₁₁＝X₁,X₁₂＝X₁₁/2,X₁₃＝X₁₂/2＝X₁₁/4…と
なる。 そして、ラッチ回路12の出力は、ディジタル発振器14
に多相クロックパルスの選択手段として設置されたマル
チプレクサ（MPX）16に加えられる。MPX16には、多相ク
ロックパルスのクロック発生手段として設置された多相
クロック発生器18が接続されている。この多相クロック
発生器18は、例えば、第３図に示すように、僅かずつ位
相Ｔを異ならせた多相クロックパルスCLK₁、CLK₂…を発
生する。この多相クロックパルスCLK₁、CLK₂…は、ラッ
ラ回路12の出力に基づいてMPX16により選択され、選択
された多相クロックパルスCLK₁、CLK₂…が発振出力D_Oと
して取り出されるのである。 このように多相のクロックパルスCLK₁、CLK₂…を発生
させ、各クロックパルスCLK₁、CLK₂…を位相差データD_P
に応じて遷移させることにより、位相差データDpに応じ
て位相がシフトした周波数の発振出力Doが得られる。 以上の動作において、クロックパルス数を８に設定し
た場合の具体的な動作例を第７図に示している。この第
７図において、Ａはクロックパルス〜（第３図に対
応）、Ｂは位相比較器８の出力Dmであるターゲットクロ
ック、Ｃはフリーラン、即ち、初期値として選択したク
ロックパルス、Ｄは選択されるクロックパルス、及
び、Ｅは発振出力Doであるクロックパルス、Ｆは位相
差データDp（第２図のＡ）、Ｇは変換データD_Q（第２図
のＢ）である。 多相クロック発生器18は、第７図のＡに示すように、
位相が異なる８個のクロックパルス〜を発生し、こ
のターゲットクロックは、クロックパルスと同相とす
る。そして、MPX16が初期値として選択しているクロッ
クパルスがクロックパルスであると仮定するととも
に、位相比較器８の出力はターゲットクロックの立ち上
がりで得られるとした場合の動作について説明する。 任意の時間t_nにおいて、位相比較ではターゲットクロ
ックとフリーランとの位相比較結果が得られる。この例
では、フリーランの方が遅れ量『３』として認識され、
これが位相比較器８の出力D_Pとして得られる。 この比較結果は、加算器10の一方の入力となる。加算
器10の他方の入力は、初期値として『０』が加えられて
いるものとすると、この加算器10の演算結果は、位相比
較器８の出力Dpと同じものが得られる。これが、X₁₁で
ある。 この加算器10の演算結果はラッチ回路12に保持され、
１クロック分の遅れ時点t_n+1のタイミングでMPX16の選
択信号D_Qとなる。同時に、この選択信号D_Qは、乗算器13
で係数aiと乗算される。この例では、係数aiを0.5と
し、その結果、乗算器13の出力回路としてX₁₂＝1.5が得
られる。 乗算器13の出力は、再度、加算器10に入力される。こ
の時点t_n+1では、位相比較器８からの信号Dpはないた
め、加算器10の出力は乗算器13の出力と同一となる。こ
れが、時点t_n+3まで繰り返される。時点t_n+4において
は、位相比較器８の出力と乗算器13の出力が加算された
ものが加算器10の出力となる。この出力が保持されて１
クロック分だけ遅延したものがX₂₁である。 そして、選択信号D_Qを受けたMPX16は、この場合、選
択信号D_Qの整数部を用いて多相クロックの選択を変更す
る。この例では、遅れ量『３』という情報が得られ、現
在選択しているクロックパルスから進相方向に３クロ
ック分だけシフトさせたクロックパルスが選択され、
このクロックパルスが選択されて発振出力Doとなる
が、次の時点でこの発振出力Doと比較出力Dmとの比較結
果、位相差に係数ai（＝0.5）との乗算により、（３×
0.5）＝1.5となるが、このとき、１以下の数は省略され
る結果、遅れ量『１』という情報が得られ、１クロック
分だけシフトさせたクロックパルスが選択されて同期
状態に移行する。この場合、発振出力Doと比較出力Dmと
の比較により、両者の位相関係から進み量として情報が
得られなければ、選択されているクロックパルスより遅
相方向にその進み量分だけシフトする。 このようなシーケンス動作を繰り返すことで、第７図
のＥに示すように、発振出力Doとしてクロックパルスを
生成でき、ターゲットクロックに対して位相を合わせ込
んで行くことができる。 そして、多相クロック発生器18は、たとえば、第４図
に示すように、複数の遅延型フリップフロップ回路（D-
FF）としてたとえば、５組のD-FF21、22、23、24、25を
Ｄ入力および非反転出力Ｑを結合して設置し、D-FF21、
23、25のクロック入力にクロックパルスCLK、D-FF22、2
4のクロック入力CKにインバータ28で反転させた反転ク
ロックパルス▲▼を加えるとともに、D-FF21のＤ
入力に基本波C₁を加えれば、各D-FF21〜25の各出力端子
31〜35からその非反転出力Ｑによって多相クロックパル
スCLK₁〜CLK₅が得られる。 なお、多相クロック発生器18は、多相クロックパルス
CLK₁〜CLK_nを記憶した記憶手段で構成し、位相差データ
などに基づいてそのクロックパルスCLK₁〜CLK_nを読み出
すことにより、発振出力を得てもよい。FIG. 1 shows a phase locked loop (PLL) which is an embodiment of the digital oscillator of the invention. The phase comparator 8 is installed in the front stage of the phase locked loop (PLL), and the phase difference between the oscillation output Do and the comparison output Dm is detected as a digital value in synchronization with the sampling frequency fs. The comparison output Dm is a reference signal for the oscillation output Do, and is given from the outside or the like to exchange data with the outside. The phase difference data Dp obtained from the phase comparator 8 is added to the adder 10 and added with the addition output D _Q fed back from the output side of the latch circuit 12. In this case, the addition operation is N
It is performed in synchronization with the double sampling frequency fs (= N · fs). Then, the fed back addition output D _Q is latched by the latch circuit 12
The output of the adder 10 held in 1 is multiplied by an arbitrary coefficient ai less than 1 in the coefficient multiplier 13. Here, the phase comparator 8 adds the phase data Dp as shown in A of FIG. 2 to the adder 10, and the phase difference data Dp
Is the coefficient ai in the coefficient multiplier 13 through the latch circuit 12,
For example, if it is multiplied by ai = 0.5, the addition output D _Q output from the latch circuit 12 becomes as shown in B of FIG. In FIG. 2A, X ₁ , X ₂ ... Corresponds to the original data values of the phase difference data Dp, and in FIG. 2B, X ₁₁ , X ₂₁ ... Corresponds to the original data values X ₁ , X ₂ , ₁₂ and X ₁₃ are converted data values obtained by multiplying the original data value X _{1 by} the coefficient ai = 0.5. It is assumed that X ₁ arrives as an initial operation. This X ₁ is added to the adder 10, and when the output value from the multiplier 13 is set to 0 in the initial operation, X ₁ is added to the latch circuit 12, and correspondingly the converted data value X from the latch circuit 12 is added. ₁₁ is output. This converted data value X ₁₁ is added to the multiplier 13 and multiplied by a preset coefficient ai = 0.5 to obtain 0.5 × X ₁₁ = X ₁₂ as the converted data value.
₁₂ is added to the adder 10. The operating speed of the adder 10 depends on Nf _S and is N times the operating speed fs of the phase comparator 8. Therefore, only the conversion data value X ₁₂ is added to the adder 10 before the next phase difference arrives, and this conversion data value X ₁₂
Is added to the latch circuit 12 and output. Then, this converted data value X ₁₂ is added to the multiplier 13, and the coefficient ai = 0.5.
And the converted data value 0.5 × X ₁₂ = X ₁₃ is obtained. As a result of repeating such an operation, N converted data values X ₁₁ , X between the converted data value X ₁₁ and the converted data value X _21.
12 , X ₁₃ , ... Are obtained and are complemented between the phase differences output from the phase comparator 9. Then, the level relationship between the conversion data _{values, X 11 = X 1, X} 12 = X 11/2, X 13 = X 12/2 = X 11/4 ... become. The output of the latch circuit 12 is the digital oscillator 14
A multiplexer (MPX) 16 installed as a means for selecting the multiphase clock pulse. The MPX 16 is connected with a polyphase clock generator 18 installed as a clock generation means for polyphase clock pulses. The multiphase clock generator 18 generates multiphase clock pulses CLK ₁ , CLK _2, ... With slightly different phases T, as shown in FIG. The multi-phase clock pulses CLK ₁ , CLK _2, ... Are selected by the MPX 16 based on the output of the Lullar circuit 12, and the selected multi-phase clock pulses CLK ₁ , CLK _2, ... Are taken out as the oscillation output D _O. Thus the clock pulse CLK ₁ polyphase, CLK ₂ ... is generated, the clock pulses CLK _1, CLK ₂ ... phase difference data D _P
By making a transition in accordance with the phase difference data Dp, an oscillation output Do having a frequency whose phase is shifted according to the phase difference data Dp can be obtained. In the above operation, FIG. 7 shows a specific operation example when the number of clock pulses is set to 8. In FIG. 7, A is a clock pulse ~ (corresponding to FIG. 3), B is a target clock which is an output Dm of the phase comparator 8, C is a free run, that is, a clock pulse selected as an initial value, and D is The selected clock pulse, E is the clock pulse that is the oscillation output Do, F is the phase difference data Dp (A in FIG. 2), and G is the conversion data D _Q (B in FIG. 2). The polyphase clock generator 18, as shown in FIG.
Eight clock pulses ~ having different phases are generated, and this target clock has the same phase as the clock pulse. Then, assuming that the clock pulse selected by the MPX 16 as the initial value is the clock pulse, and the output of the phase comparator 8 is obtained at the rising edge of the target clock, the operation will be described. At an arbitrary time t _n , the phase comparison results in the phase comparison between the target clock and the free run. In this example, the free run is recognized as the delay amount "3",
This is obtained as the output D _P of the phase comparator 8. The comparison result becomes one input of the adder 10. Assuming that "0" is added to the other input of the adder 10 as an initial value, the operation result of the adder 10 is the same as the output Dp of the phase comparator 8. This is the X _11. The operation result of the adder 10 is held in the latch circuit 12,
It becomes the selection signal D _Q of the MPX16 at the timing of the delay time t _{n + 1} for one clock. At the same time, this selection signal D _Q
Is multiplied by the coefficient ai. In this example, the coefficient ai is set to 0.5, and as a result, X ₁₂ = 1.5 is obtained as the output circuit of the multiplier 13. The output of the multiplier 13 is input to the adder 10 again. At this time t _{n + 1} , since the signal Dp from the phase comparator 8 does not exist, the output of the adder 10 becomes the same as the output of the multiplier 13. This is repeated until time t _{n + 3} . At the time point t _{n + 4} , the output of the phase comparator 8 and the output of the multiplier 13 are added together to become the output of the adder 10. This output is held 1
X ₂₁ is delayed by the clock. Then, MPX16 having received the selection signal D _Q in this case, to change the selection of the multiphase clock using the integer part of the selection signal D _Q. In this example, the information of the delay amount “3” is obtained, and the clock pulse shifted by 3 clocks in the phase advance direction from the currently selected clock pulse is selected.
This clock pulse is selected and becomes the oscillation output Do, but at the next time, the result of comparison between this oscillation output Do and the comparison output Dm, the phase difference is multiplied by the coefficient ai (= 0.5) to obtain (3 ×
0.5) = 1.5, but at this time, the number less than or equal to 1 is omitted, and as a result, the information that the delay amount is “1” is obtained, and the clock pulse shifted by one clock is selected to shift to the synchronization state. . In this case, if information about the advance amount cannot be obtained from the phase relationship between the oscillation output Do and the comparison output Dm, the amount of advance is shifted in the phase delay direction from the selected clock pulse. By repeating such a sequence operation, as shown in E of FIG. 7, a clock pulse can be generated as the oscillation output Do, and the phase can be adjusted to the target clock. Then, the multi-phase clock generator 18 has a plurality of delay type flip-flop circuits (D-
FF), for example, 5 sets of D-FF21, 22, 23, 24, 25 are installed by combining the D input and the non-inverting output Q, and the D-FF21,
Clock pulse CLK, D-FF22, 2 to 23, 25 clock input
Inverted clock pulse ▲ ▼ inverted by the inverter 28 is added to the clock input CK of 4 and D-FF21 D
If you add the fundamental wave C ₁ to the input, the output terminals of the respective D-FF21~25
Multiphase clock pulses CLK _{1 to} CLK ₅ are obtained from 31 to 35 by their non-inverted outputs Q. The polyphase clock generator 18 is
CLK ₁ constitutes a storage means for storing to CLK _n, by reading the clock pulse CLK ₁ to CLK _n based such as the phase difference data may be obtained oscillation output.

【発明の効果】【The invention's effect】

この発明によれば、位相の異なる多相クロックパルスを
発生させて、進相または遅相入力によって多相クロック
パルスを選択することにより、クロックパルスCLKの周
波数を上げることなく、出力クロックパルスと基準信号
との位相比較による位相分解能を高め、出力周波数の低
下を防止することができる。According to the present invention, by generating multi-phase clock pulses having different phases and selecting the multi-phase clock pulse by the lead or lag input, the output clock pulse and the reference can be set without increasing the frequency of the clock pulse CLK. It is possible to improve the phase resolution due to the phase comparison with the signal and prevent the output frequency from decreasing.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明のディジタル発振器の実施例を示すブ
ロック図、 第２図は第１図に示した実施例の動作を示す図、 第３図は多相クロック発生器の出力多相クロックパルス
を示す図、 第４図は多相クロック発生器の他の実施例を示すブロッ
ク図、 第５図は従来のディジタル電圧制御発振器を示すブロッ
ク図、 第６図はその動作を示すタイミングチャート、 第７図は第１図に示したディジタル発振器の動作を示す
図である。 ８……位相比較器 10……加算器 12……ラッチ回路（保持手段） 13……係数乗算器 16……マルチプレクサ 18……クロック発生器FIG. 1 is a block diagram showing an embodiment of a digital oscillator of the present invention, FIG. 2 is a diagram showing the operation of the embodiment shown in FIG. 1, and FIG. 3 is an output polyphase clock pulse of a polyphase clock generator. 4 is a block diagram showing another embodiment of the multi-phase clock generator, FIG. 5 is a block diagram showing a conventional digital voltage controlled oscillator, FIG. 6 is a timing chart showing its operation, FIG. 7 is a diagram showing the operation of the digital oscillator shown in FIG. 8 ... Phase comparator 10 ... Adder 12 ... Latch circuit (holding means) 13 ... Coefficient multiplier 16 ... Multiplexer 18 ... Clock generator

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】位相が異なる選択可能な多相クロックパル
スを発生するクロック発生器と、 このクロック発生器からの出力クロックパルスを受け、
第１の動作周波数に同期してこの出力クロックパルスと
基準信号とを比較し、両者の位相差を求める位相比較器
と、 この位相比較器から前記位相差に対応した変換値を受
け、前記第１の動作周波数より高い第２の動作周波数に
同期して加算動作を行う加算器と、 この加算器の出力を保持する保持手段と、 この保持手段を通して前記加算器の出力を受け、この出
力に１未満の任意の係数を乗算して前記変換値を算出
し、この変換値を前記加算器に加える係数乗算器と、 前記加算器の出力を受け、この加算値に応じて前記クロ
ック発生器から位相が異なるクロックパルスを選択し、
このクロックパルスを前記出力クロックパルスとして取
り出すとともに、前記位相比較器に帰還する選択手段
と、 を備えて、前記出力クロックパルスを前記基準信号に位
相を同期させるようにしたことを特徴とするディジタル
発振器。1. A clock generator for generating selectable multi-phase clock pulses having different phases, and an output clock pulse from the clock generator,
A phase comparator that compares the output clock pulse and the reference signal in synchronization with the first operating frequency to obtain a phase difference between the two, and a conversion value corresponding to the phase difference from the phase comparator, An adder for performing an addition operation in synchronization with a second operating frequency higher than the operating frequency of 1, holding means for holding the output of the adder, and an output of the adder through the holding means, A coefficient multiplier for multiplying an arbitrary coefficient less than 1 to calculate the conversion value, adding the conversion value to the adder, and an output of the adder, and receiving from the clock generator according to the addition value. Select clock pulses with different phases,
A digital oscillator, characterized in that the clock pulse is taken out as the output clock pulse and is fed back to the phase comparator, and the output clock pulse is synchronized in phase with the reference signal. .