JPH084132B2 - Photoelectric conversion device - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光励起により発生したキャリアを蓄積する
方式の光電変換装置に関する。TECHNICAL FIELD The present invention relates to a photoelectric conversion device of a type that accumulates carriers generated by photoexcitation.
［従来技術］ 第４図（Ａ）は、特願昭58−120755号に記載されてい
る光電変換装置の概略的平面図、第４図（Ｂ）は、その
Ａ−Ａ′線断面図、第４図（Ｃ）は、その等価回路図で
ある。[Prior Art] FIG. 4 (A) is a schematic plan view of a photoelectric conversion device described in Japanese Patent Application No. 58-120755, and FIG. 4 (B) is a sectional view taken along the line AA ′. FIG. 4C is an equivalent circuit diagram thereof.
各図において、ｎシリコン基板101上に光電変換セル
が配列されており、各セルはSiO2、Si3N4、またはポリ
シリコン等により成る素子分離領域102によって隣接す
るセルから電気的に絶縁されている。In each figure, photoelectric conversion cells are arranged on an n-silicon substrate 101, and each cell is electrically insulated from an adjacent cell by an element isolation region 102 made of SiO 2 , Si 3 N 4 , or polysilicon. ing.
各セルは次にような構成を有する。 Each cell has the following configuration.
エピタキシャル技術等で形成される不純物濃度の低い
n-領域103上にはｐ型不純物（たとえばボロン等）をド
ーピングすることでｐベース領域104およびｐ領域105が
形成され、ｐベース領域104にはn+エミッタ領域106が形
成されている。Low impurity concentration formed by epitaxial technology
A p base region 104 and ap region 105 are formed on the n − region 103 by doping a p type impurity (for example, boron), and an n + emitter region 106 is formed in the p base region 104.
ｐベース領域104とｐ領域105とは後述するｐチャネル
MOSトランジスタのソースおよびドレインともなってい
る。The p base region 104 and the p region 105 are the p channel described later.
It also serves as the source and drain of the MOS transistor.
このように各領域が形成されたn-領域103上には酸化
膜107が形成され、酸化膜107上に前記MOSトランジスタ
のゲート電極108と、キャパシタ電極109とが形成されて
いる。キャパシタ電極109は酸化膜107を挟んでｐベース
領域104に対向し、ベース電位を制御するためのキャパ
シタを構成する。An oxide film 107 is formed on the n − region 103 in which each region is formed in this way, and a gate electrode 108 of the MOS transistor and a capacitor electrode 109 are formed on the oxide film 107. The capacitor electrode 109 faces the p base region 104 with the oxide film 107 in between, and constitutes a capacitor for controlling the base potential.
その他、n+エミッタ領域106に接続されたエミッタ電
極110、ｐ領域105に接続された電極111、そして基板101
の裏面にオーミックコンタクト層を挟んでコレクタ電極
112がそれぞれ形成されている。In addition, the emitter electrode 110 connected to the n + emitter region 106, the electrode 111 connected to the p region 105, and the substrate 101.
Collector electrode with an ohmic contact layer on the back side of the
112 are formed respectively.
次に、上記光電変換セルの動作を説明する。 Next, the operation of the photoelectric conversion cell will be described.
光はｐベース領域104側から入射し、光量に対応した
キャリア（ここではホール）がｐベース領域104に蓄積
される（蓄積動作）。Light enters from the p base region 104 side, and carriers (here, holes) corresponding to the amount of light are accumulated in the p base region 104 (accumulation operation).
蓄積されたキャリアによってベース電位は変化し、そ
の電位変化をエミッタ電極110から読出すことで、入射
光量に対応した電気信号を得ることができる（読出し動
作）。The base potential changes due to the accumulated carriers, and by reading the potential change from the emitter electrode 110, an electric signal corresponding to the amount of incident light can be obtained (reading operation).
次に、ｐベース領域104に蓄積されたホールを除去す
るリフレッシュ動作について説明する。Next, a refresh operation for removing holes accumulated in the p base region 104 will be described.
第５図（Ａ）および（Ｂ）は、リフレッシュ動作を説
明するための電圧波形図である。5 (A) and 5 (B) are voltage waveform diagrams for explaining the refresh operation.
同図（Ａ）に示すように、MOSトランジスタは、ゲー
ト電極108にしきい値以上の負電圧が印加された時だけO
N状態となる。As shown in FIG. 7A, the MOS transistor is turned on only when a negative voltage above the threshold is applied to the gate electrode 108.
N state.
同図（Ｂ）において、リフレッシュ動作を行うには、
エミッタ電極110を接地するとともに、電極111を接地電
位にしておく。そして、まず、ゲート電極108に負電圧
を印加してｐチャネルMOSトランジスタをONさせる。こ
れによって、ｐベース領域104の電位は、蓄積電位の高
低に関係なく一定値となる。続いて、キャパシタ電極10
9にリフレッシュ用正電圧パルスを印加することで、ｐ
ベース領域104はn+エミッタ領域106に対して順方向にバ
イアスされ、蓄積されたホールが接地されたエミッタ電
極110を通して除去される。そして、リフレッシュパル
スが立下がった時点でｐベース領域104は負電位の初期
状態に復帰する（リフレッシュ動作）。To perform the refresh operation in FIG.
The emitter electrode 110 is grounded and the electrode 111 is kept at ground potential. Then, first, a negative voltage is applied to the gate electrode 108 to turn on the p-channel MOS transistor. As a result, the potential of the p base region 104 becomes a constant value regardless of the level of the accumulated potential. Then, the capacitor electrode 10
By applying a positive voltage pulse for refresh to 9,
The base region 104 is forward biased with respect to the n + emitter region 106, and the accumulated holes are removed through the grounded emitter electrode 110. Then, when the refresh pulse falls, the p base region 104 returns to the initial state of negative potential (refresh operation).
このように、ｐベース領域104の電位をMOSトランジス
タによって一定電位にした後、リフレッシュパルスを印
加して残留電荷の消去を行うために、前回の蓄積電位に
依存することなく新たな蓄積動作を行うことができる。
また、残留電荷を迅速に消滅させることができ、高速動
作が可能となる。In this way, after the potential of the p base region 104 is set to a constant potential by the MOS transistor, a refresh pulse is applied to erase the residual charge, so that a new storage operation is performed without depending on the previous storage potential. be able to.
In addition, the residual charge can be quickly extinguished, and high-speed operation becomes possible.
なお、電極111に完全リフレッシュのための電圧を印
加することで、MOSトランジスタをONにするだけでリフ
レッシュ動作を完了させることもできる。Note that by applying a voltage for complete refresh to the electrode 111, the refresh operation can be completed simply by turning on the MOS transistor.
以後、同様に蓄積、読出し、リフレッシュという各動
作が繰り返される。Thereafter, the operations of accumulating, reading, and refreshing are similarly repeated.
［発明が解決しようとする問題点］ しかしながら、上記従来の光電変換装置では、 リフレッシュMSトランジスタを受光面に形成している
こと、 電極111に一定電圧を供給するための配線、リフレッ
シュMOSトランジスタのゲートにパルスを供給するため
の配線等を必要とすること、 などのために、特にエリアセンサを構成した場合に開
口率が低下するという問題点を有している。また、駆動
パルスの数が多いことも構成を複雑としている。[Problems to be Solved by the Invention] However, in the above conventional photoelectric conversion device, the refresh MS transistor is formed on the light receiving surface, the wiring for supplying a constant voltage to the electrode 111, the gate of the refresh MOS transistor. There is a problem in that the aperture ratio is reduced particularly when an area sensor is configured because a wiring or the like for supplying a pulse is required. Also, the large number of drive pulses complicates the configuration.
［問題点を解決するための手段］ 本発明による光電変換装置は、 光励起により発生したキャリアを蓄積する半導体領域
を有する光電変換セルが複数個配列され、かつ、隣接す
る光電変換セルの半導体領域を第1,第２の主電極領域と
する絶縁ゲート型トランジスタを設け、該絶縁ゲート型
トランジスタのゲートに第１の電位を印加することによ
り該絶縁ゲート型トランジスタをオンさせて前記複数の
光電変換セルの半導体領域の信号をリセットし、前記絶
縁ゲート型トランジスタのゲートに第２の電位を印加す
ることにより該絶縁ゲート型トランジスタをオフさせて
前記複数の光電変換セルの半導体領域を分離するように
制御すると共に、該絶縁ゲート型トランジスタのゲート
電極を遮光したことを特徴とする ［作用］ 絶縁ゲート型トランジスタをON状態にする電圧を上記
ゲート電極に印加すれば、所望個数のセルの半導体領域
の電位を蓄積キャリア量に関係なく一定電位に同時に設
定することができる。また、絶縁ゲート型トランジスタ
をOFF状態とすれば、上記光電変換セルを各々電気的に
分離することができる。[Means for Solving the Problems] In the photoelectric conversion device according to the present invention, a plurality of photoelectric conversion cells having a semiconductor region for accumulating carriers generated by photoexcitation are arranged, and the semiconductor regions of adjacent photoelectric conversion cells are arranged. The insulated gate type transistors serving as the first and second main electrode regions are provided, and the insulated gate type transistors are turned on by applying a first potential to the gates of the insulated gate type transistors, and the plurality of photoelectric conversion cells are provided. Control of resetting a signal of the semiconductor region of the semiconductor device and turning off the insulated gate transistor by applying a second potential to the gate of the insulated gate transistor to separate the semiconductor regions of the plurality of photoelectric conversion cells. In addition, the gate electrode of the insulated gate transistor is shielded from light. [Operation] Insulated gate transistor When a voltage is applied to the data in the ON state to the gate electrode can be simultaneously set to a constant potential regardless of the potential of the semiconductor region of a desired number of cells in the accumulation amount of carrier. Further, when the insulated gate type transistor is turned off, the photoelectric conversion cells can be electrically isolated from each other.
又、光励起により発生したキャリアを蓄積する半導体
領域を有する光電変換セルが複数個配列され、かつ、隣
接する光電変換セルの半導体領域を第1,第２の主電極領
域とする絶縁ゲート型トランジスタを設け、該絶縁ゲー
ト型トランジスタのゲートに第１の電位を印加すること
により該絶縁ゲート型トランジスタをオンさせて前記複
数の光電変換セルの半導体領域の信号をリセットし、前
記絶縁ゲート型トランジスタのゲートに第２の電位を印
加することにより該絶縁ゲート型トランジスタをオフさ
せて前記複数の光電変換セルの半導体領域を分離するよ
うに制御するので、各光電変換セルの蓄積キャリアを消
滅させるためのリセット用のトランジスタの為のゲート
や該ゲートに信号を供給するための配線やリセット用の
トランジスタの他方の主電極領域を各光電変換セル内に
作り込む必要がなくなる。Also, an insulated gate transistor in which a plurality of photoelectric conversion cells having a semiconductor region for accumulating carriers generated by photoexcitation are arranged and the semiconductor regions of adjacent photoelectric conversion cells are used as the first and second main electrode regions are provided. The gate of the insulated gate transistor is provided by turning on the insulated gate transistor by applying a first potential to the gate of the insulated gate transistor to reset signals in the semiconductor regions of the plurality of photoelectric conversion cells. Since the insulated gate transistor is turned off by applying a second potential to the semiconductor region so that the semiconductor regions of the plurality of photoelectric conversion cells are separated, a reset for eliminating accumulated carriers in each photoelectric conversion cell is performed. Of the gate for the transistor for power supply, the wiring for supplying a signal to the gate, and the other of the transistor for reset Necessary to fabricate a main electrode region in each photoelectric conversion cell is eliminated.
従って各光電変換セル内の光電変換にかかわる部分の
開口率を落とすことがない。しかも該絶縁ゲート型トラ
ンジスタのゲート電極は隣接する光電変換セルの境界領
域に形成されることになるので、光電変換セルの開口率
には何ら影響を与えない。Therefore, the aperture ratio of the portion related to photoelectric conversion in each photoelectric conversion cell is not reduced. Moreover, since the gate electrode of the insulated gate transistor is formed in the boundary region between adjacent photoelectric conversion cells, it does not affect the aperture ratio of the photoelectric conversion cells.
更に本発明ではこの絶縁ゲート型トランジスタのゲー
ト電極を遮光しているので該ゲート電極に対して光ノイ
ズが混入することがなく、又、各光電変換セルの境界部
分を遮光することで各光電変換セルによる光学像の分離
が正しく行われ光電変換セル間の光信号のクロストーク
が生じにくい。Further, in the present invention, since the gate electrode of this insulated gate type transistor is shielded from light, optical noise is not mixed into the gate electrode, and the boundary portion of each photoelectric conversion cell is shielded from light to prevent each photoelectric conversion. Optical cells are correctly separated by the cells, and crosstalk of optical signals between photoelectric conversion cells hardly occurs.
［実施例］ 以下、本発明の実施例を図面を参照しながら詳細に説
明する。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図（Ａ）は、本発明による光電変換装置の一実施
例の概略的平面図、第１図（Ｂ）は、そのＩ−Ｉ線断面
図、第１図（Ｃ）は、そのII−II線断面図である。FIG. 1 (A) is a schematic plan view of an embodiment of the photoelectric conversion device according to the present invention, FIG. 1 (B) is a sectional view taken along the line I-I, and FIG. 1 (C) is its II. It is a II sectional view.
各図において、ｎ型シリコン基板１上にエピタキシャ
ル成長によりコレクタ領域となるn-層２が形成され、そ
の中にｐベース領域３、更にn+エミッタ領域４が形成さ
れ、バイポーラトランジスタを構成している。In each figure, an n − layer 2 serving as a collector region is formed on an n type silicon substrate 1 by epitaxial growth, and a p base region 3 and an n + emitter region 4 are formed therein to form a bipolar transistor. .
ｐベース領域３は、第１図（Ａ）に示すように２次元
状に配列され、各水平方向のセルは上下のセルと素子分
離領域によって分離されている。素子分離領域は、同図
（Ｃ）に示すようにLOCOS酸化による酸化膜５およびそ
の下に形成されたn+領域６から成る。The p base regions 3 are arranged two-dimensionally as shown in FIG. 1 (A), and each horizontal cell is separated from the upper and lower cells by an element isolation region. The element isolation region is composed of an oxide film 5 formed by LOCOS oxidation and an n + region 6 formed thereunder as shown in FIG.
また、水平方向に隣接するｐベース領域３の間には、
第１図（Ｂ）に示すように酸化膜７を挟んでゲート電極
８が形成されている。したがって、隣接するｐベース領
域３を各々ソース・ドレイン領域としてｐチャネルMOS
トランジスタが構成されている。In addition, between the p base regions 3 adjacent in the horizontal direction,
As shown in FIG. 1 (B), a gate electrode 8 is formed with the oxide film 7 interposed therebetween. Therefore, p-channel MOS is formed by using the adjacent p base regions 3 as source / drain regions.
A transistor is configured.
このMOSトランジスタはノーマリオフ型であり、ゲー
ト電極８の電位が接地電位又は正電位であればOFF状態
である。したがって、隣接セル間のｐベース領域３は電
気的に分離された状態となる。逆にゲート電極８の電位
がしきい値電位Vthを超える負電位であると、ON状態と
なり、各セルのｐベース領域３は相互に導通した状態と
なる。This MOS transistor is a normally-off type, and is in an OFF state if the potential of the gate electrode 8 is the ground potential or a positive potential. Therefore, p base region 3 between adjacent cells is electrically isolated. On the contrary, when the potential of the gate electrode 8 is a negative potential exceeding the threshold potential Vth, the gate electrode 8 is turned on, and the p base regions 3 of the cells are electrically connected to each other.
ゲート電極８は、同図（Ａ）に示すように行ごとに駆
動ライン10に共通接続され、さらにｐベース領域３の電
位を制御するためのキャパシタ９も同様に駆動ライン10
に接続されている。図示されるように、駆動ライン10は
素子分離領域である酸化膜５上を水平方向に延びてい
る。The gate electrode 8 is commonly connected to the drive line 10 row by row as shown in FIG. 3A, and the capacitor 9 for controlling the potential of the p base region 3 is also similarly connected to the drive line 10.
It is connected to the. As shown in the figure, the drive line 10 extends horizontally on the oxide film 5 which is an element isolation region.
さらに透明絶縁層11を形成した後、エミッタ電極12を
形成し、エミッタ電極12は列ごとに垂直ライン13に接続
されている。また、コレクタ電極14が基板１の裏面にオ
ーミックコンタクト層を挟んで形成されている。Further, after forming the transparent insulating layer 11, an emitter electrode 12 is formed, and the emitter electrode 12 is connected to a vertical line 13 for each column. Further, a collector electrode 14 is formed on the back surface of the substrate 1 with an ohmic contact layer interposed therebetween.
第２図（Ａ）は、本実施例における１つのセルの等価
回路図、第２図（Ｂ）は、その動作を説明するための電
圧波形図である。FIG. 2 (A) is an equivalent circuit diagram of one cell in this embodiment, and FIG. 2 (B) is a voltage waveform diagram for explaining its operation.
まず、ｐベース領域３には、入力光量に対応したキャ
リア（ここではホール）が蓄積されているとする。ま
た、トランジスタQcの端子には負電圧Vc、コレクタ電極
14には正電圧が各々印加されているとする。First, it is assumed that carriers (here, holes) corresponding to the amount of input light are accumulated in the p base region 3. Also, the terminal of the transistor Qc has a negative voltage Vc and the collector electrode
It is assumed that positive voltages are applied to 14 respectively.
この状態で駆動ライン10に正電圧のパルスφｄを期間
Trdだけ印加する。これによって、キャパシタCoxを介し
てｐベース領域３の電位が上昇し、上述したようにエミ
ッタ電極12に信号が読み出される。In this state, drive line 10 is supplied with positive voltage pulse φd
Apply only Trd. As a result, the potential of the p base region 3 rises via the capacitor Cox, and the signal is read out to the emitter electrode 12 as described above.
続いて、駆動ライン10に負電圧のパルスφｄを期間Tr
hだけ印加する。これによってｐチャネルMOSトランジス
タQcはONとなり、ベース電位は電圧Vcにリセットされ、
完全リフレッシュが行われる。また、パルスφｒをハイ
レベルとしてトランジスタQrをONとして垂直ライン13の
リセットを行う。Then, a negative voltage pulse φd is applied to the drive line 10 for the period Tr.
Apply only h. This turns on the p-channel MOS transistor Qc, resetting the base potential to the voltage Vc,
A complete refresh is done. Further, the pulse φr is set to the high level and the transistor Qr is turned on to reset the vertical line 13.
なお、リフレッシュ動作としては、既に述べたよう
に、MOSトランジスタQcをONとした後で、エミッタ電極1
2は接地したままで、正電圧のパルスφｄを印加しても
よい。この場合、Vcは負電圧である必要はなく、接地電
圧ないしは正電圧でもかまわない。As described above, the refresh operation is performed after turning on the MOS transistor Qc and then turning on the emitter electrode 1
The pulse 2 of positive voltage may be applied while 2 is grounded. In this case, Vc does not have to be a negative voltage and may be a ground voltage or a positive voltage.
以上のリフレッシュ動作が終了すると、蓄積動作が開
始され、以下同様の動作が繰り返される。When the above refresh operation is completed, the accumulation operation is started, and the same operation is repeated thereafter.
第３図は、本実施例の概略的回路図である。 FIG. 3 is a schematic circuit diagram of this embodiment.
本実施例では、上記光電変換セルがｍ×ｎ個エリア状
に配列されている。具体的な構造は第１図に示す通りで
ある。In this embodiment, the photoelectric conversion cells are arranged in m × n areas. The specific structure is as shown in FIG.
各水平ラインのセルC11〜C1n、C21〜C2n、・・・にお
いて、MOSトランジスタQcのゲート電極８は各駆動ライ
ン10に共通接続され、各駆動ライン10には、図示されて
いない水平走査回路から垂直走査パルスφd1〜φdmが各
々入力する。垂直走査パルスの波形は、第２図（Ｂ）に
示す通りである。In the cells C 11 to C 1 n, C 21 to C 2 n, ... Of each horizontal line, the gate electrode 8 of the MOS transistor Qc is commonly connected to each drive line 10, and each drive line 10 is illustrated. Vertical scan pulses φd 1 to φdm are respectively input from the horizontal scan circuits which are not provided. The waveform of the vertical scanning pulse is as shown in FIG.
また、各セルのｐベース領域３をソーズ・ドレイン領
域とするMOSトランジスタQcは、水平ラインごとに直列
接続された構成となる。ただし、端となるセルC11〜Cm1
にはMOSトランジスタQcを形成するためのｐ領域が各々
形成され、またセルC1n〜CmnにはMOSトランジスタQx1〜
Qxmが各々直列接続されている。そして、両端には一定
電圧Vcが印加される。Further, the MOS transistor Qc having the p-base region 3 of each cell as a source / drain region is connected in series for each horizontal line. However, the edge cells C 11 to Cm 1
P regions for forming MOS transistors Qc are formed in the respective cells, and the MOS transistors Qx 1 to Cmn are formed in the cells C 1 n to Cmn.
Qxm is connected in series. Then, a constant voltage Vc is applied to both ends.
また、各垂直方向のセルC11〜Cm1、C12〜Cm2、・・・
におけるエミッタ電極は、垂直ライン13に各々共通接続
され、垂直ライン13は各々リセットトランジスタQr1〜Q
rnを介して接地されている。トランジスタQr1〜Qrnのゲ
ート電極には共通にリセットパルスφｒが入力する。Further, the cells C 11 to Cm 1 , C 12 to Cm 2 in each vertical direction, ...
The emitter electrodes in are connected to the vertical lines 13 in common, and the vertical lines 13 are respectively connected to the reset transistors Qr 1 to Qr.
It is grounded via rn. A reset pulse φr is commonly input to the gate electrodes of the transistors Qr 1 to Qrn.
したがって、任意の駆動ライン10に正電圧の駆動パル
スφｄを印加すると、そのラインのセルから信号S1〜Sn
が各々垂直ライン13に読み出される。Therefore, when a positive drive pulse φd is applied to an arbitrary drive line 10, the signals S 1 to Sn from the cells on that line are applied.
Are read on the vertical lines 13, respectively.
読出された信号S1〜Snは、図示されていない水平走査
回路によってシリアルに外部へ読出される。The read signals S 1 to Sn are serially read to the outside by a horizontal scanning circuit (not shown).
続いて、負電圧のパルスφｄが印加されると、そのラ
インのMOSトランジスタQcおよびQxが全てONとなり、そ
のラインの全てのｐベース領域３が一定電圧Vcにリセッ
トされ、完全リフレッシュ動作が行われる。また同時
に、パルスφｒによってトランジスタQr1〜QrnがONとな
り、各垂直ライン13が接地され残留電荷が除去される。Then, when a negative voltage pulse φd is applied, all the MOS transistors Qc and Qx of that line are turned on, all the p base regions 3 of that line are reset to a constant voltage Vc, and a complete refresh operation is performed. . At the same time, the pulse φr turns on the transistors Qr 1 to Qrn, grounding each vertical line 13 and removing the residual charge.
このように本実施例では、エリアセンサを構成して
も、完全リフレッシュ動作を行うための特別の配線を必
要としない。すなわち、エリアセンサを駆動するに要す
るパルスは、実質的に垂直走査パルスφd1〜φdmおよび
リセットパルスφｒだけである。As described above, in this embodiment, even if the area sensor is configured, no special wiring is required for performing the complete refresh operation. That is, the pulses required to drive the area sensor are substantially only the vertical scanning pulses φd 1 to φdm and the reset pulse φr.
また、従来のような完全リフレッシュを行うためのMO
Sトランジスタを受光面に形成しないために、開口率を
低下させることなく、高速動作可能なエリアセンサを得
ることができる。In addition, MO for complete refresh as in the past
Since the S transistor is not formed on the light receiving surface, it is possible to obtain an area sensor that can operate at high speed without reducing the aperture ratio.
［発明の効果］ 以上詳細に説明したように、本発明による光電変換装
置は、光励起により発生したキャリアを蓄積する半導体
領域を有する光電変換セルが複数個配列され、かつ、隣
接する光電変換セルの半導体領域を第1,第２の主電極領
域とする絶縁ゲート型トランジスタを設け、該絶縁ゲー
ト型トランジスタのゲートに第１の電位を印加すること
により該絶縁ゲート型トランジスタをオンさせて前記複
数の光電変換セルの半導体領域の信号をリセットし、前
記絶縁ゲート型トランジスタのゲートに第２の電位を印
加することにより該絶縁ゲート型トランジスタをオフさ
せて前記複数の光電変換セルの半導体領域を分離するよ
うに制御するので、各光電変換セルの蓄積キャリアを消
滅させるためのリセット用のトランジスタの為のゲート
や該ゲートに信号を供給するための配線やリセット用の
トランジスタの他方の主電極領域を各光電変換セル内に
作り込む必要がなくなる。[Effects of the Invention] As described in detail above, in the photoelectric conversion device according to the present invention, a plurality of photoelectric conversion cells having a semiconductor region for accumulating carriers generated by photoexcitation are arranged and adjacent photoelectric conversion cells are provided. An insulated gate transistor having a semiconductor region as the first and second main electrode regions is provided, and the insulated gate transistor is turned on by applying a first potential to the gate of the insulated gate transistor, and the plurality of insulated gate transistors are turned on. By resetting a signal in the semiconductor region of the photoelectric conversion cell and applying a second potential to the gate of the insulated gate transistor, the insulated gate transistor is turned off to separate the semiconductor regions of the plurality of photoelectric conversion cells. Therefore, the gate for the reset transistor for eliminating the accumulated carriers of each photoelectric conversion cell and the Necessary to fabricate the other main electrode region of the transistor wiring and reset for supplying a signal to the over preparative in each photoelectric conversion cell is eliminated.
従って各光電変換セル内の光電変換にかかわる部分の
開口率を落とすことがない。しかも該絶縁ゲート型トラ
ンジスタのゲート電極は隣接する光電変換セルの境界領
域に形成されることになるので光電変換セルの開口率に
は何ら影響を与えない。Therefore, the aperture ratio of the portion related to photoelectric conversion in each photoelectric conversion cell is not reduced. Moreover, since the gate electrode of the insulated gate transistor is formed in the boundary region between adjacent photoelectric conversion cells, it does not affect the aperture ratio of the photoelectric conversion cells.
更に本発明ではこの絶縁ゲート型トランジスタのゲー
ト電極を遮光しているので該ゲート電極に対して光ノイ
ズが混入することがなく、又、各光電変換セルの境界部
分を遮光することで各光電変換セルによる光学像の分離
が正しく行われ光電変換セル間の光信号のクロストーク
が生じにくい。Further, in the present invention, since the gate electrode of this insulated gate type transistor is shielded from light, optical noise is not mixed into the gate electrode, and the boundary portion of each photoelectric conversion cell is shielded from light to prevent each photoelectric conversion. Optical cells are correctly separated by the cells, and crosstalk of optical signals between photoelectric conversion cells hardly occurs.
第１図（Ａ）は、本発明による光電変換装置の一実施例
の概略的平面図、第１図（Ｂ）は、そのＩ−Ｉ線断面
図、第１図（Ｃ）は、そのII−II線断面図、 第２図（Ａ）は、本実施例における１つのセルの等価回
路図、第２図（Ｂ）は、その動作を説明するための電圧
波形図、 第３図は、本実施例の概略的回路図、 第４図（Ａ）は、特願昭58−120755号に記載されている
光電変換装置の概略的平面図、第４図（Ｂ）は、そのＡ
−Ａ′線断面図、第４図（Ｃ）は、その等価回路図、 第５図（Ａ）および（Ｂ）は、リフレッシュ動作を説明
するための電圧波形図である。 １……ｎ型シリコン基板 ２……n-層 ３……ｐベース領域 ４……n+エミッタ領域 ５……酸化膜 ８……ゲート電極 ９……キャパシタ電極 10……駆動ライン 12……エミッタ電極 13……垂直ライン 14……コレクタ電極FIG. 1 (A) is a schematic plan view of an embodiment of a photoelectric conversion device according to the present invention, FIG. 1 (B) is a sectional view taken along the line I-I, and FIG. 1 (C) is its II. -II sectional view, FIG. 2 (A) is an equivalent circuit diagram of one cell in the present embodiment, FIG. 2 (B) is a voltage waveform diagram for explaining its operation, and FIG. A schematic circuit diagram of this embodiment, FIG. 4 (A) is a schematic plan view of a photoelectric conversion device described in Japanese Patent Application No. 58-120755, and FIG.
4A is a sectional view taken along the line -A ', FIG. 4C is an equivalent circuit diagram thereof, and FIGS. 5A and 5B are voltage waveform diagrams for explaining the refresh operation. 1 n-type silicon substrate 2 n - layer 3 p base region 4 n + emitter region 5 oxide film 8 gate electrode 9 capacitor electrode 10 drive line 12 emitter Electrode 13 ... Vertical line 14 ... Collector electrode
Claims (1)
半導体領域を有する光電変換セルが複数個配列され、か
つ、隣接する光電変換セルの半導体領域を第1,第２の主
電極領域とする絶縁ゲート型トランジスタを設け、該絶
縁ゲート型トランジスタのゲートに第１の電位を印加す
ることにより該絶縁ゲート型トランジスタをオンさせて
前記複数の光電変換セルの半導体領域の信号をリセット
し、前記絶縁ゲート型トランジスタのゲートに第２の電
位を印加することにより該絶縁ゲート型トランジスタを
オフさせて前記複数の光電変換セルの半導体領域を分離
するように制御すると共に、該絶縁ゲート型トランジス
タのゲート電極を遮光したことを特徴とする光電変換装
置。1. An insulated gate in which a plurality of photoelectric conversion cells having semiconductor regions for accumulating carriers generated by photoexcitation are arrayed, and the semiconductor regions of adjacent photoelectric conversion cells serve as first and second main electrode regions. Type transistor is provided, and by applying a first potential to the gate of the insulated gate type transistor, the insulated gate type transistor is turned on to reset the signals of the semiconductor regions of the plurality of photoelectric conversion cells, and the insulated gate type transistor is provided. By applying a second potential to the gate of the transistor, the insulated gate transistor is turned off to control the semiconductor regions of the plurality of photoelectric conversion cells to be separated, and the gate electrode of the insulated gate transistor is shielded from light. A photoelectric conversion device characterized by the above.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112290A JPH084132B2 (en) | 1987-05-11 | 1987-05-11 | Photoelectric conversion device |
| EP88300725A EP0277016B1 (en) | 1987-01-29 | 1988-01-28 | Photoelectric conversion apparatus |
| DE3856165T DE3856165T2 (en) | 1987-01-29 | 1988-01-28 | Photovoltaic converter |
| US07/470,407 US4962412A (en) | 1987-01-29 | 1990-01-29 | Photoelectric conversion apparatus without isolation regions |
| US07/548,508 US5060042A (en) | 1987-01-29 | 1990-07-05 | Photoelectric conversion apparatus with reresh voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112290A JPH084132B2 (en) | 1987-05-11 | 1987-05-11 | Photoelectric conversion device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278269A JPS63278269A (en) | 1988-11-15 |
| JPH084132B2 true JPH084132B2 (en) | 1996-01-17 |
Family
ID=14582988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62112290A Expired - Lifetime JPH084132B2 (en) | 1987-01-29 | 1987-05-11 | Photoelectric conversion device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084132B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127692A (en) * | 1989-08-04 | 2000-10-03 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus |
| US5260560A (en) * | 1990-03-02 | 1993-11-09 | Canon Kabushiki Kaisha | Photoelectric transfer device |
| DE69127644T2 (en) * | 1990-03-02 | 1998-02-05 | Canon Kk | Photoelectric transmission device |
| US5686734A (en) * | 1993-01-22 | 1997-11-11 | Canon Kabushiki Kaisha | Thin film semiconductor device and photoelectric conversion device using the thin film semiconductor device |
-
1987
- 1987-05-11 JP JP62112290A patent/JPH084132B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63278269A (en) | 1988-11-15 |
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