JPH0837300A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0837300A JPH0837300A JP6170553A JP17055394A JPH0837300A JP H0837300 A JPH0837300 A JP H0837300A JP 6170553 A JP6170553 A JP 6170553A JP 17055394 A JP17055394 A JP 17055394A JP H0837300 A JPH0837300 A JP H0837300A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に半導体層にイオン注入する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for implanting ions into a semiconductor layer.
【０００２】[0002]
【従来の技術】相補型ＭＯＳ電界効果トランジスタ（以
下、ＣＭＯＳと云う。）の製造方法を例にして従来例を
説明する。2. Description of the Related Art A conventional example will be described by taking a method of manufacturing a complementary MOS field effect transistor (hereinafter referred to as CMOS) as an example.
【０００３】図８（ａ）に示すように、シリコン基板１
上に薄い酸化膜２と窒化シリコン（ＳｉＮ）膜３とを順
次形成する。As shown in FIG. 8A, the silicon substrate 1
A thin oxide film 2 and a silicon nitride (SiN) film 3 are sequentially formed on top.
【０００４】図８（ｂ）に示すように、レジスト膜４を
形成し、これをフォトリソグラフィー技術を使用してパ
ターニングしてｎチャネルトランジスタ形成領域から除
去し、ボロン等のｐ型不純物を注入してｐ−ウエル５を
形成し、レジスト膜４を除去する。As shown in FIG. 8B, a resist film 4 is formed, and is patterned by using a photolithography technique to be removed from the n-channel transistor forming region, and a p-type impurity such as boron is implanted. Then, the p-well 5 is formed and the resist film 4 is removed.
【０００５】図８（ｃ）に示すように、ｐ−チャネルト
ランジスタ形成領域に開口を有するレジスト膜６を形成
し、リン等のｎ型不純物を注入してｎ−ウエル７を形成
する。As shown in FIG. 8C, a resist film 6 having an opening in a p-channel transistor formation region is formed and an n-well 7 is formed by implanting an n-type impurity such as phosphorus.
【０００６】図９（ａ）に示すように、レジスト膜８を
塗布し、これをパターニングして素子活性領域となる領
域に残留し、これをマスクとしてＳｉＮ膜３を異方性エ
ッチングした後、レジスト膜８を除去する。As shown in FIG. 9 (a), a resist film 8 is applied and patterned to remain in a region which becomes an element active region, and the SiN film 3 is anisotropically etched using this as a mask. The resist film 8 is removed.
【０００７】図９（ｂ）に示すように、レジスト膜９を
形成し、これをパターニングしてｐ−ウエル５上から除
去し、ボロンをイオン注入してチャネルストップ１０を
形成する。As shown in FIG. 9B, a resist film 9 is formed, patterned to remove it from the p-well 5, and boron is ion-implanted to form a channel stop 10.
【０００８】図９（ｃ）に示すように、熱酸化をなして
厚いフィールド酸化膜１１を形成する。As shown in FIG. 9C, thermal oxidation is performed to form a thick field oxide film 11.
【０００９】図１０（ａ）に示すように、ＳｉＮ膜３を
リン酸を使用して除去し、ゲート酸化膜１２とゲート電
極となるシリコン層１３とを積層形成する。As shown in FIG. 10A, the SiN film 3 is removed by using phosphoric acid, and a gate oxide film 12 and a silicon layer 13 to be a gate electrode are laminated.
【００１０】図１０（ｂ）に示すように、シリコン層１
３の抵抗を下げるために、ｐ−ウエル５上に開口を有す
るレジスト膜１４を形成し、ｎチャネルトランジスタ形
成領域のシリコン層１３にリンをイオン注入してｎ型と
する。As shown in FIG. 10B, the silicon layer 1
In order to reduce the resistance of No. 3, a resist film 14 having an opening is formed on the p-well 5, and phosphorus is ion-implanted into the silicon layer 13 in the n-channel transistor formation region to make it n-type.
【００１１】図１０（ｃ）に示すように、上記と反対に
ｎ−ウエル７上に開口を有するレジスト膜１５を形成
し、シリコン層１３にフッ化ボロンまたはボロンをイオ
ン注入してｐ型とする。As shown in FIG. 10C, contrary to the above, a resist film 15 having an opening is formed on the n-well 7, and boron fluoride or boron is ion-implanted into the silicon layer 13 to make it a p-type. To do.
【００１２】図１１（ａ）に示すように、レジスト膜１
６を塗布し、これをフォトリソグラフィー技術を使用し
てパターニングしてゲート電極形成領域上に残留する。
この時に形成するレジスト膜は、トランジスタの高集積
化に伴ってパターンが微細化しているため、平坦性、反
射防止の面で効果のある多層レジスト膜が使用されるこ
とがある。このレジストパターンをマスクとしてシリコ
ン膜１３をエッチングしてゲート電極１７を形成し、レ
ジスト膜１６を除去する。As shown in FIG. 11A, the resist film 1
6 is applied and patterned by using a photolithography technique to remain on the gate electrode formation region.
The resist film formed at this time has a finer pattern due to higher integration of transistors, so a multilayer resist film effective in terms of flatness and antireflection may be used. Using the resist pattern as a mask, the silicon film 13 is etched to form the gate electrode 17, and the resist film 16 is removed.
【００１３】以下に、シングルドレイン構造の電界効果
トランジスタを製造する場合について説明する。The case of manufacturing a field effect transistor having a single drain structure will be described below.
【００１４】図１１（ｂ）に示すように、ｎ−ウエル５
上に開口を有するレジスト膜１８を形成し、フッ化ボロ
ンまたはボロンをイオン注入してｐ型ソース・ドレイン
１９を形成する。As shown in FIG. 11B, the n-well 5
A resist film 18 having an opening is formed thereon, and boron fluoride or boron is ion-implanted to form a p-type source / drain 19.
【００１５】図１１（ｃ）に示すように、ｐ−ウエル５
上に開口を有するレジスト膜２０を形成し、リンまたは
ヒ素をイオン注入してｎ型ソース・ドレイン２１を形成
し、レジスト膜２０を除去する。As shown in FIG. 11C, p-well 5
A resist film 20 having an opening above is formed, phosphorus or arsenic is ion-implanted to form an n-type source / drain 21, and the resist film 20 is removed.
【００１６】以下に、ＬＤＤ（Lightly Doped Drain ）
構造の電界効果トランジスタを製造する場合について説
明する。Below, LDD (Lightly Doped Drain)
A case of manufacturing a field effect transistor having a structure will be described.
【００１７】図１１（ａ）に示す工程まで進んだ後、図
１２（ａ）に示すように、ｐ−ウエル５上に開口を有す
るレジスト膜２２を形成し、リンを低濃度に浅くイオン
注入してＬＤＤ領域２３を形成する。After proceeding to the step shown in FIG. 11A, as shown in FIG. 12A, a resist film 22 having an opening is formed on the p-well 5, and phosphorus is ion-implanted at a low concentration and shallowly. Then, the LDD region 23 is formed.
【００１８】レジスト膜２２を除去して全面に絶縁膜を
形成し、異方性エッチングをなして、図１２（ｂ）に示
すように、ゲート電極１７の側壁にサイドウォール絶縁
膜２４を形成する。The resist film 22 is removed, an insulating film is formed on the entire surface, and anisotropic etching is performed to form a sidewall insulating film 24 on the side wall of the gate electrode 17, as shown in FIG. .
【００１９】ｐ−ウエル５上に開口を有するレジスト膜
２５を形成し、ヒ素をイオン注入してｎ型ソース・ドレ
イン２６を形成する。A resist film 25 having an opening is formed on the p-well 5, and arsenic is ion-implanted to form an n-type source / drain 26.
【００２０】図１２（ｃ）に示すように、ｎ−ウエル７
上に開口を有するレジスト膜２７を形成し、フッ化ボロ
ンまたはボロンをイオン注入してｐ型ソース・ドレイン
２８を形成し、レジスト膜２７を除去する。As shown in FIG. 12C, the n-well 7
A resist film 27 having an opening above is formed, boron fluoride or boron is ion-implanted to form a p-type source / drain 28, and the resist film 27 is removed.
【００２１】以下、図示しないが、シングルドレイン構
造の場合もＬＤＤ構造の場合も全面に絶縁膜を形成して
ソース・ドレイン上にコンタクトホールを形成し、次い
でこのコンタクトホールを埋めて電極・配線を形成す
る。Although not shown, in both the single drain structure and the LDD structure, an insulating film is formed on the entire surface to form contact holes on the source / drain, and then the contact holes are filled to form electrodes / wirings. Form.
【００２２】[0022]
【発明が解決しようとする課題】半導体装置の高集積化
が進み、トランジスタが微細化するのに伴って、縦方向
の薄膜化が進んでいる。薄膜化が進むと種々の問題が発
生する。As semiconductor devices have been highly integrated and transistors have been miniaturized, vertical thinning has been advanced. As the film becomes thinner, various problems occur.
【００２３】先ず第１は、イオン注入工程において、イ
オン注入しようとする薄膜をイオンが突き抜けないよう
にするため、加速エネルギーを低くしなければならない
ので、スループットが低下するという問題である。First, in the ion implantation step, the acceleration energy has to be lowered in order to prevent the ions from penetrating the thin film to be ion-implanted, so that there is a problem that throughput decreases.
【００２４】図１３に、あるイオン注入装置における加
速エネルギーと処理時間との関係グラフを示す。なお、
ドーズ量は１×１０15cm-2である。この図から明らかな
ように、低加速エネルギーでイオン注入した場合には処
理時間が大幅に増加し、スループットが低下する。FIG. 13 is a graph showing the relationship between the acceleration energy and the processing time in an ion implanter. In addition,
The dose amount is 1 × 10 15 cm -2 . As is clear from this figure, when the ion implantation is performed at a low acceleration energy, the processing time significantly increases and the throughput decreases.
【００２５】第２は、ＭＯＳ電界効果トランジスタにお
いてゲート電極をマスクとしてシリコン基板に不純物を
イオン注入してソース・ドレインを形成する場合に、不
純物イオンがゲート電極をチャネリングしてチャネル領
域に突き抜け、ＭＯＳ電界効果トランジスタのしきい値
電圧Ｖthを低下させるという問題である（Akihiro Nita
yama, Hiroshi Takato, and Riichiro Shirota, New De
gradation PhenomenaInduced by Ion-Implantation Cha
nneling in Short Channel Transistor, Extended Abst
racts of the 18th (1986 International) Conference
on Solid State Devices and Materials, Tokyo, 1986)
。Second, in a MOS field effect transistor, when impurities are ion-implanted into a silicon substrate by using a gate electrode as a mask to form a source / drain, the impurity ions channel the gate electrode and penetrate into a channel region, and This is a problem of lowering the threshold voltage V th of the field effect transistor (Akihiro Nita
yama, Hiroshi Takato, and Riichiro Shirota, New De
gradation Phenomena Induced by Ion-Implantation Cha
nneling in Short Channel Transistor, Extended Abst
racts of the 18th (1986 International) Conference
on Solid State Devices and Materials, Tokyo, 1986)
.
【００２６】第３は、ｐチャネルＭＯＳ電界効果トラン
ジスタのゲート電極にｐ型不純物をイオン注入する場
合、イオンがゲート酸化膜またはチャネル領域に突き抜
けてフラットバンド電圧Ｖfbを上昇させるという問題で
ある（Philip J. Tobin, FrankK. Baker and James R.
Pfiester, The Effect of Silicon Gate Microstructur
e and Gate Oxide Process on Threshold Voltage Inst
abilities in p + −Gate p−chammel MOSFET's with F
luorine, IEEE TRANSATIONS ON ELECTRON DEVICES, vo
l. 39, No. 7, July 1992)。The third problem is that when p-type impurities are ion-implanted into the gate electrode of a p-channel MOS field effect transistor, the ions penetrate into the gate oxide film or the channel region to raise the flat band voltage V fb ( Philip J. Tobin, Frank K. Baker and James R.
Pfiester, The Effect of Silicon Gate Microstructur
e and Gate Oxide Process on Threshold Voltage Inst
abilities in p + −Gate p−chammel MOSFET's with F
luorine, IEEE TRANSATIONS ON ELECTRON DEVICES, vo
l. 39, No. 7, July 1992).
【００２７】このようなイオンの突き抜けの問題の解決
策の一つとして、イオン注入の加速エネルギーを低下さ
せる方法があげられるが、前記のようにスループットが
低下して好ましくない。As one of the solutions to the problem of such ion penetration, there is a method of reducing the acceleration energy of ion implantation, but as described above, the throughput is reduced, which is not preferable.
【００２８】本発明の目的は、これらの欠点を解消する
ことにあり、十分高い加速エネルギーをもってイオン注
入しても、例えばＭＯＳ電界効果トランジスタのソース
・ドレインを形成するときにイオンがゲート電極をチャ
ネリングしてチャネル領域に突き抜けることがなく、ま
たゲート電極にイオンを注入するときにイオンがゲート
酸化膜またはチャネル領域に突き抜けることがないよう
にして、しきい値電圧が低下したり、フラットバンド電
圧が上昇したりしないようなＭＯＳ電界効果トランジス
タを高いスループットで製造する方法を提供することに
ある。An object of the present invention is to eliminate these drawbacks, and even if the ions are implanted with sufficiently high acceleration energy, the ions channel the gate electrode when forming the source / drain of the MOS field effect transistor, for example. Of the gate oxide film or the channel region when the ions are implanted into the gate electrode, thereby lowering the threshold voltage or flat band voltage. It is an object of the present invention to provide a method for manufacturing a MOS field effect transistor that does not rise or has a high throughput.
【００２９】[0029]
【課題を解決するための手段】上記の目的は、半導体層
上に多層レジスト膜の少なくとも１層を形成した状態
で、この少なくとも１層を貫通する加速エネルギーをも
って前記の半導体層に不純物をイオン注入してこの半導
体層の抵抗を低減する工程を有する半導体装置の製造方
法によって達成される。そして、この方法を使用して製
造された低抵抗の半導体層を前記の多層レジスト膜より
なるエッチングマスクを使用してパターニングしてＭＯ
Ｓ型電界効果トランジスタのゲート電極を形成するとよ
く、また、半導体基板１上にこの方法を使用してゲート
電極１７を形成し、このゲート電極１７上に前記の多層
レジスト膜よりなるエッチングマスクの少なくとも１層
を残留させた状態で前記の半導体基板１に不純物をイオ
ン注入してソース・ドレイン１９・２１を形成するとよ
い。SUMMARY OF THE INVENTION The above-mentioned object is to ion-implant an impurity into the semiconductor layer with an acceleration energy that penetrates at least one layer of the multilayer resist film formed on the semiconductor layer. Then, it is achieved by a method of manufacturing a semiconductor device including a step of reducing the resistance of the semiconductor layer. Then, the low-resistance semiconductor layer manufactured by this method is patterned using the etching mask made of the above-mentioned multilayer resist film to form a MO film.
The gate electrode of the S-type field effect transistor may be formed, and the gate electrode 17 is formed on the semiconductor substrate 1 using this method, and at least the etching mask made of the above-mentioned multilayer resist film is formed on the gate electrode 17. The source / drain 19/21 may be formed by ion-implanting impurities into the semiconductor substrate 1 with one layer left.
【００３０】なお、前記の多層レジスト膜は２層よりな
り、下層はアモルファスカーボン膜であり、上層は通常
のレジスト膜であってもよく、また、前記の多層レジス
ト膜は３層よりなり、下層は平坦化レジスト膜であり、
中間層はスピンオングラス（ＳＯＧ）膜であり、上層は
通常のレジスト膜であってもよく、さらにまた、前記の
多層レジスト膜は３層よりなり、下層はアモルファスカ
ーボン膜であり、中間層はスピンオングラス（ＳＯＧ）
膜であり、上層は通常のレジスト膜であってもよい。The multi-layer resist film may be composed of two layers, the lower layer may be an amorphous carbon film, the upper layer may be a normal resist film, and the multi-layer resist film may be composed of three layers and the lower layer. Is a flattening resist film,
The intermediate layer may be a spin-on-glass (SOG) film, the upper layer may be a normal resist film, the multilayer resist film may be three layers, the lower layer may be an amorphous carbon film, and the intermediate layer may be spin-on. Glass (SOG)
It is a film, and the upper layer may be an ordinary resist film.
【００３１】[0031]
【作用】トランジスタが微細化するのに伴って縦方向の
薄膜化が進み、その薄膜を突き抜けないように低い加速
エネルギーでイオン注入することが必要になっている。
そこで、薄膜上に多層レジスト膜を形成し、この多層レ
ジスト膜を突き抜けたイオンが薄膜に侵入するようにす
れば、高い加速エネルギーでイオン注入することが可能
になり、スループットが向上する。この方法でＭＯＳ電
界効果トランジスタのゲート電極の低抵抗化を図れば、
高い加速エネルギーでイオン注入してもゲート酸化膜や
チャネル領域にイオンが突き抜けることがなく、しかも
高いスループットで低抵抗化が可能になる。With the miniaturization of transistors, thinning in the vertical direction is progressing, and it is necessary to implant ions with low acceleration energy so as not to penetrate the thin film.
Therefore, if a multi-layer resist film is formed on the thin film and the ions penetrating the multi-layer resist film enter the thin film, it is possible to perform ion implantation with high acceleration energy and improve the throughput. If the resistance of the gate electrode of the MOS field effect transistor is reduced by this method,
Even if the ions are implanted with high acceleration energy, the ions do not penetrate into the gate oxide film or the channel region, and the resistance can be reduced with high throughput.
【００３２】また、ＭＯＳ電界効果トランジスタのソー
ス・ドレイン形成のためにゲート電極をマスクとしてイ
オン注入するときに、ゲート電極をエッチング形成する
ときに形成した多層レジスト膜をゲート電極上に残留さ
せた状態でイオン注入すれば、高い加速エネルギーでイ
オン注入してもイオンがゲート電極をチャネリングして
チャネル領域に突き抜けることはなくなる。When ion-implanting with the gate electrode as a mask for forming the source / drain of the MOS field effect transistor, the multilayer resist film formed when the gate electrode is etched is left on the gate electrode. If the ion implantation is carried out at 1, even if the ions are implanted with high acceleration energy, the ions will not channel through the gate electrode and penetrate into the channel region.
【００３３】近年トランジスタの微細化に伴って微細パ
ターンの形成が必要になり、そのため平坦性、反射防止
の面で有効な多層レジスト膜が使用されるようになって
いるので、本発明における多層レジスト膜の使用は直ち
に工程数の増加につながるものではない。In recent years, with the miniaturization of transistors, it is necessary to form a fine pattern. Therefore, a multilayer resist film effective in terms of flatness and antireflection has been used. Therefore, the multilayer resist of the present invention is used. The use of the membrane does not immediately lead to an increase in the number of steps.
【００３４】[0034]
【実施例】以下、図面を参照して、本発明の四つの実施
例に係るＣＭＯＳ電界効果トランジスタの製造方法につ
いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a CMOS field effect transistor according to four embodiments of the present invention will be described below with reference to the drawings.
【００３５】第１例 ｐチャネルＭＯＳ電界効果トランジスタのゲート電極も
ｎチャネルＭＯＳ電界効果トランジスタのゲート電極も
共にｎ型にドープする場合について説明する。 First Example A case where both the gate electrode of the p-channel MOS field effect transistor and the gate electrode of the n-channel MOS field effect transistor are n-type doped will be described.
【００３６】図１０（ａ）参照 従来技術と同一の工程を実行して、図１０（ａ）に示す
形状に形成する。Referring to FIG. 10A, the same process as the conventional technique is performed to form the shape shown in FIG.
【００３７】図１（ａ）参照 ゲート電極となるシリコン層１３上にスパッタ法を使用
して反射防止膜となるアモルファスカーボン膜２９を形
成する。なお、反射防止膜は微細パターンをパターニン
グするときには必要不可欠のものとなりつゝある。Referring to FIG. 1A, an amorphous carbon film 29 serving as an antireflection film is formed on the silicon layer 13 serving as a gate electrode by a sputtering method. Note that the antireflection film is indispensable when patterning a fine pattern.
【００３８】次に、不純物リンをイオン注入してシリコ
ン層１３をｎ型導電層とする。シリコン層１３へのイオ
ン注入は、アモルファスカーボン膜２９が形成されてい
ない場合には、シリコン層１３の膜厚が１０００Åの場
合２０ＫｅＶ程度の加速エネルギーで実施される。それ
に対し、反射防止アモルファスカーボン膜２９を０．５
μｍ厚に形成した場合には、加速エネルギーを１５０〜
１６０ＫｅＶに高めてイオン注入することができ、この
場合イオンはアモルファスカーボン膜２９を突き抜けて
シリコン層１３に侵入し、シリコン層１３を低抵抗化す
る。また、アモルファスカーボン膜２９の膜厚を変化さ
せることによってイオン注入時の加速エネルギーを変化
させることが可能であり、スループットは加速エネルギ
ーを高めたことで飛躍的に向上する。Next, impurity phosphorus is ion-implanted to make the silicon layer 13 an n-type conductive layer. When the amorphous carbon film 29 is not formed, the ion implantation into the silicon layer 13 is carried out with an acceleration energy of about 20 KeV when the thickness of the silicon layer 13 is 1000Å. On the other hand, the antireflection amorphous carbon film 29 is set to 0.5.
When formed to a thickness of μm, the acceleration energy is 150 to
Ions can be implanted by increasing the pressure to 160 KeV. In this case, the ions penetrate the amorphous carbon film 29 and enter the silicon layer 13 to reduce the resistance of the silicon layer 13. Further, it is possible to change the acceleration energy at the time of ion implantation by changing the film thickness of the amorphous carbon film 29, and the throughput is dramatically improved by increasing the acceleration energy.
【００３９】図１（ｂ）参照 レジスト膜１６を形成し、これをフォトリソグラフィー
技術を使用してパターニングしてゲート電極形成領域上
とＣＭＯＳ形成領域を取り囲むフィールド酸化膜１１上
とに残留する。Referring to FIG. 1B, a resist film 16 is formed and patterned by using a photolithography technique to remain on the gate electrode formation region and the field oxide film 11 surrounding the CMOS formation region.
【００４０】図１（ｃ）参照 レジスト膜１６をマスクとして酸素ガスを使用するドラ
イエッチング法を使用してアモルファスカーボン膜２９
をエッチングし、さらに塩素と酸素との混合ガスを使用
するドライエッチング法を使用してシリコン層１３をエ
ッチングしてゲート電極１７を形成する。See FIG. 1C. Amorphous carbon film 29 is formed by dry etching using oxygen gas with resist film 16 as a mask.
Is further etched, and the silicon layer 13 is etched by a dry etching method using a mixed gas of chlorine and oxygen to form a gate electrode 17.
【００４１】図２（ａ）参照 レジスト膜２０を形成し、これをフォトリソグラフィー
技術を使用してパターニングしてｐ−ウエル５上から除
去する。シングルドレイン構造のＭＯＳ電界効果トラン
ジスタを形成する場合には、この状態でリンまたはヒ素
をイオン注入し、ｎ型ソース・ドレイン２１を形成す
る。Referring to FIG. 2A, a resist film 20 is formed, and is patterned by using the photolithography technique to be removed from the p-well 5. When forming a MOS field effect transistor having a single drain structure, phosphorus or arsenic is ion-implanted in this state to form the n-type source / drain 21.
【００４２】イオン注入の加速エネルギーは、ゲート電
極１７の突き抜けがないように従来は１０〜２０ＫｅＶ
にしていたが、本発明のようにアモルファスカーボン膜
２９が形成されている場合には、２０ＫｅＶ程度〜１５
０ＫｅＶ程度まで高めることができ、加速エネルギーの
選択幅が大きくなる。また、突き抜けは確率的に起きる
ものなので確率を下げることができ、歩留り向上に寄与
するところが大きい。The acceleration energy of ion implantation is 10 to 20 KeV in the prior art so that the gate electrode 17 does not penetrate.
However, when the amorphous carbon film 29 is formed as in the present invention, about 20 KeV to 15
It can be increased up to about 0 KeV, and the selection range of acceleration energy is increased. In addition, since punch-through occurs stochastically, the probability can be lowered, which greatly contributes to the improvement of yield.
【００４３】図２（ｂ）参照 レジスト膜１８を形成し、これをフォトリソグラフィー
技術を使用してパターニングしてｎ−ウエル７上から除
去し、ボロンをイオン注入してｐ型ソース・ドレイン１
９を形成する。Referring to FIG. 2B, a resist film 18 is formed, and is patterned by using a photolithography technique to be removed from the n-well 7, and boron is ion-implanted to p-type source / drain 1.
9 is formed.
【００４４】図２（ｃ）参照 アモルファスカーボン膜２９を除去して絶縁膜３０を形
成し、これをパターニングしてソース・ドレイン１９・
２１上にコンタクトホール３１を形成し、このコンタク
トホール３１内を含み絶縁膜３０上にアルミニウム膜を
形成した後これをパターニングして、ｎ型ソース・ドレ
イン２１とｐ型ソース・ドレイン１９にそれぞれにコン
タクトする電極３２を形成する。なお、アモルファスカ
ーボン膜２９を残留させておいても問題はないが、この
場合にはゲートの段差が大きくなる。Referring to FIG. 2C, the amorphous carbon film 29 is removed to form an insulating film 30, which is patterned to form the source / drain 19.
21, a contact hole 31 is formed, an aluminum film is formed on the insulating film 30 including the inside of the contact hole 31, and then the aluminum film is patterned to form an n-type source / drain 21 and a p-type source / drain 19 respectively. An electrode 32 that contacts is formed. There is no problem if the amorphous carbon film 29 is left, but in this case, the step difference of the gate becomes large.
【００４５】第２例 ＬＤＤ構造のＣＭＯＳ電界効果トランジスタを製造する
場合について説明する。 Second Example A case of manufacturing a CMOS field effect transistor having an LDD structure will be described.
【００４６】図３（ａ）参照 第１例の図２（ａ）に示す工程において、リンまたはヒ
素を高濃度にイオン注入する工程に代えて、図３（ａ）
に示すように、リンまたはヒ素を低濃度にイオン注入し
て、ｎチャネルトランジスタ形成領域にｎ型の低不純物
濃度領域（ＬＤＤ）２３を形成する。See FIG. 3A. In the step shown in FIG. 2A of the first example, instead of the step of ion-implanting phosphorus or arsenic at a high concentration, the step shown in FIG.
As shown in FIG. 3, phosphorus or arsenic is ion-implanted at a low concentration to form an n-type low impurity concentration region (LDD) 23 in the n-channel transistor formation region.
【００４７】図３（ｂ）参照 ＣＶＤ法を使用して、全面に酸化シリコン絶縁膜を形成
し、アモルファスカーボン膜２９が露出するまで異方性
エッチングをなしてゲート電極１７の側壁にサイドウォ
ール絶縁膜２４を形成する。なお、平行平板型プラズマ
エッチング装置を使用し、三フッ化メタンガスプラズマ
を照射してエッチングすれば、絶縁膜とゲート電極１７
上のアモルファスカーボン膜２９との選択比は十分に大
きくなるので、アモルファスカーボン膜２９の減膜は少
ない。See FIG. 3B. Using a CVD method, a silicon oxide insulating film is formed on the entire surface, and anisotropic etching is performed until the amorphous carbon film 29 is exposed to form sidewall insulation on the side wall of the gate electrode 17. The film 24 is formed. If a parallel plate type plasma etching device is used to irradiate and etch methane trifluoride gas plasma, the insulating film and the gate electrode 17 are etched.
Since the selection ratio with respect to the upper amorphous carbon film 29 is sufficiently large, the amorphous carbon film 29 is less thinned.
【００４８】図３（ｃ）参照 ｐ−ウエル５上に開口を有するレジスト膜２５を形成
し、ｐ−ウエル５上のゲート電極１７とアモルファスカ
ーボン膜２９とサイドウォール絶縁膜２４とをマスクと
してヒ素をイオン注入し、ｎ型ソース・ドレイン２６を
形成する。Referring to FIG. 3C, a resist film 25 having an opening is formed on the p-well 5, and the gate electrode 17, the amorphous carbon film 29 and the sidewall insulating film 24 on the p-well 5 are used as a mask to form arsenic. Are ion-implanted to form the n-type source / drain 26.
【００４９】図４参照 同様にしてｎ−ウエル７にボロンをイオン注入してｐ型
ソース・ドレイン２８を形成した後、過酸化水素水と硫
酸との混合液を使用してアモルファスカーボン膜２９を
剥離する。なお、このアモルファスカーボン膜２９は残
留させておいても問題ないが、その場合にはゲート電極
１７上の段差が大きくなる。In the same manner, boron is ion-implanted into the n-well 7 to form the p-type source / drain 28, and then the amorphous carbon film 29 is formed by using a mixed solution of hydrogen peroxide solution and sulfuric acid. Peel off. Note that there is no problem if the amorphous carbon film 29 is left, but in that case, the step on the gate electrode 17 becomes large.
【００５０】以下の工程は第１例と同一である。The following steps are the same as in the first example.
【００５１】第３例 ｐチャネルトランジスタにはｐ型ゲート電極、ｎチャネ
ルトランジスタにはｎ型ゲート電極を形成する場合につ
いて説明する。 Third Example A case will be described in which a p-type gate electrode is formed on a p-channel transistor and an n-type gate electrode is formed on an n-channel transistor.
【００５２】図５（ａ）参照 従来例の図１０（ａ）に示す工程まで実行した後、反射
防止膜となるアモルファスカーボン膜２９を０．５μｍ
厚程度に形成する。レジスト膜１４を形成し、これをフ
ォトリソグラフィー技術を使用してパターニングし、ｐ
−ウエル領域５上から除去する。次いで、リンをイオン
注入し、ｐ−ウエル５上のシリコン層１３をｎ型の導電
層とする。７０〜１００ＫｅＶの加速エネルギーでリン
をイオン注入すれば、ｐ−ウエル５上のシリコン層１３
にリンイオンが注入されるが、レジスト膜１４の膜厚が
０．４μｍ以上あればｎ−ウエル７上のシリコン層１３
にリンイオンが注入されることはない。Refer to FIG. 5A. After the steps up to the step shown in FIG. 10A of the conventional example are performed, an amorphous carbon film 29 serving as an antireflection film is formed to 0.5 μm.
It is formed to a thickness. A resist film 14 is formed, and is patterned using a photolithography technique.
-Removing from above the well region 5. Next, phosphorus is ion-implanted to make the silicon layer 13 on the p-well 5 an n-type conductive layer. When phosphorus is ion-implanted at an acceleration energy of 70 to 100 KeV, the silicon layer 13 on the p-well 5 is
Phosphorus ions are implanted in the silicon layer 13 on the n-well 7 if the thickness of the resist film 14 is 0.4 μm or more.
Phosphorus ions are not implanted in the.
【００５３】図５（ｂ）参照 レジスト膜１４を剥離し、新たにレジスト膜１５を形成
し、これをパターニングしてｎ−ウエル領域７上から除
去する。ｐ型ゲート電極を形成するためにイオン注入す
るときに、フッ素が入るとボロンがシリコン層１３を突
き抜け易くなり、フラットバンド電圧Ｖfbが高くなるこ
とは一般的に知られている。そのため、ボロンのみのイ
オン注入が必要となり、加速エネルギーは低くしなけれ
ばならない。１０００Å厚のシリコン層１３にボロンを
イオン注入するには、従来１５ＫｅＶ以下の加速エネル
ギーで注入しなければならない。これに対し、本発明の
ようにシリコン層１３上にアモルファスカーボン膜２９
が０．５μｍ厚程度に形成されている場合には、１２０
ＫｅＶ程度の加速エネルギーでイオン注入することが可
能になり、スループットが飛躍的に向上する。5B, the resist film 14 is peeled off, a new resist film 15 is formed, and the resist film 15 is patterned and removed from the n-well region 7. It is generally known that, when fluorine is introduced during ion implantation for forming a p-type gate electrode, boron easily penetrates through the silicon layer 13 and the flat band voltage V fb increases. Therefore, only boron ion implantation is required, and the acceleration energy must be low. In order to ion-implant boron into the silicon layer 13 having a thickness of 1000 Å, it has conventionally been necessary to implant with acceleration energy of 15 KeV or less. On the other hand, as in the present invention, the amorphous carbon film 29 is formed on the silicon layer 13.
Is about 0.5 μm thick, 120
Ions can be implanted with an acceleration energy of about KeV, and the throughput is dramatically improved.
【００５４】ボロンを１２０ＫｅＶ程度の加速エネルギ
ーでイオン注入しても、レジスト膜１５の厚さが０．５
μｍあり、アモルファスカーボン膜２９の厚さが０．５
μｍあればｐ−ウエル５上のシリコン層１３にボロンが
イオン注入されることはない。Even if boron is ion-implanted at an acceleration energy of about 120 KeV, the thickness of the resist film 15 is 0.5.
μm, and the thickness of the amorphous carbon film 29 is 0.5.
If the thickness is μm, boron is not ion-implanted into the silicon layer 13 on the p-well 5.
【００５５】以下、第１例の図１（ｂ）に示す工程以降
の工程と同一の工程を実行すれば、ｐチャネルトランジ
スタのゲート電極にはｐ型ゲート電極、ｎチャネルトラ
ンジスタのゲート電極にはｎ型ゲート電極が形成された
ＣＭＯＳ電界効果トランジスタが形成される。If the same steps as the steps shown in FIG. 1B of the first example are performed thereafter, the gate electrode of the p-channel transistor will be a p-type gate electrode and the gate electrode of the n-channel transistor will be a gate electrode. A CMOS field effect transistor having an n-type gate electrode is formed.
【００５６】第４例 ３層レジスト膜を使用してゲート電極をパターニングす
る場合について説明する。 Fourth Example A case of patterning a gate electrode using a three-layer resist film will be described.
【００５７】図６（ａ）参照 従来例の図１０（ａ）に示す工程まで実行した後、レジ
スト膜３３とＳＯＧ膜３４とレジスト膜３５とを３層積
層形成し、上層のレジスト膜３５をパターニングしてｐ
−ウエル領域５上から除去する。次いで、リンをイオン
注入してｐ−ウエル領域５のシリコン層１３をｎ型にす
る。See FIG. 6A. After performing the steps shown in FIG. 10A of the conventional example, three layers of a resist film 33, an SOG film 34 and a resist film 35 are laminated to form an upper resist film 35. Pattern and p
-Removing from above the well region 5. Then, phosphorus is ion-implanted to make the silicon layer 13 in the p-well region 5 n-type.
【００５８】図６（ｂ）参照 レジスト膜３５を除去し、新たにレジスト膜３６を形成
し、これをパターニングしてｎ−ウエル領域７上から除
去する。次いで、ホウ素をイオン注入し、ｎ−ウエル領
域７のシリコン層１３をｐ型にする。Referring to FIG. 6B, the resist film 35 is removed, a new resist film 36 is formed, and the resist film 36 is patterned and removed from above the n-well region 7. Next, boron is ion-implanted to make the silicon layer 13 in the n-well region 7 p-type.
【００５９】図６（ｃ）参照 レジスト膜３６を除去し、新たにレジスト膜３７を形成
し、これをパターニングしてゲート電極形成領域に残留
する。Referring to FIG. 6C, the resist film 36 is removed, a new resist film 37 is formed, and this is patterned to remain in the gate electrode forming region.
【００６０】図７（ａ）参照 レジスト膜３７をマスクとしてＳＯＧ膜３４とレジスト
膜３３とシリコン層１３とをエッチングして、シリコン
層１３をゲート電極形成領域に残留する。Referring to FIG. 7A, the SOG film 34, the resist film 33, and the silicon layer 13 are etched using the resist film 37 as a mask to leave the silicon layer 13 in the gate electrode formation region.
【００６１】図７（ｂ）参照 図２（ａ）と図２（ｂ）とに示す第１例の工程と同様に
して、ｐ−ウエル領域５にｎ型ソース・ドレイン２１を
形成し、ｎ−ウエル領域７にｐ型ソース・ドレイン１９
を形成する。See FIG. 7B. In the same manner as the process of the first example shown in FIGS. 2A and 2B, the n-type source / drain 21 is formed in the p-well region 5, and n P-type source / drain 19 in the well region 7
To form.
【００６２】図２（ｃ）参照 レジスト膜３７とＳＯＧ膜３４とレジスト膜３３とを除
去した後、図２（ｃ）に示す第１例の工程と同様に絶縁
膜３０を形成し、それにコンタクトホール３１を形成し
てコンタクトホール３１内に電極３２を形成する。See FIG. 2C. After removing the resist film 37, the SOG film 34, and the resist film 33, an insulating film 30 is formed in the same manner as in the process of the first example shown in FIG. A hole 31 is formed and an electrode 32 is formed in the contact hole 31.
【００６３】[0063]
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、半導体層に不純物をイオ
ン注入して抵抗を低減した後、この半導体層上に多層レ
ジスト膜よりなるエッチングマスクを形成して前記の半
導体層をパターニングする従来の方法に対して、多層レ
ジスト膜の少なくとも１層を形成した状態でその少なく
とも１層を貫通する加速エネルギーでイオン注入して半
導体層の抵抗を低減しているので、高い加速エネルギー
でイオン注入することができ、スループットが大幅に向
上する。As described above, in the method of manufacturing a semiconductor device according to the present invention, impurities are ion-implanted into the semiconductor layer to reduce the resistance, and then an etching mask made of a multilayer resist film is formed on the semiconductor layer. In contrast to the conventional method of forming and patterning the semiconductor layer, the resistance of the semiconductor layer is reduced by ion-implanting with acceleration energy that penetrates at least one layer of the multilayer resist film in a state where the layer is formed. Therefore, the ion implantation can be performed with high acceleration energy, and the throughput is significantly improved.
【００６４】また、この方法を使用してＭＯＳ電界効果
トランジスタのゲート電極に不純物をイオン注入すれ
ば、高い加速エネルギーでイオン注入してもイオンがゲ
ート酸化膜やチャネル領域に抜けてフラットバンド電圧
が上昇することがなくなり、また、ゲート電極上にゲー
ト電極をパターニングするときに使用した多層レジスト
膜の少なくとも１層を残留させた状態でソース・ドレイ
ン形成用のイオン注入を実施すれば、高い加速エネルギ
ーでイオン注入してもイオンがゲート電極をチャネリン
グしてチャネル領域に突き抜けてしきい値電圧を低下さ
せることがなくなり、特性の良好なＭＯＳ電界効果トラ
ンジスタを製造することができる。If impurities are ion-implanted into the gate electrode of the MOS field effect transistor by using this method, even if the ions are implanted with high acceleration energy, the ions escape to the gate oxide film or the channel region and a flat band voltage is generated. If the ion implantation for forming the source / drain is carried out with at least one layer of the multi-layer resist film used when patterning the gate electrode being left on the gate electrode, high acceleration energy will not occur. Even if the ion implantation is performed, the ions do not channel the gate electrode and penetrate into the channel region to lower the threshold voltage, and a MOS field effect transistor having excellent characteristics can be manufactured.
【図１】本発明に係るＣＭＯＳ電界効果トランジスタの
製造工程図である。FIG. 1 is a manufacturing process diagram of a CMOS field effect transistor according to the present invention.
【図２】本発明に係るＣＭＯＳ電界効果トランジスタの
製造工程図である。FIG. 2 is a manufacturing process diagram of a CMOS field effect transistor according to the present invention.
【図３】本発明に係るＬＤＤ構造を有するＣＭＯＳ電界
効果トランジスタの製造工程図である。FIG. 3 is a manufacturing process diagram of a CMOS field effect transistor having an LDD structure according to the present invention.
【図４】本発明に係るＬＤＤ構造を有するＣＭＯＳ電界
効果トランジスタの製造工程図である。FIG. 4 is a manufacturing process diagram of a CMOS field effect transistor having an LDD structure according to the present invention.
【図５】ｐチャネルトランジスタとｎチャネルトランジ
スタのゲート電極の導電型が異なるＣＭＯＳ電界効果ト
ランジスタの製造工程図である。FIG. 5 is a manufacturing process diagram of a CMOS field effect transistor in which the gate electrodes of the p-channel transistor and the n-channel transistor have different conductivity types.
【図６】３層レジスト膜を使用する場合のＣＭＯＳ電界
効果トランジスタの製造工程図である。FIG. 6 is a manufacturing process diagram of a CMOS field effect transistor when a three-layer resist film is used.
【図７】３層レジスト膜を使用する場合のＣＭＯＳ電界
効果トランジスタの製造工程図である。FIG. 7 is a manufacturing process diagram of a CMOS field effect transistor when a three-layer resist film is used.
【図８】従来技術に係るＣＭＯＳ電界効果トランジスタ
の製造工程図である。FIG. 8 is a manufacturing process diagram of a CMOS field effect transistor according to a conventional technique.
【図９】従来技術に係るＣＭＯＳ電界効果トランジスタ
の製造工程図である。FIG. 9 is a manufacturing process diagram of a CMOS field effect transistor according to a conventional technique.
【図１０】従来技術に係るＣＭＯＳ電界効果トランジス
タの製造工程図である。FIG. 10 is a manufacturing process diagram of a CMOS field effect transistor according to a conventional technique.
【図１１】従来技術に係るＣＭＯＳ電界効果トランジス
タの製造工程図である。FIG. 11 is a manufacturing process diagram of a CMOS field effect transistor according to a conventional technique.
【図１２】従来技術に係るＬＤＤ構造を有するＭＯＳ電
界効果トランジスタの製造工程図である。FIG. 12 is a manufacturing process diagram of a MOS field effect transistor having an LDD structure according to a conventional technique.
【図１３】イオン注入の加速エネルギーと処理時間との
関係を示すグラフである。FIG. 13 is a graph showing a relationship between acceleration energy of ion implantation and processing time.
１ シリコン基板 ２ 酸化膜 ３ 窒化シリコン膜 ４・６・８・９・１４・１５・１６・１８・２０・２２
・２５・２７・３３・３５・３６・３７ レジスト膜 ５ ｐ−ウエル ７ ｎ−ウエル １０ チャネルストップ １１ フィールド酸化膜 １２ ゲート酸化膜 １３ シリコン層 １７ ゲート電極 １９・２８ ｐ型ソース・ドレイン ２１・２６ ｎ型ソース・ドレイン ２３ ＬＤＤ領域 ２４ サイドウォール絶縁膜 ２９ アモルファスカーボン膜 ３０ 絶縁膜 ３１ コンタクトホール ３２ 電極 ３４ ＳＯＧ膜1 Silicon substrate 2 Oxide film 3 Silicon nitride film 4/6/8/9/14/15/16/18/20/20
25.27.33.35.36.37 Resist film 5 p-well 7 n-well 10 Channel stop 11 Field oxide film 12 Gate oxide film 13 Silicon layer 17 Gate electrode 19.28 P-type source / drain 21.26 n-type source / drain 23 LDD region 24 Sidewall insulating film 29 Amorphous carbon film 30 Insulating film 31 Contact hole 32 Electrode 34 SOG film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/027 21/8238 27/092 Ｈ０１Ｌ 21/30 ５７４ 27/08 ３２１ Ｄ ３２１ Ｅ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical location H01L 21/027 21/8238 27/092 H01L 21/30 574 27/08 321 D 321 E
Claims (6)
も１層を形成した状態で、該少なくとも１層を貫通する
加速エネルギーをもって前記半導体層に不純物をイオン
注入して該半導体層の抵抗を低減する工程を有すること
を特徴とする半導体装置の製造方法。1. A resistance of the semiconductor layer is reduced by ion-implanting impurities into the semiconductor layer with acceleration energy that penetrates the at least one layer in a state where at least one layer of a multilayer resist film is formed on the semiconductor layer. A method of manufacturing a semiconductor device, comprising the steps of:
使用して製造された低抵抗の半導体層を前記多層レジス
ト膜よりなるエッチングマスクを使用してパターニング
してＭＯＳ型電界効果トランジスタのゲート電極を形成
する工程を有することを特徴とする半導体装置の製造方
法。2. A gate of a MOS field effect transistor by patterning a low resistance semiconductor layer manufactured by using the method for manufacturing a semiconductor device according to claim 1 by using an etching mask made of the multilayer resist film. A method of manufacturing a semiconductor device, comprising the step of forming an electrode.
用してゲート電極を形成し、 該ゲート電極上に前記多層レジスト膜よりなるエッチン
グマスクの少なくとも１層を残留させた状態で前記半導
体基板に不純物をイオン注入してソース・ドレインを形
成する工程を有することを特徴とする半導体装置の製造
方法。3. A semiconductor device according to claim 2, wherein a gate electrode is formed on the semiconductor substrate, and at least one layer of an etching mask made of the multilayer resist film remains on the gate electrode. A method of manufacturing a semiconductor device, comprising a step of ion-implanting an impurity into a substrate to form a source / drain.
層はアモルファスカーボン膜であり、上層は通常のレジ
スト膜であることを特徴とする請求項１、２、または、
３記載の半導体装置の製造方法。4. The multilayer resist film comprises two layers, the lower layer is an amorphous carbon film, and the upper layer is a normal resist film, or
3. The method for manufacturing a semiconductor device according to 3.
層は平坦化レジスト膜であり、中間層はスピンオングラ
ス（ＳＯＧ）膜であり、上層は通常のレジスト膜である
ことを特徴とする請求項１、２、または、３記載の半導
体装置の製造方法。5. The multilayer resist film is composed of three layers, a lower layer is a planarizing resist film, an intermediate layer is a spin-on-glass (SOG) film, and an upper layer is a normal resist film. Item 4. A method of manufacturing a semiconductor device according to item 1, 2 or 3.
層はアモルファスカーボン膜であり、中間層はスピンオ
ングラス（ＳＯＧ）膜であり、上層は通常のレジスト膜
であることを特徴とする請求項１、２、または、３記載
の半導体装置の製造方法。6. The multi-layered resist film comprises three layers, the lower layer is an amorphous carbon film, the intermediate layer is a spin-on-glass (SOG) film, and the upper layer is a normal resist film. 1. The method for manufacturing a semiconductor device according to 1, 2, or 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170553A JPH0837300A (en) | 1994-07-22 | 1994-07-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170553A JPH0837300A (en) | 1994-07-22 | 1994-07-22 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837300A true JPH0837300A (en) | 1996-02-06 |
Family
ID=15907005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170553A Withdrawn JPH0837300A (en) | 1994-07-22 | 1994-07-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837300A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284468A (en) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| KR100313716B1 (en) * | 1999-04-08 | 2001-11-15 | 김영환 | Method of fabricating cmos devices |
| KR100792402B1 (en) * | 2005-12-28 | 2008-01-09 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device with dual poly gate |
| KR20150111966A (en) * | 2013-01-22 | 2015-10-06 | 티이엘 에프에스아이, 인코포레이티드 | Process for removing carbon material from substrates |
-
1994
- 1994-07-22 JP JP6170553A patent/JPH0837300A/en not_active Withdrawn
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| JP2016507157A (en) * | 2013-01-22 | 2016-03-07 | ティーイーエル エフエスアイ，インコーポレイティド | Method for removing carbon material from a substrate |
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