JPH0837281A - Semiconductor device equipped with built-in bypass capacitor and manufacture thereof - Google Patents
Semiconductor device equipped with built-in bypass capacitor and manufacture thereofInfo
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- JPH0837281A JPH0837281A JP17064594A JP17064594A JPH0837281A JP H0837281 A JPH0837281 A JP H0837281A JP 17064594 A JP17064594 A JP 17064594A JP 17064594 A JP17064594 A JP 17064594A JP H0837281 A JPH0837281 A JP H0837281A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、大容量のコンデンサを
内蔵したバイパス・コンデンサ内蔵の半導体装置及びそ
の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a built-in bypass capacitor having a large-capacity capacitor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図２は、パッケージに収納された従来の
半導体装置の平面図である。この半導体装置は、例え
ば、ＧａＡｓマイクロ波の半導体集積回路（以下、ＩＣ
という）がパッケージ１内に収納されており、そのパッ
ケージ１の側面に入出力用のピン２、電源電位（以下、
Ｖｄｄという）用のピン３、及び接地電位（以下、Ｖｓ
ｓという）用のピン４が設けられている。Ｖｄｄ用ピン
３とＶｓｓ用ピン４との間には、数百ｐＦという大きな
容量のバイパス・コンデンサ５が外付けされている。こ
のような外付けのバイパス・コンデンサ５を設けると、
電源系の雑音を低減できる利点がある。ところが、大容
量のバイパス・コンデンサ５を外付けすると、このパッ
ケージ１をプリント基板に実装したとき、該プリント基
板の配線とリードが不要な電波の放射源となって悪影響
を及ぼす。そこで、バイパス・コンデンサ５を半導体装
置内に内蔵して不要な輻射を抑える技術が、例えば次の
ような文献に記載されている。2. Description of the Related Art FIG. 2 is a plan view of a conventional semiconductor device housed in a package. This semiconductor device is, for example, a semiconductor integrated circuit of GaAs microwave (hereinafter referred to as IC
Is stored in the package 1, and the input / output pin 2 and the power supply potential (hereinafter,
Vdd) pin 3 and ground potential (hereinafter Vs
4) is provided. A bypass capacitor 5 having a large capacitance of several hundred pF is externally attached between the Vdd pin 3 and the Vss pin 4. If such an external bypass capacitor 5 is provided,
There is an advantage that noise in the power supply system can be reduced. However, if the large-capacity bypass capacitor 5 is externally attached, when the package 1 is mounted on a printed circuit board, the wiring and leads of the printed circuit board become unnecessary radiation sources of radio waves and adversely affect. Therefore, a technique of incorporating the bypass capacitor 5 in the semiconductor device to suppress unnecessary radiation is described in, for example, the following documents.
【０００３】文献１：ニッケイエレクトロニクス、［５
７５］（１９９３−３−１）ニッケイマグロウヒル社、
Ｐ６４−６５ 文献２：ニッケイエレクトロニクス、［５８１］（１９
９３−５−２４）ニッケイマグロウヒル社、Ｐ７８−１
００ 図３は、前記文献１に記載された従来のバイパス・コン
デンサ内蔵の半導体装置の回路図である。この半導体装
置は、大容量バイパス・コンデンサを内蔵したＧａＡｓ
マイクロ波ＩＣ（スイッチ付きアンプＩＣ）を示すもの
で、２つのショットキーバリヤ形電界効果トランジスタ
（以下、ＭＥＳＦＥＴという）１１，１２を有し、それ
らが並列接続されている。一方のＭＥＳＦＥＴ１１のゲ
ートには、スイッチ端子１３及び高周波入力端子１４が
接続され、他方のＭＥＳＦＥＴ１２のゲートにも、スイ
ッチ端子１５及び高周波入力端子１６が接続されてい
る。ＭＥＳＦＥＴ１１，１２の共通接続されたドレイン
には、出力端子１７が接続され、さらにそれらの共通接
続されたソースとＶｓｓとの間に、抵抗１８と８００ｐ
Ｆのバイパス・コンデンサ１９とが並列接続されてい
る。この半導体装置では、スイッチ端子１３，１５によ
ってＭＥＳＦＥＴ１１又は１２のいずれか一方を切り換
え、高周波入力端子１４，１６から入力される高周波信
号を増幅して出力端子１７から出力するようになってい
る。Reference 1: Nikkei Electronics, [5
75] (1993-3-1) Nikkei McGraw-Hill,
P64-65 Reference 2: Nikkei Electronics, [581] (19)
93-5-24) Nikkei McGraw-Hill Company, P78-1
FIG. 3 is a circuit diagram of a conventional semiconductor device with a built-in bypass capacitor described in Document 1 above. This semiconductor device is made of GaAs with a built-in large-capacity bypass capacitor.
This shows a microwave IC (amplifier IC with a switch), which has two Schottky barrier type field effect transistors (hereinafter referred to as MESFETs) 11 and 12, which are connected in parallel. The switch terminal 13 and the high frequency input terminal 14 are connected to the gate of one MESFET 11, and the switch terminal 15 and the high frequency input terminal 16 are also connected to the gate of the other MESFET 12. An output terminal 17 is connected to the commonly connected drains of the MESFETs 11 and 12, and a resistor 18 and 800 p are provided between the commonly connected sources and Vss.
The F bypass capacitor 19 is connected in parallel. In this semiconductor device, one of the MESFETs 11 and 12 is switched by the switch terminals 13 and 15, and a high frequency signal input from the high frequency input terminals 14 and 16 is amplified and output from the output terminal 17.
【０００４】図２のように、バイパス・コンデンサ５を
外付けすると、実装面積が大きくなる上に、該バイパス
・コンデンサ５のリード・インダクタンスのためにＭＥ
ＳＦＥＴ１１，１２の利得が下がる。利得を稼ぐには、
バイアス電流を上げざるを得ない。そこで、この図３の
半導体装置では、バイパス・コンデンサ１９を内蔵する
ことにより、同一の利得を得るバイアス電流を低減して
いる。しかも、次のような利点を有している。電源系を
安定化できる。雑音に強くなる。雑音を出さなくなる。
バイパス・コンデンサ５を外付けするためのＶｄｄ用ピ
ン３とＶｓｓ用ピン４を減らせるので、パーケージ１が
小さくなる。外付けのバイパス・コンデンサ５が占めて
いた実装基板面積を小さくできる。さらに、プリント基
板の配線パターンにそれ程気を使わなくて済む。バイパ
ス・コンデンサ１９を内蔵させる場合、前記文献２の第
８７頁の図７に記載されているように、例えば、シリコ
ン基板の主表面にＭＥＳＦＥＴ１１，１２を形成し、該
ＭＥＳＦＥＴ１１，１２をＳｉＯ2 膜で覆う。そして、
そのＳｉＯ2 膜上に下部電極、キャパシタ絶縁膜及び上
部電極を順に積層し、バイパス・コンデンサ１９を形成
している。キャパシタ絶縁膜として、例えば、比誘電率
がＳｉＮ薄膜の約４０倍の大きさの強誘電体であるＢａ
ＳｒＴｉＯ3 の薄膜を用い、大きな容量のバイパス・コ
ンデンサ１９を実現している。As shown in FIG. 2, when the bypass capacitor 5 is externally attached, the mounting area becomes large, and the lead inductance of the bypass capacitor 5 causes the ME.
The gain of the SFETs 11 and 12 decreases. To make a profit,
There is no choice but to raise the bias current. Therefore, in the semiconductor device of FIG. 3, the bypass capacitor 19 is incorporated to reduce the bias current for obtaining the same gain. Moreover, it has the following advantages. The power system can be stabilized. Becomes resistant to noise. Stop making noise.
Since the Vdd pin 3 and the Vss pin 4 for externally attaching the bypass capacitor 5 can be reduced, the package 1 becomes smaller. The mounting substrate area occupied by the external bypass capacitor 5 can be reduced. In addition, the wiring pattern on the printed circuit board does not have to be so concerned. When the bypass capacitor 19 is built in, as shown in FIG. 7 on page 87 of Document 2, MESFETs 11 and 12 are formed on the main surface of a silicon substrate, and the MESFETs 11 and 12 are formed into a SiO 2 film. Cover with. And
A lower electrode, a capacitor insulating film, and an upper electrode are sequentially laminated on the SiO 2 film to form a bypass capacitor 19. As the capacitor insulating film, for example, Ba which is a ferroelectric substance having a relative dielectric constant about 40 times as large as that of the SiN thin film is used.
The bypass capacitor 19 having a large capacitance is realized by using a thin film of SrTiO 3 .
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
バイパス・コンデンサ内蔵の半導体装置とその製造方法
では、シリコン基板の主表面に形成した半導体素子上
に、ＳｉＯ2 膜等の絶縁膜を介してバイパス・コンデン
サ１９を形成しているので、他の素子や配線等によって
該バイパス・コンデンサ１９の形成位置や形成面積に制
約を受ける。そのため、バイパス・コンデンサ１９の容
量を大きくすることが難しく、しかも製造工程が複雑で
あるという問題がある。また、キャパシタ絶縁膜として
強誘電体の薄膜を用いる場合、他の素子の特性に悪影響
を及ぼさないような製造上の配慮が必要であるが、それ
によって製造工程がより複雑化するという問題がある。
本発明は、前記従来技術が持っていた課題として、形成
面積に制約を受けるために容量を充分大きくできないば
かりか、製造工程が複雑になるといった点について解決
したバイパス・コンデンサ内蔵の半導体装置とその製造
方法を提供するものである。However, in the conventional semiconductor device having a built-in bypass capacitor and its manufacturing method, the bypass is formed on the semiconductor element formed on the main surface of the silicon substrate via the insulating film such as the SiO 2 film. Since the capacitor 19 is formed, the formation position and the formation area of the bypass capacitor 19 are restricted by other elements, wiring, and the like. Therefore, it is difficult to increase the capacitance of the bypass capacitor 19 and the manufacturing process is complicated. In addition, when a ferroelectric thin film is used as the capacitor insulating film, it is necessary to consider manufacturing so as not to adversely affect the characteristics of other elements, but this causes a problem that the manufacturing process becomes more complicated. .
SUMMARY OF THE INVENTION The present invention has a problem that the above-mentioned conventional technique has a problem that not only the capacitance cannot be made sufficiently large due to the restriction of the formation area but also the manufacturing process is complicated, and a semiconductor device having a bypass capacitor built-in. A manufacturing method is provided.
【０００６】[0006]
【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、バイパス・コンデンサ内蔵の半導体
装置において、シリコン基板の一方の表面側に形成さ
れ、電源端子及び接地端子を有する半導体素子と、前記
シリコン基板の他方の表面側に形成され、前記電源端子
と前記接地端子との間に接続されたバイパス・コンデン
サとを備え、前記バイパス・コンデンサを次のように構
成している。即ち、前記バイパス・コンデンサは、前記
シリコン基板の他方の表面に形成されたシリサイド膜か
らなる第１の電極と、前記第１の電極における前記シリ
コン基板と反対の面に被着された高誘電体薄膜からなる
キャパシタ絶縁膜と、前記キャパシタ絶縁膜における前
記第１の電極とは反対の面に被着され、前記接地端子又
は前記電源端子に接続された導体からなる第２の電極と
で、構成されている。第２の発明は、第１の発明の第２
の電極を導電性樹脂接着剤で形成し、該導電性樹脂接着
剤によって前記キャパシタ絶縁膜における前記第１の電
極と反対の面を導体に接着する構成にしている。第３の
発明では、バイパス・コンデンサ内蔵の半導体装置の製
造方法において、一方の表面側に複数の半導体素子が形
成されたシリコンウエハの他方の表面側に、シリサイド
膜からなる第１の電極を形成する第１の工程と、前記第
１の電極における前記シリコンウエハとは反対の面に、
高誘電体薄膜からなるキャパシタ絶縁膜を被着する第２
の工程とを施す。さらに、前記シリコンウエハを切断し
て複数のチップに分割する第３の工程と、前記第３の工
程で分割されたチップを、導電性樹脂接着剤からなる第
２の電極によって導体に接着する第４の工程とを、順に
施すようにしている。In order to solve the above-mentioned problems, a first invention is a semiconductor device having a built-in bypass capacitor, which is formed on one surface side of a silicon substrate and has a power supply terminal and a ground terminal. A semiconductor element and a bypass capacitor formed on the other surface side of the silicon substrate and connected between the power supply terminal and the ground terminal are provided, and the bypass capacitor is configured as follows. . That is, the bypass capacitor includes a first electrode made of a silicide film formed on the other surface of the silicon substrate, and a high dielectric substance deposited on the surface of the first electrode opposite to the silicon substrate. A capacitor insulating film made of a thin film; and a second electrode made of a conductor that is attached to the surface of the capacitor insulating film opposite to the first electrode and is connected to the ground terminal or the power supply terminal. Has been done. The second invention is the second invention of the first invention.
Is formed of a conductive resin adhesive, and the surface of the capacitor insulating film opposite to the first electrode is bonded to the conductor by the conductive resin adhesive. According to a third aspect of the present invention, in a method for manufacturing a semiconductor device having a built-in bypass capacitor, a first electrode made of a silicide film is formed on the other surface side of a silicon wafer having a plurality of semiconductor elements formed on one surface side. On the surface of the first electrode opposite to the silicon wafer,
A second method for depositing a capacitor insulating film made of a high dielectric thin film
And the process of. Further, a third step of cutting the silicon wafer to divide it into a plurality of chips and a step of adhering the chips divided in the third step to a conductor by a second electrode made of a conductive resin adhesive The step 4 and the step 4 are sequentially performed.
【０００７】[0007]
【作用】第１の発明によれば、以上のようにバイパス・
コンデンサ内蔵の半導体装置を構成したので、シリコン
基板の他方の表面側に形成されたバイパス・コンデンサ
は、該半導体装置で発生する雑音を接地端子側へ流出さ
せてその雑音を除去する働きがある。さらに、シリコン
基板の他方の表面側に形成されたバイパス・コンデンサ
は、該シリコン基板の一方の表面側に形成された半導体
素子等に対して構造上の悪影響を及ぼすことなく、形成
位置の自由度や形成面積の拡大によって容量の増大を可
能にする働きがある。第２の発明によれば、第２の電極
は第１の電極と共にバイパス・コンデンサを構成する他
方の電極としての機能の他に、導体に固定する際の接着
機能を発揮する。第３の発明によれば、シリコンウエハ
の他方の表面側に第１の電極を形成する第１の工程と、
その第１の電極にキャパシタ絶縁膜を被着する第２の工
程とは、それらが複数のチップに分割される前に形成さ
れることから、多数のバイパス・コンデンサの製造工程
のばらつきの抑制と、製造工程の簡略化を図る働きがあ
る。さらに、第２の電極によって導体に接着する第４の
工程は、その第２の電極の形成工程と該第２の電極を導
体に接着する接着工程との２つの機能を発揮して製造工
程の簡略化を図る働きがある。従って、前記課題を解決
できるのである。According to the first invention, as described above, the bypass /
Since the semiconductor device having the built-in capacitor is configured, the bypass capacitor formed on the other surface side of the silicon substrate has a function of causing noise generated in the semiconductor device to flow to the ground terminal side and removing the noise. Furthermore, the bypass capacitor formed on the other surface side of the silicon substrate has a degree of freedom in the formation position without adversely affecting the structure of the semiconductor element formed on the one surface side of the silicon substrate. It also has the function of increasing the capacity by increasing the formation area. According to the second aspect of the invention, the second electrode functions as the other electrode that constitutes the bypass capacitor together with the first electrode, and also has an adhesive function when fixed to the conductor. According to the third invention, a first step of forming a first electrode on the other surface side of the silicon wafer,
Since the second step of depositing the capacitor insulating film on the first electrode is formed before they are divided into a plurality of chips, it is possible to suppress variations in the manufacturing process of a large number of bypass capacitors. , Has a function of simplifying the manufacturing process. Further, the fourth step of adhering to the conductor by the second electrode exerts two functions of a step of forming the second electrode and an adhering step of adhering the second electrode to the conductor, and the manufacturing step is performed. It has the function of simplifying. Therefore, the above problem can be solved.
【０００８】[0008]
【実施例】半導体装置 図１は、本発明の実施例を示すバイパス・コンデンサ内
蔵の半導体装置の概略の断面図である。このバイパス・
コンデンサ内蔵の半導体装置は、例えば高周波用のＩＣ
の一部を示すもので、Ｎ形シリコン基板２１を有してい
る。シリコン基板２１の一方の表面側（上面側）には、
ＳｉＯ2 膜等の絶縁膜２２を介して、ポリシリコン等で
できたゲート電極２３が、エッチング等によって選択的
に形成されている。ゲート電極２３の両側には、そのゲ
ート電極２３をマスクにしてシリコン基板２１内に、イ
オン打込み等によって不純物が拡散され、Ｐ+ 形ソース
領域２４及びＰ+形ドレイン領域２５が形成されてい
る。また、このシリコン基板２１には、コンタクト用の
Ｎ+ 拡散層２６も形成されている。ソース領域２４及び
ドレイン領域２５上には、Ａｌ等によってソース電極２
７及びドレイン電極２８が選択的に形成されている。Ｎ
+ 拡散層２６及びソース電極２７は、例えばＶｄｄ用の
電源端子２９に接続されている。ドレイン電極２８は、
例えばＶｓｓ用の接地端子３０に接続されている。これ
らのゲート電極２３、ソース領域２４、ドレイン領域２
５、ソース電極２７、及びドレイン電極２８により、Ｐ
チャネルのＭＯＳ形電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴという）が構成され、そのＭＯＳＦＥＴが図示
しない絶縁膜に覆われるようになっている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Semiconductor Device FIG. 1 is a schematic sectional view of a semiconductor device having a built-in bypass capacitor according to an embodiment of the present invention. This bypass
A semiconductor device with a built-in capacitor is, for example, an IC for high frequency.
And has an N-type silicon substrate 21. On one surface side (upper surface side) of the silicon substrate 21,
A gate electrode 23 made of polysilicon or the like is selectively formed by etching or the like through an insulating film 22 such as a SiO 2 film. Impurities are diffused into the silicon substrate 21 by ion implantation or the like on both sides of the gate electrode 23 using the gate electrode 23 as a mask to form a P + -type source region 24 and a P + -type drain region 25. An N + diffusion layer 26 for contact is also formed on the silicon substrate 21. The source electrode 2 is formed on the source region 24 and the drain region 25 by Al or the like.
7 and the drain electrode 28 are selectively formed. N
The + diffusion layer 26 and the source electrode 27 are connected to a power supply terminal 29 for Vdd, for example. The drain electrode 28 is
For example, it is connected to the ground terminal 30 for Vss. These gate electrode 23, source region 24, drain region 2
5, the source electrode 27, and the drain electrode 28 make P
Channel MOS field effect transistor (hereinafter MO
SFET), and the MOSFET is covered with an insulating film (not shown).
【０００９】なお、ポリシリコンはゲート電極２３とし
て有効な材料であるが、素子の微細化につれ、そのシー
ト抵抗が配線遅延の原因となって高速化への妨げとな
る。そのため、ポリシリコンに代えて低抵抗材料である
ＭｏＳｉ2 、ＴａＳｉ2 、ＷＳｉ2 等のシリサイド（ケ
イ化化合物）や、Ｗ、Ｍｏ等の高融点金属が、超大規模
ＩＣ（以下、ＶＬＳＩという）に適用されることもあ
る。シリコン基板２１の他方の表面（下面）には、低抵
抗材料であるＭｏＳｉ2 、ＴａＳｉ2 、ＷＳｉ2 等のシ
リサイド膜からなる第１の電極３１が形成されている。
第１の電極３１の下面には、比誘電率が高いＢａＴ
ｉ3 、Ｂａ1-x Ｓｒx ＴｉＯ3 、ＳｒＴｉＯ3 等の高誘
電体薄膜からなるキャパシタ絶縁膜３２が被着されてい
る。高誘電体薄膜として、例えばＢａ0.7 Ｓｒ0.3 Ｔｉ
Ｏ3 は、前記文献１に記載されているように、高い周波
数（２ＧＨｚ）まで高い比誘電率（３００）を有し、キ
ャパシタ絶縁膜３２としての信頼性が確認されている。
このキャパシタ絶縁膜３２の下面は、Ａｇペースト、Ａ
ｕペースト等の導電性樹脂接着剤からなる第２の電極３
３を介して、リードフレーム等の導体３４に接着されて
いる。これらの第１の電極３１、キャパシタ絶縁膜３
２、及び第２の電極３３により、バイパス・コンデンサ
が構成されている。導体３４は、ワイヤ等によって接地
端子３０に接続されている。Polysilicon is an effective material for the gate electrode 23, but its sheet resistance causes wiring delay as the device becomes finer, which hinders its speeding up. Therefore, low-resistance materials such as MoSi 2 , TaSi 2 , WSi 2 and other silicides (silicide compounds) and refractory metals such as W and Mo are replaced by polysilicon in ultra-large-scale ICs (hereinafter referred to as VLSI). It may be applied. On the other surface (lower surface) of the silicon substrate 21, a first electrode 31 made of a silicide film of low resistance material such as MoSi 2 , TaSi 2 and WSi 2 is formed.
On the lower surface of the first electrode 31, BaT having a high relative permittivity is formed.
A capacitor insulating film 32 made of a high dielectric thin film such as i 3 , Ba 1-x Sr x TiO 3 , SrTiO 3 is deposited. As the high dielectric thin film, for example, Ba 0.7 Sr 0.3 Ti
As described in Document 1, O 3 has a high relative dielectric constant (300) up to a high frequency (2 GHz), and its reliability as the capacitor insulating film 32 has been confirmed.
The lower surface of the capacitor insulating film 32 has Ag paste, A
Second electrode 3 made of conductive resin adhesive such as u paste
It is adhered to the conductor 34 such as a lead frame through the conductor 3. These first electrode 31 and capacitor insulating film 3
The second and second electrodes 33 form a bypass capacitor. The conductor 34 is connected to the ground terminal 30 by a wire or the like.
【００１０】このような構成のバイパス・コンデンサ内
蔵の半導体装置では、電源端子２９にＶｄｄを印加し、
接地端子３０をグランドに接続してＶｓｓに保持する。
そして、ゲート電極２３にある電圧を入力すれば、該ゲ
ート電極２３下のシリコン基板２１の表面にチャネルが
形成され、ソース領域２４とドレイン領域２５との間の
導通状態、つまりソース電極２７とドレイン電極２８と
の間の導通状態が制御される。バイパス・コンデンサを
構成する第１の電極３１は、シリコン基板２１及びＮ+
拡散層２６を介して電源端子２９に接続され、第２の電
極３３が、導体３４を介して接地端子３０に接続されて
いる。そのため、ＭＯＳＦＥＴが高周波電圧で動作する
ときに生じる雑音が、バイパス・コンデンサを介して接
地端子３０へ流れてその雑音が除去される。この半導体
装置では、大容量のバイパス・コンデンサが電源端子２
９と接地端子３０との間に接続されているので、電源系
を安定化できる、雑音に強くなる、図示しない電源ピン
と接地ピンを減らせる、該半導体装置を搭載するプリン
ト基板の配線パターンにそれ程気を使わなくて済む、高
周波や高利得の回路では寄生素子がなくなるといった利
点がある。特に、本実施例では、シリコン基板２１の下
面にバイパス・コンデンサが形成されているので、ＭＯ
ＳＦＥＴ等の素子や電源配線等によって形成位置や形成
面積に制約を受けることなく、形成面積を大きくできる
ので、該バイパス・コンデンサの容量をより大きくでき
る。しかも、キャパシタ絶縁膜３２として強誘電体の薄
膜を用いる場合、他の素子特性に悪影響を及ぼさないよ
うな構造上の配慮が必要であるが、本実施例では、バイ
パス・コンデンサがシリコン基板２１の下面に形成され
ているので、そのような配慮は必要でなく、半導体装置
の構造を簡単化できるという利点がある。In the semiconductor device having a bypass capacitor having such a structure, Vdd is applied to the power supply terminal 29,
The ground terminal 30 is connected to the ground and held at Vss.
Then, when a voltage is applied to the gate electrode 23, a channel is formed on the surface of the silicon substrate 21 under the gate electrode 23, and a conduction state between the source region 24 and the drain region 25, that is, the source electrode 27 and the drain region is formed. The electrical connection with the electrode 28 is controlled. The first electrode 31 forming the bypass capacitor is the silicon substrate 21 and N +.
The power supply terminal 29 is connected via the diffusion layer 26, and the second electrode 33 is connected to the ground terminal 30 via the conductor 34. Therefore, noise generated when the MOSFET operates at a high frequency voltage flows to the ground terminal 30 via the bypass capacitor, and the noise is removed. In this semiconductor device, a large capacity bypass capacitor is used for the power supply terminal 2
Since it is connected between the terminal 9 and the ground terminal 30, the power supply system can be stabilized, it is resistant to noise, the number of power supply pins and ground pins (not shown) can be reduced, and the wiring pattern of the printed circuit board on which the semiconductor device is mounted is reduced. It has the advantages of not requiring care and eliminating parasitic elements in high-frequency and high-gain circuits. Particularly, in this embodiment, since the bypass capacitor is formed on the lower surface of the silicon substrate 21, the MO capacitor
Since the formation area can be increased without being restricted by the formation position and the formation area by the element such as SFET and the power supply wiring, the capacity of the bypass capacitor can be further increased. Moreover, when a ferroelectric thin film is used as the capacitor insulating film 32, structural consideration must be taken so as not to adversely affect other element characteristics. In this embodiment, however, the bypass capacitor is the silicon substrate 21. Since it is formed on the lower surface, such consideration is not necessary and there is an advantage that the structure of the semiconductor device can be simplified.
【００１１】半導体装置の製造方法 図４（ａ）〜（ｅ）は、図１に示すバイパス・コンデン
サ内蔵の半導体装置の製造方法を示す概略の製造工程図
であり、図１中の要素と共通の要素には共通の符号が付
されている。このバイパス・コンデンサ内蔵の半導体装
置は、例えば次のような工程（１）〜（５）に従って製
造される。 （１） 図４（ａ）の工程 両面が鏡面研磨されて洗浄されたシリコンウエハ２０を
用意する。このシリコンウエハ２０の一方の表面（上
面）側に、ホトリソグラフィ技術、エッチング技術等の
半導体製造技術を用いて、図１に示すようなＭＯＳＦＥ
Ｔといった各種の素子を多数形成する。 （２） 図４（ｂ）の工程 シリコンウエハ２０の他方の表面（下面）に形成された
ＳｉＯ2 膜等を除去し、シリコンの生地を露出させる。
蒸着やスパッタ等により、シリコンウエハ２０の下面側
にＭｏＳｉ2 、ＴａＳｉ2 、ＷＳｉ2 等のシリサイド膜
からなる第１の電極３１を被着する。 Method of Manufacturing Semiconductor Device FIGS. 4A to 4E are schematic manufacturing process diagrams showing a method of manufacturing the semiconductor device having the bypass capacitor shown in FIG. 1, which are common to the elements in FIG. Common elements are denoted by common reference numerals. The semiconductor device having the bypass capacitor built therein is manufactured, for example, according to the following steps (1) to (5). (1) Step of FIG. 4A A silicon wafer 20 whose both surfaces are mirror-polished and washed is prepared. A MOSFE as shown in FIG. 1 is formed on one surface (upper surface) side of the silicon wafer 20 by using a semiconductor manufacturing technique such as a photolithography technique and an etching technique.
A large number of various elements such as T are formed. (2) Step of FIG. 4B The SiO 2 film or the like formed on the other surface (lower surface) of the silicon wafer 20 is removed to expose the silicon material.
A first electrode 31 made of a silicide film of MoSi 2 , TaSi 2 , WSi 2 or the like is deposited on the lower surface side of the silicon wafer 20 by vapor deposition, sputtering or the like.
【００１２】（３） 図４（ｃ）の工程 第１の電極３１の下面に、ＢａＴｉ3 、Ｂａ1-x Ｓｒx
ＴｉＯ3 、ＳｒＴｉＯ3 等の高誘電体薄膜からなるキャ
パシタ絶縁膜３２を堆積する。 （４） 図４（ｄ）の工程 シリコンウエハ２０の上面に多数のＩＣが配列形成され
ているので、これらをスクライビングによって切断し、
複数のチップに分割する。シリコンウエハ２０がチップ
に分割されると、図１に示すようなシリコン基板２１と
なる。 （５） 図４（ｅ）の工程 チップ下面のキャパシタ絶縁膜３２に、Ａｇペースト、
Ａｕペースト等の導電性樹脂接着剤からなる第２の電極
３３を被着し、それをリードフレーム等の導体３４の所
定の位置に接着してマウント（ダイボンディング）す
る。そして、図１の接地端子３０と導体３４とをワイヤ
等で接続（ボンディング）した後、この組立てられた半
導体素子をケース等に収納して封止すれば、バイパス・
コンデンサ内蔵の半導体装置の製造が終了する。(3) Step of FIG. 4C On the lower surface of the first electrode 31, BaTi 3 , Ba 1-x Sr x.
A capacitor insulating film 32 made of a high dielectric thin film such as TiO 3 or SrTiO 3 is deposited. (4) Process of FIG. 4D Since many ICs are formed on the upper surface of the silicon wafer 20, they are cut by scribing,
Divide into multiple chips. When the silicon wafer 20 is divided into chips, it becomes a silicon substrate 21 as shown in FIG. (5) Process of FIG. 4 (e) Ag paste, on the capacitor insulating film 32 on the lower surface of the chip,
The second electrode 33 made of a conductive resin adhesive such as Au paste is adhered, and the second electrode 33 is adhered to a predetermined position of the conductor 34 such as a lead frame and mounted (die bonding). Then, after connecting (bonding) the ground terminal 30 and the conductor 34 of FIG. 1 with a wire or the like, if the assembled semiconductor element is housed in a case or the like and sealed, a bypass
Manufacturing of a semiconductor device with a built-in capacitor is completed.
【００１３】このようなバイパス・コンデンサ内蔵の半
導体装置の製造方法では、シリコンウエハ２０の下面に
第１の電極３１及びキャパシタ絶縁膜３２を被着するの
で、個々のチップに分割した後にそれらを被着する方法
に比べ、製造工程が簡単となって大量生産が容易にな
る。しかも、チップ下面にバイパス・コンデンサを形成
する方法であるため、ＭＯＳＦＥＴ等といった他の素子
特性に悪影響を及ぼさないような製造上の配慮が必要で
なくなり、それによって製造工程がより簡単になる。さ
らに、第２の電極３３を導電性樹脂接着剤で構成し、そ
れを用いてチップを導体３４上にマウントするので、半
導体装置としての構造が簡単になると共に、その製造工
程数を削減できる。なお、本発明は図１及び図４の実施
例に限定されず、種々の変形が可能である。その変形例
としては、例えば次のようなものがある。 （ｉ） 図１及び図４では、第２の電極３３を導電性樹
脂接着剤で構成しているが、Ａｕ−Ｓｉ等の共晶合金法
や半田接着法等に用いられる他の金属膜で置き換えても
よい。また、半導体装置をリードフレーム等の導体３４
上にマウントしない場合、第２の電極３３をＮｉ、Ａｕ
等の金属膜で形成してもよい。 （ii） 図１及び図４では、高周波用のＭＯＳＦＥＴの
半導体装置について説明したが、本発明のバイパス・コ
ンデンサは他のＦＥＴのＩＣや、バイポーラＩＣ等とい
った種々の半導体装置に内蔵することが可能である。In such a method of manufacturing a semiconductor device having a bypass capacitor, since the first electrode 31 and the capacitor insulating film 32 are deposited on the lower surface of the silicon wafer 20, they are divided into individual chips and then coated. Compared with the wearing method, the manufacturing process is simplified and mass production is facilitated. Moreover, since the bypass capacitor is formed on the lower surface of the chip, manufacturing consideration that does not adversely affect the characteristics of other elements such as MOSFET is not necessary, which simplifies the manufacturing process. Further, since the second electrode 33 is made of a conductive resin adhesive and the chip is mounted on the conductor 34 using the same, the structure of the semiconductor device is simplified and the number of manufacturing steps can be reduced. The present invention is not limited to the embodiments shown in FIGS. 1 and 4, and various modifications are possible. The following are examples of such modifications. (I) In FIGS. 1 and 4, the second electrode 33 is made of a conductive resin adhesive, but it is made of another metal film used for a eutectic alloy method such as Au-Si or a solder bonding method. May be replaced. In addition, the semiconductor device is connected to a conductor 34 such as a lead frame.
If not mounted on the second electrode 33, Ni, Au
It may be formed of a metal film such as. (Ii) Although FIG. 1 and FIG. 4 have described the semiconductor device of the high frequency MOSFET, the bypass capacitor of the present invention can be incorporated in various semiconductor devices such as other FET ICs and bipolar ICs. Is.
【００１４】[0014]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、シリコン基板の他方の表面側にバイパス・コ
ンデンサを形成し、そのバイパス・コンデンサを第１の
電極、高誘電体薄膜からなるキャパシタ絶縁膜、及び導
電性膜からなる第２の電極によって構成したので、該バ
イパス・コンデンサを、他の素子や配線等によって形成
位置や形成面積に制約を受けることなく、より広い面積
で形成することにより、容量をより大きくすることが可
能となる。しかも、バイパス・コンデンサがシリコン基
板の他方の表面側に形成されているので、他の素子特性
に悪影響を及ぼさないような構造上の配慮が必要なくな
り、それによって該バイパス・コンデンサひいては半導
体装置全体の断面構造を簡単にできる。第２の発明によ
れば、第２の電極を導電性樹脂接着剤で形成し、該導電
性樹脂接着剤によってキャパシタ絶縁膜を導体に接着す
る構成にしたので、該第２の電極としての機能の他に接
着剤としての機能も有するので、導体に接着する際の構
造が簡単になる。第３の発明によれば、一方の表面側に
複数の半導体素子が形成されたシリコンウエハの他方の
表面側に、第１の電極及びキャパシタ絶縁膜を形成する
ようにしたので、バイパス・コンデンサの製造ばらつき
が少なくなるばかりか、その大量生産が可能となって該
バイパス・コンデンサの製造工程が簡単になる。しか
も、シリコンウエハの他方の表面側に第１の電極及びキ
ャパシタ絶縁膜を形成するので、他の半導体素子の素子
特性に悪影響を及ぼさないような製造上の配慮が必要な
くなり、それによって製造工程をより簡単化できる。さ
らに、シリコンウエハから分割されたチップを、導電性
樹脂接着剤からなる第２の電極によって導体に接着する
ようにしたので、その第２の電極の形成工程と接着工程
とを１つにでき、それによって製造工程がより簡単にな
る。As described in detail above, according to the first invention, a bypass capacitor is formed on the other surface side of the silicon substrate, and the bypass capacitor is used as the first electrode and the high dielectric thin film. Since the bypass capacitor is composed of the capacitor insulating film made of and the second electrode made of a conductive film, the bypass capacitor can be formed in a wider area without being restricted by the formation position or the formation area by other elements or wiring. By forming it, the capacitance can be further increased. Moreover, since the bypass capacitor is formed on the other surface side of the silicon substrate, structural consideration that does not adversely affect the characteristics of other elements is not necessary, and as a result, the bypass capacitor and the entire semiconductor device are not affected. The sectional structure can be simplified. According to the second invention, since the second electrode is formed of the conductive resin adhesive and the capacitor insulating film is bonded to the conductor by the conductive resin adhesive, the function as the second electrode is obtained. Besides, since it also has a function as an adhesive, the structure for adhering to the conductor is simplified. According to the third invention, since the first electrode and the capacitor insulating film are formed on the other surface side of the silicon wafer having the plurality of semiconductor elements formed on one surface side, the bypass capacitor Not only manufacturing variations are reduced, but also mass production is possible, which simplifies the manufacturing process of the bypass capacitor. In addition, since the first electrode and the capacitor insulating film are formed on the other surface side of the silicon wafer, manufacturing consideration that does not adversely affect the device characteristics of other semiconductor devices is not required, and thus the manufacturing process is improved. It can be simplified. Furthermore, since the chips divided from the silicon wafer are adhered to the conductor by the second electrode made of a conductive resin adhesive, the step of forming the second electrode and the step of adhering can be made one, This simplifies the manufacturing process.
【図１】本発明の実施例を示すバイパス・コンデンサ内
蔵の半導体装置の概略の断面図である。FIG. 1 is a schematic sectional view of a semiconductor device having a bypass capacitor according to an embodiment of the present invention.
【図２】パッケージに収納された従来の半導体装置の平
面図である。FIG. 2 is a plan view of a conventional semiconductor device housed in a package.
【図３】従来のバイパス・コンデンサ内蔵の半導体装置
の回路図である。FIG. 3 is a circuit diagram of a conventional semiconductor device containing a bypass capacitor.
【図４】図１に示すバイパス・コンデンサ内蔵の半導体
装置の製造工程図である。FIG. 4 is a manufacturing process diagram of the semiconductor device including the bypass capacitor shown in FIG. 1;
２０ シリコンウエハ ２１ シリコン基板 ２３ ゲート電極 ２７ ソース電極 ２８ ドレイン電極 ２９ 電源端子 ３０ 接地端子 ３１ 第１の電極 ３２ キャパシタ絶縁膜 ３３ 第２の電極 ３４ 導体 20 Silicon Wafer 21 Silicon Substrate 23 Gate Electrode 27 Source Electrode 28 Drain Electrode 29 Power Supply Terminal 30 Ground Terminal 31 First Electrode 32 Capacitor Insulating Film 33 Second Electrode 34 Conductor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 茂行 東京都狛江市和泉本町１丁目８番１号 キ ンセキ株式会社内 (72)発明者 河野 修一 東京都狛江市和泉本町１丁目８番１号 キ ンセキ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Shigeyuki Miyazaki 1-8-1, Izumihonmachi, Komae-shi, Tokyo Kinseki Co., Ltd. (72) Inventor Shuichi Kono 1-1-8 Izumihoncho, Komae-shi, Tokyo Kinseki Co., Ltd.
Claims (3)
れ、電源端子及び接地端子を有する半導体素子と、 前記シリコン基板の他方の表面側に形成され、前記電源
端子と前記接地端子との間に接続されたバイパス・コン
デンサとを備え、 前記バイパス・コンデンサは、 前記シリコン基板の他方の表面に形成されたシリサイド
膜からなる第１の電極と、 前記第１の電極における前記シリコン基板とは反対の面
に被着された高誘電体薄膜からなるキャパシタ絶縁膜
と、 前記キャパシタ絶縁膜における前記第１の電極とは反対
の面に被着され、前記接地端子又は前記電源端子に接続
された導電性膜からなる第２の電極とで、 構成したことを特徴とするバイパス・コンデンサ内蔵の
半導体装置。1. A semiconductor element formed on one surface side of a silicon substrate and having a power supply terminal and a ground terminal; and a semiconductor element formed on the other surface side of the silicon substrate, between the power supply terminal and the ground terminal. A bypass capacitor connected to the bypass substrate, wherein the bypass capacitor has a first electrode made of a silicide film formed on the other surface of the silicon substrate, and a first electrode opposite to the silicon substrate on the first electrode. A capacitor insulating film made of a high-dielectric thin film deposited on a surface of the capacitor insulating film, and a conductive film deposited on a surface of the capacitor insulating film opposite to the first electrode and connected to the ground terminal or the power supply terminal. A semiconductor device with a built-in bypass capacitor, comprising a second electrode made of a film.
接着剤で形成し、該導電性樹脂接着剤によって前記キャ
パシタ絶縁膜における前記第１の電極とは反対の面を導
体に接着する構成にしたことを特徴とするバイパス・コ
ンデンサ内蔵の半導体装置。2. The second electrode according to claim 1 is formed of a conductive resin adhesive, and the surface of the capacitor insulating film opposite to the first electrode is bonded to a conductor by the conductive resin adhesive. A semiconductor device with a built-in bypass capacitor.
されたシリコンウエハの他方の表面側に、シリサイド膜
からなる第１の電極を形成する第１の工程と、 前記第１の電極における前記シリコンウエハとは反対の
面に、高誘電体薄膜からなるキャパシタ絶縁膜を被着す
る第２の工程と、 前記シリコンウエハを切断して複数のチップに分割する
第３の工程と、 前記第３の工程で分割されたチップを、導電性樹脂接着
剤からなる第２の電極によって導体に接着する第４の工
程とを、 順に施すことを特徴とするバイパス・コンデンサ内蔵の
半導体装置の製造方法。3. A first step of forming a first electrode made of a silicide film on the other surface side of a silicon wafer having a plurality of semiconductor elements formed on one surface side, and in the first electrode A second step of depositing a capacitor insulating film made of a high dielectric thin film on a surface opposite to the silicon wafer; a third step of cutting the silicon wafer to divide it into a plurality of chips; And a fourth step of adhering the chip divided in the step 3 to the conductor by a second electrode made of a conductive resin adhesive, in that order. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17064594A JPH0837281A (en) | 1994-07-22 | 1994-07-22 | Semiconductor device equipped with built-in bypass capacitor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17064594A JPH0837281A (en) | 1994-07-22 | 1994-07-22 | Semiconductor device equipped with built-in bypass capacitor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837281A true JPH0837281A (en) | 1996-02-06 |
Family
ID=15908722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17064594A Pending JPH0837281A (en) | 1994-07-22 | 1994-07-22 | Semiconductor device equipped with built-in bypass capacitor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837281A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355265B2 (en) * | 2002-09-26 | 2008-04-08 | Nec Corporation | Semiconductor integrated circuit |
-
1994
- 1994-07-22 JP JP17064594A patent/JPH0837281A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355265B2 (en) * | 2002-09-26 | 2008-04-08 | Nec Corporation | Semiconductor integrated circuit |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030819 |